半導体装置
【課題】同一チップ内にショットキーバリアダイオードを備える半導体装置およびその製造技術において、信頼性を向上させる。
【解決手段】ｐ型の半導体基板１の主面Ｓ１上に形成された、ｎ型のｎウェル領域ｗ１ｎと、その中の一部に形成された、ｎウェル領域ｗ１ｎよりも不純物濃度の高いｎ型カソード領域ｎＣａ１と、それを環状に囲むようにして形成されたｐ型ガードリング領域ｐｇと、ｎ型カソード領域ｎＣａ１とｐ型ガードリング領域ｐｇとを一体的に覆い、かつ、それぞれに電気的に接続するようにして形成されたアノード導体膜ＥＡと、ｐ型ガードリング領域ｐｇの外側に分離部２を隔てて形成されたｎ型カソード導通領域ｎＣｂと、これを覆い、かつ、電気的に接続するようにして形成されたカソード導体膜ＥＣとを有し、アノード導体膜ＥＡとｎ型カソード領域ｎＣａ１とはショットキー接続されていることを特徴とする。
【解決手段】ｐ型の半導体基板１の主面Ｓ１上に形成された、ｎ型のｎウェル領域ｗ１ｎと、その中の一部に形成された、ｎウェル領域ｗ１ｎよりも不純物濃度の高いｎ型カソード領域ｎＣａ１と、それを環状に囲むようにして形成されたｐ型ガードリング領域ｐｇと、ｎ型カソード領域ｎＣａ１とｐ型ガードリング領域ｐｇとを一体的に覆い、かつ、それぞれに電気的に接続するようにして形成されたアノード導体膜ＥＡと、ｐ型ガードリング領域ｐｇの外側に分離部２を隔てて形成されたｎ型カソード導通領域ｎＣｂと、これを覆い、かつ、電気的に接続するようにして形成されたカソード導体膜ＥＣとを有し、アノード導体膜ＥＡとｎ型カソード領域ｎＣａ１とはショットキー接続されていることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ショットキーバリアダイオードを備える半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
表示用装置として広く実用化されている液晶ディスプレイ（ＬＣＤ：Liquid Crystal Display）などは、更なる高精細化、長寿命化などに向けて開発が進められている。ＬＣＤの動作制御には、ＬＣＤ駆動用集積回路（ドライバＩＣ：Integrated Circuit，又は、単にドライバ）と称される半導体装置が用いられる。
【０００３】
ＬＣＤドライバのみならず、電源に近い箇所で用いる駆動用集積回路においては、例えば電源印加時の電圧逆転により主要装置内に導入される逆方向電流が、特に寄生素子などにおいて異常な発熱を引き起こす、所謂ラッチアップ現象の原因となり得る。このようなラッチアップ現象を防止するためのデバイスとして、各種ドライバには、その主要部への逆方向電流を整流するダイオードが内蔵されている。特に、本発明者らが検討したＬＣＤドライバでは、ショットキーバリアダイオード（ＳＢＤ：Schottky Barrier Diode，または、単にショットキーダイオード）が適用されている。以下では、その理由を示すために必要な、ショットキーバリアダイオードの動作基本原理および電気的特性を簡単に説明する。
【０００４】
ショットキーバリアダイオードは、金属材料と半導体材料との接合により構成される。特に、金属材料における仕事関数と、半導体材料における電子親和力との間に差がある場合の接合を考えると、熱平衡状態では、接合面においては上記のエネルギー差を保持し、かつ、材料内部においては両者のフェルミ準位を同一にするように接合される。従って、接合面においては、上記の仕事関数と電子親和力との本来の差分に相当するポテンシャル障壁（バリア）が生じることになる。特に、障壁の高さが熱エネルギーよりも十分に大きい場合、金属／半導体材料間を往来するようなキャリアの輸送は妨げられ、このような障壁を、特にショットキー障壁と称する。以下では、ショットキー障壁を生じ得る物性を有する金属材料と半導体材料との接合を、ショットキー接合と記す。
【０００５】
ここで、ショットキー接合に電界を加えたとき、半導体側ではポテンシャル分布が変化する。即ち、接合界面でのポテンシャル不連続量であるショットキー障壁の高さ自体は変わらないものの、半導体側の多数キャリアから見たショットキー障壁の高さは変化することになる。従って、電界条件によっては、熱エネルギーのみでショットキー障壁を越えて金属側に輸送される多数キャリアが現れるようになり、これに相当する電流が流れる（順方向特性）。一方、電界を加えてもポテンシャル分布に大きな変化の生じない金属側においては、キャリアから見たショットキー障壁の高さは変化しない。即ち、金属側のキャリアのほとんどは、依然としてショットキー障壁を越え得る状態とはならない。従って、電界を印加しても、金属側から半導体側へのキャリアの輸送による電流は短絡状態と変わらず、非常に低い値でほぼ一定である（逆方向特性）。このように、ショットキーバリアを有するショットキー接合は、通常、半導体側から金属側へのキャリア輸送のみを許可する整流性を有し、この整流作用を利用したのがショットキーバリアダイオードである。
【０００６】
上記から、ショットキーバリアダイオードの順方向特性は半導体側の多数キャリアの挙動によって決まるということが分かる。従って、少数キャリアの注入を利用する通常のｐｎ接合ダイオードに比べ、順方向の電圧降下が小さく、高周波に対するスイッチングが速いという特徴を持つ。また、通常のショットキー接合におけるショットキー障壁の高さは、ｐｎ接合の拡散電位よりも低い。従って、ショットキーバリアダイオードの順方向特性における電流の立ち上がり時の電圧は、ｐｎ接合ダイオードに比べて低いという特徴を持つ。これらの特性から、ショットキーバリアダイオードは、標準ロジックＩＣ、オーディオ機器の電源回路、スイッチング電源などをはじめ上記ＬＣＤドライバのように、高周波・低電圧での高速スイッチング動作が望まれるようなドライバに適用されている。
【０００７】
従来、ディスクリート製品として製造されたショットキーバリアダイオードでラッチアップ防止用の回路を構成し、外付けの形でＬＣＤドライバに搭載していた。これに対し、本発明者らの検討によれば、近年のＬＣＤの需要動向として、移動通信端末などへの搭載が急速に増加していることなどから、ＬＣＤドライバ自体の小型チップ化、低消費電力化の要求などがなされており、ショットキーバリアダイオードをＬＣＤドライバに内蔵させる技術が考案されている。特に、ＬＣＤドライバを形成するチップ内にショットキーバリアダイオードを作り込むことで、省スペースで低消費電力であるＬＣＤドライバを、低コストで実現することが望まれている。
【０００８】
例えば、特開２００６−３１０７９１号公報（特許文献１）、特開平１０−１１７００２号公報（特許文献２）、または、特開平８−６４８４５号公報（特許文献３）などにおいて、半導体基板上に形成するショットキーバリアダイオードの構造や製法などが開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−３１０７９１号公報
【特許文献２】特開平１０−１１７００２号公報
【特許文献３】特開平８−６４８４５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、本発明者らが、ＬＣＤドライバと同一の半導体チップにショットキーバリアダイオードを形成する技術を検討したところ、上記ラッチアップの防止における信頼性を損なうような課題を見出した。以下にその詳細を示す。
【００１１】
上記で説明したように、ショットキーバリアダイオードは、逆方向電流のＬＣＤドライバ主要部への導入を防止することを目的として、ＬＣＤドライバ自体に内蔵させている。従って、低電圧での高速スイッチング性能を発揮し得る、低立ち上がり電圧・低抵抗特性を示す順方向特性に加え、本来のダイオードとしての機能である逆方向電流の整流性を示す逆方向特性の性能が重要となる。
【００１２】
ショットキーバリアダイオードに逆方向電圧をかけた場合にも、定常的に金属側から半導体側に輸送される僅かなキャリアにより、一定の微小電流（飽和電流）が流れる。そして、より高い逆方向電圧をかけていくと、所謂ツェナー効果およびアバランシェ効果によって、大きな逆方向電流（漏れ電流）が流れ始める。このときの逆方向電圧を降伏（ブレークダウン）電圧と言う。即ち、降伏電圧が高いショットキーバリアダイオードほど、より高い逆方向電圧まで逆方向電流を整流する機能を発揮し得るような、逆方向耐圧の高い素子であると言える。
【００１３】
この点において、本発明者らが検討したショットキーバリアダイオードでは、その降伏電圧が約１５［Ｖ］であった。これは、本発明者らが導入を検討しているＬＣＤドライバの実使用電圧が１３［Ｖ］付近であることを考慮すると、２［Ｖ］程度しか余裕が無いことを意味する。
【００１４】
一般的に、製造工程中にある半導体装置において、完成に近い段階で施される試験工程では、通常使用よりも過酷な条件で電気的な導通を試みる。これによって、不良半導体装置を選別（スクリーニング）することで、最終的に、信頼性の高い半導体装置が残ることになる。本発明者らが検討しているＬＣＤドライバの製造工程においては、半導体ウェハ上に一括して形成したＬＣＤドライバに対して実使用電圧よりも高い電圧を印加する試験を施すことで、出荷前の製品にスクリーニングを施す。
【００１５】
しかし、上記のように、本発明者らが検討したショットキーバリアダイオードでは、実使用電圧と比較して逆方向降伏電圧までのマージンが小さい。これにより、スクリーニング時に、実使用電圧に対して大きな試験電圧をかけることができない。これは結果として、効果の低いスクリーニングを施すに留まり、半導体装置の信頼性を低下させる原因になっているという課題が、本発明者らの検討によって見出された。
【００１６】
そこで、本発明の目的は、同一チップ内にショットキーバリアダイオードを備える半導体装置およびその製造技術において、信頼性を向上させる技術を提供することにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願においては、複数の発明が開示されるが、そのうち一実施例を例に概要を簡単に説明すれば下記のとおりである。
即ち、第１導電型の半導体基板の主面上に形成された、第１導電型とは逆の第２導電型の第１ウェル領域と、その中の一部に形成された、第１ウェル領域よりも不純物濃度の高い第２導電型の第１半導体領域と、それを環状に囲むようにして形成された第１導電型の第２半導体領域と、第１半導体領域と第２半導体領域とを一体的に覆い、かつ、それぞれに電気的に接続するようにして形成された第１導体膜と、第２半導体領域の外側に分離部を隔てて形成された第３半導体領域と、第３半導体領域を覆い、かつ、電気的に接続するようにして形成された第２導体膜とを有し、第１導体膜と第１半導体領域とはショットキー接続されていることを特徴とする。
【発明の効果】
【００１９】
本願において開示される複数の発明のうち上記一実施例により得られる効果を代表して簡単に説明すれば下記のとおりである。
【００２０】
即ち、同一チップ内にショットキーバリアダイオードを備える半導体装置およびその製造技術において、ショットキーバリアダイオードの逆方向耐圧を上昇させることができるので、信頼性を向上させることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明者らが検討した半導体装置の要部平面図である。
【図２】図１に示した半導体装置のＡ１−Ａ１線における要部断面図である。
【図３】図１に示した半導体装置における各半導体領域の寸法を示す説明図である。
【図４】本発明者らが検討した半導体装置の電気特性における順方向電圧と電流との関係を示すグラフ図である。
【図５】本発明者らが検討した半導体装置の電気特性における逆方向電圧と電流との関係を示すグラフ図である。
【図６】本発明者らが検討した他の半導体装置の要部断面図である。
【図７】本発明者らが検討した他の半導体装置の電気特性における順方向電圧と電流との関係を示すグラフ図である。
【図８】本発明者らが検討した他の半導体装置の電気特性における逆方向電圧と電流との関係を示すグラフ図である。
【図９】本発明の実施の形態１である半導体装置の要部平面図である。
【図１０】図９に示した半導体装置のＡ２−Ａ２線における要部断面図である。
【図１１】図９に示した半導体装置における各半導体領域の寸法を示す説明図である。
【図１２】本発明の実施の形態１である半導体装置の電気特性における順方向電圧と電流との関係を示すグラフ図である。
【図１３】本発明の実施の形態１である半導体装置の電気特性における逆方向電圧と電流との関係を示すグラフ図である。
【図１４】本発明の実施の形態１である半導体装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中における要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中における要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中における要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中における要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中における要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中における要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中における要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中における要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中における要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中における要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中における要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中における要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中における要部断面図である。
【図３０】本発明の他の実施の形態である半導体装置の要部平面図である。
【図３１】図３０に示した半導体装置のＡ３−Ａ３線における要部断面図である。
【図３２】図３０に示した半導体装置における各半導体領域の寸法を示す説明図である。
【図３３】本発明の実施の形態２である半導体装置の電気特性における順方向電圧と電流との関係を示すグラフ図である。
【図３４】本発明の実施の形態２である半導体装置の電気特性における逆方向電圧と電流との関係を示すグラフ図である。
【図３５】本発明の実施の形態２である半導体装置の製造工程中における要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中における要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中における要部断面図である。
【図３８】本発明の実施の形態２の変形例である半導体装置の製造工程中における要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中における要部断面図である。
【図４０】本発明の実施の形態２の変形例である半導体装置の電気特性における順方向電圧と電流との関係を示すグラフ図である。
【図４１】本発明の実施の形態２の変形例である半導体装置の電気特性における逆方向電圧と電流との関係を示すグラフ図である。
【図４２】本発明の実施の形態３である半導体装置の要部平面図である。
【図４３】図４２に示した半導体装置のＡ４−Ａ４線における要部断面図である。
【図４４】図４２に示した半導体装置における各半導体領域の寸法を示す説明図である。
【図４５】本発明の実施の形態３である半導体装置の電気特性における順方向電圧と電流との関係を示すグラフ図である。
【図４６】本発明の実施の形態３である半導体装置の電気特性における逆方向電圧と電流との関係を示すグラフ図である。
【図４７】本発明の実施の形態３である半導体装置の製造工程中における要部断面図である。
【図４８】図４７に続く半導体装置の製造工程中における要部断面図である。
【図４９】図４８に続く半導体装置の製造工程中における要部断面図である。
【図５０】図４９に続く半導体装置の製造工程中における要部断面図である。
【発明を実施するための形態】
【００２２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２３】
（実施の形態１）
まず、本発明者らが検討したショットキーバリアダイオードの構成、および、その電気特性に見られる課題について説明する。
【００２４】
通常、半導体装置の製造工程中は、例えば、シリコン（Ｓｉ）などを母材とした高純度、かつ、単結晶である半導体材料をウェハと称される平面略円形薄板の状態で扱う。そして、その主面を半導体チップとなる領域に分け、多数のチップ領域に、同様の素子群を一括して形成することで、所望の回路機能を有する半導体集積回路を備えた半導体チップを形成する。本発明者らが検討したショットキーバリアダイオードは、ＬＣＤドライバを形成する半導体チップと同一のチップ内に形成される。図１は、その半導体チップ内に形成されたショットキーバリアダイオードＳＢＤａの平面図を示したものである。また、図２は図１のＡ１−Ａ１線の断面図を示したものである。なお、図１の平面図のハッチングは便宜上付したものであり、構成上特定の意味を持つものではない。また、同図１の平面図には半導体領域のみを示しており、金属導体膜、絶縁分離部、および、金属電極は省略している。これら省略した箇所の構成は、図２の断面図によって詳細に説明する。
【００２５】
ｐ型（第１導電型）の半導体基板１の主面Ｓ１には分離部２が形成されており、この分離部により規定された活性領域に、ショットキーバリアダイオードＳＢＤａをはじめとする種々の半導体素子（図示しない）が形成されている。ここで、ｐ型とは、母材がＩＶ族元素のシリコンである半導体材料または半導体領域において、例えばホウ素（Ｂ）等のような、アクセプタとなり得るＩＩＩ族不純物を含有し、多数キャリアが正孔（ホール）であることを示す。以下、断りがない限り同様であるとする。分離部２は、例えば、半導体基板１の主面Ｓ１に形成された浅い溝内に酸化シリコンなどからなる絶縁膜を埋め込むことで形成された、所謂ＳＴＩ（Shallow Trench Isolation）と称される溝型分離部であるとする。
【００２６】
半導体基板１の主面Ｓ１には、ｐ型の半導体領域であるｐウェル領域ｗ１ｘが形成されており、この中に、１素子分のショットキーバリアダイオードＳＢＤａが形成されている。
【００２７】
ｐウェル領域ｗ１ｘ内には、多数キャリアが電子であるｎ型（第２導電型）の半導体領域である、ｎ型カソード領域ｎＣａｘが形成されている。ここで、ｎ型とは、母材がＩＶ族元素のシリコンである半導体材料または半導体領域において、例えばリン（Ｐ）やヒ素（Ａｓ）等のような、ドナーとなり得るＶ族不純物を含有し、多数キャリアが電子であることを示す。以下、断りがない限り同様であるとする。
【００２８】
ｎ型カソード領域ｎＣａｘは、ショットキーバリアダイオードＳＢＤａにおけるショットキー接合の半導体側、即ち、電流の流れ込むカソード側を構成している。そして、ｎ型カソード領域ｎＣａｘにおける半導体基板１の主面Ｓ１の一部には、アノード導体膜ＥＡｘが形成されている。アノード導体膜ＥＡｘは、例えば、シリコンとコバルト（Ｃｏ）との化合物であるコバルトシリサイド（ＣｏＳｉｘ）を主体とする導体膜などであるとする。このアノード導体膜ＥＡｘは、ショットキーバリアダイオードＳＢＤａにおけるショットキー接合の金属側、即ち、電流が流れ出すアノード側を構成している。ｎ型カソード領域ｎＣａｘとアノード導体膜ＥＡｘとは、ショットキー接合により電気的に接続されているものとする。以下、ショットキー接合による電気的な接続を、単にショットキー接続と記す。
【００２９】
アノード導体膜ＥＡｘの端部下方に位置するｎ型カソード領域ｎＣａｘには、ｐ型の半導体領域であるｐ型ガードリング領域（第２半導体領域）ｐｇが形成されている。ｐ型ガードリング領域ｐｇは、ショットキーバリアダイオードＳＢＤａに電圧を印加した際に、ショットキー接合面の端部で起こる電界集中による、耐圧減少の効果を緩和することを目的に形成されている。この効果に関しては、後の電気特性の評価のところで詳しく説明する。
【００３０】
以上のような構成とすることで、ｎ型カソード領域ｎＣａｘとｐ型ガードリング領域ｐｇとを一体的に覆うように、かつ、両者のそれぞれに電気的に接続されるように、特に、ｎ型カソード領域ｎＣａｘとはショットキー接続であるようにして、半導体基板１の主面Ｓ１にアノード導体膜ＥＡｘが形成されていることとなる。
【００３１】
また、ｎ型カソード領域ｎＣａｘに電気的な接続を取るために、以下のような構成となっている。即ち、ｎ型カソード領域ｎＣａｘの一部に、これよりも不純物濃度の高い（即ち、抵抗の低い）ｎ型の半導体領域である、ｎ型カソード導通領域（第３半導体領域）ｎＣｂが形成されている。このｎ型カソード導通領域ｎＣｂは、ショットキー接合の端部であるｐ型ガードリング領域ｐｇの外側に、分離部２を隔てて形成されている。また、ｎ型カソード導通領域ｎＣｂに電気的な接続をとるために、半導体基板１の主面Ｓ１であり、ｎ型カソード導通領域ｎＣｂの表面を覆うようにして、カソード導体膜（第２導体膜）ＥＣが形成されている。ここでは、ｎ型カソード導通領域ｎＣｂとカソード導体膜ＥＣとの間のオーミック接続を実現するために、より不純物濃度の高いｎ型半導体領域ｎＣｃを形成しても良い。カソード導体膜ＥＣは、ｎ型カソード導通領域ｎＣｂまたはｎ型半導体領域ｎＣｃとのオーミック接続を実現する材料であることが必要であり、例えば、アノード導体膜ＥＡｘと同様にして形成されるコバルトシリサイド膜や、タングステン（Ｗ）、ニッケル（Ｎｉ）などといった他の元素とのシリサイド化合物、または、アルミニウム（Ａｌ）、銅（Ｃｕ）などの単体金属元素よりなる導体膜であっても良い。
【００３２】
上記の構成を有する半導体基板１の主面Ｓ１には、複数の導電部および配線を形成し、これらを絶縁するための層間絶縁膜ＩＰ１が形成されている。層間絶縁膜ＩＰ１を貫通するように、かつ、アノード導体膜ＥＡｘに電気的に接続されるようにして、アノードコンタクトプラグ（第１導電部）ＣＰＡが形成されている。これにより、ショットキーバリアダイオードＳＢＤａの金属側、即ちアノード側に電気的に導通することができる。同様に、層間絶縁膜ＩＰ１を貫通するように、かつ、カソード導体膜ＥＣに電気的に接続されるようにして、カソードコンタクトプラグ（第２導電部）ＣＰＣが形成されている。これにより、ショットキーバリアダイオードＳＢＤａの半導体側、即ちカソード側に電気的に導通することができる。
【００３３】
以上の構成により、ショットキーバリアダイオードＳＢＤａの基本的な構成要素が説明されたことになる。これに加えて、本発明者らが検討した半導体装置では、以下の構成を有する。即ち、ショットキーバリアダイオードＳＢＤａが形成されているｐウェル領域ｗ１ｘに電圧を印加するための、所謂ウェル給電部である。ｐウェル領域ｗ１ｘに電気的な導通をとるために、ｐウェル領域ｗ１ｘ内の半導体基板１の主面Ｓ１において、ｎ型カソード領域ｎＣａｘを環状に囲むようにして、ｐ型の半導体領域であるｐ型ウェル給電領域（第４半導体領域）ｐｓｗが形成されている。
【００３４】
ｐ型ウェル給電領域ｐｓｗに電気的な接続をとるために、半導体基板１の主面Ｓ１であり、ｐ型ウェル給電領域ｐｓｗの表面を覆うようにして、ウェル給電用導体膜（第３導体膜）Ｅｗが形成されている。ここでは、ｐ型ウェル給電領域ｐｓｗとウェル給電用導体膜Ｅｗとの間のオーミック接続を実現するために、より不純物濃度の高いｐ型半導体領域ｐｃを形成しても良い。ウェル給電用導体膜Ｅｗを形成する材料は、例えば、上記のカソード導体膜ＥＣと同様であるとする。そして、層間絶縁膜ＩＰ１を貫通するように、かつ、ウェル給電用導体膜Ｅｗに電気的に接続されるようにして、ウェル給電コンタクトプラグ（第３導電部）ＣＰｗが形成されている。
【００３５】
上記の構成のショットキーバリアダイオードＳＢＤａが形成された半導体チップ内における半導体基板１上には、所望の機能を発揮するための集積回路を構成する複数の電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）などが形成されている。従って、これらを結線するために、ショットキーバリアダイオードＳＢＤａの主要構成部に電気的に導通している各コンタクトプラグＣＰＡ，ＣＰＣ，ＣＰｗに電気的に接続するようにして、第１配線層Ｍ１が形成されている。第１配線層Ｍ１は、例えば、ＡｌやＣｕなどからなるものとする。
【００３６】
本発明者らが検討した、以上の構成のショットキーバリアダイオードＳＢＤａに関して、各半導体領域の平面寸法、および、深さ寸法の一例をまとめたものを図３に示す。半導体基板１の平面方向の寸法のうち代表的な箇所の一例は、カソード領域幅ＷＣａ＝１．５［μｍ］，カソード電極幅ＷＣｂ＝０．８６［μｍ］，ガードリング幅Ｗｇａ＝０．３２［μｍ］，ガードリング間距離Ｌｇｇ＝５［μｍ］，ガードリング／カソード間距離Ｌｇｃ＝２．６８［μｍ］，カソード／給電部間距離Ｌｃｓ＝２．２［μｍ］，ウェル／給電間距離Ｌｗｓ＝２．３１［μｍ］とする。また、半導体基板１の深さ方向の寸法のうち代表的な箇所の一例は、ウェル深さＤｗ＝５［μｍ］，給電部深さＤｓ＝１．１［μｍ］，カソード深さＤＣａ＝０．８［μｍ］，分離部深さＤｓｔ＝０．３５［μｍ］，ガードリング深さＤｇａ＝０．２５［μｍ］とする。
【００３７】
上記の構成のショットキーバリアダイオードＳＢＤａの電気的な特性において、本発明者らの評価によって課題が見出されており、これに関して以下で詳しく説明する。
【００３８】
本発明者らが検討したショットキーバリアダイオードＳＢＤａの電気特性として、アノードコンタクトプラグＣＰＡとカソードコンタクトプラグＣＰＣとの間に印加した電圧Ｖａと、そのときにアノード導体膜ＥＡｘとｎ型カソード領域ｎＣａｘとの間に流れる電流Ｉａとを測定した結果を、図４および図５に示す。図４には、ｎ型カソード領域ｎＣａｘに対して、アノード導体膜ＥＡｘが正となるように電圧Ｖａを印加した場合の電流Ｉａ−電圧Ｖａ特性を示しており、図５には、その逆方向に電圧Ｖａを印加した場合の電流Ｉａ−電圧Ｖａ特性を示している。以下、特に断りが無い限り、全ての実施の形態を通じて、前者のような電圧を印加したときの電気特性を順方向特性、後者のような電圧を印加したときの電気特性を逆方向特性と記す。
【００３９】
本発明者らは、同一の半導体チップ、または、同一の半導体ウェハ上に、同じプロセスによって複数のショットキーバリアダイオードＳＢＤａを形成しており、図４，図５には、これらのショットキーバリアダイオードＳＢＤａから得られた複数の電気特性を、まとめて示している。また、順方向特性を測定するときの電圧Ｖａの値，および、このときに流れる電流Ｉａの方向をそれぞれ正の値とし、逆方向特性のグラフ図５では、電圧Ｖａ，電流Ｉａともに、負の絶対値として示している。以後、断りがない限り、本実施の形態に係るショットキーバリアダイオードの電気特性は同様に示すこととする。なお、このとき、ウェル給電コンタクトプラグＣＰｗを通じてｐウェル領域ｗ１ｘに印加される電圧は、接地電位に対して−１３［Ｖ］であるものとする。
【００４０】
一般的なショットキーバリアダイオードＳＢＤａの特性と同様、順方向特性においては、立ち上がりの早い特性となっている。より定量的には、例えば、電圧Ｖａ＝０．３［Ｖ］において、電流Ｉａ＝１．０×１０−５［Ａ］程度の値が得られている。本発明者らの検討によれば、ＬＣＤドライバの中で目的の機能を発揮し得るショットキーバリアダイオードの順方向特性として、この特性は要求を満たしている。
【００４１】
しかし、逆方向特性においては、逆方向の電圧Ｖａ＝１５［Ｖ］を超えた辺りから急激に逆方向電流が流れ始め、ダイオードの整流性が失われている。即ち、本発明者らが検討したショットキーバリアダイオードＳＢＤａの降伏電圧は約１５［Ｖ］と言える。これは、実使用電圧が１３［Ｖ］程度であることを考慮すると、２［Ｖ］程度しかマージンが無いことを意味する。そして、このように実使用電圧からのマージンが低いと、スクリーニング時の電圧を大きく印加させることができず、不良チップの検出精度が下がり、半導体装置の信頼性を低下させる原因となっている。
【００４２】
そこで、更に本発明者らは、以下のような構造のショットキーバリアダイオードＳＢＤｂを検討した。図６には、本発明者らが検討した他の構造のショットキーバリアダイオードＳＢＤｂの要部断面図であり、図２と同様の箇所に該当する。図２を用いて説明した先のショットキーバリアダイオードＳＢＤａと異なるのは、ｎ型カソード領域ｎＣａｙの不純物濃度を上記のｎ型カソード領域ｎＣａｘよりも低い値としている点である。
【００４３】
また、図２を用いて説明したものでは、ショットキーバリアダイオードＳＢＤａの基本構成が形成されているｎ型カソード領域ｎＣａｘは、ｐウェル領域ｗ１ｘ内に形成されていた。これに対し、図６を用いて説明する、本発明者らが検討した他のショットキーバリアダイオードＳＢＤｂでは、ｎ型カソード領域ｎＣａｙはｐ型である半導体基板１と直接接合するようにして形成され、更に、その接合境界は、上記のｐウェル領域ｗ１ｘと同程度まで深くなるように形成されている。これは、ｎ型カソード領域ｎＣａｙを低濃度化したことで、逆方向電圧印加時の空乏層の広がりが下地のｐ型領域（この場合、ｐ型の半導体基板１）まで達してしまうことに由来する、所謂パンチスルーによるリーク電流の発生を防ぐためである。
【００４４】
また、上記のように、ｐ型の半導体基板１に直接ｎ型カソード領域ｎＣａｙを形成する構成としたことで、図２において説明したウェル給電部は、図６においては基板給電部に入れ替わっている。即ち、本発明者らが検討した、他のショットキーバリアダイオードＳＢＤｂが形成されたｎ型カソード領域ｎＣａｙの下地のｐ型領域である、半導体基板１に給電し得るように、ｐ型の半導体領域である、２層のｐ型基板給電領域（第４半導体領域）ｐｓａ，ｐｓｂを設けている。ここで、２層構造としているのは、分離を目的とした低不純物濃度のｐ型基板給電領域ｐｓａと、給電部に電気的に接続するための比較的低抵抗である、高不純物濃度のｐ型基板給電領域ｐｓｂとの役割を分担させるためである。更に、ｐ型基板給電領域ｐｓａ，ｐｓｂに電気的に接続するための基板給電用導体膜（第３導体膜）Ｅｓが形成され、これに電気的に接続するように、基板給電コンタクトプラグ（第３導電部）ＣＰｓが形成されている。
【００４５】
本発明者らが検討した、他のショットキーバリアダイオードＳＢＤｂの構成において、上記に特筆した箇所以外は、先に説明した、本発明者らが先に検討したショットキーバリアダイオードＳＢＤａと同様であるから、ここでの詳しい説明は省略する。
【００４６】
逆方向耐圧の向上を目的として、本発明者らが、不純物濃度が低いｎ型カソード領域ｎＣａｙを有するショットキーバリアダイオードＳＢＤｂの構造を検討したのは、以下のような考察によるものである。
【００４７】
一般的に、ダイオードに逆方向電圧を印加した際に、降伏電圧以降で急激なリーク電流が流れ始めるのはアバランシェ効果およびツェナー効果が原因であることが知られている。前者は、高い逆方向電圧による空乏層中の電界変化が急峻となったときに、障壁を越えて僅かに注入されたキャリアが加速され、格子に衝突してこれをイオン化させ（インパクトイオン化）、生じたキャリアが更に同様のインパクトイオン化を引き起こすことで、なだれ増幅的に導電キャリアを増やす効果により、大きな逆方向電流を生じさせるものである。後者は、同様に、高い逆方向電圧による空乏層中の電界変化が急峻となったときに、キャリアのドリフト方向に見た禁制帯幅がより薄くなり、キャリアの存在確率が波動関数の染み出しにより禁制帯を越えて半導体側でも０ではなくなること（トンネル効果）により、逆方向電流を生じさせるものである。
【００４８】
本発明者らの検討によれば、上記の効果は、電界が集中するショットキー接合面の端部で特に起こりやすいことが分かっていた。そこで、前述の図１，図２を用いて説明した、本発明者らが先に検討したショットキーバリアダイオードＳＢＤａでは、上記のショットキー接合面の端部では、ショットキー接合ではなく、ｐｎ接合とすることで電界集中による逆方向耐圧減少の効果を緩和すべく、ｐ型ガードリング領域ｐｇを設けていた。一般的に、接合材料の両者が半導体材料であるｐｎ接合の方が、一方が金属材料であるショットキー接合よりも逆方向耐圧が高いからである。
【００４９】
しかし、上記のように、ｐ型ガードリング領域ｐｇを設けたショットキーバリアダイオードＳＢＤａであっても、その逆方向耐圧は十分なものではなかった。そこで、このｐ型ガードリング領域ｐｇの機能をより効果的に発揮させるために、接合に寄与する半導体領域の不純物濃度を低下させれば良いと、本発明者らは考えた。
【００５０】
なぜなら、半導体領域の不純物濃度が低い場合、同じ量の蓄積キャリアを稼ぐためには、より広い領域まで不純物原子をイオン化させる必要があり、空乏層は接合面のより深い領域まで広がる。従って、上記のように、逆方向耐圧を低下させるアバランシェ効果およびツェナー効果の要因は、逆方向電圧による空乏層中の急峻な電界変化であるから、空乏層をより長く広げることは、電界を低下させる有効な手段であると、本発明者らは考えたのである。
【００５１】
実際に、本発明者らは、不純物濃度の低いｎ型カソード領域ｎＣａｙを有するショットキーバリアダイオードＳＢＤｂの電気特性を測定した。図７に順方向特性を、図８に逆方向特性を示す。
【００５２】
ここでは、逆方向特性における降伏電圧の上昇を検討課題としていたので、逆方向特性について先に言及する。図８に示すように、逆方向特性において急激に電流が流れ始めるブレークダウンが起こるのは、逆方向の電圧Ｖａ＝２２〜２３［Ｖ］付近であり、図５で示した降伏電圧約１５［Ｖ］のショットキーバリアダイオードＳＢＤａと比して、向上が見られる。本発明者らが検討している実使用電圧１３［Ｖ］と比較しても、１０［Ｖ］程度の余裕がある。
【００５３】
一方、順方向特性を見ると（図７）、順方向の電圧Ｖａ＝０．３［Ｖ］付近であるとき、電流Ｉａ＝１．０×１０−９［Ａ］程度の値であり、図４で示した同１．０×１０−５［Ａ］のショットキーバリアダイオードＳＢＤａと比して、４桁低い値となっている。前述のように、順方向特性において立ち上がりが早いことに加え、低電圧で大電流が扱える（即ち低抵抗である）ことこそが、ｐｎ接合ダイオードではなく、ショットキーバリアダイオードを用いることの主要な利点の一つである。従って、ここで本発明者らが検討した、他のショットキーバリアダイオードＳＢＤｂにおいては、逆方向特性において降伏電圧の向上を成し得たものの、順方向特性における利点であった低電圧動作が実現できなくなるという、新たな課題が見出されたことになる。
【００５４】
以上のように、本発明者らの検討として、逆方向電圧に対する耐圧を向上させるために、半導体中において空乏層をより広げ得る、不純物濃度の低いｎ型半導体領域をカソードとした。しかし、カソードの不純物濃度の低下は、同時に多数キャリアの絶対数の低下を意味し、多数キャリアの挙動によって特性が決まるショットキーバリアダイオードにとっては、その電流値の低下を引き起こす主因となるのである。
【００５５】
即ち、以上のような本発明者らの一連の検討によって、半導体基板上に形成されたショットキーバリアダイオードにおいて、順方向の低立ち上がり電圧および低抵抗特性の保持と、逆方向の耐圧向上とはトレードオフの関係にある故、課題を解決することが困難であるということが見出された。
【００５６】
次に、本実施の形態１の半導体装置について説明する。
【００５７】
本発明の実施の形態１の半導体装置は、所望の機能を発現し得るＬＣＤドライバとして、同一の半導体チップに、複数の電界効果トランジスタなどによる集積回路と、ショットキーバリアダイオードとが形成されているものである。
【００５８】
図９は、その半導体チップ内に形成されたショットキーバリアダイオードＳＢＤ１の平面図を示したものである。また、図１０は図９のＡ２−Ａ２線の断面図を示したものである。以下に、本実施の形態１で例示するショットキーバリアダイオードＳＢＤ１の構成を図９，図１０を用いて詳細に説明するが、下記で特筆する構成要素以外は、先に本発明者らが検討した、上記図１，図２または図６を用いて説明したショットキーバリアダイオードＳＢＤａ，ＳＢＤｂと同様であるとし、重複した説明は省略する。
【００５９】
多数キャリアが正孔（ホール）であるｐ型の単結晶シリコンからなる半導体基板１の主面Ｓ１には、分離部２が形成されており、この分離部２により規定された活性領域にショットキーバリアダイオードＳＢＤ１をはじめとする種々の半導体素子（図示しない）が形成されている。
【００６０】
半導体基板１の主面Ｓ１には、ｎ型の半導体領域であるｎウェル領域（第１ウェル領域）ｗ１ｎが形成されており、この中に、１素子分のショットキーバリアダイオードＳＢＤ１が形成されている。
【００６１】
ｎウェル領域ｗ１ｎ内において、半導体基板１の主面Ｓ１の一部に、ｎ型の半導体領域であるｎ型カソード領域（第１半導体領域）ｎＣａ１が形成されている。後に詳細に説明するように、このｎ型カソード領域ｎＣａ１は、ショットキー接合の半導体側、即ち、電流の流れ込むカソード側を構成している。ここで、ｎ型カソード領域ｎＣａ１は、図１，図２を用いて説明した、本発明者らが検討したショットキーバリアダイオードＳＢＤａにおけるｎ型カソード領域ｎＣａｘと同程度の不純物濃度を有する。また、ｎウェル領域ｗ１ｎは、図６を用いて説明した、本発明者らが検討したショットキーバリアダイオードＳＢＤｂにおけるｎ型カソード領域ｎＣａｙと同程度の不純物濃度を有する。即ち、ｎ型カソード領域ｎＣａ１の不純物濃度は、ｎウェル領域ｗ１ｎの不純物濃度よりも高いこととする。
【００６２】
更に、ｎウェル領域ｗ１ｎ内において、上記のｎ型カソード領域ｎＣａ１を環状に囲むようにして、半導体基板１の主面Ｓ１に形成された、ｐ型の半導体領域であるｐ型ガードリング領域（第２半導体領域）ｐｇが形成されている。このとき、ｎ型カソード領域ｎＣａ１とｐ型ガードリング領域ｐｇとは、互いに接触しないように距離を隔てて形成されているものとする。
【００６３】
ここで、半導体基板１の主面Ｓ１のうち、環状に形成されたｐ型ガードリング領域ｐｇ自体を含む、その環状内の表面に、アノード導体膜（第１導体膜）ＥＡが形成されている。このような構成にすることで、ｎウェル領域ｗ１ｎ内において、ｐ型ガードリング領域ｐｇとその環状内に形成されているｎ型カソード領域ｎＣａ１とを一体的に覆うようにして、アノード導体膜ＥＡが形成されていることになる。アノード導体膜ＥＡは、例えばコバルトシリサイドを主体とする導体膜などであるとし、ｎ型カソード領域ｎＣａ１およびｐ型ガードリング領域ｐｇのそれぞれに電気的に接続されるようにして形成されている。
【００６４】
特に、ｎ型カソード領域ｎＣａ１とアノード導体膜ＥＡとの電気的な接続はショットキー接続である。従って、アノード導体膜ＥＡは、ｎ型カソード領域ｎＣａ１上において、ショットキー接合の金属側、即ち、電流が流れ出すアノード側を構成していることになる。そして、アノード導体膜ＥＡの端部下方に、ｐ型ガードリング領域ｐｇが形成されることになり、これは、ショットキー接合面の端部で起こる電界集中が引き起こす逆方向耐圧減少の効果を緩和することを目的に形成されている。
【００６５】
更に、ｎ型カソード領域ｎＣａ１に電気的な接続を取るために、ｐ型ガードリング領域ｐｇの外側に、分離部２を隔てて、ｎ型カソード導通領域（第３半導体領域）ｎＣｂ，ｎ型半導体領域ｎＣｃ，および、カソード導体膜（第２導体膜）ＥＣが形成されている。これらは、図２または図６を用いて説明した、本発明者らが検討したショットキーバリアダイオードＳＢＤａ，ＳＢＤｂにおける同符号の構成と同様の特徴を有することとし、ここでの詳細な説明は省略する。
【００６６】
また、上記のアノード導体膜ＥＡおよびカソード導体膜ＥＣに電気的に導通をとるために、層間絶縁膜ＩＰ１に絶縁されたアノードコンタクトプラグ（第１導電部）ＣＰＡおよびカソードコンタクトプラグ（第２導電部）ＣＰＣが形成されている。これらの構成も、上記と同様、本発明者らが検討したショットキーバリアダイオードＳＢＤａ，ＳＢＤｂにおける同符号の構成と同様の特徴を有する。
【００６７】
更に、本実施の形態１において、素子分離および基板給電を目的とした以下の構成が形成されている。即ち、ショットキーバリアダイオードＳＢＤ１の主要部を形成した、ｎウェル領域ｗ１ｎの外側を環状に囲むようにして、不純物濃度の異なる２層のｐ型基板給電領域（第４半導体領域）ｐｓａ，ｐｓｂ，ｐ型半導体領域ｐｃ，基板給電用導体膜（第３導体膜）Ｅｓ，および、基板給電コンタクトプラグ（第３導電部）ＣＰｓが形成されている。また、上記の各コンタクトプラグＣＰＡ，ＣＰＣ，ＣＰｓに電気的に接続するようにして、第１配線層Ｍ１が形成されている。これらの構成も、上記と同様、本発明者らが検討したショットキーバリアダイオードＳＢＤａ，ＳＢＤｂにおける同符号の構成と同様の特徴を有する。
【００６８】
また、本実施の形態１において例示する、以上の構成のショットキーバリアダイオードＳＢＤ１に関して、各半導体領域の平面寸法、および、深さ寸法の一例をまとめたものを、図１１に示す。半導体基板１の平面方向の寸法のうち代表的な箇所の一例は、アノード領域幅ＷＡ＝２．６［μｍ］，カソード領域幅ＷＣａ＝１．５［μｍ］，カソード電極幅ＷＣｂ＝０．８６［μｍ］，ガードリング幅Ｗｇａ＝０．３２［μｍ］，ガードリング間距離Ｌｇｇ＝５［μｍ］，ガードリング／カソード間距離Ｌｇｃ＝２．６８［μｍ］，カソード／給電部間距離Ｌｃｓ＝２．２［μｍ］，ウェル／給電間距離Ｌｗｓ＝２．３１［μｍ］とする。また、半導体基板１の深さ方向の寸法のうち代表的な箇所の一例は、ウェル深さＤｗ＝５［μｍ］，アノード深さＤＡ＝１．３［μｍ］，給電部深さＤｓ＝１．１［μｍ］，カソード深さＤＣａ＝０．８［μｍ］，分離部深さＤｓｔ＝０．３５［μｍ］，ガードリング深さＤｇａ＝０．２５［μｍ］とする。
【００６９】
以上のように、本実施の形態１におけるショットキーバリアダイオードＳＢＤ１は、本発明者らが検討したショットキーバリアダイオードＳＢＤａ，ＳＢＤｂと比較して、以下の点において異なる構成要素を有する。即ち、本発明者らの検討によって、十分大きな順方向電流を得ることが出来たものと、同程度の不純物濃度であるｎ型カソード領域ｎＣａ１をアノード導体膜ＥＡ下の一部に、ｐ型ガードリング領域ｐｇと接触しないようにして形成した。更に、ｎ型カソード領域ｎＣａ１とｐ型ガードリング領域ｐｇとの間は、不純物濃度の低いｎウェル領域ｗ１ｎで隔たれていることになる。
【００７０】
これにより以下の効果を期待することができる。ｎ型カソード領域ｎＣａ１を高不純物濃度とすることで、順方向電流の確保、即ち、順方向特性の低抵抗性を保持することができる。また、電界集中により低い逆方向電圧での降伏をもたらしていたｐ型ガードリング領域ｐｇと接合するｎ型半導体材料において、高不純物濃度のｎ型カソード領域ｎＣａ１を離し、不純物濃度の低いｎウェル領域ｗ１ｎと接合させることで、より広く空乏層を広げることができる。従って、逆方向電圧に対しての空乏層中の電界変化が緩やかになり、降伏電圧を向上させることができる。
【００７１】
実際に、本実施の形態１で例示したショットキーバリアダイオードＳＢＤ１の電気特性を、本発明者らは評価している。図１２に順方向特性を、図１３に逆方向特性を示す。図中に薄灰色で示した曲線群は、図４，図５，図７および図８で示した、本発明者らが検討したショットキーバリアダイオードＳＢＤａ，ＳＢＤｂの同特性を示したものであり、比較のために同時に記した。特に、本発明者らが検討したもののうち、符号ｒｅｆ１を付したものは、図４，図５を用いて説明したショットキーバリアダイオードＳＢＤａの特性を、符号ｒｅｆ２を付したものは、図７，図８を用いて説明したショットキーバリアダイオードＳＢＤｂの特性を示したものである。本実施の形態１で例示した構成のショットキーバリアダイオードＳＢＤ１の特性には、符号ｅｘ１を付してあり、黒実線で示している。
【００７２】
図１２のように、順方向特性において、例えば電圧Ｖａ＝０．３［Ｖ］において、電流Ｉａ＝１．０×１０−５［Ａ］程度の値が得られている。このように、立ち上がりの特性は、本発明者らが検討したショットキーバリアダイオードＳＢＤａの特性ｒｅｆ１と同様の特性となっており、低抵抗特性として良好である。なお、本発明者らが検討した他のショットキーバリアダイオードＳＢＤｂのような、高立ち上がり電圧、高抵抗特性は見られない。これは、電気特性において特に電流値に寄与する、ｎ型カソード領域ｎＣａ１の不純物濃度を高いものとしたことによる効果である。
【００７３】
また、図１３のように、逆方向特性において、電圧Ｖａ＝１７．５［Ｖ］付近からブレークダウン現象が顕著になっている。これは、本発明者らが検討した２種のショットキーバリアダイオードＳＢＤａ，ＳＢＤｂの間の特性を示すものである。つまり、カソード領域全てを低濃度化したショットキーバリアダイオードＳＢＤｂ程の高耐圧特性は得られないが、先に例示した構造のショットキーバリアダイオードＳＢＤａに比べて、２〜２．５［Ｖ］程度の降伏電圧の向上を実現した。
【００７４】
即ち、本実施の形態１で例示した構成のショットキーバリアダイオードＳＢＤ１において、順方向電流を大きな値に保持したまま、降伏電圧を２〜２．５［Ｖ］程度向上させるという、上記のように期待した効果を得ることができる。従って、実使用耐圧１３［Ｖ］に対して４〜４．５［Ｖ］のマージンを有するショットキーバリアダイオードＳＢＤ１を形成することができ、スクリーニング時の印加電圧を高くすることができる。結果として、本実施の形態１で例示した構成のショットキーバリアダイオードＳＢＤ１を用いることで、半導体装置の信頼性を向上させることができる。
【００７５】
ここで、本実施の形態１で例示したショットキーバリアダイオードＳＢＤ１は、ＬＣＤドライバにおいて、他の素子と同一の半導体チップに搭載され、即ち、他の素子と同時に形成される。以下では、その製造工程を例示する。特に、本実施の形態１で例示する半導体装置においては、耐圧の異なる３種類のＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（以後、単にトランジスタ）からなるＬＣＤドライバ用の集積回路が形成される半導体チップに、ショットキーバリアダイオードＳＢＤ１も併せて形成される。以下に詳細を示すが、その製造工程は、ショットキーバリアダイオードＳＢＤ１専用の工程を有さない。即ち、ショットキーバリアダイオードＳＢＤ１を形成する全ての工程は、上記３種類のトランジスタの形成工程のいずれかと同一の工程に帰属される。
【００７６】
本実施の形態１で例示する半導体装置の製造方法は、図１４〜図２９を用いて、順に説明する。図１４〜図２９では、半導体基板１において、複数の素子を形成する主面Ｓ１側の要部断面図を示している。
【００７７】
はじめに、半導体基板１の主面Ｓ１上に、素子を形成するための領域を形成する。図１４に示すように、半導体基板１の主面Ｓ１上に、絶縁膜３を形成する。絶縁膜３は、例えば、酸化シリコン（ＳｉＯｘ）を主体とする膜と窒化シリコン（ＳｉＮｘ）を主体とする膜の積層膜などであるとする。この場合の絶縁膜３は、下層が酸化シリコンを主体とする膜であり、例えば、熱酸化法などによって形成する。上層が窒化シリコンを主体とする膜で、例えば、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法などによって形成する。以下で詳細を記すように、図１４に示す工程段階では、上層の窒化シリコンを主体とする膜は除去されているので、ここでは図示しない。
【００７８】
その後、フォトレジスト膜（図示しない）塗布、パターンマスクを介した露光、および、現像という、一連のフォトリソグラフィー工程を施すことによって、フォトレジスト膜に所望のパターンを形成する。このとき、より精密なパターンを正確に加工したい場合などは、フォトレジスト膜の下に、所謂バーク（ＢＡＲＣ：Bottom Anti-Reflection Coating）などと称される反射防止剤を塗布しても良い。これにより、例えば、段差部などにおける露光光の散乱（ハレーション）を防ぎ、より正確なパターンの現像が行えるようになる。以後、フォトリソグラフィー工程に関しては同様であるとする。以上までの工程により、半導体基板１の主面Ｓ１には所望のパターンに加工されたフォトレジスト膜が形成され、その開口部には、主面Ｓ１に形成された絶縁膜３が露出している形状となる。なお、上記バークを用いている場合には、開口部にはバークが露出していることになるが、以下、特筆しない限りこの記述は省略する。
【００７９】
次に、パターニングされたフォトレジスト膜をエッチングマスクとして、開口部に露出した絶縁膜３、および、その下の半導体基板１に異方性エッチングを施す。これにより、半導体基板１の主面Ｓ１には、浅溝部ＳＴが形成される。その後、例えば、プラズマアッシング法などにより、フォトレジスト膜を灰化除去し、図１４に示す構造となる。
【００８０】
続いて、図１５に示すように、浅溝部ＳＴを埋め込むようにして、半導体基板１の主面Ｓ１に酸化シリコンを主体とする絶縁膜２Ｌを形成する。絶縁膜２Ｌは、例えば、ドライ熱酸化法などによって、浅溝部ＳＴの表面に下地となる薄い酸化シリコン膜を堆積した後、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）およびオゾン（Ｏ３）を原材料としたＣＶＤ法などにより形成されるものとする。
【００８１】
その後、絶縁膜２Ｌに、例えば化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）法などによって、半導体基板１の主面Ｓ１側から表面研磨を施すことで、窒化シリコンなどからなる絶縁膜３のレベルまで後退させる。これにより、浅溝部ＳＴを酸化シリコンなどからなる絶縁膜２Ｌで埋め込んだ、ＳＴＩ型の分離部２が形成される。
【００８２】
以上の工程で、半導体基板１の主面Ｓ１には、上記の分離部２により絶縁分離された、複数の素子領域ａｃｔが規定される。そして、この複数の素子領域ａｃｔに種々の半導体素子が形成される。本実施の形態１で例示する半導体装置においては、これら複数の素子領域ａｃｔに、複数のトランジスタや、ショットキーバリアダイオードなどを形成する。以下では、複数の素子領域ａｃｔのうちの、低耐圧トランジスタ領域（第１領域）ＲＬＦには低耐圧トランジスタ（第１電界効果トランジスタ）（図２３〜図２９における符号ＱＬ）を形成し、中耐圧トランジスタ領域（第２領域）ＲＭＦには中耐圧トランジスタ（第２電界効果トランジスタ）（図２３〜図２９における符号ＱＭ）を形成し、高耐圧トランジスタ領域（第３領域）ＲＨＦには高耐圧トランジスタ（第３電界効果トランジスタ）（図２３〜図２９における符号ＱＨ）を形成し、ダイオード領域（第４領域）ＲＳＢＤにはショットキーバリアダイオード（図２４〜図２９における符号ＳＢＤ１）を形成する工程を示す。
【００８３】
本実施の形態１において例示する半導体装置の製造工程では、ダイオード領域ＲＳＢＤに、各トランジスタ領域ＲＬＦ，ＲＭＦ，ＲＨＦに施すトランジスタ形成工程のいずれかを同様に適用して、図１０で例示した構造のショットキーバリアダイオードＳＢＤ１を形成する工程を示すものである。従って、以下では、ダイオード領域ＲＳＢＤに形成される構成要素の製造工程を、図１０で例示したショットキーバリアダイオードＳＢＤ１の構成要素と対比させるようにして説明する。また、形成するショットキーバリアダイオードＳＢＤ１の構造は、上記で図１０を用いて説明した構造と同様であるから、製造工程中に形成される構造の詳しい説明は、ここでは省略する。
【００８４】
図１６に示すように、高耐圧トランジスタ領域ＲＨＦにおける複数の素子領域ａｃｔのうちの一部に、ｐ型の半導体領域である高耐圧用ｐウェル（トランジスタ形成用第５ウェル領域）ｐｗ１を形成する。ここでは、まず、フォトリソグラフィー法などにより、高耐圧用ｐウェルｐｗ１を形成したい領域が開口されているようなフォトレジスト膜などを、半導体基板１の主面Ｓ１上に形成する（図示しない）。その後、イオン注入法などを用いて、例えばホウ素イオンなどのＩＩＩ族元素からなる不純物イオンを、所望のエネルギー、ドーズ量で半導体基板１の主面Ｓ１側から注入する。このときのドーズ量は、当該半導体領域中のキャリア濃度を決める不純物濃度に関係する。続いて、フォトレジスト膜を除去し、不活性ガス雰囲気中で、所望の温度に加熱する、所謂アニール処理と称される熱処理を、所望の時間施す。これにより、所望の深さまで高耐圧用ｐウェルｐｗ１が拡散されることになる。このとき同時に、注入された不純物が結晶サイトに入ることでアクセプタイオンとなり、キャリアとなる正孔を生じ得る状態となる（活性化される）。例えば、活性化率が１の場合、不純物濃度とキャリア濃度がほぼ等しくなる。以後、ｐ型の半導体領域を形成する工程は、特に断らない限り同様であるものとする。
【００８５】
本実施の形態１において、高耐圧用ｐウェルｐｗ１の不純物濃度は、ｐ型である半導体基板１よりも高いものとする。
【００８６】
本実施の形態１においては、高耐圧トランジスタ領域ＲＨＦに高耐圧用ｐウェルｐｗ１を形成する工程によって、同時に、ダイオード領域ＲＳＢＤにｐ型基板給電領域（第４半導体領域）ｐｓａを形成するものとする。
【００８７】
その後、半導体基板１の主面Ｓ１上に形成された複数の素子領域ａｃｔにおいて、低耐圧トランジスタ領域ＲＬＦ、および、中耐圧トランジスタ領域ＲＭＦの全体に、ｎ型の半導体領域である素子用ｎウェル（素子形成用ウェル領域）ｄｎｗを形成する。また、同様に、高耐圧トランジスタ領域ＲＨＦにおける、上記の高耐圧用ｐウェルｐｗ１以外の領域の一部に、ｎ型の半導体領域である高耐圧用ｎウェル（トランジスタ形成用第６ウェル領域）ｎｗ１を形成する。上記の素子用ｎウェルｄｎｗと高耐圧用ｎウェルｎｗ１とは、別工程で形成しても、同工程で形成しても良い。ここで、ｎ型半導体領域の形成は、上記で説明した高耐圧用ｐウェルｐｗ１に代表されるｐ型半導体領域の形成方法と同様である。即ち、フォトリソグラフィー法などにより半導体基板１の主面Ｓ１上に形成した、所望の開口パターンを有するフォトレジスト膜を、イオン注入マスクとして、イオン注入法などにより、例えばリンイオンやヒ素イオンなどのＶ族元素からなる不純物イオンを注入し、アニール処理を施すことで拡散および活性化させて、所望の拡散深さ、キャリア濃度のｎ形半導体領域を形成する。以後、ｎ型の半導体領域を形成する工程は、特に断らない限り同様であるものとする。
【００８８】
ここで、上記では、高耐圧用ｐウェルｐｗ１は、素子用ｎウェルｄｎｗおよび高耐圧用ｎウェルｎｗ１よりも先に形成するように記したが、これに限られるものではなく、後者を先工程で形成しても良い。また、両者に望む拡散深さ、キャリア濃度などの条件によっては、アニール処理工程を同時に行っても良い。
【００８９】
本実施の形態１において、素子用ｎウェルｄｎｗおよび高耐圧用ｎウェルｎｗ１の不純物濃度は、上記高耐圧用ｐウェルｐｗ１の不純物濃度と同程度であり、半導体基板１よりも高いものとする。
【００９０】
本実施の形態１においては、低耐圧トランジスタ領域ＲＬＦおよび中耐圧トランジスタ領域ＲＭＦに素子用ｎウェルｄｎｗを形成する工程、または、高耐圧トランジスタ領域ＲＨＦに高耐圧用ｎウェルｎｗ１を形成する工程のいずれか一方、または、それら両方によって、同時に、ダイオード領域ＲＳＢＤにｎウェル領域（第１ウェル領域）ｗ１ｎを形成するものとする。
【００９１】
次に、図１７に示すように、中耐圧トランジスタ領域ＲＭＦにおける、素子用ｎウェルｄｎｗに含まれる複数の素子領域ａｃｔのうちの一部に、ｎ型の半導体領域である中耐圧用ｎウェル（トランジスタ形成用第４ウェル領域）ｎｗ２を形成する。また、同様に、高耐圧トランジスタ領域ＲＨＦにおける、高耐圧用ｐウェルｐｗ１の一部に、ｎ型の半導体領域である高耐圧用ｎ型ソース／ドレイン（第５ソース／ドレイン領域）ｎＳＤＨを形成する。上記の中耐圧用ｎウェルｎｗ２と高耐圧用ｎ型ソース／ドレインｎＳＤＨとは、別工程で形成しても、同工程で形成しても良い。ここで、高耐圧用ｎ型ソース／ドレインｎＳＤＨは、後に形成されるトランジスタにおいて、チャネルにキャリアを放出するか、または、チャネルからキャリアを吸収する役割を担う、所謂ソース／ドレイン領域となる。
【００９２】
本実施の形態１において、中耐圧用ｎウェルｎｗ２，および、高耐圧用ｎ型ソース／ドレインｎＳＤＨの不純物濃度は、素子用ｎウェルｄｎｗ，高耐圧用ｎウェルｎｗ１，および、ｎウェル領域ｗ１ｎの不純物濃度よりも高いものとする。
【００９３】
本実施の形態１においては、中耐圧用ｎウェルｎｗ２を形成する工程、または、高耐圧用ｎ型ソース／ドレインｎＳＤＨを形成する工程のいずれか一方、または、それら両方によって、同時に、ダイオード領域ＲＳＢＤにｎ型カソード領域（第１半導体領域）ｎＣａ１を形成するものとする。
【００９４】
その後、高耐圧トランジスタ領域ＲＨＦにおける、高耐圧用ｎウェルｎｗ１の一部に、ｐ型の半導体領域である高耐圧用ｐ型ソース／ドレイン（第６ソース／ドレイン領域）ｐＳＤＨを形成する。ここで、高耐圧用ｐ型ソース／ドレインｐＳＤＨは、後に形成されるトランジスタにおいて、チャネルにキャリアを放出するか、または、チャネルからキャリアを吸収する役割を担う、所謂ソース／ドレイン領域となる。
【００９５】
本実施の形態１において、高耐圧用ｐ型ソース／ドレインｐＳＤＨの不純物濃度は、高耐圧用ｐウェルｐｗ１，および、ｐ型基板給電領域ｐｓａの不純物濃度よりも高いものとする。
【００９６】
また、本実施の形態１においては、例えば、上記図１０を用いて説明したように、ショットキーバリアダイオードＳＢＤ１の基板への給電部を、不純物濃度の異なる２層のｐ型半導体領域とする場合がある。ここで、２層目のｐ型基板給電領域（第４半導体領域）ｐｓｂは、図１６で説明した本実施の形態１の製造工程において、既に形成している１層目のｐ型基板給電領域ｐｓａよりも、高い不純物濃度のものである。そこで、本実施の形態１においては、高耐圧用ｐ型ソース／ドレインｐＳＤＨを形成する工程によって、同時に、ダイオード領域ＲＳＢＤにｐ型基板給電領域ｐｓｂを形成するものとする。
【００９７】
次に、図１８に示すように、高耐圧トランジスタ領域ＲＨＦにおける、高耐圧用ｐウェルｐｗ１の一部に、ｎ型高耐圧用ゲート絶縁膜（第５ゲート絶縁膜）ＧＩＨｎを形成する。また、高耐圧トランジスタ領域ＲＨＦにおける、高耐圧用ｎウェルｎｗ１の一部に、ｐ型高耐圧用ゲート絶縁膜（第６ゲート絶縁膜）ＧＩＨｐを形成する。
【００９８】
ここで、ｎ型高耐圧用ゲート絶縁膜ＧＩＨｎおよびｐ型高耐圧用ゲート絶縁膜ＧＩＨｐは、例えば、熱酸化法とＴＥＯＳ−ＣＶＤ法とを順に適用して形成した、酸化シリコンを主体とする絶縁膜であるとする。また、そのパターニング加工には、通常のフォトリソグラフィー法などを用いるものとする。なお、高耐圧トランジスタ領域ＲＨＦに形成される上記２種のゲート絶縁膜ＧＩＨｎ，ＧＩＨｐは、要求される膜質や膜厚が同じであれば、同時に膜形成し、同時にパターニングしても良い。
【００９９】
その後、中耐圧トランジスタ領域ＲＭＦにおける素子用ｎウェルｄｎｗの、上記の中耐圧用ｎウェルｎｗ２以外の領域の一部に、ｐ型の半導体領域である中耐圧用ｐウェル（トランジスタ形成用第３ウェル領域）ｐｗ２を形成する。
【０１００】
本実施の形態１において、中耐圧用ｐウェルｐｗ２の不純物濃度は、中耐圧用ｎウェルｎｗ２と同程度であり、素子用ｎウェルｄｎｗ，高耐圧用ｎウェルｎｗ１，および、ｎウェル領域ｗ１ｎの不純物濃度よりも高いものとする。
【０１０１】
次に、図１９に示すように、低耐圧トランジスタ領域ＲＬＦにおける、素子用ｎウェルｄｎｗに含まれる複数の素子領域ａｃｔのうちの一部に、ｎ型の半導体領域である低耐圧用ｎウェル（トランジスタ形成用第２ウェル領域）ｎｗ３を形成する。本実施の形態１において、低耐圧用ｎウェルｎｗ３の不純物濃度は、中耐圧用ｎウェルｎｗ２の不純物濃度よりも高いものとする。
【０１０２】
本実施の形態１においては、低耐圧用ｎウェルｎｗ３を形成する工程によって、同時に、ダイオード領域ＲＳＢＤにｎ型カソード導通領域（第３半導体領域）ｎＣｂを形成するものとする。
【０１０３】
また、低耐圧トランジスタ領域ＲＬＦにおける素子用ｎウェルｄｎｗに含まれる複数の素子領域ａｃｔのうち、上記の低耐圧用ｎウェルｎｗ３が形成されていない領域の一部に、ｐ型の半導体領域である低耐圧用ｐウェル（トランジスタ形成用第１ウェル領域）ｐｗ３を形成する。本実施の形態１において、低耐圧用ｐウェルｐｗ３の不純物濃度は、中耐圧用ｐウェルｐｗ２の不純物濃度と同程度か、それよりも高いものとする。
【０１０４】
ここで、低耐圧トランジスタ領域ＲＬＦにおける上記低耐圧用ｎウェルｎｗ３、および、ダイオード領域ＲＳＢＤにおける上記ｎ型カソード導通領域ｎＣｂと、低耐圧トランジスタ領域ＲＬＦにおける上記低耐圧用ｐウェルｐｗ３とは、どちらを先に形成しても良い。また、両者に望む拡散深さ、キャリア濃度などの条件によっては、アニール処理工程を同時に行っても良い。
【０１０５】
次に、図２０に示すように、中耐圧トランジスタ領域ＲＭＦにおける、中耐圧用ｐウェルｐｗ２の一部に、ｎ型中耐圧用ゲート絶縁膜（第３ゲート絶縁膜）ＧＩＭｎを形成する。また、中耐圧トランジスタ領域ＲＭＦにおける、中耐圧用ｎウェルｎｗ２の一部に、ｐ型中耐圧用ゲート絶縁膜（第４ゲート絶縁膜）ＧＩＭｐを形成する。また、低耐圧トランジスタ領域ＲＬＦにおける、低耐圧用ｐウェルｐｗ３の一部に、ｎ型低耐圧用ゲート絶縁膜（第１ゲート絶縁膜）ＧＩＬｎを形成する。また、低耐圧トランジスタ領域ＲＬＦにおける、低耐圧用ｎウェルｎｗ３の一部に、ｐ型低耐圧用ゲート絶縁膜（第２ゲート絶縁膜）ＧＩＬｐを形成する。
【０１０６】
ここで、上記のゲート絶縁膜ＧＩＭｎ，ＧＩＭｐ，ＧＩＬｎ，ＧＩＬｐは、例えば、熱酸化法とＴＥＯＳ−ＣＶＤ法とを順に適用して形成した、酸化シリコンを主体とする絶縁膜であるとする。これらは、上記のように別工程により形成しても良いし、条件によって、同一工程で形成しても良い。
【０１０７】
その後、半導体基板１の主面Ｓ１の全面に、導体膜Ｅ１を形成する。ここでは、例えば、ＣＶＤ法などにより、多結晶（Ｐｏｌｙ）シリコンを主体とする膜を形成する。その後、例えばフォトリソグラフィー法などによってパターニングされたフォトレジスト膜で導体膜Ｅ１を覆い、イオン注入法などにより、所望の領域に所望のドーピングを施す。これにより、形成された導体膜Ｅ１において、例えば低耐圧トランジスタ領域ＲＬＦ上と、中耐圧トランジスタ領域ＲＭＦ上との間で、例えば抵抗率などの特性に相違を持たせることができる。
【０１０８】
次に、図２１に示すように、例えばフォトリソグラフィー法および異方性エッチング法などによって、導体膜Ｅ１をパターニングする。このとき、各トランジスタ領域ＲＬＦ，ＲＭＦ，ＲＨＦにおいて、所望のゲート電極形状となるように加工する。また、ダイオード領域ＲＳＢＤにおいては、フォトリソグラフィー時にフォトレジスト膜を残さず、前面をエッチングすることで、当該ダイオード領域ＲＳＢＤには導体膜Ｅ１を残さないものとする。
【０１０９】
以上のようにして、高耐圧トランジスタ領域ＲＨＦにおける高耐圧用ｐウェルｐｗ１の上部にはｎ型高耐圧用ゲート電極（第５ゲート電極）ＧＥＨｎを、同高耐圧用ｎウェルｎｗ１の上部にはｐ型高耐圧用ゲート電極（第６ゲート電極）ＧＥＨｐを形成する。また、中耐圧トランジスタ領域ＲＭＦにおける中耐圧用ｐウェルｐｗ２の上部にはｎ型中耐圧用ゲート電極（第３ゲート電極）ＧＥＭｎを、同中耐圧用ｎウェルｎｗ２の上部にはｐ型中耐圧用ゲート電極（第４ゲート電極）ＧＥＭｐを形成する。また、低耐圧トランジスタ領域ＲＬＦにおける低耐圧用ｐウェルｐｗ３の上部にはｎ型低耐圧用ゲート電極（第１ゲート電極）ＧＥＬｎを、同低耐圧用ｎウェルｎｗ３の上部にはｐ型低耐圧用ゲート電極（第２ゲート電極）ＧＥＬｐを形成する。これらは、通常、フォトリソグラフィー法および異方性エッチング法などによって、一括して加工形成される。
【０１１０】
その後、低耐圧トランジスタ領域ＲＬＦおよび中耐圧トランジスタ領域ＲＭＦにおいて、上記で形成した各ゲート電極ＧＥＬｐ，ＧＥＬｎ，ＧＥＭｐ，ＧＥＭｎの側方下部に位置する各ウェルｎｗ３，ｐｗ３，ｎｗ２，ｐｗ２（それぞれ、順対応）に、例えばイオン注入法などによって、所望の極性、所望の不純物濃度の半導体領域を形成する。具体的には、低耐圧用ｎウェルｎｗ３には低耐圧用ｐ型エクステンション領域ｐｘＬを形成し、低耐圧用ｐウェルｐｗ３には低耐圧用ｎ型エクステンション領域ｎｘＬを形成し、中耐圧ｎウェルｎｗ２には中耐圧用ｐ型エクステンション領域ｐｘＭを形成し、中耐圧ｐウェルｐｗ２には中耐圧用ｎ型エクステンション領域ｎｘＭを形成する。
【０１１１】
上記の各エクステンション領域ｐｘＬ，ｎｘＬ，ｐｘＭ，ｎｘＭは、それぞれが帰属する各トランジスタにおいて、チャネルにキャリアを注入する所謂エクステンション領域であり、トランジスタの特性を決める一要因となる。従って、帰属するトランジスタに要求される特性によって、ウェルとの接合の深さ、不純物濃度などが決まる。定性的には、後に詳細を説明するソース／ドレイン領域（図２３〜図２９における符号ｐＳＤＬ，ｎＳＤＬ，ｐＳＤＭ，ｎＳＤＭ）よりも、低い不純物濃度である。
【０１１２】
次に、図２２に示すように、半導体基板１の主面Ｓ１を覆うようにして、絶縁膜４を形成する。ここで絶縁膜４は、例えば、ＴＥＯＳ−ＣＶＤ法などによって形成された酸化シリコンを主体とした絶縁膜などであるとする。
【０１１３】
その後、図２３に示すように、絶縁膜４に対して半導体基板１の主面Ｓ１側から、その全面にエッチングを施す（エッチバック）。これにより、半導体基板１の主面Ｓ１に突出していた各ゲート電極ＧＥＬｐ，ＧＥＬｎ，ＧＥＭｐ，ＧＥＭｎ，ＧＥＨｐ，ＧＥＨｎの側壁には、絶縁膜４からなるサイドウォールスペーサＳＰが形成されることとなる。
【０１１４】
次に、上記の各ゲート電極ＧＥＬｐ，ＧＥＬｎ，ＧＥＭｐ，ＧＥＭｎに形成されたサイドウォールスペーサＳＰの、側方下部に位置する各ウェルｎｗ３，ｐｗ３，ｎｗ２，ｐｗ２（それぞれ、順対応）に、例えばイオン注入法などによって、所望の極性、所望の不純物濃度の半導体領域を形成する。具体的には、低耐圧用ｎウェルｎｗ３には低耐圧用ｐ型ソース／ドレイン（第２ソース／ドレイン領域）ｐＳＤＬを形成し、低耐圧用ｐウェルｐｗ３には低耐圧用ｎ型ソース／ドレイン（第１ソース／ドレイン領域）ｎＳＤＬを形成し、中耐圧用ｎウェルｎｗ２には中耐圧用ｐ型ソース／ドレイン（第４ソース／ドレイン領域）ｐＳＤＭを形成し、中耐圧用ｐウェルｐｗ２には中耐圧用ｎ型ソース／ドレイン（第３ソース／ドレイン領域）ｎＳＤＭを形成する。これらは、後に形成されるトランジスタにおいて、上記の各エクステンション領域ｐｘＬ，ｎｘＬ，ｐｘＭ，ｎｘＭを介して、チャネルにキャリアを放出するか、または、チャネルからキャリアを吸収する役割を担う、所謂ソース／ドレイン領域となる。
【０１１５】
ここで、同じ極性のソース／ドレイン領域は、同一の工程で形成しても良い。例えば、低耐圧用ｐ型ソース／ドレインｐＳＤＬと中耐圧用ｐ型ソース／ドレインｐＳＤＭとの組み合わせ、または、低耐圧用ｎ型ソース／ドレインｎＳＤＬと中耐圧用ｎ型ソース／ドレインｎＳＤＭとの組み合わせは、それぞれ同一工程で形成しても良い。
【０１１６】
また、高耐圧トランジスタ領域ＲＨＦにおける、各ゲート電極ＧＥＨｐ，ＧＥＨｎの側方下部に位置する、各ソース／ドレイン領域ｐＳＤＨ，ｎＳＤＨに、電気的接続を形成するための、不純物濃度が比較的高い半導体領域を形成するときは、上記の工程によって同時に形成しても良い。具体的には、低耐圧用ｐ型ソース／ドレインｐＳＤＬまたは中耐圧用ｐ型ソース／ドレインｐＳＤＭのいずれか一方、または、それら両方を形成する工程によって、高耐圧用ｐ型ソース／ドレインｐＳＤＨにｐ型半導体領域ｐＨを形成しても良い。また、低耐圧用ｎ型ソース／ドレインｎＳＤＬまたは中耐圧用ｎ型ソース／ドレインｎＳＤＭのいずれか一方、または、それら両方を形成する工程によって、高耐圧用ｎ型ソース／ドレインｎＳＤＨにｎ型半導体領域ｎＨを形成しても良い。
【０１１７】
また、本実施の形態１においては、低耐圧用ｐ型ソース／ドレインｐＳＤＬおよび中耐圧用ｐ型ソース／ドレイン領域ｐＳＤＭの不純物濃度は、低耐圧用ｐ型エクステンション領域ｐｘＬおよび中耐圧用ｐ型エクステンション領域ｐｘＭの不純物濃度よりも高いものとする。また、低耐圧用ｎ型ソース／ドレインｎＳＤＬおよび中耐圧用ｎ型ソース／ドレイン領域ｎＳＤＭの不純物濃度は、低耐圧用ｎ型エクステンション領域ｎｘＬおよび中耐圧用ｎ型エクステンション領域ｎｘＭの不純物濃度よりも高いものとする。
【０１１８】
本実施の形態１においては、低耐圧用ｐ型ソース／ドレインｐＳＤＬを形成する工程、または、中耐圧用ｐ型ソース／ドレインｐＳＤＭを形成する工程のいずれか一方、または、それら両方によって、同時に、ダイオード領域ＲＳＢＤにｐ型ガードリング領域（第２半導体領域）ｐｇを形成するものとする。また、同様に、ダイオード領域ＲＳＢＤにｐ型半導体領域ｐｃを形成しても良い。
【０１１９】
また、本実施の形態１においては、低耐圧用ｎ型ソース／ドレインｎＳＤＬを形成する工程、または、中耐圧用ｎ型ソース／ドレインｎＳＤＭを形成する工程のいずれか一方、または、それら両方によって、同時に、ダイオード領域ＲＳＢＤにｎ型半導体領域ｎＣｃを形成しても良い。
【０１２０】
以上の工程によって、各トランジスタ領域ＲＬＦ，ＲＭＦ，ＲＨＦに、耐圧の異なるトランジスタの基本構成が形成されたことになる。即ち、低耐圧トランジスタ領域ＲＬＦには２種の低耐圧トランジスタ（第１電界効果トランジスタ）ＱＬ，中耐圧トランジスタ領域ＲＭＦには２種の中耐圧トランジスタ（第２電界効果トランジスタ）ＱＭ，高耐圧トランジスタ領域ＲＨＦには２種の高耐圧トランジスタ（第３電界効果トランジスタ）ＱＨが形成されている。
【０１２１】
特に、２種の低耐圧トランジスタＱＬは、低耐圧用ｐウェルｐｗ３に形成されたｎチャネル型低耐圧トランジスタ（以下、単にｎ型低耐圧トランジスタ）ＱＬｎ，および、低耐圧用ｎウェルｎｗ３に形成されたｐチャネル型低耐圧トランジスタ（以下、単にｐ型低耐圧トランジスタ）ＱＬｐであり、それぞれ、動作耐圧は１．５［Ｖ］である。また、２種の中耐圧トランジスタＱＭは、中耐圧用ｐウェルｐｗ２に形成されたｎチャネル型中耐圧トランジスタ（以下、単にｎ型中耐圧トランジスタ）ＱＭｎ，および、中耐圧用ｎウェルｎｗ２に形成されたｐチャネル型中耐圧トランジスタ（以下、単にｐ型中耐圧トランジスタ）ＱＭｐであり、それぞれ、動作耐圧は６．０［Ｖ］である。また、２種の高耐圧トランジスタＱＨは、高耐圧用ｐウェルｐｗ１に形成されたｎチャネル型高耐圧トランジスタ（以下、単にｎ型高耐圧トランジスタ）ＱＨｎ，および、高耐圧用ｎウェルｎｗ１に形成されたｐチャネル型高耐圧トランジスタ（以下、単にｐ型高耐圧トランジスタ）ＱＨｐであり、それぞれ、動作耐圧は２５．０［Ｖ］である。
【０１２２】
次に、図２４に示すように、各トランジスタＱＬ，ＱＭ，ＱＨの各ソース／ドレインｎＳＤＬ，ｐＳＤＬ，ｎＳＤＭ，ｐＳＤＭ，ｎＳＤＨ，ｐＳＤＨ（以下、一括して符号ＳＤと表す）、および、各ゲート電極ＧＥＬｎ，ＧＥＬｐ，ＧＥＭｎ，ＧＥＭｐ，ＧＥＨｎ，ＧＥＨｐ（以下、一括して符号ＧＥと表す）の表面に電気的な接続を取るためのコンタクトプラグを形成する際に、オーミック接続が実現されるように、抵抗値の低いシリサイド層（電気接続用導体膜）ｃｓを形成する。具体的には以下に示す方法による。
【０１２３】
図２３を用いて説明した工程後、半導体基板１の主面Ｓ１に対して洗浄を施し、これにより形成された薄い酸化膜などを、薬液処理などにより除去する。この時点で、半導体基板１の主面Ｓ１において、ソース／ドレインＳＤ，ゲート電極ＧＥ，および、ダイオード領域ＲＳＢＤにおける分離部２以外の表面において、シリコンが露出することになる。その後、スパッタリング法などにより、例えばコバルト膜などを半導体基板１の主面Ｓ１に堆積する（図示しない）。続いて、上記の状態の半導体基板１にアニール処理を施す。ここで、上記のソース／ドレインＳＤ，ゲート電極ＧＥ，および、ダイオード領域ＲＳＢＤにおける分離部２以外の表面では、シリコンとコバルトが接触しており、上記のアニール処理によって、シリコンとコバルトの化合物であるコバルトシリサイド層が形成される。
【０１２４】
このようにして形成されたコバルトシリサイド層は、金属級の低抵抗値を有しており、かつ、コバルトシリサイド層が形成された元のシリコン層と電気的に接続されることから、例えばトランジスタなどにおけるソース、ゲート、ドレインなどの構成要素への電気的接続に適している。上記のようにして、図２４に示すように、各トランジスタＱＬ，ＱＭ，ＱＨの、ソース／ドレインＳＤおよびゲート電極ＧＥに、シリサイド層ｃｓが形成された。
【０１２５】
また、本実施の形態１においては、上記のように、各トランジスタ領域ＲＬＦ，ＲＭＦ，ＲＨＦにシリサイド層ｃｓを形成する工程によって、同時に、ダイオード領域ＲＳＢＤの半導体基板１の主面Ｓ１において、分離部２が形成されていない領域に、同様のシリサイド層ｃｓが形成されるものとする。即ち、この工程によって、アノード導体膜（第１導体膜）ＥＡ，カソード導体膜（第２導体膜）ＥＣ，および、基板給電用導体膜（第３導体膜）Ｅｓが形成された。特に、アノード導体膜ＥＡとｎ型カソード領域ｎＣａ１との電気的な接続は、ショットキー接続となる。ここで、上記に示した全ての領域に同一のシリサイド層ｃｓを形成することに限られない。この場合、上記の、スパッタリング法などによるコバルト膜の堆積時に、シリサイド層ｃｓを形成したくない領域は例えばフォトレジスト膜などで覆っておき、シリサイド化を防ぐことで、選択的にシリサイド層ｃｓを形成しない領域を形成できる。
【０１２６】
以上の工程により、ダイオード領域ＲＳＢＤにおいて、ショットキー接合を有するショットキーバリアダイオードＳＢＤ１の基本的な構成が形成されたことになる。以後は、それぞれの素子を電気的に接続し、所望の機能を有する集積回路を構成するための、配線形成工程となる。
【０１２７】
図２５に示すように、半導体基板１の主面Ｓ１に、例えば窒化シリコンなどからなる絶縁膜５を、例えばＣＶＤ法などにより形成する。その後、絶縁膜５を覆うようにして、例えば酸化シリコンなどからなる層間絶縁膜ＩＰ１を、例えばＴＥＯＳ−ＣＶＤ法などにより、下地の絶縁膜５よりも十分厚く形成する。
【０１２８】
その後、所望のシリサイド層ｃｓまで貫通するようなコンタクトホールＣＨを形成する。具体的には、コンタクトホールＣＨを形成する領域を開口するようにパターニングされたフォトレジスト膜などを、フォトリソグラフィー法などによって形成する。そして、半導体基板１の主面Ｓ１側から異方性エッチングを施すことで、コンタクトホールＣＨを形成する。
【０１２９】
このとき、酸化シリコンからなる層間絶縁膜ＩＰ１は、窒化シリコンからなる絶縁膜５に対して、エッチング速度が異なる。特に、層間絶縁膜ＩＰ１よりも、下地の絶縁膜５の方が、エッチング速度が十分に遅くなるような条件で、上記の異方性エッチングを施すこととする。これにより、コンタクトホールＣＨを形成するためのエッチングを施す際、エッチングが下地の絶縁膜５に達した時点で、見かけ上エッチングの進行が停止する。その後、窒化シリコンをエッチングする条件に変えて処理を施すことで、絶縁膜５を続けてエッチングする。従って、比較的厚い層間絶縁膜ＩＰ１にエッチングを施す場合にも、オーバーエッチングによりシリサイド層ｃｓを突き抜け、結果としてソース／ドレインＳＤにダメージを与えてしまうことがなく、自己整合（Self Align）的にコンタクトホールＣＨを形成することができる。
【０１３０】
次に、図２６に示すように、上記のコンタクトホールＣＨ内を、例えば窒化チタン（ＴｉＮ）などからなるバリア金属６ａによって覆う。ここでは、例えば、スパッタリング法やＣＶＤなどの組み合わせにより、バリア金属６ａを形成するものとする。次に、コンタクトホールＣＨを埋め込むようにして、例えばタングステンなどからなる導体膜７ａを形成する。ここでは、例えば、ＣＶＤ法などにより、導体膜７ａを形成するものとする。その後、層間絶縁膜ＩＰ１の上面からＣＭＰ法などによる研磨を施すことで、コンタクトホールＣＨ内のみにバリア金属６ａおよび導体膜７ａを残し、他を除去する。
【０１３１】
以上の工程により、各トランジスタＱＬ，ＱＭ，ＱＨのソース／ドレインＳＤおよびゲート電極ＧＥの表面に、バリア金属６ａおよび導体膜７ａを有するトランジスタ用コンタクトプラグ（配線用導電部）ＣＰｔを形成することができる。本実施の形態１においては、トランジスタ用コンタクトプラグＣＰｔを形成する工程によって、同時に、ダイオード領域ＲＳＢＤにおいて、それぞれバリア金属６ａおよび導体膜７ａを有する、アノードコンタクトプラグ（第１導電部）ＣＰＡ，カソードコンタクトプラグ（第２導電部）ＣＰＣ，および、基板給電コンタクトプラグ（第３導電部）ＣＰｓを形成するものとする。
【０１３２】
ここで、窒化チタンを主体とするバリア金属６ａは、タングステンを主体とする導体膜７ａとシリコンとの化学反応や、導体膜７ａのエレクトロマイグレーションなどを防ぎ、また、タングステンを主体とする導体膜７ａや酸化シリコンを主体とする層間絶縁膜ＩＰ１などとの接着性に優れるものである。上記の理由から、窒化チタンを主体とするバリア金属６ａは、各コンタクトプラグＣＰｔ，ＣＰＡ，ＣＰＣ，ＣＰｓを所望の形状通りに形成するために用いられる。
【０１３３】
次に、所望の配線を形成するために、層間絶縁膜ＩＰ１上に、順に、バリア金属６ｂ，導体膜８ａ，バリア金属６ｂを、例えばスパッタリング法などにより形成する。ここで、２層のバリア金属６ｂは同様であり、例えば、上記のコンタクトプラグＣＰｔ，ＣＰＡ，ＣＰＣ，ＣＰｓなどが有するバリア金属６ａと同様の目的、材料によって形成されるものとする。また、導体膜８ａは、例えば、アルミニウムと銅の合金などを主体とするものであるとする。
【０１３４】
その後、フォトリソグラフィー法および異方性エッチング法などにより、所望の配線パターンとなるように加工することで、２層のバリア金属６ｂおよび導体膜８ａを有する第１配線層Ｍ１を形成する。
【０１３５】
次に、図２７に示すように、第１配線層Ｍ１を、例えば、ＴＥＯＳ−ＣＶＤ法などで形成した酸化シリコンなどからなる層間絶縁膜ＩＰ２で覆う。その後、第１配線層Ｍ１に電気的に接続するような、バリア金属６ｃおよび導体膜７ｂを有する第１ビアプラグＶＰ１を形成する。バリア金属６ｃおよび導体膜７ｂを構成する材料や、第１ビアプラグＶＰ１の形成方法などは、例えば、上記で図２６を用いて説明したコンタクトプラグＣＰｔ，ＣＰＡ，ＣＰＣ，ＣＰｓと同様であるとする。
【０１３６】
その後、第１配線層Ｍ１，層間絶縁膜ＩＰ２，および、第１ビアプラグＶＰ１を形成した工程と同様の工程によって、更に上層の、第２配線層Ｍ２，層間絶縁膜ＩＰ３，第２ビアプラグＶＰ２，および、第３配線層Ｍ３などを形成する。このようにして、所望の配線構造を形成し、要求される特性の半導体装置を形成していく。
【０１３７】
次に、図２８に示すように、本実施の形態１において最上の層間絶縁膜ＩＰ４に、金属電極ＭＥを形成する。この金属電極ＭＥにおいても、各配線層Ｍ１〜Ｍ３などと同様の材料により構成される。即ち、金属電極ＭＥは、例えばアルミニウムと銅との合金などからなる導体膜８ｂを、例えば窒化チタンを主体とするバリア金属６ｄなどにより挟んだ構造となっている。
【０１３８】
ここで、金属電極ＭＥは最終的に外部に露出する。従って、主配線材料である導体膜８ｂを構成する、軟酸化性のアルミニウムが、後の工程などにより露出するのを防ぐために、上層のバリア金属６ｄを比較的厚く形成する。例えば、第１配線層Ｍ１における上層のバリア金属６ｂが約２０［ｎｍ］であるのに対し、金属電極ＭＥにおける上層のバリア金属６ｄは約７５［ｎｍ］であるとする。
【０１３９】
次に、図２９に示すように、金属電極ＭＥを覆うようにして、例えば酸化シリコンや窒化シリコンなどからなる保護絶縁膜ＩＰｔを形成する。ここでは、例えばＣＶＤ法や、ＴＥＯＳ−ＣＶＤ法などにより、保護絶縁膜ＩＰｔを形成するものとする。
【０１４０】
その後、フォトリソグラフィー法および異方性エッチング法などにより、金属電極ＭＥが露出するような開口部ＥＨを形成する。このようにして露出した金属電極ＭＥには、例えば、所謂ワイヤボンディング、または、バンプ電極などが形成される。これにより外部回路や配線基板、または、異なる機能の集積回路を搭載する他の半導体チップと電気的に接続される。
【０１４１】
以上のように、本実施の形態１において、図１０を用いて説明した構成のショットキーバリアダイオードＳＢＤ１は、図１４〜図２９を用いて説明したように、ＬＣＤドライバを構成する多種の電界効果トランジスタＱＬ，ＱＭ，ＱＨを形成する工程を適用することで形成することができる。即ち、本実施の形態１において、その効果を説明したショットキーバリアダイオードＳＢＤ１は、その基本構成および配線構造を含む全ての構成を半導体チップ上に形成する場合に、このショットキーバリアダイオードＳＢＤ１に特化した、新たな工程を導入する必要がない。従って、これまでの半導体装置の製造工程と同一の工程によって、ＬＣＤドライバと同一の半導体チップ上に、新たな効果を有するショットキーバリアダイオードを形成することができる。半導体装置の製造工程における新たな工程の導入は、歩留まりの低下や、製造コストの上昇、新たな検査工程の導入も必要となり、半導体装置の信頼性を損なう原因となる。従って、本実施の形態１において例示した半導体装置の製造方法を適用することで、結果として、半導体装置の信頼性を更に向上させることができる。
【０１４２】
（実施の形態２）
上記実施の形態１では、半導体チップ上に形成するショットキーバリアダイオードにおいて、濃度の高いｎ型カソード領域を、ショットキー接合端部のｐ型ガードリングから、物理的に距離を隔てて形成することで、逆方向電圧に対する耐圧を向上させる例を示した。本実施の形態２では、ｐ型ガードリングの周囲を濃度の低いｐ型半導体領域で覆うことにより、濃度の高いｎ型カソード領域を隔離する構造のショットキーバリアダイオードを例示する。
【０１４３】
本発明の実施の形態２の半導体装置は、所望の機能を発現し得るＬＣＤドライバとして、同一の半導体チップに、複数の電界効果トランジスタなどによる集積回路と、ショットキーバリアダイオードとが形成されているものである。
【０１４４】
図３０は、その半導体チップ内に形成されたショットキーバリアダイオードＳＢＤ２の平面図を示したものである。また、図３１は図３０のＡ３−Ａ３線の断面図を示したものである。以下に、本実施の形態２で例示するショットキーバリアダイオードＳＢＤ２の構成を図３０，図３１を用いて詳細に説明する。ここでは、上記実施の形態１において図９，図１０を用いて説明した構造のショットキーバリアダイオードＳＢＤ１と比較しながら説明する。
【０１４５】
本実施の形態２において例示するショットキーバリアダイオードＳＢＤ２では、上記実施の形態１のショットキーバリアダイオードＳＢＤ１と比較して、ｎウェル領域ｗ１ｎ内に異なる構成を有しており、それ以外は同様である。
【０１４６】
ショットキーバリアダイオードＳＢＤ２のｎウェル領域ｗ１ｎ内において、ｎ型カソード導通領域ｎＣｂおよびｐ型ガードリング領域ｐｇを一体的に含むようにして、ｎ型の半導体領域であるｎ型カソード領域（第１半導体領域）ｎＣａ２が形成されている。ここでは、ｎ型カソード領域ｎＣａ２とアノード導体膜ＥＡとはショットキー接続しているものとし、ショットキーバリアダイオードＳＢＤ２におけるキャリアはこのｎ型カソード領域ｎＣａ２をドリフトする。その不純物濃度は、上記実施の形態１で例示したショットキーバリアダイオードＳＢＤ１におけるｎ型カソード領域ｎＣａ１と同程度であるとする。
【０１４７】
更に、ショットキーバリアダイオードＳＢＤ２のｎウェル領域ｗ１ｎ内において、ｐ型ガードリング領域ｐｇの周囲を含むようにして、ｐ型の半導体領域である低濃度ｐウェル領域（第２ウェル領域）ｗ２ｐが形成されている。低濃度ｐウェル領域ｗ２ｐの不純物濃度は、ｐ型ガードリング領域ｐｇの不純物濃度よりも低いものであるとする。即ち、低濃度ｐウェル領域ｗ２ｐは、アノード導体膜ＥＡの端部に形成されたｐ型ガードリング領域ｐｇと、不純物濃度の高いｎ型カソード領域ｎＣａ２とを隔離している。
【０１４８】
以上の構成が、本実施の形態２で例示するショットキーバリアダイオードＳＢＤ２において、上記実施の形態１で例示したショットキーバリアダイオードＳＢＤ１と異なる点である。その他の構成は、図９，図１０を用いて説明した上記実施の形態１におけるショットキーバリアダイオードＳＢＤ１と同様であるので、ここでの説明は省略する。
【０１４９】
また、本実施の形態２において例示する、以上の構成のショットキーバリアダイオードＳＢＤ２に関して、各半導体領域の平面寸法、および、深さ寸法の一例をまとめたものを、図３２に示す。半導体基板１の平面方向の寸法のうち代表的な箇所の一例は、カソード領域幅ＷＣａ＝１．５［μｍ］，カソード電極幅ＷＣｂ＝０．８６［μｍ］，ガードリング幅Ｗｇａ＝０．３２［μｍ］，低濃度ガードリング幅Ｗｇｂ＝０．４［μｍ］，ガードリング間距離Ｌｇｇ＝５［μｍ］，ガードリング／カソード間距離Ｌｇｃ＝２．６８［μｍ］，カソード／給電部間距離Ｌｃｓ＝２．２［μｍ］，ウェル／給電間距離Ｌｗｓ＝２．３１［μｍ］とする。また、半導体基板１の深さ方向の寸法のうち代表的な箇所の一例は、ウェル深さＤｗ＝５［μｍ］，給電部深さＤｓ＝１．１［μｍ］，カソード深さＤＣａ＝０．８［μｍ］，分離部深さＤｓｔ＝０．３５［μｍ］，ガードリング深さＤｇａ＝０．２５［μｍ］，低濃度ガードリング深さＤｇｂ＝０．８［μｍ］とする。
【０１５０】
本実施の形態２において、上記のような構成のショットキーバリアダイオードＳＢＤ２とすることで、以下の効果を期待することができる。ショットキーバリアダイオードＳＢＤ２においてキャリアがドリフトするｎ型カソード領域ｎＣａ２を、高不純物濃度とすることで、順方向電流の確保、即ち、順方向特性を保持することができる。また、ｐ型ガードリングの周囲に低不純物濃度の低濃度ｐウェル領域ｗ２ｐを形成することで、逆方向電圧により電界が集中しても、ｎ型カソード領域ｎＣａ２とのｐｎ接合における空乏層は、低濃度ｐウェル領域ｗ２ｐ中でより緩やかに広がることになる。従って、逆方向電圧に対しての空乏層中の電界変化が緩やかになり、降伏電圧を向上させることができる。
【０１５１】
実際に、本実施の形態２で例示したショットキーバリアダイオードＳＢＤ２の電気特性を、本発明者らは評価している。図３３に順方向特性を、図３４に逆方向特性を示す。図中に薄灰色で示した曲線群は、本発明者らが検討したショットキーバリアダイオードＳＢＤａ，ＳＢＤｂの同特性を示したものであり、比較のために同時に記した。表記方法は、上記実施の形態１における図１２，図１３と同様である。ただし、本実施の形態２で例示した構造のショットキーバリアダイオードＳＢＤ２の特性には、符号ｅｘ２を付してあり、黒実線で示している。
【０１５２】
図３３のように、順方向特性において、例えば電圧Ｖａ＝０．３［Ｖ］において、電流Ｉａ＝１．０×１０−５［Ａ］程度の値が得られている。このように、立ち上がりの特性は、本発明者らが検討したショットキーバリアダイオードＳＢＤａの特性ｒｅｆ１と同様の特性となっており、低抵抗特性として良好である。なお、本発明者らが検討した他のショットキーバリアダイオードＳＢＤｂのような高立ち上がり電圧、高抵抗特性は見られない。これは、電気特性において特に電流値に寄与する、ｎ型カソード領域ｎＣａ２の不純物濃度を高いものとしたことによる効果である。
【０１５３】
また、図３４のように、逆方向特性において、電圧Ｖａ＝１７．５［Ｖ］付近からブレークダウン現象が顕著になっている。これは、本発明者らが検討した２種のショットキーバリアダイオードＳＢＤａ，ＳＢＤｂの間の特性を示すものである。つまり、カソード領域全てを低濃度化したショットキーバリアダイオードＳＢＤｂ程の高耐圧特性は得られないが、先に例示した構造のショットキーバリアダイオードＳＢＤａに比べて、２〜２．５［Ｖ］程度の降伏電圧の向上を実現した。
【０１５４】
即ち、本実施の形態２で例示した構成のショットキーバリアダイオードＳＢＤ２において、順方向電流を大きな値に保持したまま、降伏電圧を２〜２．５［Ｖ］程度向上させるという、上記のように期待した効果を得ることができる。従って、実使用耐圧１３［Ｖ］に対して４〜４．５［Ｖ］のマージンを有するショットキーバリアダイオードＳＢＤ２を形成することができ、スクリーニング時の印加電圧を高くすることができる。結果として、本実施の形態２で例示した構成のショットキーバリアダイオードＳＢＤ２を用いることで、半導体装置の信頼性を向上させることができる。
【０１５５】
次に、本実施の形態２で例示したショットキーバリアダイオードＳＢＤ２の、半導体基板１上への形成方法を例示する。上記実施の形態１と同様、本実施の形態２で例示するショットキーバリアダイオードＳＢＤ２においても、ＬＣＤドライバを形成する多種の素子と同一の半導体チップ上に形成される。特に、耐圧の異なる複数種類のトランジスタを形成する工程と同一の工程によって、同時にショットキーバリアダイオードＳＢＤ２も形成される。即ち、ショットキーバリアダイオードＳＢＤ２を形成する全ての工程は、上記トランジスタの形成工程のいずれかと同一の工程に帰属される。
【０１５６】
本実施の形態２で例示する半導体装置の製造方法は、図３５〜図３７を用いて、順に説明する。ここで、多くの工程は、上記実施の形態１において、図１４〜図２９を用いて説明した半導体装置の製造方法と同様である。従って、本実施の形態２においては、ショットキーバリアダイオードＳＢＤ２特有の構成要素を形成する工程を特筆し、上記実施の形態１と同様である他の工程に関しては、特筆しない限り詳しい説明を省略する。
【０１５７】
はじめに、上記実施の形態１において、図１４〜図１６を用いて説明した工程と同様の工程により、図１６に示す構造を形成する。即ち、半導体基板１の主面に分離部２を形成し、各トランジスタ領域ＲＬＦ，ＲＭＦ，ＲＨＦに素子用ｎウェルｄｎｗ，高耐圧用ｎウェルｎｗ１，高耐圧用ｐウェルｐｗ１を形成し、ダイオード領域ＲＳＢＤにｎウェル領域ｗ１ｎ，ｐ型基板給電領域ｐｓａを形成する。
【０１５８】
次に、図３５に示すように、図１７を用いて説明した工程と同様の工程により、中耐圧用ｎウェルｎｗ２，高耐圧用ｎ型ソース／ドレインｎＳＤＨ，高耐圧用ｐ型ソース／ドレインｐＳＤＨを形成する。また、高耐圧用ｐ型ソース／ドレインｐＳＤＨを形成する工程によって、同時に、ダイオード領域ＲＳＢＤにｐ型基板給電領域ｐｓｂを形成するものとする。
【０１５９】
このとき、本実施の形態２においては、中耐圧用ｎウェルｎｗ２を形成する工程、または、高耐圧用ｎ型ソース／ドレインｎＳＤＨを形成する工程のいずれか一方、または、それら両方によって、同時に、ダイオード領域ＲＳＢＤにｎ型カソード領域（第１半導体領域）ｎＣａ２を形成するものとする。
【０１６０】
ここで、ｎ型カソード領域ｎＣａ２の不純物濃度は、ｎウェル領域ｗ１ｎの不純物濃度よりも高いものとなる。なぜなら、ｎ型カソード領域ｎＣａ２と同時に形成している中耐圧用ｎウェルｎｗ２または高耐圧用ｎ型ソース／ドレインｎＳＤＨは、ｎウェル領域ｗ１ｎと同時に形成している素子用ｎウェルｄｎｗよりも、高不純物濃度だからである。即ち、別工程によらずに、既存トランジスタを形成する工程と同一工程によってショットキーバリアダイオードＳＢＤ２を形成する場合、ｎ型カソード領域ｎＣａ２の方が、ｎウェル領域ｗ１ｎよりも高不純物濃度となる。
【０１６１】
次に、図３６に示すように、図１８を用いて説明した工程と同様の工程により、ｎ型高耐圧用ゲート絶縁膜ＧＩＨｎ，ｐ型高耐圧用ゲート絶縁膜ＧＩＨｐ，中耐圧用ｐウェルｐｗ２を形成する。
【０１６２】
このとき、本実施の形態２においては、中耐圧用ｐウェルｐｗ２を形成する工程によって、同時に、ダイオード領域ＲＳＢＤに低濃度ｐウェル領域（第２ウェル領域）ｗ２ｐを形成するものとする。
【０１６３】
ここで、本実施の形態２においては、低濃度ｐウェル領域ｗ２ｐを所望の寸法で形成するという観点から、当該低濃度ｐウェル領域ｗ２ｐの不純物濃度は、ｎ型カソード領域ｎＣａ２の不純物濃度と同程度であることが望ましい。なぜなら、製造工程において頻繁に行われるアニール処理の際に、低濃度ｐウェル領域ｗ２ｐとｎ型カソード領域ｎＣａ２との不純物濃度が近いと、ｐｎ接合の境界位置が動き難い。従って、不純物濃度の近い拡散層同士であれば、寸法精度が向上する。
【０１６４】
このような観点からも、ｎ型カソード領域ｎＣａ２と同時に形成する中耐圧用ｎウェルｎｗ２または高耐圧用ｎ型ソース／ドレインｎＳＤＨと、低濃度ｐウェル領域ｗ２ｐと同時に形成している中耐圧用ｐウェルｐｗ２とは、元から同程度の不純物濃度であり、要求を満たしている。ここで、中耐圧用ｐウェルｐｗ２は、素子分離を目的として素子用ｎウェルｄｎｗ内に形成されているから、必ず前者の方が高濃度となる。従って、本実施の形態２においては、中耐圧用ｐウェルｐｗ２と同時に形成する低濃度ｐウェル領域ｗ２ｐと、同程度の不純物濃度であるｎ型カソード領域ｎＣａ２は、素子用ｎウェルｄｎｗと同時に形成しているｎウェル領域ｗ１ｎよりも高不純物濃度となる。
【０１６５】
続く工程では、上記実施の形態１において、図１９〜図２９を用いて説明した方法と同様の工程を施すことで、本実施の形態２における、図３７に示す構造の半導体装置を形成する。具体的には、半導体基板１の主面Ｓ１上に、低耐圧トランジスタＱＬ，中耐圧トランジスタＱＭ，および、高耐圧トランジスタＱＨを形成する。そして、同一の半導体基板１の主面Ｓ１上に、本実施の形態２において、図３１を用いて説明した構造のショットキーバリアダイオードＳＢＤ２を形成する。更に、例えば第１配線層Ｍ１，第１ビアプラグＶＰ１，および、層間絶縁膜ＩＰ２などからなる多層の配線層を形成する。
【０１６６】
以上のように、本実施の形態２において、図３１を用いて説明した構成のショットキーバリアダイオードＳＢＤ２に関しても、他の電界効果トランジスタＱＬ，ＱＭ，ＱＨなどと同一の工程により、半導体基板１上に形成することができる。その際、本実施の形態２で例示したショットキーバリアダイオードＳＢＤ２において、上記実施の形態１で例示したショットキーバリアダイオードＳＢＤ１と比較して相違している構成である、ｎ型カソード領域ｎＣａ２および低濃度ｐウェル領域ｗ２ｐに関しても、新たな工程を導入することなく、形成することができた。従って、本実施の形態２で例示した半導体装置の製造方法によれば、歩留まりの低下、製造コストの上昇、新たな検査工程の導入を伴わない。結果として、半導体装置の信頼性を更に向上させることができる。
【０１６７】
本実施の形態２において、上記の図３６を用いた説明によれば、ダイオード領域ＲＳＢＤにおける低濃度ｐウェル領域ｗ２ｐは、中耐圧トランジスタ領域ＲＭＦにおける中耐圧用ｐウェルｐｗ２と同一の工程によって、同時に形成されるものであった。しかし、これは、下記に示す別の工程と同時に形成しても良い。
【０１６８】
図３５を用いて説明した構成までは、同様に形成するものとする。続いて、図３６を用いて説明した工程では、中耐圧用ｐウェルｐｗ２と同時に低濃度ｐウェル領域ｗ２ｐを形成したが、本実施の形態２の変形例においては、図３８に示すように、ダイオード領域ＲＳＢＤにおいて、いずれの半導体領域も形成しない。
【０１６９】
続いて、図３９に示すように、上記実施の形態１において図１９を用いて説明した工程と同様の工程によって、低耐圧トランジスタ領域ＲＬＦに低耐圧用ｎウェルｎｗ３，低耐圧用ｐウェルｐｗ３を形成する。このとき、本実施の形態２の変形例においては、低耐圧用ｐウェルｐｗ３を形成する工程によって、同時に、ダイオード領域ＲＳＢＤに低濃度ｐウェル領域（第２ウェル領域）ｗ３ｐを形成するものとする。ここで、本実施の形態２の変形例において図３９に示した低濃度ｐウェル領域ｗ３ｐの不純物濃度は、上記実施の形態２において図３６に示した低濃度ｐウェル領域ｗ２ｐの不純物濃度と同程度であるか、それよりも高い。また、前述以外の構成は同様であるとする。
【０１７０】
その後の工程では、本実施の形態２で先に例示した半導体装置と同様の工程を施すことによって、図３７に示したものと同様の構造を形成する。
【０１７１】
以上のように、本実施の形態２で図３１を用いて説明した構成のショットキーバリアダイオードＳＢＤ２において、低濃度ｐウェル領域ｗ２ｐは、低耐圧用ｐウェルｐｗ３と同一の工程で、低濃度ｐウェル領域ｗ３ｐとして形成してもよい。これにより、製造工程を新たに追加することなく、ｐ型ガードリング領域ｐｇを包囲する低濃度ｐウェル領域ｗ２ｐ，ｗ３ｐの濃度を変化させることができる。
【０１７２】
本発明者らは、本実施の形態２の変形例によって形成したショットキーバリアダイオードＳＢＤ２の電気特性を評価している。図４０に順方向特性を、図４１に逆方向特性を示す。各特性の表記方法は、上記で電気特性を示した図（例えば図１２，図１３など）と同様である。ただし、本実施の形態２の変形例で示した構造のショットキーバリアダイオードＳＢＤ２の特性には、符号ｅｘ２ｂを付してあり、黒実線で示している。
【０１７３】
これらの電気特性は、順方向、逆方向ともに、本実施の形態２において図３３，図３４を用いて示したショットキーバリアダイオードＳＢＤ２の特性とほぼ同様である。より定量的には、順方向特性において、電圧Ｖａ＝０．３［Ｖ］のときの電流Ｉａ＝１．０×１０−５［Ａ］程度であり、逆方向特性において、降伏電圧約１７．５［Ｖ］となっている。
【０１７４】
以上のように、本実施の形態２の変形例で示した半導体装置の製造方法によっても、上記実施の形態１と同様の効果が得られる。従って、本実施の形態２で先に例示した半導体装置の製造方法と同様に、半導体装置の信頼性を向上させることができる。
【０１７５】
（実施の形態３）
上記実施の形態１，２では、半導体基板上に形成したショットキーバリアダイオードにおいて、ｐ型のガードリングとｎ型のアノード領域との間に、不純物濃度の低い領域を形成することで、逆方向バイアス時の電界集中の影響を緩和し、順方向電流を維持しつつ、逆方向耐圧を向上させる技術を例示した。本実施の形態３では、逆方向バイアス時の空乏層の広がりを利用して、更に効果的に逆方向電流を抑止する構成のショットキーバリアダイオードを例示する。
【０１７６】
本発明の実施の形態３の半導体装置は、所望の機能を発現し得るＬＣＤドライバとして、同一の半導体チップに、複数の電界効果トランジスタなどによる集積回路と、ショットキーバリアダイオードとが形成されているものである。
【０１７７】
図４２は、その半導体チップ内に形成されたショットキーバリアダイオードＳＢＤ３の平面図を示したものである。また、図４３は、図４２のＡ４−Ａ４線の断面図を示したものである。以下に、本実施の形態３で例示するショットキーバリアダイオードＳＢＤ３の構成を図４２，図４３を用いて詳細に説明する。ここでは、上記実施の形態１において図１，図２を用いて説明した、本発明者らが検討した構造のショットキーバリアダイオードＳＢＤａと比較しながら説明する。
【０１７８】
本実施の形態３において例示するショットキーバリアダイオードＳＢＤ３では、上記実施の形態１において本発明者らが検討したショットキーバリアダイオードＳＢＤａと比較して、ｐウェル領域（第１ウェル領域）ｗ１ｐ内に異なる構成を有しており、それ以外は同様である。
【０１７９】
まず、ショットキーバリアダイオードＳＢＤ３のｐウェル領域ｗ１ｐ，および、その中のｎ型カソード領域ｎＣａ３は、本発明者らが検討したショットキーバリアダイオードＳＢＤａにおいて、図２を用いて説明したｐウェル領域ｗ１ｘおよびｎ型カソード領域ｎＣａｘと同様の構成である。
【０１８０】
本実施の形態３において、ショットキーバリアダイオードＳＢＤ３のｐウェル領域ｗ１ｐ内のｎ型カソード領域ｎＣａ３内には、ｐ型ガードリング領域ｐｇの周囲を含むようにして、ｐ型の半導体領域である低濃度ｐウェル領域（第２ウェル領域）ｗ２ｐが形成されている。低濃度ｐウェル領域ｗ２ｐの不純物濃度は、ｐ型ガードリング領域ｐｇの不純物濃度よりも低いものであるとする。即ち、低濃度ｐウェル領域ｗ２ｐは、アノード導体膜ＥＡの端部に形成されたｐ型ガードリング領域ｐｇと、不純物濃度の高いｎ型カソード領域ｎＣａ３とを隔離している。
【０１８１】
以上の構成が、本実施の形態３で例示するショットキーバリアダイオードＳＢＤ３において、上記実施の形態１で本発明者らが検討した例として示したショットキーバリアダイオードＳＢＤａと異なる点である。その他の構成は、図１，図２を用いて説明したショットキーバリアダイオードＳＢＤａと同様であるので、ここでの説明は省略する。
【０１８２】
また、本実施の形態３において例示する、以上の構成のショットキーバリアダイオードＳＢＤ３に関して、各半導体領域の平面寸法、および、深さ寸法の一例をまとめたものを、図４４に示す。半導体基板１の平面方向の寸法のうち代表的な箇所の一例は、カソード領域幅ＷＣａ＝１．５［μｍ］，カソード電極幅ＷＣｂ＝０．８６［μｍ］，ガードリング幅Ｗｇａ＝０．３２［μｍ］，低濃度ガードリング幅Ｗｇｂ＝０．４［μｍ］，ガードリング間距離Ｌｇｇ＝５［μｍ］，ガードリング／カソード間距離Ｌｇｃ＝２．６８［μｍ］，カソード／給電部間距離Ｌｃｓ＝２．２［μｍ］，ウェル／給電間距離Ｌｗｓ＝２．３１［μｍ］とする。また、半導体基板１の深さ方向の寸法のうち代表的な箇所の一例は、ウェル深さＤｗ＝５［μｍ］，給電部深さＤｓ＝１．１［μｍ］，カソード深さＤＣａ＝０．８［μｍ］，分離部深さＤｓｔ＝０．３５［μｍ］，ガードリング深さＤｇａ＝０．２５［μｍ］，低濃度ガードリング深さＤｇｂ＝０．８［μｍ］とする。
【０１８３】
本実施の形態３において、上記のような構成のショットキーバリアダイオードＳＢＤ３とすることで、以下の効果を期待することができる。まず、ｐ型ガードリング領域ｐｇを包括するようにして低濃度ｐウェル領域ｗ２ｐを形成することで、高不純物濃度のｐ型ガードリング領域ｐｇとｎ型カソード領域ｎＣａ３とが隔離されることによる、特性の向上は、上記実施の形態２において例示した効果と同様である。即ち、逆方向電圧による電界が集中するｐ型ガードリング領域ｐｇ周辺に不純物濃度の低い低濃度ｐウェル領域ｗ２ｐが存在し、空乏層がより広く広がるため、電界集中を緩和させることができ、逆方向バイアス時の降伏電圧を向上させることができる。更に、キャリアの導通路であるｎ型カソード領域ｎＣａ３が高不純物濃度であるため、順方向特性を保持することができる。
【０１８４】
これに加え、本実施の形態３においては、キャリアの導通路であるｎ型カソード領域ｎＣａ３が、ｐウェル領域ｗ１ｐに形成されている。更に、ｐウェル領域ｗ１ｐには、給電することができる、ｐ型ウェル給電領域（第４半導体領域）ｐｓｗ，ｐ型半導体領域ｐｃ，ウェル給電用導体膜（第３導体膜）Ｅｗ，および、ウェル給電コンタクトプラグ（第３導電部）ＣＰｗが形成されている。ここで、ショットキーバリアダイオードＳＢＤ３が動作状態にあるときは、そのバイアス方向に依存せず、ｐウェル領域ｗ１ｐは、アノードと同電位になるよう給電されている。
【０１８５】
この状態で、上記のような逆方向電圧を印加した場合を考えると、ｐ型ガードリング領域を含む低濃度ｐウェル領域ｗ２ｐとｎ型カソード領域ｎＣａ３との間のｐｎ接合が逆バイアスであるのに加え、ｐウェル領域ｗ１ｐとｎ型カソード領域ｎＣａ３との間のｐｎ接合も逆バイアスである。従って、逆方向電圧印加時には、ｎ型カソード領域ｎＣａ３において、低濃度ｐウェル領域ｗ２ｐとｐウェル領域ｗ１ｐとの両方向から空乏層が広がることになる。ここで、ショットキーバリアダイオードＳＢＤ３のキャリアの輸送は、順逆に依らず、低濃度ｐウェル領域ｗ２ｐとｐウェル領域ｗ１ｐとに挟まれた領域を通ることになる。従って、逆方向電圧印加時には、上記のように、キャリア輸送路が空乏層に妨げられることになり、逆方向電流を低減させることができる。
【０１８６】
実際に、本実施の形態３で例示したショットキーバリアダイオードＳＢＤ３の電気特性を、本発明者らは評価している。図４５に順方向特性を、図４６に逆方向特性を示す。図中に薄灰色で示した曲線群は、本発明者らが検討したショットキーバリアダイオードＳＢＤａ，ＳＢＤｂの同特性を示したものであり、比較のために同時に記した。表記方法は、上記実施の形態１における図１２，図１３と同様である。ただし、本実施の形態３で例示した構造のショットキーバリアダイオードＳＢＤ３の特性には、符号ｅｘ３を付してあり、黒実線で示している。
【０１８７】
図４５のように、順方向特性において、例えば電圧Ｖａ＝０．３［Ｖ］において、電流Ｉａ＝１．０×１０−５［Ａ］より僅かに下回る程度の値が得られている。更に電圧Ｖａ＝０．５［Ｖ］付近では、本発明者らが検討したショットキーバリアダイオードＳＢＤａの特性ｒｅｆ１に対して０．５桁程度低い電流Ｉａ値となっている。しかしながら、本発明者らが検討した他のショットキーバリアダイオードＳＢＤｂのような高立ち上がり電圧、高抵抗特性は見られず、良好な立ち上がり特性を示している。これは、電気特性において特に電流値に寄与する、ｎ型カソード領域ｎＣａ３の不純物濃度を高いものとしていることによる効果である。
【０１８８】
また、図４６のように、逆方向特性において、電圧Ｖａ＝２２．５［Ｖ］付近からブレークダウン現象が顕著になっている。これは、本発明者らが検討した、逆方向耐圧の最も高かったショットキーバリアダイオードＳＢＤｂの降伏電圧と同程度の値である。これは、先に例示した構造のショットキーバリアダイオードＳＢＤａに比べて、７〜７．５［Ｖ］程度の降伏電圧の向上を実現したことになり、本実施の形態３において例示した上記の構成を適用した効果が実証されている。
【０１８９】
以上のように、本実施の形態３に例示した技術によれば、実使用耐圧１３［Ｖ］に対して９〜９．５［Ｖ］のマージンを有するショットキーバリアダイオードＳＢＤ３を形成することができ、スクリーニング時の印加電圧をより高くすることができる。結果として、半導体装置の信頼性を更に向上させることができる。
【０１９０】
次に、本実施の形態３で例示したショットキーバリアダイオードＳＢＤ３の、半導体基板１上への形成方法を例示する。上記実施の形態１，２と同様、本実施の形態３で例示するショットキーバリアダイオードＳＢＤ３においても、ＬＣＤドライバを形成する多種の素子と同一の半導体チップ上に形成される。特に、耐圧の異なる複数種類のトランジスタを形成する工程と同一の工程によって、同時にショットキーバリアダイオードＳＢＤ３も形成される。即ち、ショットキーバリアダイオードＳＢＤ３を形成する全ての工程は、上記トランジスタの形成工程のいずれかと同一の工程に帰属される。
【０１９１】
本実施の形態３で例示する半導体装置の製造方法は、図４７〜図５０を用いて、順に説明する。ここで、多くの工程は、上記実施の形態１において、図１４〜図２９を用いて説明した半導体装置の製造方法と同様である。従って、本実施の形態３においては、ショットキーバリアダイオードＳＢＤ３特有の構成要素を形成する工程を特筆し、上記実施の形態１と同様である他の工程に関しては、特筆しない限り詳しい説明を省略する。
【０１９２】
はじめに、上記実施の形態１において、図１４，図１５を用いて説明した工程と同様の工程により、図１５に示す構造を形成する。即ち、半導体基板１の主面に浅溝型の分離部２を形成する。
【０１９３】
次に、図４７に示すように、図１６を用いて説明した工程と同様の工程により、素子用ｎウェルｄｎｗ，高耐圧用ｎウェルｎｗ１，高耐圧用ｐウェルｐｗ１を形成する。このとき、本実施の形態３においては、高耐圧用ｐウェルｐｗ１を形成する工程によって、同時に、ダイオード領域ＲＳＢＤにｐウェル領域（第１ウェル領域）ｗ１ｐを形成するものとする。
【０１９４】
次に、図４８に示すように、図１７を用いて説明した工程と同様の工程により、中耐圧用ｎウェルｎｗ２，高耐圧用ｎ型ソース／ドレインｎＳＤＨ，高耐圧用ｐ型ソース／ドレインｐＳＤＨを形成する。また、高耐圧用ｐ型ソース／ドレインｐＳＤＨを形成する工程によって、同時に、ダイオード領域ＲＳＢＤにｐ型ウェル給電領域（第４半導体領域）ｐｓｗを形成するものとする。ｐ型ウェル給電領域ｐｓｗは、図１７におけるｐ型基板給電領域ｐｓｂと同様にして形成される。
【０１９５】
このとき、本実施の形態３においては、中耐圧用ｎウェルｎｗ２を形成する工程、または、高耐圧用ｎ型ソース／ドレインｎＳＤＨを形成する工程のいずれか一方、または、それら両方によって、同時に、ダイオード領域ＲＳＢＤにｎ型カソード領域（第１半導体領域）ｎＣａ３を形成するものとする。
【０１９６】
次に、図４９に示すように、図１８，図１９を用いて説明した工程と同様の工程により、ｎ型高耐圧用ゲート絶縁膜ＧＩＨｎ，ｐ型高耐圧用ゲート絶縁膜ＧＩＨｐ，中耐圧用ｐウェルｐｗ２，低耐圧用ｎウェルｎｗ３，低耐圧用ｐウェルｐｗ３を形成する。
【０１９７】
このとき、本実施の形態３においては、中耐圧用ｐウェルｐｗ２を形成する工程、または、低耐圧用ｐウェルｐｗ３を形成する工程のいずれか一方によって、同時に、ダイオード領域ＲＳＢＤに低濃度ｐウェル領域（第２ウェル領域）ｗ２ｐを形成するものとする。
【０１９８】
続く工程では、上記実施の形態１において、図２０〜図２９を用いて説明した方法と同様の工程を施すことで、本実施の形態３における、図５０に示す構造の半導体装置を形成する。具体的には、半導体基板１の主面Ｓ１上に、低耐圧トランジスタＱＬ，中耐圧トランジスタＱＭ，および、高耐圧トランジスタＱＨを形成する。そして、同一の半導体基板１の主面Ｓ１上に、本実施の形態３において、図４３を用いて説明した構造のショットキーバリアダイオードＳＢＤ３を形成する。更に、例えば第１配線層Ｍ１，第１ビアプラグＶＰ１，および、層間絶縁膜ＩＰ２などからなる多層の配線層を形成する。
【０１９９】
ここで、本実施の形態３において、ウェル給電用導体膜（第３導体膜）Ｅｗおよびウェル給電コンタクトプラグ（第３導電部）ＣＰｗをダイオード領域ＲＳＢＤに形成する工程は、上記実施の形態１において、それぞれ、図２４を用いて説明した基板給電用導体膜Ｅｓおよび図２５，図２６を用いて説明した基板給電コンタクトプラグＣＰｓと同様にして形成される。
【０２００】
以上のように、本実施の形態３において、図４３を用いて説明した構成のショットキーバリアダイオードＳＢＤ３に関しても、他の電界効果トランジスタＱＬ，ＱＭ，ＱＨなどと同一の工程により、半導体基板１上に形成することができる。その際、本実施の形態３で例示したショットキーバリアダイオードＳＢＤ３において、上記実施の形態１で本発明者らが検討した例として示したショットキーバリアダイオードＳＢＤａと比較して相違している構成である、低濃度ｐウェル領域ｗ２ｐに関しても、新たな工程を導入することなく、形成することができた。従って、本実施の形態３で例示した半導体装置の製造方法によれば、歩留まりの低下、製造コストの上昇、新たな検査工程の導入を伴わない。結果として、半導体装置の信頼性を更に向上させることができる。
【０２０１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０２０２】
本発明は、例えば液晶ディスプレイの駆動用集積回路を構成するのに必要な半導体産業に適用することができる。
【符号の説明】
【０２０３】
１ 半導体基板
２ 分離部
２Ｌ，３〜５ 絶縁膜
６ａ〜６ｄ バリア金属
７ａ，７ｂ，８ａ，８ｂ 導体膜
ＳＢＤａ，ＳＢＤｂ，ＳＢＤ１〜ＳＢＤ３ ショットキーバリアダイオード
Ｓ１ 主面
ｗ１ｎ ｎウェル領域（第１ウェル領域）
ｗ２ｐ 低濃度ｐウェル領域（第２ウェル領域）
ｗ３ｐ 低濃度ｐウェル領域（第２ウェル領域）
ｗ１ｐ ｐウェル領域（第１ウェル領域）
ＩＰ１〜ＩＰ４ 層間絶縁膜
ＩＰｔ 保護絶縁膜
ｄｎｗ 素子用ｎウェル（素子形成用ウェル領域）
ｎＣａ１〜ｎＣａ３ ｎ型カソード領域（第１半導体領域）
ｎＣｂ ｎ型カソード導通領域（第３半導体領域）
ｎＣｃ ｎ型半導体領域
ｎｗ１ 高耐圧用ｎウェル（トランジスタ形成用第６ウェル領域）
ｎｗ２ 中耐圧用ｎウェル（トランジスタ形成用第４ウェル領域）
ｎｗ３ 低耐圧用ｎウェル（トランジスタ形成用第２ウェル領域）
ｎｘＬ 低耐圧用ｎ型エクステンション領域
ｎｘＭ 中耐圧用ｎ型エクステンション領域
ｎＳＤＨ 高耐圧用ｎ型ソース／ドレイン（第５ソース／ドレイン領域）
ｎＳＤＬ 低耐圧用ｎ型ソース／ドレイン（第１ソース／ドレイン領域）
ｎＳＤＭ 中耐圧用ｎ型ソース／ドレイン（第３ソース／ドレイン領域）
ｐｇ ｐ型ガードリング領域（第２半導体領域）
ｐｓａ，ｐｓｂ ｐ型基板給電領域（第４半導体領域）
ｐｓｗ ｐ型ウェル給電領域（第４半導体領域）
ｐｃ ｐ型半導体領域
ｐｗ１ 高耐圧用ｐウェル（トランジスタ形成用第５ウェル領域）
ｐｗ２ 中耐圧用ｐウェル（トランジスタ形成用第３ウェル領域）
ｐｗ３ 低耐圧用ｐウェル（トランジスタ形成用第１ウェル領域）
ｐｘＬ 低耐圧用ｐ型エクステンション領域
ｐｘＭ 中耐圧用ｐ型エクステンション領域
ｐＳＤＨ 高耐圧用ｐ型ソース／ドレイン（第６ソース／ドレイン領域）
ｐＳＤＬ 低耐圧用ｐ型ソース／ドレイン（第２ソース／ドレイン領域）
ｐＳＤＭ 中耐圧用ｐ型ソース／ドレイン（第４ソース／ドレイン領域）
ＧＩＨｎ ｎ型高耐圧用ゲート絶縁膜（第５ゲート絶縁膜）
ＧＩＨｐ ｐ型高耐圧用ゲート絶縁膜（第６ゲート絶縁膜）
ＧＩＭｎ ｎ型中耐圧用ゲート絶縁膜（第３ゲート絶縁膜）
ＧＩＭｐ ｐ型中耐圧用ゲート絶縁膜（第４ゲート絶縁膜）
ＧＩＬｎ ｎ型低耐圧用ゲート絶縁膜（第１ゲート絶縁膜）
ＧＩＬｐ ｐ型低耐圧用ゲート絶縁膜（第２ゲート絶縁膜）
ＧＥＨｎ ｎ型高耐圧用ゲート電極（第５ゲート電極）
ＧＥＨｐ ｐ型高耐圧用ゲート電極（第６ゲート電極）
ＧＥＭｎ ｎ型中耐圧用ゲート電極（第３ゲート電極）
ＧＥＭｐ ｐ型中耐圧用ゲート電極（第４ゲート電極）
ＧＥＬｎ ｎ型低耐圧用ゲート電極（第１ゲート電極）
ＧＥＬｐ ｐ型低耐圧用ゲート電極（第２ゲート電極）
ＥＡ アノード導体膜（第１導体膜）
ＥＣ カソード導体膜（第２導体膜）
Ｅｓ 基板給電用導体膜（第３導体膜）
Ｅｗ ウェル給電用導体膜（第３導体膜）
Ｅ１ 導体膜
ＣＰＡ アノードコンタクトプラグ（第１導電部）
ＣＰＣ カソードコンタクトプラグ（第２導電部）
ＣＰｓ 基板給電コンタクトプラグ（第３導電部）
ＣＰｗ ウェル給電コンタクトプラグ（第３導電部）
ＣＰｔ トランジスタ用コンタクトプラグ（配線用導電部）
Ｍ１ 第１配線層
Ｍ２ 第２配線層
Ｍ３ 第３配線層
ＭＥ 金属電極
ＶＰ１ 第１ビアプラグ
ＶＰ２ 第２ビアプラグ
ＶＰ３ 第３ビアプラグ
Ｉａ 電流
Ｖａ 電圧
ＳＴ 浅溝部
ａｃｔ 複数の素子領域
ＲＬＦ 低耐圧トランジスタ領域（第１領域）
ＲＭＦ 中耐圧トランジスタ領域（第２領域）
ＲＨＦ 高耐圧トランジスタ領域（第３領域）
ＲＳＢＤ ダイオード領域（第４領域）
ＱＬ 低耐圧トランジスタ（第１電界効果トランジスタ）
ＱＬｎ ｎ型低耐圧トランジスタ
ＱＬｐ ｐ型低耐圧トランジスタ
ＱＭ 中耐圧トランジスタ（第２電界効果トランジスタ）
ＱＭｎ ｎ型中耐圧トランジスタ
ＱＭｐ ｐ型中耐圧トランジスタ
ＱＨ 高耐圧トランジスタ（第３電界効果トランジスタ）
ＱＨｎ ｎ型高耐圧トランジスタ
ＱＨｐ ｐ型高耐圧トランジスタ
ＳＰ サイドウォールスペーサ
ｃｓ シリサイド層（電気接続用導体膜）
ＣＨ コンタクトホール
ＥＨ 開口部
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ショットキーバリアダイオードを備える半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
表示用装置として広く実用化されている液晶ディスプレイ（ＬＣＤ：Liquid Crystal Display）などは、更なる高精細化、長寿命化などに向けて開発が進められている。ＬＣＤの動作制御には、ＬＣＤ駆動用集積回路（ドライバＩＣ：Integrated Circuit，又は、単にドライバ）と称される半導体装置が用いられる。
【０００３】
ＬＣＤドライバのみならず、電源に近い箇所で用いる駆動用集積回路においては、例えば電源印加時の電圧逆転により主要装置内に導入される逆方向電流が、特に寄生素子などにおいて異常な発熱を引き起こす、所謂ラッチアップ現象の原因となり得る。このようなラッチアップ現象を防止するためのデバイスとして、各種ドライバには、その主要部への逆方向電流を整流するダイオードが内蔵されている。特に、本発明者らが検討したＬＣＤドライバでは、ショットキーバリアダイオード（ＳＢＤ：Schottky Barrier Diode，または、単にショットキーダイオード）が適用されている。以下では、その理由を示すために必要な、ショットキーバリアダイオードの動作基本原理および電気的特性を簡単に説明する。
【０００４】
ショットキーバリアダイオードは、金属材料と半導体材料との接合により構成される。特に、金属材料における仕事関数と、半導体材料における電子親和力との間に差がある場合の接合を考えると、熱平衡状態では、接合面においては上記のエネルギー差を保持し、かつ、材料内部においては両者のフェルミ準位を同一にするように接合される。従って、接合面においては、上記の仕事関数と電子親和力との本来の差分に相当するポテンシャル障壁（バリア）が生じることになる。特に、障壁の高さが熱エネルギーよりも十分に大きい場合、金属／半導体材料間を往来するようなキャリアの輸送は妨げられ、このような障壁を、特にショットキー障壁と称する。以下では、ショットキー障壁を生じ得る物性を有する金属材料と半導体材料との接合を、ショットキー接合と記す。
【０００５】
ここで、ショットキー接合に電界を加えたとき、半導体側ではポテンシャル分布が変化する。即ち、接合界面でのポテンシャル不連続量であるショットキー障壁の高さ自体は変わらないものの、半導体側の多数キャリアから見たショットキー障壁の高さは変化することになる。従って、電界条件によっては、熱エネルギーのみでショットキー障壁を越えて金属側に輸送される多数キャリアが現れるようになり、これに相当する電流が流れる（順方向特性）。一方、電界を加えてもポテンシャル分布に大きな変化の生じない金属側においては、キャリアから見たショットキー障壁の高さは変化しない。即ち、金属側のキャリアのほとんどは、依然としてショットキー障壁を越え得る状態とはならない。従って、電界を印加しても、金属側から半導体側へのキャリアの輸送による電流は短絡状態と変わらず、非常に低い値でほぼ一定である（逆方向特性）。このように、ショットキーバリアを有するショットキー接合は、通常、半導体側から金属側へのキャリア輸送のみを許可する整流性を有し、この整流作用を利用したのがショットキーバリアダイオードである。
【０００６】
上記から、ショットキーバリアダイオードの順方向特性は半導体側の多数キャリアの挙動によって決まるということが分かる。従って、少数キャリアの注入を利用する通常のｐｎ接合ダイオードに比べ、順方向の電圧降下が小さく、高周波に対するスイッチングが速いという特徴を持つ。また、通常のショットキー接合におけるショットキー障壁の高さは、ｐｎ接合の拡散電位よりも低い。従って、ショットキーバリアダイオードの順方向特性における電流の立ち上がり時の電圧は、ｐｎ接合ダイオードに比べて低いという特徴を持つ。これらの特性から、ショットキーバリアダイオードは、標準ロジックＩＣ、オーディオ機器の電源回路、スイッチング電源などをはじめ上記ＬＣＤドライバのように、高周波・低電圧での高速スイッチング動作が望まれるようなドライバに適用されている。
【０００７】
従来、ディスクリート製品として製造されたショットキーバリアダイオードでラッチアップ防止用の回路を構成し、外付けの形でＬＣＤドライバに搭載していた。これに対し、本発明者らの検討によれば、近年のＬＣＤの需要動向として、移動通信端末などへの搭載が急速に増加していることなどから、ＬＣＤドライバ自体の小型チップ化、低消費電力化の要求などがなされており、ショットキーバリアダイオードをＬＣＤドライバに内蔵させる技術が考案されている。特に、ＬＣＤドライバを形成するチップ内にショットキーバリアダイオードを作り込むことで、省スペースで低消費電力であるＬＣＤドライバを、低コストで実現することが望まれている。
【０００８】
例えば、特開２００６−３１０７９１号公報（特許文献１）、特開平１０−１１７００２号公報（特許文献２）、または、特開平８−６４８４５号公報（特許文献３）などにおいて、半導体基板上に形成するショットキーバリアダイオードの構造や製法などが開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−３１０７９１号公報
【特許文献２】特開平１０−１１７００２号公報
【特許文献３】特開平８−６４８４５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、本発明者らが、ＬＣＤドライバと同一の半導体チップにショットキーバリアダイオードを形成する技術を検討したところ、上記ラッチアップの防止における信頼性を損なうような課題を見出した。以下にその詳細を示す。
【００１１】
上記で説明したように、ショットキーバリアダイオードは、逆方向電流のＬＣＤドライバ主要部への導入を防止することを目的として、ＬＣＤドライバ自体に内蔵させている。従って、低電圧での高速スイッチング性能を発揮し得る、低立ち上がり電圧・低抵抗特性を示す順方向特性に加え、本来のダイオードとしての機能である逆方向電流の整流性を示す逆方向特性の性能が重要となる。
【００１２】
ショットキーバリアダイオードに逆方向電圧をかけた場合にも、定常的に金属側から半導体側に輸送される僅かなキャリアにより、一定の微小電流（飽和電流）が流れる。そして、より高い逆方向電圧をかけていくと、所謂ツェナー効果およびアバランシェ効果によって、大きな逆方向電流（漏れ電流）が流れ始める。このときの逆方向電圧を降伏（ブレークダウン）電圧と言う。即ち、降伏電圧が高いショットキーバリアダイオードほど、より高い逆方向電圧まで逆方向電流を整流する機能を発揮し得るような、逆方向耐圧の高い素子であると言える。
【００１３】
この点において、本発明者らが検討したショットキーバリアダイオードでは、その降伏電圧が約１５［Ｖ］であった。これは、本発明者らが導入を検討しているＬＣＤドライバの実使用電圧が１３［Ｖ］付近であることを考慮すると、２［Ｖ］程度しか余裕が無いことを意味する。
【００１４】
一般的に、製造工程中にある半導体装置において、完成に近い段階で施される試験工程では、通常使用よりも過酷な条件で電気的な導通を試みる。これによって、不良半導体装置を選別（スクリーニング）することで、最終的に、信頼性の高い半導体装置が残ることになる。本発明者らが検討しているＬＣＤドライバの製造工程においては、半導体ウェハ上に一括して形成したＬＣＤドライバに対して実使用電圧よりも高い電圧を印加する試験を施すことで、出荷前の製品にスクリーニングを施す。
【００１５】
しかし、上記のように、本発明者らが検討したショットキーバリアダイオードでは、実使用電圧と比較して逆方向降伏電圧までのマージンが小さい。これにより、スクリーニング時に、実使用電圧に対して大きな試験電圧をかけることができない。これは結果として、効果の低いスクリーニングを施すに留まり、半導体装置の信頼性を低下させる原因になっているという課題が、本発明者らの検討によって見出された。
【００１６】
そこで、本発明の目的は、同一チップ内にショットキーバリアダイオードを備える半導体装置およびその製造技術において、信頼性を向上させる技術を提供することにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願においては、複数の発明が開示されるが、そのうち一実施例を例に概要を簡単に説明すれば下記のとおりである。
即ち、第１導電型の半導体基板の主面上に形成された、第１導電型とは逆の第２導電型の第１ウェル領域と、その中の一部に形成された、第１ウェル領域よりも不純物濃度の高い第２導電型の第１半導体領域と、それを環状に囲むようにして形成された第１導電型の第２半導体領域と、第１半導体領域と第２半導体領域とを一体的に覆い、かつ、それぞれに電気的に接続するようにして形成された第１導体膜と、第２半導体領域の外側に分離部を隔てて形成された第３半導体領域と、第３半導体領域を覆い、かつ、電気的に接続するようにして形成された第２導体膜とを有し、第１導体膜と第１半導体領域とはショットキー接続されていることを特徴とする。
【発明の効果】
【００１９】
本願において開示される複数の発明のうち上記一実施例により得られる効果を代表して簡単に説明すれば下記のとおりである。
【００２０】
即ち、同一チップ内にショットキーバリアダイオードを備える半導体装置およびその製造技術において、ショットキーバリアダイオードの逆方向耐圧を上昇させることができるので、信頼性を向上させることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明者らが検討した半導体装置の要部平面図である。
【図２】図１に示した半導体装置のＡ１−Ａ１線における要部断面図である。
【図３】図１に示した半導体装置における各半導体領域の寸法を示す説明図である。
【図４】本発明者らが検討した半導体装置の電気特性における順方向電圧と電流との関係を示すグラフ図である。
【図５】本発明者らが検討した半導体装置の電気特性における逆方向電圧と電流との関係を示すグラフ図である。
【図６】本発明者らが検討した他の半導体装置の要部断面図である。
【図７】本発明者らが検討した他の半導体装置の電気特性における順方向電圧と電流との関係を示すグラフ図である。
【図８】本発明者らが検討した他の半導体装置の電気特性における逆方向電圧と電流との関係を示すグラフ図である。
【図９】本発明の実施の形態１である半導体装置の要部平面図である。
【図１０】図９に示した半導体装置のＡ２−Ａ２線における要部断面図である。
【図１１】図９に示した半導体装置における各半導体領域の寸法を示す説明図である。
【図１２】本発明の実施の形態１である半導体装置の電気特性における順方向電圧と電流との関係を示すグラフ図である。
【図１３】本発明の実施の形態１である半導体装置の電気特性における逆方向電圧と電流との関係を示すグラフ図である。
【図１４】本発明の実施の形態１である半導体装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中における要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中における要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中における要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中における要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中における要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中における要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中における要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中における要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中における要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中における要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中における要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中における要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中における要部断面図である。
【図３０】本発明の他の実施の形態である半導体装置の要部平面図である。
【図３１】図３０に示した半導体装置のＡ３−Ａ３線における要部断面図である。
【図３２】図３０に示した半導体装置における各半導体領域の寸法を示す説明図である。
【図３３】本発明の実施の形態２である半導体装置の電気特性における順方向電圧と電流との関係を示すグラフ図である。
【図３４】本発明の実施の形態２である半導体装置の電気特性における逆方向電圧と電流との関係を示すグラフ図である。
【図３５】本発明の実施の形態２である半導体装置の製造工程中における要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中における要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中における要部断面図である。
【図３８】本発明の実施の形態２の変形例である半導体装置の製造工程中における要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中における要部断面図である。
【図４０】本発明の実施の形態２の変形例である半導体装置の電気特性における順方向電圧と電流との関係を示すグラフ図である。
【図４１】本発明の実施の形態２の変形例である半導体装置の電気特性における逆方向電圧と電流との関係を示すグラフ図である。
【図４２】本発明の実施の形態３である半導体装置の要部平面図である。
【図４３】図４２に示した半導体装置のＡ４−Ａ４線における要部断面図である。
【図４４】図４２に示した半導体装置における各半導体領域の寸法を示す説明図である。
【図４５】本発明の実施の形態３である半導体装置の電気特性における順方向電圧と電流との関係を示すグラフ図である。
【図４６】本発明の実施の形態３である半導体装置の電気特性における逆方向電圧と電流との関係を示すグラフ図である。
【図４７】本発明の実施の形態３である半導体装置の製造工程中における要部断面図である。
【図４８】図４７に続く半導体装置の製造工程中における要部断面図である。
【図４９】図４８に続く半導体装置の製造工程中における要部断面図である。
【図５０】図４９に続く半導体装置の製造工程中における要部断面図である。
【発明を実施するための形態】
【００２２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２３】
（実施の形態１）
まず、本発明者らが検討したショットキーバリアダイオードの構成、および、その電気特性に見られる課題について説明する。
【００２４】
通常、半導体装置の製造工程中は、例えば、シリコン（Ｓｉ）などを母材とした高純度、かつ、単結晶である半導体材料をウェハと称される平面略円形薄板の状態で扱う。そして、その主面を半導体チップとなる領域に分け、多数のチップ領域に、同様の素子群を一括して形成することで、所望の回路機能を有する半導体集積回路を備えた半導体チップを形成する。本発明者らが検討したショットキーバリアダイオードは、ＬＣＤドライバを形成する半導体チップと同一のチップ内に形成される。図１は、その半導体チップ内に形成されたショットキーバリアダイオードＳＢＤａの平面図を示したものである。また、図２は図１のＡ１−Ａ１線の断面図を示したものである。なお、図１の平面図のハッチングは便宜上付したものであり、構成上特定の意味を持つものではない。また、同図１の平面図には半導体領域のみを示しており、金属導体膜、絶縁分離部、および、金属電極は省略している。これら省略した箇所の構成は、図２の断面図によって詳細に説明する。
【００２５】
ｐ型（第１導電型）の半導体基板１の主面Ｓ１には分離部２が形成されており、この分離部により規定された活性領域に、ショットキーバリアダイオードＳＢＤａをはじめとする種々の半導体素子（図示しない）が形成されている。ここで、ｐ型とは、母材がＩＶ族元素のシリコンである半導体材料または半導体領域において、例えばホウ素（Ｂ）等のような、アクセプタとなり得るＩＩＩ族不純物を含有し、多数キャリアが正孔（ホール）であることを示す。以下、断りがない限り同様であるとする。分離部２は、例えば、半導体基板１の主面Ｓ１に形成された浅い溝内に酸化シリコンなどからなる絶縁膜を埋め込むことで形成された、所謂ＳＴＩ（Shallow Trench Isolation）と称される溝型分離部であるとする。
【００２６】
半導体基板１の主面Ｓ１には、ｐ型の半導体領域であるｐウェル領域ｗ１ｘが形成されており、この中に、１素子分のショットキーバリアダイオードＳＢＤａが形成されている。
【００２７】
ｐウェル領域ｗ１ｘ内には、多数キャリアが電子であるｎ型（第２導電型）の半導体領域である、ｎ型カソード領域ｎＣａｘが形成されている。ここで、ｎ型とは、母材がＩＶ族元素のシリコンである半導体材料または半導体領域において、例えばリン（Ｐ）やヒ素（Ａｓ）等のような、ドナーとなり得るＶ族不純物を含有し、多数キャリアが電子であることを示す。以下、断りがない限り同様であるとする。
【００２８】
ｎ型カソード領域ｎＣａｘは、ショットキーバリアダイオードＳＢＤａにおけるショットキー接合の半導体側、即ち、電流の流れ込むカソード側を構成している。そして、ｎ型カソード領域ｎＣａｘにおける半導体基板１の主面Ｓ１の一部には、アノード導体膜ＥＡｘが形成されている。アノード導体膜ＥＡｘは、例えば、シリコンとコバルト（Ｃｏ）との化合物であるコバルトシリサイド（ＣｏＳｉｘ）を主体とする導体膜などであるとする。このアノード導体膜ＥＡｘは、ショットキーバリアダイオードＳＢＤａにおけるショットキー接合の金属側、即ち、電流が流れ出すアノード側を構成している。ｎ型カソード領域ｎＣａｘとアノード導体膜ＥＡｘとは、ショットキー接合により電気的に接続されているものとする。以下、ショットキー接合による電気的な接続を、単にショットキー接続と記す。
【００２９】
アノード導体膜ＥＡｘの端部下方に位置するｎ型カソード領域ｎＣａｘには、ｐ型の半導体領域であるｐ型ガードリング領域（第２半導体領域）ｐｇが形成されている。ｐ型ガードリング領域ｐｇは、ショットキーバリアダイオードＳＢＤａに電圧を印加した際に、ショットキー接合面の端部で起こる電界集中による、耐圧減少の効果を緩和することを目的に形成されている。この効果に関しては、後の電気特性の評価のところで詳しく説明する。
【００３０】
以上のような構成とすることで、ｎ型カソード領域ｎＣａｘとｐ型ガードリング領域ｐｇとを一体的に覆うように、かつ、両者のそれぞれに電気的に接続されるように、特に、ｎ型カソード領域ｎＣａｘとはショットキー接続であるようにして、半導体基板１の主面Ｓ１にアノード導体膜ＥＡｘが形成されていることとなる。
【００３１】
また、ｎ型カソード領域ｎＣａｘに電気的な接続を取るために、以下のような構成となっている。即ち、ｎ型カソード領域ｎＣａｘの一部に、これよりも不純物濃度の高い（即ち、抵抗の低い）ｎ型の半導体領域である、ｎ型カソード導通領域（第３半導体領域）ｎＣｂが形成されている。このｎ型カソード導通領域ｎＣｂは、ショットキー接合の端部であるｐ型ガードリング領域ｐｇの外側に、分離部２を隔てて形成されている。また、ｎ型カソード導通領域ｎＣｂに電気的な接続をとるために、半導体基板１の主面Ｓ１であり、ｎ型カソード導通領域ｎＣｂの表面を覆うようにして、カソード導体膜（第２導体膜）ＥＣが形成されている。ここでは、ｎ型カソード導通領域ｎＣｂとカソード導体膜ＥＣとの間のオーミック接続を実現するために、より不純物濃度の高いｎ型半導体領域ｎＣｃを形成しても良い。カソード導体膜ＥＣは、ｎ型カソード導通領域ｎＣｂまたはｎ型半導体領域ｎＣｃとのオーミック接続を実現する材料であることが必要であり、例えば、アノード導体膜ＥＡｘと同様にして形成されるコバルトシリサイド膜や、タングステン（Ｗ）、ニッケル（Ｎｉ）などといった他の元素とのシリサイド化合物、または、アルミニウム（Ａｌ）、銅（Ｃｕ）などの単体金属元素よりなる導体膜であっても良い。
【００３２】
上記の構成を有する半導体基板１の主面Ｓ１には、複数の導電部および配線を形成し、これらを絶縁するための層間絶縁膜ＩＰ１が形成されている。層間絶縁膜ＩＰ１を貫通するように、かつ、アノード導体膜ＥＡｘに電気的に接続されるようにして、アノードコンタクトプラグ（第１導電部）ＣＰＡが形成されている。これにより、ショットキーバリアダイオードＳＢＤａの金属側、即ちアノード側に電気的に導通することができる。同様に、層間絶縁膜ＩＰ１を貫通するように、かつ、カソード導体膜ＥＣに電気的に接続されるようにして、カソードコンタクトプラグ（第２導電部）ＣＰＣが形成されている。これにより、ショットキーバリアダイオードＳＢＤａの半導体側、即ちカソード側に電気的に導通することができる。
【００３３】
以上の構成により、ショットキーバリアダイオードＳＢＤａの基本的な構成要素が説明されたことになる。これに加えて、本発明者らが検討した半導体装置では、以下の構成を有する。即ち、ショットキーバリアダイオードＳＢＤａが形成されているｐウェル領域ｗ１ｘに電圧を印加するための、所謂ウェル給電部である。ｐウェル領域ｗ１ｘに電気的な導通をとるために、ｐウェル領域ｗ１ｘ内の半導体基板１の主面Ｓ１において、ｎ型カソード領域ｎＣａｘを環状に囲むようにして、ｐ型の半導体領域であるｐ型ウェル給電領域（第４半導体領域）ｐｓｗが形成されている。
【００３４】
ｐ型ウェル給電領域ｐｓｗに電気的な接続をとるために、半導体基板１の主面Ｓ１であり、ｐ型ウェル給電領域ｐｓｗの表面を覆うようにして、ウェル給電用導体膜（第３導体膜）Ｅｗが形成されている。ここでは、ｐ型ウェル給電領域ｐｓｗとウェル給電用導体膜Ｅｗとの間のオーミック接続を実現するために、より不純物濃度の高いｐ型半導体領域ｐｃを形成しても良い。ウェル給電用導体膜Ｅｗを形成する材料は、例えば、上記のカソード導体膜ＥＣと同様であるとする。そして、層間絶縁膜ＩＰ１を貫通するように、かつ、ウェル給電用導体膜Ｅｗに電気的に接続されるようにして、ウェル給電コンタクトプラグ（第３導電部）ＣＰｗが形成されている。
【００３５】
上記の構成のショットキーバリアダイオードＳＢＤａが形成された半導体チップ内における半導体基板１上には、所望の機能を発揮するための集積回路を構成する複数の電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）などが形成されている。従って、これらを結線するために、ショットキーバリアダイオードＳＢＤａの主要構成部に電気的に導通している各コンタクトプラグＣＰＡ，ＣＰＣ，ＣＰｗに電気的に接続するようにして、第１配線層Ｍ１が形成されている。第１配線層Ｍ１は、例えば、ＡｌやＣｕなどからなるものとする。
【００３６】
本発明者らが検討した、以上の構成のショットキーバリアダイオードＳＢＤａに関して、各半導体領域の平面寸法、および、深さ寸法の一例をまとめたものを図３に示す。半導体基板１の平面方向の寸法のうち代表的な箇所の一例は、カソード領域幅ＷＣａ＝１．５［μｍ］，カソード電極幅ＷＣｂ＝０．８６［μｍ］，ガードリング幅Ｗｇａ＝０．３２［μｍ］，ガードリング間距離Ｌｇｇ＝５［μｍ］，ガードリング／カソード間距離Ｌｇｃ＝２．６８［μｍ］，カソード／給電部間距離Ｌｃｓ＝２．２［μｍ］，ウェル／給電間距離Ｌｗｓ＝２．３１［μｍ］とする。また、半導体基板１の深さ方向の寸法のうち代表的な箇所の一例は、ウェル深さＤｗ＝５［μｍ］，給電部深さＤｓ＝１．１［μｍ］，カソード深さＤＣａ＝０．８［μｍ］，分離部深さＤｓｔ＝０．３５［μｍ］，ガードリング深さＤｇａ＝０．２５［μｍ］とする。
【００３７】
上記の構成のショットキーバリアダイオードＳＢＤａの電気的な特性において、本発明者らの評価によって課題が見出されており、これに関して以下で詳しく説明する。
【００３８】
本発明者らが検討したショットキーバリアダイオードＳＢＤａの電気特性として、アノードコンタクトプラグＣＰＡとカソードコンタクトプラグＣＰＣとの間に印加した電圧Ｖａと、そのときにアノード導体膜ＥＡｘとｎ型カソード領域ｎＣａｘとの間に流れる電流Ｉａとを測定した結果を、図４および図５に示す。図４には、ｎ型カソード領域ｎＣａｘに対して、アノード導体膜ＥＡｘが正となるように電圧Ｖａを印加した場合の電流Ｉａ−電圧Ｖａ特性を示しており、図５には、その逆方向に電圧Ｖａを印加した場合の電流Ｉａ−電圧Ｖａ特性を示している。以下、特に断りが無い限り、全ての実施の形態を通じて、前者のような電圧を印加したときの電気特性を順方向特性、後者のような電圧を印加したときの電気特性を逆方向特性と記す。
【００３９】
本発明者らは、同一の半導体チップ、または、同一の半導体ウェハ上に、同じプロセスによって複数のショットキーバリアダイオードＳＢＤａを形成しており、図４，図５には、これらのショットキーバリアダイオードＳＢＤａから得られた複数の電気特性を、まとめて示している。また、順方向特性を測定するときの電圧Ｖａの値，および、このときに流れる電流Ｉａの方向をそれぞれ正の値とし、逆方向特性のグラフ図５では、電圧Ｖａ，電流Ｉａともに、負の絶対値として示している。以後、断りがない限り、本実施の形態に係るショットキーバリアダイオードの電気特性は同様に示すこととする。なお、このとき、ウェル給電コンタクトプラグＣＰｗを通じてｐウェル領域ｗ１ｘに印加される電圧は、接地電位に対して−１３［Ｖ］であるものとする。
【００４０】
一般的なショットキーバリアダイオードＳＢＤａの特性と同様、順方向特性においては、立ち上がりの早い特性となっている。より定量的には、例えば、電圧Ｖａ＝０．３［Ｖ］において、電流Ｉａ＝１．０×１０−５［Ａ］程度の値が得られている。本発明者らの検討によれば、ＬＣＤドライバの中で目的の機能を発揮し得るショットキーバリアダイオードの順方向特性として、この特性は要求を満たしている。
【００４１】
しかし、逆方向特性においては、逆方向の電圧Ｖａ＝１５［Ｖ］を超えた辺りから急激に逆方向電流が流れ始め、ダイオードの整流性が失われている。即ち、本発明者らが検討したショットキーバリアダイオードＳＢＤａの降伏電圧は約１５［Ｖ］と言える。これは、実使用電圧が１３［Ｖ］程度であることを考慮すると、２［Ｖ］程度しかマージンが無いことを意味する。そして、このように実使用電圧からのマージンが低いと、スクリーニング時の電圧を大きく印加させることができず、不良チップの検出精度が下がり、半導体装置の信頼性を低下させる原因となっている。
【００４２】
そこで、更に本発明者らは、以下のような構造のショットキーバリアダイオードＳＢＤｂを検討した。図６には、本発明者らが検討した他の構造のショットキーバリアダイオードＳＢＤｂの要部断面図であり、図２と同様の箇所に該当する。図２を用いて説明した先のショットキーバリアダイオードＳＢＤａと異なるのは、ｎ型カソード領域ｎＣａｙの不純物濃度を上記のｎ型カソード領域ｎＣａｘよりも低い値としている点である。
【００４３】
また、図２を用いて説明したものでは、ショットキーバリアダイオードＳＢＤａの基本構成が形成されているｎ型カソード領域ｎＣａｘは、ｐウェル領域ｗ１ｘ内に形成されていた。これに対し、図６を用いて説明する、本発明者らが検討した他のショットキーバリアダイオードＳＢＤｂでは、ｎ型カソード領域ｎＣａｙはｐ型である半導体基板１と直接接合するようにして形成され、更に、その接合境界は、上記のｐウェル領域ｗ１ｘと同程度まで深くなるように形成されている。これは、ｎ型カソード領域ｎＣａｙを低濃度化したことで、逆方向電圧印加時の空乏層の広がりが下地のｐ型領域（この場合、ｐ型の半導体基板１）まで達してしまうことに由来する、所謂パンチスルーによるリーク電流の発生を防ぐためである。
【００４４】
また、上記のように、ｐ型の半導体基板１に直接ｎ型カソード領域ｎＣａｙを形成する構成としたことで、図２において説明したウェル給電部は、図６においては基板給電部に入れ替わっている。即ち、本発明者らが検討した、他のショットキーバリアダイオードＳＢＤｂが形成されたｎ型カソード領域ｎＣａｙの下地のｐ型領域である、半導体基板１に給電し得るように、ｐ型の半導体領域である、２層のｐ型基板給電領域（第４半導体領域）ｐｓａ，ｐｓｂを設けている。ここで、２層構造としているのは、分離を目的とした低不純物濃度のｐ型基板給電領域ｐｓａと、給電部に電気的に接続するための比較的低抵抗である、高不純物濃度のｐ型基板給電領域ｐｓｂとの役割を分担させるためである。更に、ｐ型基板給電領域ｐｓａ，ｐｓｂに電気的に接続するための基板給電用導体膜（第３導体膜）Ｅｓが形成され、これに電気的に接続するように、基板給電コンタクトプラグ（第３導電部）ＣＰｓが形成されている。
【００４５】
本発明者らが検討した、他のショットキーバリアダイオードＳＢＤｂの構成において、上記に特筆した箇所以外は、先に説明した、本発明者らが先に検討したショットキーバリアダイオードＳＢＤａと同様であるから、ここでの詳しい説明は省略する。
【００４６】
逆方向耐圧の向上を目的として、本発明者らが、不純物濃度が低いｎ型カソード領域ｎＣａｙを有するショットキーバリアダイオードＳＢＤｂの構造を検討したのは、以下のような考察によるものである。
【００４７】
一般的に、ダイオードに逆方向電圧を印加した際に、降伏電圧以降で急激なリーク電流が流れ始めるのはアバランシェ効果およびツェナー効果が原因であることが知られている。前者は、高い逆方向電圧による空乏層中の電界変化が急峻となったときに、障壁を越えて僅かに注入されたキャリアが加速され、格子に衝突してこれをイオン化させ（インパクトイオン化）、生じたキャリアが更に同様のインパクトイオン化を引き起こすことで、なだれ増幅的に導電キャリアを増やす効果により、大きな逆方向電流を生じさせるものである。後者は、同様に、高い逆方向電圧による空乏層中の電界変化が急峻となったときに、キャリアのドリフト方向に見た禁制帯幅がより薄くなり、キャリアの存在確率が波動関数の染み出しにより禁制帯を越えて半導体側でも０ではなくなること（トンネル効果）により、逆方向電流を生じさせるものである。
【００４８】
本発明者らの検討によれば、上記の効果は、電界が集中するショットキー接合面の端部で特に起こりやすいことが分かっていた。そこで、前述の図１，図２を用いて説明した、本発明者らが先に検討したショットキーバリアダイオードＳＢＤａでは、上記のショットキー接合面の端部では、ショットキー接合ではなく、ｐｎ接合とすることで電界集中による逆方向耐圧減少の効果を緩和すべく、ｐ型ガードリング領域ｐｇを設けていた。一般的に、接合材料の両者が半導体材料であるｐｎ接合の方が、一方が金属材料であるショットキー接合よりも逆方向耐圧が高いからである。
【００４９】
しかし、上記のように、ｐ型ガードリング領域ｐｇを設けたショットキーバリアダイオードＳＢＤａであっても、その逆方向耐圧は十分なものではなかった。そこで、このｐ型ガードリング領域ｐｇの機能をより効果的に発揮させるために、接合に寄与する半導体領域の不純物濃度を低下させれば良いと、本発明者らは考えた。
【００５０】
なぜなら、半導体領域の不純物濃度が低い場合、同じ量の蓄積キャリアを稼ぐためには、より広い領域まで不純物原子をイオン化させる必要があり、空乏層は接合面のより深い領域まで広がる。従って、上記のように、逆方向耐圧を低下させるアバランシェ効果およびツェナー効果の要因は、逆方向電圧による空乏層中の急峻な電界変化であるから、空乏層をより長く広げることは、電界を低下させる有効な手段であると、本発明者らは考えたのである。
【００５１】
実際に、本発明者らは、不純物濃度の低いｎ型カソード領域ｎＣａｙを有するショットキーバリアダイオードＳＢＤｂの電気特性を測定した。図７に順方向特性を、図８に逆方向特性を示す。
【００５２】
ここでは、逆方向特性における降伏電圧の上昇を検討課題としていたので、逆方向特性について先に言及する。図８に示すように、逆方向特性において急激に電流が流れ始めるブレークダウンが起こるのは、逆方向の電圧Ｖａ＝２２〜２３［Ｖ］付近であり、図５で示した降伏電圧約１５［Ｖ］のショットキーバリアダイオードＳＢＤａと比して、向上が見られる。本発明者らが検討している実使用電圧１３［Ｖ］と比較しても、１０［Ｖ］程度の余裕がある。
【００５３】
一方、順方向特性を見ると（図７）、順方向の電圧Ｖａ＝０．３［Ｖ］付近であるとき、電流Ｉａ＝１．０×１０−９［Ａ］程度の値であり、図４で示した同１．０×１０−５［Ａ］のショットキーバリアダイオードＳＢＤａと比して、４桁低い値となっている。前述のように、順方向特性において立ち上がりが早いことに加え、低電圧で大電流が扱える（即ち低抵抗である）ことこそが、ｐｎ接合ダイオードではなく、ショットキーバリアダイオードを用いることの主要な利点の一つである。従って、ここで本発明者らが検討した、他のショットキーバリアダイオードＳＢＤｂにおいては、逆方向特性において降伏電圧の向上を成し得たものの、順方向特性における利点であった低電圧動作が実現できなくなるという、新たな課題が見出されたことになる。
【００５４】
以上のように、本発明者らの検討として、逆方向電圧に対する耐圧を向上させるために、半導体中において空乏層をより広げ得る、不純物濃度の低いｎ型半導体領域をカソードとした。しかし、カソードの不純物濃度の低下は、同時に多数キャリアの絶対数の低下を意味し、多数キャリアの挙動によって特性が決まるショットキーバリアダイオードにとっては、その電流値の低下を引き起こす主因となるのである。
【００５５】
即ち、以上のような本発明者らの一連の検討によって、半導体基板上に形成されたショットキーバリアダイオードにおいて、順方向の低立ち上がり電圧および低抵抗特性の保持と、逆方向の耐圧向上とはトレードオフの関係にある故、課題を解決することが困難であるということが見出された。
【００５６】
次に、本実施の形態１の半導体装置について説明する。
【００５７】
本発明の実施の形態１の半導体装置は、所望の機能を発現し得るＬＣＤドライバとして、同一の半導体チップに、複数の電界効果トランジスタなどによる集積回路と、ショットキーバリアダイオードとが形成されているものである。
【００５８】
図９は、その半導体チップ内に形成されたショットキーバリアダイオードＳＢＤ１の平面図を示したものである。また、図１０は図９のＡ２−Ａ２線の断面図を示したものである。以下に、本実施の形態１で例示するショットキーバリアダイオードＳＢＤ１の構成を図９，図１０を用いて詳細に説明するが、下記で特筆する構成要素以外は、先に本発明者らが検討した、上記図１，図２または図６を用いて説明したショットキーバリアダイオードＳＢＤａ，ＳＢＤｂと同様であるとし、重複した説明は省略する。
【００５９】
多数キャリアが正孔（ホール）であるｐ型の単結晶シリコンからなる半導体基板１の主面Ｓ１には、分離部２が形成されており、この分離部２により規定された活性領域にショットキーバリアダイオードＳＢＤ１をはじめとする種々の半導体素子（図示しない）が形成されている。
【００６０】
半導体基板１の主面Ｓ１には、ｎ型の半導体領域であるｎウェル領域（第１ウェル領域）ｗ１ｎが形成されており、この中に、１素子分のショットキーバリアダイオードＳＢＤ１が形成されている。
【００６１】
ｎウェル領域ｗ１ｎ内において、半導体基板１の主面Ｓ１の一部に、ｎ型の半導体領域であるｎ型カソード領域（第１半導体領域）ｎＣａ１が形成されている。後に詳細に説明するように、このｎ型カソード領域ｎＣａ１は、ショットキー接合の半導体側、即ち、電流の流れ込むカソード側を構成している。ここで、ｎ型カソード領域ｎＣａ１は、図１，図２を用いて説明した、本発明者らが検討したショットキーバリアダイオードＳＢＤａにおけるｎ型カソード領域ｎＣａｘと同程度の不純物濃度を有する。また、ｎウェル領域ｗ１ｎは、図６を用いて説明した、本発明者らが検討したショットキーバリアダイオードＳＢＤｂにおけるｎ型カソード領域ｎＣａｙと同程度の不純物濃度を有する。即ち、ｎ型カソード領域ｎＣａ１の不純物濃度は、ｎウェル領域ｗ１ｎの不純物濃度よりも高いこととする。
【００６２】
更に、ｎウェル領域ｗ１ｎ内において、上記のｎ型カソード領域ｎＣａ１を環状に囲むようにして、半導体基板１の主面Ｓ１に形成された、ｐ型の半導体領域であるｐ型ガードリング領域（第２半導体領域）ｐｇが形成されている。このとき、ｎ型カソード領域ｎＣａ１とｐ型ガードリング領域ｐｇとは、互いに接触しないように距離を隔てて形成されているものとする。
【００６３】
ここで、半導体基板１の主面Ｓ１のうち、環状に形成されたｐ型ガードリング領域ｐｇ自体を含む、その環状内の表面に、アノード導体膜（第１導体膜）ＥＡが形成されている。このような構成にすることで、ｎウェル領域ｗ１ｎ内において、ｐ型ガードリング領域ｐｇとその環状内に形成されているｎ型カソード領域ｎＣａ１とを一体的に覆うようにして、アノード導体膜ＥＡが形成されていることになる。アノード導体膜ＥＡは、例えばコバルトシリサイドを主体とする導体膜などであるとし、ｎ型カソード領域ｎＣａ１およびｐ型ガードリング領域ｐｇのそれぞれに電気的に接続されるようにして形成されている。
【００６４】
特に、ｎ型カソード領域ｎＣａ１とアノード導体膜ＥＡとの電気的な接続はショットキー接続である。従って、アノード導体膜ＥＡは、ｎ型カソード領域ｎＣａ１上において、ショットキー接合の金属側、即ち、電流が流れ出すアノード側を構成していることになる。そして、アノード導体膜ＥＡの端部下方に、ｐ型ガードリング領域ｐｇが形成されることになり、これは、ショットキー接合面の端部で起こる電界集中が引き起こす逆方向耐圧減少の効果を緩和することを目的に形成されている。
【００６５】
更に、ｎ型カソード領域ｎＣａ１に電気的な接続を取るために、ｐ型ガードリング領域ｐｇの外側に、分離部２を隔てて、ｎ型カソード導通領域（第３半導体領域）ｎＣｂ，ｎ型半導体領域ｎＣｃ，および、カソード導体膜（第２導体膜）ＥＣが形成されている。これらは、図２または図６を用いて説明した、本発明者らが検討したショットキーバリアダイオードＳＢＤａ，ＳＢＤｂにおける同符号の構成と同様の特徴を有することとし、ここでの詳細な説明は省略する。
【００６６】
また、上記のアノード導体膜ＥＡおよびカソード導体膜ＥＣに電気的に導通をとるために、層間絶縁膜ＩＰ１に絶縁されたアノードコンタクトプラグ（第１導電部）ＣＰＡおよびカソードコンタクトプラグ（第２導電部）ＣＰＣが形成されている。これらの構成も、上記と同様、本発明者らが検討したショットキーバリアダイオードＳＢＤａ，ＳＢＤｂにおける同符号の構成と同様の特徴を有する。
【００６７】
更に、本実施の形態１において、素子分離および基板給電を目的とした以下の構成が形成されている。即ち、ショットキーバリアダイオードＳＢＤ１の主要部を形成した、ｎウェル領域ｗ１ｎの外側を環状に囲むようにして、不純物濃度の異なる２層のｐ型基板給電領域（第４半導体領域）ｐｓａ，ｐｓｂ，ｐ型半導体領域ｐｃ，基板給電用導体膜（第３導体膜）Ｅｓ，および、基板給電コンタクトプラグ（第３導電部）ＣＰｓが形成されている。また、上記の各コンタクトプラグＣＰＡ，ＣＰＣ，ＣＰｓに電気的に接続するようにして、第１配線層Ｍ１が形成されている。これらの構成も、上記と同様、本発明者らが検討したショットキーバリアダイオードＳＢＤａ，ＳＢＤｂにおける同符号の構成と同様の特徴を有する。
【００６８】
また、本実施の形態１において例示する、以上の構成のショットキーバリアダイオードＳＢＤ１に関して、各半導体領域の平面寸法、および、深さ寸法の一例をまとめたものを、図１１に示す。半導体基板１の平面方向の寸法のうち代表的な箇所の一例は、アノード領域幅ＷＡ＝２．６［μｍ］，カソード領域幅ＷＣａ＝１．５［μｍ］，カソード電極幅ＷＣｂ＝０．８６［μｍ］，ガードリング幅Ｗｇａ＝０．３２［μｍ］，ガードリング間距離Ｌｇｇ＝５［μｍ］，ガードリング／カソード間距離Ｌｇｃ＝２．６８［μｍ］，カソード／給電部間距離Ｌｃｓ＝２．２［μｍ］，ウェル／給電間距離Ｌｗｓ＝２．３１［μｍ］とする。また、半導体基板１の深さ方向の寸法のうち代表的な箇所の一例は、ウェル深さＤｗ＝５［μｍ］，アノード深さＤＡ＝１．３［μｍ］，給電部深さＤｓ＝１．１［μｍ］，カソード深さＤＣａ＝０．８［μｍ］，分離部深さＤｓｔ＝０．３５［μｍ］，ガードリング深さＤｇａ＝０．２５［μｍ］とする。
【００６９】
以上のように、本実施の形態１におけるショットキーバリアダイオードＳＢＤ１は、本発明者らが検討したショットキーバリアダイオードＳＢＤａ，ＳＢＤｂと比較して、以下の点において異なる構成要素を有する。即ち、本発明者らの検討によって、十分大きな順方向電流を得ることが出来たものと、同程度の不純物濃度であるｎ型カソード領域ｎＣａ１をアノード導体膜ＥＡ下の一部に、ｐ型ガードリング領域ｐｇと接触しないようにして形成した。更に、ｎ型カソード領域ｎＣａ１とｐ型ガードリング領域ｐｇとの間は、不純物濃度の低いｎウェル領域ｗ１ｎで隔たれていることになる。
【００７０】
これにより以下の効果を期待することができる。ｎ型カソード領域ｎＣａ１を高不純物濃度とすることで、順方向電流の確保、即ち、順方向特性の低抵抗性を保持することができる。また、電界集中により低い逆方向電圧での降伏をもたらしていたｐ型ガードリング領域ｐｇと接合するｎ型半導体材料において、高不純物濃度のｎ型カソード領域ｎＣａ１を離し、不純物濃度の低いｎウェル領域ｗ１ｎと接合させることで、より広く空乏層を広げることができる。従って、逆方向電圧に対しての空乏層中の電界変化が緩やかになり、降伏電圧を向上させることができる。
【００７１】
実際に、本実施の形態１で例示したショットキーバリアダイオードＳＢＤ１の電気特性を、本発明者らは評価している。図１２に順方向特性を、図１３に逆方向特性を示す。図中に薄灰色で示した曲線群は、図４，図５，図７および図８で示した、本発明者らが検討したショットキーバリアダイオードＳＢＤａ，ＳＢＤｂの同特性を示したものであり、比較のために同時に記した。特に、本発明者らが検討したもののうち、符号ｒｅｆ１を付したものは、図４，図５を用いて説明したショットキーバリアダイオードＳＢＤａの特性を、符号ｒｅｆ２を付したものは、図７，図８を用いて説明したショットキーバリアダイオードＳＢＤｂの特性を示したものである。本実施の形態１で例示した構成のショットキーバリアダイオードＳＢＤ１の特性には、符号ｅｘ１を付してあり、黒実線で示している。
【００７２】
図１２のように、順方向特性において、例えば電圧Ｖａ＝０．３［Ｖ］において、電流Ｉａ＝１．０×１０−５［Ａ］程度の値が得られている。このように、立ち上がりの特性は、本発明者らが検討したショットキーバリアダイオードＳＢＤａの特性ｒｅｆ１と同様の特性となっており、低抵抗特性として良好である。なお、本発明者らが検討した他のショットキーバリアダイオードＳＢＤｂのような、高立ち上がり電圧、高抵抗特性は見られない。これは、電気特性において特に電流値に寄与する、ｎ型カソード領域ｎＣａ１の不純物濃度を高いものとしたことによる効果である。
【００７３】
また、図１３のように、逆方向特性において、電圧Ｖａ＝１７．５［Ｖ］付近からブレークダウン現象が顕著になっている。これは、本発明者らが検討した２種のショットキーバリアダイオードＳＢＤａ，ＳＢＤｂの間の特性を示すものである。つまり、カソード領域全てを低濃度化したショットキーバリアダイオードＳＢＤｂ程の高耐圧特性は得られないが、先に例示した構造のショットキーバリアダイオードＳＢＤａに比べて、２〜２．５［Ｖ］程度の降伏電圧の向上を実現した。
【００７４】
即ち、本実施の形態１で例示した構成のショットキーバリアダイオードＳＢＤ１において、順方向電流を大きな値に保持したまま、降伏電圧を２〜２．５［Ｖ］程度向上させるという、上記のように期待した効果を得ることができる。従って、実使用耐圧１３［Ｖ］に対して４〜４．５［Ｖ］のマージンを有するショットキーバリアダイオードＳＢＤ１を形成することができ、スクリーニング時の印加電圧を高くすることができる。結果として、本実施の形態１で例示した構成のショットキーバリアダイオードＳＢＤ１を用いることで、半導体装置の信頼性を向上させることができる。
【００７５】
ここで、本実施の形態１で例示したショットキーバリアダイオードＳＢＤ１は、ＬＣＤドライバにおいて、他の素子と同一の半導体チップに搭載され、即ち、他の素子と同時に形成される。以下では、その製造工程を例示する。特に、本実施の形態１で例示する半導体装置においては、耐圧の異なる３種類のＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（以後、単にトランジスタ）からなるＬＣＤドライバ用の集積回路が形成される半導体チップに、ショットキーバリアダイオードＳＢＤ１も併せて形成される。以下に詳細を示すが、その製造工程は、ショットキーバリアダイオードＳＢＤ１専用の工程を有さない。即ち、ショットキーバリアダイオードＳＢＤ１を形成する全ての工程は、上記３種類のトランジスタの形成工程のいずれかと同一の工程に帰属される。
【００７６】
本実施の形態１で例示する半導体装置の製造方法は、図１４〜図２９を用いて、順に説明する。図１４〜図２９では、半導体基板１において、複数の素子を形成する主面Ｓ１側の要部断面図を示している。
【００７７】
はじめに、半導体基板１の主面Ｓ１上に、素子を形成するための領域を形成する。図１４に示すように、半導体基板１の主面Ｓ１上に、絶縁膜３を形成する。絶縁膜３は、例えば、酸化シリコン（ＳｉＯｘ）を主体とする膜と窒化シリコン（ＳｉＮｘ）を主体とする膜の積層膜などであるとする。この場合の絶縁膜３は、下層が酸化シリコンを主体とする膜であり、例えば、熱酸化法などによって形成する。上層が窒化シリコンを主体とする膜で、例えば、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法などによって形成する。以下で詳細を記すように、図１４に示す工程段階では、上層の窒化シリコンを主体とする膜は除去されているので、ここでは図示しない。
【００７８】
その後、フォトレジスト膜（図示しない）塗布、パターンマスクを介した露光、および、現像という、一連のフォトリソグラフィー工程を施すことによって、フォトレジスト膜に所望のパターンを形成する。このとき、より精密なパターンを正確に加工したい場合などは、フォトレジスト膜の下に、所謂バーク（ＢＡＲＣ：Bottom Anti-Reflection Coating）などと称される反射防止剤を塗布しても良い。これにより、例えば、段差部などにおける露光光の散乱（ハレーション）を防ぎ、より正確なパターンの現像が行えるようになる。以後、フォトリソグラフィー工程に関しては同様であるとする。以上までの工程により、半導体基板１の主面Ｓ１には所望のパターンに加工されたフォトレジスト膜が形成され、その開口部には、主面Ｓ１に形成された絶縁膜３が露出している形状となる。なお、上記バークを用いている場合には、開口部にはバークが露出していることになるが、以下、特筆しない限りこの記述は省略する。
【００７９】
次に、パターニングされたフォトレジスト膜をエッチングマスクとして、開口部に露出した絶縁膜３、および、その下の半導体基板１に異方性エッチングを施す。これにより、半導体基板１の主面Ｓ１には、浅溝部ＳＴが形成される。その後、例えば、プラズマアッシング法などにより、フォトレジスト膜を灰化除去し、図１４に示す構造となる。
【００８０】
続いて、図１５に示すように、浅溝部ＳＴを埋め込むようにして、半導体基板１の主面Ｓ１に酸化シリコンを主体とする絶縁膜２Ｌを形成する。絶縁膜２Ｌは、例えば、ドライ熱酸化法などによって、浅溝部ＳＴの表面に下地となる薄い酸化シリコン膜を堆積した後、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）およびオゾン（Ｏ３）を原材料としたＣＶＤ法などにより形成されるものとする。
【００８１】
その後、絶縁膜２Ｌに、例えば化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）法などによって、半導体基板１の主面Ｓ１側から表面研磨を施すことで、窒化シリコンなどからなる絶縁膜３のレベルまで後退させる。これにより、浅溝部ＳＴを酸化シリコンなどからなる絶縁膜２Ｌで埋め込んだ、ＳＴＩ型の分離部２が形成される。
【００８２】
以上の工程で、半導体基板１の主面Ｓ１には、上記の分離部２により絶縁分離された、複数の素子領域ａｃｔが規定される。そして、この複数の素子領域ａｃｔに種々の半導体素子が形成される。本実施の形態１で例示する半導体装置においては、これら複数の素子領域ａｃｔに、複数のトランジスタや、ショットキーバリアダイオードなどを形成する。以下では、複数の素子領域ａｃｔのうちの、低耐圧トランジスタ領域（第１領域）ＲＬＦには低耐圧トランジスタ（第１電界効果トランジスタ）（図２３〜図２９における符号ＱＬ）を形成し、中耐圧トランジスタ領域（第２領域）ＲＭＦには中耐圧トランジスタ（第２電界効果トランジスタ）（図２３〜図２９における符号ＱＭ）を形成し、高耐圧トランジスタ領域（第３領域）ＲＨＦには高耐圧トランジスタ（第３電界効果トランジスタ）（図２３〜図２９における符号ＱＨ）を形成し、ダイオード領域（第４領域）ＲＳＢＤにはショットキーバリアダイオード（図２４〜図２９における符号ＳＢＤ１）を形成する工程を示す。
【００８３】
本実施の形態１において例示する半導体装置の製造工程では、ダイオード領域ＲＳＢＤに、各トランジスタ領域ＲＬＦ，ＲＭＦ，ＲＨＦに施すトランジスタ形成工程のいずれかを同様に適用して、図１０で例示した構造のショットキーバリアダイオードＳＢＤ１を形成する工程を示すものである。従って、以下では、ダイオード領域ＲＳＢＤに形成される構成要素の製造工程を、図１０で例示したショットキーバリアダイオードＳＢＤ１の構成要素と対比させるようにして説明する。また、形成するショットキーバリアダイオードＳＢＤ１の構造は、上記で図１０を用いて説明した構造と同様であるから、製造工程中に形成される構造の詳しい説明は、ここでは省略する。
【００８４】
図１６に示すように、高耐圧トランジスタ領域ＲＨＦにおける複数の素子領域ａｃｔのうちの一部に、ｐ型の半導体領域である高耐圧用ｐウェル（トランジスタ形成用第５ウェル領域）ｐｗ１を形成する。ここでは、まず、フォトリソグラフィー法などにより、高耐圧用ｐウェルｐｗ１を形成したい領域が開口されているようなフォトレジスト膜などを、半導体基板１の主面Ｓ１上に形成する（図示しない）。その後、イオン注入法などを用いて、例えばホウ素イオンなどのＩＩＩ族元素からなる不純物イオンを、所望のエネルギー、ドーズ量で半導体基板１の主面Ｓ１側から注入する。このときのドーズ量は、当該半導体領域中のキャリア濃度を決める不純物濃度に関係する。続いて、フォトレジスト膜を除去し、不活性ガス雰囲気中で、所望の温度に加熱する、所謂アニール処理と称される熱処理を、所望の時間施す。これにより、所望の深さまで高耐圧用ｐウェルｐｗ１が拡散されることになる。このとき同時に、注入された不純物が結晶サイトに入ることでアクセプタイオンとなり、キャリアとなる正孔を生じ得る状態となる（活性化される）。例えば、活性化率が１の場合、不純物濃度とキャリア濃度がほぼ等しくなる。以後、ｐ型の半導体領域を形成する工程は、特に断らない限り同様であるものとする。
【００８５】
本実施の形態１において、高耐圧用ｐウェルｐｗ１の不純物濃度は、ｐ型である半導体基板１よりも高いものとする。
【００８６】
本実施の形態１においては、高耐圧トランジスタ領域ＲＨＦに高耐圧用ｐウェルｐｗ１を形成する工程によって、同時に、ダイオード領域ＲＳＢＤにｐ型基板給電領域（第４半導体領域）ｐｓａを形成するものとする。
【００８７】
その後、半導体基板１の主面Ｓ１上に形成された複数の素子領域ａｃｔにおいて、低耐圧トランジスタ領域ＲＬＦ、および、中耐圧トランジスタ領域ＲＭＦの全体に、ｎ型の半導体領域である素子用ｎウェル（素子形成用ウェル領域）ｄｎｗを形成する。また、同様に、高耐圧トランジスタ領域ＲＨＦにおける、上記の高耐圧用ｐウェルｐｗ１以外の領域の一部に、ｎ型の半導体領域である高耐圧用ｎウェル（トランジスタ形成用第６ウェル領域）ｎｗ１を形成する。上記の素子用ｎウェルｄｎｗと高耐圧用ｎウェルｎｗ１とは、別工程で形成しても、同工程で形成しても良い。ここで、ｎ型半導体領域の形成は、上記で説明した高耐圧用ｐウェルｐｗ１に代表されるｐ型半導体領域の形成方法と同様である。即ち、フォトリソグラフィー法などにより半導体基板１の主面Ｓ１上に形成した、所望の開口パターンを有するフォトレジスト膜を、イオン注入マスクとして、イオン注入法などにより、例えばリンイオンやヒ素イオンなどのＶ族元素からなる不純物イオンを注入し、アニール処理を施すことで拡散および活性化させて、所望の拡散深さ、キャリア濃度のｎ形半導体領域を形成する。以後、ｎ型の半導体領域を形成する工程は、特に断らない限り同様であるものとする。
【００８８】
ここで、上記では、高耐圧用ｐウェルｐｗ１は、素子用ｎウェルｄｎｗおよび高耐圧用ｎウェルｎｗ１よりも先に形成するように記したが、これに限られるものではなく、後者を先工程で形成しても良い。また、両者に望む拡散深さ、キャリア濃度などの条件によっては、アニール処理工程を同時に行っても良い。
【００８９】
本実施の形態１において、素子用ｎウェルｄｎｗおよび高耐圧用ｎウェルｎｗ１の不純物濃度は、上記高耐圧用ｐウェルｐｗ１の不純物濃度と同程度であり、半導体基板１よりも高いものとする。
【００９０】
本実施の形態１においては、低耐圧トランジスタ領域ＲＬＦおよび中耐圧トランジスタ領域ＲＭＦに素子用ｎウェルｄｎｗを形成する工程、または、高耐圧トランジスタ領域ＲＨＦに高耐圧用ｎウェルｎｗ１を形成する工程のいずれか一方、または、それら両方によって、同時に、ダイオード領域ＲＳＢＤにｎウェル領域（第１ウェル領域）ｗ１ｎを形成するものとする。
【００９１】
次に、図１７に示すように、中耐圧トランジスタ領域ＲＭＦにおける、素子用ｎウェルｄｎｗに含まれる複数の素子領域ａｃｔのうちの一部に、ｎ型の半導体領域である中耐圧用ｎウェル（トランジスタ形成用第４ウェル領域）ｎｗ２を形成する。また、同様に、高耐圧トランジスタ領域ＲＨＦにおける、高耐圧用ｐウェルｐｗ１の一部に、ｎ型の半導体領域である高耐圧用ｎ型ソース／ドレイン（第５ソース／ドレイン領域）ｎＳＤＨを形成する。上記の中耐圧用ｎウェルｎｗ２と高耐圧用ｎ型ソース／ドレインｎＳＤＨとは、別工程で形成しても、同工程で形成しても良い。ここで、高耐圧用ｎ型ソース／ドレインｎＳＤＨは、後に形成されるトランジスタにおいて、チャネルにキャリアを放出するか、または、チャネルからキャリアを吸収する役割を担う、所謂ソース／ドレイン領域となる。
【００９２】
本実施の形態１において、中耐圧用ｎウェルｎｗ２，および、高耐圧用ｎ型ソース／ドレインｎＳＤＨの不純物濃度は、素子用ｎウェルｄｎｗ，高耐圧用ｎウェルｎｗ１，および、ｎウェル領域ｗ１ｎの不純物濃度よりも高いものとする。
【００９３】
本実施の形態１においては、中耐圧用ｎウェルｎｗ２を形成する工程、または、高耐圧用ｎ型ソース／ドレインｎＳＤＨを形成する工程のいずれか一方、または、それら両方によって、同時に、ダイオード領域ＲＳＢＤにｎ型カソード領域（第１半導体領域）ｎＣａ１を形成するものとする。
【００９４】
その後、高耐圧トランジスタ領域ＲＨＦにおける、高耐圧用ｎウェルｎｗ１の一部に、ｐ型の半導体領域である高耐圧用ｐ型ソース／ドレイン（第６ソース／ドレイン領域）ｐＳＤＨを形成する。ここで、高耐圧用ｐ型ソース／ドレインｐＳＤＨは、後に形成されるトランジスタにおいて、チャネルにキャリアを放出するか、または、チャネルからキャリアを吸収する役割を担う、所謂ソース／ドレイン領域となる。
【００９５】
本実施の形態１において、高耐圧用ｐ型ソース／ドレインｐＳＤＨの不純物濃度は、高耐圧用ｐウェルｐｗ１，および、ｐ型基板給電領域ｐｓａの不純物濃度よりも高いものとする。
【００９６】
また、本実施の形態１においては、例えば、上記図１０を用いて説明したように、ショットキーバリアダイオードＳＢＤ１の基板への給電部を、不純物濃度の異なる２層のｐ型半導体領域とする場合がある。ここで、２層目のｐ型基板給電領域（第４半導体領域）ｐｓｂは、図１６で説明した本実施の形態１の製造工程において、既に形成している１層目のｐ型基板給電領域ｐｓａよりも、高い不純物濃度のものである。そこで、本実施の形態１においては、高耐圧用ｐ型ソース／ドレインｐＳＤＨを形成する工程によって、同時に、ダイオード領域ＲＳＢＤにｐ型基板給電領域ｐｓｂを形成するものとする。
【００９７】
次に、図１８に示すように、高耐圧トランジスタ領域ＲＨＦにおける、高耐圧用ｐウェルｐｗ１の一部に、ｎ型高耐圧用ゲート絶縁膜（第５ゲート絶縁膜）ＧＩＨｎを形成する。また、高耐圧トランジスタ領域ＲＨＦにおける、高耐圧用ｎウェルｎｗ１の一部に、ｐ型高耐圧用ゲート絶縁膜（第６ゲート絶縁膜）ＧＩＨｐを形成する。
【００９８】
ここで、ｎ型高耐圧用ゲート絶縁膜ＧＩＨｎおよびｐ型高耐圧用ゲート絶縁膜ＧＩＨｐは、例えば、熱酸化法とＴＥＯＳ−ＣＶＤ法とを順に適用して形成した、酸化シリコンを主体とする絶縁膜であるとする。また、そのパターニング加工には、通常のフォトリソグラフィー法などを用いるものとする。なお、高耐圧トランジスタ領域ＲＨＦに形成される上記２種のゲート絶縁膜ＧＩＨｎ，ＧＩＨｐは、要求される膜質や膜厚が同じであれば、同時に膜形成し、同時にパターニングしても良い。
【００９９】
その後、中耐圧トランジスタ領域ＲＭＦにおける素子用ｎウェルｄｎｗの、上記の中耐圧用ｎウェルｎｗ２以外の領域の一部に、ｐ型の半導体領域である中耐圧用ｐウェル（トランジスタ形成用第３ウェル領域）ｐｗ２を形成する。
【０１００】
本実施の形態１において、中耐圧用ｐウェルｐｗ２の不純物濃度は、中耐圧用ｎウェルｎｗ２と同程度であり、素子用ｎウェルｄｎｗ，高耐圧用ｎウェルｎｗ１，および、ｎウェル領域ｗ１ｎの不純物濃度よりも高いものとする。
【０１０１】
次に、図１９に示すように、低耐圧トランジスタ領域ＲＬＦにおける、素子用ｎウェルｄｎｗに含まれる複数の素子領域ａｃｔのうちの一部に、ｎ型の半導体領域である低耐圧用ｎウェル（トランジスタ形成用第２ウェル領域）ｎｗ３を形成する。本実施の形態１において、低耐圧用ｎウェルｎｗ３の不純物濃度は、中耐圧用ｎウェルｎｗ２の不純物濃度よりも高いものとする。
【０１０２】
本実施の形態１においては、低耐圧用ｎウェルｎｗ３を形成する工程によって、同時に、ダイオード領域ＲＳＢＤにｎ型カソード導通領域（第３半導体領域）ｎＣｂを形成するものとする。
【０１０３】
また、低耐圧トランジスタ領域ＲＬＦにおける素子用ｎウェルｄｎｗに含まれる複数の素子領域ａｃｔのうち、上記の低耐圧用ｎウェルｎｗ３が形成されていない領域の一部に、ｐ型の半導体領域である低耐圧用ｐウェル（トランジスタ形成用第１ウェル領域）ｐｗ３を形成する。本実施の形態１において、低耐圧用ｐウェルｐｗ３の不純物濃度は、中耐圧用ｐウェルｐｗ２の不純物濃度と同程度か、それよりも高いものとする。
【０１０４】
ここで、低耐圧トランジスタ領域ＲＬＦにおける上記低耐圧用ｎウェルｎｗ３、および、ダイオード領域ＲＳＢＤにおける上記ｎ型カソード導通領域ｎＣｂと、低耐圧トランジスタ領域ＲＬＦにおける上記低耐圧用ｐウェルｐｗ３とは、どちらを先に形成しても良い。また、両者に望む拡散深さ、キャリア濃度などの条件によっては、アニール処理工程を同時に行っても良い。
【０１０５】
次に、図２０に示すように、中耐圧トランジスタ領域ＲＭＦにおける、中耐圧用ｐウェルｐｗ２の一部に、ｎ型中耐圧用ゲート絶縁膜（第３ゲート絶縁膜）ＧＩＭｎを形成する。また、中耐圧トランジスタ領域ＲＭＦにおける、中耐圧用ｎウェルｎｗ２の一部に、ｐ型中耐圧用ゲート絶縁膜（第４ゲート絶縁膜）ＧＩＭｐを形成する。また、低耐圧トランジスタ領域ＲＬＦにおける、低耐圧用ｐウェルｐｗ３の一部に、ｎ型低耐圧用ゲート絶縁膜（第１ゲート絶縁膜）ＧＩＬｎを形成する。また、低耐圧トランジスタ領域ＲＬＦにおける、低耐圧用ｎウェルｎｗ３の一部に、ｐ型低耐圧用ゲート絶縁膜（第２ゲート絶縁膜）ＧＩＬｐを形成する。
【０１０６】
ここで、上記のゲート絶縁膜ＧＩＭｎ，ＧＩＭｐ，ＧＩＬｎ，ＧＩＬｐは、例えば、熱酸化法とＴＥＯＳ−ＣＶＤ法とを順に適用して形成した、酸化シリコンを主体とする絶縁膜であるとする。これらは、上記のように別工程により形成しても良いし、条件によって、同一工程で形成しても良い。
【０１０７】
その後、半導体基板１の主面Ｓ１の全面に、導体膜Ｅ１を形成する。ここでは、例えば、ＣＶＤ法などにより、多結晶（Ｐｏｌｙ）シリコンを主体とする膜を形成する。その後、例えばフォトリソグラフィー法などによってパターニングされたフォトレジスト膜で導体膜Ｅ１を覆い、イオン注入法などにより、所望の領域に所望のドーピングを施す。これにより、形成された導体膜Ｅ１において、例えば低耐圧トランジスタ領域ＲＬＦ上と、中耐圧トランジスタ領域ＲＭＦ上との間で、例えば抵抗率などの特性に相違を持たせることができる。
【０１０８】
次に、図２１に示すように、例えばフォトリソグラフィー法および異方性エッチング法などによって、導体膜Ｅ１をパターニングする。このとき、各トランジスタ領域ＲＬＦ，ＲＭＦ，ＲＨＦにおいて、所望のゲート電極形状となるように加工する。また、ダイオード領域ＲＳＢＤにおいては、フォトリソグラフィー時にフォトレジスト膜を残さず、前面をエッチングすることで、当該ダイオード領域ＲＳＢＤには導体膜Ｅ１を残さないものとする。
【０１０９】
以上のようにして、高耐圧トランジスタ領域ＲＨＦにおける高耐圧用ｐウェルｐｗ１の上部にはｎ型高耐圧用ゲート電極（第５ゲート電極）ＧＥＨｎを、同高耐圧用ｎウェルｎｗ１の上部にはｐ型高耐圧用ゲート電極（第６ゲート電極）ＧＥＨｐを形成する。また、中耐圧トランジスタ領域ＲＭＦにおける中耐圧用ｐウェルｐｗ２の上部にはｎ型中耐圧用ゲート電極（第３ゲート電極）ＧＥＭｎを、同中耐圧用ｎウェルｎｗ２の上部にはｐ型中耐圧用ゲート電極（第４ゲート電極）ＧＥＭｐを形成する。また、低耐圧トランジスタ領域ＲＬＦにおける低耐圧用ｐウェルｐｗ３の上部にはｎ型低耐圧用ゲート電極（第１ゲート電極）ＧＥＬｎを、同低耐圧用ｎウェルｎｗ３の上部にはｐ型低耐圧用ゲート電極（第２ゲート電極）ＧＥＬｐを形成する。これらは、通常、フォトリソグラフィー法および異方性エッチング法などによって、一括して加工形成される。
【０１１０】
その後、低耐圧トランジスタ領域ＲＬＦおよび中耐圧トランジスタ領域ＲＭＦにおいて、上記で形成した各ゲート電極ＧＥＬｐ，ＧＥＬｎ，ＧＥＭｐ，ＧＥＭｎの側方下部に位置する各ウェルｎｗ３，ｐｗ３，ｎｗ２，ｐｗ２（それぞれ、順対応）に、例えばイオン注入法などによって、所望の極性、所望の不純物濃度の半導体領域を形成する。具体的には、低耐圧用ｎウェルｎｗ３には低耐圧用ｐ型エクステンション領域ｐｘＬを形成し、低耐圧用ｐウェルｐｗ３には低耐圧用ｎ型エクステンション領域ｎｘＬを形成し、中耐圧ｎウェルｎｗ２には中耐圧用ｐ型エクステンション領域ｐｘＭを形成し、中耐圧ｐウェルｐｗ２には中耐圧用ｎ型エクステンション領域ｎｘＭを形成する。
【０１１１】
上記の各エクステンション領域ｐｘＬ，ｎｘＬ，ｐｘＭ，ｎｘＭは、それぞれが帰属する各トランジスタにおいて、チャネルにキャリアを注入する所謂エクステンション領域であり、トランジスタの特性を決める一要因となる。従って、帰属するトランジスタに要求される特性によって、ウェルとの接合の深さ、不純物濃度などが決まる。定性的には、後に詳細を説明するソース／ドレイン領域（図２３〜図２９における符号ｐＳＤＬ，ｎＳＤＬ，ｐＳＤＭ，ｎＳＤＭ）よりも、低い不純物濃度である。
【０１１２】
次に、図２２に示すように、半導体基板１の主面Ｓ１を覆うようにして、絶縁膜４を形成する。ここで絶縁膜４は、例えば、ＴＥＯＳ−ＣＶＤ法などによって形成された酸化シリコンを主体とした絶縁膜などであるとする。
【０１１３】
その後、図２３に示すように、絶縁膜４に対して半導体基板１の主面Ｓ１側から、その全面にエッチングを施す（エッチバック）。これにより、半導体基板１の主面Ｓ１に突出していた各ゲート電極ＧＥＬｐ，ＧＥＬｎ，ＧＥＭｐ，ＧＥＭｎ，ＧＥＨｐ，ＧＥＨｎの側壁には、絶縁膜４からなるサイドウォールスペーサＳＰが形成されることとなる。
【０１１４】
次に、上記の各ゲート電極ＧＥＬｐ，ＧＥＬｎ，ＧＥＭｐ，ＧＥＭｎに形成されたサイドウォールスペーサＳＰの、側方下部に位置する各ウェルｎｗ３，ｐｗ３，ｎｗ２，ｐｗ２（それぞれ、順対応）に、例えばイオン注入法などによって、所望の極性、所望の不純物濃度の半導体領域を形成する。具体的には、低耐圧用ｎウェルｎｗ３には低耐圧用ｐ型ソース／ドレイン（第２ソース／ドレイン領域）ｐＳＤＬを形成し、低耐圧用ｐウェルｐｗ３には低耐圧用ｎ型ソース／ドレイン（第１ソース／ドレイン領域）ｎＳＤＬを形成し、中耐圧用ｎウェルｎｗ２には中耐圧用ｐ型ソース／ドレイン（第４ソース／ドレイン領域）ｐＳＤＭを形成し、中耐圧用ｐウェルｐｗ２には中耐圧用ｎ型ソース／ドレイン（第３ソース／ドレイン領域）ｎＳＤＭを形成する。これらは、後に形成されるトランジスタにおいて、上記の各エクステンション領域ｐｘＬ，ｎｘＬ，ｐｘＭ，ｎｘＭを介して、チャネルにキャリアを放出するか、または、チャネルからキャリアを吸収する役割を担う、所謂ソース／ドレイン領域となる。
【０１１５】
ここで、同じ極性のソース／ドレイン領域は、同一の工程で形成しても良い。例えば、低耐圧用ｐ型ソース／ドレインｐＳＤＬと中耐圧用ｐ型ソース／ドレインｐＳＤＭとの組み合わせ、または、低耐圧用ｎ型ソース／ドレインｎＳＤＬと中耐圧用ｎ型ソース／ドレインｎＳＤＭとの組み合わせは、それぞれ同一工程で形成しても良い。
【０１１６】
また、高耐圧トランジスタ領域ＲＨＦにおける、各ゲート電極ＧＥＨｐ，ＧＥＨｎの側方下部に位置する、各ソース／ドレイン領域ｐＳＤＨ，ｎＳＤＨに、電気的接続を形成するための、不純物濃度が比較的高い半導体領域を形成するときは、上記の工程によって同時に形成しても良い。具体的には、低耐圧用ｐ型ソース／ドレインｐＳＤＬまたは中耐圧用ｐ型ソース／ドレインｐＳＤＭのいずれか一方、または、それら両方を形成する工程によって、高耐圧用ｐ型ソース／ドレインｐＳＤＨにｐ型半導体領域ｐＨを形成しても良い。また、低耐圧用ｎ型ソース／ドレインｎＳＤＬまたは中耐圧用ｎ型ソース／ドレインｎＳＤＭのいずれか一方、または、それら両方を形成する工程によって、高耐圧用ｎ型ソース／ドレインｎＳＤＨにｎ型半導体領域ｎＨを形成しても良い。
【０１１７】
また、本実施の形態１においては、低耐圧用ｐ型ソース／ドレインｐＳＤＬおよび中耐圧用ｐ型ソース／ドレイン領域ｐＳＤＭの不純物濃度は、低耐圧用ｐ型エクステンション領域ｐｘＬおよび中耐圧用ｐ型エクステンション領域ｐｘＭの不純物濃度よりも高いものとする。また、低耐圧用ｎ型ソース／ドレインｎＳＤＬおよび中耐圧用ｎ型ソース／ドレイン領域ｎＳＤＭの不純物濃度は、低耐圧用ｎ型エクステンション領域ｎｘＬおよび中耐圧用ｎ型エクステンション領域ｎｘＭの不純物濃度よりも高いものとする。
【０１１８】
本実施の形態１においては、低耐圧用ｐ型ソース／ドレインｐＳＤＬを形成する工程、または、中耐圧用ｐ型ソース／ドレインｐＳＤＭを形成する工程のいずれか一方、または、それら両方によって、同時に、ダイオード領域ＲＳＢＤにｐ型ガードリング領域（第２半導体領域）ｐｇを形成するものとする。また、同様に、ダイオード領域ＲＳＢＤにｐ型半導体領域ｐｃを形成しても良い。
【０１１９】
また、本実施の形態１においては、低耐圧用ｎ型ソース／ドレインｎＳＤＬを形成する工程、または、中耐圧用ｎ型ソース／ドレインｎＳＤＭを形成する工程のいずれか一方、または、それら両方によって、同時に、ダイオード領域ＲＳＢＤにｎ型半導体領域ｎＣｃを形成しても良い。
【０１２０】
以上の工程によって、各トランジスタ領域ＲＬＦ，ＲＭＦ，ＲＨＦに、耐圧の異なるトランジスタの基本構成が形成されたことになる。即ち、低耐圧トランジスタ領域ＲＬＦには２種の低耐圧トランジスタ（第１電界効果トランジスタ）ＱＬ，中耐圧トランジスタ領域ＲＭＦには２種の中耐圧トランジスタ（第２電界効果トランジスタ）ＱＭ，高耐圧トランジスタ領域ＲＨＦには２種の高耐圧トランジスタ（第３電界効果トランジスタ）ＱＨが形成されている。
【０１２１】
特に、２種の低耐圧トランジスタＱＬは、低耐圧用ｐウェルｐｗ３に形成されたｎチャネル型低耐圧トランジスタ（以下、単にｎ型低耐圧トランジスタ）ＱＬｎ，および、低耐圧用ｎウェルｎｗ３に形成されたｐチャネル型低耐圧トランジスタ（以下、単にｐ型低耐圧トランジスタ）ＱＬｐであり、それぞれ、動作耐圧は１．５［Ｖ］である。また、２種の中耐圧トランジスタＱＭは、中耐圧用ｐウェルｐｗ２に形成されたｎチャネル型中耐圧トランジスタ（以下、単にｎ型中耐圧トランジスタ）ＱＭｎ，および、中耐圧用ｎウェルｎｗ２に形成されたｐチャネル型中耐圧トランジスタ（以下、単にｐ型中耐圧トランジスタ）ＱＭｐであり、それぞれ、動作耐圧は６．０［Ｖ］である。また、２種の高耐圧トランジスタＱＨは、高耐圧用ｐウェルｐｗ１に形成されたｎチャネル型高耐圧トランジスタ（以下、単にｎ型高耐圧トランジスタ）ＱＨｎ，および、高耐圧用ｎウェルｎｗ１に形成されたｐチャネル型高耐圧トランジスタ（以下、単にｐ型高耐圧トランジスタ）ＱＨｐであり、それぞれ、動作耐圧は２５．０［Ｖ］である。
【０１２２】
次に、図２４に示すように、各トランジスタＱＬ，ＱＭ，ＱＨの各ソース／ドレインｎＳＤＬ，ｐＳＤＬ，ｎＳＤＭ，ｐＳＤＭ，ｎＳＤＨ，ｐＳＤＨ（以下、一括して符号ＳＤと表す）、および、各ゲート電極ＧＥＬｎ，ＧＥＬｐ，ＧＥＭｎ，ＧＥＭｐ，ＧＥＨｎ，ＧＥＨｐ（以下、一括して符号ＧＥと表す）の表面に電気的な接続を取るためのコンタクトプラグを形成する際に、オーミック接続が実現されるように、抵抗値の低いシリサイド層（電気接続用導体膜）ｃｓを形成する。具体的には以下に示す方法による。
【０１２３】
図２３を用いて説明した工程後、半導体基板１の主面Ｓ１に対して洗浄を施し、これにより形成された薄い酸化膜などを、薬液処理などにより除去する。この時点で、半導体基板１の主面Ｓ１において、ソース／ドレインＳＤ，ゲート電極ＧＥ，および、ダイオード領域ＲＳＢＤにおける分離部２以外の表面において、シリコンが露出することになる。その後、スパッタリング法などにより、例えばコバルト膜などを半導体基板１の主面Ｓ１に堆積する（図示しない）。続いて、上記の状態の半導体基板１にアニール処理を施す。ここで、上記のソース／ドレインＳＤ，ゲート電極ＧＥ，および、ダイオード領域ＲＳＢＤにおける分離部２以外の表面では、シリコンとコバルトが接触しており、上記のアニール処理によって、シリコンとコバルトの化合物であるコバルトシリサイド層が形成される。
【０１２４】
このようにして形成されたコバルトシリサイド層は、金属級の低抵抗値を有しており、かつ、コバルトシリサイド層が形成された元のシリコン層と電気的に接続されることから、例えばトランジスタなどにおけるソース、ゲート、ドレインなどの構成要素への電気的接続に適している。上記のようにして、図２４に示すように、各トランジスタＱＬ，ＱＭ，ＱＨの、ソース／ドレインＳＤおよびゲート電極ＧＥに、シリサイド層ｃｓが形成された。
【０１２５】
また、本実施の形態１においては、上記のように、各トランジスタ領域ＲＬＦ，ＲＭＦ，ＲＨＦにシリサイド層ｃｓを形成する工程によって、同時に、ダイオード領域ＲＳＢＤの半導体基板１の主面Ｓ１において、分離部２が形成されていない領域に、同様のシリサイド層ｃｓが形成されるものとする。即ち、この工程によって、アノード導体膜（第１導体膜）ＥＡ，カソード導体膜（第２導体膜）ＥＣ，および、基板給電用導体膜（第３導体膜）Ｅｓが形成された。特に、アノード導体膜ＥＡとｎ型カソード領域ｎＣａ１との電気的な接続は、ショットキー接続となる。ここで、上記に示した全ての領域に同一のシリサイド層ｃｓを形成することに限られない。この場合、上記の、スパッタリング法などによるコバルト膜の堆積時に、シリサイド層ｃｓを形成したくない領域は例えばフォトレジスト膜などで覆っておき、シリサイド化を防ぐことで、選択的にシリサイド層ｃｓを形成しない領域を形成できる。
【０１２６】
以上の工程により、ダイオード領域ＲＳＢＤにおいて、ショットキー接合を有するショットキーバリアダイオードＳＢＤ１の基本的な構成が形成されたことになる。以後は、それぞれの素子を電気的に接続し、所望の機能を有する集積回路を構成するための、配線形成工程となる。
【０１２７】
図２５に示すように、半導体基板１の主面Ｓ１に、例えば窒化シリコンなどからなる絶縁膜５を、例えばＣＶＤ法などにより形成する。その後、絶縁膜５を覆うようにして、例えば酸化シリコンなどからなる層間絶縁膜ＩＰ１を、例えばＴＥＯＳ−ＣＶＤ法などにより、下地の絶縁膜５よりも十分厚く形成する。
【０１２８】
その後、所望のシリサイド層ｃｓまで貫通するようなコンタクトホールＣＨを形成する。具体的には、コンタクトホールＣＨを形成する領域を開口するようにパターニングされたフォトレジスト膜などを、フォトリソグラフィー法などによって形成する。そして、半導体基板１の主面Ｓ１側から異方性エッチングを施すことで、コンタクトホールＣＨを形成する。
【０１２９】
このとき、酸化シリコンからなる層間絶縁膜ＩＰ１は、窒化シリコンからなる絶縁膜５に対して、エッチング速度が異なる。特に、層間絶縁膜ＩＰ１よりも、下地の絶縁膜５の方が、エッチング速度が十分に遅くなるような条件で、上記の異方性エッチングを施すこととする。これにより、コンタクトホールＣＨを形成するためのエッチングを施す際、エッチングが下地の絶縁膜５に達した時点で、見かけ上エッチングの進行が停止する。その後、窒化シリコンをエッチングする条件に変えて処理を施すことで、絶縁膜５を続けてエッチングする。従って、比較的厚い層間絶縁膜ＩＰ１にエッチングを施す場合にも、オーバーエッチングによりシリサイド層ｃｓを突き抜け、結果としてソース／ドレインＳＤにダメージを与えてしまうことがなく、自己整合（Self Align）的にコンタクトホールＣＨを形成することができる。
【０１３０】
次に、図２６に示すように、上記のコンタクトホールＣＨ内を、例えば窒化チタン（ＴｉＮ）などからなるバリア金属６ａによって覆う。ここでは、例えば、スパッタリング法やＣＶＤなどの組み合わせにより、バリア金属６ａを形成するものとする。次に、コンタクトホールＣＨを埋め込むようにして、例えばタングステンなどからなる導体膜７ａを形成する。ここでは、例えば、ＣＶＤ法などにより、導体膜７ａを形成するものとする。その後、層間絶縁膜ＩＰ１の上面からＣＭＰ法などによる研磨を施すことで、コンタクトホールＣＨ内のみにバリア金属６ａおよび導体膜７ａを残し、他を除去する。
【０１３１】
以上の工程により、各トランジスタＱＬ，ＱＭ，ＱＨのソース／ドレインＳＤおよびゲート電極ＧＥの表面に、バリア金属６ａおよび導体膜７ａを有するトランジスタ用コンタクトプラグ（配線用導電部）ＣＰｔを形成することができる。本実施の形態１においては、トランジスタ用コンタクトプラグＣＰｔを形成する工程によって、同時に、ダイオード領域ＲＳＢＤにおいて、それぞれバリア金属６ａおよび導体膜７ａを有する、アノードコンタクトプラグ（第１導電部）ＣＰＡ，カソードコンタクトプラグ（第２導電部）ＣＰＣ，および、基板給電コンタクトプラグ（第３導電部）ＣＰｓを形成するものとする。
【０１３２】
ここで、窒化チタンを主体とするバリア金属６ａは、タングステンを主体とする導体膜７ａとシリコンとの化学反応や、導体膜７ａのエレクトロマイグレーションなどを防ぎ、また、タングステンを主体とする導体膜７ａや酸化シリコンを主体とする層間絶縁膜ＩＰ１などとの接着性に優れるものである。上記の理由から、窒化チタンを主体とするバリア金属６ａは、各コンタクトプラグＣＰｔ，ＣＰＡ，ＣＰＣ，ＣＰｓを所望の形状通りに形成するために用いられる。
【０１３３】
次に、所望の配線を形成するために、層間絶縁膜ＩＰ１上に、順に、バリア金属６ｂ，導体膜８ａ，バリア金属６ｂを、例えばスパッタリング法などにより形成する。ここで、２層のバリア金属６ｂは同様であり、例えば、上記のコンタクトプラグＣＰｔ，ＣＰＡ，ＣＰＣ，ＣＰｓなどが有するバリア金属６ａと同様の目的、材料によって形成されるものとする。また、導体膜８ａは、例えば、アルミニウムと銅の合金などを主体とするものであるとする。
【０１３４】
その後、フォトリソグラフィー法および異方性エッチング法などにより、所望の配線パターンとなるように加工することで、２層のバリア金属６ｂおよび導体膜８ａを有する第１配線層Ｍ１を形成する。
【０１３５】
次に、図２７に示すように、第１配線層Ｍ１を、例えば、ＴＥＯＳ−ＣＶＤ法などで形成した酸化シリコンなどからなる層間絶縁膜ＩＰ２で覆う。その後、第１配線層Ｍ１に電気的に接続するような、バリア金属６ｃおよび導体膜７ｂを有する第１ビアプラグＶＰ１を形成する。バリア金属６ｃおよび導体膜７ｂを構成する材料や、第１ビアプラグＶＰ１の形成方法などは、例えば、上記で図２６を用いて説明したコンタクトプラグＣＰｔ，ＣＰＡ，ＣＰＣ，ＣＰｓと同様であるとする。
【０１３６】
その後、第１配線層Ｍ１，層間絶縁膜ＩＰ２，および、第１ビアプラグＶＰ１を形成した工程と同様の工程によって、更に上層の、第２配線層Ｍ２，層間絶縁膜ＩＰ３，第２ビアプラグＶＰ２，および、第３配線層Ｍ３などを形成する。このようにして、所望の配線構造を形成し、要求される特性の半導体装置を形成していく。
【０１３７】
次に、図２８に示すように、本実施の形態１において最上の層間絶縁膜ＩＰ４に、金属電極ＭＥを形成する。この金属電極ＭＥにおいても、各配線層Ｍ１〜Ｍ３などと同様の材料により構成される。即ち、金属電極ＭＥは、例えばアルミニウムと銅との合金などからなる導体膜８ｂを、例えば窒化チタンを主体とするバリア金属６ｄなどにより挟んだ構造となっている。
【０１３８】
ここで、金属電極ＭＥは最終的に外部に露出する。従って、主配線材料である導体膜８ｂを構成する、軟酸化性のアルミニウムが、後の工程などにより露出するのを防ぐために、上層のバリア金属６ｄを比較的厚く形成する。例えば、第１配線層Ｍ１における上層のバリア金属６ｂが約２０［ｎｍ］であるのに対し、金属電極ＭＥにおける上層のバリア金属６ｄは約７５［ｎｍ］であるとする。
【０１３９】
次に、図２９に示すように、金属電極ＭＥを覆うようにして、例えば酸化シリコンや窒化シリコンなどからなる保護絶縁膜ＩＰｔを形成する。ここでは、例えばＣＶＤ法や、ＴＥＯＳ−ＣＶＤ法などにより、保護絶縁膜ＩＰｔを形成するものとする。
【０１４０】
その後、フォトリソグラフィー法および異方性エッチング法などにより、金属電極ＭＥが露出するような開口部ＥＨを形成する。このようにして露出した金属電極ＭＥには、例えば、所謂ワイヤボンディング、または、バンプ電極などが形成される。これにより外部回路や配線基板、または、異なる機能の集積回路を搭載する他の半導体チップと電気的に接続される。
【０１４１】
以上のように、本実施の形態１において、図１０を用いて説明した構成のショットキーバリアダイオードＳＢＤ１は、図１４〜図２９を用いて説明したように、ＬＣＤドライバを構成する多種の電界効果トランジスタＱＬ，ＱＭ，ＱＨを形成する工程を適用することで形成することができる。即ち、本実施の形態１において、その効果を説明したショットキーバリアダイオードＳＢＤ１は、その基本構成および配線構造を含む全ての構成を半導体チップ上に形成する場合に、このショットキーバリアダイオードＳＢＤ１に特化した、新たな工程を導入する必要がない。従って、これまでの半導体装置の製造工程と同一の工程によって、ＬＣＤドライバと同一の半導体チップ上に、新たな効果を有するショットキーバリアダイオードを形成することができる。半導体装置の製造工程における新たな工程の導入は、歩留まりの低下や、製造コストの上昇、新たな検査工程の導入も必要となり、半導体装置の信頼性を損なう原因となる。従って、本実施の形態１において例示した半導体装置の製造方法を適用することで、結果として、半導体装置の信頼性を更に向上させることができる。
【０１４２】
（実施の形態２）
上記実施の形態１では、半導体チップ上に形成するショットキーバリアダイオードにおいて、濃度の高いｎ型カソード領域を、ショットキー接合端部のｐ型ガードリングから、物理的に距離を隔てて形成することで、逆方向電圧に対する耐圧を向上させる例を示した。本実施の形態２では、ｐ型ガードリングの周囲を濃度の低いｐ型半導体領域で覆うことにより、濃度の高いｎ型カソード領域を隔離する構造のショットキーバリアダイオードを例示する。
【０１４３】
本発明の実施の形態２の半導体装置は、所望の機能を発現し得るＬＣＤドライバとして、同一の半導体チップに、複数の電界効果トランジスタなどによる集積回路と、ショットキーバリアダイオードとが形成されているものである。
【０１４４】
図３０は、その半導体チップ内に形成されたショットキーバリアダイオードＳＢＤ２の平面図を示したものである。また、図３１は図３０のＡ３−Ａ３線の断面図を示したものである。以下に、本実施の形態２で例示するショットキーバリアダイオードＳＢＤ２の構成を図３０，図３１を用いて詳細に説明する。ここでは、上記実施の形態１において図９，図１０を用いて説明した構造のショットキーバリアダイオードＳＢＤ１と比較しながら説明する。
【０１４５】
本実施の形態２において例示するショットキーバリアダイオードＳＢＤ２では、上記実施の形態１のショットキーバリアダイオードＳＢＤ１と比較して、ｎウェル領域ｗ１ｎ内に異なる構成を有しており、それ以外は同様である。
【０１４６】
ショットキーバリアダイオードＳＢＤ２のｎウェル領域ｗ１ｎ内において、ｎ型カソード導通領域ｎＣｂおよびｐ型ガードリング領域ｐｇを一体的に含むようにして、ｎ型の半導体領域であるｎ型カソード領域（第１半導体領域）ｎＣａ２が形成されている。ここでは、ｎ型カソード領域ｎＣａ２とアノード導体膜ＥＡとはショットキー接続しているものとし、ショットキーバリアダイオードＳＢＤ２におけるキャリアはこのｎ型カソード領域ｎＣａ２をドリフトする。その不純物濃度は、上記実施の形態１で例示したショットキーバリアダイオードＳＢＤ１におけるｎ型カソード領域ｎＣａ１と同程度であるとする。
【０１４７】
更に、ショットキーバリアダイオードＳＢＤ２のｎウェル領域ｗ１ｎ内において、ｐ型ガードリング領域ｐｇの周囲を含むようにして、ｐ型の半導体領域である低濃度ｐウェル領域（第２ウェル領域）ｗ２ｐが形成されている。低濃度ｐウェル領域ｗ２ｐの不純物濃度は、ｐ型ガードリング領域ｐｇの不純物濃度よりも低いものであるとする。即ち、低濃度ｐウェル領域ｗ２ｐは、アノード導体膜ＥＡの端部に形成されたｐ型ガードリング領域ｐｇと、不純物濃度の高いｎ型カソード領域ｎＣａ２とを隔離している。
【０１４８】
以上の構成が、本実施の形態２で例示するショットキーバリアダイオードＳＢＤ２において、上記実施の形態１で例示したショットキーバリアダイオードＳＢＤ１と異なる点である。その他の構成は、図９，図１０を用いて説明した上記実施の形態１におけるショットキーバリアダイオードＳＢＤ１と同様であるので、ここでの説明は省略する。
【０１４９】
また、本実施の形態２において例示する、以上の構成のショットキーバリアダイオードＳＢＤ２に関して、各半導体領域の平面寸法、および、深さ寸法の一例をまとめたものを、図３２に示す。半導体基板１の平面方向の寸法のうち代表的な箇所の一例は、カソード領域幅ＷＣａ＝１．５［μｍ］，カソード電極幅ＷＣｂ＝０．８６［μｍ］，ガードリング幅Ｗｇａ＝０．３２［μｍ］，低濃度ガードリング幅Ｗｇｂ＝０．４［μｍ］，ガードリング間距離Ｌｇｇ＝５［μｍ］，ガードリング／カソード間距離Ｌｇｃ＝２．６８［μｍ］，カソード／給電部間距離Ｌｃｓ＝２．２［μｍ］，ウェル／給電間距離Ｌｗｓ＝２．３１［μｍ］とする。また、半導体基板１の深さ方向の寸法のうち代表的な箇所の一例は、ウェル深さＤｗ＝５［μｍ］，給電部深さＤｓ＝１．１［μｍ］，カソード深さＤＣａ＝０．８［μｍ］，分離部深さＤｓｔ＝０．３５［μｍ］，ガードリング深さＤｇａ＝０．２５［μｍ］，低濃度ガードリング深さＤｇｂ＝０．８［μｍ］とする。
【０１５０】
本実施の形態２において、上記のような構成のショットキーバリアダイオードＳＢＤ２とすることで、以下の効果を期待することができる。ショットキーバリアダイオードＳＢＤ２においてキャリアがドリフトするｎ型カソード領域ｎＣａ２を、高不純物濃度とすることで、順方向電流の確保、即ち、順方向特性を保持することができる。また、ｐ型ガードリングの周囲に低不純物濃度の低濃度ｐウェル領域ｗ２ｐを形成することで、逆方向電圧により電界が集中しても、ｎ型カソード領域ｎＣａ２とのｐｎ接合における空乏層は、低濃度ｐウェル領域ｗ２ｐ中でより緩やかに広がることになる。従って、逆方向電圧に対しての空乏層中の電界変化が緩やかになり、降伏電圧を向上させることができる。
【０１５１】
実際に、本実施の形態２で例示したショットキーバリアダイオードＳＢＤ２の電気特性を、本発明者らは評価している。図３３に順方向特性を、図３４に逆方向特性を示す。図中に薄灰色で示した曲線群は、本発明者らが検討したショットキーバリアダイオードＳＢＤａ，ＳＢＤｂの同特性を示したものであり、比較のために同時に記した。表記方法は、上記実施の形態１における図１２，図１３と同様である。ただし、本実施の形態２で例示した構造のショットキーバリアダイオードＳＢＤ２の特性には、符号ｅｘ２を付してあり、黒実線で示している。
【０１５２】
図３３のように、順方向特性において、例えば電圧Ｖａ＝０．３［Ｖ］において、電流Ｉａ＝１．０×１０−５［Ａ］程度の値が得られている。このように、立ち上がりの特性は、本発明者らが検討したショットキーバリアダイオードＳＢＤａの特性ｒｅｆ１と同様の特性となっており、低抵抗特性として良好である。なお、本発明者らが検討した他のショットキーバリアダイオードＳＢＤｂのような高立ち上がり電圧、高抵抗特性は見られない。これは、電気特性において特に電流値に寄与する、ｎ型カソード領域ｎＣａ２の不純物濃度を高いものとしたことによる効果である。
【０１５３】
また、図３４のように、逆方向特性において、電圧Ｖａ＝１７．５［Ｖ］付近からブレークダウン現象が顕著になっている。これは、本発明者らが検討した２種のショットキーバリアダイオードＳＢＤａ，ＳＢＤｂの間の特性を示すものである。つまり、カソード領域全てを低濃度化したショットキーバリアダイオードＳＢＤｂ程の高耐圧特性は得られないが、先に例示した構造のショットキーバリアダイオードＳＢＤａに比べて、２〜２．５［Ｖ］程度の降伏電圧の向上を実現した。
【０１５４】
即ち、本実施の形態２で例示した構成のショットキーバリアダイオードＳＢＤ２において、順方向電流を大きな値に保持したまま、降伏電圧を２〜２．５［Ｖ］程度向上させるという、上記のように期待した効果を得ることができる。従って、実使用耐圧１３［Ｖ］に対して４〜４．５［Ｖ］のマージンを有するショットキーバリアダイオードＳＢＤ２を形成することができ、スクリーニング時の印加電圧を高くすることができる。結果として、本実施の形態２で例示した構成のショットキーバリアダイオードＳＢＤ２を用いることで、半導体装置の信頼性を向上させることができる。
【０１５５】
次に、本実施の形態２で例示したショットキーバリアダイオードＳＢＤ２の、半導体基板１上への形成方法を例示する。上記実施の形態１と同様、本実施の形態２で例示するショットキーバリアダイオードＳＢＤ２においても、ＬＣＤドライバを形成する多種の素子と同一の半導体チップ上に形成される。特に、耐圧の異なる複数種類のトランジスタを形成する工程と同一の工程によって、同時にショットキーバリアダイオードＳＢＤ２も形成される。即ち、ショットキーバリアダイオードＳＢＤ２を形成する全ての工程は、上記トランジスタの形成工程のいずれかと同一の工程に帰属される。
【０１５６】
本実施の形態２で例示する半導体装置の製造方法は、図３５〜図３７を用いて、順に説明する。ここで、多くの工程は、上記実施の形態１において、図１４〜図２９を用いて説明した半導体装置の製造方法と同様である。従って、本実施の形態２においては、ショットキーバリアダイオードＳＢＤ２特有の構成要素を形成する工程を特筆し、上記実施の形態１と同様である他の工程に関しては、特筆しない限り詳しい説明を省略する。
【０１５７】
はじめに、上記実施の形態１において、図１４〜図１６を用いて説明した工程と同様の工程により、図１６に示す構造を形成する。即ち、半導体基板１の主面に分離部２を形成し、各トランジスタ領域ＲＬＦ，ＲＭＦ，ＲＨＦに素子用ｎウェルｄｎｗ，高耐圧用ｎウェルｎｗ１，高耐圧用ｐウェルｐｗ１を形成し、ダイオード領域ＲＳＢＤにｎウェル領域ｗ１ｎ，ｐ型基板給電領域ｐｓａを形成する。
【０１５８】
次に、図３５に示すように、図１７を用いて説明した工程と同様の工程により、中耐圧用ｎウェルｎｗ２，高耐圧用ｎ型ソース／ドレインｎＳＤＨ，高耐圧用ｐ型ソース／ドレインｐＳＤＨを形成する。また、高耐圧用ｐ型ソース／ドレインｐＳＤＨを形成する工程によって、同時に、ダイオード領域ＲＳＢＤにｐ型基板給電領域ｐｓｂを形成するものとする。
【０１５９】
このとき、本実施の形態２においては、中耐圧用ｎウェルｎｗ２を形成する工程、または、高耐圧用ｎ型ソース／ドレインｎＳＤＨを形成する工程のいずれか一方、または、それら両方によって、同時に、ダイオード領域ＲＳＢＤにｎ型カソード領域（第１半導体領域）ｎＣａ２を形成するものとする。
【０１６０】
ここで、ｎ型カソード領域ｎＣａ２の不純物濃度は、ｎウェル領域ｗ１ｎの不純物濃度よりも高いものとなる。なぜなら、ｎ型カソード領域ｎＣａ２と同時に形成している中耐圧用ｎウェルｎｗ２または高耐圧用ｎ型ソース／ドレインｎＳＤＨは、ｎウェル領域ｗ１ｎと同時に形成している素子用ｎウェルｄｎｗよりも、高不純物濃度だからである。即ち、別工程によらずに、既存トランジスタを形成する工程と同一工程によってショットキーバリアダイオードＳＢＤ２を形成する場合、ｎ型カソード領域ｎＣａ２の方が、ｎウェル領域ｗ１ｎよりも高不純物濃度となる。
【０１６１】
次に、図３６に示すように、図１８を用いて説明した工程と同様の工程により、ｎ型高耐圧用ゲート絶縁膜ＧＩＨｎ，ｐ型高耐圧用ゲート絶縁膜ＧＩＨｐ，中耐圧用ｐウェルｐｗ２を形成する。
【０１６２】
このとき、本実施の形態２においては、中耐圧用ｐウェルｐｗ２を形成する工程によって、同時に、ダイオード領域ＲＳＢＤに低濃度ｐウェル領域（第２ウェル領域）ｗ２ｐを形成するものとする。
【０１６３】
ここで、本実施の形態２においては、低濃度ｐウェル領域ｗ２ｐを所望の寸法で形成するという観点から、当該低濃度ｐウェル領域ｗ２ｐの不純物濃度は、ｎ型カソード領域ｎＣａ２の不純物濃度と同程度であることが望ましい。なぜなら、製造工程において頻繁に行われるアニール処理の際に、低濃度ｐウェル領域ｗ２ｐとｎ型カソード領域ｎＣａ２との不純物濃度が近いと、ｐｎ接合の境界位置が動き難い。従って、不純物濃度の近い拡散層同士であれば、寸法精度が向上する。
【０１６４】
このような観点からも、ｎ型カソード領域ｎＣａ２と同時に形成する中耐圧用ｎウェルｎｗ２または高耐圧用ｎ型ソース／ドレインｎＳＤＨと、低濃度ｐウェル領域ｗ２ｐと同時に形成している中耐圧用ｐウェルｐｗ２とは、元から同程度の不純物濃度であり、要求を満たしている。ここで、中耐圧用ｐウェルｐｗ２は、素子分離を目的として素子用ｎウェルｄｎｗ内に形成されているから、必ず前者の方が高濃度となる。従って、本実施の形態２においては、中耐圧用ｐウェルｐｗ２と同時に形成する低濃度ｐウェル領域ｗ２ｐと、同程度の不純物濃度であるｎ型カソード領域ｎＣａ２は、素子用ｎウェルｄｎｗと同時に形成しているｎウェル領域ｗ１ｎよりも高不純物濃度となる。
【０１６５】
続く工程では、上記実施の形態１において、図１９〜図２９を用いて説明した方法と同様の工程を施すことで、本実施の形態２における、図３７に示す構造の半導体装置を形成する。具体的には、半導体基板１の主面Ｓ１上に、低耐圧トランジスタＱＬ，中耐圧トランジスタＱＭ，および、高耐圧トランジスタＱＨを形成する。そして、同一の半導体基板１の主面Ｓ１上に、本実施の形態２において、図３１を用いて説明した構造のショットキーバリアダイオードＳＢＤ２を形成する。更に、例えば第１配線層Ｍ１，第１ビアプラグＶＰ１，および、層間絶縁膜ＩＰ２などからなる多層の配線層を形成する。
【０１６６】
以上のように、本実施の形態２において、図３１を用いて説明した構成のショットキーバリアダイオードＳＢＤ２に関しても、他の電界効果トランジスタＱＬ，ＱＭ，ＱＨなどと同一の工程により、半導体基板１上に形成することができる。その際、本実施の形態２で例示したショットキーバリアダイオードＳＢＤ２において、上記実施の形態１で例示したショットキーバリアダイオードＳＢＤ１と比較して相違している構成である、ｎ型カソード領域ｎＣａ２および低濃度ｐウェル領域ｗ２ｐに関しても、新たな工程を導入することなく、形成することができた。従って、本実施の形態２で例示した半導体装置の製造方法によれば、歩留まりの低下、製造コストの上昇、新たな検査工程の導入を伴わない。結果として、半導体装置の信頼性を更に向上させることができる。
【０１６７】
本実施の形態２において、上記の図３６を用いた説明によれば、ダイオード領域ＲＳＢＤにおける低濃度ｐウェル領域ｗ２ｐは、中耐圧トランジスタ領域ＲＭＦにおける中耐圧用ｐウェルｐｗ２と同一の工程によって、同時に形成されるものであった。しかし、これは、下記に示す別の工程と同時に形成しても良い。
【０１６８】
図３５を用いて説明した構成までは、同様に形成するものとする。続いて、図３６を用いて説明した工程では、中耐圧用ｐウェルｐｗ２と同時に低濃度ｐウェル領域ｗ２ｐを形成したが、本実施の形態２の変形例においては、図３８に示すように、ダイオード領域ＲＳＢＤにおいて、いずれの半導体領域も形成しない。
【０１６９】
続いて、図３９に示すように、上記実施の形態１において図１９を用いて説明した工程と同様の工程によって、低耐圧トランジスタ領域ＲＬＦに低耐圧用ｎウェルｎｗ３，低耐圧用ｐウェルｐｗ３を形成する。このとき、本実施の形態２の変形例においては、低耐圧用ｐウェルｐｗ３を形成する工程によって、同時に、ダイオード領域ＲＳＢＤに低濃度ｐウェル領域（第２ウェル領域）ｗ３ｐを形成するものとする。ここで、本実施の形態２の変形例において図３９に示した低濃度ｐウェル領域ｗ３ｐの不純物濃度は、上記実施の形態２において図３６に示した低濃度ｐウェル領域ｗ２ｐの不純物濃度と同程度であるか、それよりも高い。また、前述以外の構成は同様であるとする。
【０１７０】
その後の工程では、本実施の形態２で先に例示した半導体装置と同様の工程を施すことによって、図３７に示したものと同様の構造を形成する。
【０１７１】
以上のように、本実施の形態２で図３１を用いて説明した構成のショットキーバリアダイオードＳＢＤ２において、低濃度ｐウェル領域ｗ２ｐは、低耐圧用ｐウェルｐｗ３と同一の工程で、低濃度ｐウェル領域ｗ３ｐとして形成してもよい。これにより、製造工程を新たに追加することなく、ｐ型ガードリング領域ｐｇを包囲する低濃度ｐウェル領域ｗ２ｐ，ｗ３ｐの濃度を変化させることができる。
【０１７２】
本発明者らは、本実施の形態２の変形例によって形成したショットキーバリアダイオードＳＢＤ２の電気特性を評価している。図４０に順方向特性を、図４１に逆方向特性を示す。各特性の表記方法は、上記で電気特性を示した図（例えば図１２，図１３など）と同様である。ただし、本実施の形態２の変形例で示した構造のショットキーバリアダイオードＳＢＤ２の特性には、符号ｅｘ２ｂを付してあり、黒実線で示している。
【０１７３】
これらの電気特性は、順方向、逆方向ともに、本実施の形態２において図３３，図３４を用いて示したショットキーバリアダイオードＳＢＤ２の特性とほぼ同様である。より定量的には、順方向特性において、電圧Ｖａ＝０．３［Ｖ］のときの電流Ｉａ＝１．０×１０−５［Ａ］程度であり、逆方向特性において、降伏電圧約１７．５［Ｖ］となっている。
【０１７４】
以上のように、本実施の形態２の変形例で示した半導体装置の製造方法によっても、上記実施の形態１と同様の効果が得られる。従って、本実施の形態２で先に例示した半導体装置の製造方法と同様に、半導体装置の信頼性を向上させることができる。
【０１７５】
（実施の形態３）
上記実施の形態１，２では、半導体基板上に形成したショットキーバリアダイオードにおいて、ｐ型のガードリングとｎ型のアノード領域との間に、不純物濃度の低い領域を形成することで、逆方向バイアス時の電界集中の影響を緩和し、順方向電流を維持しつつ、逆方向耐圧を向上させる技術を例示した。本実施の形態３では、逆方向バイアス時の空乏層の広がりを利用して、更に効果的に逆方向電流を抑止する構成のショットキーバリアダイオードを例示する。
【０１７６】
本発明の実施の形態３の半導体装置は、所望の機能を発現し得るＬＣＤドライバとして、同一の半導体チップに、複数の電界効果トランジスタなどによる集積回路と、ショットキーバリアダイオードとが形成されているものである。
【０１７７】
図４２は、その半導体チップ内に形成されたショットキーバリアダイオードＳＢＤ３の平面図を示したものである。また、図４３は、図４２のＡ４−Ａ４線の断面図を示したものである。以下に、本実施の形態３で例示するショットキーバリアダイオードＳＢＤ３の構成を図４２，図４３を用いて詳細に説明する。ここでは、上記実施の形態１において図１，図２を用いて説明した、本発明者らが検討した構造のショットキーバリアダイオードＳＢＤａと比較しながら説明する。
【０１７８】
本実施の形態３において例示するショットキーバリアダイオードＳＢＤ３では、上記実施の形態１において本発明者らが検討したショットキーバリアダイオードＳＢＤａと比較して、ｐウェル領域（第１ウェル領域）ｗ１ｐ内に異なる構成を有しており、それ以外は同様である。
【０１７９】
まず、ショットキーバリアダイオードＳＢＤ３のｐウェル領域ｗ１ｐ，および、その中のｎ型カソード領域ｎＣａ３は、本発明者らが検討したショットキーバリアダイオードＳＢＤａにおいて、図２を用いて説明したｐウェル領域ｗ１ｘおよびｎ型カソード領域ｎＣａｘと同様の構成である。
【０１８０】
本実施の形態３において、ショットキーバリアダイオードＳＢＤ３のｐウェル領域ｗ１ｐ内のｎ型カソード領域ｎＣａ３内には、ｐ型ガードリング領域ｐｇの周囲を含むようにして、ｐ型の半導体領域である低濃度ｐウェル領域（第２ウェル領域）ｗ２ｐが形成されている。低濃度ｐウェル領域ｗ２ｐの不純物濃度は、ｐ型ガードリング領域ｐｇの不純物濃度よりも低いものであるとする。即ち、低濃度ｐウェル領域ｗ２ｐは、アノード導体膜ＥＡの端部に形成されたｐ型ガードリング領域ｐｇと、不純物濃度の高いｎ型カソード領域ｎＣａ３とを隔離している。
【０１８１】
以上の構成が、本実施の形態３で例示するショットキーバリアダイオードＳＢＤ３において、上記実施の形態１で本発明者らが検討した例として示したショットキーバリアダイオードＳＢＤａと異なる点である。その他の構成は、図１，図２を用いて説明したショットキーバリアダイオードＳＢＤａと同様であるので、ここでの説明は省略する。
【０１８２】
また、本実施の形態３において例示する、以上の構成のショットキーバリアダイオードＳＢＤ３に関して、各半導体領域の平面寸法、および、深さ寸法の一例をまとめたものを、図４４に示す。半導体基板１の平面方向の寸法のうち代表的な箇所の一例は、カソード領域幅ＷＣａ＝１．５［μｍ］，カソード電極幅ＷＣｂ＝０．８６［μｍ］，ガードリング幅Ｗｇａ＝０．３２［μｍ］，低濃度ガードリング幅Ｗｇｂ＝０．４［μｍ］，ガードリング間距離Ｌｇｇ＝５［μｍ］，ガードリング／カソード間距離Ｌｇｃ＝２．６８［μｍ］，カソード／給電部間距離Ｌｃｓ＝２．２［μｍ］，ウェル／給電間距離Ｌｗｓ＝２．３１［μｍ］とする。また、半導体基板１の深さ方向の寸法のうち代表的な箇所の一例は、ウェル深さＤｗ＝５［μｍ］，給電部深さＤｓ＝１．１［μｍ］，カソード深さＤＣａ＝０．８［μｍ］，分離部深さＤｓｔ＝０．３５［μｍ］，ガードリング深さＤｇａ＝０．２５［μｍ］，低濃度ガードリング深さＤｇｂ＝０．８［μｍ］とする。
【０１８３】
本実施の形態３において、上記のような構成のショットキーバリアダイオードＳＢＤ３とすることで、以下の効果を期待することができる。まず、ｐ型ガードリング領域ｐｇを包括するようにして低濃度ｐウェル領域ｗ２ｐを形成することで、高不純物濃度のｐ型ガードリング領域ｐｇとｎ型カソード領域ｎＣａ３とが隔離されることによる、特性の向上は、上記実施の形態２において例示した効果と同様である。即ち、逆方向電圧による電界が集中するｐ型ガードリング領域ｐｇ周辺に不純物濃度の低い低濃度ｐウェル領域ｗ２ｐが存在し、空乏層がより広く広がるため、電界集中を緩和させることができ、逆方向バイアス時の降伏電圧を向上させることができる。更に、キャリアの導通路であるｎ型カソード領域ｎＣａ３が高不純物濃度であるため、順方向特性を保持することができる。
【０１８４】
これに加え、本実施の形態３においては、キャリアの導通路であるｎ型カソード領域ｎＣａ３が、ｐウェル領域ｗ１ｐに形成されている。更に、ｐウェル領域ｗ１ｐには、給電することができる、ｐ型ウェル給電領域（第４半導体領域）ｐｓｗ，ｐ型半導体領域ｐｃ，ウェル給電用導体膜（第３導体膜）Ｅｗ，および、ウェル給電コンタクトプラグ（第３導電部）ＣＰｗが形成されている。ここで、ショットキーバリアダイオードＳＢＤ３が動作状態にあるときは、そのバイアス方向に依存せず、ｐウェル領域ｗ１ｐは、アノードと同電位になるよう給電されている。
【０１８５】
この状態で、上記のような逆方向電圧を印加した場合を考えると、ｐ型ガードリング領域を含む低濃度ｐウェル領域ｗ２ｐとｎ型カソード領域ｎＣａ３との間のｐｎ接合が逆バイアスであるのに加え、ｐウェル領域ｗ１ｐとｎ型カソード領域ｎＣａ３との間のｐｎ接合も逆バイアスである。従って、逆方向電圧印加時には、ｎ型カソード領域ｎＣａ３において、低濃度ｐウェル領域ｗ２ｐとｐウェル領域ｗ１ｐとの両方向から空乏層が広がることになる。ここで、ショットキーバリアダイオードＳＢＤ３のキャリアの輸送は、順逆に依らず、低濃度ｐウェル領域ｗ２ｐとｐウェル領域ｗ１ｐとに挟まれた領域を通ることになる。従って、逆方向電圧印加時には、上記のように、キャリア輸送路が空乏層に妨げられることになり、逆方向電流を低減させることができる。
【０１８６】
実際に、本実施の形態３で例示したショットキーバリアダイオードＳＢＤ３の電気特性を、本発明者らは評価している。図４５に順方向特性を、図４６に逆方向特性を示す。図中に薄灰色で示した曲線群は、本発明者らが検討したショットキーバリアダイオードＳＢＤａ，ＳＢＤｂの同特性を示したものであり、比較のために同時に記した。表記方法は、上記実施の形態１における図１２，図１３と同様である。ただし、本実施の形態３で例示した構造のショットキーバリアダイオードＳＢＤ３の特性には、符号ｅｘ３を付してあり、黒実線で示している。
【０１８７】
図４５のように、順方向特性において、例えば電圧Ｖａ＝０．３［Ｖ］において、電流Ｉａ＝１．０×１０−５［Ａ］より僅かに下回る程度の値が得られている。更に電圧Ｖａ＝０．５［Ｖ］付近では、本発明者らが検討したショットキーバリアダイオードＳＢＤａの特性ｒｅｆ１に対して０．５桁程度低い電流Ｉａ値となっている。しかしながら、本発明者らが検討した他のショットキーバリアダイオードＳＢＤｂのような高立ち上がり電圧、高抵抗特性は見られず、良好な立ち上がり特性を示している。これは、電気特性において特に電流値に寄与する、ｎ型カソード領域ｎＣａ３の不純物濃度を高いものとしていることによる効果である。
【０１８８】
また、図４６のように、逆方向特性において、電圧Ｖａ＝２２．５［Ｖ］付近からブレークダウン現象が顕著になっている。これは、本発明者らが検討した、逆方向耐圧の最も高かったショットキーバリアダイオードＳＢＤｂの降伏電圧と同程度の値である。これは、先に例示した構造のショットキーバリアダイオードＳＢＤａに比べて、７〜７．５［Ｖ］程度の降伏電圧の向上を実現したことになり、本実施の形態３において例示した上記の構成を適用した効果が実証されている。
【０１８９】
以上のように、本実施の形態３に例示した技術によれば、実使用耐圧１３［Ｖ］に対して９〜９．５［Ｖ］のマージンを有するショットキーバリアダイオードＳＢＤ３を形成することができ、スクリーニング時の印加電圧をより高くすることができる。結果として、半導体装置の信頼性を更に向上させることができる。
【０１９０】
次に、本実施の形態３で例示したショットキーバリアダイオードＳＢＤ３の、半導体基板１上への形成方法を例示する。上記実施の形態１，２と同様、本実施の形態３で例示するショットキーバリアダイオードＳＢＤ３においても、ＬＣＤドライバを形成する多種の素子と同一の半導体チップ上に形成される。特に、耐圧の異なる複数種類のトランジスタを形成する工程と同一の工程によって、同時にショットキーバリアダイオードＳＢＤ３も形成される。即ち、ショットキーバリアダイオードＳＢＤ３を形成する全ての工程は、上記トランジスタの形成工程のいずれかと同一の工程に帰属される。
【０１９１】
本実施の形態３で例示する半導体装置の製造方法は、図４７〜図５０を用いて、順に説明する。ここで、多くの工程は、上記実施の形態１において、図１４〜図２９を用いて説明した半導体装置の製造方法と同様である。従って、本実施の形態３においては、ショットキーバリアダイオードＳＢＤ３特有の構成要素を形成する工程を特筆し、上記実施の形態１と同様である他の工程に関しては、特筆しない限り詳しい説明を省略する。
【０１９２】
はじめに、上記実施の形態１において、図１４，図１５を用いて説明した工程と同様の工程により、図１５に示す構造を形成する。即ち、半導体基板１の主面に浅溝型の分離部２を形成する。
【０１９３】
次に、図４７に示すように、図１６を用いて説明した工程と同様の工程により、素子用ｎウェルｄｎｗ，高耐圧用ｎウェルｎｗ１，高耐圧用ｐウェルｐｗ１を形成する。このとき、本実施の形態３においては、高耐圧用ｐウェルｐｗ１を形成する工程によって、同時に、ダイオード領域ＲＳＢＤにｐウェル領域（第１ウェル領域）ｗ１ｐを形成するものとする。
【０１９４】
次に、図４８に示すように、図１７を用いて説明した工程と同様の工程により、中耐圧用ｎウェルｎｗ２，高耐圧用ｎ型ソース／ドレインｎＳＤＨ，高耐圧用ｐ型ソース／ドレインｐＳＤＨを形成する。また、高耐圧用ｐ型ソース／ドレインｐＳＤＨを形成する工程によって、同時に、ダイオード領域ＲＳＢＤにｐ型ウェル給電領域（第４半導体領域）ｐｓｗを形成するものとする。ｐ型ウェル給電領域ｐｓｗは、図１７におけるｐ型基板給電領域ｐｓｂと同様にして形成される。
【０１９５】
このとき、本実施の形態３においては、中耐圧用ｎウェルｎｗ２を形成する工程、または、高耐圧用ｎ型ソース／ドレインｎＳＤＨを形成する工程のいずれか一方、または、それら両方によって、同時に、ダイオード領域ＲＳＢＤにｎ型カソード領域（第１半導体領域）ｎＣａ３を形成するものとする。
【０１９６】
次に、図４９に示すように、図１８，図１９を用いて説明した工程と同様の工程により、ｎ型高耐圧用ゲート絶縁膜ＧＩＨｎ，ｐ型高耐圧用ゲート絶縁膜ＧＩＨｐ，中耐圧用ｐウェルｐｗ２，低耐圧用ｎウェルｎｗ３，低耐圧用ｐウェルｐｗ３を形成する。
【０１９７】
このとき、本実施の形態３においては、中耐圧用ｐウェルｐｗ２を形成する工程、または、低耐圧用ｐウェルｐｗ３を形成する工程のいずれか一方によって、同時に、ダイオード領域ＲＳＢＤに低濃度ｐウェル領域（第２ウェル領域）ｗ２ｐを形成するものとする。
【０１９８】
続く工程では、上記実施の形態１において、図２０〜図２９を用いて説明した方法と同様の工程を施すことで、本実施の形態３における、図５０に示す構造の半導体装置を形成する。具体的には、半導体基板１の主面Ｓ１上に、低耐圧トランジスタＱＬ，中耐圧トランジスタＱＭ，および、高耐圧トランジスタＱＨを形成する。そして、同一の半導体基板１の主面Ｓ１上に、本実施の形態３において、図４３を用いて説明した構造のショットキーバリアダイオードＳＢＤ３を形成する。更に、例えば第１配線層Ｍ１，第１ビアプラグＶＰ１，および、層間絶縁膜ＩＰ２などからなる多層の配線層を形成する。
【０１９９】
ここで、本実施の形態３において、ウェル給電用導体膜（第３導体膜）Ｅｗおよびウェル給電コンタクトプラグ（第３導電部）ＣＰｗをダイオード領域ＲＳＢＤに形成する工程は、上記実施の形態１において、それぞれ、図２４を用いて説明した基板給電用導体膜Ｅｓおよび図２５，図２６を用いて説明した基板給電コンタクトプラグＣＰｓと同様にして形成される。
【０２００】
以上のように、本実施の形態３において、図４３を用いて説明した構成のショットキーバリアダイオードＳＢＤ３に関しても、他の電界効果トランジスタＱＬ，ＱＭ，ＱＨなどと同一の工程により、半導体基板１上に形成することができる。その際、本実施の形態３で例示したショットキーバリアダイオードＳＢＤ３において、上記実施の形態１で本発明者らが検討した例として示したショットキーバリアダイオードＳＢＤａと比較して相違している構成である、低濃度ｐウェル領域ｗ２ｐに関しても、新たな工程を導入することなく、形成することができた。従って、本実施の形態３で例示した半導体装置の製造方法によれば、歩留まりの低下、製造コストの上昇、新たな検査工程の導入を伴わない。結果として、半導体装置の信頼性を更に向上させることができる。
【０２０１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０２０２】
本発明は、例えば液晶ディスプレイの駆動用集積回路を構成するのに必要な半導体産業に適用することができる。
【符号の説明】
【０２０３】
１ 半導体基板
２ 分離部
２Ｌ，３〜５ 絶縁膜
６ａ〜６ｄ バリア金属
７ａ，７ｂ，８ａ，８ｂ 導体膜
ＳＢＤａ，ＳＢＤｂ，ＳＢＤ１〜ＳＢＤ３ ショットキーバリアダイオード
Ｓ１ 主面
ｗ１ｎ ｎウェル領域（第１ウェル領域）
ｗ２ｐ 低濃度ｐウェル領域（第２ウェル領域）
ｗ３ｐ 低濃度ｐウェル領域（第２ウェル領域）
ｗ１ｐ ｐウェル領域（第１ウェル領域）
ＩＰ１〜ＩＰ４ 層間絶縁膜
ＩＰｔ 保護絶縁膜
ｄｎｗ 素子用ｎウェル（素子形成用ウェル領域）
ｎＣａ１〜ｎＣａ３ ｎ型カソード領域（第１半導体領域）
ｎＣｂ ｎ型カソード導通領域（第３半導体領域）
ｎＣｃ ｎ型半導体領域
ｎｗ１ 高耐圧用ｎウェル（トランジスタ形成用第６ウェル領域）
ｎｗ２ 中耐圧用ｎウェル（トランジスタ形成用第４ウェル領域）
ｎｗ３ 低耐圧用ｎウェル（トランジスタ形成用第２ウェル領域）
ｎｘＬ 低耐圧用ｎ型エクステンション領域
ｎｘＭ 中耐圧用ｎ型エクステンション領域
ｎＳＤＨ 高耐圧用ｎ型ソース／ドレイン（第５ソース／ドレイン領域）
ｎＳＤＬ 低耐圧用ｎ型ソース／ドレイン（第１ソース／ドレイン領域）
ｎＳＤＭ 中耐圧用ｎ型ソース／ドレイン（第３ソース／ドレイン領域）
ｐｇ ｐ型ガードリング領域（第２半導体領域）
ｐｓａ，ｐｓｂ ｐ型基板給電領域（第４半導体領域）
ｐｓｗ ｐ型ウェル給電領域（第４半導体領域）
ｐｃ ｐ型半導体領域
ｐｗ１ 高耐圧用ｐウェル（トランジスタ形成用第５ウェル領域）
ｐｗ２ 中耐圧用ｐウェル（トランジスタ形成用第３ウェル領域）
ｐｗ３ 低耐圧用ｐウェル（トランジスタ形成用第１ウェル領域）
ｐｘＬ 低耐圧用ｐ型エクステンション領域
ｐｘＭ 中耐圧用ｐ型エクステンション領域
ｐＳＤＨ 高耐圧用ｐ型ソース／ドレイン（第６ソース／ドレイン領域）
ｐＳＤＬ 低耐圧用ｐ型ソース／ドレイン（第２ソース／ドレイン領域）
ｐＳＤＭ 中耐圧用ｐ型ソース／ドレイン（第４ソース／ドレイン領域）
ＧＩＨｎ ｎ型高耐圧用ゲート絶縁膜（第５ゲート絶縁膜）
ＧＩＨｐ ｐ型高耐圧用ゲート絶縁膜（第６ゲート絶縁膜）
ＧＩＭｎ ｎ型中耐圧用ゲート絶縁膜（第３ゲート絶縁膜）
ＧＩＭｐ ｐ型中耐圧用ゲート絶縁膜（第４ゲート絶縁膜）
ＧＩＬｎ ｎ型低耐圧用ゲート絶縁膜（第１ゲート絶縁膜）
ＧＩＬｐ ｐ型低耐圧用ゲート絶縁膜（第２ゲート絶縁膜）
ＧＥＨｎ ｎ型高耐圧用ゲート電極（第５ゲート電極）
ＧＥＨｐ ｐ型高耐圧用ゲート電極（第６ゲート電極）
ＧＥＭｎ ｎ型中耐圧用ゲート電極（第３ゲート電極）
ＧＥＭｐ ｐ型中耐圧用ゲート電極（第４ゲート電極）
ＧＥＬｎ ｎ型低耐圧用ゲート電極（第１ゲート電極）
ＧＥＬｐ ｐ型低耐圧用ゲート電極（第２ゲート電極）
ＥＡ アノード導体膜（第１導体膜）
ＥＣ カソード導体膜（第２導体膜）
Ｅｓ 基板給電用導体膜（第３導体膜）
Ｅｗ ウェル給電用導体膜（第３導体膜）
Ｅ１ 導体膜
ＣＰＡ アノードコンタクトプラグ（第１導電部）
ＣＰＣ カソードコンタクトプラグ（第２導電部）
ＣＰｓ 基板給電コンタクトプラグ（第３導電部）
ＣＰｗ ウェル給電コンタクトプラグ（第３導電部）
ＣＰｔ トランジスタ用コンタクトプラグ（配線用導電部）
Ｍ１ 第１配線層
Ｍ２ 第２配線層
Ｍ３ 第３配線層
ＭＥ 金属電極
ＶＰ１ 第１ビアプラグ
ＶＰ２ 第２ビアプラグ
ＶＰ３ 第３ビアプラグ
Ｉａ 電流
Ｖａ 電圧
ＳＴ 浅溝部
ａｃｔ 複数の素子領域
ＲＬＦ 低耐圧トランジスタ領域（第１領域）
ＲＭＦ 中耐圧トランジスタ領域（第２領域）
ＲＨＦ 高耐圧トランジスタ領域（第３領域）
ＲＳＢＤ ダイオード領域（第４領域）
ＱＬ 低耐圧トランジスタ（第１電界効果トランジスタ）
ＱＬｎ ｎ型低耐圧トランジスタ
ＱＬｐ ｐ型低耐圧トランジスタ
ＱＭ 中耐圧トランジスタ（第２電界効果トランジスタ）
ＱＭｎ ｎ型中耐圧トランジスタ
ＱＭｐ ｐ型中耐圧トランジスタ
ＱＨ 高耐圧トランジスタ（第３電界効果トランジスタ）
ＱＨｎ ｎ型高耐圧トランジスタ
ＱＨｐ ｐ型高耐圧トランジスタ
ＳＰ サイドウォールスペーサ
ｃｓ シリサイド層（電気接続用導体膜）
ＣＨ コンタクトホール
ＥＨ 開口部
【特許請求の範囲】
【請求項１】
（ａ）第１導電型である半導体基板と、
（ｂ）前記半導体基板の主面に形成された、前記第１導電型とは逆導電型の第２導電型である第１ウェル領域と、
（ｃ）前記第１ウェル領域内において、前記半導体基板の主面の一部に形成された、第２導電型である第１半導体領域と、
（ｄ）前記第１ウェル領域内において、前記第１半導体領域を環状に囲むようにして、前記半導体基板の主面に形成された、第１導電型である第２半導体領域と、
（ｅ）前記第１半導体領域と前記第２半導体領域とを一体的に覆うように、かつ、前記第１半導体領域および前記第２半導体領域のそれぞれに電気的に接続されるようにして、前記半導体基板の主面に形成された第１導体膜と、
（ｆ）前記第１導体膜に電気的に接続された第１導電部と、
（ｇ）前記第１ウェル領域内において、前記第２半導体領域の外側に、分離部を隔てて形成された、第２導電型である第３半導体領域と、
（ｈ）前記第３半導体領域を覆うように、かつ、前記第３半導体領域に電気的に接続されるようにして、前記半導体基板の主面に形成された第２導体膜と、
（ｉ）前記第２導体膜に電気的に接続された第２導電部とを有し、
前記第１半導体領域と前記第１導体膜との電気的な接続はショットキー接続であり、
前記第１ウェル領域において、前記第１半導体領域と前記第２半導体領域とは、互いに接触しないように距離を隔てて形成され、
前記第２半導体領域は、前記第１ウェル領域のうち、前記第１導体膜の端部に形成され、
前記第１半導体領域の不純物濃度は、前記第１ウェル領域の不純物濃度よりも高く、
前記第１半導体領域は、前記分離部よりも深い位置にまで形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板の主面において、前記第１ウェル領域の外側に形成された、第１導電型である第４半導体領域と、
前記第４半導体領域を覆うように、かつ、前記第４半導体領域に電気的に接続されるようにして、前記半導体基板の主面に形成された第３導体膜と、
前記第３導体膜に電気的に接続された第３導電部とを有し、
前記第４半導体領域の不純物濃度は、前記半導体基板の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第４半導体領域は、前記第１ウェル領域の外側を環状に囲むようにして、前記半導体基板の主面に形成されていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記半導体基板はシリコンを主体とする半導体材料からなり、
前記第１導体膜は、前記シリコンと金属元素との化合物からなる材料であることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第３半導体領域の不純物濃度は、前記第１半導体領域の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記半導体基板には、複数の電界効果トランジスタが形成されていることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記分離部は、前記半導体基板の主面に形成された溝内に絶縁膜を埋め込むことで形成されていることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記第２半導体領域は、前記分離部に接触するように形成されていることを特徴とする半導体装置。
【請求項１】
（ａ）第１導電型である半導体基板と、
（ｂ）前記半導体基板の主面に形成された、前記第１導電型とは逆導電型の第２導電型である第１ウェル領域と、
（ｃ）前記第１ウェル領域内において、前記半導体基板の主面の一部に形成された、第２導電型である第１半導体領域と、
（ｄ）前記第１ウェル領域内において、前記第１半導体領域を環状に囲むようにして、前記半導体基板の主面に形成された、第１導電型である第２半導体領域と、
（ｅ）前記第１半導体領域と前記第２半導体領域とを一体的に覆うように、かつ、前記第１半導体領域および前記第２半導体領域のそれぞれに電気的に接続されるようにして、前記半導体基板の主面に形成された第１導体膜と、
（ｆ）前記第１導体膜に電気的に接続された第１導電部と、
（ｇ）前記第１ウェル領域内において、前記第２半導体領域の外側に、分離部を隔てて形成された、第２導電型である第３半導体領域と、
（ｈ）前記第３半導体領域を覆うように、かつ、前記第３半導体領域に電気的に接続されるようにして、前記半導体基板の主面に形成された第２導体膜と、
（ｉ）前記第２導体膜に電気的に接続された第２導電部とを有し、
前記第１半導体領域と前記第１導体膜との電気的な接続はショットキー接続であり、
前記第１ウェル領域において、前記第１半導体領域と前記第２半導体領域とは、互いに接触しないように距離を隔てて形成され、
前記第２半導体領域は、前記第１ウェル領域のうち、前記第１導体膜の端部に形成され、
前記第１半導体領域の不純物濃度は、前記第１ウェル領域の不純物濃度よりも高く、
前記第１半導体領域は、前記分離部よりも深い位置にまで形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板の主面において、前記第１ウェル領域の外側に形成された、第１導電型である第４半導体領域と、
前記第４半導体領域を覆うように、かつ、前記第４半導体領域に電気的に接続されるようにして、前記半導体基板の主面に形成された第３導体膜と、
前記第３導体膜に電気的に接続された第３導電部とを有し、
前記第４半導体領域の不純物濃度は、前記半導体基板の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第４半導体領域は、前記第１ウェル領域の外側を環状に囲むようにして、前記半導体基板の主面に形成されていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記半導体基板はシリコンを主体とする半導体材料からなり、
前記第１導体膜は、前記シリコンと金属元素との化合物からなる材料であることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第３半導体領域の不純物濃度は、前記第１半導体領域の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記半導体基板には、複数の電界効果トランジスタが形成されていることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記分離部は、前記半導体基板の主面に形成された溝内に絶縁膜を埋め込むことで形成されていることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記第２半導体領域は、前記分離部に接触するように形成されていることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４２】
【図４３】
【図４４】
【図４７】
【図４８】
【図４９】
【図５０】
【図１２】
【図１３】
【図３３】
【図３４】
【図４０】
【図４１】
【図４５】
【図４６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４２】
【図４３】
【図４４】
【図４７】
【図４８】
【図４９】
【図５０】
【図１２】
【図１３】
【図３３】
【図３４】
【図４０】
【図４１】
【図４５】
【図４６】
【公開番号】特開２０１３−８９９７（Ｐ２０１３−８９９７Ａ）
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願番号】特願２０１２−１９５５４０（Ｐ２０１２−１９５５４０）
【出願日】平成２４年９月５日（２０１２．９．５）
【分割の表示】特願２００７−２３１８４９（Ｐ２００７−２３１８４９）の分割
【原出願日】平成１９年９月６日（２００７．９．６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願日】平成２４年９月５日（２０１２．９．５）
【分割の表示】特願２００７−２３１８４９（Ｐ２００７−２３１８４９）の分割
【原出願日】平成１９年９月６日（２００７．９．６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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