半導体装置
【課題】回路誤動作を防止できる半導体装置を提供する。
【解決手段】低電位基準回路部LVおよび高電位基準回路部HVを構成する絶縁分離された半導体素子の外周に、n型ガードリング42c等を形成する。また、活性層2cにて構成されるn-型層42a等の中にp型ウェル42d等を形成し、このp型ウェル42d内に半導体素子を形成する。また、外部電源61に接続されるラインを電源供給ラインとガードリング端子固定ラインとを分岐し、電源供給ラインの電流が流れないガードリング端子固定ラインに抵抗63を備えることで、バイパスコンデンサ64をディスクリート部品としなくても良い回路構成とする。
【解決手段】低電位基準回路部LVおよび高電位基準回路部HVを構成する絶縁分離された半導体素子の外周に、n型ガードリング42c等を形成する。また、活性層2cにて構成されるn-型層42a等の中にp型ウェル42d等を形成し、このp型ウェル42d内に半導体素子を形成する。また、外部電源61に接続されるラインを電源供給ラインとガードリング端子固定ラインとを分岐し、電源供給ラインの電流が流れないガードリング端子固定ラインに抵抗63を備えることで、バイパスコンデンサ64をディスクリート部品としなくても良い回路構成とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、埋込絶縁膜を有するSOI(Silicon on insulator)構造の導体基板(以下、SOI基板という)もしくはシリコン等からなる半導体基板に対してエピタキシャル層を成長させたエピ基板に対して、例えば低電位基準回路、高電位基準回路などを構成する半導体素子が設けられた半導体装置に関するものである。
【背景技術】
【0002】
従来、例えば特許文献1、2に、埋込絶縁膜を有するSOI基板の活性層に対して、低電位基準回路や高電位基準回路を設けた構造の半導体装置が開示されている。この半導体装置は、例えばモータ等の負荷を駆動させるためのインバータ制御用の素子等に用いられる。
【0003】
従来では、インバータの駆動には、図13に示すように、モータ100の駆動を行うインバータ回路101のハイサイド側のIGBT102aを駆動する高電圧基準回路に相当する高電圧基準ゲート駆動回路103とローサイド側のIGBTを駆動する低電圧基準回路に相当する低電位基準ゲート駆動回路104を備えると共に、これらの間にレベルシフト素子105a、105bおよび制御回路106が備えられたHVIC(High Voltage Integrated Circuit)が用いられている。このHVICでは、レベルシフト素子105a、105bを通じて信号伝達を行うことにより高電位基準回路と低電位基準回路における基準電圧のレベルシフトを行っている。このようなHVICでは、インバータの小型化のために1チップ化が進められている。さらに、IGBTと還流ダイオードまで1チップ内に備えた1チップインバータ化も進められている。
【0004】
しかしながら、このように1チップ化したHVICでは、高電位基準回路と低電位基準回路との間で電位の干渉が発生し、回路を誤動作させるという問題があった。このため、従来では、JI分離構造、誘電体分離構造、SOI基板を用いたトレンチ分離構造(例えば、特許文献1参照)などにより素子分離を行っている。ところが、高電位基準回路のIGBTを駆動するための出力部の電位を高電位側の基準とするための仮想GND電位にする必要があるため、上記したいずれの素子分離構造においてもレベルシフトにおける低電位(例えば0V)から高電位(例えば750V)に切り替えるときに高電圧(例えば1200Vを超える電圧)が数十kV/μsecという早い立ち上がり速度で生じ、大きな電位振幅が生じる。この立ち上がりの早い高電圧サージ(以下、立ち上がり時間に対する電圧上昇が高いことからdv/dtサージという)を回路の誤動作無く扱うことは難しい。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2006−093229号公報
【特許文献2】特開2009−147119号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
上述した素子分離手法の中では、SOI基板を用いたトレンチ分離構造が最もノイズに強く、素子分離としては最もポテンシャルが高いと考えられる。しかしながら、SOI基板を用いたトレンチ分離構造のHVICにおいても、dv/dtサージが印加された際に支持基板を介して電位が干渉し、支持基板と活性層との間に配置された埋込酸化膜(BOX:Buried Oxide)にて形成される寄生容量を充放電する変位電流が発生し、回路を誤動作させてしまうという問題が生じた。図14は、変位電流が発生する様子を示したHVICの断面図である。この図に示すように、例えば、高電位基準回路部HVの仮想GND電位とされる部位から埋込酸化膜を介して支持基板に流れたのち、再び埋込酸化膜を介して低電位基準回路部LVのGND電位とされる部位に流れ込むという経路で変位電流が発生する。
【0007】
このような回路の誤作動の問題は、埋込酸化膜を厚くして寄生容量を低減したり、支持基板側の不純物濃度を下げて高抵抗にして変位電流の伝播を低減することで抑制可能である。しかしながら、高増幅率のアンプ回路等を集積する場合には僅かな変位電流でも誤動作の要因となり、完全な対策は難しい。
【0008】
そこで、本出願人は、寄生容量もしくは接合容量を充放電する変位電流が素子領域に流れることを抑制し、回路誤動作を防止できる構造として、半導体素子と半導体素子の周囲を囲むトレンチ分離構造との間にn型ガードリングを備え、かつ、半導体素子をn型ガードリングと異なる導電型であるp型ウェル内に形成する構造について出願している(特願2010−108529)。
【0009】
このように、n型ガードリングを備えることにより、低インピーダンスな電流経路を構成しているため、埋込酸化膜による寄生容量を起因とした変位電流をn型ガードリングに接続される端子(以下、ガードリング端子という)から容易に引き抜くことが可能になる。また、半導体素子をp型ウェルの中に形成することで、埋込絶縁膜による寄生容量を起因とする変位電流を効果的に引き抜くことができ、素子領域への変位電流の流入を抑制することができる。したがって、変位電流が素子領域に流れ込むことによる回路の誤作動を防止することが可能となる。
【0010】
上記の構造を採用する場合、ガードリング端子を回路内最高電位に接続するために、例えば外部電源に接続することになる。このため、上記の構造とすることで、変位電流による回路誤動作については防止できるものの、ガードリング端子に接続されている外部電源にノイズが乗った場合、半導体素子内部に電流が流れ込み、アナログ回路などが誤動作するという問題が発生し得る。
【0011】
このような問題を解決するためには、次のような回路構成を採用することが考えられる。図15は、pチャネル型MOSFETに対して回路誤動作を防止する構成を採用したときの図である。この図に示すように、DC−DC電源などの外部電源110から抵抗111を介して定電圧を生成するためのレギュレータ112とガードリング端子113に電源電圧が印加されるようにし、レギュレータ112やガードリング端子113に対して並列的にバイパスコンデンサ114を接続する。そして、レギュレータ112を介してコレクタ端子115にレギュレータ112が生成する電圧(例えば5V)を印加すると共に、ガードリング端子113に外部電源110の電圧(例えば15V)を印加する。このような回路構成とすることにより、抵抗111とバイパスコンデンサ114とによるRC回路により、外部電源110にノイズが乗っても、RC回路の時定数に応じてノイズを抑制できるため、回路誤動作を防止することが可能となる。
【0012】
しかし、電源供給ラインには大きな電流が流れ、電圧ドロップを起こすので抵抗111を大きな抵抗値のものにすることができない。このため、大容量のバイパスコンデンサ114が必要になり、バイパスコンデンサ114を外付けのディスクリート部品で構成するなどによって対策しなければならなくなり、部品点数の増加ひいてはコスト増大を招くという問題がある。
【0013】
なお、ここでは、SOI基板を用いる場合に埋込絶縁膜にて構成される寄生容量を要因とする変位電流について説明した。しかしながら、第1導電型の基板上に該基板とは異なる第2導電型の半導体層をエピタキシャル成長させたエピ基板でも、基板と半導体層とのPN接合によって構成される接合容量について、変位電流が発生するという問題が発生し得る。
【0014】
本発明は上記点に鑑みて、寄生容量もしくは接合容量を充放電する変位電流が素子領域に流れることを抑制することで回路誤動作を防止しつつ、RC回路により外部電源にノイズが乗ったときの回路誤作動も防止し、かつ、バイパスコンデンサをディスクリート部品としなくても良い回路構成を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0015】
上記目的を達成するため、請求項1に記載の発明では、半導体素子(32、42、43)を形成した半導体基板に対して、半導体素子の外周全体または外周の一部にガードリング(32c、42c、43c)を形成した構造において、電源(61)が発生する電圧に基づいて半導体素子に対して第1定電圧(VC)を印加する電源供給ラインと、ガードリングとの接続端子となるガードリング端子(60)に対して第2定電圧(GR)を印加するガードリング端子固定ラインとを有し、電源から電源供給ラインとガードリング端子固定ラインとが分岐し、分岐したガードリング端子固定ラインにカードリングに並列にバイパスコンデンサ(64)が備えられていると共に、ガードリング端子固定ラインにおける電源からバイパスコンデンサ間に抵抗(63)が備えられていることを特徴としている。
【0016】
このように、半導体素子の外周全体または外周の一部にガードリングを備えることで、埋込絶縁膜による寄生容量もしくは接合容量を起因とする変位電流を効果的に引き抜くことができ、素子領域への変位電流の流入を抑制することができる。このガードリングは、半導体素子の外周全体でなくとも、外周の一部に形成することでも変位電流の引き抜き効果を得ることができる。また、電源から電源供給ラインとガードリング端子固定ラインとを分岐させ、分岐したガードリング端子固定ラインに抵抗およびバイパスコンデンサを備え、ガードリング端子の電位が抵抗とバイパスコンデンサの間の電位に固定されるようにしている。このため、抵抗には電源供給ラインに流れる大電流が流れず、ガードリング端子固定ラインに流れる小電流のみが流れるようにできる。したがって、バイパスコンデンサをディスクリート部品としなくても良い回路構成とすることが可能となる。
【0017】
よって、寄生容量もしくは接合容量を充放電する変位電流が素子領域に流れることを抑制することで回路誤動作を防止しつつ、RC回路により外部電源にノイズが乗ったときの回路の誤作動も防止し、かつ、バイパスコンデンサをディスクリート部品としなくても良い回路構成を有する半導体装置とすることができる。
【0018】
請求項2に記載の発明では、電源供給ラインにおける電源から半導体素子の間よりもガードリング端子固定ラインにおける電源からバイパスコンデンサ間の方が抵抗によって抵抗値が高くされていることを特徴としている。
【0019】
このように、抵抗値を大きくすることで、バイパスコンデンサの容量を小さくすることができる。
【0020】
具体的には、請求項3に記載の発明では、SOI基板(2)の活性層(2c)に対して半導体素子(32、42、43)を形成すると共に、該半導体素子を絶縁分離領域(3)によって囲んだ構造において、活性層内に、活性層とは異なる導電型の第1導電型の第1ウェル(32d、42d、43d)を有し、半導体素子は、第1ウェル内に形成されており、第1ウェルの外周全体または外周の一部に、かつ、活性層よりも導電率が高く形成されたガードリング(32c、42c、43c)を有すると共に、電源(61)が発生する電圧に基づいて半導体素子に対して第1定電圧(VC)を印加する電源供給ラインと、ガードリングとの接続端子となるガードリング端子(60)に対して第2定電圧(GR)を印加するガードリング端子固定ラインとを有し、電源から電源供給ラインとガードリング端子固定ラインとが分岐し、分岐したガードリング端子固定ラインに抵抗(63)およびバイパスコンデンサ(64)が備えられ、ガードリング端子の電位が抵抗とバイパスコンデンサとの間の電位に固定されることを特徴としている。
【0021】
このように、活性層よりも導電率が高いガードリングを備え、さらに、半導体素子を第1ウェルの中に形成することで、埋込絶縁膜による寄生容量を起因とする変位電流を効果的に引き抜くことができ、素子領域への変位電流の流入を抑制することができる。このガードリングは、半導体素子の外周全体でなくとも、外周の一部に形成することでも変位電流の引き抜き効果を得ることができる。また、電源から電源供給ラインとガードリング端子固定ラインとを分岐させ、分岐したガードリング端子固定ラインに抵抗およびバイパスコンデンサを備え、ガードリング端子の電位が抵抗とバイパスコンデンサとの間の電位に固定されるようにしている。このため、抵抗には電源供給ラインに流れる大電流が流れず、ガードリング端子固定ラインに流れる小電流のみが流れるようにできる。したがって、バイパスコンデンサをディスクリート部品としなくても良い回路構成とすることが可能となる。
【0022】
よって、寄生容量を充放電する変位電流が素子領域に流れることを抑制することで回路誤動作を防止しつつ、RC回路により外部電源にノイズが乗ったときの回路の誤作動も防止し、かつ、バイパスコンデンサをディスクリート部品としなくても良い回路構成を有する半導体装置とすることができる。
【0023】
また、請求項4に記載の発明では、第1導電型の第1半導体層と、第1半導体層上に形成される第2導電型の第2半導体層から構成される基板を用いて、第2半導体層(2e)に対して半導体素子(32、42、43)を形成すると共に、該半導体素子を絶縁分離領域(3)によって囲んだ構造において、第2半導体層内に、該第2半導体層とは異なる導電型である第1導電型の第1ウェル(32d、42d、43d)を有し、半導体素子は、第1ウェル内に形成され、第1ウェルの外周全体または外周の一部に、かつ、第2半導体層よりも導電率が高く形成されたガードリング(32c、42c、43c)を有すると共に、電源(61)が発生する電圧に基づいて半導体素子に対して第1定電圧(VC)を印加する電源供給ラインと、ガードリングとの接続端子となるガードリング端子(60)に対して第2定電圧(GR)を印加するガードリング端子固定ラインとを有し、電源から電源供給ラインとガードリング端子固定ラインとが分岐し、分岐したガードリング端子固定ラインに抵抗(63)およびバイパスコンデンサ(64)が備えられ、ガードリング端子の電位が抵抗とバイパスコンデンサとの間の電位に固定されることを特徴としている。
【0024】
このように、第1導電型の基板上に第2導電型の半導体層を形成した半導体基板を用いる場合においても、請求項3に記載の場合と同様に、接合容量を起因とする変位電流を効果的に引き抜くことができ、素子領域への変位電流の流入を抑制することができる。また、抵抗には電源供給ラインに流れる大電流が流れず、ガードリング端子固定ラインに流れる小電流のみが流れるようにできるため、バイパスコンデンサをディスクリート部品としなくても良い回路構成とすることが可能となる。したがって、請求項3と同様の効果を得ることができる。
【0025】
請求項5に記載の発明では、半導体素子を囲むように半導体層に形成したトレンチ内に絶縁膜を配置することで半導体素子が形成される素子形成領域を形成し、該素子形成領域を該素子形成領域の外部から絶縁分離するトレンチ分離構造(3)を備え、該トレンチ分離構造によってバイパスコンデンサが構成されていることを特徴としている。
【0026】
このように、トレンチ分離構造によってバイパスコンデンサを構成することもできる。このような構成とすれば、半導体装置を構成するICチップ内部にバイパスコンデンサを構成することも可能となる。
【0027】
この場合、例えば、請求項6に記載したように、トレンチ分離構造を少なくとも2重構造で形成し、半導体層のうちトレンチ分離構造の間に配置される部分の表面に第1コンタクト領域(66)を備え、抵抗からガードリング端子、ガードリング、トレンチ分離構造にて構成されるバイパスコンデンサ、半導体層のうちトレンチ分離構造の間に配置される部分、第1コンタクト領域を順に通じる経路を含んでガードリング端子固定ラインが構成されるようにすることができる。
【0028】
請求項7に記載の発明では、トレンチ分離構造は、多重構造で構成されており、バイパスコンデンサは、多重構造とされた該トレンチ分離構造が並列接続された構造とされていることを特徴としている。
【0029】
このように、バイパスコンデンサを複数個のトレンチ分離構造によって構成し、各トレンチ分離構造を並列接続する回路構成とすることで、バイパスコンデンサの容量値をより大きくすることができる。
【0030】
請求項8に記載の発明では、トレンチ分離構造は、トレンチ側面に形成された酸化膜(3a)と該酸化膜(3a)よりも誘電率の高い高誘電率膜(3b)とを絶縁膜として用いて、トレンチ内を埋め込んだ構造とされていることを特徴としている。
【0031】
このようなトレンチ分離構造によってバイパスコンデンサを構成すれば、よりバイパスコンデンサの容量値を大きくすることが可能となる。
【0032】
請求項9に記載の発明では、トレンチ分離構造は、絶縁膜としてトレンチの両側面に形成された酸化膜(3a)と、該酸化膜(3a)の表面に配置されたPoly−Si(3c)とを有し、酸化膜およびPoly−Siによってトレンチ内が埋め込まれた構造とされており、Poly−Siの表面に第2コンタクト領域(67)が形成され、該第2コンタクト領域を通じた経路でガードリング端子固定ラインが構成され、トレンチの両側面に形成された酸化膜によって2つの容量を構成することでバイパスコンデンサが構成されていることを特徴としている。
【0033】
このように、トレンチ分離構造に含まれるトレンチ両側面の酸化膜を容量とすることで二つの容量を構成することができ、それを用いてバイパスコンデンサを構成するようにしても良い。このようにすれば、トレンチ分離構造3によって1つの容量を構成する場合と同面積でも、より大きな容量値を得ることが可能となる。
【0034】
なお、トレンチ分離構造については、請求項10に記載したように、例えば、上面形状が四角形、八角形および円形などとすることができる。八角形や円形とすれば、トレンチ分離構造を角部の角度をより鈍角にした形状や、角部を失くした形状にできるため、電界集中を緩和することが可能となり、トレンチ分離構造の絶縁破壊を抑制することが可能となる。
【0035】
また、請求項11に記載したように、ポリシリコンキャパシタ、もしくはメタルキャパシタによってバイパスコンデンサを構成することもでき、その場合にも、請求項12に記載したように、ポリシリコン間もしくはメタル間に配置された絶縁膜が酸化膜よりも誘電率の高い高誘電率膜によって構成されるようにすることができる。
【0036】
このようなバイパスコンデンサについては、複数の半導体素子に対して共通のものとして備えられるようにしても良いが、請求項13に記載したように、半導体素子毎に個々に備えられるようにすることもできる。
【0037】
また、抵抗についても、請求項14に記載したように、配線抵抗と積層した薄膜抵抗もしくは拡散抵抗のいずれか1つもしくはいずれか複数の組み合わせによって構成されていることができる。
【0038】
請求項15に記載の発明では、ガードリング(32c、42c、43c)は、第1ウェルよりも深く形成されていることを特徴としている。このように、ガードリング(32c、42c、43c)については第1ウェルよりも深くなるように形成することができる。
【0039】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【0040】
【図1】本発明の第1実施形態にかかる半導体装置の上面レイアウト図である。
【図2−a】図1に示す半導体装置のA−A’断面図である。
【図2−b】図1に示す半導体装置のB−B’断面図である。
【図2−c】図1に示す半導体装置のC−C’断面図である。
【図3】(a)は、高耐圧MOSFET32の上面レイアウト図、(b)は、pチャネル型MOSFET42の上面レイアウト図、(c)は、キャパシタ43の上面レイアウト図である。
【図4】pチャネル型MOSFET42の回路構成を示した図である。
【図5】図4に示した回路構成とする場合の素子との具体的な接続形態を示した図である。
【図6】本発明の第2実施形態にかかる半導体装置1を示した図であり、(a)は回路構成を示した断面図、(b)は上面レイアウト図である。
【図7】第2実施形態の変形例で説明する半導体装置1を示した図であり、(a)は回路構成を示した断面図、(b)は上面レイアウト図である。
【図8】本発明の第3実施形態にかかる半導体装置1を示した図であり、(a)は回路構成を示した断面図、(b)は上面レイアウト図である。
【図9】本発明の第4実施形態にかかる半導体装置1を示した図であり、(a)は回路構成を示した断面図、(b)は上面レイアウト図である。
【図10】他の実施形態で説明するpチャネル型MOSFET42の回路構成を示した図である。
【図11】半導体基板としてエピ基板を用いた場合の半導体装置の断面図である。
【図12】他の実施形態で説明するpチャネル型MOSFET42の上面レイアウト図である。
【図13】HVICを用いたインバータ駆動回路の模式図である。
【図14】変位電流が発生する様子を示したHVICの断面図である。
【図15】pチャネル型MOSFETに対して回路誤動作を防止する回路構成を採用したときの図である。
【発明を実施するための形態】
【0041】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【0042】
(第1実施形態)
本発明の第1実施形態について説明する。本実施形態では、半導体装置として、モータ等を駆動するためのインバータドライバICが1チップ上に構成された場合を例に挙げて説明する。
【0043】
図1は、本実施形態にかかる半導体装置の上面レイアウト図である。また、図2−a〜図2−cは、それぞれ、図1に示す半導体装置のA−A’断面、B−B’断面、C−C’断面に相当する断面図である。
【0044】
以下、これらの図を参照して、本実施形態の半導体装置の構成について説明する。なお、以下の説明では、図2の紙面上方を半導体装置の表面側、紙面下方を半導体装置の裏面側として説明する。
【0045】
図1に示した本実施形態の半導体装置1は、図示しない三相モータを駆動するためのインバータ回路を構成するものである。この半導体装置1は、直列接続した上下アームが三相分並列接続されると共に、三相分の上下アーム、つまり6個分のアームを制御する回路が備えられた構成とされている。三相分の上アームと三相分の下アームは、交互にレイアウトされ、本実施形態では図1の紙面左から順に上アームと下アームが交互に配置されている。
【0046】
具体的には、半導体装置1には、第1〜第6還流ダイオード11a〜11f、第1〜第6IGBT21a〜21f、第1〜第6ドライバ31a〜31f、第1〜第6論理回路41a〜41fおよび制御回路50が備えられている。そして、制御回路50によって各構成要素に備えられる半導体素子を制御することで、上アームと下アームとの中間電位を三相モータのU相、V相、W相の各相に順番に入れ替えながら印加し、三相モータを駆動する。
【0047】
上アームと下アームに備えられる各構成要素は基本的には同じであるが、上アームに備えられる第1〜第3ドライバ31a〜31cおよび第1〜第3論理回路41a〜41cは、高電位を基準として作動する高電位基準回路部HVを構成し、下アームに備えられる第4〜第6ドライバ31d〜31fおよび第4〜第6論理回路41d〜41fは、低電位を基準として作動する低電位基準回路部LVを構成している。これらに関しては、基準とする電位が大きく異なっているため、基準とする電位をシフトすることが必要となる。このため、各上下アームの間には、第1〜第3レベルシフト素子51a〜51cが備えられている。
【0048】
図2−a〜図2−cに示されるように、半導体装置1は、SOI基板2を用いて形成されている。SOI基板2は、シリコン基板などで構成された支持基板2aの表面に埋込酸化膜2bを介してシリコン層にて構成される活性層2cが備えられた構成とされている。活性層2cには、埋込酸化膜2bまで達するトレンチ分離構造3が形成されており、このトレンチ分離構造3によって半導体装置1の各構成要素に備えられる各種半導体素子が電気的に絶縁分離されている。トレンチ分離構造3は、例えばトレンチ内を酸化膜およびPoly−Siにて埋め込んだ構造によって構成されている。なお、ここではトレンチ分離構造3によって絶縁分離領域を構成しているが、他の素子分離構造を採用することもできる。
【0049】
図2−aに示されるように、第1還流ダイオード11aは、活性層2cにて構成されるn-型ドリフト層12内に形成されている。n-型ドリフト層12の表層部には、p+型アノード層13およびn+型カソード層14が互いに離間して備えられている。p+型アノード層13は、p+型アノード層13よりも低不純物濃度とされたp型層15によって囲まれており、n+型カソード層14は、n+型カソード層14よりも低不純物濃度とされたn型層16によって囲まれている。このような構造により、第1還流ダイオード11aが構成されている。なお、ここでは、第1還流ダイオード11aについて説明したが、第2〜第6還流ダイオード11b〜11fはすべて同じ断面構造であり、図2−aに示す構造となっている。
【0050】
第1IGBT21aも、活性層2cにて構成されるn-型ドリフト層22内に形成されている。n-型ドリフト層22の表層部には、p型ベース領域23とp+型コレクタ領域24が互いに離間して形成されていると共に、p型ベース領域23に囲まれるようにn+型エミッタ領域25が形成されている。p型ベース領域23の表面にはp+型コンタクト領域26が形成されており、p+型コレクタ領域24の周囲にはこのp+型コレクタ領域24を囲むようにn型バッファ層27を形成してある。また、p型ベース領域23のうちn+型エミッタ領域25とp+型コレクタ領域24の間に位置する部分をチャネル領域として、当該チャネル領域の表面上にゲート絶縁膜28を介してゲート電極29が形成されている。そして、図示しないが、n+型エミッタ領域25およびp+型コンタクト領域26に電気的に接続されるエミッタ電極が形成されていると共に、p+型コレクタ領域24と電気的に接続されるコレクタ電極が形成されている。これらエミッタ電極およびコレクタ電極は、層間絶縁膜によってゲート電極29と電気的に分離され、層間絶縁膜に形成されたコンタクトホールを通じて上記各部と電気的に接続されている。このような構造により、第1IGBT21aが構成されている。なお、ここでは、第1IGBT21aについて説明したが、第2〜第6IGBT21b〜21fはすべて同じ断面構造であり、図2−aに示す構造となっている。
【0051】
第1ドライバ31aおよび第1論理回路41aは、高電位基準回路部HVを構成する部分であり、第1ドライバ31aはハイサイドドライバとして働く。第1ドライバ31aには高耐圧MOSFET32が備えられており、第1論理回路41aには、MOSFET42およびキャパシタ43が備えられている。図3(a)〜(c)に、高耐圧MOSFET32、MOSFET42およびキャパシタ43の上面レイアウト図を示し、図2−aおよび図3(a)〜(c)を用いて、これらの構造について説明する。
【0052】
高耐圧MOSFET32は、活性層2cにて構成されるn-型ドリフト層32a内に形成される。n-型ドリフト層32aのうち埋込酸化膜2b側となる裏面には、活性層2cよりも高不純物濃度とされたn+型埋込領域32bが形成されている。また、図3(a)に示すようにn-型ドリフト層32aのうち高耐圧MOSFET32を形成する領域を囲み、かつ、図2−aに示すようにn-型ドリフト層32aの表面からn+型埋込領域32bに達するように、活性層2cよりも導電率が高いn型ガードリング32cが形成されている。n型ガードリング32cは、例えば、ピーク濃度が8×1019cm-3、幅が7.4μm、接合深さ8.0μmで構成されている。これらn+型埋込領域32bおよびn型ガードリング32cは、後述する電圧GRが印加されている。そして、これらn+型埋込領域32bおよびn型ガードリング32cにて囲まれたn-型ドリフト層32a内において、p型ウェル32dが形成され、このp型ウェル32d内に高耐圧MOSFET32を構成する各部が形成されている。
【0053】
すなわち、p型ウェル32dの表層部には、互いに分離されたn+型ソース領域32eおよびn+型ドレイン領域32fが形成されている。n+型ドレイン領域32fの周囲は、n+型ドレイン領域32fよりも低不純物濃度とされたバッファ層として機能するn型ウェル32gにて囲まれている。また、n+型ソース領域32eの周囲は、p型ウェル32dよりも高不純物濃度とされたp型領域32hにて囲まれている。そして、p型ウェル32dのうちn+型ソース領域32eとn型ウェル32gとの間に配置された部分の表層部をチャネル領域として、このチャネル領域の表面にゲート絶縁膜32iを介してゲート電極32jが形成されている。
【0054】
また、図示しないが、n+型ソース領域32eおよびp型領域32hに電気的に接続されるソース電極が形成されていると共に、n+型ドレイン領域32fと電気的に接続されるドレイン電極が形成されている。これらエミッタ電極およびコレクタ電極は、層間絶縁膜によってゲート電極32jと電気的に分離され、層間絶縁膜に形成されたコンタクトホールを通じて上記各部と電気的に接続されている。さらに、p型ウェル32dの外縁部の一部にp+型ウェルコンタクト領域32kが形成されており、このp+型ウェルコンタクト領域32kを通じてp型ウェル32dがGND電位に固定されている。このような構造により、高耐圧MOSFET32が構成されている。
【0055】
pチャネル型MOSFET42は、活性層2cにて構成されるn-型層42a内に形成される。n-型層42aのうち埋込酸化膜2b側となる裏面には、活性層2cよりも高不純物濃度とされたn+型埋込領域42bが形成されている。また、図3(b)に示すように、n-型層42aのうちpチャネル型MOSFET42を形成する領域を囲み、かつ、n-型層42aの表面からn+型埋込領域42bに達するように、活性層2cよりも導電率が高いn型ガードリング42cが形成されている。これらn+型埋込領域42bおよびn型ガードリング42cは、後述する電圧GRが印加されている。そして、これらn+型埋込領域42bおよびn型ガードリング42cにて囲まれたn-型層42a内において、p型ウェル42dが形成され、このp型ウェル42d内にpチャネル型MOSFET42を構成する各部が形成されている。
【0056】
すなわち、p型ウェル42dの表層部には、n型ウェル42eが形成され、このn型ウェル42e内に、互いに離間したp+型ソース領域42fとp+型ドレイン領域42gが形成されている。また、n型ウェル42eのうちp+型ソース領域42fとp+型ドレイン領域42gの間に位置する部分をチャネル領域として、当該チャネル領域の表面上にゲート絶縁膜42hを介してゲート電極42iが形成されている。さらに、n型ウェル42eの外縁部には、n型ウェル42eよりも高不純物濃度とされたn+型ウェルコンタクト領域42jが形成され、このn+型ウェルコンタクト領域42jを通じてn型ウェル42eにも電源電圧VCが印加されている。また、p型ウェル42dの外縁部にはp+型ウェルコンタクト領域42kが形成されており、このp+型ウェルコンタクト領域42kを通じてp型ウェル42dがGND電位に固定されている。このような構造により、pチャネル型MOSFET42が構成されている。
【0057】
キャパシタ43は、ドープトPoly−Siにて構成される二層poly型キャパシタである。活性層2cにて構成されるn-型層43a内に形成される。n-型層43aのうち埋込酸化膜2b側となる裏面には、活性層2cよりも高不純物濃度とされたn+型埋込領域43bが形成されている。また、図3(c)に示すように、n-型層43aのうちキャパシタ43を形成する領域を囲み、かつ、n-型層43aの表面からn+型埋込領域43bに達するように、活性層2cよりも導電率が高いn型ガードリング43cが形成されている。これらn+型埋込領域43bおよびn型ガードリング43cは、後述する電圧GRが印加されている。そして、これらn+型埋込領域43bおよびn型ガードリング43cにて囲まれたn-型層43a内において、p型ウェル43dが形成され、このp型ウェル43d内にキャパシタ43を構成する各部が形成されている。
【0058】
すなわち、p型ウェル43dの表層部には、n型ウェル43eが形成され、このn型ウェル43e内に、LOCOS酸化膜43fを介してドープトPoly−Siで構成された第1電極43gと絶縁膜43hおよびドープトPoly−Siで構成された第2電極43iが積層された構造とされている。また、n型ウェル43eの外縁部には、n型ウェル43eよりも高不純物濃度とされたn+型ウェルコンタクト領域43jが形成され、このn+型ウェルコンタクト領域43jを通じてn型ウェル43eにも電源電圧VCが印加されている。また、p型ウェル43dの外縁部にはp+型ウェルコンタクト領域43kが形成されており、このp+型ウェルコンタクト領域43kを通じてp型ウェル43dがGND電位に固定されている。このような構造により、絶縁膜43hを容量膜とし、第1、第2電極43g、43iを両電極とするキャパシタ43が構成されている。
【0059】
なお、ここでは、第1ドライバ31aおよび第1論理回路41aについて説明したが、第2、第3ドライバ31b、31cおよび第2、第3論理回路41b、41cはすべて同じ断面構造であり、図2−aに示す構造となっている。
【0060】
図2−bに示されるように、第1レベルシフト素子51aは、高耐圧LDMOSにて構成されており、活性層2cにて構成されるn-型ドリフト層52内に形成されている。n-型層52の表層部には、p型ベース領域53とn+型ドレイン領域54が互いに離間して形成されていると共に、p型ベース領域53に囲まれるようにn+型ソース領域55が形成されている。p型ベース領域53の表面にはp+型コンタクト領域56が形成されており、n+型ドレイン領域54の周囲にはこのn+型ドレイン領域54を囲むようにn型バッファ層57を形成してある。また、p型ベース領域53のうちn+型ソース領域55とn+型ドレイン領域54の間に位置する部分をチャネル領域として、当該チャネル領域の表面上にゲート絶縁膜58を介してゲート電極59が形成されている。そして、図示しないが、n+型ソース領域55およびp+型コンタクト領域56に電気的に接続されるソース電極が形成されていると共に、n+型ドレイン領域54と電気的に接続されるドレイン電極が形成されている。これらソース電極およびドレイン電極は、層間絶縁膜によってゲート電極59と電気的に分離され、層間絶縁膜に形成されたコンタクトホールを通じて上記各部と電気的に接続されている。このような構造により、第1レベルシフト素子51aが構成されている。なお、ここでは、第1レベルシフト素子51aについて説明したが、第2、第3レベルシフト素子51b、51cはすべて同じ断面構造であり、図2−bに示す構造となっている。
【0061】
また、第4ドライバ31dおよび第4論理回路41dは、図2−cに示される低電位基準回路部LVを構成する部分であり、第4ドライバ31dはローサイドドライバとして働く。これら第4ドライバ31dおよび第4論理回路41dを構成する各素子は、第1ドライバ31aおよび第1論理回路41aと同様である。なお、図2−cでは、第4ドライバ31aおよび第1論理回路41aについて説明したが、第5、第6ドライバ31e、31fおよび第5、第6論理回路41e、41fはすべて同じ断面構造であり、図2−cに示す構造となっている。
【0062】
このような構造により、本実施形態の半導体装置1の素子構造が構成されている。このような半導体装置1では、高電位基準回路部HVおよび低電位基準回路部LVを構成する各素子に備えられたn+型埋込領域32b、42b、43bやn型ガードリング32c、42c、43cにより、低インピーダンスな電流経路を構成することできる。このため、埋込酸化膜2bによる寄生容量を起因とした変位電流をn型ガードリング32c、42c、43cに接続される端子(以下、ガードリング端子という)から容易に引き抜くことができる。
【0063】
さらに、高耐圧MOSFET32やpチャネル型MOSFET42およびキャパシタ43がn+型埋込領域32b、42b、43bやn型ガードリング32c、42c、43cとは異なる導電型のp型ウェル32d、42d、43d内に形成されている。このため、活性層2cとp型ウェル32d、42d、43dの間に接合容量が形成される。この接合容量により、変位電流がMOSFET等の内部に流れ込む経路のインピーダンスが高くなるため、高耐圧MOSFET32やpチャネル型MOSFET42およびキャパシタ43の内部への変位電流の流入をより抑制することができる。
【0064】
また、p型ウェル42d、43dと、その中に形成されたn型ウェル42e、43eとの間にももう一つ接合容量が形成されるため、2つの接合容量が形成されることでより変位電流の流入を抑制することができる。
【0065】
そして、このような素子構造を有する半導体装置1において、次のような回路構成を採用している。図4は、上記素子構造のうちのpチャネル型MOSFET42の回路構成を示した図である。図5は、図4に示した回路構成とする場合の素子との具体的な接続形態を示した図である。なお、ここではpチャネル型MOSFET42を例に上げて説明するが、ガードリング構造が備えられた他の半導体素子の回路構成についても同様である。
【0066】
図4に示すように、pチャネル型MOSFET42は、ソース端子が接地されると共にドレイン端子がDC−DC電源などの外部電源61からの電源供給が行われる電源供給ラインに接続され、ゲート端子に制御回路50からのゲート電圧が印加されることで制御される。このような構成のpチャネル型MOSFET42において、外部電源61に繋がるラインとして、電源供給ラインとは別に、ガードリング構造を構成するn型ガードリング42cに接続されるガードリング端子固定ラインを備えてある。つまり、外部電源61から電源供給ラインとガードリング端子固定ラインとを分岐させている。そして、分岐したガードリング端子固定ラインに抵抗63およびバイパスコンデンサ64を備え、抵抗63とバイパスコンデンサ64との間がガードリング端子に接続されるようにすることで、ガードリング構造に対してバイパスコンデンサ64が並列に接続されている。これにより、電源供給ラインにおける外部電源61とpチャネル型MOSFET42との間よりもガードリング端子固定ラインにおける外部電源61とバイパスコンデンサ64との間の方の抵抗値が抵抗63によって高くされるようにしている。これにより、バイパスコンデンサ64の容量を小さくできるようにしている。このような構成により、ガードリング端子の電位が抵抗64とバイパスコンデンサとの間の電位に固定されるようにしている。
【0067】
具体的には、図3(b)および図5に示すように、pチャネル型MOSFET42のn型ガードリング42cの表面にn+型コンタクト領域42mを備えてある。そして、このn+型コンタクト領域42mに対して電極材料などが接触させられることでガードリング端子60が構成され、n+型コンタクト領域42mを介してガードリング端子60がn型ガードリング42cに電気的に接続された構造とされている。
【0068】
そして、外部電源61から分岐する2つのラインを設け、一方を電源供給ライン、他方をガードリング端子固定ラインとして、電源供給ラインにレギュレータ62が接続され、ガードリング端子固定ラインにガードリング端子60が接続されるようにしている。具体的には、電源供給ラインを通じて外部電源61に対してレギュレータ62が直接接続されており、レギュレータ62で第1定電圧に相当する電源電圧VC(例えば5V)を生成し、この電源電圧VCをn+型ウェルコンタクト領域42jに印加する。また、ガードリング端子固定ラインには抵抗63およびバイパスコンデンサ64が備えられており、これら抵抗63とバイパスコンデンサ64が直接接続されていると共に、これらの接続点にガードリング端子60が接続されることでガードリング端子60に外部電源61の発生する第2定電圧に相当する電圧GR(例えば15V)を印加する。つまり、ガードリング端子60に対して並列的にバイパスコンデンサ64を接続し、バイパスコンデンサ64によってガードリング端子60が電圧GRに固定されるようにしている。なお、ここではレギュレータ62を備えるようにしているが、図4に示したように、レギュレータ62が備えられていない構成であっても構わない。
【0069】
このような回路構成とすることにより、抵抗63とバイパスコンデンサ64とによるRC回路により、外部電源61にノイズが乗っても、RC回路の時定数に応じてノイズを抑制できるため、回路誤動作を防止することが可能となる。
【0070】
そして、このような回路構成では、電源供給ラインとガードリング端子固定ラインとに分けることができ、ガードリング端子固定ラインに備えられた抵抗63には、電源供給ラインに流れる大電流が流れないようにできる。つまり、電源供給ラインとガードリング端子固定ラインとは外部電源61と抵抗63との間において分岐しているため、抵抗63には電源供給ラインに流れる大電流が流れず、ガードリング端子固定ラインに流れる小電流のみが流れるようにできる。このため、ガードリング端子60の電位を固定するラインに備えられる抵抗63の抵抗値を大きくすることが可能となり、抵抗62が電源供給ラインに備えられる場合と比較して、バイパスコンデンサ64の容量を小さくしてもノイズ抑制のために必要なRC回路の時定数を得ることができる。したがって、バイパスコンデンサ64をディスクリート部品としなくても良い回路構成とすることが可能となる。
【0071】
以上説明したように、本実施形態では、外部電源61に接続されるラインを電源供給ラインとガードリング端子固定ラインとを分岐し、電源供給ラインの電流が流れないガードリング端子固定ラインに抵抗63を備えるようにしている。このため、バイパスコンデンサ64をディスクリート部品としなくても良い回路構成とすることが可能となる。よって、寄生容量もしくは接合容量を充放電する変位電流が素子領域に流れることを抑制することで回路誤動作を防止しつつ、RC回路により外部電源にノイズが乗ったときの回路の誤作動も防止し、かつ、バイパスコンデンサをディスクリート部品としなくても良い回路構成を有する半導体装置1とすることができる。
【0072】
なお、各MOSFETなどのゲートに対してサージ保護のための保護ダイオードを接続するようにする場合があるが、この保護ダイオードのキャパシタ成分では十分な容量を得ることができず、バイパスコンデンサとすることはできない。このことから、本実施形態のようにバイパスコンデンサ64を構成することで、保護ダイオードのキャパシタ成分では得られない十分な容量を得ることができる。
【0073】
(第2実施形態)
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対してバイパスコンデンサ64の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
【0074】
図6は、本実施形態にかかる半導体装置1を示した図であり、図6(a)は回路構成を示した断面図、図6(b)は上面レイアウト図である。図6(a)は、図6(b)のD−D’断面に相当する。本図でも、半導体素子として、pチャネル型MOSFET42を例に挙げて、pチャネル型MOSFET42の回路構成を示してあるが、他の半導体素子についても同様の構成を採用できる。
【0075】
この図に示すように、本実施形態では、トレンチ分離構造3を容量として機能させ、バイパスコンデンサ64としている。具体的には、半導体素子を囲むように配置されるトレンチ分離構造3を2重に配置し、トレンチ分離構造3を挟んで半導体素子に隣接している領域、つまり2重のトレンチ分離構造3によって挟まれた領域において、活性層2cの表面に第1コンタクト領域に相当するn+型コンタクト領域66を備えている。そして、n+型コンタクト領域66がガードリング端子固定ラインを通じて接地されるようにしている。これにより、ガードリング端子固定ラインが抵抗63→ガードリング端子60→n+型コンタクト領域42m→n型ガードリング42c→トレンチ分離構造3にて構成されるバイパスコンデンサ64→活性層2c→n+型コンタクト領域66を通る経路で構成されるようにしている。
【0076】
このように、トレンチ分離構造3によってバイパスコンデンサ64を構成することもできる。このような構成とすれば、半導体装置1を構成するICチップ内部にバイパスコンデンサ64を構成することも可能となる。なお、トレンチ分離構造3は、一般的にはトレンチ内を酸化膜およびPoly−Siにて埋め込んだ構造によって構成されるが、例えばこのような構造によりバイパスコンデンサ64を構成できる。
【0077】
(第2実施形態の変形例)
上記第2実施形態では、トレンチ分離構造3がトレンチ内の酸化膜およびPoly−Siにて埋め込んだ構造によって構成される場合について説明したが、より大きな容量を得るためにトレンチ分離構造3を構成する材料を変更しても良い。
【0078】
図7は、トレンチ分離構造3を構成する材料を変更する場合の半導体装置1を示した図であり、図7(a)は回路構成を示した断面図、図7(b)は上面レイアウト図である。図7(a)は、図7(b)のE−E’断面に相当する。
【0079】
この図に示すように、トレンチ表面を酸化膜3aで覆うと共に、酸化膜3aの表面に高誘電率膜3bを形成し、トレンチ内をこれら酸化膜3aおよび酸化膜3aよりも誘電率の高い高誘電率膜3bで埋め込むことで、トレンチ分離構造3を構成している。このようなトレンチ分離構造3によってバイパスコンデンサ64を構成すれば、よりバイパスコンデンサ64の容量値を大きくすることが可能となる。
【0080】
(第3実施形態)
本発明の第3実施形態について説明する。本実施形態は、第2実施形態に対してバイパスコンデンサ64の構成を変更したものであり、その他に関しては第2実施形態と同様であるため、第2実施形態と異なる部分についてのみ説明する。
【0081】
図8は、本実施形態にかかる半導体装置1を示した図であり、図8(a)は回路構成を示した断面図、図8(b)は上面レイアウト図である。本図でも、半導体素子として、pチャネル型MOSFET42を例に挙げて、pチャネル型MOSFET42の回路構成を示してあるが、他の半導体素子についても同様の構成を採用できる。
【0082】
この図に示すように、本実施形態でも、トレンチ分離構造3をバイパスコンデンサ64として用いているが、トレンチ分離構造3を複数個用いてバイパスコンデンサ64を構成することで、バイパスコンデンサ64の容量値を大きくしている。具体的には、半導体素子を囲むように多重(本実施形態では3重)のトレンチ分離構造3を配置し、各トレンチ分離構造3によって区画される各領域において、活性層2cの表面にn+型コンタクト領域66を備え、各トレンチ分離構造3を容量として、各容量が並列接続されるようにしている。このように、バイパスコンデンサ64を複数個のトレンチ分離構造3によって構成し、各トレンチ分離構造3を並列接続する回路構成とすることで、バイパスコンデンサ64の容量値をより大きくすることができる。
【0083】
なお、本実施形態のような構造について、図7に示したように、トレンチ分離構造3がトレンチ内を酸化膜3aと高誘電率膜3bで埋め込んだ構造としても良い。このようにすれば、バイパスコンデンサ64の容量値をさらに大きくすることができる。また、図8(a)、(b)に示した数以上のトレンチ分離構造3を並列的に接続してバイパスコンデンサ64を構成すれば、さらにバイパスコンデンサ64の容量値を大きくすることも可能である。
【0084】
(第4実施形態)
本発明の第4実施形態について説明する。本実施形態も、第2実施形態に対してバイパスコンデンサ64の構成を変更したものであり、その他に関しては第2実施形態と同様であるため、第2実施形態と異なる部分についてのみ説明する。
【0085】
図9は、本実施形態にかかる半導体装置1を示した図であり、図9(a)は回路構成を示した断面図、図9(b)は上面レイアウト図である。本図でも、半導体素子として、pチャネル型MOSFET42を例に挙げて、pチャネル型MOSFET42の回路構成を示してあるが、他の半導体素子についても同様の構成を採用できる。
【0086】
この図に示すように、本実施形態でも、トレンチ分離構造3をバイパスコンデンサ64として用いているが、トレンチ分離構造3を酸化膜3aとPoly−Si3cにて構成し、かつ、Poly−Si3cの両側に位置するトレンチ両側面の酸化膜3aを容量として機能させ、バイパスコンデンサ64が構成されるようにしている。具体的には、トレンチ分離構造3を挟んで半導体素子に隣接している領域の活性層2cの表面にn+型コンタクト領域66を備えるのに加えて、トレンチ分離構造3の内部のPoly−Si3cの表面にも第2コンタクト領域に相当するn+型コンタクト領域67を形成し、各酸化膜3aが並列接続されるようにすることでバイパスコンデンサ64を構成するようにしている。
【0087】
このように、トレンチ分離構造3に含まれるトレンチ両側面の酸化膜3aを容量とすることで二つの容量を構成することができ、それを用いてバイパスコンデンサ64を構成するようにしても良い。このようにすれば、第1実施形態のようにトレンチ分離構造3によって1つの容量を構成する場合と同面積でも、より大きな容量値を得ることが可能となる。
【0088】
(他の実施形態)
上記各実施形態では、n型ガードリング32c、42c、43cとして、半導体素子の外周全体を囲む構造を例に挙げたが、半導体素子の外周全体でなくとも、外周の一部に形成することでも変位電流の引き抜き効果を得ることができる。
【0089】
上記各実施形態では、n+型埋込領域42bを形成したpチャネル型MOSFET42を例に挙げて説明したが、図10に示すようにn+型埋込領域無しでn型ガードリング42cのみを備えた構成としてもよく、あるいは、低電位基準回路部LVおよび高電位基準回路部HV内に形成される素子の一部がn+型埋込領域を備えた構造としていても良い。また、半導体装置1に備えられた各半導体素子については一例を示したに過ぎず、他の半導体素子についても本発明を適用することができる。例えば、第1導電型をn型、第2導電型をp型とすると、pチャネル型MOSFET42の場合には、第2導電型であるp型チャネルを構成する半導体素子となるが、各構成の導電型を反対にし、第1導電型をp型、第2導電型をn型として、n型チャネルを構成するNチャネル型MOSFETについても本発明を適用できる。
【0090】
さらに、上記各実施形態では、SOI基板2を用いて半導体装置1を構成する場合について説明したが、SOI基板2に代えて、シリコン基板に対してエピタキシャル層を成長させたエピ基板などを用いて半導体装置1を構成しても良い。図11は、半導体基板としてエピ基板を用いた場合の半導体装置1の断面図である。この図に示すように、第1導電型の基板2dの上に、第2導電型の半導体層2cを形成した半導体基板を用いて、上記の構造を構成しても良い。この場合にも、トレンチ分離構造3によって絶縁分離された素子形成領域を構成すれば、トレンチ分離構造3にて上記第2〜第4実施形態で説明したようなバイパスコンデンサ64を構成することができる。
【0091】
また、上記各実施形態では、n型ガードリング32c、42c、43cを第1ウェルとなるp型ウェル32d、42d、43dよりも深くなるようにしたが、必ずしも深くなくても良い。
【0092】
また、上記各実施形態では、バイパスコンデンサ64をトレンチ分離構造によって構成している場合について説明したが、トレンチ分離構造以外の構造のキャパシタンスであっても構わない。例えば、基板表面に絶縁膜を介してポリシリコンを成膜し、更にポリシリコンの上に絶縁膜を介してポリシリコンを成膜することで構成するポリシリコンキャパシタを適用することができる。また、ポリシリコンキャパシタと同様の構造をポリシリコンの代わりにメタルを使用して構成したメタルキャパシタを適用することもできる。これらの場合についても、ポリシリコン間もしくはメタル間の絶縁膜を高誘電率膜によって構成することでよりバイパスコンデンサの容量値を大きくすることが可能となる。
【0093】
なお、バイパスコンデンサ64については、複数の半導体素子に対して1つ設けられるような共通のものであっても良いし、半導体素子毎に個々に備えられるものであっても構わない。
【0094】
同様に、抵抗63についても、様々な形態のものを適用することができる。例えば、基板表面の配線パターンにより構成した配線抵抗、層間絶縁膜などを介して積層した薄膜抵抗、半導体基板内に形成される拡散抵抗など、どのようなものであっても構わない。また、抵抗63は、配線抵抗、薄膜抵抗、半導体基板内に形成される拡散抵抗のいずれか1つによって構成されていても良いし、これらのうちのいずれか複数の組み合わせによって構成されていても良い。
【0095】
さらに、上記各実施形態では、半導体素子を囲むトレンチ分離構造3を上面形状が四角形となるようにしたが、四角形以外の形状とすることもできる。例えば、pチャネルMOSFET42を囲むトレンチ分離構造3を図12(a)に示すように八角形としたり、図12(b)に示すように円形とすることもできる。このような形状にすると、トレンチ分離構造3を角部の角度をより鈍角にした形状や、角部を失くした形状にできるため、電界集中を緩和することが可能となり、トレンチ分離構造3の絶縁破壊を抑制することが可能となる。なお、ここではpチャネル型MOSFET42を例に上げて説明したが、他の半導体素子の回路構成についても同様の構造を適用できる。
【符号の説明】
【0096】
1 半導体装置
2 SOI基板
2c 活性層
3 トレンチ分離構造
32 高耐圧MOSFET
32c n型ガードリング
32d p型ウェル
42 pチャネル型MOSFET
43 キャパシタ
42c、43c n型ガードリング
60 ガードリング端子
61 外部電源
62 レギュレータ
63 抵抗
64 バイパスコンデンサ
66、67 n+型コンタクト領域
【技術分野】
【0001】
本発明は、埋込絶縁膜を有するSOI(Silicon on insulator)構造の導体基板(以下、SOI基板という)もしくはシリコン等からなる半導体基板に対してエピタキシャル層を成長させたエピ基板に対して、例えば低電位基準回路、高電位基準回路などを構成する半導体素子が設けられた半導体装置に関するものである。
【背景技術】
【0002】
従来、例えば特許文献1、2に、埋込絶縁膜を有するSOI基板の活性層に対して、低電位基準回路や高電位基準回路を設けた構造の半導体装置が開示されている。この半導体装置は、例えばモータ等の負荷を駆動させるためのインバータ制御用の素子等に用いられる。
【0003】
従来では、インバータの駆動には、図13に示すように、モータ100の駆動を行うインバータ回路101のハイサイド側のIGBT102aを駆動する高電圧基準回路に相当する高電圧基準ゲート駆動回路103とローサイド側のIGBTを駆動する低電圧基準回路に相当する低電位基準ゲート駆動回路104を備えると共に、これらの間にレベルシフト素子105a、105bおよび制御回路106が備えられたHVIC(High Voltage Integrated Circuit)が用いられている。このHVICでは、レベルシフト素子105a、105bを通じて信号伝達を行うことにより高電位基準回路と低電位基準回路における基準電圧のレベルシフトを行っている。このようなHVICでは、インバータの小型化のために1チップ化が進められている。さらに、IGBTと還流ダイオードまで1チップ内に備えた1チップインバータ化も進められている。
【0004】
しかしながら、このように1チップ化したHVICでは、高電位基準回路と低電位基準回路との間で電位の干渉が発生し、回路を誤動作させるという問題があった。このため、従来では、JI分離構造、誘電体分離構造、SOI基板を用いたトレンチ分離構造(例えば、特許文献1参照)などにより素子分離を行っている。ところが、高電位基準回路のIGBTを駆動するための出力部の電位を高電位側の基準とするための仮想GND電位にする必要があるため、上記したいずれの素子分離構造においてもレベルシフトにおける低電位(例えば0V)から高電位(例えば750V)に切り替えるときに高電圧(例えば1200Vを超える電圧)が数十kV/μsecという早い立ち上がり速度で生じ、大きな電位振幅が生じる。この立ち上がりの早い高電圧サージ(以下、立ち上がり時間に対する電圧上昇が高いことからdv/dtサージという)を回路の誤動作無く扱うことは難しい。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2006−093229号公報
【特許文献2】特開2009−147119号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
上述した素子分離手法の中では、SOI基板を用いたトレンチ分離構造が最もノイズに強く、素子分離としては最もポテンシャルが高いと考えられる。しかしながら、SOI基板を用いたトレンチ分離構造のHVICにおいても、dv/dtサージが印加された際に支持基板を介して電位が干渉し、支持基板と活性層との間に配置された埋込酸化膜(BOX:Buried Oxide)にて形成される寄生容量を充放電する変位電流が発生し、回路を誤動作させてしまうという問題が生じた。図14は、変位電流が発生する様子を示したHVICの断面図である。この図に示すように、例えば、高電位基準回路部HVの仮想GND電位とされる部位から埋込酸化膜を介して支持基板に流れたのち、再び埋込酸化膜を介して低電位基準回路部LVのGND電位とされる部位に流れ込むという経路で変位電流が発生する。
【0007】
このような回路の誤作動の問題は、埋込酸化膜を厚くして寄生容量を低減したり、支持基板側の不純物濃度を下げて高抵抗にして変位電流の伝播を低減することで抑制可能である。しかしながら、高増幅率のアンプ回路等を集積する場合には僅かな変位電流でも誤動作の要因となり、完全な対策は難しい。
【0008】
そこで、本出願人は、寄生容量もしくは接合容量を充放電する変位電流が素子領域に流れることを抑制し、回路誤動作を防止できる構造として、半導体素子と半導体素子の周囲を囲むトレンチ分離構造との間にn型ガードリングを備え、かつ、半導体素子をn型ガードリングと異なる導電型であるp型ウェル内に形成する構造について出願している(特願2010−108529)。
【0009】
このように、n型ガードリングを備えることにより、低インピーダンスな電流経路を構成しているため、埋込酸化膜による寄生容量を起因とした変位電流をn型ガードリングに接続される端子(以下、ガードリング端子という)から容易に引き抜くことが可能になる。また、半導体素子をp型ウェルの中に形成することで、埋込絶縁膜による寄生容量を起因とする変位電流を効果的に引き抜くことができ、素子領域への変位電流の流入を抑制することができる。したがって、変位電流が素子領域に流れ込むことによる回路の誤作動を防止することが可能となる。
【0010】
上記の構造を採用する場合、ガードリング端子を回路内最高電位に接続するために、例えば外部電源に接続することになる。このため、上記の構造とすることで、変位電流による回路誤動作については防止できるものの、ガードリング端子に接続されている外部電源にノイズが乗った場合、半導体素子内部に電流が流れ込み、アナログ回路などが誤動作するという問題が発生し得る。
【0011】
このような問題を解決するためには、次のような回路構成を採用することが考えられる。図15は、pチャネル型MOSFETに対して回路誤動作を防止する構成を採用したときの図である。この図に示すように、DC−DC電源などの外部電源110から抵抗111を介して定電圧を生成するためのレギュレータ112とガードリング端子113に電源電圧が印加されるようにし、レギュレータ112やガードリング端子113に対して並列的にバイパスコンデンサ114を接続する。そして、レギュレータ112を介してコレクタ端子115にレギュレータ112が生成する電圧(例えば5V)を印加すると共に、ガードリング端子113に外部電源110の電圧(例えば15V)を印加する。このような回路構成とすることにより、抵抗111とバイパスコンデンサ114とによるRC回路により、外部電源110にノイズが乗っても、RC回路の時定数に応じてノイズを抑制できるため、回路誤動作を防止することが可能となる。
【0012】
しかし、電源供給ラインには大きな電流が流れ、電圧ドロップを起こすので抵抗111を大きな抵抗値のものにすることができない。このため、大容量のバイパスコンデンサ114が必要になり、バイパスコンデンサ114を外付けのディスクリート部品で構成するなどによって対策しなければならなくなり、部品点数の増加ひいてはコスト増大を招くという問題がある。
【0013】
なお、ここでは、SOI基板を用いる場合に埋込絶縁膜にて構成される寄生容量を要因とする変位電流について説明した。しかしながら、第1導電型の基板上に該基板とは異なる第2導電型の半導体層をエピタキシャル成長させたエピ基板でも、基板と半導体層とのPN接合によって構成される接合容量について、変位電流が発生するという問題が発生し得る。
【0014】
本発明は上記点に鑑みて、寄生容量もしくは接合容量を充放電する変位電流が素子領域に流れることを抑制することで回路誤動作を防止しつつ、RC回路により外部電源にノイズが乗ったときの回路誤作動も防止し、かつ、バイパスコンデンサをディスクリート部品としなくても良い回路構成を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0015】
上記目的を達成するため、請求項1に記載の発明では、半導体素子(32、42、43)を形成した半導体基板に対して、半導体素子の外周全体または外周の一部にガードリング(32c、42c、43c)を形成した構造において、電源(61)が発生する電圧に基づいて半導体素子に対して第1定電圧(VC)を印加する電源供給ラインと、ガードリングとの接続端子となるガードリング端子(60)に対して第2定電圧(GR)を印加するガードリング端子固定ラインとを有し、電源から電源供給ラインとガードリング端子固定ラインとが分岐し、分岐したガードリング端子固定ラインにカードリングに並列にバイパスコンデンサ(64)が備えられていると共に、ガードリング端子固定ラインにおける電源からバイパスコンデンサ間に抵抗(63)が備えられていることを特徴としている。
【0016】
このように、半導体素子の外周全体または外周の一部にガードリングを備えることで、埋込絶縁膜による寄生容量もしくは接合容量を起因とする変位電流を効果的に引き抜くことができ、素子領域への変位電流の流入を抑制することができる。このガードリングは、半導体素子の外周全体でなくとも、外周の一部に形成することでも変位電流の引き抜き効果を得ることができる。また、電源から電源供給ラインとガードリング端子固定ラインとを分岐させ、分岐したガードリング端子固定ラインに抵抗およびバイパスコンデンサを備え、ガードリング端子の電位が抵抗とバイパスコンデンサの間の電位に固定されるようにしている。このため、抵抗には電源供給ラインに流れる大電流が流れず、ガードリング端子固定ラインに流れる小電流のみが流れるようにできる。したがって、バイパスコンデンサをディスクリート部品としなくても良い回路構成とすることが可能となる。
【0017】
よって、寄生容量もしくは接合容量を充放電する変位電流が素子領域に流れることを抑制することで回路誤動作を防止しつつ、RC回路により外部電源にノイズが乗ったときの回路の誤作動も防止し、かつ、バイパスコンデンサをディスクリート部品としなくても良い回路構成を有する半導体装置とすることができる。
【0018】
請求項2に記載の発明では、電源供給ラインにおける電源から半導体素子の間よりもガードリング端子固定ラインにおける電源からバイパスコンデンサ間の方が抵抗によって抵抗値が高くされていることを特徴としている。
【0019】
このように、抵抗値を大きくすることで、バイパスコンデンサの容量を小さくすることができる。
【0020】
具体的には、請求項3に記載の発明では、SOI基板(2)の活性層(2c)に対して半導体素子(32、42、43)を形成すると共に、該半導体素子を絶縁分離領域(3)によって囲んだ構造において、活性層内に、活性層とは異なる導電型の第1導電型の第1ウェル(32d、42d、43d)を有し、半導体素子は、第1ウェル内に形成されており、第1ウェルの外周全体または外周の一部に、かつ、活性層よりも導電率が高く形成されたガードリング(32c、42c、43c)を有すると共に、電源(61)が発生する電圧に基づいて半導体素子に対して第1定電圧(VC)を印加する電源供給ラインと、ガードリングとの接続端子となるガードリング端子(60)に対して第2定電圧(GR)を印加するガードリング端子固定ラインとを有し、電源から電源供給ラインとガードリング端子固定ラインとが分岐し、分岐したガードリング端子固定ラインに抵抗(63)およびバイパスコンデンサ(64)が備えられ、ガードリング端子の電位が抵抗とバイパスコンデンサとの間の電位に固定されることを特徴としている。
【0021】
このように、活性層よりも導電率が高いガードリングを備え、さらに、半導体素子を第1ウェルの中に形成することで、埋込絶縁膜による寄生容量を起因とする変位電流を効果的に引き抜くことができ、素子領域への変位電流の流入を抑制することができる。このガードリングは、半導体素子の外周全体でなくとも、外周の一部に形成することでも変位電流の引き抜き効果を得ることができる。また、電源から電源供給ラインとガードリング端子固定ラインとを分岐させ、分岐したガードリング端子固定ラインに抵抗およびバイパスコンデンサを備え、ガードリング端子の電位が抵抗とバイパスコンデンサとの間の電位に固定されるようにしている。このため、抵抗には電源供給ラインに流れる大電流が流れず、ガードリング端子固定ラインに流れる小電流のみが流れるようにできる。したがって、バイパスコンデンサをディスクリート部品としなくても良い回路構成とすることが可能となる。
【0022】
よって、寄生容量を充放電する変位電流が素子領域に流れることを抑制することで回路誤動作を防止しつつ、RC回路により外部電源にノイズが乗ったときの回路の誤作動も防止し、かつ、バイパスコンデンサをディスクリート部品としなくても良い回路構成を有する半導体装置とすることができる。
【0023】
また、請求項4に記載の発明では、第1導電型の第1半導体層と、第1半導体層上に形成される第2導電型の第2半導体層から構成される基板を用いて、第2半導体層(2e)に対して半導体素子(32、42、43)を形成すると共に、該半導体素子を絶縁分離領域(3)によって囲んだ構造において、第2半導体層内に、該第2半導体層とは異なる導電型である第1導電型の第1ウェル(32d、42d、43d)を有し、半導体素子は、第1ウェル内に形成され、第1ウェルの外周全体または外周の一部に、かつ、第2半導体層よりも導電率が高く形成されたガードリング(32c、42c、43c)を有すると共に、電源(61)が発生する電圧に基づいて半導体素子に対して第1定電圧(VC)を印加する電源供給ラインと、ガードリングとの接続端子となるガードリング端子(60)に対して第2定電圧(GR)を印加するガードリング端子固定ラインとを有し、電源から電源供給ラインとガードリング端子固定ラインとが分岐し、分岐したガードリング端子固定ラインに抵抗(63)およびバイパスコンデンサ(64)が備えられ、ガードリング端子の電位が抵抗とバイパスコンデンサとの間の電位に固定されることを特徴としている。
【0024】
このように、第1導電型の基板上に第2導電型の半導体層を形成した半導体基板を用いる場合においても、請求項3に記載の場合と同様に、接合容量を起因とする変位電流を効果的に引き抜くことができ、素子領域への変位電流の流入を抑制することができる。また、抵抗には電源供給ラインに流れる大電流が流れず、ガードリング端子固定ラインに流れる小電流のみが流れるようにできるため、バイパスコンデンサをディスクリート部品としなくても良い回路構成とすることが可能となる。したがって、請求項3と同様の効果を得ることができる。
【0025】
請求項5に記載の発明では、半導体素子を囲むように半導体層に形成したトレンチ内に絶縁膜を配置することで半導体素子が形成される素子形成領域を形成し、該素子形成領域を該素子形成領域の外部から絶縁分離するトレンチ分離構造(3)を備え、該トレンチ分離構造によってバイパスコンデンサが構成されていることを特徴としている。
【0026】
このように、トレンチ分離構造によってバイパスコンデンサを構成することもできる。このような構成とすれば、半導体装置を構成するICチップ内部にバイパスコンデンサを構成することも可能となる。
【0027】
この場合、例えば、請求項6に記載したように、トレンチ分離構造を少なくとも2重構造で形成し、半導体層のうちトレンチ分離構造の間に配置される部分の表面に第1コンタクト領域(66)を備え、抵抗からガードリング端子、ガードリング、トレンチ分離構造にて構成されるバイパスコンデンサ、半導体層のうちトレンチ分離構造の間に配置される部分、第1コンタクト領域を順に通じる経路を含んでガードリング端子固定ラインが構成されるようにすることができる。
【0028】
請求項7に記載の発明では、トレンチ分離構造は、多重構造で構成されており、バイパスコンデンサは、多重構造とされた該トレンチ分離構造が並列接続された構造とされていることを特徴としている。
【0029】
このように、バイパスコンデンサを複数個のトレンチ分離構造によって構成し、各トレンチ分離構造を並列接続する回路構成とすることで、バイパスコンデンサの容量値をより大きくすることができる。
【0030】
請求項8に記載の発明では、トレンチ分離構造は、トレンチ側面に形成された酸化膜(3a)と該酸化膜(3a)よりも誘電率の高い高誘電率膜(3b)とを絶縁膜として用いて、トレンチ内を埋め込んだ構造とされていることを特徴としている。
【0031】
このようなトレンチ分離構造によってバイパスコンデンサを構成すれば、よりバイパスコンデンサの容量値を大きくすることが可能となる。
【0032】
請求項9に記載の発明では、トレンチ分離構造は、絶縁膜としてトレンチの両側面に形成された酸化膜(3a)と、該酸化膜(3a)の表面に配置されたPoly−Si(3c)とを有し、酸化膜およびPoly−Siによってトレンチ内が埋め込まれた構造とされており、Poly−Siの表面に第2コンタクト領域(67)が形成され、該第2コンタクト領域を通じた経路でガードリング端子固定ラインが構成され、トレンチの両側面に形成された酸化膜によって2つの容量を構成することでバイパスコンデンサが構成されていることを特徴としている。
【0033】
このように、トレンチ分離構造に含まれるトレンチ両側面の酸化膜を容量とすることで二つの容量を構成することができ、それを用いてバイパスコンデンサを構成するようにしても良い。このようにすれば、トレンチ分離構造3によって1つの容量を構成する場合と同面積でも、より大きな容量値を得ることが可能となる。
【0034】
なお、トレンチ分離構造については、請求項10に記載したように、例えば、上面形状が四角形、八角形および円形などとすることができる。八角形や円形とすれば、トレンチ分離構造を角部の角度をより鈍角にした形状や、角部を失くした形状にできるため、電界集中を緩和することが可能となり、トレンチ分離構造の絶縁破壊を抑制することが可能となる。
【0035】
また、請求項11に記載したように、ポリシリコンキャパシタ、もしくはメタルキャパシタによってバイパスコンデンサを構成することもでき、その場合にも、請求項12に記載したように、ポリシリコン間もしくはメタル間に配置された絶縁膜が酸化膜よりも誘電率の高い高誘電率膜によって構成されるようにすることができる。
【0036】
このようなバイパスコンデンサについては、複数の半導体素子に対して共通のものとして備えられるようにしても良いが、請求項13に記載したように、半導体素子毎に個々に備えられるようにすることもできる。
【0037】
また、抵抗についても、請求項14に記載したように、配線抵抗と積層した薄膜抵抗もしくは拡散抵抗のいずれか1つもしくはいずれか複数の組み合わせによって構成されていることができる。
【0038】
請求項15に記載の発明では、ガードリング(32c、42c、43c)は、第1ウェルよりも深く形成されていることを特徴としている。このように、ガードリング(32c、42c、43c)については第1ウェルよりも深くなるように形成することができる。
【0039】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【0040】
【図1】本発明の第1実施形態にかかる半導体装置の上面レイアウト図である。
【図2−a】図1に示す半導体装置のA−A’断面図である。
【図2−b】図1に示す半導体装置のB−B’断面図である。
【図2−c】図1に示す半導体装置のC−C’断面図である。
【図3】(a)は、高耐圧MOSFET32の上面レイアウト図、(b)は、pチャネル型MOSFET42の上面レイアウト図、(c)は、キャパシタ43の上面レイアウト図である。
【図4】pチャネル型MOSFET42の回路構成を示した図である。
【図5】図4に示した回路構成とする場合の素子との具体的な接続形態を示した図である。
【図6】本発明の第2実施形態にかかる半導体装置1を示した図であり、(a)は回路構成を示した断面図、(b)は上面レイアウト図である。
【図7】第2実施形態の変形例で説明する半導体装置1を示した図であり、(a)は回路構成を示した断面図、(b)は上面レイアウト図である。
【図8】本発明の第3実施形態にかかる半導体装置1を示した図であり、(a)は回路構成を示した断面図、(b)は上面レイアウト図である。
【図9】本発明の第4実施形態にかかる半導体装置1を示した図であり、(a)は回路構成を示した断面図、(b)は上面レイアウト図である。
【図10】他の実施形態で説明するpチャネル型MOSFET42の回路構成を示した図である。
【図11】半導体基板としてエピ基板を用いた場合の半導体装置の断面図である。
【図12】他の実施形態で説明するpチャネル型MOSFET42の上面レイアウト図である。
【図13】HVICを用いたインバータ駆動回路の模式図である。
【図14】変位電流が発生する様子を示したHVICの断面図である。
【図15】pチャネル型MOSFETに対して回路誤動作を防止する回路構成を採用したときの図である。
【発明を実施するための形態】
【0041】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【0042】
(第1実施形態)
本発明の第1実施形態について説明する。本実施形態では、半導体装置として、モータ等を駆動するためのインバータドライバICが1チップ上に構成された場合を例に挙げて説明する。
【0043】
図1は、本実施形態にかかる半導体装置の上面レイアウト図である。また、図2−a〜図2−cは、それぞれ、図1に示す半導体装置のA−A’断面、B−B’断面、C−C’断面に相当する断面図である。
【0044】
以下、これらの図を参照して、本実施形態の半導体装置の構成について説明する。なお、以下の説明では、図2の紙面上方を半導体装置の表面側、紙面下方を半導体装置の裏面側として説明する。
【0045】
図1に示した本実施形態の半導体装置1は、図示しない三相モータを駆動するためのインバータ回路を構成するものである。この半導体装置1は、直列接続した上下アームが三相分並列接続されると共に、三相分の上下アーム、つまり6個分のアームを制御する回路が備えられた構成とされている。三相分の上アームと三相分の下アームは、交互にレイアウトされ、本実施形態では図1の紙面左から順に上アームと下アームが交互に配置されている。
【0046】
具体的には、半導体装置1には、第1〜第6還流ダイオード11a〜11f、第1〜第6IGBT21a〜21f、第1〜第6ドライバ31a〜31f、第1〜第6論理回路41a〜41fおよび制御回路50が備えられている。そして、制御回路50によって各構成要素に備えられる半導体素子を制御することで、上アームと下アームとの中間電位を三相モータのU相、V相、W相の各相に順番に入れ替えながら印加し、三相モータを駆動する。
【0047】
上アームと下アームに備えられる各構成要素は基本的には同じであるが、上アームに備えられる第1〜第3ドライバ31a〜31cおよび第1〜第3論理回路41a〜41cは、高電位を基準として作動する高電位基準回路部HVを構成し、下アームに備えられる第4〜第6ドライバ31d〜31fおよび第4〜第6論理回路41d〜41fは、低電位を基準として作動する低電位基準回路部LVを構成している。これらに関しては、基準とする電位が大きく異なっているため、基準とする電位をシフトすることが必要となる。このため、各上下アームの間には、第1〜第3レベルシフト素子51a〜51cが備えられている。
【0048】
図2−a〜図2−cに示されるように、半導体装置1は、SOI基板2を用いて形成されている。SOI基板2は、シリコン基板などで構成された支持基板2aの表面に埋込酸化膜2bを介してシリコン層にて構成される活性層2cが備えられた構成とされている。活性層2cには、埋込酸化膜2bまで達するトレンチ分離構造3が形成されており、このトレンチ分離構造3によって半導体装置1の各構成要素に備えられる各種半導体素子が電気的に絶縁分離されている。トレンチ分離構造3は、例えばトレンチ内を酸化膜およびPoly−Siにて埋め込んだ構造によって構成されている。なお、ここではトレンチ分離構造3によって絶縁分離領域を構成しているが、他の素子分離構造を採用することもできる。
【0049】
図2−aに示されるように、第1還流ダイオード11aは、活性層2cにて構成されるn-型ドリフト層12内に形成されている。n-型ドリフト層12の表層部には、p+型アノード層13およびn+型カソード層14が互いに離間して備えられている。p+型アノード層13は、p+型アノード層13よりも低不純物濃度とされたp型層15によって囲まれており、n+型カソード層14は、n+型カソード層14よりも低不純物濃度とされたn型層16によって囲まれている。このような構造により、第1還流ダイオード11aが構成されている。なお、ここでは、第1還流ダイオード11aについて説明したが、第2〜第6還流ダイオード11b〜11fはすべて同じ断面構造であり、図2−aに示す構造となっている。
【0050】
第1IGBT21aも、活性層2cにて構成されるn-型ドリフト層22内に形成されている。n-型ドリフト層22の表層部には、p型ベース領域23とp+型コレクタ領域24が互いに離間して形成されていると共に、p型ベース領域23に囲まれるようにn+型エミッタ領域25が形成されている。p型ベース領域23の表面にはp+型コンタクト領域26が形成されており、p+型コレクタ領域24の周囲にはこのp+型コレクタ領域24を囲むようにn型バッファ層27を形成してある。また、p型ベース領域23のうちn+型エミッタ領域25とp+型コレクタ領域24の間に位置する部分をチャネル領域として、当該チャネル領域の表面上にゲート絶縁膜28を介してゲート電極29が形成されている。そして、図示しないが、n+型エミッタ領域25およびp+型コンタクト領域26に電気的に接続されるエミッタ電極が形成されていると共に、p+型コレクタ領域24と電気的に接続されるコレクタ電極が形成されている。これらエミッタ電極およびコレクタ電極は、層間絶縁膜によってゲート電極29と電気的に分離され、層間絶縁膜に形成されたコンタクトホールを通じて上記各部と電気的に接続されている。このような構造により、第1IGBT21aが構成されている。なお、ここでは、第1IGBT21aについて説明したが、第2〜第6IGBT21b〜21fはすべて同じ断面構造であり、図2−aに示す構造となっている。
【0051】
第1ドライバ31aおよび第1論理回路41aは、高電位基準回路部HVを構成する部分であり、第1ドライバ31aはハイサイドドライバとして働く。第1ドライバ31aには高耐圧MOSFET32が備えられており、第1論理回路41aには、MOSFET42およびキャパシタ43が備えられている。図3(a)〜(c)に、高耐圧MOSFET32、MOSFET42およびキャパシタ43の上面レイアウト図を示し、図2−aおよび図3(a)〜(c)を用いて、これらの構造について説明する。
【0052】
高耐圧MOSFET32は、活性層2cにて構成されるn-型ドリフト層32a内に形成される。n-型ドリフト層32aのうち埋込酸化膜2b側となる裏面には、活性層2cよりも高不純物濃度とされたn+型埋込領域32bが形成されている。また、図3(a)に示すようにn-型ドリフト層32aのうち高耐圧MOSFET32を形成する領域を囲み、かつ、図2−aに示すようにn-型ドリフト層32aの表面からn+型埋込領域32bに達するように、活性層2cよりも導電率が高いn型ガードリング32cが形成されている。n型ガードリング32cは、例えば、ピーク濃度が8×1019cm-3、幅が7.4μm、接合深さ8.0μmで構成されている。これらn+型埋込領域32bおよびn型ガードリング32cは、後述する電圧GRが印加されている。そして、これらn+型埋込領域32bおよびn型ガードリング32cにて囲まれたn-型ドリフト層32a内において、p型ウェル32dが形成され、このp型ウェル32d内に高耐圧MOSFET32を構成する各部が形成されている。
【0053】
すなわち、p型ウェル32dの表層部には、互いに分離されたn+型ソース領域32eおよびn+型ドレイン領域32fが形成されている。n+型ドレイン領域32fの周囲は、n+型ドレイン領域32fよりも低不純物濃度とされたバッファ層として機能するn型ウェル32gにて囲まれている。また、n+型ソース領域32eの周囲は、p型ウェル32dよりも高不純物濃度とされたp型領域32hにて囲まれている。そして、p型ウェル32dのうちn+型ソース領域32eとn型ウェル32gとの間に配置された部分の表層部をチャネル領域として、このチャネル領域の表面にゲート絶縁膜32iを介してゲート電極32jが形成されている。
【0054】
また、図示しないが、n+型ソース領域32eおよびp型領域32hに電気的に接続されるソース電極が形成されていると共に、n+型ドレイン領域32fと電気的に接続されるドレイン電極が形成されている。これらエミッタ電極およびコレクタ電極は、層間絶縁膜によってゲート電極32jと電気的に分離され、層間絶縁膜に形成されたコンタクトホールを通じて上記各部と電気的に接続されている。さらに、p型ウェル32dの外縁部の一部にp+型ウェルコンタクト領域32kが形成されており、このp+型ウェルコンタクト領域32kを通じてp型ウェル32dがGND電位に固定されている。このような構造により、高耐圧MOSFET32が構成されている。
【0055】
pチャネル型MOSFET42は、活性層2cにて構成されるn-型層42a内に形成される。n-型層42aのうち埋込酸化膜2b側となる裏面には、活性層2cよりも高不純物濃度とされたn+型埋込領域42bが形成されている。また、図3(b)に示すように、n-型層42aのうちpチャネル型MOSFET42を形成する領域を囲み、かつ、n-型層42aの表面からn+型埋込領域42bに達するように、活性層2cよりも導電率が高いn型ガードリング42cが形成されている。これらn+型埋込領域42bおよびn型ガードリング42cは、後述する電圧GRが印加されている。そして、これらn+型埋込領域42bおよびn型ガードリング42cにて囲まれたn-型層42a内において、p型ウェル42dが形成され、このp型ウェル42d内にpチャネル型MOSFET42を構成する各部が形成されている。
【0056】
すなわち、p型ウェル42dの表層部には、n型ウェル42eが形成され、このn型ウェル42e内に、互いに離間したp+型ソース領域42fとp+型ドレイン領域42gが形成されている。また、n型ウェル42eのうちp+型ソース領域42fとp+型ドレイン領域42gの間に位置する部分をチャネル領域として、当該チャネル領域の表面上にゲート絶縁膜42hを介してゲート電極42iが形成されている。さらに、n型ウェル42eの外縁部には、n型ウェル42eよりも高不純物濃度とされたn+型ウェルコンタクト領域42jが形成され、このn+型ウェルコンタクト領域42jを通じてn型ウェル42eにも電源電圧VCが印加されている。また、p型ウェル42dの外縁部にはp+型ウェルコンタクト領域42kが形成されており、このp+型ウェルコンタクト領域42kを通じてp型ウェル42dがGND電位に固定されている。このような構造により、pチャネル型MOSFET42が構成されている。
【0057】
キャパシタ43は、ドープトPoly−Siにて構成される二層poly型キャパシタである。活性層2cにて構成されるn-型層43a内に形成される。n-型層43aのうち埋込酸化膜2b側となる裏面には、活性層2cよりも高不純物濃度とされたn+型埋込領域43bが形成されている。また、図3(c)に示すように、n-型層43aのうちキャパシタ43を形成する領域を囲み、かつ、n-型層43aの表面からn+型埋込領域43bに達するように、活性層2cよりも導電率が高いn型ガードリング43cが形成されている。これらn+型埋込領域43bおよびn型ガードリング43cは、後述する電圧GRが印加されている。そして、これらn+型埋込領域43bおよびn型ガードリング43cにて囲まれたn-型層43a内において、p型ウェル43dが形成され、このp型ウェル43d内にキャパシタ43を構成する各部が形成されている。
【0058】
すなわち、p型ウェル43dの表層部には、n型ウェル43eが形成され、このn型ウェル43e内に、LOCOS酸化膜43fを介してドープトPoly−Siで構成された第1電極43gと絶縁膜43hおよびドープトPoly−Siで構成された第2電極43iが積層された構造とされている。また、n型ウェル43eの外縁部には、n型ウェル43eよりも高不純物濃度とされたn+型ウェルコンタクト領域43jが形成され、このn+型ウェルコンタクト領域43jを通じてn型ウェル43eにも電源電圧VCが印加されている。また、p型ウェル43dの外縁部にはp+型ウェルコンタクト領域43kが形成されており、このp+型ウェルコンタクト領域43kを通じてp型ウェル43dがGND電位に固定されている。このような構造により、絶縁膜43hを容量膜とし、第1、第2電極43g、43iを両電極とするキャパシタ43が構成されている。
【0059】
なお、ここでは、第1ドライバ31aおよび第1論理回路41aについて説明したが、第2、第3ドライバ31b、31cおよび第2、第3論理回路41b、41cはすべて同じ断面構造であり、図2−aに示す構造となっている。
【0060】
図2−bに示されるように、第1レベルシフト素子51aは、高耐圧LDMOSにて構成されており、活性層2cにて構成されるn-型ドリフト層52内に形成されている。n-型層52の表層部には、p型ベース領域53とn+型ドレイン領域54が互いに離間して形成されていると共に、p型ベース領域53に囲まれるようにn+型ソース領域55が形成されている。p型ベース領域53の表面にはp+型コンタクト領域56が形成されており、n+型ドレイン領域54の周囲にはこのn+型ドレイン領域54を囲むようにn型バッファ層57を形成してある。また、p型ベース領域53のうちn+型ソース領域55とn+型ドレイン領域54の間に位置する部分をチャネル領域として、当該チャネル領域の表面上にゲート絶縁膜58を介してゲート電極59が形成されている。そして、図示しないが、n+型ソース領域55およびp+型コンタクト領域56に電気的に接続されるソース電極が形成されていると共に、n+型ドレイン領域54と電気的に接続されるドレイン電極が形成されている。これらソース電極およびドレイン電極は、層間絶縁膜によってゲート電極59と電気的に分離され、層間絶縁膜に形成されたコンタクトホールを通じて上記各部と電気的に接続されている。このような構造により、第1レベルシフト素子51aが構成されている。なお、ここでは、第1レベルシフト素子51aについて説明したが、第2、第3レベルシフト素子51b、51cはすべて同じ断面構造であり、図2−bに示す構造となっている。
【0061】
また、第4ドライバ31dおよび第4論理回路41dは、図2−cに示される低電位基準回路部LVを構成する部分であり、第4ドライバ31dはローサイドドライバとして働く。これら第4ドライバ31dおよび第4論理回路41dを構成する各素子は、第1ドライバ31aおよび第1論理回路41aと同様である。なお、図2−cでは、第4ドライバ31aおよび第1論理回路41aについて説明したが、第5、第6ドライバ31e、31fおよび第5、第6論理回路41e、41fはすべて同じ断面構造であり、図2−cに示す構造となっている。
【0062】
このような構造により、本実施形態の半導体装置1の素子構造が構成されている。このような半導体装置1では、高電位基準回路部HVおよび低電位基準回路部LVを構成する各素子に備えられたn+型埋込領域32b、42b、43bやn型ガードリング32c、42c、43cにより、低インピーダンスな電流経路を構成することできる。このため、埋込酸化膜2bによる寄生容量を起因とした変位電流をn型ガードリング32c、42c、43cに接続される端子(以下、ガードリング端子という)から容易に引き抜くことができる。
【0063】
さらに、高耐圧MOSFET32やpチャネル型MOSFET42およびキャパシタ43がn+型埋込領域32b、42b、43bやn型ガードリング32c、42c、43cとは異なる導電型のp型ウェル32d、42d、43d内に形成されている。このため、活性層2cとp型ウェル32d、42d、43dの間に接合容量が形成される。この接合容量により、変位電流がMOSFET等の内部に流れ込む経路のインピーダンスが高くなるため、高耐圧MOSFET32やpチャネル型MOSFET42およびキャパシタ43の内部への変位電流の流入をより抑制することができる。
【0064】
また、p型ウェル42d、43dと、その中に形成されたn型ウェル42e、43eとの間にももう一つ接合容量が形成されるため、2つの接合容量が形成されることでより変位電流の流入を抑制することができる。
【0065】
そして、このような素子構造を有する半導体装置1において、次のような回路構成を採用している。図4は、上記素子構造のうちのpチャネル型MOSFET42の回路構成を示した図である。図5は、図4に示した回路構成とする場合の素子との具体的な接続形態を示した図である。なお、ここではpチャネル型MOSFET42を例に上げて説明するが、ガードリング構造が備えられた他の半導体素子の回路構成についても同様である。
【0066】
図4に示すように、pチャネル型MOSFET42は、ソース端子が接地されると共にドレイン端子がDC−DC電源などの外部電源61からの電源供給が行われる電源供給ラインに接続され、ゲート端子に制御回路50からのゲート電圧が印加されることで制御される。このような構成のpチャネル型MOSFET42において、外部電源61に繋がるラインとして、電源供給ラインとは別に、ガードリング構造を構成するn型ガードリング42cに接続されるガードリング端子固定ラインを備えてある。つまり、外部電源61から電源供給ラインとガードリング端子固定ラインとを分岐させている。そして、分岐したガードリング端子固定ラインに抵抗63およびバイパスコンデンサ64を備え、抵抗63とバイパスコンデンサ64との間がガードリング端子に接続されるようにすることで、ガードリング構造に対してバイパスコンデンサ64が並列に接続されている。これにより、電源供給ラインにおける外部電源61とpチャネル型MOSFET42との間よりもガードリング端子固定ラインにおける外部電源61とバイパスコンデンサ64との間の方の抵抗値が抵抗63によって高くされるようにしている。これにより、バイパスコンデンサ64の容量を小さくできるようにしている。このような構成により、ガードリング端子の電位が抵抗64とバイパスコンデンサとの間の電位に固定されるようにしている。
【0067】
具体的には、図3(b)および図5に示すように、pチャネル型MOSFET42のn型ガードリング42cの表面にn+型コンタクト領域42mを備えてある。そして、このn+型コンタクト領域42mに対して電極材料などが接触させられることでガードリング端子60が構成され、n+型コンタクト領域42mを介してガードリング端子60がn型ガードリング42cに電気的に接続された構造とされている。
【0068】
そして、外部電源61から分岐する2つのラインを設け、一方を電源供給ライン、他方をガードリング端子固定ラインとして、電源供給ラインにレギュレータ62が接続され、ガードリング端子固定ラインにガードリング端子60が接続されるようにしている。具体的には、電源供給ラインを通じて外部電源61に対してレギュレータ62が直接接続されており、レギュレータ62で第1定電圧に相当する電源電圧VC(例えば5V)を生成し、この電源電圧VCをn+型ウェルコンタクト領域42jに印加する。また、ガードリング端子固定ラインには抵抗63およびバイパスコンデンサ64が備えられており、これら抵抗63とバイパスコンデンサ64が直接接続されていると共に、これらの接続点にガードリング端子60が接続されることでガードリング端子60に外部電源61の発生する第2定電圧に相当する電圧GR(例えば15V)を印加する。つまり、ガードリング端子60に対して並列的にバイパスコンデンサ64を接続し、バイパスコンデンサ64によってガードリング端子60が電圧GRに固定されるようにしている。なお、ここではレギュレータ62を備えるようにしているが、図4に示したように、レギュレータ62が備えられていない構成であっても構わない。
【0069】
このような回路構成とすることにより、抵抗63とバイパスコンデンサ64とによるRC回路により、外部電源61にノイズが乗っても、RC回路の時定数に応じてノイズを抑制できるため、回路誤動作を防止することが可能となる。
【0070】
そして、このような回路構成では、電源供給ラインとガードリング端子固定ラインとに分けることができ、ガードリング端子固定ラインに備えられた抵抗63には、電源供給ラインに流れる大電流が流れないようにできる。つまり、電源供給ラインとガードリング端子固定ラインとは外部電源61と抵抗63との間において分岐しているため、抵抗63には電源供給ラインに流れる大電流が流れず、ガードリング端子固定ラインに流れる小電流のみが流れるようにできる。このため、ガードリング端子60の電位を固定するラインに備えられる抵抗63の抵抗値を大きくすることが可能となり、抵抗62が電源供給ラインに備えられる場合と比較して、バイパスコンデンサ64の容量を小さくしてもノイズ抑制のために必要なRC回路の時定数を得ることができる。したがって、バイパスコンデンサ64をディスクリート部品としなくても良い回路構成とすることが可能となる。
【0071】
以上説明したように、本実施形態では、外部電源61に接続されるラインを電源供給ラインとガードリング端子固定ラインとを分岐し、電源供給ラインの電流が流れないガードリング端子固定ラインに抵抗63を備えるようにしている。このため、バイパスコンデンサ64をディスクリート部品としなくても良い回路構成とすることが可能となる。よって、寄生容量もしくは接合容量を充放電する変位電流が素子領域に流れることを抑制することで回路誤動作を防止しつつ、RC回路により外部電源にノイズが乗ったときの回路の誤作動も防止し、かつ、バイパスコンデンサをディスクリート部品としなくても良い回路構成を有する半導体装置1とすることができる。
【0072】
なお、各MOSFETなどのゲートに対してサージ保護のための保護ダイオードを接続するようにする場合があるが、この保護ダイオードのキャパシタ成分では十分な容量を得ることができず、バイパスコンデンサとすることはできない。このことから、本実施形態のようにバイパスコンデンサ64を構成することで、保護ダイオードのキャパシタ成分では得られない十分な容量を得ることができる。
【0073】
(第2実施形態)
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対してバイパスコンデンサ64の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
【0074】
図6は、本実施形態にかかる半導体装置1を示した図であり、図6(a)は回路構成を示した断面図、図6(b)は上面レイアウト図である。図6(a)は、図6(b)のD−D’断面に相当する。本図でも、半導体素子として、pチャネル型MOSFET42を例に挙げて、pチャネル型MOSFET42の回路構成を示してあるが、他の半導体素子についても同様の構成を採用できる。
【0075】
この図に示すように、本実施形態では、トレンチ分離構造3を容量として機能させ、バイパスコンデンサ64としている。具体的には、半導体素子を囲むように配置されるトレンチ分離構造3を2重に配置し、トレンチ分離構造3を挟んで半導体素子に隣接している領域、つまり2重のトレンチ分離構造3によって挟まれた領域において、活性層2cの表面に第1コンタクト領域に相当するn+型コンタクト領域66を備えている。そして、n+型コンタクト領域66がガードリング端子固定ラインを通じて接地されるようにしている。これにより、ガードリング端子固定ラインが抵抗63→ガードリング端子60→n+型コンタクト領域42m→n型ガードリング42c→トレンチ分離構造3にて構成されるバイパスコンデンサ64→活性層2c→n+型コンタクト領域66を通る経路で構成されるようにしている。
【0076】
このように、トレンチ分離構造3によってバイパスコンデンサ64を構成することもできる。このような構成とすれば、半導体装置1を構成するICチップ内部にバイパスコンデンサ64を構成することも可能となる。なお、トレンチ分離構造3は、一般的にはトレンチ内を酸化膜およびPoly−Siにて埋め込んだ構造によって構成されるが、例えばこのような構造によりバイパスコンデンサ64を構成できる。
【0077】
(第2実施形態の変形例)
上記第2実施形態では、トレンチ分離構造3がトレンチ内の酸化膜およびPoly−Siにて埋め込んだ構造によって構成される場合について説明したが、より大きな容量を得るためにトレンチ分離構造3を構成する材料を変更しても良い。
【0078】
図7は、トレンチ分離構造3を構成する材料を変更する場合の半導体装置1を示した図であり、図7(a)は回路構成を示した断面図、図7(b)は上面レイアウト図である。図7(a)は、図7(b)のE−E’断面に相当する。
【0079】
この図に示すように、トレンチ表面を酸化膜3aで覆うと共に、酸化膜3aの表面に高誘電率膜3bを形成し、トレンチ内をこれら酸化膜3aおよび酸化膜3aよりも誘電率の高い高誘電率膜3bで埋め込むことで、トレンチ分離構造3を構成している。このようなトレンチ分離構造3によってバイパスコンデンサ64を構成すれば、よりバイパスコンデンサ64の容量値を大きくすることが可能となる。
【0080】
(第3実施形態)
本発明の第3実施形態について説明する。本実施形態は、第2実施形態に対してバイパスコンデンサ64の構成を変更したものであり、その他に関しては第2実施形態と同様であるため、第2実施形態と異なる部分についてのみ説明する。
【0081】
図8は、本実施形態にかかる半導体装置1を示した図であり、図8(a)は回路構成を示した断面図、図8(b)は上面レイアウト図である。本図でも、半導体素子として、pチャネル型MOSFET42を例に挙げて、pチャネル型MOSFET42の回路構成を示してあるが、他の半導体素子についても同様の構成を採用できる。
【0082】
この図に示すように、本実施形態でも、トレンチ分離構造3をバイパスコンデンサ64として用いているが、トレンチ分離構造3を複数個用いてバイパスコンデンサ64を構成することで、バイパスコンデンサ64の容量値を大きくしている。具体的には、半導体素子を囲むように多重(本実施形態では3重)のトレンチ分離構造3を配置し、各トレンチ分離構造3によって区画される各領域において、活性層2cの表面にn+型コンタクト領域66を備え、各トレンチ分離構造3を容量として、各容量が並列接続されるようにしている。このように、バイパスコンデンサ64を複数個のトレンチ分離構造3によって構成し、各トレンチ分離構造3を並列接続する回路構成とすることで、バイパスコンデンサ64の容量値をより大きくすることができる。
【0083】
なお、本実施形態のような構造について、図7に示したように、トレンチ分離構造3がトレンチ内を酸化膜3aと高誘電率膜3bで埋め込んだ構造としても良い。このようにすれば、バイパスコンデンサ64の容量値をさらに大きくすることができる。また、図8(a)、(b)に示した数以上のトレンチ分離構造3を並列的に接続してバイパスコンデンサ64を構成すれば、さらにバイパスコンデンサ64の容量値を大きくすることも可能である。
【0084】
(第4実施形態)
本発明の第4実施形態について説明する。本実施形態も、第2実施形態に対してバイパスコンデンサ64の構成を変更したものであり、その他に関しては第2実施形態と同様であるため、第2実施形態と異なる部分についてのみ説明する。
【0085】
図9は、本実施形態にかかる半導体装置1を示した図であり、図9(a)は回路構成を示した断面図、図9(b)は上面レイアウト図である。本図でも、半導体素子として、pチャネル型MOSFET42を例に挙げて、pチャネル型MOSFET42の回路構成を示してあるが、他の半導体素子についても同様の構成を採用できる。
【0086】
この図に示すように、本実施形態でも、トレンチ分離構造3をバイパスコンデンサ64として用いているが、トレンチ分離構造3を酸化膜3aとPoly−Si3cにて構成し、かつ、Poly−Si3cの両側に位置するトレンチ両側面の酸化膜3aを容量として機能させ、バイパスコンデンサ64が構成されるようにしている。具体的には、トレンチ分離構造3を挟んで半導体素子に隣接している領域の活性層2cの表面にn+型コンタクト領域66を備えるのに加えて、トレンチ分離構造3の内部のPoly−Si3cの表面にも第2コンタクト領域に相当するn+型コンタクト領域67を形成し、各酸化膜3aが並列接続されるようにすることでバイパスコンデンサ64を構成するようにしている。
【0087】
このように、トレンチ分離構造3に含まれるトレンチ両側面の酸化膜3aを容量とすることで二つの容量を構成することができ、それを用いてバイパスコンデンサ64を構成するようにしても良い。このようにすれば、第1実施形態のようにトレンチ分離構造3によって1つの容量を構成する場合と同面積でも、より大きな容量値を得ることが可能となる。
【0088】
(他の実施形態)
上記各実施形態では、n型ガードリング32c、42c、43cとして、半導体素子の外周全体を囲む構造を例に挙げたが、半導体素子の外周全体でなくとも、外周の一部に形成することでも変位電流の引き抜き効果を得ることができる。
【0089】
上記各実施形態では、n+型埋込領域42bを形成したpチャネル型MOSFET42を例に挙げて説明したが、図10に示すようにn+型埋込領域無しでn型ガードリング42cのみを備えた構成としてもよく、あるいは、低電位基準回路部LVおよび高電位基準回路部HV内に形成される素子の一部がn+型埋込領域を備えた構造としていても良い。また、半導体装置1に備えられた各半導体素子については一例を示したに過ぎず、他の半導体素子についても本発明を適用することができる。例えば、第1導電型をn型、第2導電型をp型とすると、pチャネル型MOSFET42の場合には、第2導電型であるp型チャネルを構成する半導体素子となるが、各構成の導電型を反対にし、第1導電型をp型、第2導電型をn型として、n型チャネルを構成するNチャネル型MOSFETについても本発明を適用できる。
【0090】
さらに、上記各実施形態では、SOI基板2を用いて半導体装置1を構成する場合について説明したが、SOI基板2に代えて、シリコン基板に対してエピタキシャル層を成長させたエピ基板などを用いて半導体装置1を構成しても良い。図11は、半導体基板としてエピ基板を用いた場合の半導体装置1の断面図である。この図に示すように、第1導電型の基板2dの上に、第2導電型の半導体層2cを形成した半導体基板を用いて、上記の構造を構成しても良い。この場合にも、トレンチ分離構造3によって絶縁分離された素子形成領域を構成すれば、トレンチ分離構造3にて上記第2〜第4実施形態で説明したようなバイパスコンデンサ64を構成することができる。
【0091】
また、上記各実施形態では、n型ガードリング32c、42c、43cを第1ウェルとなるp型ウェル32d、42d、43dよりも深くなるようにしたが、必ずしも深くなくても良い。
【0092】
また、上記各実施形態では、バイパスコンデンサ64をトレンチ分離構造によって構成している場合について説明したが、トレンチ分離構造以外の構造のキャパシタンスであっても構わない。例えば、基板表面に絶縁膜を介してポリシリコンを成膜し、更にポリシリコンの上に絶縁膜を介してポリシリコンを成膜することで構成するポリシリコンキャパシタを適用することができる。また、ポリシリコンキャパシタと同様の構造をポリシリコンの代わりにメタルを使用して構成したメタルキャパシタを適用することもできる。これらの場合についても、ポリシリコン間もしくはメタル間の絶縁膜を高誘電率膜によって構成することでよりバイパスコンデンサの容量値を大きくすることが可能となる。
【0093】
なお、バイパスコンデンサ64については、複数の半導体素子に対して1つ設けられるような共通のものであっても良いし、半導体素子毎に個々に備えられるものであっても構わない。
【0094】
同様に、抵抗63についても、様々な形態のものを適用することができる。例えば、基板表面の配線パターンにより構成した配線抵抗、層間絶縁膜などを介して積層した薄膜抵抗、半導体基板内に形成される拡散抵抗など、どのようなものであっても構わない。また、抵抗63は、配線抵抗、薄膜抵抗、半導体基板内に形成される拡散抵抗のいずれか1つによって構成されていても良いし、これらのうちのいずれか複数の組み合わせによって構成されていても良い。
【0095】
さらに、上記各実施形態では、半導体素子を囲むトレンチ分離構造3を上面形状が四角形となるようにしたが、四角形以外の形状とすることもできる。例えば、pチャネルMOSFET42を囲むトレンチ分離構造3を図12(a)に示すように八角形としたり、図12(b)に示すように円形とすることもできる。このような形状にすると、トレンチ分離構造3を角部の角度をより鈍角にした形状や、角部を失くした形状にできるため、電界集中を緩和することが可能となり、トレンチ分離構造3の絶縁破壊を抑制することが可能となる。なお、ここではpチャネル型MOSFET42を例に上げて説明したが、他の半導体素子の回路構成についても同様の構造を適用できる。
【符号の説明】
【0096】
1 半導体装置
2 SOI基板
2c 活性層
3 トレンチ分離構造
32 高耐圧MOSFET
32c n型ガードリング
32d p型ウェル
42 pチャネル型MOSFET
43 キャパシタ
42c、43c n型ガードリング
60 ガードリング端子
61 外部電源
62 レギュレータ
63 抵抗
64 バイパスコンデンサ
66、67 n+型コンタクト領域
【特許請求の範囲】
【請求項1】
半導体基板に備えられた半導体素子(32、42、43)と、
前記半導体基板に形成され、前記半導体素子の外周全体または外周の一部に形成されたガードリング(32c、42c、43c)を有すると共に、
電源(61)が発生する電圧に基づいて前記半導体素子に対して第1定電圧(VC)を印加する電源供給ラインと、前記ガードリングとの接続端子となるガードリング端子(60)に対して第2定電圧(GR)を印加するガードリング端子固定ラインとを有し、
前記電源から前記電源供給ラインと前記ガードリング端子固定ラインとが分岐し、分岐した前記ガードリング端子固定ラインに前記カードリングに並列にバイパスコンデンサ(64)が備えられていると共に、前記ガードリング端子固定ラインにおける前記電源から前記バイパスコンデンサ間に抵抗(63)が備えられていることを特徴とする半導体装置。
【請求項2】
前記電源供給ラインにおける前記電源から前記半導体素子の間よりも前記ガードリング端子固定ラインにおける前記電源から前記バイパスコンデンサ間の方が前記抵抗によって抵抗値が高くされていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
半導体層(2c)と支持基板(2a)と埋込絶縁膜(2b)から構成されるSOI基板(2)からなる半導体基板を有し、
前記半導体層内に半導体素子(32、42、43)が形成されていると共に、該半導体素子が絶縁分離領域(3)によって囲まれた素子形成領域に形成された半導体装置において、
前記半導体層内に、前記半導体層とは異なる導電型の第1導電型の第1ウェル(32d、42d、43d)を有し、
前記半導体素子は、前記第1ウェル内に形成されており、
前記第1ウェルの外周全体または外周の一部に、前記半導体層よりも導電率が高いガードリング(32c、42c、43c)を有すると共に、
電源(61)が発生する電圧に基づいて前記半導体素子に対して第1定電圧(VC)を印加する電源供給ラインと、前記ガードリングとの接続端子となるガードリング端子(60)に対して第2定電圧(GR)を印加するガードリング端子固定ラインとを有し、
前記電源から前記電源供給ラインと前記ガードリング端子固定ラインとが分岐し、分岐した前記ガードリング端子固定ラインに抵抗(63)およびバイパスコンデンサ(64)が備えられ、前記ガードリング端子の電位が前記抵抗と前記バイパスコンデンサとの間の電位に固定されることを特徴とする半導体装置。
【請求項4】
第1導電型の基板上に第2導電型の半導体層が形成された半導体基板を有し、
前記半導体層内に半導体素子(32、42、43)が形成された半導体装置において、
前記半導体層内に、該半導体層とは異なる導電型である第1導電型の第1ウェル(32d、42d、43d)を有し、
前記半導体素子は、前記第1ウェル内に形成され、
前記第1ウェルの外周全体または外周の一部に、かつ、前記半導体層よりも導電率が高いガードリング(32c、42c、43c)を有すると共に、
電源(61)が発生する電圧に基づいて前記半導体素子に対して第1定電圧(VC)を印加する電源供給ラインと、前記ガードリングとの接続端子となるガードリング端子(60)に対して第2定電圧(GR)を印加するガードリング端子固定ラインとを有し、
前記電源から前記電源供給ラインと前記ガードリング端子固定ラインとが分岐し、分岐した前記ガードリング端子固定ラインに抵抗(63)およびバイパスコンデンサ(64)が備えられ、前記ガードリング端子の電位が前記抵抗と前記バイパスコンデンサとの間の電位に固定されることを特徴とする半導体装置。
【請求項5】
前記半導体素子を囲むように前記半導体層に形成したトレンチ内に絶縁膜を配置することで前記半導体素子が形成される素子形成領域を形成し、該素子形成領域を該素子形成領域の外部から絶縁分離するトレンチ分離構造(3)を備え、該トレンチ分離構造によって前記バイパスコンデンサが構成されていることを特徴とする請求項1ないし4のいずれか1つに記載の半導体装置。
【請求項6】
前記トレンチ分離構造は、少なくとも2重構造で形成されており、
前記半導体層のうち前記トレンチ分離構造の間に配置される部分の表面に第1コンタクト領域(66)が備えられ、前記抵抗から前記ガードリング端子、前記ガードリング、前記トレンチ分離構造にて構成される前記バイパスコンデンサ、前記半導体層のうち前記トレンチ分離構造の間に配置される部分、前記第1コンタクト領域を順に通じる経路を含んで前記ガードリング端子固定ラインが構成されていることを特徴とする請求項5に記載の半導体装置。
【請求項7】
前記トレンチ分離構造は、多重構造で構成されており、
前記バイパスコンデンサは、多重構造とされた該トレンチ分離構造が並列接続された構造とされていることを特徴とする請求項5または6に記載の半導体装置。
【請求項8】
前記トレンチ分離構造は、前記トレンチ側面に形成された酸化膜(3a)と該酸化膜(3a)よりも誘電率の高い高誘電率膜(3b)とを前記絶縁膜として用いて、前記トレンチ内を埋め込んだ構造とされていることを特徴とする請求項5ないし7のいずれか1つに記載の半導体装置。
【請求項9】
前記トレンチ分離構造は、前記絶縁膜として前記トレンチの両側面に形成された酸化膜(3a)と、該酸化膜(3a)の表面に配置されたPoly−Si(3c)とを有し、前記酸化膜および前記Poly−Siによって前記トレンチ内が埋め込まれた構造とされており、
前記Poly−Siの表面に第2コンタクト領域(67)が形成され、該第2コンタクト領域を通じた経路で前記ガードリング端子固定ラインが構成され、前記トレンチの両側面に形成された前記酸化膜によって2つの容量を構成することで前記バイパスコンデンサが構成されていることを特徴とする請求項5ないし7のいずれか1つに記載の半導体装置。
【請求項10】
前記トレンチ分離構造は、上面形状が四角形、八角形および円形のいずれか1つの形状とされていることを特徴とする請求項5ないし9のいずれか1つに記載の半導体装置。
【請求項11】
前記半導体基板上に形成された、ポリシリコンと絶縁膜およびポリシリコンの積層構造により構成されるポリシリコンキャパシタ、もしくはメタルと絶縁膜およびメタルの積層構造により構成されるメタルキャパシタによって前記バイパスコンデンサが構成されていることを特徴とする請求項1ないし10のいずれか1つに記載の半導体装置。
【請求項12】
前記ポリシリコン間もしくは前記メタル間に配置された絶縁膜が酸化膜よりも誘電率の高い高誘電率膜によって構成されていることを特徴とする請求項11に記載の半導体装置。
【請求項13】
前記半導体基板上に前記半導体素子が複数備えられており、
前記バイパスコンデンサは、複数の前記半導体素子毎に個々に備えられていることを特徴とする請求項1ないし12のいずれか1つに記載の半導体装置。
【請求項14】
前記抵抗は、配線抵抗と薄膜抵抗および拡散抵抗のいずれか1つもしくはいずれか複数の組み合わせによって構成されていることを特徴とする請求項1ないし13のいずれか1つに記載の半導体装置。
【請求項15】
前記ガードリング(32c、42c、43c)は、前記第1ウェルよりも深く形成されていることを特徴とする請求項1ないし14のいずれか1つに記載の半導体装置。
【請求項1】
半導体基板に備えられた半導体素子(32、42、43)と、
前記半導体基板に形成され、前記半導体素子の外周全体または外周の一部に形成されたガードリング(32c、42c、43c)を有すると共に、
電源(61)が発生する電圧に基づいて前記半導体素子に対して第1定電圧(VC)を印加する電源供給ラインと、前記ガードリングとの接続端子となるガードリング端子(60)に対して第2定電圧(GR)を印加するガードリング端子固定ラインとを有し、
前記電源から前記電源供給ラインと前記ガードリング端子固定ラインとが分岐し、分岐した前記ガードリング端子固定ラインに前記カードリングに並列にバイパスコンデンサ(64)が備えられていると共に、前記ガードリング端子固定ラインにおける前記電源から前記バイパスコンデンサ間に抵抗(63)が備えられていることを特徴とする半導体装置。
【請求項2】
前記電源供給ラインにおける前記電源から前記半導体素子の間よりも前記ガードリング端子固定ラインにおける前記電源から前記バイパスコンデンサ間の方が前記抵抗によって抵抗値が高くされていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
半導体層(2c)と支持基板(2a)と埋込絶縁膜(2b)から構成されるSOI基板(2)からなる半導体基板を有し、
前記半導体層内に半導体素子(32、42、43)が形成されていると共に、該半導体素子が絶縁分離領域(3)によって囲まれた素子形成領域に形成された半導体装置において、
前記半導体層内に、前記半導体層とは異なる導電型の第1導電型の第1ウェル(32d、42d、43d)を有し、
前記半導体素子は、前記第1ウェル内に形成されており、
前記第1ウェルの外周全体または外周の一部に、前記半導体層よりも導電率が高いガードリング(32c、42c、43c)を有すると共に、
電源(61)が発生する電圧に基づいて前記半導体素子に対して第1定電圧(VC)を印加する電源供給ラインと、前記ガードリングとの接続端子となるガードリング端子(60)に対して第2定電圧(GR)を印加するガードリング端子固定ラインとを有し、
前記電源から前記電源供給ラインと前記ガードリング端子固定ラインとが分岐し、分岐した前記ガードリング端子固定ラインに抵抗(63)およびバイパスコンデンサ(64)が備えられ、前記ガードリング端子の電位が前記抵抗と前記バイパスコンデンサとの間の電位に固定されることを特徴とする半導体装置。
【請求項4】
第1導電型の基板上に第2導電型の半導体層が形成された半導体基板を有し、
前記半導体層内に半導体素子(32、42、43)が形成された半導体装置において、
前記半導体層内に、該半導体層とは異なる導電型である第1導電型の第1ウェル(32d、42d、43d)を有し、
前記半導体素子は、前記第1ウェル内に形成され、
前記第1ウェルの外周全体または外周の一部に、かつ、前記半導体層よりも導電率が高いガードリング(32c、42c、43c)を有すると共に、
電源(61)が発生する電圧に基づいて前記半導体素子に対して第1定電圧(VC)を印加する電源供給ラインと、前記ガードリングとの接続端子となるガードリング端子(60)に対して第2定電圧(GR)を印加するガードリング端子固定ラインとを有し、
前記電源から前記電源供給ラインと前記ガードリング端子固定ラインとが分岐し、分岐した前記ガードリング端子固定ラインに抵抗(63)およびバイパスコンデンサ(64)が備えられ、前記ガードリング端子の電位が前記抵抗と前記バイパスコンデンサとの間の電位に固定されることを特徴とする半導体装置。
【請求項5】
前記半導体素子を囲むように前記半導体層に形成したトレンチ内に絶縁膜を配置することで前記半導体素子が形成される素子形成領域を形成し、該素子形成領域を該素子形成領域の外部から絶縁分離するトレンチ分離構造(3)を備え、該トレンチ分離構造によって前記バイパスコンデンサが構成されていることを特徴とする請求項1ないし4のいずれか1つに記載の半導体装置。
【請求項6】
前記トレンチ分離構造は、少なくとも2重構造で形成されており、
前記半導体層のうち前記トレンチ分離構造の間に配置される部分の表面に第1コンタクト領域(66)が備えられ、前記抵抗から前記ガードリング端子、前記ガードリング、前記トレンチ分離構造にて構成される前記バイパスコンデンサ、前記半導体層のうち前記トレンチ分離構造の間に配置される部分、前記第1コンタクト領域を順に通じる経路を含んで前記ガードリング端子固定ラインが構成されていることを特徴とする請求項5に記載の半導体装置。
【請求項7】
前記トレンチ分離構造は、多重構造で構成されており、
前記バイパスコンデンサは、多重構造とされた該トレンチ分離構造が並列接続された構造とされていることを特徴とする請求項5または6に記載の半導体装置。
【請求項8】
前記トレンチ分離構造は、前記トレンチ側面に形成された酸化膜(3a)と該酸化膜(3a)よりも誘電率の高い高誘電率膜(3b)とを前記絶縁膜として用いて、前記トレンチ内を埋め込んだ構造とされていることを特徴とする請求項5ないし7のいずれか1つに記載の半導体装置。
【請求項9】
前記トレンチ分離構造は、前記絶縁膜として前記トレンチの両側面に形成された酸化膜(3a)と、該酸化膜(3a)の表面に配置されたPoly−Si(3c)とを有し、前記酸化膜および前記Poly−Siによって前記トレンチ内が埋め込まれた構造とされており、
前記Poly−Siの表面に第2コンタクト領域(67)が形成され、該第2コンタクト領域を通じた経路で前記ガードリング端子固定ラインが構成され、前記トレンチの両側面に形成された前記酸化膜によって2つの容量を構成することで前記バイパスコンデンサが構成されていることを特徴とする請求項5ないし7のいずれか1つに記載の半導体装置。
【請求項10】
前記トレンチ分離構造は、上面形状が四角形、八角形および円形のいずれか1つの形状とされていることを特徴とする請求項5ないし9のいずれか1つに記載の半導体装置。
【請求項11】
前記半導体基板上に形成された、ポリシリコンと絶縁膜およびポリシリコンの積層構造により構成されるポリシリコンキャパシタ、もしくはメタルと絶縁膜およびメタルの積層構造により構成されるメタルキャパシタによって前記バイパスコンデンサが構成されていることを特徴とする請求項1ないし10のいずれか1つに記載の半導体装置。
【請求項12】
前記ポリシリコン間もしくは前記メタル間に配置された絶縁膜が酸化膜よりも誘電率の高い高誘電率膜によって構成されていることを特徴とする請求項11に記載の半導体装置。
【請求項13】
前記半導体基板上に前記半導体素子が複数備えられており、
前記バイパスコンデンサは、複数の前記半導体素子毎に個々に備えられていることを特徴とする請求項1ないし12のいずれか1つに記載の半導体装置。
【請求項14】
前記抵抗は、配線抵抗と薄膜抵抗および拡散抵抗のいずれか1つもしくはいずれか複数の組み合わせによって構成されていることを特徴とする請求項1ないし13のいずれか1つに記載の半導体装置。
【請求項15】
前記ガードリング(32c、42c、43c)は、前記第1ウェルよりも深く形成されていることを特徴とする請求項1ないし14のいずれか1つに記載の半導体装置。
【図1】
【図2−a】
【図2−b】
【図2−c】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2−a】
【図2−b】
【図2−c】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2013−33917(P2013−33917A)
【公開日】平成25年2月14日(2013.2.14)
【国際特許分類】
【出願番号】特願2012−90391(P2012−90391)
【出願日】平成24年4月11日(2012.4.11)
【出願人】(000004260)株式会社デンソー (27,639)
【Fターム(参考)】
【公開日】平成25年2月14日(2013.2.14)
【国際特許分類】
【出願日】平成24年4月11日(2012.4.11)
【出願人】(000004260)株式会社デンソー (27,639)
【Fターム(参考)】
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