【課題】インダクタの下方に位置する素子分離膜に開口を設けてその開口内に半導体基板を残しつつ、インダクタの下方に位置する半導体基板に渦電流が発生することを抑制する。
【解決手段】インダクタ３００は、多層配線層２００に形成されており、素子分離膜１２の上方に位置している。開口１３は、素子分離膜１２のうち少なくとも平面視でインダクタ３００と重なる領域に形成されている。また、素子分離膜１２とインダクタ３００の間に位置するいずれの層にも、インダクタ３００と半導体基板１０の間をシールドするシールド導電部材は形成されていない。 （もっと読む）

【課題】電源電位が接地電位に対して変動するハイサイド回路又はローサイド回路において、電源電位の変動の影響を回避し、安定した基準電圧を出力することができる基準電圧回路及び半導体基板を提供する。
【解決手段】本発明は、Ｐ型半導体基板２０上のＮウェル層２１内に形成したハイサイド回路中において、Ｎウェル層２１をコレクタとし、Ｎウェル層２１内に形成したＰ領域２３をベースとし、ベースの上層に形成したＮ領域２４をエミッタとし、ハイサイド回路素子２２を構成する基板を、コレクタとしてのＮウェル層２１とで共通化した。 （もっと読む）

【課題】本発明は、半導体装置に負電流が流れた場合でも、回路素子を構成する深い半導体層の電位に対して、半導体基板の電位が低くなるのを抑制して寄生素子を作動させず、半導体装置の誤動作を防止する。
【解決手段】本発明は、ｎ型の半導体基板３と、半導体基板３の一面に形成し、接続する負荷に電力を供給する電力素子１と、ｎ型のソース・ドレイン領域を有するＭＯＳトランジスタ２ｃを少なくとも１つ含む回路素子２と、電力素子１および回路素子２に対し独立して配置したｐ型の半導体層４と、半導体基板３および半導体層４と接続する外部回路とを備えている。外部回路は、電源と、電源に一端を接続する抵抗素子と、抵抗素子の他端にアノード電極を接続し、カソード電極をＧＮＤ接地するダイオードとを有し、抵抗素子の他端に半導体層４を接続する。 （もっと読む）

【課題】配線間の寄生容量を削減可能にした半導体装置を提供する。
【解決手段】Ｘ方向に配列する複数のトランジスタについて、夫々が、対応するダミーゲートＤＧ１，ＤＧ２を挟む複数のソース拡散層Ｓ１，Ｓ２に接続する第２及び第３の金属配線Ｍ１２，Ｍ１３は、２つのＳ１，２つのＳ２に夫々接続する複数の第１のビアＶ１の両方を含む第１の幅Ｌ１と、Ｖ１を含まず、Ｌ１よりも短い第２の幅Ｌ２と、を有する。ドレイン拡散層Ｄ１に接続する第１の金属配線Ｍ１１と、Ｍ１２との間、並びにＭ１１及びＭ１３の間の夫々は、Ｌ１に対応する第１のギャップＳＰ１と、Ｌ２に対応する、Ｌ１よりも大きな第２のギャップＳＰ２と、を有する。好ましくは、Ｍ１１〜Ｍ１３の夫々と第２のビアＶ２を介して接続される第４〜第６の金属配線Ｍ２４〜Ｍ２６の夫々は、Ｌ１よりも短い第３の幅Ｌ３を有する。 （もっと読む）

【課題】回路誤動作を防止できる半導体装置を提供する。
【解決手段】低電位基準回路部ＬＶおよび高電位基準回路部ＨＶを構成する絶縁分離された半導体素子の外周に、ｎ型ガードリング４２ｃ等を形成する。また、活性層２ｃにて構成されるｎ^-型層４２ａ等の中にｐ型ウェル４２ｄ等を形成し、このｐ型ウェル４２ｄ内に半導体素子を形成する。また、外部電源６１に接続されるラインを電源供給ラインとガードリング端子固定ラインとを分岐し、電源供給ラインの電流が流れないガードリング端子固定ラインに抵抗６３を備えることで、バイパスコンデンサ６４をディスクリート部品としなくても良い回路構成とする。 （もっと読む）

【課題】縦構造キャパシタの剥離を防止し、チップサイズの増加を抑制した半導体装置を提供する。
【解決手段】半導体装置には、第１の回路の機能素子として使用される第１の縦構造キャパシタと、第２の回路の機能素子として使用され、第１の縦構造キャパシタよりも容量値の大きい第２の縦構造キャパシタと、が含まれている。半導体装置では、第１の縦構造キャパシタを、第２の縦構造キャパシタに隣接、又は、包含させるようにレイアウトする。 （もっと読む）

【課題】 寄生バイポーラの生成を抑制しつつ、開発遅延を効果的に防止できるＥＳＤ保護検証装置を提供する。
【解決手段】 回路図データを受け付ける回路図データ取得手段１１ａと、回路図データから外部端子を抽出する外部端子抽出手段１１ｂと、回路図データからＥＳＤ保護素子を抽出するＥＳＤ保護素子抽出手段１１ｃと、寄生バイポーラの発生する可能性のある２つの素子間の関係を規定した第１判定条件に基づき、第１判定条件を満たすＥＳＤ保護素子を対象素子として設定する第１判定手段１１ｄと、配置配線処理において、寄生バイポーラの発生しないように設定されたレイアウト条件を満たすように対象素子の配置処理を実行して、レイアウトデータを作成するレイアウト作成手段１１ｅと、レイアウトデータを出力するレイアウトデータ出力手段１１ｆと、を備える。 （もっと読む）

【課題】電荷転送効率が高い転送トランジスタを備える半導体集積回路を提供することを目的とする。
【解決手段】実施形態に係る半導体集積回路は、ゲート電極を有し、当該ゲート電極及び一の拡散層が第１配線でダイオード接続された転送トランジスタと、クロック信号が供給されるクロック信号線とを備え、前記クロック信号線の一部である第１部分クロック信号線の少なくとも一部が前記ゲート電極上に形成されていることを特徴とする。 （もっと読む）

【課題】ブートストラップゲインの上昇を可能にしたブートストラップ回路、当該ブートストラップ回路を用いたインバータ回路、当該インバータ回路を用いた走査回路、当該走査回路を用いた表示装置、及び、当該表示装置を有する電子機器を提供する。
【解決手段】トランジスタと、当該トランジスタの一方のゲート電極とソース／ドレイン領域との間に接続された容量とを有し、当該一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行うブートストラップ回路において、トランジスタについて、ゲート電極の中心を通る線に関してソース領域とドレイン領域とを非対称な構造にする。 （もっと読む）

【課題】充電対象素子へ充電電流を効率的に供給することが可能な半導体装置を提供する。
【解決手段】充電対象素子Ｃに充電電流を供給する半導体装置１は、第１導電型の半導体層１と、充電対象素子Ｃの第１電極に結合される第１ノードＮ１を有し、半導体層１の主表面上に形成される第２導電型の第１の半導体領域２と、電源電圧が供給される電源電位ノードＮＬ１に結合される第２ノードＮ３および第３ノードＮ４を有し、第１の半導体領域２の表面において半導体層１と間隔をあけて形成される第１導電型の第２の半導体領域３と、第２ノードＮ３および第３ノードＮ４から半導体層１への電荷キャリアの移動を制限する電荷キャリア移動制限部とを備える。 （もっと読む）

【課題】容量素子を備え、電気的特性の安定化が可能な半導体装置を提供する。
【解決手段】半導体基体１上の配線層に形成されている配線と絶縁層とからなる容量素子１０を備える。そして、容量素子１０の形成領域内の半導体基体１１上に形成されている導体パターンと、導体パターンの電位を固定するための電位固定端子２８とを備える半導体装置を構成する。 （もっと読む）

【課題】 半導体装置の小型化を実現する。
【解決手段】 第１の絶縁膜上に、島状の半導体層及び前記半導体層を囲む第２の絶縁膜を形成し、前記半導体層の上面と平面的に重なるようにして導電膜からなる抵抗素子（例えばポリシリコン抵抗素子）を配置する。 （もっと読む）

【課題】小型化を実現し得る半導体装置を提供することにある。
【解決手段】半導体基板に形成され、素子分離領域により画定された第１の素子領域１２ｂと、第１の素子領域上に形成された第１のゲート電極２１ｂと、第１のゲート電極の第１の側における第１の素子領域に形成された第１のソース領域３２Ｓと、第１のゲート電極の第２の側における第１の素子領域に形成された第１のドレイン領域３２Ｄとを有する第１のトランジスタ３６と、第１のゲート電極の第１の側における素子分離領域上に、第１のゲート電極と並行するように形成された第１のパターン３８ａと、第１のソース領域に接続された第１の導体プラグ４４ｃとを有し、第１の導体プラグは、接地線及び電源線のうちの一方に電気的に接続されており、第１のパターンは、接地線及び電源線のうちの他方に電気的に接続されている。 （もっと読む）

【課題】寄生バイポーラトランジスタのゲインを低下することにより、誤動作や動作特性の変動が少ない半導体装置及びその製造方法を得る。
【解決手段】シリコン層３の上面上には、シリコン酸化膜６が部分的に形成されている。シリコン酸化膜６上には、ポリシリコンから成るゲート電極７が部分的に形成されている。ゲート電極７の下方に存在する部分のシリコン酸化膜６は、ゲート絶縁膜として機能する。ゲート電極７の側面には、シリコン酸化膜８を挟んで、シリコン窒化膜９が形成されている。シリコン酸化膜８及びシリコン窒化膜９は、シリコン酸化膜６上に形成されている。ゲート長方向に関するシリコン酸化膜８の幅Ｗ１は、シリコン酸化膜６の膜厚Ｔ１よりも大きい。 （もっと読む）

【課題】ＥＳＤ保護回路の配線部の寄生容量を低減する。
【解決手段】一つの実施形態によれば、ＥＳＤ保護回路は、複数のダイオードから構成されるＥＳＤ保護ダイオード、第一の空隙部、及び第二の空隙部が設けられる。ＥＳＤ保護ダイオードは、信号線と低電位側電源の間に設けられ、信号線に印加される静電気が入力される。第一の空隙部は、信号線と複数のダイオードの少なくともいずれか１つを接続する第一の配線と複数のダイオードが形成される半導体基板の間に設けられる。第二の空隙部は、複数のダイオードの間を接続する第二の配線と半導体基板の間に設けられる。 （もっと読む）

【課題】ゲート配線に良好な電圧分布を形成し、挿入損失特性およびハーモニック特性を向上した高周波半導体スイッチを提供する。
【解決手段】無線通信を切り替えるための高周波半導体スイッチに含まれる電界効果型トランジスタ５０であって、基板に形成されたソース領域１００と電気的に接続され、一の方向に延びるソース配線６０と、基板に形成されたドレイン領域１１０と電気的に接続され、ソース配線と略平行に延びるドレイン配線７０と、ソース配線６０およびドレイン配線７０の間において、ソース配線６０およびドレイン配線７０と略平行に延びる平行部分１２２を有するゲート１２０と、ゲート１２０に電圧を印加するためゲート配線８０と、ゲート１２０およびゲート配線８０を電気的に接続するゲートビア８２と、を有し、平行部分１２２は、２つの端部１２６を有し、ゲートビア８２から２つの端部１２６にそれぞれ電圧の印加の経路が形成される電界効果型トランジスタ。 （もっと読む）

【課題】無駄な電流や信号の歪みを発生させることなく、抵抗素子層の周辺の半導体基板や、抵抗素子層の上部を通過する電源線、信号線等の電位によって抵抗値が変化するのを抑えることのできる抵抗素子及び反転バッファ回路を提供する。
【解決手段】抵抗素子１０は、半導体基板１４上に、第１の電極１１及び第２の電極１２を有する抵抗素子層１３が形成されている。第１の電極１１の電位によってバイアスされた第１の導電層１５と、第２の電極１２の電位によってバイアスされた第２の導電層１６とで、抵抗素子層１３の下部が均等に覆われている。このように、両端をバイアスされた抵抗素子層１３の下部又は上部の少なくとも一方を覆う第１の導電層１５及び第２の導電層１６によって、抵抗素子層１３の周辺の半導体基板１４等との電圧差による抵抗値の変化を相殺することで、抵抗値の変化を抑える。 （もっと読む）

【課題】ハイサイドスイッチの過電流の検出精度を高めることが可能なハイサイドスイッチ回路、および、そのハイサイドスイッチ回路を含む装置を提供する。
【解決手段】ハイサイドスイッチ回路１０は、入力端子１１と出力端子１２との間に電気的に接続されるスイッチ（ＭＯＳトランジスタ１５）と、ゲート制御部１６と、過電流検出部２０とを備える。過電流検出部２０は、抵抗素子２１と、比較器２２とを含む。比較器２２は、抵抗素子２１の電圧Ｖ１がしきい電圧を超える場合に、過電流を検出する。比較器２２は、過電流時の検出電圧Ｖ１がしきい電圧を上回るように、予め調整される。抵抗素子２１の抵抗値の精度が高くない場合にも、比較器２２の調整によって、過電流の検出精度が高められる。 （もっと読む）

【課題】ハイサイドスイッチの過電流が検出された場合に、ハイサイドスイッチだけでなくハイサイドスイッチに接続される回路を保護することが可能なハイサイドスイッチ回路、および、そのハイサイドスイッチ回路を含む装置を提供する。
【解決手段】ゲート電圧降圧部３１は、過電流検出部２０からの電流制限信号に応じて、ＭＯＳトランジスタ１５のゲート電圧を第１の電圧から、第１の電圧と第２の電圧との間の第３の電圧まで、第１の時間変化率で低下させる。これによりＭＯＳトランジスタ１５のオン抵抗がＭＯＳトランジスタ１５の完全オン時のオン抵抗より高くなる。ゲート電圧降圧部３２は、ゲート電圧が第３の電圧に達した後に、ゲート電圧を第３の電圧から第２の電圧まで第２の時間変化率で低下させる。第１の時間変化率は、第２の時間変化率よりも大きい。 （もっと読む）

【課題】従来技術と比較して占有面積が小さく、かつ基板電流が流れる経路の抵抗を低く抑え、寄生バイポーラトランジスタの動作を抑制することができる半導体集積回路及び半導体集積回路装置を提供する。
【解決手段】ｐ型半導体基板１０に形成されたドレイン領域Ｄ１、ソース領域Ｓ１、及びｐ型活性領域Ｂと、ドレイン領域Ｄ１とソース領域Ｓ１との間に形成されたゲート電極ＴＧ１と、ドレイン電極ＴＤ１と、ソース電極ＴＳ１と、基板電極ＴＢ１とを備えたＮＭＯＳトランジスタＭＮ１と、ソース領域Ｓ１とｐ型活性領域Ｂとの間に形成されたドレイン領域Ｄ２及びソース領域Ｓ２と、ｐ型活性領域Ｂと、ドレイン領域Ｄ２とソース領域Ｓ２との間に形成されたゲート電極ＴＧ２と、ドレイン電極ＴＤ２と、ソース電極ＴＳ２と、基板電極ＴＢ２とを備えたＮＭＯＳトランジスタＭＮ２とを備え、ＮＭＯＳトランジスタＭＮ２は、基板電極ＴＢ１とソース電極ＴＳ１との間に接続される。 （もっと読む）