ブートストラップ回路、インバータ回路、走査回路、表示装置、及び、電子機器
【課題】ブートストラップゲインの上昇を可能にしたブートストラップ回路、当該ブートストラップ回路を用いたインバータ回路、当該インバータ回路を用いた走査回路、当該走査回路を用いた表示装置、及び、当該表示装置を有する電子機器を提供する。
【解決手段】トランジスタと、当該トランジスタの一方のゲート電極とソース／ドレイン領域との間に接続された容量とを有し、当該一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行うブートストラップ回路において、トランジスタについて、ゲート電極の中心を通る線に関してソース領域とドレイン領域とを非対称な構造にする。
【解決手段】トランジスタと、当該トランジスタの一方のゲート電極とソース／ドレイン領域との間に接続された容量とを有し、当該一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行うブートストラップ回路において、トランジスタについて、ゲート電極の中心を通る線に関してソース領域とドレイン領域とを非対称な構造にする。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、ブートストラップ回路、インバータ回路、走査回路、表示装置、及び、電子機器に関する。
【背景技術】
【０００２】
ブートストラップ回路は、トランジスタと、当該トランジスタのゲート電極と一方のソース／ドレイン領域との間に接続された容量とを有し、当該一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う回路である。このブートストラップ回路は、種々の電子回路において広く用いられている。ブートストラップ回路を用いた電子回路としては、一例として、ブートストラップ動作を利用したインバータ回路が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１８８７４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ブートストラップ回路において、トランジスタの一方のソース／ドレイン電極の電位の変動量ΔＶsに対するゲート電極の電位の変動量ΔＶgの比率（＝ΔＶg／ΔＶs）がブートストラップゲインＧBSTとなる。このブートストラップゲインＧBSTは、１（１００％）が理想値である。しかし、トランジスタのゲートノード（電極）には、回路構成によって種々の寄生容量が付く。そして、これら寄生容量が存在することで、ブートストラップゲインＧBSTが低下する。
【０００５】
本開示は、ブートストラップゲインを上昇させることを可能にしたブートストラップ回路、当該ブートストラップ回路を用いたインバータ回路、当該インバータ回路を用いた走査回路、当該走査回路を用いた表示装置、及び、当該表示装置を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本開示は、
トランジスタと、当該トランジスタのゲート電極と一方のソース／ドレイン領域との間に接続された容量とを有し、当該一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行うブートストラップ回路において、
前記トランジスタについて、ゲート電極の中心を通る線に関してソース領域とドレイン領域とを非対称な構造にした
構成を採っている。
【０００７】
このブートストラップ回路を用いてインバータ回路を構成することができる。また、このインバータ回路を用いて走査回路を構成することができる。また、この走査回路を用いて表示装置を構成することができる。また、この表示装置を、各種の電子機器において、その表示部として用いることができる。
【０００８】
ブートストラップ回路において、ブートストラップ動作を行うトランジスタのソース領域とドレイン領域とがゲート電極の中心を通る線に関して非対称な構造になっていることで、ゲート電極とソース領域とのオーバーラップ量と、ゲート電極とドレイン領域とのオーバーラップ量とが異なる。これにより、ゲート電極とソース／ドレイン領域との間に付く寄生容量は、オーバーラップ量が小さい方の容量値が、オーバーラップ量が大きい容量値よりも小さくなる。そして、オーバーラップ量が小さい方のソース／ドレイン領域を、容量が接続されない側のソース／ドレイン領域とすることで、当該ソース／ドレイン領域側の寄生容量はブートストラップゲインを上げる方向に作用するため、ブートストラップゲインが上昇する。
【発明の効果】
【０００９】
本開示によれば、ブートストラップ回路を構成するトランジスタについて、ソース領域とドレイン領域とをゲート電極の中心を通る線に関して非対称な構造にすることで、ブートストラップゲインを上昇させることが可能になる。
【図面の簡単な説明】
【００１０】
【図１】本開示が適用されるインバータ回路の回路構成の一例を示す回路図である。
【図２】Ｎ段目のインバータ回路における各部の信号波形を示すタイミング波形図である。
【図３】ブートストラップ回路の入力ノードに付く寄生容量について説明する回路図である。
【図４】ブートストラップ動作を行うトランジスタのソース領域とドレイン領域との関係を示す平面パターン図である。
【図５】実施形態の具体例に係るインバータ回路の構成例を示す回路図である。
【図６】本開示が適用されるアクティブマトリクス型有機ＥＬ表示装置の基本的な構成の概略を示すシステム構成図である。
【図７】画素（画素回路）の具体的な回路構成の一例を示す回路図である。
【図８】本開示が適用される有機ＥＬ表示装置の基本的な回路動作の説明に供するタイミング波形図である。
【図９】本開示が適用される有機ＥＬ表示装置の基本的な回路動作の動作説明図（その１）である。
【図１０】本開示が適用される有機ＥＬ表示装置の基本的な回路動作の動作説明図（その２）である。
【図１１】駆動トランジスタの閾値電圧Ｖthのばらつきに起因する課題の説明（Ａ）、及び、駆動トランジスタの移動度μのばらつきに起因する課題の説明（Ｂ）に供する特性図である。
【図１２】走査回路の回路構成の一例を示すブロック図であり、（Ａ）は書込み走査回路の場合を示し、（Ｂ）は電源供給走査回路の場合を示している。
【図１３】本開示が適用されるテレビジョンセットの外観を示す斜視図である。
【図１４】本開示が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。
【図１５】本開示が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。
【図１６】本開示が適用されるビデオカメラの外観を示す斜視図である。
【図１７】本開示が適用される携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【発明を実施するための形態】
【００１１】
以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
１．本開示が適用されるインバータ回路
１−１．回路構成
１−２．回路動作
１−３．寄生容量に起因する不具合
２．実施形態の説明
２−１．トランジスタ構造
２−２．インバータ回路
３．本開示が適用される表示装置
３−１．システム構成
３−２．基本的な回路動作
３−３．実施例１（画素回路への適用）
３−４．実施例２（走査回路への適用）
３−５．他の適用例
４．電子機器
５．本開示の構成
【００１２】
＜１．本開示が適用されるインバータ回路＞
［１−１．回路構成］
図１は、本開示が適用されるインバータ回路の回路構成の一例を示す回路図である。図１に示すように、本適用例に係るインバータ回路８０は、同じ導電型のトランジスタ、即ち、片チャネルのトランジスタを用いた回路構成となっている。
【００１３】
インバータ回路８０を構成するトランジスタとして、例えば、ＴＦＴ（Thin Film Transistor；薄膜トランジスタ）を用いることができ、また本例では、Ｎチャネル型のトランジスタを用いるものとする。従って、以下では、トランジスタの正側電源ＶDD側のソース／ドレイン電極（領域）をドレイン電極（領域）と呼び、負側電源ＶSS側のソース／ドレイン電極（領域）をソース電極（領域）と呼ぶこととする。
【００１４】
インバータ回路を片チャネル（Ｎチャネルのみ、または、Ｐチャネルのみ）のトランジスタを用いて構成すれば、両チャネルのトランジスタを用いて構成する場合に比べて製造コストを低減できる。また、インバータ回路を片チャネルのトランジスタを用いて構成する場合、インバータ回路の回路動作を確実なものにするために、片チャネルのトランジスタと容量素子との組み合わせによる回路構成が採られる。
【００１５】
図１において、例えば３つのトランジスタ８１，８２，８３は、各ゲート電極が回路入力端子８４に接続され、各ソース電極が負側電源ＶSSに接続されている。トランジスタ８１のドレイン電極は、トランジスタ８５のゲート電極に接続されている。トランジスタ８５は、ドレイン電極が正側電源ＶDDに接続され、ソース電極がトランジスタ８２のドレイン電極に接続されている。すなわち、トランジスタ８５とトランジスタ８２とは、正側電源ＶDD−負側電源ＶSS間に直列に接続された構成となっている。
【００１６】
トランジスタ８５のゲート電極とソース電極との間には容量８６が接続されている。トランジスタ８５は、ゲート−ソース間に接続された容量８６と共にブートストラップ回路８７を構成している。このブートストラップ回路８７は、トランジスタ８５のソース電極（ソース領域）の電位（即ち、ソース電位）の変動に応じてゲート電極の電位（即ち、ゲート電位）が変動するブートストラップ動作を行う。
【００１７】
ブートストラップ回路８７の出力ノードＢであるトランジスタ８５のソース電極には、トランジスタ８８のゲート電極が接続されている。このトランジスタ８８は、ドレイン電極が正側電源ＶDDに接続され、ソース電極がトランジスタ８３のドレイン電極に接続されている。すなわち、トランジスタ８８とトランジスタ８３とは、正側電源ＶDD−負側電源ＶSS間に直列に接続された構成となっている。トランジスタ８８のゲート電極とソース電極との間には容量８９が接続されている。そして、トランジスタ８８のソースノードが本インバータ回路８０の出力ノードとなり、回路出力端子９０に接続されている。
【００１８】
ブートストラップ回路８７の入力ノードＡであるトランジスタ８５のゲート電極には、ブートストラップ動作に先立って、トランジスタ８５のゲート−ソース間電圧を所定の電圧に設定する電圧設定部９１が接続されている。この電圧設定部９１は、一定の電圧を出力する固定電源９２とトランジスタ８５のゲート電極との間に直列に接続されたトランジスタ９３，９４と、トランジスタ９３に対して並列に接続された容量９５とから構成されている。
【００１９】
上記構成のインバータ回路８０は、例えばシフトレジスタを用いて成る走査回路において、シフトレジスタの各シフト段（転送段）の後段に配されるインバータ回路として用いることができる。走査回路に用いた場合において、図１に示すインバータ回路８０は、Ｎ段目のシフト段の後段に配されるＮ段目のインバータ回路である。そして、電圧設定部９１のトランジスタ９４のゲート電極には、（Ｎ−１）段目のシフト段の出力ＯＵＴ(N-1)の反転出力信号ＸＯＵＴ(N-1)が入力される。一方、トランジスタ９３のゲート電極には、所定のタイミングで選択信号ＳＥＬが入力される。
【００２０】
図２は、Ｎ段目のインバータ回路８０における各部の信号波形を示すタイミング波形図である。図２には、Ｎ段目の入力信号ＩＮ(N)、（Ｎ−１）段目のシフト段の反転出力信号ＸＯＵＴ(N-1)、選択信号ＳＥＬ、Ｎ段目の出力信号ＯＵＴ(N)、ブートストラップ回路８７の入力ノードＡの電位ＶA、及び、出力ノードＢの電位ＶBの各波形を示している。
【００２１】
［１−２．回路動作］
続いて、上記構成のインバータ回路８０において、回路入力端子８４を介して入力される入力信号ＩＮ(N)がアクティブ（本例では、高レベル）状態になったとき、及び、非アクティブ（本例では、低レベル）状態になったときの回路動作について、図２のタイミング波形図を用いて説明する。ここで、高レベルとは正側電源ＶDDのレベル（電位）を言い、低レベルとは負側の電源ＶSSのレベルを言うものとする。
【００２２】
（入力信号ＩＮ(N)がアクティブ状態になったとき）
時刻ｔ1で入力信号ＩＮ(N)が低レベルから高レベルに遷移すると、負側電源ＶSS側の３つのトランジスタ８１，８２，８３が導通状態になる。トランジスタ８３が導通状態になることで、回路出力端子９０から導出される出力信号ＯＵＴ(N)が低レベル（即ち、ＶSSレベル）となる。また、トランジスタ８１，８２が導通状態になることで、入力ノードＡ及び出力ノードＢは、負側の電源電位ＶSSに固定される。これにより、正側電源ＶDD側の２つのトランジスタ８５，８８は共に非導通状態になる。
【００２３】
この状態において、時刻ｔ2で（Ｎ−１）段目のシフト段の反転出力信号ＸＯＵＴ(N-1)が低レベルから高レベルに遷移すると、電圧設定部９１のトランジスタ９４が導通状態になるため、容量９５に保持されている所定の電圧がトランジスタ８５のゲート電極に与えられる。尚、電圧設定部９１において、容量９５には、選択信号ＳＥＬによるトランジスタ９３の駆動の下に固定電源９２の電圧が保持されている。従って、トランジスタ８５のゲート電極に与えられる所定の電圧は、固定電源９２の電圧ということになる。
【００２４】
そして、所定の電圧、即ち、固定電源９２の電圧がトランジスタ８５のゲート電極に与えられることで、当該トランジスタ８５が導通状態になるため、正側電源ＶDDから負側電源ＶSSに向けて貫通電流が流れる。尚、トランジスタ８５のゲート電極に与えられた電圧は、容量８６に保持される。
【００２５】
（入力信号ＩＮ(N)が非アクティブ状態になったとき）
次に、時刻ｔ3で入力信号ＩＮ(N)が高レベルから低レベルに遷移すると、負側電源ＶSS側の３つのトランジスタ８１，８２，８３が全て非導通状態になる。このとき、容量８６には電圧設定部９１から与えられた所定の電圧が保持されているため、トランジスタ８５が導通状態になる。
【００２６】
そして、出力ノードＢの電位が上昇することで、トランジスタ８８のゲート−ソース間電圧が大きくなるため、初段のトランジスタ８５に続いて、出力段のトランジスタ８８も導通状態になる。これにより、回路出力端子９０から導出される出力信号ＯＵＴ(N)が高レベル（即ち、ＶDDレベル）となる。
【００２７】
また、ブートストラップ回路８７を構成する初段のトランジスタ８５において、出力ノードＢの電位、即ち、ソース電位の上昇（変動）に応じてゲート電位、即ち、入力ノードＡの電位が上昇（変動）するブートストラップ動作が行われる。このブートストラップ動作により、トランジスタ８５のゲート−ソース間電圧が保たれるため、トランジスタ８５は導通状態を維持し続ける。
【００２８】
［１−３．寄生容量に起因する不具合］
ところで、ブートストラップ回路８７において、トランジスタ８５のソース電位、即ち、出力ノードＢの電位ＶBの変動量（上昇量）ΔＶBに対するゲート電位、即ち、入力ノードＡの電位ＶAの変動量ΔＶAの比率（＝ΔＶA／ΔＶB）がブートストラップゲインＧBSTとなる。このブートストラップゲインＧBSTは、１（１００％）が理想値である。
【００２９】
しかし、ブートストラップ回路８７の入力ノードＡには種々の寄生容量が付く。本インバータ回路８０の回路構成の場合、ブートストラップ回路８７の入力ノードＡに付く寄生容量として、トランジスタ８５のゲート−ドレイン間の寄生容量、ゲート−ソース間の寄生容量、トランジスタ８１のゲート−ドレイン間の寄生容量、トランジスタ９４のゲート−ソース間の寄生容量等が挙げられる。また、これら寄生容量以外にも、容量８６が入力ノードＡに繋がっている。
【００３０】
ここで、図３に示すように、トランジスタ８５のゲート−ドレイン間の寄生容量の容量値をＣgd_85とし、ゲート−ソース間の寄生容量の容量値をＣgs_85とし、トランジスタ８５のゲート−ソース間に接続された容量８６の容量値をＣ1とする。また、入力ノードＡに繋がるトランジスタ８１のゲート−ドレイン間の寄生容量の容量値をＣgd_81とし、同じく入力ノードＡに繋がるトランジスタ９４のゲート−ソース間の寄生容量の容量値をＣgs_94とする。
【００３１】
このとき、ブートストラップ回路８７のブートストラップゲインＧBSTは、
ＧBST＝（Ｃgs_85＋Ｃ1）／（Ｃgs_85＋Ｃ1＋Ｃgd_85＋Ｃgd_81＋Ｃgs_94）…（１）
なる式で与えられる。この式（１）から明らかなように、ブートストラップ回路８７の入力ノードＡに付く寄生容量の容量値、特に、式（１）の分母側のみ存在する寄生容量の容量値が大きいと、ブートストラップゲインＧBSTが低くなる。
【００３２】
そして、ブートストラップゲインＧBSTが低いと、入力信号ＩＮ(N)が非アクティブ状態になったとき、即ち、入力信号ＩＮ(N)が高レベルから低レベルに遷移したとき、入力ノードＡの電位ＶAの上昇量ΔＶAが小さくなってしまう。そして、入力ノードＡの電位ＶAの上昇量ΔＶAが小さくなると、出力信号ＯＵＴ(N)として長期間に亘ってフル振幅、即ち、ＶSS−ＶDDの振幅の信号を導出することができなくなる。
【００３３】
以上では、ブートストラップ回路８７を用いたインバータ回路８０を例に挙げて、ブートストラップ回路８７の入力ノードＡに付く寄生容量に起因する不具合について説明したが、ブートストラップ回路８７単体の場合にも同様のことが言える。
【００３４】
＜２．実施形態の説明＞
本開示の実施形態では、トランジスタと、当該トランジスタのゲート電極とソース／ドレイン領域との間に接続された容量とを有するブートストラップ回路において、トランジスタについて、次のような構造とすることを特徴とする。すなわち、ブートストラップ動作を行うトランジスタについて、ゲート電極の中心を通る線に関してソース領域とドレイン領域とを非対称な構造とする。ここで、「非対称な構造」とは、厳密に非対称な構造である場合の他、実質的に液晶分子非対称な構造である場合をも含む。換言すれば、設計上あるいは製造上生ずる種々のばらつきの存在は許容される。
【００３５】
［２−１．トランジスタ構造］
図４の平面パターン図、即ち、ソース領域とドレイン領域との関係を示す平面パターン図を用いて、ブートストラップ動作を行うトランジスタの構造についてより具体的に説明する。
【００３６】
図４に示すように、ブートストラップ動作を行うトランジスタ（例えば、ＴＦＴ）８５について、ゲート電極８５１の中心、より具体的にはチャネル長Ｌの方向の中心を通る線（中心線）Ｏに関してソース領域８５２とドレイン領域８５３とを非対称な構造とする。本例の場合、ソース領域８５２の半分程度の領域がゲート電極８５１とオーバーラップしているのに対して、ドレイン領域８５３はゲート電極８５１と全くオーバーラップしていない。尚、ソース領域８５２及びドレイン領域８５３を含む半導体層とゲート電極８５１との間には絶縁膜８５４が介在している。
【００３７】
一般的に、ソース領域８５２とドレイン領域８５３とは同じサイズに形成される。そして、ソース領域８５２とドレイン領域８５３との間の中心線Ｐに関してソース領域８５２とドレイン領域８５３とは対称な構造となっている。このような対称構造の通常のトランジスタにあっては、ゲート電極８５１の中心線Ｏとソース領域８５２−ドレイン領域８５３間の中心線Ｐとが一致している。そして、ゲート電極８５１とソース領域８５２とのオーバーラップ量と、ゲート電極８５１とドレイン領域８５３とのオーバーラップ量とはほぼ等しくなる。
【００３８】
これに対して、本実施形態に係るトランジスタ構造にあっては、ゲート電極８５１の中心線Ｏに関してソース領域８５２とドレイン領域８５３とが非対称な構造となっているため、ソース領域８５２−ドレイン領域８５３間の中心線Ｐはゲート電極８５１の中心線Ｏに対してずれることになる。このとき、ゲート電極８５１とドレイン領域８５３とのオーバーラップ量が、ゲート電極８５１とソース領域８５２とのオーバーラップ量に比べて小さくなる方向に中心線Ｐがずれるようにする。
【００３９】
すなわち、ソース領域８５３とドレイン領域８５３とがゲート電極８５１の中心線Ｏに関して非対称な構造であることで、ゲート電極８５１とソース領域８５２とのオーバーラップ量と、ゲート電極８５１とドレイン領域８５３とのオーバーラップ量とが異なることになることになる。本例の場合は、ゲート電極８５１とドレイン領域８５３とのオーバーラップ量が、ゲート電極８５１とソース領域８５２とのオーバーラップ量に比べて小さくなる。
【００４０】
これにより、ゲート電極８５１とソース領域８５２／ドレイン領域８５３との間に付く（寄生する）寄生容量は、オーバーラップ量が小さい方の容量値が、オーバーラップ量が大きい方の容量値よりも小さくなる。具体的には、ゲート電極８５１とドレイン領域８５３との間に付く寄生容量の容量値の方が、ゲート電極８５１とソース領域８５２との間に付く寄生容量の容量値よりも小さくなる。
【００４１】
このときのそれぞれのオーバーラップ量は、中心線Ｏに対する中心線Ｐのずれ量Ｘによって決まる。本例の場合は、ドレイン領域８５３がゲート電極８５１と全くオーバーラップしないずれ量Ｘとなっている。すなわち、ドレイン領域８５３がゲート電極８５１と全くオーバーラップしていない、即ち、オーバーラップ量が０であるため、ゲート電極８５１とドレイン領域８５３との間には寄生容量が付かない（寄生しない）、即ち、寄生容量の容量値が０になる。
【００４２】
ここで、例えば、先述したインバータ回路８０におけるブートストラップ回路８７の場合のように、ゲート電極８５１に対するオーバーラップ量がソース領域８５２に比べて小さいドレイン領域８５３を、容量８６が接続されない側の領域とする。すると、ドレイン領域８５３側に付く寄生容量の容量値Ｃgd_85は、先述した式（１）の分母側の容量値になるため、当該寄生容量は、ブートストラップゲインＧBSTを上げる方向に作用する。これにより、ブートストラップ回路８７の入力ノードＡの電位の上昇量（変動量）が大きくなるため、長期間に亘ってフル振幅の信号を出力させることができることになる。
【００４３】
［２−２．インバータ回路］
以下に、先述した片チャネルのトランジスタから成るインバータ回路８０に適用する、本開示の実施形態の具体例について説明する。
【００４４】
図５は、実施形態の具体例に係るインバータ回路の構成例を示す回路図であり、図１のインバータ回路と同じ回路構成となっている。従って、図中、図１と同等部位には同一符号を付して示し、回路構成の詳細な説明については重複するので、ここでは省略するものとする。
【００４５】
本具体例に係るインバータ回路８０において、ブートストラップ回路８７の入力ノードＡ、即ち、トランジスタ８５のゲート電極には、先述したように、ゲート電極−ソース領域間の寄生容量（Ｃgs_85）及びゲート電極−ドレイン領域間の寄生容量（Ｃgd_85）が付いている。これらの寄生容量（Ｃgs_85，Ｃgd_85）に加えて、トランジスタ８５のゲート電極には容量８６も接続されている。
【００４６】
このインバータ回路８０において、トランジスタ８５に対して、図４に示すように、ソース領域８５２とドレイン領域８５３とがゲート電極８５１の中心線Ｏに関して非対称な構造を適用する。より具体的には、ゲート電極８５１とドレイン領域８５３とのオーバーラップ量が、ゲート電極８５１とソース領域８５２とのオーバーラップ量に比べて小さくなるような非対称構造とする。
【００４７】
これにより、ゲート電極８５１とソース領域８５２／ドレイン領域８５３との間の寄生容量は、オーバーラップ量が小さいドレイン領域８５３側の寄生容量の容量値Ｃgd_85が、オーバーラップ量が大きいソース領域８５２側の寄生容量の容量値Ｃgs_85よりも小さくなる。図４の例の場合、ゲート電極８５１に対するドレイン領域８５３のオーバーラップ量が０であるため、ドレイン領域８５３側の寄生容量の容量値Ｃgd_85が０となる。
【００４８】
従って、先述した式（１）から明らかなように、ドレイン領域８５３側の寄生容量の容量値Ｃgd_85を削減できる分だけブートストラップゲインＧBSTが上がる。ブートストラップゲインＧBSTが上がることにより、ブートストラップ回路８７の入力ノードＡの電位の上昇量が大きくなるため、長期間に亘ってフル振幅の信号を出力させることができることになる。
【００４９】
先述したように、トランジスタ８５のゲート電極には、トランジスタ８１のドレイン電極（領域）及びトランジスタ９４のソース電極（領域）が接続されている。これにより、トランジスタ８５のゲート電極には、寄生容量（Ｃgs_85，Ｃgd_85）及び容量８６に加えて、トランジスタ８１のゲート電極−ドレイン領域との間の寄生容量（Ｃgd_81）及びトランジスタ９４のゲート電極−ソース領域との間の寄生容量（Ｃgs_94）が付くことになる。
【００５０】
そこで、トランジスタ８１及びトランジスタ９４の少なくとも一方、好ましくは両方に対して、先述した非対称構造、即ち、ソース領域とドレイン領域とがゲート電極の中心線Ｏに関して非対称な構造（図４参照）を適用する。具体的には、トランジスタ８１については、ゲート電極とドレイン領域とのオーバーラップ量が、ゲート電極とソース領域とのオーバーラップ量に比べて小さくなるような非対称構造にする。また、トランジスタ９４については、ゲート電極とソース領域とのオーバーラップ量が、ゲート電極とドレイン領域とのオーバーラップ量に比べて小さくなるような非対称構造にする。
【００５１】
このように、トランジスタ８１について、ゲート電極とドレイン領域とのオーバーラップ量をソース領域側に比べて小さく、好ましくは０にすることで、トランジスタ８１のドレイン領域側の寄生容量の容量値Ｃgd_81が０になる。また、トランジスタ９４について、ゲート電極とソース領域とのオーバーラップ量をドレイン領域側に比べて小さく、好ましくは０にすることで、トランジスタ９４のソース領域側の寄生容量の容量値Ｃgd_94が０になる。
【００５２】
これにより、先述した式（１）において、分母側の容量値Ｃgd_85に加えて、同じく分母側の容量値Ｃgd_81及び容量値Ｃgd_94が削減されるため、これらの削減分だけブートストラップゲインＧBSTが上がる。その結果、ブートストラップ回路８７の入力ノードＡの電位の上昇量が、容量値Ｃgd_85だけの削減の場合に比べて大きくなるため、より確実に、長期間に亘ってフル振幅の信号を出力させることができることになる。
【００５３】
以上説明した実施形態に係るブートストラップ回路８７は、表示装置の画素回路において、ブートストラップ動作を行う、電気光学素子を駆動する駆動回路（画素回路）として用いることができる。また、実施形態に係るブートストラップ回路８７を用いた具体例に係るインバータ回路８０は、表示装置の走査回路を構成するインバータ回路として用いることができる。以下に、本開示が適用される表示装置について説明する。
【００５４】
＜３．本開示が適用される表示装置＞
［３−１．システム構成］
図６は、本開示が適用されるアクティブマトリクス型表示装置の基本的な構成の概略を示すシステム構成図である。
【００５５】
アクティブマトリクス型表示装置は、電気光学素子に流れる電流を、当該電気光学素子と同じ画素内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタによって制御する表示装置である。絶縁ゲート型電界効果トランジスタとしては、典型的には、ＴＦＴ（Thin Film Transistor；薄膜トランジスタ）が用いられる。
【００５６】
ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子を、画素（画素回路）の発光素子として用いるアクティブマトリクス型有機ＥＬ表示装置の場合を例に挙げて説明するものとする。
【００５７】
図６に示すように、本適用例に係る有機ＥＬ表示装置１０は、有機ＥＬ素子を含む複数の画素２０と、当該画素２０が行列状に２次元配置されてなる画素アレイ部３０と、当該画素アレイ部３０の周辺に配置される駆動回路部とを有する構成となっている。駆動回路部は、書込み走査回路４０、電源供給走査回路５０及び信号出力回路６０等からなり、画素アレイ部３０の各画素２０を駆動する。
【００５８】
ここで、有機ＥＬ表示装置１０がカラー表示対応の場合は、カラー画像を形成する単位となる１つの画素（単位画素）は複数の副画素（サブピクセル）から構成され、この副画素の各々が図６の画素２０に相当することになる。より具体的には、カラー表示対応の表示装置では、１つの画素は、例えば、赤色（Ｒｅｄ；Ｒ）光を発光する副画素、緑色（Ｇｒｅｅｎ；Ｇ）光を発光する副画素、青色（Ｂｌｕｅ；Ｂ）光を発光する副画素の３つの副画素から構成される。
【００５９】
但し、１つの画素としては、ＲＧＢの３原色の副画素の組み合わせに限られるものではなく、３原色の副画素に更に１色あるいは複数色の副画素を加えて１つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色（Ｗｈｉｔｅ；Ｗ）光を発光する副画素を加えて１つの画素を構成したり、色再現範囲を拡大するために補色光を発光する少なくとも１つの副画素を加えて１つの画素を構成したりすることも可能である。
【００６０】
画素アレイ部３０には、ｍ行ｎ列の画素２０の配列に対して、行方向（画素行の画素の配列方向）に沿って走査線３１1〜３１mと電源供給線３２1〜３２mとが画素行毎に配線されている。更に、ｍ行ｎ列の画素２０の配列に対して、列方向（画素列の画素の配列方向）に沿って信号線３３1〜３３nが画素列毎に配線されている。
【００６１】
走査線３１1〜３１mは、書込み走査回路４０の対応する行の出力端にそれぞれ接続されている。電源供給線３２1〜３２mは、電源供給走査回路５０の対応する行の出力端にそれぞれ接続されている。信号線３３1〜３３nは、信号出力回路６０の対応する列の出力端にそれぞれ接続されている。
【００６２】
画素アレイ部３０は、通常、ガラス基板などの透明絶縁基板上に形成されている。これにより、有機ＥＬ表示装置１０は、平面型（フラット型）のパネル構造となっている。画素アレイ部３０の各画素２０の駆動回路は、アモルファスシリコンＴＦＴまたは低温ポリシリコンＴＦＴを用いて形成することができる。低温ポリシリコンＴＦＴを用いる場合には、図６に示すように、書込み走査回路４０、電源供給走査回路５０、及び、信号出力回路６０についても、画素アレイ部３０を形成する表示パネル（基板）７０上に実装することができる。
【００６３】
書込み走査回路４０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ回路等によって構成されている。この書込み走査回路４０は、画素アレイ部３０の各画素２０への映像信号の信号電圧書込みに際して、走査線３１（３１1〜３１m）に対して書込み走査信号ＷＳ（ＷＳ1〜ＷＳm）を順次供給することによって画素アレイ部３０の各画素２０を行単位で順番に走査（線順次走査）する。
【００６４】
電源供給走査回路５０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフトするシフトレジスタ回路等によって構成されている。この電源供給走査回路５０は、書込み走査回路４０による線順次走査に同期して、第１電源電位Ｖccpと当該第１電源電位Ｖccpよりも低い第２電源電位Ｖiniとで切り替わることが可能な電源電位ＤＳ（ＤＳ1〜ＤＳm）を電源供給線３２（３２1〜３２m）に供給する。後述するように、電源電位ＤＳのＶccp／Ｖiniの切替えにより、画素２０の発光／非発光の制御が行なわれる。
【００６５】
信号出力回路６０は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧（以下、単に「信号電圧」と記述する場合もある）Ｖsigと基準電圧Ｖofsとを選択的に出力する。ここで、基準電圧Ｖofsは、映像信号の信号電圧Ｖsigの基準となる電位（例えば、映像信号の黒レベルに相当する電位）であり、後述する閾値補正処理の際に用いられる。
【００６６】
信号出力回路６０から出力される信号電圧Ｖsig／基準電圧Ｖofsは、信号線３３（３３1〜３３n）を介して画素アレイ部３０の各画素２０に対して、書込み走査回路４０による走査によって選択された画素行の単位で書き込まれる。すなわち、信号出力回路６０は、信号電圧Ｖsigを行（ライン）単位で書き込む線順次書込みの駆動形態を採っている。
【００６７】
（画素回路）
図７は、画素（画素回路）２０の具体的な回路構成の一例を示す回路図である。画素２０の発光部は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子である有機ＥＬ素子２１から成る。
【００６８】
図７に示すように、画素２０は、有機ＥＬ素子２１と、有機ＥＬ素子２１に電流を流すことによって当該有機ＥＬ素子２１を駆動する駆動回路とによって構成されている。有機ＥＬ素子２１は、全ての画素２０に対して共通に配線（所謂、ベタ配線）された共通電源供給線３４にカソード電極が接続されている。
【００６９】
有機ＥＬ素子２１を駆動する駆動回路は、駆動トランジスタ２２、書込みトランジスタ２３、保持容量２４、及び、補助容量２５を有する構成となっている。駆動トランジスタ２２及び書込みトランジスタ２３としてＮチャネル型のＴＦＴを用いることができる。但し、ここで示した、駆動トランジスタ２２及び書込みトランジスタ２３の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。更に、以下に記述するトランジスタや保持容量、有機ＥＬ素子等の結線関係についても、この形態に限られるものではない。
【００７０】
駆動トランジスタ２２は、一方の電極（ソース／ドレイン電極）が有機ＥＬ素子２１のアノード電極に接続され、他方の電極（ソース／ドレイン電極）が電源供給線３２（３２1〜３２m）に接続されている。
【００７１】
書込みトランジスタ２３は、一方の電極（ソース／ドレイン電極）が信号線３３（３３1〜３３n）に接続され、他方の電極（ソース／ドレイン電極）が駆動トランジスタ２２のゲート電極に接続されている。また、書込みトランジスタ２３のゲート電極は、走査線３１（３１1〜３１m）に接続されている。
【００７２】
駆動トランジスタ２２及び書込みトランジスタ２３において、一方の電極とは、ソース／ドレイン領域に電気的に接続された金属配線を言い、他方の電極とは、ドレイン／ソース領域に電気的に接続された金属配線を言う。また、一方の電極と他方の電極との電位関係によって一方の電極がソース電極ともなればドレイン電極ともなり、他方の電極がドレイン電極ともなればソース電極ともなる。
【００７３】
保持容量２４は、一方の電極が駆動トランジスタ２２のゲート電極に接続され、他方の電極が駆動トランジスタ２２の他方の電極、及び、有機ＥＬ素子２１のアノード電極に接続されている。
【００７４】
補助容量２５は、一方の電極が有機ＥＬ素子２１のアノード電極に、他方の電極が共通電源供給線３４にそれぞれ接続されている。この補助容量２５は、有機ＥＬ素子２１の等価容量の容量不足分を補うべく当該等価容量の補助となって、保持容量２４に対する映像信号の書込みゲインを高めるために設けられるものである。
【００７５】
ここでは、補助容量２５の他方の電極を共通電源供給線３４に接続するとしているが、他方の電極の接続先としては、共通電源供給線３４に限られるものではなく、固定電位のノードであればよい。補助容量２５の他方の電極を固定電位のノードに接続することで、有機ＥＬ素子２１の容量不足分を補い、保持容量２４に対する映像信号の書込みゲインを高めるという所期の目的を達成することができる。
【００７６】
上記構成の画素２０において、書込みトランジスタ２３は、書込み走査回路４０から走査線３１を通してゲート電極に印加されるＨｉｇｈアクティブの書込み走査信号ＷＳに応答して導通状態となる。これにより、書込みトランジスタ２３は、信号線３３を通して信号出力回路６０から供給される、輝度情報に応じた映像信号の信号電圧Ｖsigまたは基準電圧Ｖofsをサンプリングして画素２０内に書き込む。この書き込まれた信号電圧Ｖsigまたは基準電圧Ｖofsは、駆動トランジスタ２２のゲート電極に印加されるとともに保持容量２４に保持される。
【００７７】
駆動トランジスタ２２は、電源供給線３２（３２1〜３２m）の電源電位ＤＳが第１電源電位Ｖccpにあるときには、一方の電極がドレイン電極、他方の電極がソース電極となって飽和領域で動作する。これにより、駆動トランジスタ２２は、電源供給線３２から電流の供給を受けて有機ＥＬ素子２１を電流駆動にて発光駆動する。より具体的には、駆動トランジスタ２２は、飽和領域で動作することにより、保持容量２４に保持された信号電圧Ｖsigの電圧値に応じた電流値の駆動電流を有機ＥＬ素子２１に供給し、当該有機ＥＬ素子２１を電流駆動することによって発光させる。
【００７８】
駆動トランジスタ２２は更に、電源電位ＤＳが第１電源電位Ｖccpから第２電源電位Ｖiniに切り替わったときには、一方の電極がソース電極、他方の電極がドレイン電極となってスイッチングトランジスタとして動作する。これにより、駆動トランジスタ２２は、有機ＥＬ素子２１への駆動電流の供給を停止し、有機ＥＬ素子２１を非発光状態にする。すなわち、駆動トランジスタ２２は、有機ＥＬ素子２１の発光／非発光を制御するトランジスタとしての機能をも併せ持っている。
【００７９】
この駆動トランジスタ２２のスイッチング動作により、有機ＥＬ素子２１が非発光状態となる期間（非発光期間）を設け、有機ＥＬ素子２１の発光期間と非発光期間の割合（デューティ）を制御することができる。このデューティ制御により、１表示フレーム期間に亘って画素が発光することに伴う残像ボケを低減できるために、特に動画の画品位をより優れたものとすることができる。
【００８０】
電源供給走査回路５０から電源供給線３２を通して選択的に供給される第１，第２電源電位Ｖccp，Ｖiniのうち、第１電源電位Ｖccpは有機ＥＬ素子２１を発光駆動する駆動電流を駆動トランジスタ２２に供給するための電源電位である。また、第２電源電位Ｖiniは、有機ＥＬ素子２１に対して逆バイアスを掛けるための電源電位である。この第２電源電位Ｖiniは、基準電圧Ｖofsよりも低い電位、例えば、駆動トランジスタ２２の閾値電圧をＶthとするときＶofs−Ｖthよりも低い電位、好ましくは、Ｖofs−Ｖthよりも十分に低い電位に設定される。
【００８１】
［３−２．基本的な回路動作］
続いて、上記構成の有機ＥＬ表示装置１０の基本的な回路動作について、図８のタイミング波形図を基に図９及び図１０の動作説明図を用いて説明する。尚、図９及び図１０の動作説明図では、図面の簡略化のために、書込みトランジスタ２３をスイッチのシンボルで図示している。
【００８２】
図８のタイミング波形図には、走査線３１の電位（書込み走査信号）ＷＳ、電源供給線３２の電位（電源電位）ＤＳ、信号線３３の電位（Ｖsig／Ｖofs）、駆動トランジスタ２２のゲート電位Ｖg及びソース電位Ｖsのそれぞれの変化を示している。
【００８３】
（前表示フレームの発光期間）
図８のタイミング波形図において、時刻ｔ11以前は、前の表示フレームにおける有機ＥＬ素子２１の発光期間となる。この前表示フレームの発光期間では、電源供給線３２の電位ＤＳが第１電源電位（以下、「高電位」と記述する）Ｖccpにあり、また、書込みトランジスタ２３が非導通状態にある。
【００８４】
このとき、駆動トランジスタ２２は飽和領域で動作するように設計されている。これにより、図９（Ａ）に示すように、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsに応じた駆動電流（ドレイン−ソース間電流）Ｉdsが、電源供給線３２から駆動トランジスタ２２を通して有機ＥＬ素子２１に供給される。従って、有機ＥＬ素子２１が駆動電流Ｉdsの電流値に応じた輝度で発光する。
【００８５】
（閾値補正準備期間）
時刻ｔ11になると、線順次走査の新しい表示フレーム（現表示フレーム）に入る。そして、図９（Ｂ）に示すように、電源供給線３２の電位ＤＳが高電位Ｖccpから、信号線３３の基準電圧Ｖofsに対してＶofs−Ｖthよりも十分に低い第２電源電位（以下、「低電位」と記述する）Ｖiniに切り替わる。
【００８６】
ここで、有機ＥＬ素子２１の閾値電圧をＶthel、共通電源供給線３４の電位（カソード電位）をＶcathとする。このとき、低電位ＶiniをＶini＜Ｖthel＋Ｖcathとすると、駆動トランジスタ２２のソース電位Ｖsが低電位Ｖiniにほぼ等しくなるために、有機ＥＬ素子２１は逆バイアス状態となって消光する。
【００８７】
次に、時刻ｔ12で走査線３１の電位ＷＳが低電位側から高電位側に遷移することで、、図９（Ｃ）に示すように、書込みトランジスタ２３が導通状態となる。このとき信号出力回路６０から信号線３３に対して基準電圧Ｖofsが供給された状態にあるために、駆動トランジスタ２２のゲート電位Ｖgが基準電圧Ｖofsになる。また、駆動トランジスタ２２のソース電位Ｖsは、基準電圧Ｖofsよりも十分に低い電位、即ち、低電位Ｖiniにある。
【００８８】
このとき、駆動トランジスタ２２のゲート−ソース間電圧ＶgsはＶofs−Ｖiniとなる。ここで、Ｖofs−Ｖiniが駆動トランジスタ２２の閾値電圧Ｖthよりも大きくないと、後述する閾値補正処理を行うことができないために、Ｖofs−Ｖini＞Ｖthなる電位関係に設定する必要がある。
【００８９】
このように、駆動トランジスタ２２のゲート電位Ｖgを基準電圧Ｖofsに固定し、かつ、ソース電位Ｖsを低電位Ｖiniに固定して（確定させて）初期化する処理が、後述する閾値補正処理（閾値補正動作）を行う前の準備（閾値補正準備）の処理である。従って、基準電圧Ｖofs及び低電位Ｖiniが、駆動トランジスタ２２のゲート電位Ｖg及びソース電位Ｖsの各初期化電位となる。
【００９０】
（閾値補正期間）
次に、時刻ｔ13で、図９（Ｄ）に示すように、電源供給線３２の電位ＤＳが低電位Ｖiniから高電位Ｖccpに切り替わると、駆動トランジスタ２２のゲート電位Ｖgが基準電圧Ｖofsに保たれた状態で閾値補正処理が開始される。すなわち、ゲート電位Ｖgから駆動トランジスタ２２の閾値電圧Ｖthを減じた電位に向けて駆動トランジスタ２２のソース電位Ｖsが上昇を開始する。
【００９１】
ここでは、便宜上、駆動トランジスタ２２のゲート電位Ｖgの初期化電位Ｖofsを基準とし、当該初期化電位Ｖofsから駆動トランジスタ２２の閾値電圧Ｖthを減じた電位に向けてソース電位Ｖsを変化させる処理を閾値補正処理と呼んでいる。この閾値補正処理が進むと、やがて、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsが駆動トランジスタ２２の閾値電圧Ｖthに収束する。この閾値電圧Ｖthに相当する電圧は保持容量２４に保持される。
【００９２】
尚、閾値補正処理を行う期間（閾値補正期間）において、電流が専ら保持容量２４側に流れ、有機ＥＬ素子２１側には流れないようにするために、有機ＥＬ素子２１がカットオフ状態となるように共通電源供給線３４の電位Ｖcathを設定しておくこととする。
【００９３】
次に、時刻ｔ14で、走査線３１の電位ＷＳが低電位側に遷移することで、図１０（Ａ）に示すように、書込みトランジスタ２３が非導通状態となる。このとき、駆動トランジスタ２２のゲート電極が信号線３３から電気的に切り離されることによってフローティング状態になる。しかし、ゲート−ソース間電圧Ｖgsが駆動トランジスタ２２の閾値電圧Ｖthに等しいために、当該駆動トランジスタ２２はカットオフ状態にある。従って、駆動トランジスタ２２にドレイン−ソース間電流Ｉdsは流れない。
【００９４】
（信号書込み＆移動度補正期間）
次に、時刻ｔ15で、図１０（Ｂ）に示すように、信号線３３の電位が基準電圧Ｖofsから映像信号の信号電圧Ｖsigに切り替わる。続いて、時刻ｔ16で、走査線３１の電位ＷＳが高電位側に遷移することで、図１０（Ｃ）に示すように、書込みトランジスタ２３が導通状態になって映像信号の信号電圧Ｖsigをサンプリングして画素２０内に書き込む。
【００９５】
この書込みトランジスタ２３による信号電圧Ｖsigの書込みにより、駆動トランジスタ２２のゲート電位Ｖgが信号電圧Ｖsigになる。そして、映像信号の信号電圧Ｖsigによる駆動トランジスタ２２の駆動の際に、当該駆動トランジスタ２２の閾値電圧Ｖthが保持容量２４に保持された閾値電圧Ｖthに相当する電圧と相殺される。この閾値キャンセルの原理の詳細については後述する。
【００９６】
このとき、有機ＥＬ素子２１は、カットオフ状態（ハイインピーダンス状態）にある。従って、映像信号の信号電圧Ｖsigに応じて電源供給線３２から駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉds）は、有機ＥＬ素子２１の等価容量及び補助容量２５に流れ込む。これにより、有機ＥＬ素子２１の等価容量及び補助容量２５の充電が開始される。
【００９７】
有機ＥＬ素子２１の等価容量及び補助容量２５が充電されることにより、駆動トランジスタ２２のソース電位Ｖsが時間の経過とともに上昇していく。このとき既に、駆動トランジスタ２２の閾値電圧Ｖthの画素毎のばらつきがキャンセルされており、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsは当該駆動トランジスタ２２の移動度μに依存したものとなる。尚、駆動トランジスタ２２の移動度μは、当該駆動トランジスタ２２のチャネルを構成する半導体薄膜の移動度である。
【００９８】
ここで、映像信号の信号電圧Ｖsigに対する保持容量２４の保持電圧Ｖgsの比率、即ち、書込みゲインＧが１（理想値）であると仮定する。すると、駆動トランジスタ２２のソース電位ＶsがＶofs−Ｖth＋ΔＶの電位まで上昇することで、駆動トランジスタ２２のゲート‐ソース間電圧ＶgsはＶsig−Ｖofs＋Ｖth−ΔＶとなる。
【００９９】
すなわち、駆動トランジスタ２２のソース電位Ｖｓの上昇分ΔＶは、保持容量２４に保持された電圧（Ｖsig−Ｖofs＋Ｖth）から差し引かれるように、換言すれば、保持容量２４の充電電荷を放電するように作用する。換言すれば、ソース電位Ｖｓの上昇分ΔＶは、保持容量２４に対して負帰還がかけられたことになる。従って、ソース電位Ｖsの上昇分ΔＶは負帰還の帰還量となる。
【０１００】
このように、駆動トランジスタ２２に流れるドレイン−ソース間電流Ｉdsに応じた帰還量ΔＶでゲート‐ソース間電圧Ｖgsに負帰還をかけることで、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsの移動度μに対する依存性を打ち消すことができる。この打ち消す処理が、駆動トランジスタ２２の移動度μの画素毎のばらつきを補正する移動度補正処理である。
【０１０１】
より具体的には、駆動トランジスタ２２のゲート電極に書き込まれる映像信号の信号振幅Ｖin（＝Ｖsig−Ｖofs）が高い程ドレイン−ソース間電流Ｉdsが大きくなるため、負帰還の帰還量ΔＶの絶対値も大きくなる。従って、発光輝度レベルに応じた移動度補正処理が行われる。
【０１０２】
また、映像信号の信号振幅Ｖinを一定とした場合、駆動トランジスタ２２の移動度μが大きいほど負帰還の帰還量ΔＶの絶対値も大きくなるため、画素毎の移動度μのばらつきを取り除くことができる。従って、負帰還の帰還量ΔＶは、移動度補正処理の補正量とも言える。移動度補正の原理の詳細については後述する。
【０１０３】
（発光期間）
次に、時刻ｔ17で、走査線３１の電位ＷＳが低電位側に遷移することで、図１０（Ｄ）に示すように、書込みトランジスタ２３が非導通状態となる。これにより、駆動トランジスタ２２のゲート電極は、信号線３３から電気的に切り離されるためにフローティング状態になる。
【０１０４】
ここで、駆動トランジスタ２２のゲート電極がフローティング状態にあるときは、駆動トランジスタ２２のゲート−ソース間に保持容量２４が接続されていることにより、駆動トランジスタ２２のソース電位Ｖsの変動に連動してゲート電位Ｖgも変動する。
【０１０５】
このように、駆動トランジスタ２２のゲート電位Ｖgがソース電位Ｖsの変動に連動して変動する動作が、換言すれば、保持容量２４に保持されたゲート−ソース間電圧Ｖgsを保ったまま、ゲート電位Ｖg及びソース電位Ｖsが上昇する動作がブートストラップ動作である。
【０１０６】
駆動トランジスタ２２のゲート電極がフローティング状態になり、それと同時に、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsが有機ＥＬ素子２１に流れ始めることにより、当該電流Ｉdsに応じて有機ＥＬ素子２１のアノード電位が上昇する。
【０１０７】
そして、有機ＥＬ素子２１のアノード電位がＶthel＋Ｖcathを越えると、有機ＥＬ素子２１に駆動電流が流れ始めるため有機ＥＬ素子２１が発光を開始する。また、有機ＥＬ素子２１のアノード電位の上昇は、即ち、駆動トランジスタ２２のソース電位Ｖsの上昇に他ならない。そして、駆動トランジスタ２２のソース電位Ｖsが上昇すると、保持容量２４のブートストラップ動作により、駆動トランジスタ２２のゲート電位Ｖgも連動して上昇する。
【０１０８】
このとき、ブートストラップゲインが１（理想値）であると仮定した場合、ゲート電位Ｖgの上昇量はソース電位Ｖsの上昇量に等しくなる。故に、発光期間中、駆動トランジスタ２２のゲート‐ソース間電圧Ｖgsは、Ｖsig−Ｖofs＋Ｖth−ΔＶで一定に保持される。そして、時刻ｔ18で信号線３３の電位が映像信号の信号電圧Ｖsigから基準電圧Ｖofsに切り替わる。
【０１０９】
以上説明した一連の回路動作において、閾値補正準備、閾値補正、信号電圧Ｖsigの書込み（信号書込み）、及び、移動度補正の各処理動作は、１水平走査期間（１Ｈ）において実行される。また、信号書込み及び移動度補正の各処理動作は、時刻ｔ16−ｔ17の期間において並行して実行される。
【０１１０】
〔分割閾値補正〕
尚、ここでは、閾値補正処理を１回だけ実行する駆動法を採る場合を例に挙げて説明したが、この駆動法は一例に過ぎず、この駆動法に限られるものではない。例えば、閾値補正処理を移動度補正及び信号書込み処理と共に行う１Ｈ期間に加えて、当該１Ｈ期間に先行する複数の水平走査期間に亘って分割して閾値補正処理を複数回実行する、所謂、分割閾値補正を行う駆動法を採ることも可能である。
【０１１１】
この分割閾値補正の駆動法によれば、高精細化に伴う多画素化によって１水平走査期間として割り当てられる時間が短くなったとしても、閾値補正期間として複数の水平走査期間に亘って十分な時間を確保することができる。従って、１水平走査期間として割り当てられる時間が短くなっても、閾値補正期間として十分な時間を確保できるため、閾値補正処理を確実に実行できることになる。
【０１１２】
〔閾値キャンセルの原理〕
ここで、駆動トランジスタ２２の閾値キャンセル（即ち、閾値補正）の原理について説明する。駆動トランジスタ２２は、飽和領域で動作するように設計されているために定電流源として動作する。これにより、有機ＥＬ素子２１には駆動トランジスタ２２から、次式（１）で与えられる一定のドレイン−ソース間電流（駆動電流）Ｉdsが供給される。
Ｉds＝（１／２）・μ（Ｗ／Ｌ）Ｃox（Ｖgs−Ｖth）2 ……（２）
ここで、Ｗは駆動トランジスタ２２のチャネル幅、Ｌはチャネル長、Ｃoxは単位面積当たりのゲート容量である。
【０１１３】
図１１（Ａ）に、駆動トランジスタ２２のドレイン−ソース間電流Ｉds対ゲート−ソース間電圧Ｖgsの特性を示す。図１１（Ａ）の特性図に示すように、駆動トランジスタ２２の閾値電圧Ｖthの画素毎のばらつきに対するキャンセル処理（補正処理）を行わないと、閾値電圧ＶthがＶth1のときに、ゲート−ソース間電圧Ｖgsに対応するドレイン−ソース間電流ＩdsがＩds1になる。
【０１１４】
これに対して、閾値電圧ＶthがＶth2（Ｖth2＞Ｖth1）のとき、同じゲート−ソース間電圧Ｖgsに対応するドレイン−ソース間電流ＩdsがＩds2（Ｉds2＜Ｉds1）になる。すなわち、駆動トランジスタ２２の閾値電圧Ｖthが変動すると、ゲート−ソース間電圧Ｖgsが一定であってもドレイン−ソース間電流Ｉdsが変動する。
【０１１５】
一方、上記構成の画素（画素回路）２０では、先述したように、発光時の駆動トランジスタ２２のゲート−ソース間電圧ＶgsはＶsig−Ｖofs＋Ｖth−ΔＶである。従って、これを式（２）に代入すると、ドレイン−ソース間電流Ｉdsは、次式（３）で表される。
Ｉds＝（１／２）・μ（Ｗ／Ｌ）Ｃox（Ｖsig−Ｖofs−ΔＶ）2 ……（２）
【０１１６】
すなわち、駆動トランジスタ２２の閾値電圧Ｖthの項がキャンセルされており、駆動トランジスタ２２から有機ＥＬ素子２１に供給されるドレイン−ソース間電流Ｉdsは、駆動トランジスタ２２の閾値電圧Ｖthに依存しない。その結果、駆動トランジスタ２２の製造プロセスのばらつきや経時変化等により、駆動トランジスタ２２の閾値電圧Ｖthが画素毎に変動したとしても、ドレイン−ソース間電流Ｉdsが変動しないために、有機ＥＬ素子２１の発光輝度を一定に保つことができる。
【０１１７】
〔移動度補正の原理〕
次に、駆動トランジスタ２２の移動度補正の原理について説明する。図１１（Ｂ）に、駆動トランジスタ２２の移動度μが相対的に大きい画素Ａと、駆動トランジスタ２２の移動度μが相対的に小さい画素Ｂとを比較した状態で特性カーブを示す。駆動トランジスタ２２をポリシリコン薄膜トランジスタなどで構成した場合、画素Ａや画素Ｂのように、画素間で移動度μがばらつくことは避けられない。
【０１１８】
画素Ａと画素Ｂで移動度μにばらつきがある状態で、駆動トランジスタ２２のゲート電極に対して、例えば両画素Ａ，Ｂに同レベルの信号振幅Ｖin（＝Ｖsig−Ｖofs）を書き込んだ場合を考える。この場合、何ら移動度μの補正を行わないと、移動度μの大きい画素Ａに流れるドレイン−ソース間電流Ｉds1′と移動度μの小さい画素Ｂに流れるドレイン−ソース間電流Ｉds2′との間には大きな差が生じてしまう。このように、移動度μの画素毎のばらつきに起因してドレイン−ソース間電流Ｉdsに画素間で大きな差が生じると、画面のユニフォーミティ（一様性）が損なわれる。
【０１１９】
ここで、先述した式（１）のトランジスタ特性式から明らかなように、移動度μが大きいとドレイン−ソース間電流Ｉdsが大きくなる。従って、負帰還における帰還量ΔＶは移動度μが大きくなるほど大きくなる。図１１（Ｂ）に示すように、移動度μの大きな画素Ａの帰還量ΔＶ1は、移動度の小さな画素Ｂの帰還量ΔＶ2に比べて大きい。
【０１２０】
そこで、移動度補正処理によって駆動トランジスタ２２のドレイン−ソース間電流Ｉdsに応じた帰還量ΔＶでゲート−ソース間電圧Ｖgsに負帰還をかけることにより、移動度μが大きいほど負帰還が大きくかかることになる。その結果、移動度μの画素毎のばらつきを抑制することができる。
【０１２１】
具体的には、移動度μの大きな画素Ａで帰還量ΔＶ1の補正をかけると、ドレイン−ソース間電流ＩdsはＩds1′からＩds1まで大きく下降する。一方、移動度μの小さな画素Ｂの帰還量ΔＶ2は小さいために、ドレイン−ソース間電流ＩdsはＩds2′からＩds2までの下降となり、それ程大きく下降しない。結果的に、画素Ａのドレイン−ソース間電流Ｉds1と画素Ｂのドレイン−ソース間電流Ｉds2とはほぼ等しくなるために、移動度μの画素毎のばらつきが補正される。
【０１２２】
以上をまとめると、移動度μの異なる画素Ａと画素Ｂがあった場合、移動度μの大きい画素Ａの帰還量ΔＶ１は移動度μの小さい画素Ｂの帰還量ΔＶ２に比べて大きくなる。つまり、移動度μが大きい画素ほど帰還量ΔＶが大きく、ドレイン−ソース間電流Ｉdsの減少量が大きくなる。
【０１２３】
従って、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsに応じた帰還量ΔＶで、ゲート−ソース間電圧Ｖgsに負帰還をかけることで、移動度μの異なる画素のドレイン−ソース間電流Ｉdsの電流値が均一化される。その結果、移動度μの画素毎のばらつきを補正することができる。すなわち、駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉds）に応じた帰還量（補正量）ΔＶで、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsに対して、即ち、保持容量２４に対して負帰還をかける処理が移動度補正処理となる。但し、上述したような閾値補正や移動度補正は、本発明において必須の動作ではなく、上述したような各種補正や発光等も、そのような動作やタイミングに限られるものではない。
【０１２４】
以上に説明した有機ＥＬ表示装置１０において、有機ＥＬ素子２１を駆動する駆動回路（画素回路）に対して、先述した実施形態に係るブートストラップ回路８７を適用することができる。また、書込み走査回路４０や電源供給走査回路５０等の走査回路に対して、先述した実施形態に係るブートストラップ回路８７を用いたインバータ回路８０を適用することができる。以下に、画素回路への適用例を実施例１として、走査回路への適用例を実施例２として具体的に説明する。
【０１２５】
［３−３．実施例１］
先述した画素回路及び回路動作の説明から明らかなように、画素２０において、有機ＥＬ素子２１を駆動する駆動トランジスタ２２は、有機ＥＬ素子２１の駆動に際してブートストラップ動作を行う。すなわち、駆動トランジスタ２２は、ゲート電極とソース電極との間に保持容量２４が接続されていることで、ソース電位が上昇する際に、当該ソース電位の上昇に応じてゲート電位が上昇するブートストラップ動作を行う。
【０１２６】
このブートストラップ動作時のゲイン、即ち、ブートストラップゲインは、駆動トランジスタ２２のゲート電極に付く寄生容量の容量値や、ゲート電極に接続された保持容量２４の容量値によって決まる。駆動トランジスタ２２を含む画素回路の場合、ゲート電極に付く寄生容量としては、駆動トランジスタ２２のゲート電極−ドレイン領域間の寄生容量、ゲート電極−ソース電極間の寄生容量、及び、書込みトランジスタ２３のゲート電極−ソース／ドレイン領域間の寄生容量が挙げられる。
【０１２７】
そして、これらの寄生容量のうち、駆動トランジスタ２２のゲート電極−ドレイン領域間の寄生容量、及び、書込みトランジスタ２３のゲート電極−ソース／ドレイン領域間の寄生容量の各容量値を小さくすることにより、ブートストラップゲインを上げることができる。このことについては、先述した式（１）から明らかである。
【０１２８】
そこで、本実施例１では、少なくとも駆動トランジスタ２２に対して、図４に示すように、ゲート電極とドレイン領域とのオーバーラップ量が、ゲート電極とソース領域とのオーバーラップ量に比べて小さくなるような非対称構造を適用する。非対称構造を適用し、ゲート電極とドレイン領域とのオーバーラップ量をソース領域側に比べて小さく、好ましくは０にすることで、駆動トランジスタ２２のドレイン領域側の寄生容量の容量値を低減する、好ましくは０にする。
【０１２９】
このように、駆動トランジスタ２２のドレイン領域側の寄生容量の容量値を、好ましくは０にすることで、当該容量値を削減できる分だけ、ブートストラップゲインが上がり、理想値、即ち、１（１００％）に近づく。これにより、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsについて画素間で閾値電圧Ｖthの差分を維持したまま発光状態を保つことができるため、画素間での輝度のばらつきを抑えることができる。因みに、画素間での輝度のばらつきは、縦スジや横スジ、輝度ムラ等となって視認される。従って、画素間での輝度のばらつきを抑えることができることで、縦スジや横スジ、輝度ムラ等を抑えることができるため、画面のユニフォーミティの向上を図ることができる。
【０１３０】
［３−４．実施例２］
実施例２では、先述した実施形態に係るブートストラップ回路８７を用いたインバータ回路８０を、書込み走査回路４０及び電源供給走査回路５０に適用する、具体的には、書込み走査回路４０及び電源供給走査回路５０を構成するインバータ回路として用いる。
【０１３１】
これらの走査回路４０，５０を含む駆動回路部の作製に当っては、当該駆動回路部を片チャネルのトランジスタを用いて構成すれば、両チャネルのトランジスタを用いて構成する場合に比べて製造コストを低減できる。従って、有機ＥＬ表示装置１０の低コスト化を図るには、書込み走査回路４０や電源供給走査回路５０を構成するインバータ回路を、先述したように、片チャネルのトランジスタを用いて構成するのが好ましい。
【０１３２】
（書込み走査回路）
図１２（Ａ）は、書込み走査回路４０の回路構成の一例を示すブロック図である。本例に係る書込み走査回路４０は、図８の書込み走査信号ＷＳを生成するために、２つのシフトレジスタ回路４１，４２を有する。シフトレジスタ回路４１は、閾値（Ｖth）補正用の走査パルス（図８の前半のパルスに相当）を生成する。シフトレジスタ回路４２は、移動度（μ）補正用の走査パルス（図８の後半のパルスに相当）を生成する。これらシフトレジスタ回路４１，４２の後段には、論理回路４３，４４が配され、当該論理回路４３，４４の後段には共通の論理回路４５が配されている。
【０１３３】
論理回路４３は、２つのＮＡＮＤ回路４３１，４３４及び３つのインバータ回路４３２，４３３，４３５によって構成されている。ＮＡＮＤ回路４３１は、シフトレジスタ回路４１の前段のシフト段（転送段）ＳＲ1の出力を一方の入力とし、インバータ回路４３２で反転された後段のシフト段ＳＲ2の出力を他方の入力とする。ＮＡＮＤ回路４３４は、インバータ回路４３３で反転されたＮＡＮＤ回路４３１の出力を一方の入力とし、イネーブル信号ｗｓｅｎ1を他方の入力とする。ＮＡＮＤ回路４３４の出力は、後段の共通の論理回路４５に供給される。
【０１３４】
論理回路４４は、２つのＮＡＮＤ回路４４１，４４４及び３つのインバータ回路４４２，４４３，４４５によって構成されている。ＮＡＮＤ回路４４１は、シフトレジスタ回路４２の前段のシフト段ＳＲ1の出力を一方の入力とし、インバータ回路４４２で反転された後段のシフト段ＳＲ2の出力を他方の入力とする。ＮＡＮＤ回路４４４は、インバータ回路４４３で反転されたＮＡＮＤ回路４４１の出力を一方の入力とし、イネーブル信号ｗｓｅｎ2を他方の入力とする。ＮＡＮＤ回路４４４の出力は、後段の共通の論理回路４５に供給される。
【０１３５】
共通の論理回路４５は、ＮＯＲ回路４５１及びインバータ回路４５２によって構成されている。ＮＯＲ回路４５１は、前段の論理回路４３，４４の各出力を２入力とする。この共通の論理回路４５の出力は、インバータ回路４５２を介して、図８に示す書込み走査パルス（走査線電位）ＷＳとして、図６に示す画素アレイ部３０の各走査線３１（３１1〜３１m）に供給される。尚、論理回路４３，４４及び共通の論理回路４５は、シフトレジスタ回路４１，４２の各シフト段毎に設けられる。
【０１３６】
上記構成の書込み走査回路４０において、論理回路４３のインバータ回路４３２，４３３，４３５、論理回路４４のインバータ回路４４２，４４３，４４５、及び、論理回路４５のインバータ回路４５２として、先述した実施形態に係るブートストラップ回路８７を用いたインバータ回路８０を用いることができる。シフトレジスタ回路４１，４２がインバータ回路を用いる回路構成の場合には、当該インバータ回路としても用いることができる。尚、図１２（Ａ）において、インバータ回路４３２，４３３，４３５，４４２，４４３，４４５，４５２のサイズの違いは、これらのインバータ回路を形成するトランジスタのサイズの違いを表わしている。
【０１３７】
（電源供給走査回路）
図１２（Ｂ）は、電源供給走査回路５０の回路構成の一例を示すブロック図である。本例に係る電源供給走査回路５０は、シフトレジスタ回路５１及び論理回路５２を有する構成となっている。論理回路５２は、ＮＡＮＤ回路５２１及び４つのインバータ回路５２２〜５２５によって構成され、シフトレジスタ回路５１の各シフト段毎に設けられる。
【０１３８】
論理回路５２において、ＮＡＮＤ回路５２１は、シフトレジスタ回路５１の前段のシフト段ＳＲ1の出力を一方の入力とし、インバータ回路５２２で反転された後段のシフト段ＳＲ2の出力を他方の入力とする。ＮＡＮＤ回路５２１の出力は、インバータ回路５２３，５２４，５２５を介して、図８に示す電源電位（電源供給線電位）ＤＳとして、図６に示す画素アレイ部３０の各電源供給線３２（３２1〜３２m）に供給される。
【０１３９】
尚、最終段のインバータ回路５２５には、正側の電源電位として、電源電位ＤＳの第１電源電位Ｖccpに対応する電位が供給され、負側の電源電位として、電源電位ＤＳの第２電源電位Ｖiniに対応する電位が供給される。
【０１４０】
上記構成の電源供給走査回路５０において、論理回路５２のインバータ回路５２２〜５２５として、先述した実施形態に係るブートストラップ回路８７を用いたインバータ回路８０を用いることができる。シフトレジスタ回路５１がインバータ回路を用いる回路構成の場合には、当該インバータ回路としても用いることができる。尚、図１２（Ｂ）において、インバータ回路５２２〜５２５のサイズの違いは、これらのインバータ回路を形成するトランジスタのサイズの違いを表わしている。
【０１４１】
上述したように、書込み走査回路４０及び／又は電源供給走査回路５０を構成するインバータ回路として、先述した実施形態に係るブートストラップ回路８７を用いたインバータ回路８０を用いることで、次のような作用、効果を得ることができる。すなわち、ブートストラップ動作を行うトランジスタについて、ソース領域とドレイン領域とがゲート電極の中心線に関して非対称な構造とすることで、先述したように、ブートストラップゲインが上がるため、長期間に亘ってフル振幅の信号を出力させることができる。
【０１４２】
このことは、書込み走査回路４０にあっては、図８に示す書込み走査信号ＷＳ（即ち、閾値補正用の走査パルス及び移動度補正用の走査パルス）として、所望のパルス幅のパルス信号を得ることができることを意味する。また、電源供給走査回路５０にあっては、図８に示す電源供給線電位ＤＳとして、所望のパルス幅のパルス信号を得ることができることを意味する。
【０１４３】
そして、書込み走査回路４０にあっては、書込み走査信号ＷＳとして、所望のパルス幅のパルス信号を得ることができることで、閾値補正処理及び移動度補正処理を確実に実行できることになる。特に、移動度補正処理の補正時間は移動度補正用の走査パルスのパルス幅によって決まることから、当該走査パルスとして所望のパルス幅のパルス信号を得ることができることで、移動度補正処理をより確実に行うことができる。また、電源供給走査回路５０にあっては、電源供給線電位ＤＳとして、所望のパルス幅のパルス信号を得ることができることで、当該電源電位ＤＳの第１電源電位Ｖccp／第２電源電位Ｖiniの切替えによる画素２０の発光／非発光の制御をより確実に行うことができることになる。
【０１４４】
［３−５．他の適用例］
尚、ここでは、画素トランジスタとして、駆動トランジスタ２２及び書込みトランジスタ２３の２つのトランジスタを有する画素回路を持つ有機ＥＬ表示装置を例に挙げたが、本開示は当該有機ＥＬ表示装置への適用に限られるものではない。具体的には、駆動トランジスタに対して直列に接続され、有機ＥＬ素子の発光／非発光の制御を行うトランジスタを有する画素回路や、駆動トランジスタのゲートに基準電圧Ｖofsを選択的に与えるトランジスタを有する画素回路等を持つ有機ＥＬ表示装置に対して適用可能である。
【０１４５】
また、本開示は、有機ＥＬ表示装置への適用に限られるものではなく、無機ＥＬ素子、ＬＥＤ素子、半導体レーザー素子など、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子（発光素子）を用いた表示装置全般に対して適用可能である。更には、電流駆動型の電気光学素子を用いた表示装置以外にも、液晶表示装置やプラズマ表示装置等、走査回路を用いる構成の表示装置全般に対して適用可能である。
【０１４６】
＜４．電子機器＞
以上説明した本開示による表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示部（表示装置）に適用できる。一例として、図１３〜図１７に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなどの表示部に適用することが可能である。
【０１４７】
先述した実施形態の説明から明らかなように、画素回路に適用した実施例１の場合は、縦スジや横スジ、輝度ムラ等を抑え、画面のユニフォーミティの向上を図ることができ、走査回路に適用した実施例２の場合は、補正処理等をより確実に行うことができる。従って、あらゆる分野の電子機器において、その表示部として本開示による表示装置を用いることで、高品位の表示画像を得ることができる。
【０１４８】
本開示による表示装置は、封止された構成のモジュール形状のものをも含む。一例として、画素アレイ部に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。
【０１４９】
以下に、本開示が適用される電子機器の具体例について説明する。
【０１５０】
図１３は、本開示が適用されるテレビジョンセットの外観を示す斜視図である。本適用例に係るテレビジョンセットは、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を含み、その映像表示画面部１０１として本開示による表示装置を用いることにより作製される。
【０１５１】
図１４は、本開示が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本開示による表示装置を用いることにより作製される。
【０１５２】
図１５は、本開示が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３として本開示による表示装置を用いることにより作製される。
【０１５３】
図１６は、本開示が適用されるビデオカメラの外観を示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本開示による表示装置を用いることにより作製される。
【０１５４】
図１７は、本開示が適用される携帯端末装置、例えば携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含んでいる。そして、ディスプレイ１４４やサブディスプレイ１４５として本開示による表示装置を用いることにより、本適用例に係る携帯電話機が作製される。
【０１５５】
＜５．本開示の構成＞
尚、本開示は以下のような構成を取ることができる。
（１）トランジスタと、当該トランジスタのゲート電極と一方のソース／ドレイン領域との間に接続された容量とを有し、当該一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行い、
前記トランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造になっている
ブートストラップ回路。
（２）前記トランジスタは、ゲート電極と一方のソース／ドレイン領域とのオーバーラップ量と、ゲート電極と他方のソース／ドレイン領域とのオーバーラップ量とが異なる
前記（１）に記載のブートストラップ回路。
（３）前記トランジスタは、前記一方のソース／ドレイン領域が、前記他方のソース／ドレイン領域よりもゲート電極とのオーバーラップ量が小さい
前記（２）に記載のブートストラップ回路。
（４）前記トランジスタは、前記一方のソース／ドレイン領域とゲート電極とのオーバーラップ量が０である
前記（３）に記載のブートストラップ回路。
（５）前記トランジスタのゲート電極には、少なくとも１つのトランジスタの一方のソース／ドレイン領域が接続されており、
前記少なくとも１つのトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造になっている
前記（１）から前記（４）のいずれかに記載のブートストラップ回路。
（６）前記少なくとも１つのトランジスタは、ゲート電極と一方のソース／ドレイン領域とのオーバーラップ量と、ゲート電極と他方のソース／ドレイン領域とのオーバーラップ量とが異なる
前記（５）に記載のブートストラップ回路。
（７）前記少なくとも１つのトランジスタは、前記一方のソース／ドレイン領域が、前記他方のソース／ドレイン領域よりもゲート電極とのオーバーラップ量が小さい
前記（６）に記載のブートストラップ回路。
（８）前記少なくとも１つのトランジスタは、前記一方のソース／ドレイン領域とゲート電極とのオーバーラップ量が０である
前記（７）に記載のブートストラップ回路。
（９）ゲート電極と一方のソース／ドレイン領域との間に容量が接続され、当該一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う第１のトランジスタと、
前記第１のトランジスタに対して直列に接続された、前記第１のトランジスタと同じ導電型の第２のトランジスタとを有し、
前記第１のトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、
前記第２のトランジスタのゲート電極に入力される信号を極性反転して出力する
インバータ回路。
（１０）前記第２のトランジスタとゲート電極が共通に接続され、前記第１のトランジスタのゲート電極に一方のソース／ドレイン領域が接続された第３のトランジスタを有し、
前記第３のトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造になっている
前記（９）に記載のインバータ回路。
（１１）前記第３のトランジスタは、ゲート電極と一方のソース／ドレイン領域とのオーバーラップ量と、ゲート電極と他方のソース／ドレイン領域とのオーバーラップ量とが異なる
前記（１０）に記載のインバータ回路。
（１２）前記第３のトランジスタは、前記一方のソース／ドレイン領域が、前記他方のソース／ドレイン領域よりもゲート電極とのオーバーラップ量が小さい
前記（１１）に記載のインバータ回路。
（１３）前記第１のトランジスタによるブートストラップ動作に先立って、前記容量が接続されたゲート電極と一方のソース／ドレイン領域との間の電圧を所定の電圧に設定する電圧設定部を有し、
前記電圧設定部は、前記第１のトランジスタのゲート電極に一方のソース／ドレイン領域が接続され、当該ゲート電極に対して前記所定の電圧を選択的に与える制御トランジスタを有し、
前記制御トランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造になっている
前記（９）から前記（１２）のいずれかに記載のインバータ回路。
（１４）前記制御トランジスタは、ゲート電極と一方のソース／ドレイン領域とのオーバーラップ量と、ゲート電極と他方のソース／ドレイン領域とのオーバーラップ量とが異なる
前記（１３）に記載のインバータ回路。
（１５）前記制御トランジスタは、前記一方のソース／ドレイン領域が、前記他方のソース／ドレイン領域よりもゲート電極とのオーバーラップ量が小さい
前記（１４）に記載のインバータ回路。
（１６）ゲート電極と一方のソース／ドレイン領域との間に容量が接続され、当該一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う第１のトランジスタと、
前記第１のトランジスタに対して直列に接続された、前記第１のトランジスタと同じ導電型の第２のトランジスタとを有し、
前記第１のトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、
前記第２のトランジスタのゲート電極に入力される信号を極性反転して出力する
インバータ回路を用いる走査回路。
（１７）電気光学素子を含む画素が行列状に配置された画素アレイ部と、
前記画素アレイ部の各画素を走査する走査回路とを備え、
前記走査回路は、
ゲート電極と一方のソース／ドレイン領域との間に容量が接続され、当該一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う第１のトランジスタと、
前記第１のトランジスタに対して直列に接続された、前記第１のトランジスタと同じ導電型の第２のトランジスタとを有し、
前記第１のトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、
前記第２のトランジスタのゲート電極に入力される信号を極性反転して出力する
インバータ回路を用いる表示装置。
（１８）電気光学素子を含む画素が行列状に配置された画素アレイ部と、
前記画素アレイ部の各画素を走査する走査回路とを備え、
前記画素は、
前記電気光学素子を駆動する駆動トランジスタと、
前記駆動トランジスタのゲート電極と一方のソース／ドレイン領域との間に接続された容量とを有し、
前記駆動トランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、前記一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う
表示装置。
（１９）電気光学素子を含む画素が行列状に配置された画素アレイ部と、
前記画素アレイ部の各画素を走査する走査回路とを備え、
前記走査回路は、
ゲート電極と一方のソース／ドレイン領域との間に容量が接続され、当該一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う第１のトランジスタと、
前記第１のトランジスタに対して直列に接続された、前記第１のトランジスタと同じ導電型の第２のトランジスタとを有し、
前記第１のトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、
前記第２のトランジスタのゲート電極に入力される信号を極性反転して出力する
インバータ回路を用いる表示装置を有する電子機器。
（２０）電気光学素子を含む画素が行列状に配置された画素アレイ部と、
前記画素アレイ部の各画素を走査する走査回路とを備え、
前記画素は、
前記電気光学素子を駆動する駆動トランジスタと、
前記駆動トランジスタのゲート電極と一方のソース／ドレイン領域との間に接続された容量とを有し、
前記駆動トランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、前記一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う
表示装置を有する電子機器。
【符号の説明】
【０１５６】
１０…有機ＥＬ表示装置、２０…画素（画素回路）、２１…有機ＥＬ素子、２２…駆動トランジスタ、２３…書込みトランジスタ、２４…保持容量、２５…補助容量、３０…画素アレイ部、３１（３１1〜３１m）…走査線、３２（３２1〜３２m）…電源供給線、３３（３３1〜３３n）…信号線、３４…共通電源供給線、４０…書込み走査回路、５０…電源供給走査回路、６０…信号出力回路、７０…表示パネル、８０…インバータ回路、８７…ブートストラップ回路
【技術分野】
【０００１】
本開示は、ブートストラップ回路、インバータ回路、走査回路、表示装置、及び、電子機器に関する。
【背景技術】
【０００２】
ブートストラップ回路は、トランジスタと、当該トランジスタのゲート電極と一方のソース／ドレイン領域との間に接続された容量とを有し、当該一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う回路である。このブートストラップ回路は、種々の電子回路において広く用いられている。ブートストラップ回路を用いた電子回路としては、一例として、ブートストラップ動作を利用したインバータ回路が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１８８７４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ブートストラップ回路において、トランジスタの一方のソース／ドレイン電極の電位の変動量ΔＶsに対するゲート電極の電位の変動量ΔＶgの比率（＝ΔＶg／ΔＶs）がブートストラップゲインＧBSTとなる。このブートストラップゲインＧBSTは、１（１００％）が理想値である。しかし、トランジスタのゲートノード（電極）には、回路構成によって種々の寄生容量が付く。そして、これら寄生容量が存在することで、ブートストラップゲインＧBSTが低下する。
【０００５】
本開示は、ブートストラップゲインを上昇させることを可能にしたブートストラップ回路、当該ブートストラップ回路を用いたインバータ回路、当該インバータ回路を用いた走査回路、当該走査回路を用いた表示装置、及び、当該表示装置を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本開示は、
トランジスタと、当該トランジスタのゲート電極と一方のソース／ドレイン領域との間に接続された容量とを有し、当該一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行うブートストラップ回路において、
前記トランジスタについて、ゲート電極の中心を通る線に関してソース領域とドレイン領域とを非対称な構造にした
構成を採っている。
【０００７】
このブートストラップ回路を用いてインバータ回路を構成することができる。また、このインバータ回路を用いて走査回路を構成することができる。また、この走査回路を用いて表示装置を構成することができる。また、この表示装置を、各種の電子機器において、その表示部として用いることができる。
【０００８】
ブートストラップ回路において、ブートストラップ動作を行うトランジスタのソース領域とドレイン領域とがゲート電極の中心を通る線に関して非対称な構造になっていることで、ゲート電極とソース領域とのオーバーラップ量と、ゲート電極とドレイン領域とのオーバーラップ量とが異なる。これにより、ゲート電極とソース／ドレイン領域との間に付く寄生容量は、オーバーラップ量が小さい方の容量値が、オーバーラップ量が大きい容量値よりも小さくなる。そして、オーバーラップ量が小さい方のソース／ドレイン領域を、容量が接続されない側のソース／ドレイン領域とすることで、当該ソース／ドレイン領域側の寄生容量はブートストラップゲインを上げる方向に作用するため、ブートストラップゲインが上昇する。
【発明の効果】
【０００９】
本開示によれば、ブートストラップ回路を構成するトランジスタについて、ソース領域とドレイン領域とをゲート電極の中心を通る線に関して非対称な構造にすることで、ブートストラップゲインを上昇させることが可能になる。
【図面の簡単な説明】
【００１０】
【図１】本開示が適用されるインバータ回路の回路構成の一例を示す回路図である。
【図２】Ｎ段目のインバータ回路における各部の信号波形を示すタイミング波形図である。
【図３】ブートストラップ回路の入力ノードに付く寄生容量について説明する回路図である。
【図４】ブートストラップ動作を行うトランジスタのソース領域とドレイン領域との関係を示す平面パターン図である。
【図５】実施形態の具体例に係るインバータ回路の構成例を示す回路図である。
【図６】本開示が適用されるアクティブマトリクス型有機ＥＬ表示装置の基本的な構成の概略を示すシステム構成図である。
【図７】画素（画素回路）の具体的な回路構成の一例を示す回路図である。
【図８】本開示が適用される有機ＥＬ表示装置の基本的な回路動作の説明に供するタイミング波形図である。
【図９】本開示が適用される有機ＥＬ表示装置の基本的な回路動作の動作説明図（その１）である。
【図１０】本開示が適用される有機ＥＬ表示装置の基本的な回路動作の動作説明図（その２）である。
【図１１】駆動トランジスタの閾値電圧Ｖthのばらつきに起因する課題の説明（Ａ）、及び、駆動トランジスタの移動度μのばらつきに起因する課題の説明（Ｂ）に供する特性図である。
【図１２】走査回路の回路構成の一例を示すブロック図であり、（Ａ）は書込み走査回路の場合を示し、（Ｂ）は電源供給走査回路の場合を示している。
【図１３】本開示が適用されるテレビジョンセットの外観を示す斜視図である。
【図１４】本開示が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。
【図１５】本開示が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。
【図１６】本開示が適用されるビデオカメラの外観を示す斜視図である。
【図１７】本開示が適用される携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【発明を実施するための形態】
【００１１】
以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
１．本開示が適用されるインバータ回路
１−１．回路構成
１−２．回路動作
１−３．寄生容量に起因する不具合
２．実施形態の説明
２−１．トランジスタ構造
２−２．インバータ回路
３．本開示が適用される表示装置
３−１．システム構成
３−２．基本的な回路動作
３−３．実施例１（画素回路への適用）
３−４．実施例２（走査回路への適用）
３−５．他の適用例
４．電子機器
５．本開示の構成
【００１２】
＜１．本開示が適用されるインバータ回路＞
［１−１．回路構成］
図１は、本開示が適用されるインバータ回路の回路構成の一例を示す回路図である。図１に示すように、本適用例に係るインバータ回路８０は、同じ導電型のトランジスタ、即ち、片チャネルのトランジスタを用いた回路構成となっている。
【００１３】
インバータ回路８０を構成するトランジスタとして、例えば、ＴＦＴ（Thin Film Transistor；薄膜トランジスタ）を用いることができ、また本例では、Ｎチャネル型のトランジスタを用いるものとする。従って、以下では、トランジスタの正側電源ＶDD側のソース／ドレイン電極（領域）をドレイン電極（領域）と呼び、負側電源ＶSS側のソース／ドレイン電極（領域）をソース電極（領域）と呼ぶこととする。
【００１４】
インバータ回路を片チャネル（Ｎチャネルのみ、または、Ｐチャネルのみ）のトランジスタを用いて構成すれば、両チャネルのトランジスタを用いて構成する場合に比べて製造コストを低減できる。また、インバータ回路を片チャネルのトランジスタを用いて構成する場合、インバータ回路の回路動作を確実なものにするために、片チャネルのトランジスタと容量素子との組み合わせによる回路構成が採られる。
【００１５】
図１において、例えば３つのトランジスタ８１，８２，８３は、各ゲート電極が回路入力端子８４に接続され、各ソース電極が負側電源ＶSSに接続されている。トランジスタ８１のドレイン電極は、トランジスタ８５のゲート電極に接続されている。トランジスタ８５は、ドレイン電極が正側電源ＶDDに接続され、ソース電極がトランジスタ８２のドレイン電極に接続されている。すなわち、トランジスタ８５とトランジスタ８２とは、正側電源ＶDD−負側電源ＶSS間に直列に接続された構成となっている。
【００１６】
トランジスタ８５のゲート電極とソース電極との間には容量８６が接続されている。トランジスタ８５は、ゲート−ソース間に接続された容量８６と共にブートストラップ回路８７を構成している。このブートストラップ回路８７は、トランジスタ８５のソース電極（ソース領域）の電位（即ち、ソース電位）の変動に応じてゲート電極の電位（即ち、ゲート電位）が変動するブートストラップ動作を行う。
【００１７】
ブートストラップ回路８７の出力ノードＢであるトランジスタ８５のソース電極には、トランジスタ８８のゲート電極が接続されている。このトランジスタ８８は、ドレイン電極が正側電源ＶDDに接続され、ソース電極がトランジスタ８３のドレイン電極に接続されている。すなわち、トランジスタ８８とトランジスタ８３とは、正側電源ＶDD−負側電源ＶSS間に直列に接続された構成となっている。トランジスタ８８のゲート電極とソース電極との間には容量８９が接続されている。そして、トランジスタ８８のソースノードが本インバータ回路８０の出力ノードとなり、回路出力端子９０に接続されている。
【００１８】
ブートストラップ回路８７の入力ノードＡであるトランジスタ８５のゲート電極には、ブートストラップ動作に先立って、トランジスタ８５のゲート−ソース間電圧を所定の電圧に設定する電圧設定部９１が接続されている。この電圧設定部９１は、一定の電圧を出力する固定電源９２とトランジスタ８５のゲート電極との間に直列に接続されたトランジスタ９３，９４と、トランジスタ９３に対して並列に接続された容量９５とから構成されている。
【００１９】
上記構成のインバータ回路８０は、例えばシフトレジスタを用いて成る走査回路において、シフトレジスタの各シフト段（転送段）の後段に配されるインバータ回路として用いることができる。走査回路に用いた場合において、図１に示すインバータ回路８０は、Ｎ段目のシフト段の後段に配されるＮ段目のインバータ回路である。そして、電圧設定部９１のトランジスタ９４のゲート電極には、（Ｎ−１）段目のシフト段の出力ＯＵＴ(N-1)の反転出力信号ＸＯＵＴ(N-1)が入力される。一方、トランジスタ９３のゲート電極には、所定のタイミングで選択信号ＳＥＬが入力される。
【００２０】
図２は、Ｎ段目のインバータ回路８０における各部の信号波形を示すタイミング波形図である。図２には、Ｎ段目の入力信号ＩＮ(N)、（Ｎ−１）段目のシフト段の反転出力信号ＸＯＵＴ(N-1)、選択信号ＳＥＬ、Ｎ段目の出力信号ＯＵＴ(N)、ブートストラップ回路８７の入力ノードＡの電位ＶA、及び、出力ノードＢの電位ＶBの各波形を示している。
【００２１】
［１−２．回路動作］
続いて、上記構成のインバータ回路８０において、回路入力端子８４を介して入力される入力信号ＩＮ(N)がアクティブ（本例では、高レベル）状態になったとき、及び、非アクティブ（本例では、低レベル）状態になったときの回路動作について、図２のタイミング波形図を用いて説明する。ここで、高レベルとは正側電源ＶDDのレベル（電位）を言い、低レベルとは負側の電源ＶSSのレベルを言うものとする。
【００２２】
（入力信号ＩＮ(N)がアクティブ状態になったとき）
時刻ｔ1で入力信号ＩＮ(N)が低レベルから高レベルに遷移すると、負側電源ＶSS側の３つのトランジスタ８１，８２，８３が導通状態になる。トランジスタ８３が導通状態になることで、回路出力端子９０から導出される出力信号ＯＵＴ(N)が低レベル（即ち、ＶSSレベル）となる。また、トランジスタ８１，８２が導通状態になることで、入力ノードＡ及び出力ノードＢは、負側の電源電位ＶSSに固定される。これにより、正側電源ＶDD側の２つのトランジスタ８５，８８は共に非導通状態になる。
【００２３】
この状態において、時刻ｔ2で（Ｎ−１）段目のシフト段の反転出力信号ＸＯＵＴ(N-1)が低レベルから高レベルに遷移すると、電圧設定部９１のトランジスタ９４が導通状態になるため、容量９５に保持されている所定の電圧がトランジスタ８５のゲート電極に与えられる。尚、電圧設定部９１において、容量９５には、選択信号ＳＥＬによるトランジスタ９３の駆動の下に固定電源９２の電圧が保持されている。従って、トランジスタ８５のゲート電極に与えられる所定の電圧は、固定電源９２の電圧ということになる。
【００２４】
そして、所定の電圧、即ち、固定電源９２の電圧がトランジスタ８５のゲート電極に与えられることで、当該トランジスタ８５が導通状態になるため、正側電源ＶDDから負側電源ＶSSに向けて貫通電流が流れる。尚、トランジスタ８５のゲート電極に与えられた電圧は、容量８６に保持される。
【００２５】
（入力信号ＩＮ(N)が非アクティブ状態になったとき）
次に、時刻ｔ3で入力信号ＩＮ(N)が高レベルから低レベルに遷移すると、負側電源ＶSS側の３つのトランジスタ８１，８２，８３が全て非導通状態になる。このとき、容量８６には電圧設定部９１から与えられた所定の電圧が保持されているため、トランジスタ８５が導通状態になる。
【００２６】
そして、出力ノードＢの電位が上昇することで、トランジスタ８８のゲート−ソース間電圧が大きくなるため、初段のトランジスタ８５に続いて、出力段のトランジスタ８８も導通状態になる。これにより、回路出力端子９０から導出される出力信号ＯＵＴ(N)が高レベル（即ち、ＶDDレベル）となる。
【００２７】
また、ブートストラップ回路８７を構成する初段のトランジスタ８５において、出力ノードＢの電位、即ち、ソース電位の上昇（変動）に応じてゲート電位、即ち、入力ノードＡの電位が上昇（変動）するブートストラップ動作が行われる。このブートストラップ動作により、トランジスタ８５のゲート−ソース間電圧が保たれるため、トランジスタ８５は導通状態を維持し続ける。
【００２８】
［１−３．寄生容量に起因する不具合］
ところで、ブートストラップ回路８７において、トランジスタ８５のソース電位、即ち、出力ノードＢの電位ＶBの変動量（上昇量）ΔＶBに対するゲート電位、即ち、入力ノードＡの電位ＶAの変動量ΔＶAの比率（＝ΔＶA／ΔＶB）がブートストラップゲインＧBSTとなる。このブートストラップゲインＧBSTは、１（１００％）が理想値である。
【００２９】
しかし、ブートストラップ回路８７の入力ノードＡには種々の寄生容量が付く。本インバータ回路８０の回路構成の場合、ブートストラップ回路８７の入力ノードＡに付く寄生容量として、トランジスタ８５のゲート−ドレイン間の寄生容量、ゲート−ソース間の寄生容量、トランジスタ８１のゲート−ドレイン間の寄生容量、トランジスタ９４のゲート−ソース間の寄生容量等が挙げられる。また、これら寄生容量以外にも、容量８６が入力ノードＡに繋がっている。
【００３０】
ここで、図３に示すように、トランジスタ８５のゲート−ドレイン間の寄生容量の容量値をＣgd_85とし、ゲート−ソース間の寄生容量の容量値をＣgs_85とし、トランジスタ８５のゲート−ソース間に接続された容量８６の容量値をＣ1とする。また、入力ノードＡに繋がるトランジスタ８１のゲート−ドレイン間の寄生容量の容量値をＣgd_81とし、同じく入力ノードＡに繋がるトランジスタ９４のゲート−ソース間の寄生容量の容量値をＣgs_94とする。
【００３１】
このとき、ブートストラップ回路８７のブートストラップゲインＧBSTは、
ＧBST＝（Ｃgs_85＋Ｃ1）／（Ｃgs_85＋Ｃ1＋Ｃgd_85＋Ｃgd_81＋Ｃgs_94）…（１）
なる式で与えられる。この式（１）から明らかなように、ブートストラップ回路８７の入力ノードＡに付く寄生容量の容量値、特に、式（１）の分母側のみ存在する寄生容量の容量値が大きいと、ブートストラップゲインＧBSTが低くなる。
【００３２】
そして、ブートストラップゲインＧBSTが低いと、入力信号ＩＮ(N)が非アクティブ状態になったとき、即ち、入力信号ＩＮ(N)が高レベルから低レベルに遷移したとき、入力ノードＡの電位ＶAの上昇量ΔＶAが小さくなってしまう。そして、入力ノードＡの電位ＶAの上昇量ΔＶAが小さくなると、出力信号ＯＵＴ(N)として長期間に亘ってフル振幅、即ち、ＶSS−ＶDDの振幅の信号を導出することができなくなる。
【００３３】
以上では、ブートストラップ回路８７を用いたインバータ回路８０を例に挙げて、ブートストラップ回路８７の入力ノードＡに付く寄生容量に起因する不具合について説明したが、ブートストラップ回路８７単体の場合にも同様のことが言える。
【００３４】
＜２．実施形態の説明＞
本開示の実施形態では、トランジスタと、当該トランジスタのゲート電極とソース／ドレイン領域との間に接続された容量とを有するブートストラップ回路において、トランジスタについて、次のような構造とすることを特徴とする。すなわち、ブートストラップ動作を行うトランジスタについて、ゲート電極の中心を通る線に関してソース領域とドレイン領域とを非対称な構造とする。ここで、「非対称な構造」とは、厳密に非対称な構造である場合の他、実質的に液晶分子非対称な構造である場合をも含む。換言すれば、設計上あるいは製造上生ずる種々のばらつきの存在は許容される。
【００３５】
［２−１．トランジスタ構造］
図４の平面パターン図、即ち、ソース領域とドレイン領域との関係を示す平面パターン図を用いて、ブートストラップ動作を行うトランジスタの構造についてより具体的に説明する。
【００３６】
図４に示すように、ブートストラップ動作を行うトランジスタ（例えば、ＴＦＴ）８５について、ゲート電極８５１の中心、より具体的にはチャネル長Ｌの方向の中心を通る線（中心線）Ｏに関してソース領域８５２とドレイン領域８５３とを非対称な構造とする。本例の場合、ソース領域８５２の半分程度の領域がゲート電極８５１とオーバーラップしているのに対して、ドレイン領域８５３はゲート電極８５１と全くオーバーラップしていない。尚、ソース領域８５２及びドレイン領域８５３を含む半導体層とゲート電極８５１との間には絶縁膜８５４が介在している。
【００３７】
一般的に、ソース領域８５２とドレイン領域８５３とは同じサイズに形成される。そして、ソース領域８５２とドレイン領域８５３との間の中心線Ｐに関してソース領域８５２とドレイン領域８５３とは対称な構造となっている。このような対称構造の通常のトランジスタにあっては、ゲート電極８５１の中心線Ｏとソース領域８５２−ドレイン領域８５３間の中心線Ｐとが一致している。そして、ゲート電極８５１とソース領域８５２とのオーバーラップ量と、ゲート電極８５１とドレイン領域８５３とのオーバーラップ量とはほぼ等しくなる。
【００３８】
これに対して、本実施形態に係るトランジスタ構造にあっては、ゲート電極８５１の中心線Ｏに関してソース領域８５２とドレイン領域８５３とが非対称な構造となっているため、ソース領域８５２−ドレイン領域８５３間の中心線Ｐはゲート電極８５１の中心線Ｏに対してずれることになる。このとき、ゲート電極８５１とドレイン領域８５３とのオーバーラップ量が、ゲート電極８５１とソース領域８５２とのオーバーラップ量に比べて小さくなる方向に中心線Ｐがずれるようにする。
【００３９】
すなわち、ソース領域８５３とドレイン領域８５３とがゲート電極８５１の中心線Ｏに関して非対称な構造であることで、ゲート電極８５１とソース領域８５２とのオーバーラップ量と、ゲート電極８５１とドレイン領域８５３とのオーバーラップ量とが異なることになることになる。本例の場合は、ゲート電極８５１とドレイン領域８５３とのオーバーラップ量が、ゲート電極８５１とソース領域８５２とのオーバーラップ量に比べて小さくなる。
【００４０】
これにより、ゲート電極８５１とソース領域８５２／ドレイン領域８５３との間に付く（寄生する）寄生容量は、オーバーラップ量が小さい方の容量値が、オーバーラップ量が大きい方の容量値よりも小さくなる。具体的には、ゲート電極８５１とドレイン領域８５３との間に付く寄生容量の容量値の方が、ゲート電極８５１とソース領域８５２との間に付く寄生容量の容量値よりも小さくなる。
【００４１】
このときのそれぞれのオーバーラップ量は、中心線Ｏに対する中心線Ｐのずれ量Ｘによって決まる。本例の場合は、ドレイン領域８５３がゲート電極８５１と全くオーバーラップしないずれ量Ｘとなっている。すなわち、ドレイン領域８５３がゲート電極８５１と全くオーバーラップしていない、即ち、オーバーラップ量が０であるため、ゲート電極８５１とドレイン領域８５３との間には寄生容量が付かない（寄生しない）、即ち、寄生容量の容量値が０になる。
【００４２】
ここで、例えば、先述したインバータ回路８０におけるブートストラップ回路８７の場合のように、ゲート電極８５１に対するオーバーラップ量がソース領域８５２に比べて小さいドレイン領域８５３を、容量８６が接続されない側の領域とする。すると、ドレイン領域８５３側に付く寄生容量の容量値Ｃgd_85は、先述した式（１）の分母側の容量値になるため、当該寄生容量は、ブートストラップゲインＧBSTを上げる方向に作用する。これにより、ブートストラップ回路８７の入力ノードＡの電位の上昇量（変動量）が大きくなるため、長期間に亘ってフル振幅の信号を出力させることができることになる。
【００４３】
［２−２．インバータ回路］
以下に、先述した片チャネルのトランジスタから成るインバータ回路８０に適用する、本開示の実施形態の具体例について説明する。
【００４４】
図５は、実施形態の具体例に係るインバータ回路の構成例を示す回路図であり、図１のインバータ回路と同じ回路構成となっている。従って、図中、図１と同等部位には同一符号を付して示し、回路構成の詳細な説明については重複するので、ここでは省略するものとする。
【００４５】
本具体例に係るインバータ回路８０において、ブートストラップ回路８７の入力ノードＡ、即ち、トランジスタ８５のゲート電極には、先述したように、ゲート電極−ソース領域間の寄生容量（Ｃgs_85）及びゲート電極−ドレイン領域間の寄生容量（Ｃgd_85）が付いている。これらの寄生容量（Ｃgs_85，Ｃgd_85）に加えて、トランジスタ８５のゲート電極には容量８６も接続されている。
【００４６】
このインバータ回路８０において、トランジスタ８５に対して、図４に示すように、ソース領域８５２とドレイン領域８５３とがゲート電極８５１の中心線Ｏに関して非対称な構造を適用する。より具体的には、ゲート電極８５１とドレイン領域８５３とのオーバーラップ量が、ゲート電極８５１とソース領域８５２とのオーバーラップ量に比べて小さくなるような非対称構造とする。
【００４７】
これにより、ゲート電極８５１とソース領域８５２／ドレイン領域８５３との間の寄生容量は、オーバーラップ量が小さいドレイン領域８５３側の寄生容量の容量値Ｃgd_85が、オーバーラップ量が大きいソース領域８５２側の寄生容量の容量値Ｃgs_85よりも小さくなる。図４の例の場合、ゲート電極８５１に対するドレイン領域８５３のオーバーラップ量が０であるため、ドレイン領域８５３側の寄生容量の容量値Ｃgd_85が０となる。
【００４８】
従って、先述した式（１）から明らかなように、ドレイン領域８５３側の寄生容量の容量値Ｃgd_85を削減できる分だけブートストラップゲインＧBSTが上がる。ブートストラップゲインＧBSTが上がることにより、ブートストラップ回路８７の入力ノードＡの電位の上昇量が大きくなるため、長期間に亘ってフル振幅の信号を出力させることができることになる。
【００４９】
先述したように、トランジスタ８５のゲート電極には、トランジスタ８１のドレイン電極（領域）及びトランジスタ９４のソース電極（領域）が接続されている。これにより、トランジスタ８５のゲート電極には、寄生容量（Ｃgs_85，Ｃgd_85）及び容量８６に加えて、トランジスタ８１のゲート電極−ドレイン領域との間の寄生容量（Ｃgd_81）及びトランジスタ９４のゲート電極−ソース領域との間の寄生容量（Ｃgs_94）が付くことになる。
【００５０】
そこで、トランジスタ８１及びトランジスタ９４の少なくとも一方、好ましくは両方に対して、先述した非対称構造、即ち、ソース領域とドレイン領域とがゲート電極の中心線Ｏに関して非対称な構造（図４参照）を適用する。具体的には、トランジスタ８１については、ゲート電極とドレイン領域とのオーバーラップ量が、ゲート電極とソース領域とのオーバーラップ量に比べて小さくなるような非対称構造にする。また、トランジスタ９４については、ゲート電極とソース領域とのオーバーラップ量が、ゲート電極とドレイン領域とのオーバーラップ量に比べて小さくなるような非対称構造にする。
【００５１】
このように、トランジスタ８１について、ゲート電極とドレイン領域とのオーバーラップ量をソース領域側に比べて小さく、好ましくは０にすることで、トランジスタ８１のドレイン領域側の寄生容量の容量値Ｃgd_81が０になる。また、トランジスタ９４について、ゲート電極とソース領域とのオーバーラップ量をドレイン領域側に比べて小さく、好ましくは０にすることで、トランジスタ９４のソース領域側の寄生容量の容量値Ｃgd_94が０になる。
【００５２】
これにより、先述した式（１）において、分母側の容量値Ｃgd_85に加えて、同じく分母側の容量値Ｃgd_81及び容量値Ｃgd_94が削減されるため、これらの削減分だけブートストラップゲインＧBSTが上がる。その結果、ブートストラップ回路８７の入力ノードＡの電位の上昇量が、容量値Ｃgd_85だけの削減の場合に比べて大きくなるため、より確実に、長期間に亘ってフル振幅の信号を出力させることができることになる。
【００５３】
以上説明した実施形態に係るブートストラップ回路８７は、表示装置の画素回路において、ブートストラップ動作を行う、電気光学素子を駆動する駆動回路（画素回路）として用いることができる。また、実施形態に係るブートストラップ回路８７を用いた具体例に係るインバータ回路８０は、表示装置の走査回路を構成するインバータ回路として用いることができる。以下に、本開示が適用される表示装置について説明する。
【００５４】
＜３．本開示が適用される表示装置＞
［３−１．システム構成］
図６は、本開示が適用されるアクティブマトリクス型表示装置の基本的な構成の概略を示すシステム構成図である。
【００５５】
アクティブマトリクス型表示装置は、電気光学素子に流れる電流を、当該電気光学素子と同じ画素内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタによって制御する表示装置である。絶縁ゲート型電界効果トランジスタとしては、典型的には、ＴＦＴ（Thin Film Transistor；薄膜トランジスタ）が用いられる。
【００５６】
ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子を、画素（画素回路）の発光素子として用いるアクティブマトリクス型有機ＥＬ表示装置の場合を例に挙げて説明するものとする。
【００５７】
図６に示すように、本適用例に係る有機ＥＬ表示装置１０は、有機ＥＬ素子を含む複数の画素２０と、当該画素２０が行列状に２次元配置されてなる画素アレイ部３０と、当該画素アレイ部３０の周辺に配置される駆動回路部とを有する構成となっている。駆動回路部は、書込み走査回路４０、電源供給走査回路５０及び信号出力回路６０等からなり、画素アレイ部３０の各画素２０を駆動する。
【００５８】
ここで、有機ＥＬ表示装置１０がカラー表示対応の場合は、カラー画像を形成する単位となる１つの画素（単位画素）は複数の副画素（サブピクセル）から構成され、この副画素の各々が図６の画素２０に相当することになる。より具体的には、カラー表示対応の表示装置では、１つの画素は、例えば、赤色（Ｒｅｄ；Ｒ）光を発光する副画素、緑色（Ｇｒｅｅｎ；Ｇ）光を発光する副画素、青色（Ｂｌｕｅ；Ｂ）光を発光する副画素の３つの副画素から構成される。
【００５９】
但し、１つの画素としては、ＲＧＢの３原色の副画素の組み合わせに限られるものではなく、３原色の副画素に更に１色あるいは複数色の副画素を加えて１つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色（Ｗｈｉｔｅ；Ｗ）光を発光する副画素を加えて１つの画素を構成したり、色再現範囲を拡大するために補色光を発光する少なくとも１つの副画素を加えて１つの画素を構成したりすることも可能である。
【００６０】
画素アレイ部３０には、ｍ行ｎ列の画素２０の配列に対して、行方向（画素行の画素の配列方向）に沿って走査線３１1〜３１mと電源供給線３２1〜３２mとが画素行毎に配線されている。更に、ｍ行ｎ列の画素２０の配列に対して、列方向（画素列の画素の配列方向）に沿って信号線３３1〜３３nが画素列毎に配線されている。
【００６１】
走査線３１1〜３１mは、書込み走査回路４０の対応する行の出力端にそれぞれ接続されている。電源供給線３２1〜３２mは、電源供給走査回路５０の対応する行の出力端にそれぞれ接続されている。信号線３３1〜３３nは、信号出力回路６０の対応する列の出力端にそれぞれ接続されている。
【００６２】
画素アレイ部３０は、通常、ガラス基板などの透明絶縁基板上に形成されている。これにより、有機ＥＬ表示装置１０は、平面型（フラット型）のパネル構造となっている。画素アレイ部３０の各画素２０の駆動回路は、アモルファスシリコンＴＦＴまたは低温ポリシリコンＴＦＴを用いて形成することができる。低温ポリシリコンＴＦＴを用いる場合には、図６に示すように、書込み走査回路４０、電源供給走査回路５０、及び、信号出力回路６０についても、画素アレイ部３０を形成する表示パネル（基板）７０上に実装することができる。
【００６３】
書込み走査回路４０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ回路等によって構成されている。この書込み走査回路４０は、画素アレイ部３０の各画素２０への映像信号の信号電圧書込みに際して、走査線３１（３１1〜３１m）に対して書込み走査信号ＷＳ（ＷＳ1〜ＷＳm）を順次供給することによって画素アレイ部３０の各画素２０を行単位で順番に走査（線順次走査）する。
【００６４】
電源供給走査回路５０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフトするシフトレジスタ回路等によって構成されている。この電源供給走査回路５０は、書込み走査回路４０による線順次走査に同期して、第１電源電位Ｖccpと当該第１電源電位Ｖccpよりも低い第２電源電位Ｖiniとで切り替わることが可能な電源電位ＤＳ（ＤＳ1〜ＤＳm）を電源供給線３２（３２1〜３２m）に供給する。後述するように、電源電位ＤＳのＶccp／Ｖiniの切替えにより、画素２０の発光／非発光の制御が行なわれる。
【００６５】
信号出力回路６０は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧（以下、単に「信号電圧」と記述する場合もある）Ｖsigと基準電圧Ｖofsとを選択的に出力する。ここで、基準電圧Ｖofsは、映像信号の信号電圧Ｖsigの基準となる電位（例えば、映像信号の黒レベルに相当する電位）であり、後述する閾値補正処理の際に用いられる。
【００６６】
信号出力回路６０から出力される信号電圧Ｖsig／基準電圧Ｖofsは、信号線３３（３３1〜３３n）を介して画素アレイ部３０の各画素２０に対して、書込み走査回路４０による走査によって選択された画素行の単位で書き込まれる。すなわち、信号出力回路６０は、信号電圧Ｖsigを行（ライン）単位で書き込む線順次書込みの駆動形態を採っている。
【００６７】
（画素回路）
図７は、画素（画素回路）２０の具体的な回路構成の一例を示す回路図である。画素２０の発光部は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子である有機ＥＬ素子２１から成る。
【００６８】
図７に示すように、画素２０は、有機ＥＬ素子２１と、有機ＥＬ素子２１に電流を流すことによって当該有機ＥＬ素子２１を駆動する駆動回路とによって構成されている。有機ＥＬ素子２１は、全ての画素２０に対して共通に配線（所謂、ベタ配線）された共通電源供給線３４にカソード電極が接続されている。
【００６９】
有機ＥＬ素子２１を駆動する駆動回路は、駆動トランジスタ２２、書込みトランジスタ２３、保持容量２４、及び、補助容量２５を有する構成となっている。駆動トランジスタ２２及び書込みトランジスタ２３としてＮチャネル型のＴＦＴを用いることができる。但し、ここで示した、駆動トランジスタ２２及び書込みトランジスタ２３の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。更に、以下に記述するトランジスタや保持容量、有機ＥＬ素子等の結線関係についても、この形態に限られるものではない。
【００７０】
駆動トランジスタ２２は、一方の電極（ソース／ドレイン電極）が有機ＥＬ素子２１のアノード電極に接続され、他方の電極（ソース／ドレイン電極）が電源供給線３２（３２1〜３２m）に接続されている。
【００７１】
書込みトランジスタ２３は、一方の電極（ソース／ドレイン電極）が信号線３３（３３1〜３３n）に接続され、他方の電極（ソース／ドレイン電極）が駆動トランジスタ２２のゲート電極に接続されている。また、書込みトランジスタ２３のゲート電極は、走査線３１（３１1〜３１m）に接続されている。
【００７２】
駆動トランジスタ２２及び書込みトランジスタ２３において、一方の電極とは、ソース／ドレイン領域に電気的に接続された金属配線を言い、他方の電極とは、ドレイン／ソース領域に電気的に接続された金属配線を言う。また、一方の電極と他方の電極との電位関係によって一方の電極がソース電極ともなればドレイン電極ともなり、他方の電極がドレイン電極ともなればソース電極ともなる。
【００７３】
保持容量２４は、一方の電極が駆動トランジスタ２２のゲート電極に接続され、他方の電極が駆動トランジスタ２２の他方の電極、及び、有機ＥＬ素子２１のアノード電極に接続されている。
【００７４】
補助容量２５は、一方の電極が有機ＥＬ素子２１のアノード電極に、他方の電極が共通電源供給線３４にそれぞれ接続されている。この補助容量２５は、有機ＥＬ素子２１の等価容量の容量不足分を補うべく当該等価容量の補助となって、保持容量２４に対する映像信号の書込みゲインを高めるために設けられるものである。
【００７５】
ここでは、補助容量２５の他方の電極を共通電源供給線３４に接続するとしているが、他方の電極の接続先としては、共通電源供給線３４に限られるものではなく、固定電位のノードであればよい。補助容量２５の他方の電極を固定電位のノードに接続することで、有機ＥＬ素子２１の容量不足分を補い、保持容量２４に対する映像信号の書込みゲインを高めるという所期の目的を達成することができる。
【００７６】
上記構成の画素２０において、書込みトランジスタ２３は、書込み走査回路４０から走査線３１を通してゲート電極に印加されるＨｉｇｈアクティブの書込み走査信号ＷＳに応答して導通状態となる。これにより、書込みトランジスタ２３は、信号線３３を通して信号出力回路６０から供給される、輝度情報に応じた映像信号の信号電圧Ｖsigまたは基準電圧Ｖofsをサンプリングして画素２０内に書き込む。この書き込まれた信号電圧Ｖsigまたは基準電圧Ｖofsは、駆動トランジスタ２２のゲート電極に印加されるとともに保持容量２４に保持される。
【００７７】
駆動トランジスタ２２は、電源供給線３２（３２1〜３２m）の電源電位ＤＳが第１電源電位Ｖccpにあるときには、一方の電極がドレイン電極、他方の電極がソース電極となって飽和領域で動作する。これにより、駆動トランジスタ２２は、電源供給線３２から電流の供給を受けて有機ＥＬ素子２１を電流駆動にて発光駆動する。より具体的には、駆動トランジスタ２２は、飽和領域で動作することにより、保持容量２４に保持された信号電圧Ｖsigの電圧値に応じた電流値の駆動電流を有機ＥＬ素子２１に供給し、当該有機ＥＬ素子２１を電流駆動することによって発光させる。
【００７８】
駆動トランジスタ２２は更に、電源電位ＤＳが第１電源電位Ｖccpから第２電源電位Ｖiniに切り替わったときには、一方の電極がソース電極、他方の電極がドレイン電極となってスイッチングトランジスタとして動作する。これにより、駆動トランジスタ２２は、有機ＥＬ素子２１への駆動電流の供給を停止し、有機ＥＬ素子２１を非発光状態にする。すなわち、駆動トランジスタ２２は、有機ＥＬ素子２１の発光／非発光を制御するトランジスタとしての機能をも併せ持っている。
【００７９】
この駆動トランジスタ２２のスイッチング動作により、有機ＥＬ素子２１が非発光状態となる期間（非発光期間）を設け、有機ＥＬ素子２１の発光期間と非発光期間の割合（デューティ）を制御することができる。このデューティ制御により、１表示フレーム期間に亘って画素が発光することに伴う残像ボケを低減できるために、特に動画の画品位をより優れたものとすることができる。
【００８０】
電源供給走査回路５０から電源供給線３２を通して選択的に供給される第１，第２電源電位Ｖccp，Ｖiniのうち、第１電源電位Ｖccpは有機ＥＬ素子２１を発光駆動する駆動電流を駆動トランジスタ２２に供給するための電源電位である。また、第２電源電位Ｖiniは、有機ＥＬ素子２１に対して逆バイアスを掛けるための電源電位である。この第２電源電位Ｖiniは、基準電圧Ｖofsよりも低い電位、例えば、駆動トランジスタ２２の閾値電圧をＶthとするときＶofs−Ｖthよりも低い電位、好ましくは、Ｖofs−Ｖthよりも十分に低い電位に設定される。
【００８１】
［３−２．基本的な回路動作］
続いて、上記構成の有機ＥＬ表示装置１０の基本的な回路動作について、図８のタイミング波形図を基に図９及び図１０の動作説明図を用いて説明する。尚、図９及び図１０の動作説明図では、図面の簡略化のために、書込みトランジスタ２３をスイッチのシンボルで図示している。
【００８２】
図８のタイミング波形図には、走査線３１の電位（書込み走査信号）ＷＳ、電源供給線３２の電位（電源電位）ＤＳ、信号線３３の電位（Ｖsig／Ｖofs）、駆動トランジスタ２２のゲート電位Ｖg及びソース電位Ｖsのそれぞれの変化を示している。
【００８３】
（前表示フレームの発光期間）
図８のタイミング波形図において、時刻ｔ11以前は、前の表示フレームにおける有機ＥＬ素子２１の発光期間となる。この前表示フレームの発光期間では、電源供給線３２の電位ＤＳが第１電源電位（以下、「高電位」と記述する）Ｖccpにあり、また、書込みトランジスタ２３が非導通状態にある。
【００８４】
このとき、駆動トランジスタ２２は飽和領域で動作するように設計されている。これにより、図９（Ａ）に示すように、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsに応じた駆動電流（ドレイン−ソース間電流）Ｉdsが、電源供給線３２から駆動トランジスタ２２を通して有機ＥＬ素子２１に供給される。従って、有機ＥＬ素子２１が駆動電流Ｉdsの電流値に応じた輝度で発光する。
【００８５】
（閾値補正準備期間）
時刻ｔ11になると、線順次走査の新しい表示フレーム（現表示フレーム）に入る。そして、図９（Ｂ）に示すように、電源供給線３２の電位ＤＳが高電位Ｖccpから、信号線３３の基準電圧Ｖofsに対してＶofs−Ｖthよりも十分に低い第２電源電位（以下、「低電位」と記述する）Ｖiniに切り替わる。
【００８６】
ここで、有機ＥＬ素子２１の閾値電圧をＶthel、共通電源供給線３４の電位（カソード電位）をＶcathとする。このとき、低電位ＶiniをＶini＜Ｖthel＋Ｖcathとすると、駆動トランジスタ２２のソース電位Ｖsが低電位Ｖiniにほぼ等しくなるために、有機ＥＬ素子２１は逆バイアス状態となって消光する。
【００８７】
次に、時刻ｔ12で走査線３１の電位ＷＳが低電位側から高電位側に遷移することで、、図９（Ｃ）に示すように、書込みトランジスタ２３が導通状態となる。このとき信号出力回路６０から信号線３３に対して基準電圧Ｖofsが供給された状態にあるために、駆動トランジスタ２２のゲート電位Ｖgが基準電圧Ｖofsになる。また、駆動トランジスタ２２のソース電位Ｖsは、基準電圧Ｖofsよりも十分に低い電位、即ち、低電位Ｖiniにある。
【００８８】
このとき、駆動トランジスタ２２のゲート−ソース間電圧ＶgsはＶofs−Ｖiniとなる。ここで、Ｖofs−Ｖiniが駆動トランジスタ２２の閾値電圧Ｖthよりも大きくないと、後述する閾値補正処理を行うことができないために、Ｖofs−Ｖini＞Ｖthなる電位関係に設定する必要がある。
【００８９】
このように、駆動トランジスタ２２のゲート電位Ｖgを基準電圧Ｖofsに固定し、かつ、ソース電位Ｖsを低電位Ｖiniに固定して（確定させて）初期化する処理が、後述する閾値補正処理（閾値補正動作）を行う前の準備（閾値補正準備）の処理である。従って、基準電圧Ｖofs及び低電位Ｖiniが、駆動トランジスタ２２のゲート電位Ｖg及びソース電位Ｖsの各初期化電位となる。
【００９０】
（閾値補正期間）
次に、時刻ｔ13で、図９（Ｄ）に示すように、電源供給線３２の電位ＤＳが低電位Ｖiniから高電位Ｖccpに切り替わると、駆動トランジスタ２２のゲート電位Ｖgが基準電圧Ｖofsに保たれた状態で閾値補正処理が開始される。すなわち、ゲート電位Ｖgから駆動トランジスタ２２の閾値電圧Ｖthを減じた電位に向けて駆動トランジスタ２２のソース電位Ｖsが上昇を開始する。
【００９１】
ここでは、便宜上、駆動トランジスタ２２のゲート電位Ｖgの初期化電位Ｖofsを基準とし、当該初期化電位Ｖofsから駆動トランジスタ２２の閾値電圧Ｖthを減じた電位に向けてソース電位Ｖsを変化させる処理を閾値補正処理と呼んでいる。この閾値補正処理が進むと、やがて、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsが駆動トランジスタ２２の閾値電圧Ｖthに収束する。この閾値電圧Ｖthに相当する電圧は保持容量２４に保持される。
【００９２】
尚、閾値補正処理を行う期間（閾値補正期間）において、電流が専ら保持容量２４側に流れ、有機ＥＬ素子２１側には流れないようにするために、有機ＥＬ素子２１がカットオフ状態となるように共通電源供給線３４の電位Ｖcathを設定しておくこととする。
【００９３】
次に、時刻ｔ14で、走査線３１の電位ＷＳが低電位側に遷移することで、図１０（Ａ）に示すように、書込みトランジスタ２３が非導通状態となる。このとき、駆動トランジスタ２２のゲート電極が信号線３３から電気的に切り離されることによってフローティング状態になる。しかし、ゲート−ソース間電圧Ｖgsが駆動トランジスタ２２の閾値電圧Ｖthに等しいために、当該駆動トランジスタ２２はカットオフ状態にある。従って、駆動トランジスタ２２にドレイン−ソース間電流Ｉdsは流れない。
【００９４】
（信号書込み＆移動度補正期間）
次に、時刻ｔ15で、図１０（Ｂ）に示すように、信号線３３の電位が基準電圧Ｖofsから映像信号の信号電圧Ｖsigに切り替わる。続いて、時刻ｔ16で、走査線３１の電位ＷＳが高電位側に遷移することで、図１０（Ｃ）に示すように、書込みトランジスタ２３が導通状態になって映像信号の信号電圧Ｖsigをサンプリングして画素２０内に書き込む。
【００９５】
この書込みトランジスタ２３による信号電圧Ｖsigの書込みにより、駆動トランジスタ２２のゲート電位Ｖgが信号電圧Ｖsigになる。そして、映像信号の信号電圧Ｖsigによる駆動トランジスタ２２の駆動の際に、当該駆動トランジスタ２２の閾値電圧Ｖthが保持容量２４に保持された閾値電圧Ｖthに相当する電圧と相殺される。この閾値キャンセルの原理の詳細については後述する。
【００９６】
このとき、有機ＥＬ素子２１は、カットオフ状態（ハイインピーダンス状態）にある。従って、映像信号の信号電圧Ｖsigに応じて電源供給線３２から駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉds）は、有機ＥＬ素子２１の等価容量及び補助容量２５に流れ込む。これにより、有機ＥＬ素子２１の等価容量及び補助容量２５の充電が開始される。
【００９７】
有機ＥＬ素子２１の等価容量及び補助容量２５が充電されることにより、駆動トランジスタ２２のソース電位Ｖsが時間の経過とともに上昇していく。このとき既に、駆動トランジスタ２２の閾値電圧Ｖthの画素毎のばらつきがキャンセルされており、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsは当該駆動トランジスタ２２の移動度μに依存したものとなる。尚、駆動トランジスタ２２の移動度μは、当該駆動トランジスタ２２のチャネルを構成する半導体薄膜の移動度である。
【００９８】
ここで、映像信号の信号電圧Ｖsigに対する保持容量２４の保持電圧Ｖgsの比率、即ち、書込みゲインＧが１（理想値）であると仮定する。すると、駆動トランジスタ２２のソース電位ＶsがＶofs−Ｖth＋ΔＶの電位まで上昇することで、駆動トランジスタ２２のゲート‐ソース間電圧ＶgsはＶsig−Ｖofs＋Ｖth−ΔＶとなる。
【００９９】
すなわち、駆動トランジスタ２２のソース電位Ｖｓの上昇分ΔＶは、保持容量２４に保持された電圧（Ｖsig−Ｖofs＋Ｖth）から差し引かれるように、換言すれば、保持容量２４の充電電荷を放電するように作用する。換言すれば、ソース電位Ｖｓの上昇分ΔＶは、保持容量２４に対して負帰還がかけられたことになる。従って、ソース電位Ｖsの上昇分ΔＶは負帰還の帰還量となる。
【０１００】
このように、駆動トランジスタ２２に流れるドレイン−ソース間電流Ｉdsに応じた帰還量ΔＶでゲート‐ソース間電圧Ｖgsに負帰還をかけることで、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsの移動度μに対する依存性を打ち消すことができる。この打ち消す処理が、駆動トランジスタ２２の移動度μの画素毎のばらつきを補正する移動度補正処理である。
【０１０１】
より具体的には、駆動トランジスタ２２のゲート電極に書き込まれる映像信号の信号振幅Ｖin（＝Ｖsig−Ｖofs）が高い程ドレイン−ソース間電流Ｉdsが大きくなるため、負帰還の帰還量ΔＶの絶対値も大きくなる。従って、発光輝度レベルに応じた移動度補正処理が行われる。
【０１０２】
また、映像信号の信号振幅Ｖinを一定とした場合、駆動トランジスタ２２の移動度μが大きいほど負帰還の帰還量ΔＶの絶対値も大きくなるため、画素毎の移動度μのばらつきを取り除くことができる。従って、負帰還の帰還量ΔＶは、移動度補正処理の補正量とも言える。移動度補正の原理の詳細については後述する。
【０１０３】
（発光期間）
次に、時刻ｔ17で、走査線３１の電位ＷＳが低電位側に遷移することで、図１０（Ｄ）に示すように、書込みトランジスタ２３が非導通状態となる。これにより、駆動トランジスタ２２のゲート電極は、信号線３３から電気的に切り離されるためにフローティング状態になる。
【０１０４】
ここで、駆動トランジスタ２２のゲート電極がフローティング状態にあるときは、駆動トランジスタ２２のゲート−ソース間に保持容量２４が接続されていることにより、駆動トランジスタ２２のソース電位Ｖsの変動に連動してゲート電位Ｖgも変動する。
【０１０５】
このように、駆動トランジスタ２２のゲート電位Ｖgがソース電位Ｖsの変動に連動して変動する動作が、換言すれば、保持容量２４に保持されたゲート−ソース間電圧Ｖgsを保ったまま、ゲート電位Ｖg及びソース電位Ｖsが上昇する動作がブートストラップ動作である。
【０１０６】
駆動トランジスタ２２のゲート電極がフローティング状態になり、それと同時に、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsが有機ＥＬ素子２１に流れ始めることにより、当該電流Ｉdsに応じて有機ＥＬ素子２１のアノード電位が上昇する。
【０１０７】
そして、有機ＥＬ素子２１のアノード電位がＶthel＋Ｖcathを越えると、有機ＥＬ素子２１に駆動電流が流れ始めるため有機ＥＬ素子２１が発光を開始する。また、有機ＥＬ素子２１のアノード電位の上昇は、即ち、駆動トランジスタ２２のソース電位Ｖsの上昇に他ならない。そして、駆動トランジスタ２２のソース電位Ｖsが上昇すると、保持容量２４のブートストラップ動作により、駆動トランジスタ２２のゲート電位Ｖgも連動して上昇する。
【０１０８】
このとき、ブートストラップゲインが１（理想値）であると仮定した場合、ゲート電位Ｖgの上昇量はソース電位Ｖsの上昇量に等しくなる。故に、発光期間中、駆動トランジスタ２２のゲート‐ソース間電圧Ｖgsは、Ｖsig−Ｖofs＋Ｖth−ΔＶで一定に保持される。そして、時刻ｔ18で信号線３３の電位が映像信号の信号電圧Ｖsigから基準電圧Ｖofsに切り替わる。
【０１０９】
以上説明した一連の回路動作において、閾値補正準備、閾値補正、信号電圧Ｖsigの書込み（信号書込み）、及び、移動度補正の各処理動作は、１水平走査期間（１Ｈ）において実行される。また、信号書込み及び移動度補正の各処理動作は、時刻ｔ16−ｔ17の期間において並行して実行される。
【０１１０】
〔分割閾値補正〕
尚、ここでは、閾値補正処理を１回だけ実行する駆動法を採る場合を例に挙げて説明したが、この駆動法は一例に過ぎず、この駆動法に限られるものではない。例えば、閾値補正処理を移動度補正及び信号書込み処理と共に行う１Ｈ期間に加えて、当該１Ｈ期間に先行する複数の水平走査期間に亘って分割して閾値補正処理を複数回実行する、所謂、分割閾値補正を行う駆動法を採ることも可能である。
【０１１１】
この分割閾値補正の駆動法によれば、高精細化に伴う多画素化によって１水平走査期間として割り当てられる時間が短くなったとしても、閾値補正期間として複数の水平走査期間に亘って十分な時間を確保することができる。従って、１水平走査期間として割り当てられる時間が短くなっても、閾値補正期間として十分な時間を確保できるため、閾値補正処理を確実に実行できることになる。
【０１１２】
〔閾値キャンセルの原理〕
ここで、駆動トランジスタ２２の閾値キャンセル（即ち、閾値補正）の原理について説明する。駆動トランジスタ２２は、飽和領域で動作するように設計されているために定電流源として動作する。これにより、有機ＥＬ素子２１には駆動トランジスタ２２から、次式（１）で与えられる一定のドレイン−ソース間電流（駆動電流）Ｉdsが供給される。
Ｉds＝（１／２）・μ（Ｗ／Ｌ）Ｃox（Ｖgs−Ｖth）2 ……（２）
ここで、Ｗは駆動トランジスタ２２のチャネル幅、Ｌはチャネル長、Ｃoxは単位面積当たりのゲート容量である。
【０１１３】
図１１（Ａ）に、駆動トランジスタ２２のドレイン−ソース間電流Ｉds対ゲート−ソース間電圧Ｖgsの特性を示す。図１１（Ａ）の特性図に示すように、駆動トランジスタ２２の閾値電圧Ｖthの画素毎のばらつきに対するキャンセル処理（補正処理）を行わないと、閾値電圧ＶthがＶth1のときに、ゲート−ソース間電圧Ｖgsに対応するドレイン−ソース間電流ＩdsがＩds1になる。
【０１１４】
これに対して、閾値電圧ＶthがＶth2（Ｖth2＞Ｖth1）のとき、同じゲート−ソース間電圧Ｖgsに対応するドレイン−ソース間電流ＩdsがＩds2（Ｉds2＜Ｉds1）になる。すなわち、駆動トランジスタ２２の閾値電圧Ｖthが変動すると、ゲート−ソース間電圧Ｖgsが一定であってもドレイン−ソース間電流Ｉdsが変動する。
【０１１５】
一方、上記構成の画素（画素回路）２０では、先述したように、発光時の駆動トランジスタ２２のゲート−ソース間電圧ＶgsはＶsig−Ｖofs＋Ｖth−ΔＶである。従って、これを式（２）に代入すると、ドレイン−ソース間電流Ｉdsは、次式（３）で表される。
Ｉds＝（１／２）・μ（Ｗ／Ｌ）Ｃox（Ｖsig−Ｖofs−ΔＶ）2 ……（２）
【０１１６】
すなわち、駆動トランジスタ２２の閾値電圧Ｖthの項がキャンセルされており、駆動トランジスタ２２から有機ＥＬ素子２１に供給されるドレイン−ソース間電流Ｉdsは、駆動トランジスタ２２の閾値電圧Ｖthに依存しない。その結果、駆動トランジスタ２２の製造プロセスのばらつきや経時変化等により、駆動トランジスタ２２の閾値電圧Ｖthが画素毎に変動したとしても、ドレイン−ソース間電流Ｉdsが変動しないために、有機ＥＬ素子２１の発光輝度を一定に保つことができる。
【０１１７】
〔移動度補正の原理〕
次に、駆動トランジスタ２２の移動度補正の原理について説明する。図１１（Ｂ）に、駆動トランジスタ２２の移動度μが相対的に大きい画素Ａと、駆動トランジスタ２２の移動度μが相対的に小さい画素Ｂとを比較した状態で特性カーブを示す。駆動トランジスタ２２をポリシリコン薄膜トランジスタなどで構成した場合、画素Ａや画素Ｂのように、画素間で移動度μがばらつくことは避けられない。
【０１１８】
画素Ａと画素Ｂで移動度μにばらつきがある状態で、駆動トランジスタ２２のゲート電極に対して、例えば両画素Ａ，Ｂに同レベルの信号振幅Ｖin（＝Ｖsig−Ｖofs）を書き込んだ場合を考える。この場合、何ら移動度μの補正を行わないと、移動度μの大きい画素Ａに流れるドレイン−ソース間電流Ｉds1′と移動度μの小さい画素Ｂに流れるドレイン−ソース間電流Ｉds2′との間には大きな差が生じてしまう。このように、移動度μの画素毎のばらつきに起因してドレイン−ソース間電流Ｉdsに画素間で大きな差が生じると、画面のユニフォーミティ（一様性）が損なわれる。
【０１１９】
ここで、先述した式（１）のトランジスタ特性式から明らかなように、移動度μが大きいとドレイン−ソース間電流Ｉdsが大きくなる。従って、負帰還における帰還量ΔＶは移動度μが大きくなるほど大きくなる。図１１（Ｂ）に示すように、移動度μの大きな画素Ａの帰還量ΔＶ1は、移動度の小さな画素Ｂの帰還量ΔＶ2に比べて大きい。
【０１２０】
そこで、移動度補正処理によって駆動トランジスタ２２のドレイン−ソース間電流Ｉdsに応じた帰還量ΔＶでゲート−ソース間電圧Ｖgsに負帰還をかけることにより、移動度μが大きいほど負帰還が大きくかかることになる。その結果、移動度μの画素毎のばらつきを抑制することができる。
【０１２１】
具体的には、移動度μの大きな画素Ａで帰還量ΔＶ1の補正をかけると、ドレイン−ソース間電流ＩdsはＩds1′からＩds1まで大きく下降する。一方、移動度μの小さな画素Ｂの帰還量ΔＶ2は小さいために、ドレイン−ソース間電流ＩdsはＩds2′からＩds2までの下降となり、それ程大きく下降しない。結果的に、画素Ａのドレイン−ソース間電流Ｉds1と画素Ｂのドレイン−ソース間電流Ｉds2とはほぼ等しくなるために、移動度μの画素毎のばらつきが補正される。
【０１２２】
以上をまとめると、移動度μの異なる画素Ａと画素Ｂがあった場合、移動度μの大きい画素Ａの帰還量ΔＶ１は移動度μの小さい画素Ｂの帰還量ΔＶ２に比べて大きくなる。つまり、移動度μが大きい画素ほど帰還量ΔＶが大きく、ドレイン−ソース間電流Ｉdsの減少量が大きくなる。
【０１２３】
従って、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsに応じた帰還量ΔＶで、ゲート−ソース間電圧Ｖgsに負帰還をかけることで、移動度μの異なる画素のドレイン−ソース間電流Ｉdsの電流値が均一化される。その結果、移動度μの画素毎のばらつきを補正することができる。すなわち、駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉds）に応じた帰還量（補正量）ΔＶで、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsに対して、即ち、保持容量２４に対して負帰還をかける処理が移動度補正処理となる。但し、上述したような閾値補正や移動度補正は、本発明において必須の動作ではなく、上述したような各種補正や発光等も、そのような動作やタイミングに限られるものではない。
【０１２４】
以上に説明した有機ＥＬ表示装置１０において、有機ＥＬ素子２１を駆動する駆動回路（画素回路）に対して、先述した実施形態に係るブートストラップ回路８７を適用することができる。また、書込み走査回路４０や電源供給走査回路５０等の走査回路に対して、先述した実施形態に係るブートストラップ回路８７を用いたインバータ回路８０を適用することができる。以下に、画素回路への適用例を実施例１として、走査回路への適用例を実施例２として具体的に説明する。
【０１２５】
［３−３．実施例１］
先述した画素回路及び回路動作の説明から明らかなように、画素２０において、有機ＥＬ素子２１を駆動する駆動トランジスタ２２は、有機ＥＬ素子２１の駆動に際してブートストラップ動作を行う。すなわち、駆動トランジスタ２２は、ゲート電極とソース電極との間に保持容量２４が接続されていることで、ソース電位が上昇する際に、当該ソース電位の上昇に応じてゲート電位が上昇するブートストラップ動作を行う。
【０１２６】
このブートストラップ動作時のゲイン、即ち、ブートストラップゲインは、駆動トランジスタ２２のゲート電極に付く寄生容量の容量値や、ゲート電極に接続された保持容量２４の容量値によって決まる。駆動トランジスタ２２を含む画素回路の場合、ゲート電極に付く寄生容量としては、駆動トランジスタ２２のゲート電極−ドレイン領域間の寄生容量、ゲート電極−ソース電極間の寄生容量、及び、書込みトランジスタ２３のゲート電極−ソース／ドレイン領域間の寄生容量が挙げられる。
【０１２７】
そして、これらの寄生容量のうち、駆動トランジスタ２２のゲート電極−ドレイン領域間の寄生容量、及び、書込みトランジスタ２３のゲート電極−ソース／ドレイン領域間の寄生容量の各容量値を小さくすることにより、ブートストラップゲインを上げることができる。このことについては、先述した式（１）から明らかである。
【０１２８】
そこで、本実施例１では、少なくとも駆動トランジスタ２２に対して、図４に示すように、ゲート電極とドレイン領域とのオーバーラップ量が、ゲート電極とソース領域とのオーバーラップ量に比べて小さくなるような非対称構造を適用する。非対称構造を適用し、ゲート電極とドレイン領域とのオーバーラップ量をソース領域側に比べて小さく、好ましくは０にすることで、駆動トランジスタ２２のドレイン領域側の寄生容量の容量値を低減する、好ましくは０にする。
【０１２９】
このように、駆動トランジスタ２２のドレイン領域側の寄生容量の容量値を、好ましくは０にすることで、当該容量値を削減できる分だけ、ブートストラップゲインが上がり、理想値、即ち、１（１００％）に近づく。これにより、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsについて画素間で閾値電圧Ｖthの差分を維持したまま発光状態を保つことができるため、画素間での輝度のばらつきを抑えることができる。因みに、画素間での輝度のばらつきは、縦スジや横スジ、輝度ムラ等となって視認される。従って、画素間での輝度のばらつきを抑えることができることで、縦スジや横スジ、輝度ムラ等を抑えることができるため、画面のユニフォーミティの向上を図ることができる。
【０１３０】
［３−４．実施例２］
実施例２では、先述した実施形態に係るブートストラップ回路８７を用いたインバータ回路８０を、書込み走査回路４０及び電源供給走査回路５０に適用する、具体的には、書込み走査回路４０及び電源供給走査回路５０を構成するインバータ回路として用いる。
【０１３１】
これらの走査回路４０，５０を含む駆動回路部の作製に当っては、当該駆動回路部を片チャネルのトランジスタを用いて構成すれば、両チャネルのトランジスタを用いて構成する場合に比べて製造コストを低減できる。従って、有機ＥＬ表示装置１０の低コスト化を図るには、書込み走査回路４０や電源供給走査回路５０を構成するインバータ回路を、先述したように、片チャネルのトランジスタを用いて構成するのが好ましい。
【０１３２】
（書込み走査回路）
図１２（Ａ）は、書込み走査回路４０の回路構成の一例を示すブロック図である。本例に係る書込み走査回路４０は、図８の書込み走査信号ＷＳを生成するために、２つのシフトレジスタ回路４１，４２を有する。シフトレジスタ回路４１は、閾値（Ｖth）補正用の走査パルス（図８の前半のパルスに相当）を生成する。シフトレジスタ回路４２は、移動度（μ）補正用の走査パルス（図８の後半のパルスに相当）を生成する。これらシフトレジスタ回路４１，４２の後段には、論理回路４３，４４が配され、当該論理回路４３，４４の後段には共通の論理回路４５が配されている。
【０１３３】
論理回路４３は、２つのＮＡＮＤ回路４３１，４３４及び３つのインバータ回路４３２，４３３，４３５によって構成されている。ＮＡＮＤ回路４３１は、シフトレジスタ回路４１の前段のシフト段（転送段）ＳＲ1の出力を一方の入力とし、インバータ回路４３２で反転された後段のシフト段ＳＲ2の出力を他方の入力とする。ＮＡＮＤ回路４３４は、インバータ回路４３３で反転されたＮＡＮＤ回路４３１の出力を一方の入力とし、イネーブル信号ｗｓｅｎ1を他方の入力とする。ＮＡＮＤ回路４３４の出力は、後段の共通の論理回路４５に供給される。
【０１３４】
論理回路４４は、２つのＮＡＮＤ回路４４１，４４４及び３つのインバータ回路４４２，４４３，４４５によって構成されている。ＮＡＮＤ回路４４１は、シフトレジスタ回路４２の前段のシフト段ＳＲ1の出力を一方の入力とし、インバータ回路４４２で反転された後段のシフト段ＳＲ2の出力を他方の入力とする。ＮＡＮＤ回路４４４は、インバータ回路４４３で反転されたＮＡＮＤ回路４４１の出力を一方の入力とし、イネーブル信号ｗｓｅｎ2を他方の入力とする。ＮＡＮＤ回路４４４の出力は、後段の共通の論理回路４５に供給される。
【０１３５】
共通の論理回路４５は、ＮＯＲ回路４５１及びインバータ回路４５２によって構成されている。ＮＯＲ回路４５１は、前段の論理回路４３，４４の各出力を２入力とする。この共通の論理回路４５の出力は、インバータ回路４５２を介して、図８に示す書込み走査パルス（走査線電位）ＷＳとして、図６に示す画素アレイ部３０の各走査線３１（３１1〜３１m）に供給される。尚、論理回路４３，４４及び共通の論理回路４５は、シフトレジスタ回路４１，４２の各シフト段毎に設けられる。
【０１３６】
上記構成の書込み走査回路４０において、論理回路４３のインバータ回路４３２，４３３，４３５、論理回路４４のインバータ回路４４２，４４３，４４５、及び、論理回路４５のインバータ回路４５２として、先述した実施形態に係るブートストラップ回路８７を用いたインバータ回路８０を用いることができる。シフトレジスタ回路４１，４２がインバータ回路を用いる回路構成の場合には、当該インバータ回路としても用いることができる。尚、図１２（Ａ）において、インバータ回路４３２，４３３，４３５，４４２，４４３，４４５，４５２のサイズの違いは、これらのインバータ回路を形成するトランジスタのサイズの違いを表わしている。
【０１３７】
（電源供給走査回路）
図１２（Ｂ）は、電源供給走査回路５０の回路構成の一例を示すブロック図である。本例に係る電源供給走査回路５０は、シフトレジスタ回路５１及び論理回路５２を有する構成となっている。論理回路５２は、ＮＡＮＤ回路５２１及び４つのインバータ回路５２２〜５２５によって構成され、シフトレジスタ回路５１の各シフト段毎に設けられる。
【０１３８】
論理回路５２において、ＮＡＮＤ回路５２１は、シフトレジスタ回路５１の前段のシフト段ＳＲ1の出力を一方の入力とし、インバータ回路５２２で反転された後段のシフト段ＳＲ2の出力を他方の入力とする。ＮＡＮＤ回路５２１の出力は、インバータ回路５２３，５２４，５２５を介して、図８に示す電源電位（電源供給線電位）ＤＳとして、図６に示す画素アレイ部３０の各電源供給線３２（３２1〜３２m）に供給される。
【０１３９】
尚、最終段のインバータ回路５２５には、正側の電源電位として、電源電位ＤＳの第１電源電位Ｖccpに対応する電位が供給され、負側の電源電位として、電源電位ＤＳの第２電源電位Ｖiniに対応する電位が供給される。
【０１４０】
上記構成の電源供給走査回路５０において、論理回路５２のインバータ回路５２２〜５２５として、先述した実施形態に係るブートストラップ回路８７を用いたインバータ回路８０を用いることができる。シフトレジスタ回路５１がインバータ回路を用いる回路構成の場合には、当該インバータ回路としても用いることができる。尚、図１２（Ｂ）において、インバータ回路５２２〜５２５のサイズの違いは、これらのインバータ回路を形成するトランジスタのサイズの違いを表わしている。
【０１４１】
上述したように、書込み走査回路４０及び／又は電源供給走査回路５０を構成するインバータ回路として、先述した実施形態に係るブートストラップ回路８７を用いたインバータ回路８０を用いることで、次のような作用、効果を得ることができる。すなわち、ブートストラップ動作を行うトランジスタについて、ソース領域とドレイン領域とがゲート電極の中心線に関して非対称な構造とすることで、先述したように、ブートストラップゲインが上がるため、長期間に亘ってフル振幅の信号を出力させることができる。
【０１４２】
このことは、書込み走査回路４０にあっては、図８に示す書込み走査信号ＷＳ（即ち、閾値補正用の走査パルス及び移動度補正用の走査パルス）として、所望のパルス幅のパルス信号を得ることができることを意味する。また、電源供給走査回路５０にあっては、図８に示す電源供給線電位ＤＳとして、所望のパルス幅のパルス信号を得ることができることを意味する。
【０１４３】
そして、書込み走査回路４０にあっては、書込み走査信号ＷＳとして、所望のパルス幅のパルス信号を得ることができることで、閾値補正処理及び移動度補正処理を確実に実行できることになる。特に、移動度補正処理の補正時間は移動度補正用の走査パルスのパルス幅によって決まることから、当該走査パルスとして所望のパルス幅のパルス信号を得ることができることで、移動度補正処理をより確実に行うことができる。また、電源供給走査回路５０にあっては、電源供給線電位ＤＳとして、所望のパルス幅のパルス信号を得ることができることで、当該電源電位ＤＳの第１電源電位Ｖccp／第２電源電位Ｖiniの切替えによる画素２０の発光／非発光の制御をより確実に行うことができることになる。
【０１４４】
［３−５．他の適用例］
尚、ここでは、画素トランジスタとして、駆動トランジスタ２２及び書込みトランジスタ２３の２つのトランジスタを有する画素回路を持つ有機ＥＬ表示装置を例に挙げたが、本開示は当該有機ＥＬ表示装置への適用に限られるものではない。具体的には、駆動トランジスタに対して直列に接続され、有機ＥＬ素子の発光／非発光の制御を行うトランジスタを有する画素回路や、駆動トランジスタのゲートに基準電圧Ｖofsを選択的に与えるトランジスタを有する画素回路等を持つ有機ＥＬ表示装置に対して適用可能である。
【０１４５】
また、本開示は、有機ＥＬ表示装置への適用に限られるものではなく、無機ＥＬ素子、ＬＥＤ素子、半導体レーザー素子など、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子（発光素子）を用いた表示装置全般に対して適用可能である。更には、電流駆動型の電気光学素子を用いた表示装置以外にも、液晶表示装置やプラズマ表示装置等、走査回路を用いる構成の表示装置全般に対して適用可能である。
【０１４６】
＜４．電子機器＞
以上説明した本開示による表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示部（表示装置）に適用できる。一例として、図１３〜図１７に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなどの表示部に適用することが可能である。
【０１４７】
先述した実施形態の説明から明らかなように、画素回路に適用した実施例１の場合は、縦スジや横スジ、輝度ムラ等を抑え、画面のユニフォーミティの向上を図ることができ、走査回路に適用した実施例２の場合は、補正処理等をより確実に行うことができる。従って、あらゆる分野の電子機器において、その表示部として本開示による表示装置を用いることで、高品位の表示画像を得ることができる。
【０１４８】
本開示による表示装置は、封止された構成のモジュール形状のものをも含む。一例として、画素アレイ部に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。
【０１４９】
以下に、本開示が適用される電子機器の具体例について説明する。
【０１５０】
図１３は、本開示が適用されるテレビジョンセットの外観を示す斜視図である。本適用例に係るテレビジョンセットは、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を含み、その映像表示画面部１０１として本開示による表示装置を用いることにより作製される。
【０１５１】
図１４は、本開示が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本開示による表示装置を用いることにより作製される。
【０１５２】
図１５は、本開示が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３として本開示による表示装置を用いることにより作製される。
【０１５３】
図１６は、本開示が適用されるビデオカメラの外観を示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本開示による表示装置を用いることにより作製される。
【０１５４】
図１７は、本開示が適用される携帯端末装置、例えば携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含んでいる。そして、ディスプレイ１４４やサブディスプレイ１４５として本開示による表示装置を用いることにより、本適用例に係る携帯電話機が作製される。
【０１５５】
＜５．本開示の構成＞
尚、本開示は以下のような構成を取ることができる。
（１）トランジスタと、当該トランジスタのゲート電極と一方のソース／ドレイン領域との間に接続された容量とを有し、当該一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行い、
前記トランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造になっている
ブートストラップ回路。
（２）前記トランジスタは、ゲート電極と一方のソース／ドレイン領域とのオーバーラップ量と、ゲート電極と他方のソース／ドレイン領域とのオーバーラップ量とが異なる
前記（１）に記載のブートストラップ回路。
（３）前記トランジスタは、前記一方のソース／ドレイン領域が、前記他方のソース／ドレイン領域よりもゲート電極とのオーバーラップ量が小さい
前記（２）に記載のブートストラップ回路。
（４）前記トランジスタは、前記一方のソース／ドレイン領域とゲート電極とのオーバーラップ量が０である
前記（３）に記載のブートストラップ回路。
（５）前記トランジスタのゲート電極には、少なくとも１つのトランジスタの一方のソース／ドレイン領域が接続されており、
前記少なくとも１つのトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造になっている
前記（１）から前記（４）のいずれかに記載のブートストラップ回路。
（６）前記少なくとも１つのトランジスタは、ゲート電極と一方のソース／ドレイン領域とのオーバーラップ量と、ゲート電極と他方のソース／ドレイン領域とのオーバーラップ量とが異なる
前記（５）に記載のブートストラップ回路。
（７）前記少なくとも１つのトランジスタは、前記一方のソース／ドレイン領域が、前記他方のソース／ドレイン領域よりもゲート電極とのオーバーラップ量が小さい
前記（６）に記載のブートストラップ回路。
（８）前記少なくとも１つのトランジスタは、前記一方のソース／ドレイン領域とゲート電極とのオーバーラップ量が０である
前記（７）に記載のブートストラップ回路。
（９）ゲート電極と一方のソース／ドレイン領域との間に容量が接続され、当該一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う第１のトランジスタと、
前記第１のトランジスタに対して直列に接続された、前記第１のトランジスタと同じ導電型の第２のトランジスタとを有し、
前記第１のトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、
前記第２のトランジスタのゲート電極に入力される信号を極性反転して出力する
インバータ回路。
（１０）前記第２のトランジスタとゲート電極が共通に接続され、前記第１のトランジスタのゲート電極に一方のソース／ドレイン領域が接続された第３のトランジスタを有し、
前記第３のトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造になっている
前記（９）に記載のインバータ回路。
（１１）前記第３のトランジスタは、ゲート電極と一方のソース／ドレイン領域とのオーバーラップ量と、ゲート電極と他方のソース／ドレイン領域とのオーバーラップ量とが異なる
前記（１０）に記載のインバータ回路。
（１２）前記第３のトランジスタは、前記一方のソース／ドレイン領域が、前記他方のソース／ドレイン領域よりもゲート電極とのオーバーラップ量が小さい
前記（１１）に記載のインバータ回路。
（１３）前記第１のトランジスタによるブートストラップ動作に先立って、前記容量が接続されたゲート電極と一方のソース／ドレイン領域との間の電圧を所定の電圧に設定する電圧設定部を有し、
前記電圧設定部は、前記第１のトランジスタのゲート電極に一方のソース／ドレイン領域が接続され、当該ゲート電極に対して前記所定の電圧を選択的に与える制御トランジスタを有し、
前記制御トランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造になっている
前記（９）から前記（１２）のいずれかに記載のインバータ回路。
（１４）前記制御トランジスタは、ゲート電極と一方のソース／ドレイン領域とのオーバーラップ量と、ゲート電極と他方のソース／ドレイン領域とのオーバーラップ量とが異なる
前記（１３）に記載のインバータ回路。
（１５）前記制御トランジスタは、前記一方のソース／ドレイン領域が、前記他方のソース／ドレイン領域よりもゲート電極とのオーバーラップ量が小さい
前記（１４）に記載のインバータ回路。
（１６）ゲート電極と一方のソース／ドレイン領域との間に容量が接続され、当該一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う第１のトランジスタと、
前記第１のトランジスタに対して直列に接続された、前記第１のトランジスタと同じ導電型の第２のトランジスタとを有し、
前記第１のトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、
前記第２のトランジスタのゲート電極に入力される信号を極性反転して出力する
インバータ回路を用いる走査回路。
（１７）電気光学素子を含む画素が行列状に配置された画素アレイ部と、
前記画素アレイ部の各画素を走査する走査回路とを備え、
前記走査回路は、
ゲート電極と一方のソース／ドレイン領域との間に容量が接続され、当該一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う第１のトランジスタと、
前記第１のトランジスタに対して直列に接続された、前記第１のトランジスタと同じ導電型の第２のトランジスタとを有し、
前記第１のトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、
前記第２のトランジスタのゲート電極に入力される信号を極性反転して出力する
インバータ回路を用いる表示装置。
（１８）電気光学素子を含む画素が行列状に配置された画素アレイ部と、
前記画素アレイ部の各画素を走査する走査回路とを備え、
前記画素は、
前記電気光学素子を駆動する駆動トランジスタと、
前記駆動トランジスタのゲート電極と一方のソース／ドレイン領域との間に接続された容量とを有し、
前記駆動トランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、前記一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う
表示装置。
（１９）電気光学素子を含む画素が行列状に配置された画素アレイ部と、
前記画素アレイ部の各画素を走査する走査回路とを備え、
前記走査回路は、
ゲート電極と一方のソース／ドレイン領域との間に容量が接続され、当該一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う第１のトランジスタと、
前記第１のトランジスタに対して直列に接続された、前記第１のトランジスタと同じ導電型の第２のトランジスタとを有し、
前記第１のトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、
前記第２のトランジスタのゲート電極に入力される信号を極性反転して出力する
インバータ回路を用いる表示装置を有する電子機器。
（２０）電気光学素子を含む画素が行列状に配置された画素アレイ部と、
前記画素アレイ部の各画素を走査する走査回路とを備え、
前記画素は、
前記電気光学素子を駆動する駆動トランジスタと、
前記駆動トランジスタのゲート電極と一方のソース／ドレイン領域との間に接続された容量とを有し、
前記駆動トランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、前記一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う
表示装置を有する電子機器。
【符号の説明】
【０１５６】
１０…有機ＥＬ表示装置、２０…画素（画素回路）、２１…有機ＥＬ素子、２２…駆動トランジスタ、２３…書込みトランジスタ、２４…保持容量、２５…補助容量、３０…画素アレイ部、３１（３１1〜３１m）…走査線、３２（３２1〜３２m）…電源供給線、３３（３３1〜３３n）…信号線、３４…共通電源供給線、４０…書込み走査回路、５０…電源供給走査回路、６０…信号出力回路、７０…表示パネル、８０…インバータ回路、８７…ブートストラップ回路
【特許請求の範囲】
【請求項１】
トランジスタと、当該トランジスタの一方のゲート電極とソース／ドレイン領域との間に接続された容量とを有し、当該一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行い、
前記トランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造になっている
ブートストラップ回路。
【請求項２】
前記トランジスタは、ゲート電極と一方のソース／ドレイン領域とのオーバーラップ量と、ゲート電極と他方のソース／ドレイン領域とのオーバーラップ量とが異なる
請求項１に記載のブートストラップ回路。
【請求項３】
前記トランジスタは、前記一方のソース／ドレイン領域が、前記他方のソース／ドレイン領域よりもゲート電極とのオーバーラップ量が小さい
請求項２に記載のブートストラップ回路。
【請求項４】
前記トランジスタは、前記一方のソース／ドレイン領域とゲート電極とのオーバーラップ量が０である
請求項３に記載のブートストラップ回路。
【請求項５】
前記トランジスタのゲート電極には、少なくとも１つのトランジスタの一方のソース／ドレイン領域が接続されており、
前記少なくとも１つのトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造になっている
請求項１に記載のブートストラップ回路。
【請求項６】
前記少なくとも１つのトランジスタは、ゲート電極と一方のソース／ドレイン領域とのオーバーラップ量と、ゲート電極と他方のソース／ドレイン領域とのオーバーラップ量とが異なる
請求項５に記載のブートストラップ回路。
【請求項７】
前記少なくとも１つのトランジスタは、前記一方のソース／ドレイン領域が、前記他方のソース／ドレイン領域よりもゲート電極とのオーバーラップ量が小さい
請求項６に記載のブートストラップ回路。
【請求項８】
前記少なくとも１つのトランジスタは、前記一方のソース／ドレイン領域とゲート電極とのオーバーラップ量が０である
請求項７に記載のブートストラップ回路。
【請求項９】
ゲート電極と一方のソース／ドレイン領域との間に容量が接続され、当該一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う第１のトランジスタと、
前記第１のトランジスタに対して直列に接続された、前記第１のトランジスタと同じ導電型の第２のトランジスタとを有し、
前記第１のトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、
前記第２のトランジスタのゲート電極に入力される信号を極性反転して出力する
インバータ回路。
【請求項１０】
前記第２のトランジスタとゲート電極が共通に接続され、前記第１のトランジスタのゲート電極に一方のソース／ドレイン領域が接続された第３のトランジスタを有し、
前記第３のトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造になっている
請求項９に記載のインバータ回路。
【請求項１１】
前記第３のトランジスタは、ゲート電極と一方のソース／ドレイン領域とのオーバーラップ量と、ゲート電極と他方のソース／ドレイン領域とのオーバーラップ量とが異なる
請求項１０に記載のインバータ回路。
【請求項１２】
前記第３のトランジスタは、前記一方のソース／ドレイン領域が、前記他方のソース／ドレイン領域よりもゲート電極とのオーバーラップ量が小さい
請求項１１に記載のインバータ回路。
【請求項１３】
前記第１のトランジスタによるブートストラップ動作に先立って、前記容量が接続されたゲート電極と一方のソース／ドレイン領域との間の電圧を所定の電圧に設定する電圧設定部を有し、
前記電圧設定部は、前記第１のトランジスタのゲート電極に一方のソース／ドレイン領域が接続され、当該ゲート電極に対して前記所定の電圧を選択的に与える制御トランジスタを有し、
前記制御トランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造になっている
請求項９に記載のインバータ回路。
【請求項１４】
前記制御トランジスタは、ゲート電極と一方のソース／ドレイン領域とのオーバーラップ量と、ゲート電極と他方のソース／ドレイン領域とのオーバーラップ量とが異なる
請求項１３に記載のインバータ回路。
【請求項１５】
前記制御トランジスタは、前記一方のソース／ドレイン領域が、前記他方のソース／ドレイン領域よりもゲート電極とのオーバーラップ量が小さい
請求項１４に記載のインバータ回路。
【請求項１６】
ゲート電極と一方のソース／ドレイン領域との間に容量が接続され、当該一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う第１のトランジスタと、
前記第１のトランジスタに対して直列に接続された、前記第１のトランジスタと同じ導電型の第２のトランジスタとを有し、
前記第１のトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、
前記第２のトランジスタのゲート電極に入力される信号を極性反転して出力する
インバータ回路を用いる走査回路。
【請求項１７】
電気光学素子を含む画素が行列状に配置された画素アレイ部と、
前記画素アレイ部の各画素を走査する走査回路とを備え、
前記走査回路は、
ゲート電極と一方のソース／ドレイン領域との間に容量が接続され、当該一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う第１のトランジスタと、
前記第１のトランジスタに対して直列に接続された、前記第１のトランジスタと同じ導電型の第２のトランジスタとを有し、
前記第１のトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、
前記第２のトランジスタのゲート電極に入力される信号を極性反転して出力する
インバータ回路を用いる表示装置。
【請求項１８】
電気光学素子を含む画素が行列状に配置された画素アレイ部と、
前記画素アレイ部の各画素を走査する走査回路とを備え、
前記画素は、
前記電気光学素子を駆動する駆動トランジスタと、
前記駆動トランジスタのゲート電極と一方のソース／ドレイン領域との間に接続された容量とを有し、
前記駆動トランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、前記一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う
表示装置。
【請求項１９】
電気光学素子を含む画素が行列状に配置された画素アレイ部と、
前記画素アレイ部の各画素を走査する走査回路とを備え、
前記走査回路は、
ゲート電極と一方のソース／ドレイン領域との間に容量が接続され、当該一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う第１のトランジスタと、
前記第１のトランジスタに対して直列に接続された、前記第１のトランジスタと同じ導電型の第２のトランジスタとを有し、
前記第１のトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、
前記第２のトランジスタのゲート電極に入力される信号を極性反転して出力する
インバータ回路を用いる表示装置を有する電子機器。
【請求項２０】
電気光学素子を含む画素が行列状に配置された画素アレイ部と、
前記画素アレイ部の各画素を走査する走査回路とを備え、
前記画素は、
前記電気光学素子を駆動する駆動トランジスタと、
前記駆動トランジスタのゲート電極と一方のソース／ドレイン領域との間に接続された容量とを有し、
前記駆動トランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、前記一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う
表示装置を有する電子機器。
【請求項１】
トランジスタと、当該トランジスタの一方のゲート電極とソース／ドレイン領域との間に接続された容量とを有し、当該一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行い、
前記トランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造になっている
ブートストラップ回路。
【請求項２】
前記トランジスタは、ゲート電極と一方のソース／ドレイン領域とのオーバーラップ量と、ゲート電極と他方のソース／ドレイン領域とのオーバーラップ量とが異なる
請求項１に記載のブートストラップ回路。
【請求項３】
前記トランジスタは、前記一方のソース／ドレイン領域が、前記他方のソース／ドレイン領域よりもゲート電極とのオーバーラップ量が小さい
請求項２に記載のブートストラップ回路。
【請求項４】
前記トランジスタは、前記一方のソース／ドレイン領域とゲート電極とのオーバーラップ量が０である
請求項３に記載のブートストラップ回路。
【請求項５】
前記トランジスタのゲート電極には、少なくとも１つのトランジスタの一方のソース／ドレイン領域が接続されており、
前記少なくとも１つのトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造になっている
請求項１に記載のブートストラップ回路。
【請求項６】
前記少なくとも１つのトランジスタは、ゲート電極と一方のソース／ドレイン領域とのオーバーラップ量と、ゲート電極と他方のソース／ドレイン領域とのオーバーラップ量とが異なる
請求項５に記載のブートストラップ回路。
【請求項７】
前記少なくとも１つのトランジスタは、前記一方のソース／ドレイン領域が、前記他方のソース／ドレイン領域よりもゲート電極とのオーバーラップ量が小さい
請求項６に記載のブートストラップ回路。
【請求項８】
前記少なくとも１つのトランジスタは、前記一方のソース／ドレイン領域とゲート電極とのオーバーラップ量が０である
請求項７に記載のブートストラップ回路。
【請求項９】
ゲート電極と一方のソース／ドレイン領域との間に容量が接続され、当該一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う第１のトランジスタと、
前記第１のトランジスタに対して直列に接続された、前記第１のトランジスタと同じ導電型の第２のトランジスタとを有し、
前記第１のトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、
前記第２のトランジスタのゲート電極に入力される信号を極性反転して出力する
インバータ回路。
【請求項１０】
前記第２のトランジスタとゲート電極が共通に接続され、前記第１のトランジスタのゲート電極に一方のソース／ドレイン領域が接続された第３のトランジスタを有し、
前記第３のトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造になっている
請求項９に記載のインバータ回路。
【請求項１１】
前記第３のトランジスタは、ゲート電極と一方のソース／ドレイン領域とのオーバーラップ量と、ゲート電極と他方のソース／ドレイン領域とのオーバーラップ量とが異なる
請求項１０に記載のインバータ回路。
【請求項１２】
前記第３のトランジスタは、前記一方のソース／ドレイン領域が、前記他方のソース／ドレイン領域よりもゲート電極とのオーバーラップ量が小さい
請求項１１に記載のインバータ回路。
【請求項１３】
前記第１のトランジスタによるブートストラップ動作に先立って、前記容量が接続されたゲート電極と一方のソース／ドレイン領域との間の電圧を所定の電圧に設定する電圧設定部を有し、
前記電圧設定部は、前記第１のトランジスタのゲート電極に一方のソース／ドレイン領域が接続され、当該ゲート電極に対して前記所定の電圧を選択的に与える制御トランジスタを有し、
前記制御トランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造になっている
請求項９に記載のインバータ回路。
【請求項１４】
前記制御トランジスタは、ゲート電極と一方のソース／ドレイン領域とのオーバーラップ量と、ゲート電極と他方のソース／ドレイン領域とのオーバーラップ量とが異なる
請求項１３に記載のインバータ回路。
【請求項１５】
前記制御トランジスタは、前記一方のソース／ドレイン領域が、前記他方のソース／ドレイン領域よりもゲート電極とのオーバーラップ量が小さい
請求項１４に記載のインバータ回路。
【請求項１６】
ゲート電極と一方のソース／ドレイン領域との間に容量が接続され、当該一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う第１のトランジスタと、
前記第１のトランジスタに対して直列に接続された、前記第１のトランジスタと同じ導電型の第２のトランジスタとを有し、
前記第１のトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、
前記第２のトランジスタのゲート電極に入力される信号を極性反転して出力する
インバータ回路を用いる走査回路。
【請求項１７】
電気光学素子を含む画素が行列状に配置された画素アレイ部と、
前記画素アレイ部の各画素を走査する走査回路とを備え、
前記走査回路は、
ゲート電極と一方のソース／ドレイン領域との間に容量が接続され、当該一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う第１のトランジスタと、
前記第１のトランジスタに対して直列に接続された、前記第１のトランジスタと同じ導電型の第２のトランジスタとを有し、
前記第１のトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、
前記第２のトランジスタのゲート電極に入力される信号を極性反転して出力する
インバータ回路を用いる表示装置。
【請求項１８】
電気光学素子を含む画素が行列状に配置された画素アレイ部と、
前記画素アレイ部の各画素を走査する走査回路とを備え、
前記画素は、
前記電気光学素子を駆動する駆動トランジスタと、
前記駆動トランジスタのゲート電極と一方のソース／ドレイン領域との間に接続された容量とを有し、
前記駆動トランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、前記一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う
表示装置。
【請求項１９】
電気光学素子を含む画素が行列状に配置された画素アレイ部と、
前記画素アレイ部の各画素を走査する走査回路とを備え、
前記走査回路は、
ゲート電極と一方のソース／ドレイン領域との間に容量が接続され、当該一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う第１のトランジスタと、
前記第１のトランジスタに対して直列に接続された、前記第１のトランジスタと同じ導電型の第２のトランジスタとを有し、
前記第１のトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、
前記第２のトランジスタのゲート電極に入力される信号を極性反転して出力する
インバータ回路を用いる表示装置を有する電子機器。
【請求項２０】
電気光学素子を含む画素が行列状に配置された画素アレイ部と、
前記画素アレイ部の各画素を走査する走査回路とを備え、
前記画素は、
前記電気光学素子を駆動する駆動トランジスタと、
前記駆動トランジスタのゲート電極と一方のソース／ドレイン領域との間に接続された容量とを有し、
前記駆動トランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、前記一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う
表示装置を有する電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−２４３９７１（Ｐ２０１２−２４３９７１Ａ）
【公開日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願番号】特願２０１１−１１３０４７（Ｐ２０１１−１１３０４７）
【出願日】平成２３年５月２０日（２０１１．５．２０）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願日】平成２３年５月２０日（２０１１．５．２０）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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