半導体装置及びその製造方法
【課題】寄生バイポーラトランジスタのゲインを低下することにより、誤動作や動作特性の変動が少ない半導体装置及びその製造方法を得る。
【解決手段】シリコン層３の上面上には、シリコン酸化膜６が部分的に形成されている。シリコン酸化膜６上には、ポリシリコンから成るゲート電極７が部分的に形成されている。ゲート電極７の下方に存在する部分のシリコン酸化膜６は、ゲート絶縁膜として機能する。ゲート電極７の側面には、シリコン酸化膜８を挟んで、シリコン窒化膜９が形成されている。シリコン酸化膜８及びシリコン窒化膜９は、シリコン酸化膜６上に形成されている。ゲート長方向に関するシリコン酸化膜８の幅Ｗ１は、シリコン酸化膜６の膜厚Ｔ１よりも大きい。
【解決手段】シリコン層３の上面上には、シリコン酸化膜６が部分的に形成されている。シリコン酸化膜６上には、ポリシリコンから成るゲート電極７が部分的に形成されている。ゲート電極７の下方に存在する部分のシリコン酸化膜６は、ゲート絶縁膜として機能する。ゲート電極７の側面には、シリコン酸化膜８を挟んで、シリコン窒化膜９が形成されている。シリコン酸化膜８及びシリコン窒化膜９は、シリコン酸化膜６上に形成されている。ゲート長方向に関するシリコン酸化膜８の幅Ｗ１は、シリコン酸化膜６の膜厚Ｔ１よりも大きい。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に関し、特に、ＳＯＩ（Silicon On Insulator）基板を用いたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びその製造方法に関するものである。
【背景技術】
【０００２】
動作速度が高速で、かつ消費電力が小さいデバイスとして、ＳＯＩ基板を用いた半導体装置（ＳＯＩデバイス）が注目されている。ＳＯＩ基板は、半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有する基板である。数μｍ程度に薄膜化された半導体層を有するＳＯＩデバイス（「薄膜ＳＯＩデバイス」と呼ばれている）は最近特に注目されており、携帯機器用のＬＳＩ等への応用が期待されている。
【０００３】
図４４は、従来の半導体装置の構造を示す断面図である。ＳＯＩ基板１０４は、シリコン基板１０１、ＢＯＸ（Burried OXide）層１０２、及びシリコン層１０３がこの順に積層された構造を有している。シリコン層１０３内には、シリコン酸化膜から成る素子分離絶縁膜１０５が部分的に形成されている。素子分離絶縁膜１０５は、シリコン層１０３の上面からＢＯＸ層１０２の上面にまで到達して形成されている。このような態様の素子分離絶縁膜は、「完全分離型の素子分離絶縁膜」と呼ばれている。
【０００４】
素子分離絶縁膜１０５によって規定される素子形成領域内には、ＭＯＳＦＥＴが形成されている。具体的には以下の通りである。シリコン層１０３の上面上には、シリコン酸化膜１０６が部分的に形成されている。シリコン酸化膜１０６上には、ポリシリコンから成るゲート電極１０７が部分的に形成されている。ゲート電極１０７の下方に存在する部分のシリコン酸化膜１０６は、ゲート絶縁膜として機能する。ゲート電極１０７の側面には、シリコン酸化膜１０８を挟んで、シリコン窒化膜１０９が形成されている。シリコン酸化膜１０８は、ゲート電極１０７の側面とシリコン窒化膜１０９の側面との間のみならず、シリコン酸化膜１０６の上面とシリコン窒化膜１０９の底面との間にも形成されている。
【０００５】
シリコン層１０３内には、対を成すソース・ドレイン領域１１０が形成されている。対を成すソース・ドレイン領域１１０同士に挟まれる領域は、ボディ領域１１２として規定される。ソース・ドレイン領域１１０は、ゲート電極１０７の下方にまで延びるエクステンション１１１を、シリコン層１０３の上面内に有している。
【０００６】
図４５は、従来の他の半導体装置の構造を示す断面図である。図４４に示した完全分離型の素子分離絶縁膜１０５の代わりに、シリコン酸化膜から成る素子分離絶縁膜１３０が形成されている。素子分離絶縁膜１３０の底面は、ＢＯＸ層１０２の上面に到達していない。このような態様の素子分離絶縁膜は、「部分分離型の素子分離絶縁膜」と呼ばれている。図４５に示す半導体装置のその他の構造は、図４４に示した半導体装置の構造と同様である。
【０００７】
図４６は、図４５に示した半導体装置の上面構造を模式的に示す上面図である。部分分離型の素子分離絶縁膜１３０を採用することにより、ボディコンタクト領域１５０から、素子分離絶縁膜１３０の底面とＢＯＸ層１０２の上面との間のシリコン層１０３を介して、ボディ領域１１２の電位を固定することができる。その結果、キンク現象が発生したり、動作周波数に依存して遅延時間が変動する等の、いわゆる基板フローティング効果を抑制することが可能となる。
【０００８】
図４４，４５を参照して、ゲート長方向（紙面の左右方向）に関するシリコン酸化膜１０８の幅Ｗ１０１は、シリコン酸化膜１０６の膜厚とシリコン酸化膜１０８の膜厚との合計の膜厚Ｔ１０１よりも小さい。但し、ゲート絶縁膜として機能する部分以外のシリコン酸化膜１０６（即ち、図４４においてシリコン酸化膜１０８の底面とシリコン層１０３の上面との間に存在する部分のシリコン酸化膜１０６）がゲートエッチング時に除去されている場合もあり、この場合は、Ｗ１０１はＴ１０１に等しい。即ち、従来の半導体装置においては、Ｗ１０１はＴ１０１以下である。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、このような従来の半導体装置によると、シリコン酸化膜１０８の幅Ｗ１０１が比較的狭いため、対を成すソース・ドレイン領域１１０同士の間隔（具体的には、対を成すエクステンション１１１同士の間隔）Ｌ１０１も比較的狭くなる。
【００１０】
ところで、図４４，４５に示した半導体装置には、ソース・ドレイン領域１１０をエミッタ及びコレクタとし、ボディ領域１１２をベースとする寄生バイポーラトランジスタが存在する。対を成すソース・ドレイン領域１１０同士の間隔Ｌ１０１が狭いということは、寄生バイポーラトランジスタのベース幅が狭いということであるので、寄生バイポーラトランジスタのゲインが大きくなる。その結果従来の半導体装置には、寄生バイポーラトランジスタの高ゲインに起因して、ＭＯＳＦＥＴに誤動作が生じたり動作特性が変動するおそれがあるという問題があった。
【００１１】
本発明はかかる問題を解決するために成されたものであり、寄生バイポーラトランジスタのゲインを低下することにより、誤動作や動作特性の変動が少ない半導体装置及びその製造方法を得ることを目的とするものである。
【課題を解決するための手段】
【００１２】
この発明のうち請求項１に記載の半導体装置は、ディジタル回路が形成された第１領域と、アナログ回路又はＲＦ回路が形成された第２領域とを有する基板と、第１領域に形成され、ディジタル回路を構成する第１の半導体素子と、第２領域に形成され、アナログ回路又はＲＦ回路を構成する第２の半導体素子とを備え、第１の半導体素子は、第１のゲート絶縁膜を挟んで基板の主面上に形成された第１のゲート電極と、第１のゲート電極の下方において、基板内に形成された第１のボディ領域と、基板内に形成され、第１のボディ領域を挟んで対を成す第１のソース・ドレイン領域とを有し、第２の半導体素子は、第２のゲート絶縁膜を挟んで基板の主面上に形成された第２のゲート電極と、第２のゲート電極の下方において、基板内に形成された第２のボディ領域と、基板内に形成され、第２のボディ領域を挟んで対を成す第２のソース・ドレイン領域とを有し、第１のソース・ドレイン領域は、基板の主面内において、第１のゲート電極の下方に延びて形成された、対を成す第１のエクステンションを有し、第２のソース・ドレイン領域は、基板の主面内において、第２のゲート電極の下方に延びて形成された、対を成す第２のエクステンションを有し、平面視上第１のゲート電極と第１のエクステンションとが重なり合う程度は、平面視上第２のゲート電極と第２のエクステンションとが重なり合う程度よりも広いことを特徴とするものである。
【００１３】
また、この発明のうち請求項２に記載の半導体装置は、請求項１に記載の半導体装置であって、第１の半導体素子は、第１のゲート電極の側面に形成された第１のサイドウォールをさらに有し、第２の半導体素子は、第２のゲート電極の側面に形成された第１の絶縁膜と、第１の絶縁膜を挟んで第２のゲート電極の側面に形成された第２のサイドウォールとをさらに有することを特徴とするものである。
【００１４】
また、この発明のうち請求項３に記載の半導体装置は、請求項２に記載の半導体装置であって、第１の半導体素子は、第１のゲート電極の側面に接して、第１のゲート電極と第１のサイドウォールとの間に形成された第２の絶縁膜をさらに有し、第１の絶縁膜は、第２のゲート電極の側面に接して形成され、第２の絶縁膜と膜厚が等しい第３の絶縁膜と、第３の絶縁膜と第２のサイドウォールとの間に形成された第４の絶縁膜とを有することを特徴とするものである。
【００１５】
また、この発明のうち請求項４に記載の半導体装置は、基板と、（ａ）ゲート絶縁膜を挟んで基板の主面上に形成され、所定方向に沿って延在するゲート電極、（ｂ）ゲート電極の側面に形成された第１のサイドウォール、（ｃ）ゲート電極の下方において、基板内に形成されたボディ領域、及び（ｄ）基板内に形成され、ボディ領域を挟んで対を成すソース・ドレイン領域を有する半導体素子と、半導体素子を覆って基板上に形成された層間絶縁膜と、ゲート電極の上面に接触しつつ所定方向に延在して層間絶縁膜内に形成され、ゲート電極のゲート長方向に関する寸法がゲート電極のゲート長よりも大きいゲート配線とを備えるものである。
【００１６】
また、この発明のうち請求項５に記載の半導体装置は、請求項４に記載の半導体装置であって、第１のサイドウォールを挟んでゲート電極の側面に形成された第２のサイドウォールをさらに備えることを特徴とするものである。
【００１７】
また、この発明のうち請求項６に記載の半導体装置は、請求項５に記載の半導体装置であって、ゲート長方向に関する第２のサイドウォールの寸法は、ゲート長方向に関する第１のサイドウォールの寸法よりも大きいことを特徴とするものである。
【００１８】
また、この発明のうち請求項７に記載の半導体装置は、請求項４〜請求項６のいずれか一つに記載の半導体装置であって、ソース・ドレイン領域に繋がって層間絶縁膜内に形成されたコンタクトプラグをさらに備え、ゲート長方向に関するゲート配線の寸法は、ゲート長方向に関するコンタクトプラグの寸法よりも小さいことを特徴とするものである。
【００１９】
また、この発明のうち請求項８に記載の半導体装置の製造方法は、（ａ）ディジタル回路が形成される第１領域と、アナログ回路又はＲＦ回路が形成される第２領域とを有する基板を準備する工程と、（ｂ）第１領域における基板の主面上に、第１のゲート絶縁膜を挟んで第１のゲート電極を形成するとともに、第２領域における基板の主面上に、第２のゲート絶縁膜を挟んで第２のゲート電極を形成する工程と、（ｃ）第２のゲート電極の側面に第１の絶縁膜を形成する工程と、（ｄ）第１のゲート電極の側面に第１のサイドウォールを形成するとともに、第１の絶縁膜を挟んで第２のゲート電極の側面に第２のサイドウォールを形成する工程と、（ｅ）工程（ｄ）よりも前に実行され、第１領域における基板の主面内に不純物を導入することにより、第１のゲート電極の下方に延びて対を成す第１のエクステンションを形成する工程と、（ｆ）工程（ｃ）よりも後、工程（ｄ）よりも前に実行され、第２領域における基板の主面内に不純物を導入することにより、第２のゲート電極の下方に延びて対を成す第２のエクステンションを形成する工程とを備えるものである。
【００２０】
また、この発明のうち請求項９に記載の半導体装置の製造方法は、請求項８に記載の半導体装置の製造方法であって、（ｇ）工程（ｅ）よりも前に実行され、第１のゲート電極の側面に接する第２の絶縁膜を形成する工程をさらに備え、工程（ｃ）は、（ｃ−１）工程（ｇ）と同一の工程によって実行され、第２のゲート電極の側面に接する第３の絶縁膜を形成する工程と、（ｃ−２）第３の絶縁膜を挟んで第２のゲート電極の側面に第４の絶縁膜を形成する工程とを有することを特徴とするものである。
【００２１】
また、この発明のうち請求項１０に記載の半導体装置の製造方法は、（ａ）基板を準備する工程と、（ｂ）ゲート絶縁膜を挟んで所定方向に沿って延在するゲート電極を、基板の主面上に形成する工程と、（ｃ）ゲート電極の側面に第１のサイドウォールを形成する工程と、（ｄ）ゲート電極及び第１のサイドウォールを覆って、基板上に層間絶縁膜を形成する工程と、（ｅ）ゲート電極のゲート長方向に関する寸法がゲート電極のゲート長よりも大きく、ゲート電極の上面に接触しつつ所定方向に延在するゲート配線を、層間絶縁膜内に形成する工程とを備えるものである。
【００２２】
また、この発明のうち請求項１１に記載の半導体装置の製造方法は、請求項１０に記載の半導体装置の製造方法であって、（ｆ）工程（ｄ）よりも前に実行され、第１のサイドウォールを挟んでゲート電極の側面に第２のサイドウォールを形成する工程をさらに備えることを特徴とするものである。
【００２３】
また、この発明のうち請求項１２に記載の半導体装置の製造方法は、請求項１１に記載の半導体装置の製造方法であって、工程（ｆ）においては、ゲート長方向に関する寸法が、ゲート長方向に関する第１のサイドウォールの寸法よりも大きい第２のサイドウォールが形成されることを特徴とするものである。
【００２４】
また、この発明のうち請求項１３に記載の半導体装置の製造方法は、請求項１０〜請求項１２のいずれか一つに記載の半導体装置の製造方法であって、（ｓ）ゲート電極の下方におけるボディ領域を挟んで対を成すソース・ドレイン領域を、基板内に形成する工程と、（ｔ）工程（ｅ）と同一の工程によって実行され、ソース・ドレイン領域に繋がり、ゲート長方向に関する寸法が、ゲート長方向に関するゲート配線の寸法よりも大きいコンタクトプラグを、層間絶縁膜内に形成する工程とをさらに備えることを特徴とするものである。
【発明の効果】
【００２５】
この発明のうち請求項１に係るものによれば、ディジタル回路を構成する第１の半導体素子に関して、実効チャネル長を短くすることができ、遅延時間の短縮化による性能の向上を図ることができる。
【００２６】
また、この発明のうち請求項２に係るものによれば、オフセット用絶縁膜としての第１の絶縁膜を形成した後に、イオン注入を行って第２のエクステンションを形成することにより、アナログ回路又は高周波回路を構成する第２の半導体素子に関して、ゲートオーバーラップ容量を抑制することができる。
【００２７】
また、この発明のうち請求項３に係るものによれば、オフセット用絶縁膜としての第２の絶縁膜を形成した後に、イオン注入を行って第１のエクステンションを形成することにより、ディジタル回路を構成する第１の半導体素子に関して、ゲートオーバーラップ容量を抑制することができる。
【００２８】
また、この発明のうち請求項４に係るものによれば、ゲート抵抗が低減されて、半導体素子の最大発振周波数を増大することができる。
【００２９】
また、この発明のうち請求項５に係るものによれば、第２のサイドウォールを形成することにより、半導体装置の製造工程において、アライメントずれのマージンを向上することができる。
【００３０】
また、この発明のうち請求項６に係るものによれば、半導体装置の製造工程において、アライメントずれのマージンをさらに向上することができる。
【００３１】
また、この発明のうち請求項７に係るものによれば、半導体装置の製造工程において、コンタクトプラグ用のコンタクトホールと、ゲート配線用の配線溝とを同一のエッチング工程で形成する際に、エッチング速度の差を低減することができる。
【００３２】
また、この発明のうち請求項８に係るものによれば、ディジタル回路を構成する半導体素子の実効チャネル長を短くすることができ、遅延時間の短縮化による性能の向上を図ることができる。また、工程（ｃ）でオフセット用絶縁膜としての第１の絶縁膜を形成した後に、工程（ｆ）で第２のエクステンションを形成することにより、アナログ回路又は高周波回路を構成する半導体素子に関して、ゲートオーバーラップ容量を抑制することができる。
【００３３】
また、この発明のうち請求項９に係るものによれば、工程（ｇ）でオフセット用絶縁膜としての第２の絶縁膜を形成した後に、工程（ｅ）で第１のエクステンションを形成することにより、ディジタル回路を構成する半導体素子に関して、ゲートオーバーラップ容量を抑制することができる。
【００３４】
また、この発明のうち請求項１０に係るものによれば、ゲート抵抗が低減されるため、最大発振周波数が向上された半導体装置を得ることができる。
【００３５】
また、この発明のうち請求項１１に係るものによれば、第２のサイドウォールを形成することにより、ゲート配線用の配線溝を形成する工程において、アライメントずれのマージンを向上することができる。
【００３６】
また、この発明のうち請求項１２に係るものによれば、アライメントずれのマージンをさらに向上することができる。
【００３７】
また、この発明のうち請求項１３に係るものによれば、コンタクトプラグ用のコンタクトホールと、ゲート配線用の配線溝とを同一のエッチング工程で形成する際に、エッチング速度の差を低減することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施の形態１に係る半導体装置の構造を示す断面図である。
【図２】本発明の実施の形態１に係るＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴが、同一のＳＯＩ基板上に形成された態様を示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態２に係る半導体装置の構造を示す断面図である。
【図１４】本発明の実施の形態２に係る半導体装置の第１の変形例を示す上面図である。
【図１５】本発明の実施の形態２に係る半導体装置の第２の変形例を示す上面図である。
【図１６】本発明の実施の形態３に関して、トランジスタの等価回路を簡略化して示す回路図である。
【図１７】ゲート長が７０ｎｍのトランジスタを対象として、シリコン酸化膜の幅と、遮断周波数及び最大発振周波数との関係を測定した結果を示すグラフである。
【図１８】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２３】本発明の実施の形態４に係る半導体装置の製造方法の第１の変形例を示す断面図である。
【図２４】本発明の実施の形態４に係る半導体装置の製造方法の第２の変形例を示す断面図である。
【図２５】本発明の実施の形態４に係る半導体装置の製造方法の第３の変形例を示す断面図である。
【図２６】本発明の実施の形態５に係る半導体装置の構造を示す断面図である。
【図２７】本発明の実施の形態５に係る他の半導体装置の構造を示す断面図である。
【図２８】ゲート長が７０ｎｍのトランジスタを対象として、オフセット用絶縁膜の幅と遅延時間との関係を測定した結果を示すグラフである。
【図２９】本発明の実施の形態６に係る半導体装置の構造を示す断面図である。
【図３０】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図３１】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図３２】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図３３】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図３４】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図３５】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図３６】本発明の実施の形態７に係る半導体装置の構造を模式的に示す上面図である。
【図３７】図３６に示した線分Ａ１−Ａ１に沿った位置に関する断面構造を示す断面図である。
【図３８】図３６に示した線分Ａ２−Ａ２に沿った位置に関する断面構造を示す断面図である。
【図３９】本発明の実施の形態７に係る半導体装置の製造方法を工程順に示す断面図である。
【図４０】本発明の実施の形態７に係る半導体装置の製造方法を工程順に示す断面図である。
【図４１】本発明の実施の形態７に係る半導体装置の製造方法を工程順に示す断面図である。
【図４２】本発明の実施の形態７に係る半導体装置の製造方法を工程順に示す断面図である。
【図４３】本発明の実施の形態７に係る半導体装置の製造方法を工程順に示す断面図である。
【図４４】従来の半導体装置の構造を示す断面図である。
【図４５】従来の他の半導体装置の構造を示す断面図である。
【図４６】図４５に示した半導体装置の上面構造を模式的に示す上面図である。
【発明を実施するための形態】
【００３９】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の構造を示す断面図である。ＳＯＩ基板４は、シリコン基板１、ＢＯＸ層２、及び単結晶のシリコン層３がこの順に積層された構造を有している。但し、単結晶のシリコン層３ではなく、多結晶又は非結晶のシリコン層が形成されていてもよい。シリコン層３内には、シリコン酸化膜から成る完全分離型の素子分離絶縁膜５が部分的に形成されている。素子分離絶縁膜５は、シリコン層３の上面からＢＯＸ層２の上面にまで到達して形成されている。
【００４０】
素子分離絶縁膜５によって規定される素子形成領域内には、ＭＯＳＦＥＴが形成されている。具体的には以下の通りである。シリコン層３の上面上には、シリコン酸化膜６が部分的に形成されている。シリコン酸化膜６上には、ポリシリコンから成るゲート電極７が部分的に形成されている。ゲート電極７の下方に存在する部分のシリコン酸化膜６は、ゲート絶縁膜として機能する。ゲート電極７の側面には、シリコン酸化膜８を挟んで、シリコン窒化膜９が形成されている。シリコン酸化膜８及びシリコン窒化膜９は、シリコン酸化膜６上に形成されている。ゲート長方向（紙面の左右方向）に関するシリコン酸化膜８の幅Ｗ１は、シリコン酸化膜６の膜厚Ｔ１よりも大きい。
【００４１】
シリコン酸化膜８に関し、本明細書においては、ゲート電極７の側面に接触する側の側面を「内側面」、ゲート電極７の側面に接触しない側の側面を「外側面」と定義する。また、シリコン窒化膜９に関し、本明細書においては、シリコン酸化膜８の外側面に接触する側の側面を「内側面」、シリコン酸化膜８の外側面に接触しない側の側面を「外側面」と定義する。
【００４２】
シリコン層３内には、対を成すソース・ドレイン領域１０が形成されている。対を成すソース・ドレイン領域１０同士に挟まれる領域は、ボディ領域１２として規定される。ソース・ドレイン領域１０は、シリコン酸化膜８の外側面の下方からボディ領域１２に向かって延びて形成されたエクステンション（不純物濃度が比較的低い場合は「ＬＤＤ」とも呼ばれる）１１を、シリコン層３の上面内に有している。
【００４３】
図２は、本実施の形態１に係るＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴが、同一のＳＯＩ基板４上に形成された態様を示す断面図である。図２において、左端の素子分離絶縁膜５と中央の素子分離絶縁膜５とによって規定される素子形成領域にはＮＭＯＳＦＥＴが形成されており、右端の素子分離絶縁膜５と中央の素子分離絶縁膜５とによって規定される素子形成領域にはＰＭＯＳＦＥＴが形成されている。ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴはそれぞれ、図１に示した構造と同一の構造を有している。
【００４４】
図３〜１２は、図２に示した半導体装置の製造方法を工程順に示す断面図である。図３を参照して、まず、ＳＯＩ基板４を準備した後、シリコン層３内に素子分離絶縁膜５を形成する。次に、ＣＶＤ法又は熱酸化法によって、シリコン酸化膜１３を、シリコン層３の上面上及び素子分離絶縁膜５の上面上に全面的に形成する。但し、シリコン酸化膜１３の代わりに、シリコン酸窒化膜、Ａｌ２Ｏ３等の金属酸化膜、Ｔａ２Ｏ５やＢＳＴ等の強誘電体膜を形成してもよい。次に、ＬＰＣＶＤ法によって、膜厚が１００〜４００ｎｍ程度のポリシリコン膜１４を、シリコン酸化膜１３の上面上に全面的に形成する。但し、ポリシリコン膜１４内には、ＰやＢ等の不純物が導入されていてもよい。また、ポリシリコン膜１４の代わりに、Ｗ，Ｔａ，Ａｌ等の金属膜を形成してもよい。次に、写真製版法によって、フォトレジスト１５ａ，１５ｂを、ポリシリコン膜１４の上面上に部分的に形成する。フォトレジスト１５ａ，１５ｂは、ゲート電極７ａ，７ｂの形成予定領域の上方に形成されている。
【００４５】
図４を参照して、次に、フォトレジスト１５ａ，１５ｂをエッチングマスクに用いて、ＳＯＩ基板４の深さ方向にエッチングレートの高い、ＲＩＥ（Reactive Ion Etching）又はＥＣＲ（Electron Cyclotron Resonance）等の異方性ドライエッチング法によって、ポリシリコン膜１４をエッチングする。これにより、フォトレジスト１５ａ，１５ｂの下方に位置する部分のポリシリコン膜１４がエッチングされずに残り、ゲート電極７ａ，７ｂが形成される。この異方性ドライエッチングによって、シリコン酸化膜１３の上面も若干エッチングされる。その後、フォトレジスト１５ａ，１５ｂを除去する。但し、ポリシリコン膜１４の上面上に絶縁膜を形成し、写真製版法及びエッチング法によってこの絶縁膜をパターニングした後、パターニングされた上記絶縁膜をハードマスクに用いてポリシリコン膜１４を異方性エッチングすることによって、ゲート電極７ａ，７ｂを形成してもよい。
【００４６】
図５を参照して、次に、ＣＶＤ法又は熱酸化法によって、シリコン酸化膜１６を全面的に形成する。但し、シリコン酸化膜１６の代わりに、ＨＴＯ膜、ＬＴＯ膜、ＴＥＯＳ膜、プラズマ酸化膜を形成してもよい。
【００４７】
図６を参照して、次に、ＳＯＩ基板４の深さ方向にエッチングレートの高い異方性ドライエッチング法によって、シリコン酸化膜１６をエッチングする。これにより、ゲート電極７ａ，７ｂの側面にシリコン酸化膜８ａ，８ｂが形成される。このとき、シリコン酸化膜１３の上面及びゲート電極７ａ，７ｂの上面が露出する前にエッチングを停止することによって、シリコン酸化膜１３の上面上及びゲート電極７ａ，７ｂの上面上に、シリコン酸化膜１６を薄く残してもよい。
【００４８】
図７を参照して、次に、写真製版法によって、ＰＭＯＳＦＥＴの形成予定領域上にフォトレジスト１７を形成する。次に、フォトレジスト１７を注入マスクに用いて、Ｂ，ＢＦ２，Ｉｎ等のｐ形不純物を１×１０１２〜１×１０１４ｃｍ−２の条件下でイオン注入することにより、ＮＭＯＳＦＥＴの形成予定領域におけるシリコン層３内に、ポケット領域（図示しない）を形成する。ポケット領域は、デバイスの微細化に起因する短チャネル効果を抑制するために形成される。次に、Ａｓ，Ｐ，Ｓｂ等のｎ形のイオン１８を１×１０１３〜１×１０１５ｃｍ−２の条件下でイオン注入することにより、ＮＭＯＳＦＥＴの形成予定領域におけるシリコン層３内に、エクステンション１１ａを形成する。このとき、フォトレジスト１７、ゲート電極７ａ、シリコン酸化膜８ａ、及び素子分離絶縁膜５が、注入マスクとして作用する。その結果、エクステンション１１ａは、ゲート電極７ａ、シリコン酸化膜８ａ、及び素子分離絶縁膜５が形成されていない部分のシリコン層３の上面内に形成されるが、その端部（ゲート電極７ａ側の端部）は、シリコン酸化膜８ａの外側面よりも内側に存在する。
【００４９】
なお、図６に示した構造を得た後、フォトレジスト１７を形成する前に、所定の膜厚のシリコン酸化膜をＣＶＤ法によって全面に形成しておくことにより、シリコン層３内においてポケット領域及びエクステンション１１ａが形成される箇所を調整することもできる。また、ソース・ドレインの接合深さやゲート絶縁膜の膜厚等を調整することによって短チャネル効果を抑制する場合は、ポケット領域は形成する必要はない。
【００５０】
図８を参照して、次に、フォトレジスト１７を除去した後、写真製版法によって、ＮＭＯＳＦＥＴの形成予定領域上にフォトレジスト１９を形成する。次に、フォトレジスト１９を注入マスクに用いて、Ａｓ，Ｐ，Ｓｂ等のｎ形不純物を１×１０１２〜１×１０１４ｃｍ−２の条件下でイオン注入することにより、ＰＭＯＳＦＥＴの形成予定領域におけるシリコン層３内に、ポケット領域（図示しない）を形成する。次に、Ｂ，ＢＦ２，Ｉｎ等のｐ形のイオン２０を１×１０１２〜１×１０１４ｃｍ−２の条件下でイオン注入することにより、ＰＭＯＳＦＥＴの形成予定領域におけるシリコン層３内に、エクステンション１１ｂを形成する。このとき、フォトレジスト１９、ゲート電極７ｂ、シリコン酸化膜８ｂ、及び素子分離絶縁膜５が、注入マスクとして作用する。その結果、エクステンション１１ｂは、ゲート電極７ｂ、シリコン酸化膜８ｂ、及び素子分離絶縁膜５が形成されていない部分のシリコン層３の上面内に形成されるが、その端部（ゲート電極７ｂ側の端部）は、シリコン酸化膜８ｂの外側面よりも内側に存在する。なお、上記と同様に、シリコン層３内においてポケット領域及びエクステンション１１ｂが形成される箇所を調整することもできる。また、上記と同様に、ポケット領域の形成は省略することもできる。
【００５１】
図９を参照して、次に、フォトレジスト１９を除去した後、ＣＶＤ法によって、シリコン窒化膜２１を全面的に形成する。図１０を参照して、次に、ＳＯＩ基板４の深さ方向にエッチングレートの高い異方性ドライエッチング法によって、シリコン層３の上面が露出するまで、シリコン窒化膜２１及びシリコン酸化膜１３をこの順にエッチングする。これにより、シリコン酸化膜８ａ，８ｂの外側面に、サイドウォール絶縁膜としてのシリコン窒化膜９ａ，９ｂが形成される。シリコン窒化膜９ａ，９ｂは、シリコン酸化膜６ａ，６ｂ上に形成されている。
【００５２】
図１１を参照して、次に、写真製版法によって、ＰＭＯＳＦＥＴの形成予定領域上にフォトレジスト２２を形成する。次に、フォトレジスト２２を注入マスクに用いて、Ａｓ，Ｐ，Ｓｂ等のｎ形のイオン２３を１×１０１４〜１×１０１６ｃｍ−２の条件下でイオン注入することにより、ＮＭＯＳＦＥＴの形成予定領域におけるシリコン層３内に、ソース・ドレイン領域１０ａを形成する。エクステンション１１ａは、ソース・ドレイン領域１０ａの一部となる。
【００５３】
図１２を参照して、次に、フォトレジスト２２を除去した後、写真製版法によって、ＮＭＯＳＦＥＴの形成予定領域上にフォトレジスト２４を形成する。次に、フォトレジスト２４を注入マスクに用いて、Ｂ，ＢＦ２，Ｉｎ等のｐ形のイオン２５を１×１０１４〜１×１０１６ｃｍ−２の条件下でイオン注入することにより、ＰＭＯＳＦＥＴの形成予定領域におけるシリコン層３内に、ソース・ドレイン領域１０ｂを形成する。エクステンション１１ｂは、ソース・ドレイン領域１０ｂの一部となる。
【００５４】
最後に、フォトレジスト２４を除去した後、シリコン層３内に導入された不純物を活性化するために、８００〜１１５０℃程度でアニールを行う。そして、ソース・ドレイン領域１０ａ，１０ｂ及びゲート電極７ａ，７ｂの上面に金属シリサイドを形成する工程や、配線工程を経て、半導体装置が完成する。
【００５５】
このように、本実施の形態１に係る半導体装置の製造方法によれば、図６に示した工程で、比較的幅広のシリコン酸化膜８ａ，８ｂをゲート電極７ａ，７ｂの側面に形成した後、図７，８に示した工程で、エクステンション１１ａ，１１ｂを形成する。従って、図１に示したように、対を成すソース・ドレイン領域１０同士の間隔（具体的には、対を成すエクステンション１１同士の間隔）Ｌ１を、従来の半導体装置における間隔Ｌ１０１（図４４参照）よりも広げることができる。
【００５６】
その結果、寄生バイポーラトランジスタのベース幅が広がるため、寄生バイポーラトランジスタのゲインが小さくなり、ＭＯＳＦＥＴの誤動作や動作特性の変動を抑制することができる。
【００５７】
また、ゲート電極７とエクステンション１１との平面視上の重なり程度が小さくなるため、ゲートオーバーラップ容量が抑制され、動作の高速化及び消費電力の低減を図ることもできる。しかも、本実施の形態１に係る半導体装置では、通常のバルク基板ではなくＳＯＩ基板４が用いられている。図１に示したように、ＳＯＩ基板４を用いた半導体装置では、ソース・ドレイン領域１０の底面がＢＯＸ層２に接しているため、ソース・ドレインにおける接合容量が小さい。そのため、ＳＯＩ基板４を用いた半導体装置は、バルク基板を用いた半導体装置よりも寄生容量のトータルが小さい。従って、同等の電流駆動能力を得ようとした場合、本実施の形態１に係る半導体装置の製造方法によると、バルク基板を用いて半導体装置を製造する場合と比較すると、より幅広のシリコン酸化膜８をゲート電極７の側面に接して形成することができる。その結果、デバイスの微細化によってゲート電極７のゲート長が短くなった場合であっても、アッシング処理やＲＣＡ洗浄処理によってゲート電極７が倒れることを効果的に防止することができる。
【００５８】
なお、従来技術に関する図４４，４５を参照して、シリコン酸化膜１０８の膜厚を単純に厚くしても間隔Ｌ１０１を広げることができるが、この場合は、エクステンション１１１を形成するためのイオン注入工程で、注入エネルギーを高くする必要がある。従って、イオンの飛程が大きくため、シリコン層１０３の上面内にエクステンション１１１を浅く形成することが困難となり、短チャネル効果が発生する。これに対して、本実施の形態１に係る半導体装置の製造方法によれば、シリコン層３の上面内にエクステンション１１を浅く形成することができるため、短チャネル効果を抑制することもできる。
【００５９】
実施の形態２．
図１３は、本発明の実施の形態２に係る半導体装置の構造を示す断面図である。図１に示した完全分離型の素子分離絶縁膜５の代わりに、部分分離型の素子分離絶縁膜３０が形成されている。本実施の形態２に係る半導体装置のその他の構造は、図１に示した上記実施の形態１に係る半導体装置の構造と同様である。また、本実施の形態２に係る半導体装置は、図３に示した工程で素子分離絶縁膜５の代わりに素子分離絶縁膜３０を形成することにより、図３〜１２に示した工程を経て形成することができる。
【００６０】
部分分離型の素子分離絶縁膜３０を採用することにより、ボディコンタクト領域（図示しない）から、素子分離絶縁膜３０の底面とＢＯＸ層２の上面との間のシリコン層３を介して、ボディ領域１２の電位を固定することができる。その結果、キンク現象が発生したり、動作周波数に依存して遅延時間が変動する等の、いわゆる基板フローティング効果を抑制することが可能となる。
【００６１】
本実施の形態２に係る半導体装置によれば、上記実施の形態１に係る半導体装置及びその製造方法によって得られる効果に加えて、以下の効果が得られる。即ち、間隔Ｌ１が広がる結果、図１３の紙面の垂直方向に関するボディ抵抗も小さくなる。そのため、ボディコンタクト領域からの距離に応じてＭＯＳＦＥＴのしきい値電圧が異なるという問題を抑制することができる。
【００６２】
図１４は、本実施の形態２に係る半導体装置の第１の変形例を示す上面図である。図１４に示す半導体装置では、部分分離型の素子分離絶縁膜３０ではなく、完全分離型の素子分離絶縁膜５が採用されている。ゲート電極７には、両端部が広がったＨ字形ゲートが採用されている。ボディ領域１２の電位を固定するために、ボディ領域１２に直接接するボディコンタクト領域３１が、ゲート電極７の両端部にそれぞれ形成されている。
【００６３】
図１５は、本実施の形態２に係る半導体装置の第２の変形例を示す上面図である。図１５に示す半導体装置では、部分分離型の素子分離絶縁膜３０ではなく、完全分離型の素子分離絶縁膜５が採用されている。ゲート電極７には、一方の端部が広がったＴ字形ゲートが採用されている。ボディ領域１２の電位を固定するために、ボディ領域１２に直接接するボディコンタクト領域３１が、ゲート電極７の上記一方の端部に形成されている。
【００６４】
図１４，１５に示した半導体装置においても、図１３に示した断面構造を採用することによってボディ抵抗を低減でき、ボディコンタクト領域３１からの距離に応じてＭＯＳＦＥＴのしきい値電圧が異なるという問題を抑制することができる。
【００６５】
実施の形態３．
本実施の形態３では、ゲート電極７のゲート長と、ゲート長方向に関するシリコン酸化膜８の幅Ｗ１との関係について説明する。
【００６６】
図１６は、トランジスタの等価回路を簡略化して示す回路図である。図１６において、Ｒｇはゲート抵抗、Ｒｉはチャネル抵抗、Ｒｓはソース抵抗、ｇｍは相互コンダクタンス、ｇｄｓはドレイン−ソース間のコンダクタンス、Ｃｇｓはゲート−ソース間の容量、Ｃｇｄはゲート−ドレイン間の容量である。一般的にトランジスタの性能を示す指標に、遮断周波数ｆｔ及び最大発振周波数ｆｍａｘがある。図１６を参照して、遮断周波数ｆｔ及び最大発振周波数ｆｍａｘは、それぞれ以下の式（１），式（２）で表される。
【００６７】
【数１】
【００６８】
【数２】
【００６９】
シリコン酸化膜８の幅Ｗ１を大きくすると、実効チャネル長が長くなるため、相互コンダクタンスｇｍは低下する。従って、式（１）より、シリコン酸化膜８の幅Ｗ１を大きくすると、遮断周波数ｆｔは低下する。そして、遮断周波数ｆｔが低下すると、式（２）より、最大発振周波数ｆｍａｘも低下する。しかしながら、シリコン酸化膜８の幅Ｗ１を大きくすると、ゲート−ドレイン間のオーバーラップ容量（上記のＣｇｄに相当する）が低下するとともに、短チャネル効果が抑制されるためにドレイン−ソース間のコンダクタンスｇｄｓも低下する。このように、遮断周波数ｆｔと、ゲート−ドレイン間のオーバーラップ容量Ｃｇｄ及びドレイン−ソース間のコンダクタンスｇｄｓとは、互いにトレードオフの関係にある。そのため、最大発振周波数ｆｍａｘの向上を図るにあたっては、シリコン酸化膜８の幅Ｗ１に関して最適値が存在する。
【００７０】
図１７は、ゲート長がＬｇ＝７０ｎｍのトランジスタを対象として、シリコン酸化膜８の幅Ｗ１と、遮断周波数ｆｔ及び最大発振周波数ｆｍａｘとの関係を測定した結果を示すグラフである。アッシング処理やＲＣＡ洗浄処理によってゲート電極７が倒れることを防止するためには、シリコン酸化膜８の幅Ｗ１は広い方が望ましい。しかしながら、図１７に示すように、シリコン酸化膜８の幅Ｗ１が広くなりすぎると、最大発振周波数ｆｍａｘが低下してしまう。そこで、ゲート電極７を安定して形成する観点と、最大発振周波数ｆｍａｘの低下を抑制する観点とに鑑みて、シリコン酸化膜８の幅Ｗ１を２０ｎｍ程度に設定することが望ましい。この場合、ゲート長Ｌｇとシリコン酸化膜８の幅Ｗ１との比は、１対２／７となる。
【００７１】
次に、ゲート電極７が微細化された場合を考える。スケーリング則に従うと、微細化が進んでゲート長Ｌｇが短くなると、それに従ってシリコン酸化膜８の幅Ｗ１も狭くなるはずである。しかしながら、エクステンション１１を形成するためのイオン注入における注入エネルギーは、現在でもｓｕｂ−ｋｅＶであり、これ以上注入エネルギーを下げることは困難である。また、熱処理に関しても、ＲＴＡ（Rapid Thermal Annealing）技術が現在使用されており、これ以上熱処理時間を短くすることも困難である。このような理由により、ゲート電極７が微細化されたとしても、スケーリング則に従ってソース・ドレイン領域１０を浅く形成することは困難であるため、ソース・ドレインのプロファイルはそれほど変化しないと考えられる。また、スケーリング則に従ってシリコン酸化膜８の幅Ｗ１を狭くすると、ゲートオーバーラップ容量が大きくなり、トランジスタの動作速度が遅くなる。以上の理由から、デバイスの微細化が進んでも、シリコン酸化膜８の幅Ｗ１の最適値は２０ｎｍのままであると考えられる。従って、ＭＯＳトランジスタが動作し得る最短のゲート長（Ｌｇ＝２０ｎｍ）まで微細化された場合であっても、シリコン酸化膜８の幅Ｗ１の最適値は２０ｎｍ程度であり、この場合は、ゲート長Ｌｇとシリコン酸化膜８の幅Ｗ１との比は、１対１となる。
【００７２】
このように本実施の形態３に係る半導体装置によれば、シリコン酸化膜８の幅Ｗ１を、ゲート電極７のゲート長Ｌｇの寸法の２／７〜１に規定したため、ゲート電極７を安定して形成し得るとともに、最大発振周波数ｆｍａｘの低下を抑制することができる。
【００７３】
実施の形態４．
図１８〜２２は、本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。図１８を参照して、まず、上記実施の形態１と同様にゲート電極７を形成した後、ＣＶＤ法によって、シリコン酸化膜１６を全面的に形成する。
【００７４】
図１９を参照して、次に、ＳＯＩ基板４の深さ方向にエッチングレートの高い異方性ドライエッチング法によって、シリコン酸化膜１６をエッチングする。これにより、ゲート電極７の側面にシリコン酸化膜８が形成される。このとき、シリコン酸化膜１６のエッチングによって露出した部分のシリコン層３の上面を、シリコン酸化膜８を形成するための異方性ドライエッチングにおけるオーバーエッチングによって、続けてエッチングする。これにより、エッチングによるダメージによって、シリコン層３の上面内に欠陥が発生する。
【００７５】
図２０を参照して、次に、イオン注入法によって、シリコン層３の上面内にエクステンション１１を形成する。図２１を参照して、次に、ＣＶＤ法によってシリコン酸化膜及びシリコン窒化膜をこの順に全面的に形成する。次に、ＳＯＩ基板４の深さ方向にエッチングレートの高い異方性ドライエッチング法によって、シリコン層３の上面が露出するまで、これらのシリコン酸化膜及びシリコン窒化膜をエッチングする。これにより、シリコン酸化膜８の外側面にシリコン酸化膜４０及びシリコン窒化膜９が形成される。図２２を参照して、次に、イオン注入法によって、シリコン層３内にソース・ドレイン領域１０を形成する。
【００７６】
このように、本実施の形態４に係る半導体装置の製造方法によれば、シリコン酸化膜８を形成するためのエッチングにおいて、シリコン層３の上面を併せてエッチングすることにより、シリコン層３の上面内に欠陥を形成する。その結果、この欠陥が寄生バイポーラトランジスタに対するライフタイムキラーとして作用するため、寄生バイポーラトランジスタのゲインを低下することができる。本実施の形態４に係る発明は、上記実施の形態１〜３に係るいずれの発明に対しても適用することができる。
【００７７】
図２３は、本実施の形態４に係る半導体装置の製造方法の第１の変形例を示す断面図である。図２１では、シリコン窒化膜９は、シリコン酸化膜４０を介してシリコン層３の上面上に形成された。これに対して本実施の形態４の第１の変形例では、シリコン窒化膜９を、シリコン層３の上面上に直接形成する。本実施の形態４の第１の変形例に係る発明は、上記実施の形態１〜４に係るいずれの発明に対しても適用することができる。
【００７８】
本実施の形態４の第１の変形例によれば、シリコン窒化膜９の底面とシリコン層３の上面との界面に発生するストレスによって、シリコン層３の上面内により多くのライフタイムキラーを発生させることができる。その結果、寄生バイポーラトランジスタのゲインをさらに低下することができる。これにより、特にＳＯＩデバイスで問題となっている基板フローティング効果を抑制することができる。基板フローティング効果が抑制されることによって、トランジェント効果、キンク効果、及びホットキャリア効果が抑制されるという利点や、電流駆動能力が向上されるという利点を得ることが可能となる。
【００７９】
図２４は、本実施の形態４に係る半導体装置の製造方法の第２の変形例を示す断面図である。図２２，２３では、シリコン窒化膜９を形成するための異方性ドライエッチングは、シリコン層３の上面が露出した時点で停止された。これに対して本実施の形態４の第２の変形例では、シリコン窒化膜９を形成するための異方性ドライエッチングにおけるオーバーエッチングによって、シリコン層３の上面を併せてエッチングする。本実施の形態４の第２の変形例に係る発明は、上記実施の形態１〜４に係る発明、及び上記実施の形態４の第１の変形例に係る発明の、いずれに対しても適用することができる。
【００８０】
本実施の形態４の第２の変形例によれば、シリコン窒化膜９を形成する際にシリコン層３の上面を併せてエッチングすることによって、シリコン層３の上面内により多くのライフタイムキラーを発生させることができる。その結果、寄生バイポーラトランジスタのゲインをさらに低下することができる。
【００８１】
図２５は、本実施の形態４に係る半導体装置の製造方法の第３の変形例を示す断面図である。本実施の形態４の第３の変形例では、シリコン層３内にソース・ドレイン領域１０を形成した後、ソース・ドレイン領域１０の上面をシリサイド化することにより、金属シリサイド層４５を形成する。このとき、ゲート電極７の上面もシリサイド化され、金属シリサイド層４６が形成される。本実施の形態４の第３の変形例に係る発明は、上記実施の形態１〜４に係る発明、及び上記実施の形態４の第１及び第２の変形例に係る発明の、いずれに対しても適用することができる。
【００８２】
本実施の形態４の第３の変形例によれば、ソース・ドレイン領域１０の上面をシリサイド化することによって、シリコン層３の上面内により多くのライフタイムキラーを発生させることができる。その結果、寄生バイポーラトランジスタのゲインをさらに低下することができる。
【００８３】
上記実施の形態４及びその第１〜第３の変形例では、寄生バイポーラトランジスタのゲインを低下させるために、シリコン層３の上面内に多くのライフタイムキラーを発生させることを目的とした。しかし、ライフタイムキラーを増加させることは、一方で接合リークを増加させるという欠点を有している。そのため、基板フローティング効果の抑制による動作の高速化という利点、及び接合リークの増大による消費電力の増大という欠点の双方を考慮して、最適な構造を選択する必要がある。
【００８４】
実施の形態５．
図２に示した上記実施の形態１に係る半導体装置では、ＮＭＯＳＦＥＴが有するシリコン酸化膜８ａの幅と、ＰＭＯＳＦＥＴが有するシリコン酸化膜８ｂの幅とが互いに同一であった。本実施の形態５では、目的に応じてこれらの幅が異なる半導体装置について説明する。
【００８５】
図２６は、本発明の実施の形態５に係る半導体装置の構造を示す断面図である。図２に示したシリコン酸化膜８ｂの代わりに、シリコン酸化膜８ａの幅Ｗ１よりも狭い幅Ｗ３のシリコン酸化膜８ｂｂが形成されている。その結果、対を成すソース・ドレイン領域１０ｂ同士の間隔Ｌ３は、対を成すソース・ドレイン領域１０ａ同士の間隔Ｌ１よりも狭くなっている。幅狭のシリコン酸化膜８ｂｂは、例えば、図８に示した工程でシリコン酸化膜８ｂをウェットエッチングすることによって得ることができる。
【００８６】
図２７は、本実施の形態５に係る他の半導体装置の構造を示す断面図である。図２に示したシリコン酸化膜８ａの代わりに、シリコン酸化膜８ｂの幅Ｗ１よりも狭い幅Ｗ４のシリコン酸化膜８ａａが形成されている。その結果、対を成すソース・ドレイン領域１０ａ同士の間隔Ｌ４は、対を成すソース・ドレイン領域１０ｂ同士の間隔Ｌ１よりも狭くなっている。幅狭のシリコン酸化膜８ａａは、例えば、図７に示した工程でシリコン酸化膜８ａをウェットエッチングすることによって得ることができる。
【００８７】
基板フローティング効果の問題は、ＰＭＯＳＦＥＴよりもＮＭＯＳＦＥＴで起こりやすい。ドレイン近傍でのインパクトイオン化により発生した正孔によって、寄生バイポーラトランジスタが動作しやすいためである。従って、図２５に示した半導体装置のように、ＰＭＯＳＦＥＴが有するシリコン酸化膜８ｂｂよりも、ＮＭＯＳＦＥＴが有するシリコン酸化膜８ａの幅を広げることにより、ＮＭＯＳＦＥＴにおける基板フローティング効果の問題を抑制することができ、動作の高速化や電流駆動能力の向上を図ることができる。
【００８８】
また、短チャネル効果は、ＮＭＯＳＦＥＴよりもＰＭＯＳＦＥＴで発生しやすい。従って、図２７に示した半導体装置のように、ＮＭＯＳＦＥＴが有するシリコン酸化膜８ａａよりも、ＰＭＯＳＦＥＴが有するシリコン酸化膜８ｂの幅を広げることにより、ＰＭＯＳＦＥＴにおける短チャネル効果の発生を抑制することができる。その結果、ＰＭＯＳＦＥＴのロールオフ特性が改善され、オフ電流の増加が抑制されるため、消費電力の低減を図ることができる。
【００８９】
実施の形態６．
図１７では、オフセット用絶縁膜としてのシリコン酸化膜８の幅Ｗ１と、遮断周波数ｆｔ及び最大発振周波数ｆｍａｘとの関係を示したが、これらの遮断周波数ｆｔ及び最大発振周波数ｆｍａｘは、アナログ回路や高周波（Radio frequency）回路の性能を示す指標として用いられる。但し以下では、代表的にアナログ回路について述べる。アナログ回路の例としては、ＰＬＬ（Phase-locked loop）回路やセンスアンプ等が挙げられる。これに対し、ディジタル回路の性能を示す指標としては、インバータの遅延時間ｔｐｄがよく用いられる。遅延時間ｔｐｄは、以下の式（３）で表される。
【００９０】
【数３】
【００９１】
ここで、Ｃはトータルの容量であり、ＶＤＤは電源電圧であり、Ｉは電流駆動能力である。
【００９２】
図２８は、ゲート長がＬｇ＝７０ｎｍのトランジスタを対象として、オフセット用絶縁膜の幅Ｗ１と、遅延時間ｔｐｄとの関係を測定した結果を示すグラフである。オフセット用絶縁膜の幅Ｗ１が狭いほど、遅延時間ｔｐｄが小さくなっていることが分かる。
【００９３】
式（３）を参照して、オフセット用絶縁膜の幅を狭くすると、ゲートオーバーラップ容量が増大してトータル容量Ｃも増大するため、遅延時間ｔｐｄは大きくなるはずである。しかしながら、オフセット用絶縁膜の幅を狭くすると、実効チャネル長が短くなって電流駆動能力Ｉが大きくなる。そして、この影響は、トータル容量Ｃの増大による影響よりも大きく作用する。その結果、図２８に示すように、オフセット用絶縁膜の幅Ｗ１が狭くなるほど、遅延時間ｔｐｄは小さくなるのである。
【００９４】
以上より、ディジタル回路では、オフセット用絶縁膜の幅が狭くなるほど、遅延時間ｔｐｄが小さくなって回路の性能は向上する。即ち、アナログ回路（又は高周波回路）を構成するトランジスタと、ディジタル回路を構成するトランジスタとでは、オフセット用絶縁膜の幅の最適値が異なる。そこで、本実施の形態６では、同一基板上にアナログ回路（又は高周波回路）とディジタル回路とが混載して形成された半導体装置において、アナログ回路（又は高周波回路）を構成するトランジスタのオフセット用絶縁膜の幅と、ディジタル回路を構成するトランジスタのオフセット用絶縁膜の幅とを互いに異ならせた半導体装置について説明する。本実施の形態６に係る構造は、上記実施の形態１〜５のいずれの半導体装置についても適用可能である。
【００９５】
図２９は、本実施の形態６に係る半導体装置の構造を示す断面図である。ＳＯＩ基板４は、ディジタル回路が形成されたディジタル回路形成領域と、アナログ回路が形成されたアナログ回路形成領域とを有している。ディジタル回路形成領域とアナログ回路形成領域とは、底面の一部に完全分離部５１が形成された素子分離絶縁膜５０によって、互いに電気的に分離されている。
【００９６】
まずディジタル回路形成領域に関し、素子分離絶縁膜３０，５０によって規定される素子形成領域には、ディジタル回路を構成するＭＯＳＦＥＴが形成されている。このＭＯＳＦＥＴは、シリコン酸化膜から成るゲート酸化膜５２を挟んでシリコン層３の上面上に形成された、ポリシリコンから成るゲート電極５３と、ゲート電極５３の下方において、シリコン層３内に形成されたボディ領域５８と、シリコン層３内に形成され、ボディ領域５８を挟んで対を成すソース・ドレイン領域６０とを備えている。ソース・ドレイン領域６０は、シリコン層３の上面内において、ゲート電極５３の下方に延びて形成された、対を成すエクステンション５９を有している。
【００９７】
また、オフセット用絶縁膜としてのシリコン酸化膜５４が、ゲート電極５３の側面に接して形成されている。シリコン酸化膜５４の外側にはシリコン酸化膜５５が形成されており、シリコン酸化膜５５の外側には、シリコン酸化膜５６及びシリコン窒化膜５７から成るサイドウォールが形成されている。
【００９８】
次にアナログ回路形成領域に関し、素子分離絶縁膜３０，５０によって規定される素子形成領域には、アナログ回路を構成するＭＯＳＦＥＴが形成されている。このＭＯＳＦＥＴは、シリコン酸化膜から成るゲート酸化膜６２を挟んでシリコン層３の上面上に形成された、ポリシリコンから成るゲート電極６３と、ゲート電極６３の下方において、シリコン層３内に形成されたボディ領域６８と、シリコン層３内に形成され、ボディ領域６８を挟んで対を成すソース・ドレイン領域７０とを備えている。ソース・ドレイン領域７０は、シリコン層３の上面内において、ゲート電極６３の下方に延びて形成された、対を成すエクステンション６９を有している。ゲート電極６３のゲート長はゲート電極５３のゲート長に等しい。
【００９９】
また、第１のオフセット用絶縁膜としてのシリコン酸化膜６４が、ゲート電極６３の側面に接して形成されている。シリコン酸化膜６４の外側には、第２のオフセット用絶縁膜としてのシリコン酸化膜６５が形成されている。シリコン酸化膜６４の膜厚はシリコン酸化膜５４の膜厚に等しく、シリコン酸化膜６５の膜厚はシリコン酸化膜５５の膜厚に等しい。シリコン酸化膜６５の外側には、シリコン酸化膜６６及びシリコン窒化膜６７から成るサイドウォールが形成されている。
【０１００】
平面視上（即ち、ゲート電極の上方から眺めた場合）ゲート電極５３とエクステンション５９とが重なり合う程度（寸法Ｋ１）は、平面視上ゲート電極６３とエクステンション６９とが重なり合う程度（寸法Ｋ２）よりも広い。その結果、ディジタル回路形成領域に形成されているＭＯＳＦＥＴの実効チャネル長は、アナログ回路形成領域に形成されているＭＯＳＦＥＴの実効チャネル長よりも短くなっている。
【０１０１】
図３０〜３５は、本実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。図３０を参照して、まず、ＳＯＩ基板４を準備した後、シリコン層３内に素子分離絶縁膜３０，５０を形成する。
【０１０２】
図３１を参照して、次に、ＣＶＤ法又は熱酸化法によって、シリコン酸化膜を、シリコン層３の上面上及び素子分離絶縁膜３０，５０の上面上に全面的に形成する。但し、シリコン酸化膜の代わりに、シリコン酸窒化膜、Ａｌ２Ｏ３等の金属酸化膜、Ｔａ２Ｏ５やＢＳＴ等の強誘電体膜を形成してもよい。次に、ＬＰＣＶＤ法によって、膜厚が１００〜４００ｎｍ程度のポリシリコン膜を、シリコン酸化膜の上面上に全面的に形成する。但し、ポリシリコン膜内には、ＰやＢ等の不純物が導入されていてもよい。また、ポリシリコン膜の代わりに、Ｗ，Ｔａ，Ａｌ等の金属膜を形成してもよい。次に、写真製版法及び異方性ドライエッチング法によってポリシリコン膜及びシリコン酸化膜をパターニングすることにより、ゲート電極５３，６３及びゲート酸化膜５２，６２が形成される。
【０１０３】
次に、数ｎｍ〜数十ｎｍ程度の膜厚のシリコン酸化膜を全面に形成した後、ＳＯＩ基板４の深さ方向にエッチングレートの高い異方性ドライエッチング法によってこのシリコン酸化膜をエッチングする。これにより、ゲート電極５３の側面に接してシリコン酸化膜５４が形成されるとともに、ゲート電極６３の側面に接してシリコン酸化膜６４が形成される。シリコン酸化膜５４は、後の工程でエクステンション５９を形成するためのオフセット用絶縁膜として機能する。また、シリコン酸化膜６４は、後の工程でエクステンション６９を形成するための第１のオフセット用絶縁膜として機能する。
【０１０４】
図３２を参照して、次に、写真製版法によって、アナログ回路形成領域におけるシリコン層３上に、ゲート電極６３及びシリコン酸化膜６４を覆ってフォトレジスト７１を形成する。次に、Ａｓ，Ｐ，Ｓｂ等の不純物（ＮＭＯＳを形成する場合）をイオン注入することにより、ディジタル回路形成領域におけるシリコン層３の上面内に、エクステンション５９を形成する。
【０１０５】
図３３を参照して、次に、フォトレジスト７１を除去した後、数ｎｍ〜数十ｎｍ程度の膜厚のシリコン酸化膜を全面に形成する。その後、ＳＯＩ基板４の深さ方向にエッチングレートの高い異方性ドライエッチング法によってこのシリコン酸化膜をエッチングする。これにより、シリコン酸化膜５４の外側にシリコン酸化膜５５が形成されるとともに、シリコン酸化膜６４の外側にシリコン酸化膜６５が形成される。シリコン酸化膜６５は、後の工程でエクステンション６９を形成するための第２のオフセット用絶縁膜として機能する。
【０１０６】
図３４を参照して、次に、写真製版法によって、ディジタル回路形成領域におけるシリコン層３上に、ゲート電極５３及びシリコン酸化膜５４，５５を覆ってフォトレジスト７２を形成する。次に、Ａｓ，Ｐ，Ｓｂ等の不純物（ＮＭＯＳを形成する場合）をイオン注入することにより、アナログ回路形成領域におけるシリコン層３の上面内に、エクステンション６９を形成する。
【０１０７】
図３５を参照して、次に、フォトレジスト７２を除去した後、シリコン酸化膜及びシリコン窒化膜を、この順に全面に形成する。次に、異方性ドライエッチング法によって、シリコン層３の上面が露出するまで、これらのシリコン酸化膜及びシリコン窒化膜を除去する。これにより、シリコン酸化膜５５の外側に、シリコン酸化膜５６及びシリコン窒化膜５７から成るサイドウォールが形成されるとともに、シリコン酸化膜６５の外側に、シリコン酸化膜６６及びシリコン窒化膜６７から成るサイドウォールが形成される。これらのサイドウォールは、後の工程でソース・ドレイン領域６０，７０を形成するための注入マスクとして機能する。
【０１０８】
その後、イオン注入法によって、Ａｓ，Ｐ，Ｓｂ等の不純物（ＮＭＯＳを形成する場合）をシリコン層３内に導入することにより、ソース・ドレイン領域６０，７０を形成する。以上の工程により、図２９に示した構造が得られる。
【０１０９】
このように本実施の形態６に係る半導体装置の製造方法によれば、ディジタル回路形成領域においては、シリコン酸化膜５４をオフセット用絶縁膜に用いて、エクステンション５９を形成するためのイオン注入が行われる。一方、アナログ回路形成領域においては、シリコン酸化膜６４，６５をオフセット用絶縁膜に用いて、エクステンション６９を形成するためのイオン注入が行われる。その結果、本実施の形態６に係る半導体装置によれば、平面視上ゲート電極５３とエクステンション５９とが重なり合う程度（寸法Ｋ１）は、平面視上ゲート電極６３とエクステンション６９とが重なり合う程度（寸法Ｋ２）よりも広い。従って、アナログ回路（又は高周波回路）を構成するトランジスタに関して、オフセット用絶縁膜の幅の最適値を確保しつつ、ディジタル回路を構成するトランジスタに関して、実効チャネル長を短くすることができ、遅延時間ｔｐｄの短縮化による性能の向上を図ることができる。
【０１１０】
なお、ディジタル回路を構成するトランジスタに関して、実効チャネル長が短くなると短チャネル効果が発生しやすくなるが、ディジタル回路では、アナログ回路ほど短チャネル効果による影響は問題とはならない。
【０１１１】
また、以上の説明では、ＮＭＯＳトランジスタを形成する場合を例にとって本実施の形態６に係る発明について説明したが、本実施の形態６に係る発明は、ＰＭＯＳトランジスタやＣＭＯＳトランジスタを形成する場合にも適用可能である。後述の実施の形態７についても同様である。
【０１１２】
実施の形態７．
上記の式（２）より、ゲート抵抗Ｒｇを下げることによって最大発振周波数ｆｍａｘを増大できることが分かる。本実施の形態７では、ゲート抵抗を低減できるゲート構造について説明する。本実施の形態７に係るゲート構造は、上記実施の形態１〜６のいずれの半導体装置についても適用可能である。
【０１１３】
図３６は、本発明の実施の形態７に係る半導体装置の構造を模式的に示す上面図である。ゲート電極７５を挟んで、一対のソース・ドレイン領域７６が形成されている。また、ソース・ドレイン領域７６に接触する複数のコンタクトプラグ７７が形成されている。
【０１１４】
図３７は、図３６に示した線分Ａ１−Ａ１に沿った位置に関する断面構造を示す断面図であり、図３８は、図３６に示した線分Ａ２−Ａ２に沿った位置に関する断面構造を示す断面図である。図３７を参照して、シリコン層３の上面上には、シリコン酸化膜から成るゲート酸化膜７８を介して、ポリシリコン膜７９が形成されている。また、ポリシリコン膜７９上には金属シリサイド層８０が形成されており、ポリシリコン膜７９と金属シリサイド層８０とによってゲート電極７５が構成されている。ゲート電極７５の側面には、シリコン酸化膜８１及びシリコン窒化膜８２から成るサイドウォール８３が形成されている。ゲート電極７５とは反対側のサイドウォール８３の側面には、シリコン酸化膜８４及びシリコン窒化膜８５から成るサイドウォール８６が形成されている。
【０１１５】
ゲート電極７５の下方におけるシリコン層３内には、ボディ領域８８が形成されている。また、シリコン層３内には、ボディ領域８８を挟んで対を成すソース・ドレイン領域７６が形成されている。ソース・ドレイン領域７６は、シリコン層３の上面内において、ゲート電極７５の下方に延びて形成された、対を成すエクステンション８７を有している。サイドウォール８３，８６が形成されていない部分のソース・ドレイン領域７６の上面上には、金属シリサイド層８９が形成されている。
【０１１６】
また、シリコン酸化膜から成る層間絶縁膜９０が、ＭＯＳＦＥＴを覆ってシリコン層３上に形成されている。層間絶縁膜９０内には、層間絶縁膜９０の上面から金属シリサイド層８９の上面に到達し、金属から成るコンタクトプラグ７７が形成されている。層間絶縁膜９０の上面上には、アルミニウムや銅等の金属から成る金属配線９１が、コンタクトプラグ７７に接触して形成されている。また、層間絶縁膜９０内には、層間絶縁膜９０の上面から金属シリサイド層８０及びサイドウォール８３の上面に到達し、金属から成るゲート配線９２が形成されている。ゲート長方向に関するゲート配線９２の寸法は、ゲート電極７５のゲート長よりも大きい。
【０１１７】
図３８を参照して、ゲート配線９２は、ゲート電極７５の上面に接触しつつ、ゲート電極７５が延在する方向に延在して形成されている。
【０１１８】
図３９〜４３は、本実施の形態７に係る半導体装置の製造方法を工程順に示す断面図である。図３９を参照して、まず、ＳＯＩ基板４を準備した後、シリコン層３内に素子分離絶縁膜３０を形成する。次に、上記各実施の形態で述べた方法によって、ゲート酸化膜７８及びポリシリコン膜７９を、シリコン層３の上面上に形成する。次に、イオン注入法によって、Ａｓ，Ｐ，Ｓｂ等の不純物（ＮＭＯＳを形成する場合）をシリコン層３の上面内に導入することにより、エクステンション８７を形成する。このとき、上記実施の形態１〜６に係る発明の概念を適用して、イオン注入を行うよりも前に、オフセット用の絶縁膜をポリシリコン膜７９の側面に形成しておくことにより、実効チャネル長を広げてもよい。
【０１１９】
図４０を参照して、次に、ＣＶＤ法によって、シリコン酸化膜及びシリコン窒化膜をこの順に全面に形成する。次に、ＳＯＩ基板４の深さ方向にエッチングレートの高い異方性ドライエッチング法によって、シリコン層３の上面が露出するまでこれらの膜をエッチングする。これにより、ポリシリコン膜７９の側面にシリコン酸化膜８１及びシリコン窒化膜８２が残り、サイドウォール８３が形成される。次に、イオン注入法によって、Ａｓ，Ｐ，Ｓｂ等の不純物（ＮＭＯＳを形成する場合）をシリコン層３内に導入することにより、ソース・ドレイン領域７６を形成する。サイドウォール８３は、ソース・ドレイン領域７６を形成するためのイオン注入工程において、注入マスクとして機能する。
【０１２０】
図４１を参照して、次に、ＣＶＤ法によって、シリコン酸化膜及びシリコン窒化膜をこの順に全面に形成する。次に、ＳＯＩ基板４の深さ方向にエッチングレートの高い異方性ドライエッチング法によって、シリコン層３の上面が露出するまでこれらの膜をエッチングする。これにより、サイドウォール８３の側面にシリコン酸化膜８４及びシリコン窒化膜８５が残り、サイドウォール８６が形成される。このとき、シリコン窒化膜の膜厚やエッチング条件等を調整することによって、ゲート長方向に関するサイドウォール８６の寸法を、ゲート長方向に関するサイドウォール８３の寸法と異ならせることもできる。
【０１２１】
図４２を参照して、次に、コバルト等の金属膜を全面に形成した後に熱処理を行う。これにより、互いに接触している部分のシリコンと金属とが反応し、金属シリサイド層８０，８９が形成される。金属シリサイド層８０はポリシリコン膜７９上に形成され、これによってゲート電極７５が形成される。また、金属シリサイド層８９はソース・ドレイン領域７６上に形成される。その後、未反応の金属膜を除去する。
【０１２２】
図４３を参照して、次に、ＣＶＤ法によって全面にシリコン酸化膜を堆積することにより、層間絶縁膜９０を形成する。次に、写真製版法によって、層間絶縁膜９０の上面上に、所定の開口パターンを有するフォトレジスト（図示しない）を形成する。次に、そのフォトレジストをエッチングマスクに用いて、ＳＯＩ基板４の深さ方向にエッチングレートの高い異方性ドライエッチング法によって、層間絶縁膜９０を除去する。このとき、シリコン酸化膜はエッチングされやすく、シリコン窒化膜はエッチングされにくい条件でエッチングを行うことにより、サイドウォール８３の上面がエッチングされることを防止することができる。これにより、金属シリサイド層７６上にコンタクトホール９３が形成されるとともに、ゲート電極７５上に配線溝９４が形成される。
【０１２３】
このとき、ゲート長方向に関するコンタクトホール９３の寸法Ｍ１が、ゲート長方向に関する配線溝９４の寸法Ｍ２よりも大きくなるように、フォトレジストの開口パターンを成形することが望ましい。その理由は以下の通りである。即ち、配線溝９２はゲート電極７５に沿って延在しているため、各コンタクトホール９３の開口面積は配線溝９２の開口面積よりも小さい。そのため、配線溝９２のエッチングに比べてコンタクトホール９３のエッチングは進行しにくい。従って、寸法Ｍ２よりも寸法Ｍ１を大きくすることによって、エッチング速度の差を低減できるからである。
【０１２４】
次に、コンタクトホール９３内及び配線溝９４内を充填し得る膜厚で全面に金属膜（Ａｌ，Ｗ，Ｃｕ等）を形成し、層間絶縁膜９０の上面が露出するまで金属膜をエッチバックする。ここで、金属膜の密着性を向上するために、金属膜を成膜する前にバリアメタル層を形成しても良い。バリアメタル層の材質はチタン（Ｔｉ）、チタンナイトライド（ＴｉＮ）、ＴｉとＴｉＮとの複合膜等である。その後、金属配線９１を形成することにより、図３７に示した構造が得られる。
【０１２５】
このように本実施の形態７に係る半導体装置によれば、ゲート電極７５の上面に接触しつつゲート電極７５が延在する方向に延在し、しかも、ゲート長方向に関する寸法がゲート電極７９のゲート長よりも大きいゲート配線９２が、層間絶縁膜９０内に形成されている。従って、上記の式（２）におけるゲート抵抗Ｒｇが低減され、最大発振周波数ｆｍａｘを増大することができる。
【０１２６】
また、本実施の形態７に係る半導体装置の製造方法によれば、サイドウォール８３の外側にサイドウォール８６が形成されている。従って、フォトマスクのアライメントずれ等によって配線溝９４の形成箇所がずれた場合であっても、ゲート配線９２と金属シリサイド層８９とが互いに接触することを回避することができる。即ち、サイドウォール８６を形成することにより、アライメントずれのマージンを向上することができる。ゲート長方向に関するサイドウォール８６の寸法が大きければ大きいほど、この効果も大きくなる。
【０１２７】
但し、ゲート長方向に関するサイドウォール８６の寸法が大きくなり過ぎると、ゲート長方向に関する金属シリサイド層７６の寸法が小さくなり、ソース・ドレインの直列抵抗が増大してしまう。従って、アライメントずれのマージンを向上できるというメリットと、ソース・ドレインの直列抵抗が増大するというデメリットとを比較考量して、ゲート長方向に関するサイドウォール８６の寸法を最適化する必要がある。
【０１２８】
なお、サイドウォール８３とサイドウォール８６とを個別に形成するのではなく、単にサイドウォール８３の幅を広げることによっても、アライメントずれのマージンを向上できるという効果は得られる。しかしながらこの場合は、対を成すソース・ドレイン領域７６同士の間隔が広がって、エクステンション８７の長さが長くなるため、その部分での直列抵抗が増大して電流駆動能力が低下する。これに対して本実施の形態７に係る半導体装置の製造方法のように、サイドウォール８３を形成した後にソース・ドレイン領域７６を形成し、その後にサイドウォール８６を形成すると、エクステンション８７の長さを短くでき、電流駆動能力の低下を防止することができる。
【符号の説明】
【０１２９】
１ シリコン基板、２ ＢＯＸ層、３ シリコン層、４ ＳＯＩ基板、６，８，５４，５５，６４，６５ シリコン酸化膜、７，５３，６３，７５ ゲート電極、９ シリコン窒化膜、１０ ソース・ドレイン領域、１１，５９，６９ エクステンション、１２ ボディ領域、８３，８６ サイドウォール、９２ ゲート配線。
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に関し、特に、ＳＯＩ（Silicon On Insulator）基板を用いたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びその製造方法に関するものである。
【背景技術】
【０００２】
動作速度が高速で、かつ消費電力が小さいデバイスとして、ＳＯＩ基板を用いた半導体装置（ＳＯＩデバイス）が注目されている。ＳＯＩ基板は、半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有する基板である。数μｍ程度に薄膜化された半導体層を有するＳＯＩデバイス（「薄膜ＳＯＩデバイス」と呼ばれている）は最近特に注目されており、携帯機器用のＬＳＩ等への応用が期待されている。
【０００３】
図４４は、従来の半導体装置の構造を示す断面図である。ＳＯＩ基板１０４は、シリコン基板１０１、ＢＯＸ（Burried OXide）層１０２、及びシリコン層１０３がこの順に積層された構造を有している。シリコン層１０３内には、シリコン酸化膜から成る素子分離絶縁膜１０５が部分的に形成されている。素子分離絶縁膜１０５は、シリコン層１０３の上面からＢＯＸ層１０２の上面にまで到達して形成されている。このような態様の素子分離絶縁膜は、「完全分離型の素子分離絶縁膜」と呼ばれている。
【０００４】
素子分離絶縁膜１０５によって規定される素子形成領域内には、ＭＯＳＦＥＴが形成されている。具体的には以下の通りである。シリコン層１０３の上面上には、シリコン酸化膜１０６が部分的に形成されている。シリコン酸化膜１０６上には、ポリシリコンから成るゲート電極１０７が部分的に形成されている。ゲート電極１０７の下方に存在する部分のシリコン酸化膜１０６は、ゲート絶縁膜として機能する。ゲート電極１０７の側面には、シリコン酸化膜１０８を挟んで、シリコン窒化膜１０９が形成されている。シリコン酸化膜１０８は、ゲート電極１０７の側面とシリコン窒化膜１０９の側面との間のみならず、シリコン酸化膜１０６の上面とシリコン窒化膜１０９の底面との間にも形成されている。
【０００５】
シリコン層１０３内には、対を成すソース・ドレイン領域１１０が形成されている。対を成すソース・ドレイン領域１１０同士に挟まれる領域は、ボディ領域１１２として規定される。ソース・ドレイン領域１１０は、ゲート電極１０７の下方にまで延びるエクステンション１１１を、シリコン層１０３の上面内に有している。
【０００６】
図４５は、従来の他の半導体装置の構造を示す断面図である。図４４に示した完全分離型の素子分離絶縁膜１０５の代わりに、シリコン酸化膜から成る素子分離絶縁膜１３０が形成されている。素子分離絶縁膜１３０の底面は、ＢＯＸ層１０２の上面に到達していない。このような態様の素子分離絶縁膜は、「部分分離型の素子分離絶縁膜」と呼ばれている。図４５に示す半導体装置のその他の構造は、図４４に示した半導体装置の構造と同様である。
【０００７】
図４６は、図４５に示した半導体装置の上面構造を模式的に示す上面図である。部分分離型の素子分離絶縁膜１３０を採用することにより、ボディコンタクト領域１５０から、素子分離絶縁膜１３０の底面とＢＯＸ層１０２の上面との間のシリコン層１０３を介して、ボディ領域１１２の電位を固定することができる。その結果、キンク現象が発生したり、動作周波数に依存して遅延時間が変動する等の、いわゆる基板フローティング効果を抑制することが可能となる。
【０００８】
図４４，４５を参照して、ゲート長方向（紙面の左右方向）に関するシリコン酸化膜１０８の幅Ｗ１０１は、シリコン酸化膜１０６の膜厚とシリコン酸化膜１０８の膜厚との合計の膜厚Ｔ１０１よりも小さい。但し、ゲート絶縁膜として機能する部分以外のシリコン酸化膜１０６（即ち、図４４においてシリコン酸化膜１０８の底面とシリコン層１０３の上面との間に存在する部分のシリコン酸化膜１０６）がゲートエッチング時に除去されている場合もあり、この場合は、Ｗ１０１はＴ１０１に等しい。即ち、従来の半導体装置においては、Ｗ１０１はＴ１０１以下である。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、このような従来の半導体装置によると、シリコン酸化膜１０８の幅Ｗ１０１が比較的狭いため、対を成すソース・ドレイン領域１１０同士の間隔（具体的には、対を成すエクステンション１１１同士の間隔）Ｌ１０１も比較的狭くなる。
【００１０】
ところで、図４４，４５に示した半導体装置には、ソース・ドレイン領域１１０をエミッタ及びコレクタとし、ボディ領域１１２をベースとする寄生バイポーラトランジスタが存在する。対を成すソース・ドレイン領域１１０同士の間隔Ｌ１０１が狭いということは、寄生バイポーラトランジスタのベース幅が狭いということであるので、寄生バイポーラトランジスタのゲインが大きくなる。その結果従来の半導体装置には、寄生バイポーラトランジスタの高ゲインに起因して、ＭＯＳＦＥＴに誤動作が生じたり動作特性が変動するおそれがあるという問題があった。
【００１１】
本発明はかかる問題を解決するために成されたものであり、寄生バイポーラトランジスタのゲインを低下することにより、誤動作や動作特性の変動が少ない半導体装置及びその製造方法を得ることを目的とするものである。
【課題を解決するための手段】
【００１２】
この発明のうち請求項１に記載の半導体装置は、ディジタル回路が形成された第１領域と、アナログ回路又はＲＦ回路が形成された第２領域とを有する基板と、第１領域に形成され、ディジタル回路を構成する第１の半導体素子と、第２領域に形成され、アナログ回路又はＲＦ回路を構成する第２の半導体素子とを備え、第１の半導体素子は、第１のゲート絶縁膜を挟んで基板の主面上に形成された第１のゲート電極と、第１のゲート電極の下方において、基板内に形成された第１のボディ領域と、基板内に形成され、第１のボディ領域を挟んで対を成す第１のソース・ドレイン領域とを有し、第２の半導体素子は、第２のゲート絶縁膜を挟んで基板の主面上に形成された第２のゲート電極と、第２のゲート電極の下方において、基板内に形成された第２のボディ領域と、基板内に形成され、第２のボディ領域を挟んで対を成す第２のソース・ドレイン領域とを有し、第１のソース・ドレイン領域は、基板の主面内において、第１のゲート電極の下方に延びて形成された、対を成す第１のエクステンションを有し、第２のソース・ドレイン領域は、基板の主面内において、第２のゲート電極の下方に延びて形成された、対を成す第２のエクステンションを有し、平面視上第１のゲート電極と第１のエクステンションとが重なり合う程度は、平面視上第２のゲート電極と第２のエクステンションとが重なり合う程度よりも広いことを特徴とするものである。
【００１３】
また、この発明のうち請求項２に記載の半導体装置は、請求項１に記載の半導体装置であって、第１の半導体素子は、第１のゲート電極の側面に形成された第１のサイドウォールをさらに有し、第２の半導体素子は、第２のゲート電極の側面に形成された第１の絶縁膜と、第１の絶縁膜を挟んで第２のゲート電極の側面に形成された第２のサイドウォールとをさらに有することを特徴とするものである。
【００１４】
また、この発明のうち請求項３に記載の半導体装置は、請求項２に記載の半導体装置であって、第１の半導体素子は、第１のゲート電極の側面に接して、第１のゲート電極と第１のサイドウォールとの間に形成された第２の絶縁膜をさらに有し、第１の絶縁膜は、第２のゲート電極の側面に接して形成され、第２の絶縁膜と膜厚が等しい第３の絶縁膜と、第３の絶縁膜と第２のサイドウォールとの間に形成された第４の絶縁膜とを有することを特徴とするものである。
【００１５】
また、この発明のうち請求項４に記載の半導体装置は、基板と、（ａ）ゲート絶縁膜を挟んで基板の主面上に形成され、所定方向に沿って延在するゲート電極、（ｂ）ゲート電極の側面に形成された第１のサイドウォール、（ｃ）ゲート電極の下方において、基板内に形成されたボディ領域、及び（ｄ）基板内に形成され、ボディ領域を挟んで対を成すソース・ドレイン領域を有する半導体素子と、半導体素子を覆って基板上に形成された層間絶縁膜と、ゲート電極の上面に接触しつつ所定方向に延在して層間絶縁膜内に形成され、ゲート電極のゲート長方向に関する寸法がゲート電極のゲート長よりも大きいゲート配線とを備えるものである。
【００１６】
また、この発明のうち請求項５に記載の半導体装置は、請求項４に記載の半導体装置であって、第１のサイドウォールを挟んでゲート電極の側面に形成された第２のサイドウォールをさらに備えることを特徴とするものである。
【００１７】
また、この発明のうち請求項６に記載の半導体装置は、請求項５に記載の半導体装置であって、ゲート長方向に関する第２のサイドウォールの寸法は、ゲート長方向に関する第１のサイドウォールの寸法よりも大きいことを特徴とするものである。
【００１８】
また、この発明のうち請求項７に記載の半導体装置は、請求項４〜請求項６のいずれか一つに記載の半導体装置であって、ソース・ドレイン領域に繋がって層間絶縁膜内に形成されたコンタクトプラグをさらに備え、ゲート長方向に関するゲート配線の寸法は、ゲート長方向に関するコンタクトプラグの寸法よりも小さいことを特徴とするものである。
【００１９】
また、この発明のうち請求項８に記載の半導体装置の製造方法は、（ａ）ディジタル回路が形成される第１領域と、アナログ回路又はＲＦ回路が形成される第２領域とを有する基板を準備する工程と、（ｂ）第１領域における基板の主面上に、第１のゲート絶縁膜を挟んで第１のゲート電極を形成するとともに、第２領域における基板の主面上に、第２のゲート絶縁膜を挟んで第２のゲート電極を形成する工程と、（ｃ）第２のゲート電極の側面に第１の絶縁膜を形成する工程と、（ｄ）第１のゲート電極の側面に第１のサイドウォールを形成するとともに、第１の絶縁膜を挟んで第２のゲート電極の側面に第２のサイドウォールを形成する工程と、（ｅ）工程（ｄ）よりも前に実行され、第１領域における基板の主面内に不純物を導入することにより、第１のゲート電極の下方に延びて対を成す第１のエクステンションを形成する工程と、（ｆ）工程（ｃ）よりも後、工程（ｄ）よりも前に実行され、第２領域における基板の主面内に不純物を導入することにより、第２のゲート電極の下方に延びて対を成す第２のエクステンションを形成する工程とを備えるものである。
【００２０】
また、この発明のうち請求項９に記載の半導体装置の製造方法は、請求項８に記載の半導体装置の製造方法であって、（ｇ）工程（ｅ）よりも前に実行され、第１のゲート電極の側面に接する第２の絶縁膜を形成する工程をさらに備え、工程（ｃ）は、（ｃ−１）工程（ｇ）と同一の工程によって実行され、第２のゲート電極の側面に接する第３の絶縁膜を形成する工程と、（ｃ−２）第３の絶縁膜を挟んで第２のゲート電極の側面に第４の絶縁膜を形成する工程とを有することを特徴とするものである。
【００２１】
また、この発明のうち請求項１０に記載の半導体装置の製造方法は、（ａ）基板を準備する工程と、（ｂ）ゲート絶縁膜を挟んで所定方向に沿って延在するゲート電極を、基板の主面上に形成する工程と、（ｃ）ゲート電極の側面に第１のサイドウォールを形成する工程と、（ｄ）ゲート電極及び第１のサイドウォールを覆って、基板上に層間絶縁膜を形成する工程と、（ｅ）ゲート電極のゲート長方向に関する寸法がゲート電極のゲート長よりも大きく、ゲート電極の上面に接触しつつ所定方向に延在するゲート配線を、層間絶縁膜内に形成する工程とを備えるものである。
【００２２】
また、この発明のうち請求項１１に記載の半導体装置の製造方法は、請求項１０に記載の半導体装置の製造方法であって、（ｆ）工程（ｄ）よりも前に実行され、第１のサイドウォールを挟んでゲート電極の側面に第２のサイドウォールを形成する工程をさらに備えることを特徴とするものである。
【００２３】
また、この発明のうち請求項１２に記載の半導体装置の製造方法は、請求項１１に記載の半導体装置の製造方法であって、工程（ｆ）においては、ゲート長方向に関する寸法が、ゲート長方向に関する第１のサイドウォールの寸法よりも大きい第２のサイドウォールが形成されることを特徴とするものである。
【００２４】
また、この発明のうち請求項１３に記載の半導体装置の製造方法は、請求項１０〜請求項１２のいずれか一つに記載の半導体装置の製造方法であって、（ｓ）ゲート電極の下方におけるボディ領域を挟んで対を成すソース・ドレイン領域を、基板内に形成する工程と、（ｔ）工程（ｅ）と同一の工程によって実行され、ソース・ドレイン領域に繋がり、ゲート長方向に関する寸法が、ゲート長方向に関するゲート配線の寸法よりも大きいコンタクトプラグを、層間絶縁膜内に形成する工程とをさらに備えることを特徴とするものである。
【発明の効果】
【００２５】
この発明のうち請求項１に係るものによれば、ディジタル回路を構成する第１の半導体素子に関して、実効チャネル長を短くすることができ、遅延時間の短縮化による性能の向上を図ることができる。
【００２６】
また、この発明のうち請求項２に係るものによれば、オフセット用絶縁膜としての第１の絶縁膜を形成した後に、イオン注入を行って第２のエクステンションを形成することにより、アナログ回路又は高周波回路を構成する第２の半導体素子に関して、ゲートオーバーラップ容量を抑制することができる。
【００２７】
また、この発明のうち請求項３に係るものによれば、オフセット用絶縁膜としての第２の絶縁膜を形成した後に、イオン注入を行って第１のエクステンションを形成することにより、ディジタル回路を構成する第１の半導体素子に関して、ゲートオーバーラップ容量を抑制することができる。
【００２８】
また、この発明のうち請求項４に係るものによれば、ゲート抵抗が低減されて、半導体素子の最大発振周波数を増大することができる。
【００２９】
また、この発明のうち請求項５に係るものによれば、第２のサイドウォールを形成することにより、半導体装置の製造工程において、アライメントずれのマージンを向上することができる。
【００３０】
また、この発明のうち請求項６に係るものによれば、半導体装置の製造工程において、アライメントずれのマージンをさらに向上することができる。
【００３１】
また、この発明のうち請求項７に係るものによれば、半導体装置の製造工程において、コンタクトプラグ用のコンタクトホールと、ゲート配線用の配線溝とを同一のエッチング工程で形成する際に、エッチング速度の差を低減することができる。
【００３２】
また、この発明のうち請求項８に係るものによれば、ディジタル回路を構成する半導体素子の実効チャネル長を短くすることができ、遅延時間の短縮化による性能の向上を図ることができる。また、工程（ｃ）でオフセット用絶縁膜としての第１の絶縁膜を形成した後に、工程（ｆ）で第２のエクステンションを形成することにより、アナログ回路又は高周波回路を構成する半導体素子に関して、ゲートオーバーラップ容量を抑制することができる。
【００３３】
また、この発明のうち請求項９に係るものによれば、工程（ｇ）でオフセット用絶縁膜としての第２の絶縁膜を形成した後に、工程（ｅ）で第１のエクステンションを形成することにより、ディジタル回路を構成する半導体素子に関して、ゲートオーバーラップ容量を抑制することができる。
【００３４】
また、この発明のうち請求項１０に係るものによれば、ゲート抵抗が低減されるため、最大発振周波数が向上された半導体装置を得ることができる。
【００３５】
また、この発明のうち請求項１１に係るものによれば、第２のサイドウォールを形成することにより、ゲート配線用の配線溝を形成する工程において、アライメントずれのマージンを向上することができる。
【００３６】
また、この発明のうち請求項１２に係るものによれば、アライメントずれのマージンをさらに向上することができる。
【００３７】
また、この発明のうち請求項１３に係るものによれば、コンタクトプラグ用のコンタクトホールと、ゲート配線用の配線溝とを同一のエッチング工程で形成する際に、エッチング速度の差を低減することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施の形態１に係る半導体装置の構造を示す断面図である。
【図２】本発明の実施の形態１に係るＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴが、同一のＳＯＩ基板上に形成された態様を示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態２に係る半導体装置の構造を示す断面図である。
【図１４】本発明の実施の形態２に係る半導体装置の第１の変形例を示す上面図である。
【図１５】本発明の実施の形態２に係る半導体装置の第２の変形例を示す上面図である。
【図１６】本発明の実施の形態３に関して、トランジスタの等価回路を簡略化して示す回路図である。
【図１７】ゲート長が７０ｎｍのトランジスタを対象として、シリコン酸化膜の幅と、遮断周波数及び最大発振周波数との関係を測定した結果を示すグラフである。
【図１８】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２３】本発明の実施の形態４に係る半導体装置の製造方法の第１の変形例を示す断面図である。
【図２４】本発明の実施の形態４に係る半導体装置の製造方法の第２の変形例を示す断面図である。
【図２５】本発明の実施の形態４に係る半導体装置の製造方法の第３の変形例を示す断面図である。
【図２６】本発明の実施の形態５に係る半導体装置の構造を示す断面図である。
【図２７】本発明の実施の形態５に係る他の半導体装置の構造を示す断面図である。
【図２８】ゲート長が７０ｎｍのトランジスタを対象として、オフセット用絶縁膜の幅と遅延時間との関係を測定した結果を示すグラフである。
【図２９】本発明の実施の形態６に係る半導体装置の構造を示す断面図である。
【図３０】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図３１】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図３２】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図３３】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図３４】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図３５】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図３６】本発明の実施の形態７に係る半導体装置の構造を模式的に示す上面図である。
【図３７】図３６に示した線分Ａ１−Ａ１に沿った位置に関する断面構造を示す断面図である。
【図３８】図３６に示した線分Ａ２−Ａ２に沿った位置に関する断面構造を示す断面図である。
【図３９】本発明の実施の形態７に係る半導体装置の製造方法を工程順に示す断面図である。
【図４０】本発明の実施の形態７に係る半導体装置の製造方法を工程順に示す断面図である。
【図４１】本発明の実施の形態７に係る半導体装置の製造方法を工程順に示す断面図である。
【図４２】本発明の実施の形態７に係る半導体装置の製造方法を工程順に示す断面図である。
【図４３】本発明の実施の形態７に係る半導体装置の製造方法を工程順に示す断面図である。
【図４４】従来の半導体装置の構造を示す断面図である。
【図４５】従来の他の半導体装置の構造を示す断面図である。
【図４６】図４５に示した半導体装置の上面構造を模式的に示す上面図である。
【発明を実施するための形態】
【００３９】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の構造を示す断面図である。ＳＯＩ基板４は、シリコン基板１、ＢＯＸ層２、及び単結晶のシリコン層３がこの順に積層された構造を有している。但し、単結晶のシリコン層３ではなく、多結晶又は非結晶のシリコン層が形成されていてもよい。シリコン層３内には、シリコン酸化膜から成る完全分離型の素子分離絶縁膜５が部分的に形成されている。素子分離絶縁膜５は、シリコン層３の上面からＢＯＸ層２の上面にまで到達して形成されている。
【００４０】
素子分離絶縁膜５によって規定される素子形成領域内には、ＭＯＳＦＥＴが形成されている。具体的には以下の通りである。シリコン層３の上面上には、シリコン酸化膜６が部分的に形成されている。シリコン酸化膜６上には、ポリシリコンから成るゲート電極７が部分的に形成されている。ゲート電極７の下方に存在する部分のシリコン酸化膜６は、ゲート絶縁膜として機能する。ゲート電極７の側面には、シリコン酸化膜８を挟んで、シリコン窒化膜９が形成されている。シリコン酸化膜８及びシリコン窒化膜９は、シリコン酸化膜６上に形成されている。ゲート長方向（紙面の左右方向）に関するシリコン酸化膜８の幅Ｗ１は、シリコン酸化膜６の膜厚Ｔ１よりも大きい。
【００４１】
シリコン酸化膜８に関し、本明細書においては、ゲート電極７の側面に接触する側の側面を「内側面」、ゲート電極７の側面に接触しない側の側面を「外側面」と定義する。また、シリコン窒化膜９に関し、本明細書においては、シリコン酸化膜８の外側面に接触する側の側面を「内側面」、シリコン酸化膜８の外側面に接触しない側の側面を「外側面」と定義する。
【００４２】
シリコン層３内には、対を成すソース・ドレイン領域１０が形成されている。対を成すソース・ドレイン領域１０同士に挟まれる領域は、ボディ領域１２として規定される。ソース・ドレイン領域１０は、シリコン酸化膜８の外側面の下方からボディ領域１２に向かって延びて形成されたエクステンション（不純物濃度が比較的低い場合は「ＬＤＤ」とも呼ばれる）１１を、シリコン層３の上面内に有している。
【００４３】
図２は、本実施の形態１に係るＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴが、同一のＳＯＩ基板４上に形成された態様を示す断面図である。図２において、左端の素子分離絶縁膜５と中央の素子分離絶縁膜５とによって規定される素子形成領域にはＮＭＯＳＦＥＴが形成されており、右端の素子分離絶縁膜５と中央の素子分離絶縁膜５とによって規定される素子形成領域にはＰＭＯＳＦＥＴが形成されている。ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴはそれぞれ、図１に示した構造と同一の構造を有している。
【００４４】
図３〜１２は、図２に示した半導体装置の製造方法を工程順に示す断面図である。図３を参照して、まず、ＳＯＩ基板４を準備した後、シリコン層３内に素子分離絶縁膜５を形成する。次に、ＣＶＤ法又は熱酸化法によって、シリコン酸化膜１３を、シリコン層３の上面上及び素子分離絶縁膜５の上面上に全面的に形成する。但し、シリコン酸化膜１３の代わりに、シリコン酸窒化膜、Ａｌ２Ｏ３等の金属酸化膜、Ｔａ２Ｏ５やＢＳＴ等の強誘電体膜を形成してもよい。次に、ＬＰＣＶＤ法によって、膜厚が１００〜４００ｎｍ程度のポリシリコン膜１４を、シリコン酸化膜１３の上面上に全面的に形成する。但し、ポリシリコン膜１４内には、ＰやＢ等の不純物が導入されていてもよい。また、ポリシリコン膜１４の代わりに、Ｗ，Ｔａ，Ａｌ等の金属膜を形成してもよい。次に、写真製版法によって、フォトレジスト１５ａ，１５ｂを、ポリシリコン膜１４の上面上に部分的に形成する。フォトレジスト１５ａ，１５ｂは、ゲート電極７ａ，７ｂの形成予定領域の上方に形成されている。
【００４５】
図４を参照して、次に、フォトレジスト１５ａ，１５ｂをエッチングマスクに用いて、ＳＯＩ基板４の深さ方向にエッチングレートの高い、ＲＩＥ（Reactive Ion Etching）又はＥＣＲ（Electron Cyclotron Resonance）等の異方性ドライエッチング法によって、ポリシリコン膜１４をエッチングする。これにより、フォトレジスト１５ａ，１５ｂの下方に位置する部分のポリシリコン膜１４がエッチングされずに残り、ゲート電極７ａ，７ｂが形成される。この異方性ドライエッチングによって、シリコン酸化膜１３の上面も若干エッチングされる。その後、フォトレジスト１５ａ，１５ｂを除去する。但し、ポリシリコン膜１４の上面上に絶縁膜を形成し、写真製版法及びエッチング法によってこの絶縁膜をパターニングした後、パターニングされた上記絶縁膜をハードマスクに用いてポリシリコン膜１４を異方性エッチングすることによって、ゲート電極７ａ，７ｂを形成してもよい。
【００４６】
図５を参照して、次に、ＣＶＤ法又は熱酸化法によって、シリコン酸化膜１６を全面的に形成する。但し、シリコン酸化膜１６の代わりに、ＨＴＯ膜、ＬＴＯ膜、ＴＥＯＳ膜、プラズマ酸化膜を形成してもよい。
【００４７】
図６を参照して、次に、ＳＯＩ基板４の深さ方向にエッチングレートの高い異方性ドライエッチング法によって、シリコン酸化膜１６をエッチングする。これにより、ゲート電極７ａ，７ｂの側面にシリコン酸化膜８ａ，８ｂが形成される。このとき、シリコン酸化膜１３の上面及びゲート電極７ａ，７ｂの上面が露出する前にエッチングを停止することによって、シリコン酸化膜１３の上面上及びゲート電極７ａ，７ｂの上面上に、シリコン酸化膜１６を薄く残してもよい。
【００４８】
図７を参照して、次に、写真製版法によって、ＰＭＯＳＦＥＴの形成予定領域上にフォトレジスト１７を形成する。次に、フォトレジスト１７を注入マスクに用いて、Ｂ，ＢＦ２，Ｉｎ等のｐ形不純物を１×１０１２〜１×１０１４ｃｍ−２の条件下でイオン注入することにより、ＮＭＯＳＦＥＴの形成予定領域におけるシリコン層３内に、ポケット領域（図示しない）を形成する。ポケット領域は、デバイスの微細化に起因する短チャネル効果を抑制するために形成される。次に、Ａｓ，Ｐ，Ｓｂ等のｎ形のイオン１８を１×１０１３〜１×１０１５ｃｍ−２の条件下でイオン注入することにより、ＮＭＯＳＦＥＴの形成予定領域におけるシリコン層３内に、エクステンション１１ａを形成する。このとき、フォトレジスト１７、ゲート電極７ａ、シリコン酸化膜８ａ、及び素子分離絶縁膜５が、注入マスクとして作用する。その結果、エクステンション１１ａは、ゲート電極７ａ、シリコン酸化膜８ａ、及び素子分離絶縁膜５が形成されていない部分のシリコン層３の上面内に形成されるが、その端部（ゲート電極７ａ側の端部）は、シリコン酸化膜８ａの外側面よりも内側に存在する。
【００４９】
なお、図６に示した構造を得た後、フォトレジスト１７を形成する前に、所定の膜厚のシリコン酸化膜をＣＶＤ法によって全面に形成しておくことにより、シリコン層３内においてポケット領域及びエクステンション１１ａが形成される箇所を調整することもできる。また、ソース・ドレインの接合深さやゲート絶縁膜の膜厚等を調整することによって短チャネル効果を抑制する場合は、ポケット領域は形成する必要はない。
【００５０】
図８を参照して、次に、フォトレジスト１７を除去した後、写真製版法によって、ＮＭＯＳＦＥＴの形成予定領域上にフォトレジスト１９を形成する。次に、フォトレジスト１９を注入マスクに用いて、Ａｓ，Ｐ，Ｓｂ等のｎ形不純物を１×１０１２〜１×１０１４ｃｍ−２の条件下でイオン注入することにより、ＰＭＯＳＦＥＴの形成予定領域におけるシリコン層３内に、ポケット領域（図示しない）を形成する。次に、Ｂ，ＢＦ２，Ｉｎ等のｐ形のイオン２０を１×１０１２〜１×１０１４ｃｍ−２の条件下でイオン注入することにより、ＰＭＯＳＦＥＴの形成予定領域におけるシリコン層３内に、エクステンション１１ｂを形成する。このとき、フォトレジスト１９、ゲート電極７ｂ、シリコン酸化膜８ｂ、及び素子分離絶縁膜５が、注入マスクとして作用する。その結果、エクステンション１１ｂは、ゲート電極７ｂ、シリコン酸化膜８ｂ、及び素子分離絶縁膜５が形成されていない部分のシリコン層３の上面内に形成されるが、その端部（ゲート電極７ｂ側の端部）は、シリコン酸化膜８ｂの外側面よりも内側に存在する。なお、上記と同様に、シリコン層３内においてポケット領域及びエクステンション１１ｂが形成される箇所を調整することもできる。また、上記と同様に、ポケット領域の形成は省略することもできる。
【００５１】
図９を参照して、次に、フォトレジスト１９を除去した後、ＣＶＤ法によって、シリコン窒化膜２１を全面的に形成する。図１０を参照して、次に、ＳＯＩ基板４の深さ方向にエッチングレートの高い異方性ドライエッチング法によって、シリコン層３の上面が露出するまで、シリコン窒化膜２１及びシリコン酸化膜１３をこの順にエッチングする。これにより、シリコン酸化膜８ａ，８ｂの外側面に、サイドウォール絶縁膜としてのシリコン窒化膜９ａ，９ｂが形成される。シリコン窒化膜９ａ，９ｂは、シリコン酸化膜６ａ，６ｂ上に形成されている。
【００５２】
図１１を参照して、次に、写真製版法によって、ＰＭＯＳＦＥＴの形成予定領域上にフォトレジスト２２を形成する。次に、フォトレジスト２２を注入マスクに用いて、Ａｓ，Ｐ，Ｓｂ等のｎ形のイオン２３を１×１０１４〜１×１０１６ｃｍ−２の条件下でイオン注入することにより、ＮＭＯＳＦＥＴの形成予定領域におけるシリコン層３内に、ソース・ドレイン領域１０ａを形成する。エクステンション１１ａは、ソース・ドレイン領域１０ａの一部となる。
【００５３】
図１２を参照して、次に、フォトレジスト２２を除去した後、写真製版法によって、ＮＭＯＳＦＥＴの形成予定領域上にフォトレジスト２４を形成する。次に、フォトレジスト２４を注入マスクに用いて、Ｂ，ＢＦ２，Ｉｎ等のｐ形のイオン２５を１×１０１４〜１×１０１６ｃｍ−２の条件下でイオン注入することにより、ＰＭＯＳＦＥＴの形成予定領域におけるシリコン層３内に、ソース・ドレイン領域１０ｂを形成する。エクステンション１１ｂは、ソース・ドレイン領域１０ｂの一部となる。
【００５４】
最後に、フォトレジスト２４を除去した後、シリコン層３内に導入された不純物を活性化するために、８００〜１１５０℃程度でアニールを行う。そして、ソース・ドレイン領域１０ａ，１０ｂ及びゲート電極７ａ，７ｂの上面に金属シリサイドを形成する工程や、配線工程を経て、半導体装置が完成する。
【００５５】
このように、本実施の形態１に係る半導体装置の製造方法によれば、図６に示した工程で、比較的幅広のシリコン酸化膜８ａ，８ｂをゲート電極７ａ，７ｂの側面に形成した後、図７，８に示した工程で、エクステンション１１ａ，１１ｂを形成する。従って、図１に示したように、対を成すソース・ドレイン領域１０同士の間隔（具体的には、対を成すエクステンション１１同士の間隔）Ｌ１を、従来の半導体装置における間隔Ｌ１０１（図４４参照）よりも広げることができる。
【００５６】
その結果、寄生バイポーラトランジスタのベース幅が広がるため、寄生バイポーラトランジスタのゲインが小さくなり、ＭＯＳＦＥＴの誤動作や動作特性の変動を抑制することができる。
【００５７】
また、ゲート電極７とエクステンション１１との平面視上の重なり程度が小さくなるため、ゲートオーバーラップ容量が抑制され、動作の高速化及び消費電力の低減を図ることもできる。しかも、本実施の形態１に係る半導体装置では、通常のバルク基板ではなくＳＯＩ基板４が用いられている。図１に示したように、ＳＯＩ基板４を用いた半導体装置では、ソース・ドレイン領域１０の底面がＢＯＸ層２に接しているため、ソース・ドレインにおける接合容量が小さい。そのため、ＳＯＩ基板４を用いた半導体装置は、バルク基板を用いた半導体装置よりも寄生容量のトータルが小さい。従って、同等の電流駆動能力を得ようとした場合、本実施の形態１に係る半導体装置の製造方法によると、バルク基板を用いて半導体装置を製造する場合と比較すると、より幅広のシリコン酸化膜８をゲート電極７の側面に接して形成することができる。その結果、デバイスの微細化によってゲート電極７のゲート長が短くなった場合であっても、アッシング処理やＲＣＡ洗浄処理によってゲート電極７が倒れることを効果的に防止することができる。
【００５８】
なお、従来技術に関する図４４，４５を参照して、シリコン酸化膜１０８の膜厚を単純に厚くしても間隔Ｌ１０１を広げることができるが、この場合は、エクステンション１１１を形成するためのイオン注入工程で、注入エネルギーを高くする必要がある。従って、イオンの飛程が大きくため、シリコン層１０３の上面内にエクステンション１１１を浅く形成することが困難となり、短チャネル効果が発生する。これに対して、本実施の形態１に係る半導体装置の製造方法によれば、シリコン層３の上面内にエクステンション１１を浅く形成することができるため、短チャネル効果を抑制することもできる。
【００５９】
実施の形態２．
図１３は、本発明の実施の形態２に係る半導体装置の構造を示す断面図である。図１に示した完全分離型の素子分離絶縁膜５の代わりに、部分分離型の素子分離絶縁膜３０が形成されている。本実施の形態２に係る半導体装置のその他の構造は、図１に示した上記実施の形態１に係る半導体装置の構造と同様である。また、本実施の形態２に係る半導体装置は、図３に示した工程で素子分離絶縁膜５の代わりに素子分離絶縁膜３０を形成することにより、図３〜１２に示した工程を経て形成することができる。
【００６０】
部分分離型の素子分離絶縁膜３０を採用することにより、ボディコンタクト領域（図示しない）から、素子分離絶縁膜３０の底面とＢＯＸ層２の上面との間のシリコン層３を介して、ボディ領域１２の電位を固定することができる。その結果、キンク現象が発生したり、動作周波数に依存して遅延時間が変動する等の、いわゆる基板フローティング効果を抑制することが可能となる。
【００６１】
本実施の形態２に係る半導体装置によれば、上記実施の形態１に係る半導体装置及びその製造方法によって得られる効果に加えて、以下の効果が得られる。即ち、間隔Ｌ１が広がる結果、図１３の紙面の垂直方向に関するボディ抵抗も小さくなる。そのため、ボディコンタクト領域からの距離に応じてＭＯＳＦＥＴのしきい値電圧が異なるという問題を抑制することができる。
【００６２】
図１４は、本実施の形態２に係る半導体装置の第１の変形例を示す上面図である。図１４に示す半導体装置では、部分分離型の素子分離絶縁膜３０ではなく、完全分離型の素子分離絶縁膜５が採用されている。ゲート電極７には、両端部が広がったＨ字形ゲートが採用されている。ボディ領域１２の電位を固定するために、ボディ領域１２に直接接するボディコンタクト領域３１が、ゲート電極７の両端部にそれぞれ形成されている。
【００６３】
図１５は、本実施の形態２に係る半導体装置の第２の変形例を示す上面図である。図１５に示す半導体装置では、部分分離型の素子分離絶縁膜３０ではなく、完全分離型の素子分離絶縁膜５が採用されている。ゲート電極７には、一方の端部が広がったＴ字形ゲートが採用されている。ボディ領域１２の電位を固定するために、ボディ領域１２に直接接するボディコンタクト領域３１が、ゲート電極７の上記一方の端部に形成されている。
【００６４】
図１４，１５に示した半導体装置においても、図１３に示した断面構造を採用することによってボディ抵抗を低減でき、ボディコンタクト領域３１からの距離に応じてＭＯＳＦＥＴのしきい値電圧が異なるという問題を抑制することができる。
【００６５】
実施の形態３．
本実施の形態３では、ゲート電極７のゲート長と、ゲート長方向に関するシリコン酸化膜８の幅Ｗ１との関係について説明する。
【００６６】
図１６は、トランジスタの等価回路を簡略化して示す回路図である。図１６において、Ｒｇはゲート抵抗、Ｒｉはチャネル抵抗、Ｒｓはソース抵抗、ｇｍは相互コンダクタンス、ｇｄｓはドレイン−ソース間のコンダクタンス、Ｃｇｓはゲート−ソース間の容量、Ｃｇｄはゲート−ドレイン間の容量である。一般的にトランジスタの性能を示す指標に、遮断周波数ｆｔ及び最大発振周波数ｆｍａｘがある。図１６を参照して、遮断周波数ｆｔ及び最大発振周波数ｆｍａｘは、それぞれ以下の式（１），式（２）で表される。
【００６７】
【数１】
【００６８】
【数２】
【００６９】
シリコン酸化膜８の幅Ｗ１を大きくすると、実効チャネル長が長くなるため、相互コンダクタンスｇｍは低下する。従って、式（１）より、シリコン酸化膜８の幅Ｗ１を大きくすると、遮断周波数ｆｔは低下する。そして、遮断周波数ｆｔが低下すると、式（２）より、最大発振周波数ｆｍａｘも低下する。しかしながら、シリコン酸化膜８の幅Ｗ１を大きくすると、ゲート−ドレイン間のオーバーラップ容量（上記のＣｇｄに相当する）が低下するとともに、短チャネル効果が抑制されるためにドレイン−ソース間のコンダクタンスｇｄｓも低下する。このように、遮断周波数ｆｔと、ゲート−ドレイン間のオーバーラップ容量Ｃｇｄ及びドレイン−ソース間のコンダクタンスｇｄｓとは、互いにトレードオフの関係にある。そのため、最大発振周波数ｆｍａｘの向上を図るにあたっては、シリコン酸化膜８の幅Ｗ１に関して最適値が存在する。
【００７０】
図１７は、ゲート長がＬｇ＝７０ｎｍのトランジスタを対象として、シリコン酸化膜８の幅Ｗ１と、遮断周波数ｆｔ及び最大発振周波数ｆｍａｘとの関係を測定した結果を示すグラフである。アッシング処理やＲＣＡ洗浄処理によってゲート電極７が倒れることを防止するためには、シリコン酸化膜８の幅Ｗ１は広い方が望ましい。しかしながら、図１７に示すように、シリコン酸化膜８の幅Ｗ１が広くなりすぎると、最大発振周波数ｆｍａｘが低下してしまう。そこで、ゲート電極７を安定して形成する観点と、最大発振周波数ｆｍａｘの低下を抑制する観点とに鑑みて、シリコン酸化膜８の幅Ｗ１を２０ｎｍ程度に設定することが望ましい。この場合、ゲート長Ｌｇとシリコン酸化膜８の幅Ｗ１との比は、１対２／７となる。
【００７１】
次に、ゲート電極７が微細化された場合を考える。スケーリング則に従うと、微細化が進んでゲート長Ｌｇが短くなると、それに従ってシリコン酸化膜８の幅Ｗ１も狭くなるはずである。しかしながら、エクステンション１１を形成するためのイオン注入における注入エネルギーは、現在でもｓｕｂ−ｋｅＶであり、これ以上注入エネルギーを下げることは困難である。また、熱処理に関しても、ＲＴＡ（Rapid Thermal Annealing）技術が現在使用されており、これ以上熱処理時間を短くすることも困難である。このような理由により、ゲート電極７が微細化されたとしても、スケーリング則に従ってソース・ドレイン領域１０を浅く形成することは困難であるため、ソース・ドレインのプロファイルはそれほど変化しないと考えられる。また、スケーリング則に従ってシリコン酸化膜８の幅Ｗ１を狭くすると、ゲートオーバーラップ容量が大きくなり、トランジスタの動作速度が遅くなる。以上の理由から、デバイスの微細化が進んでも、シリコン酸化膜８の幅Ｗ１の最適値は２０ｎｍのままであると考えられる。従って、ＭＯＳトランジスタが動作し得る最短のゲート長（Ｌｇ＝２０ｎｍ）まで微細化された場合であっても、シリコン酸化膜８の幅Ｗ１の最適値は２０ｎｍ程度であり、この場合は、ゲート長Ｌｇとシリコン酸化膜８の幅Ｗ１との比は、１対１となる。
【００７２】
このように本実施の形態３に係る半導体装置によれば、シリコン酸化膜８の幅Ｗ１を、ゲート電極７のゲート長Ｌｇの寸法の２／７〜１に規定したため、ゲート電極７を安定して形成し得るとともに、最大発振周波数ｆｍａｘの低下を抑制することができる。
【００７３】
実施の形態４．
図１８〜２２は、本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。図１８を参照して、まず、上記実施の形態１と同様にゲート電極７を形成した後、ＣＶＤ法によって、シリコン酸化膜１６を全面的に形成する。
【００７４】
図１９を参照して、次に、ＳＯＩ基板４の深さ方向にエッチングレートの高い異方性ドライエッチング法によって、シリコン酸化膜１６をエッチングする。これにより、ゲート電極７の側面にシリコン酸化膜８が形成される。このとき、シリコン酸化膜１６のエッチングによって露出した部分のシリコン層３の上面を、シリコン酸化膜８を形成するための異方性ドライエッチングにおけるオーバーエッチングによって、続けてエッチングする。これにより、エッチングによるダメージによって、シリコン層３の上面内に欠陥が発生する。
【００７５】
図２０を参照して、次に、イオン注入法によって、シリコン層３の上面内にエクステンション１１を形成する。図２１を参照して、次に、ＣＶＤ法によってシリコン酸化膜及びシリコン窒化膜をこの順に全面的に形成する。次に、ＳＯＩ基板４の深さ方向にエッチングレートの高い異方性ドライエッチング法によって、シリコン層３の上面が露出するまで、これらのシリコン酸化膜及びシリコン窒化膜をエッチングする。これにより、シリコン酸化膜８の外側面にシリコン酸化膜４０及びシリコン窒化膜９が形成される。図２２を参照して、次に、イオン注入法によって、シリコン層３内にソース・ドレイン領域１０を形成する。
【００７６】
このように、本実施の形態４に係る半導体装置の製造方法によれば、シリコン酸化膜８を形成するためのエッチングにおいて、シリコン層３の上面を併せてエッチングすることにより、シリコン層３の上面内に欠陥を形成する。その結果、この欠陥が寄生バイポーラトランジスタに対するライフタイムキラーとして作用するため、寄生バイポーラトランジスタのゲインを低下することができる。本実施の形態４に係る発明は、上記実施の形態１〜３に係るいずれの発明に対しても適用することができる。
【００７７】
図２３は、本実施の形態４に係る半導体装置の製造方法の第１の変形例を示す断面図である。図２１では、シリコン窒化膜９は、シリコン酸化膜４０を介してシリコン層３の上面上に形成された。これに対して本実施の形態４の第１の変形例では、シリコン窒化膜９を、シリコン層３の上面上に直接形成する。本実施の形態４の第１の変形例に係る発明は、上記実施の形態１〜４に係るいずれの発明に対しても適用することができる。
【００７８】
本実施の形態４の第１の変形例によれば、シリコン窒化膜９の底面とシリコン層３の上面との界面に発生するストレスによって、シリコン層３の上面内により多くのライフタイムキラーを発生させることができる。その結果、寄生バイポーラトランジスタのゲインをさらに低下することができる。これにより、特にＳＯＩデバイスで問題となっている基板フローティング効果を抑制することができる。基板フローティング効果が抑制されることによって、トランジェント効果、キンク効果、及びホットキャリア効果が抑制されるという利点や、電流駆動能力が向上されるという利点を得ることが可能となる。
【００７９】
図２４は、本実施の形態４に係る半導体装置の製造方法の第２の変形例を示す断面図である。図２２，２３では、シリコン窒化膜９を形成するための異方性ドライエッチングは、シリコン層３の上面が露出した時点で停止された。これに対して本実施の形態４の第２の変形例では、シリコン窒化膜９を形成するための異方性ドライエッチングにおけるオーバーエッチングによって、シリコン層３の上面を併せてエッチングする。本実施の形態４の第２の変形例に係る発明は、上記実施の形態１〜４に係る発明、及び上記実施の形態４の第１の変形例に係る発明の、いずれに対しても適用することができる。
【００８０】
本実施の形態４の第２の変形例によれば、シリコン窒化膜９を形成する際にシリコン層３の上面を併せてエッチングすることによって、シリコン層３の上面内により多くのライフタイムキラーを発生させることができる。その結果、寄生バイポーラトランジスタのゲインをさらに低下することができる。
【００８１】
図２５は、本実施の形態４に係る半導体装置の製造方法の第３の変形例を示す断面図である。本実施の形態４の第３の変形例では、シリコン層３内にソース・ドレイン領域１０を形成した後、ソース・ドレイン領域１０の上面をシリサイド化することにより、金属シリサイド層４５を形成する。このとき、ゲート電極７の上面もシリサイド化され、金属シリサイド層４６が形成される。本実施の形態４の第３の変形例に係る発明は、上記実施の形態１〜４に係る発明、及び上記実施の形態４の第１及び第２の変形例に係る発明の、いずれに対しても適用することができる。
【００８２】
本実施の形態４の第３の変形例によれば、ソース・ドレイン領域１０の上面をシリサイド化することによって、シリコン層３の上面内により多くのライフタイムキラーを発生させることができる。その結果、寄生バイポーラトランジスタのゲインをさらに低下することができる。
【００８３】
上記実施の形態４及びその第１〜第３の変形例では、寄生バイポーラトランジスタのゲインを低下させるために、シリコン層３の上面内に多くのライフタイムキラーを発生させることを目的とした。しかし、ライフタイムキラーを増加させることは、一方で接合リークを増加させるという欠点を有している。そのため、基板フローティング効果の抑制による動作の高速化という利点、及び接合リークの増大による消費電力の増大という欠点の双方を考慮して、最適な構造を選択する必要がある。
【００８４】
実施の形態５．
図２に示した上記実施の形態１に係る半導体装置では、ＮＭＯＳＦＥＴが有するシリコン酸化膜８ａの幅と、ＰＭＯＳＦＥＴが有するシリコン酸化膜８ｂの幅とが互いに同一であった。本実施の形態５では、目的に応じてこれらの幅が異なる半導体装置について説明する。
【００８５】
図２６は、本発明の実施の形態５に係る半導体装置の構造を示す断面図である。図２に示したシリコン酸化膜８ｂの代わりに、シリコン酸化膜８ａの幅Ｗ１よりも狭い幅Ｗ３のシリコン酸化膜８ｂｂが形成されている。その結果、対を成すソース・ドレイン領域１０ｂ同士の間隔Ｌ３は、対を成すソース・ドレイン領域１０ａ同士の間隔Ｌ１よりも狭くなっている。幅狭のシリコン酸化膜８ｂｂは、例えば、図８に示した工程でシリコン酸化膜８ｂをウェットエッチングすることによって得ることができる。
【００８６】
図２７は、本実施の形態５に係る他の半導体装置の構造を示す断面図である。図２に示したシリコン酸化膜８ａの代わりに、シリコン酸化膜８ｂの幅Ｗ１よりも狭い幅Ｗ４のシリコン酸化膜８ａａが形成されている。その結果、対を成すソース・ドレイン領域１０ａ同士の間隔Ｌ４は、対を成すソース・ドレイン領域１０ｂ同士の間隔Ｌ１よりも狭くなっている。幅狭のシリコン酸化膜８ａａは、例えば、図７に示した工程でシリコン酸化膜８ａをウェットエッチングすることによって得ることができる。
【００８７】
基板フローティング効果の問題は、ＰＭＯＳＦＥＴよりもＮＭＯＳＦＥＴで起こりやすい。ドレイン近傍でのインパクトイオン化により発生した正孔によって、寄生バイポーラトランジスタが動作しやすいためである。従って、図２５に示した半導体装置のように、ＰＭＯＳＦＥＴが有するシリコン酸化膜８ｂｂよりも、ＮＭＯＳＦＥＴが有するシリコン酸化膜８ａの幅を広げることにより、ＮＭＯＳＦＥＴにおける基板フローティング効果の問題を抑制することができ、動作の高速化や電流駆動能力の向上を図ることができる。
【００８８】
また、短チャネル効果は、ＮＭＯＳＦＥＴよりもＰＭＯＳＦＥＴで発生しやすい。従って、図２７に示した半導体装置のように、ＮＭＯＳＦＥＴが有するシリコン酸化膜８ａａよりも、ＰＭＯＳＦＥＴが有するシリコン酸化膜８ｂの幅を広げることにより、ＰＭＯＳＦＥＴにおける短チャネル効果の発生を抑制することができる。その結果、ＰＭＯＳＦＥＴのロールオフ特性が改善され、オフ電流の増加が抑制されるため、消費電力の低減を図ることができる。
【００８９】
実施の形態６．
図１７では、オフセット用絶縁膜としてのシリコン酸化膜８の幅Ｗ１と、遮断周波数ｆｔ及び最大発振周波数ｆｍａｘとの関係を示したが、これらの遮断周波数ｆｔ及び最大発振周波数ｆｍａｘは、アナログ回路や高周波（Radio frequency）回路の性能を示す指標として用いられる。但し以下では、代表的にアナログ回路について述べる。アナログ回路の例としては、ＰＬＬ（Phase-locked loop）回路やセンスアンプ等が挙げられる。これに対し、ディジタル回路の性能を示す指標としては、インバータの遅延時間ｔｐｄがよく用いられる。遅延時間ｔｐｄは、以下の式（３）で表される。
【００９０】
【数３】
【００９１】
ここで、Ｃはトータルの容量であり、ＶＤＤは電源電圧であり、Ｉは電流駆動能力である。
【００９２】
図２８は、ゲート長がＬｇ＝７０ｎｍのトランジスタを対象として、オフセット用絶縁膜の幅Ｗ１と、遅延時間ｔｐｄとの関係を測定した結果を示すグラフである。オフセット用絶縁膜の幅Ｗ１が狭いほど、遅延時間ｔｐｄが小さくなっていることが分かる。
【００９３】
式（３）を参照して、オフセット用絶縁膜の幅を狭くすると、ゲートオーバーラップ容量が増大してトータル容量Ｃも増大するため、遅延時間ｔｐｄは大きくなるはずである。しかしながら、オフセット用絶縁膜の幅を狭くすると、実効チャネル長が短くなって電流駆動能力Ｉが大きくなる。そして、この影響は、トータル容量Ｃの増大による影響よりも大きく作用する。その結果、図２８に示すように、オフセット用絶縁膜の幅Ｗ１が狭くなるほど、遅延時間ｔｐｄは小さくなるのである。
【００９４】
以上より、ディジタル回路では、オフセット用絶縁膜の幅が狭くなるほど、遅延時間ｔｐｄが小さくなって回路の性能は向上する。即ち、アナログ回路（又は高周波回路）を構成するトランジスタと、ディジタル回路を構成するトランジスタとでは、オフセット用絶縁膜の幅の最適値が異なる。そこで、本実施の形態６では、同一基板上にアナログ回路（又は高周波回路）とディジタル回路とが混載して形成された半導体装置において、アナログ回路（又は高周波回路）を構成するトランジスタのオフセット用絶縁膜の幅と、ディジタル回路を構成するトランジスタのオフセット用絶縁膜の幅とを互いに異ならせた半導体装置について説明する。本実施の形態６に係る構造は、上記実施の形態１〜５のいずれの半導体装置についても適用可能である。
【００９５】
図２９は、本実施の形態６に係る半導体装置の構造を示す断面図である。ＳＯＩ基板４は、ディジタル回路が形成されたディジタル回路形成領域と、アナログ回路が形成されたアナログ回路形成領域とを有している。ディジタル回路形成領域とアナログ回路形成領域とは、底面の一部に完全分離部５１が形成された素子分離絶縁膜５０によって、互いに電気的に分離されている。
【００９６】
まずディジタル回路形成領域に関し、素子分離絶縁膜３０，５０によって規定される素子形成領域には、ディジタル回路を構成するＭＯＳＦＥＴが形成されている。このＭＯＳＦＥＴは、シリコン酸化膜から成るゲート酸化膜５２を挟んでシリコン層３の上面上に形成された、ポリシリコンから成るゲート電極５３と、ゲート電極５３の下方において、シリコン層３内に形成されたボディ領域５８と、シリコン層３内に形成され、ボディ領域５８を挟んで対を成すソース・ドレイン領域６０とを備えている。ソース・ドレイン領域６０は、シリコン層３の上面内において、ゲート電極５３の下方に延びて形成された、対を成すエクステンション５９を有している。
【００９７】
また、オフセット用絶縁膜としてのシリコン酸化膜５４が、ゲート電極５３の側面に接して形成されている。シリコン酸化膜５４の外側にはシリコン酸化膜５５が形成されており、シリコン酸化膜５５の外側には、シリコン酸化膜５６及びシリコン窒化膜５７から成るサイドウォールが形成されている。
【００９８】
次にアナログ回路形成領域に関し、素子分離絶縁膜３０，５０によって規定される素子形成領域には、アナログ回路を構成するＭＯＳＦＥＴが形成されている。このＭＯＳＦＥＴは、シリコン酸化膜から成るゲート酸化膜６２を挟んでシリコン層３の上面上に形成された、ポリシリコンから成るゲート電極６３と、ゲート電極６３の下方において、シリコン層３内に形成されたボディ領域６８と、シリコン層３内に形成され、ボディ領域６８を挟んで対を成すソース・ドレイン領域７０とを備えている。ソース・ドレイン領域７０は、シリコン層３の上面内において、ゲート電極６３の下方に延びて形成された、対を成すエクステンション６９を有している。ゲート電極６３のゲート長はゲート電極５３のゲート長に等しい。
【００９９】
また、第１のオフセット用絶縁膜としてのシリコン酸化膜６４が、ゲート電極６３の側面に接して形成されている。シリコン酸化膜６４の外側には、第２のオフセット用絶縁膜としてのシリコン酸化膜６５が形成されている。シリコン酸化膜６４の膜厚はシリコン酸化膜５４の膜厚に等しく、シリコン酸化膜６５の膜厚はシリコン酸化膜５５の膜厚に等しい。シリコン酸化膜６５の外側には、シリコン酸化膜６６及びシリコン窒化膜６７から成るサイドウォールが形成されている。
【０１００】
平面視上（即ち、ゲート電極の上方から眺めた場合）ゲート電極５３とエクステンション５９とが重なり合う程度（寸法Ｋ１）は、平面視上ゲート電極６３とエクステンション６９とが重なり合う程度（寸法Ｋ２）よりも広い。その結果、ディジタル回路形成領域に形成されているＭＯＳＦＥＴの実効チャネル長は、アナログ回路形成領域に形成されているＭＯＳＦＥＴの実効チャネル長よりも短くなっている。
【０１０１】
図３０〜３５は、本実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。図３０を参照して、まず、ＳＯＩ基板４を準備した後、シリコン層３内に素子分離絶縁膜３０，５０を形成する。
【０１０２】
図３１を参照して、次に、ＣＶＤ法又は熱酸化法によって、シリコン酸化膜を、シリコン層３の上面上及び素子分離絶縁膜３０，５０の上面上に全面的に形成する。但し、シリコン酸化膜の代わりに、シリコン酸窒化膜、Ａｌ２Ｏ３等の金属酸化膜、Ｔａ２Ｏ５やＢＳＴ等の強誘電体膜を形成してもよい。次に、ＬＰＣＶＤ法によって、膜厚が１００〜４００ｎｍ程度のポリシリコン膜を、シリコン酸化膜の上面上に全面的に形成する。但し、ポリシリコン膜内には、ＰやＢ等の不純物が導入されていてもよい。また、ポリシリコン膜の代わりに、Ｗ，Ｔａ，Ａｌ等の金属膜を形成してもよい。次に、写真製版法及び異方性ドライエッチング法によってポリシリコン膜及びシリコン酸化膜をパターニングすることにより、ゲート電極５３，６３及びゲート酸化膜５２，６２が形成される。
【０１０３】
次に、数ｎｍ〜数十ｎｍ程度の膜厚のシリコン酸化膜を全面に形成した後、ＳＯＩ基板４の深さ方向にエッチングレートの高い異方性ドライエッチング法によってこのシリコン酸化膜をエッチングする。これにより、ゲート電極５３の側面に接してシリコン酸化膜５４が形成されるとともに、ゲート電極６３の側面に接してシリコン酸化膜６４が形成される。シリコン酸化膜５４は、後の工程でエクステンション５９を形成するためのオフセット用絶縁膜として機能する。また、シリコン酸化膜６４は、後の工程でエクステンション６９を形成するための第１のオフセット用絶縁膜として機能する。
【０１０４】
図３２を参照して、次に、写真製版法によって、アナログ回路形成領域におけるシリコン層３上に、ゲート電極６３及びシリコン酸化膜６４を覆ってフォトレジスト７１を形成する。次に、Ａｓ，Ｐ，Ｓｂ等の不純物（ＮＭＯＳを形成する場合）をイオン注入することにより、ディジタル回路形成領域におけるシリコン層３の上面内に、エクステンション５９を形成する。
【０１０５】
図３３を参照して、次に、フォトレジスト７１を除去した後、数ｎｍ〜数十ｎｍ程度の膜厚のシリコン酸化膜を全面に形成する。その後、ＳＯＩ基板４の深さ方向にエッチングレートの高い異方性ドライエッチング法によってこのシリコン酸化膜をエッチングする。これにより、シリコン酸化膜５４の外側にシリコン酸化膜５５が形成されるとともに、シリコン酸化膜６４の外側にシリコン酸化膜６５が形成される。シリコン酸化膜６５は、後の工程でエクステンション６９を形成するための第２のオフセット用絶縁膜として機能する。
【０１０６】
図３４を参照して、次に、写真製版法によって、ディジタル回路形成領域におけるシリコン層３上に、ゲート電極５３及びシリコン酸化膜５４，５５を覆ってフォトレジスト７２を形成する。次に、Ａｓ，Ｐ，Ｓｂ等の不純物（ＮＭＯＳを形成する場合）をイオン注入することにより、アナログ回路形成領域におけるシリコン層３の上面内に、エクステンション６９を形成する。
【０１０７】
図３５を参照して、次に、フォトレジスト７２を除去した後、シリコン酸化膜及びシリコン窒化膜を、この順に全面に形成する。次に、異方性ドライエッチング法によって、シリコン層３の上面が露出するまで、これらのシリコン酸化膜及びシリコン窒化膜を除去する。これにより、シリコン酸化膜５５の外側に、シリコン酸化膜５６及びシリコン窒化膜５７から成るサイドウォールが形成されるとともに、シリコン酸化膜６５の外側に、シリコン酸化膜６６及びシリコン窒化膜６７から成るサイドウォールが形成される。これらのサイドウォールは、後の工程でソース・ドレイン領域６０，７０を形成するための注入マスクとして機能する。
【０１０８】
その後、イオン注入法によって、Ａｓ，Ｐ，Ｓｂ等の不純物（ＮＭＯＳを形成する場合）をシリコン層３内に導入することにより、ソース・ドレイン領域６０，７０を形成する。以上の工程により、図２９に示した構造が得られる。
【０１０９】
このように本実施の形態６に係る半導体装置の製造方法によれば、ディジタル回路形成領域においては、シリコン酸化膜５４をオフセット用絶縁膜に用いて、エクステンション５９を形成するためのイオン注入が行われる。一方、アナログ回路形成領域においては、シリコン酸化膜６４，６５をオフセット用絶縁膜に用いて、エクステンション６９を形成するためのイオン注入が行われる。その結果、本実施の形態６に係る半導体装置によれば、平面視上ゲート電極５３とエクステンション５９とが重なり合う程度（寸法Ｋ１）は、平面視上ゲート電極６３とエクステンション６９とが重なり合う程度（寸法Ｋ２）よりも広い。従って、アナログ回路（又は高周波回路）を構成するトランジスタに関して、オフセット用絶縁膜の幅の最適値を確保しつつ、ディジタル回路を構成するトランジスタに関して、実効チャネル長を短くすることができ、遅延時間ｔｐｄの短縮化による性能の向上を図ることができる。
【０１１０】
なお、ディジタル回路を構成するトランジスタに関して、実効チャネル長が短くなると短チャネル効果が発生しやすくなるが、ディジタル回路では、アナログ回路ほど短チャネル効果による影響は問題とはならない。
【０１１１】
また、以上の説明では、ＮＭＯＳトランジスタを形成する場合を例にとって本実施の形態６に係る発明について説明したが、本実施の形態６に係る発明は、ＰＭＯＳトランジスタやＣＭＯＳトランジスタを形成する場合にも適用可能である。後述の実施の形態７についても同様である。
【０１１２】
実施の形態７．
上記の式（２）より、ゲート抵抗Ｒｇを下げることによって最大発振周波数ｆｍａｘを増大できることが分かる。本実施の形態７では、ゲート抵抗を低減できるゲート構造について説明する。本実施の形態７に係るゲート構造は、上記実施の形態１〜６のいずれの半導体装置についても適用可能である。
【０１１３】
図３６は、本発明の実施の形態７に係る半導体装置の構造を模式的に示す上面図である。ゲート電極７５を挟んで、一対のソース・ドレイン領域７６が形成されている。また、ソース・ドレイン領域７６に接触する複数のコンタクトプラグ７７が形成されている。
【０１１４】
図３７は、図３６に示した線分Ａ１−Ａ１に沿った位置に関する断面構造を示す断面図であり、図３８は、図３６に示した線分Ａ２−Ａ２に沿った位置に関する断面構造を示す断面図である。図３７を参照して、シリコン層３の上面上には、シリコン酸化膜から成るゲート酸化膜７８を介して、ポリシリコン膜７９が形成されている。また、ポリシリコン膜７９上には金属シリサイド層８０が形成されており、ポリシリコン膜７９と金属シリサイド層８０とによってゲート電極７５が構成されている。ゲート電極７５の側面には、シリコン酸化膜８１及びシリコン窒化膜８２から成るサイドウォール８３が形成されている。ゲート電極７５とは反対側のサイドウォール８３の側面には、シリコン酸化膜８４及びシリコン窒化膜８５から成るサイドウォール８６が形成されている。
【０１１５】
ゲート電極７５の下方におけるシリコン層３内には、ボディ領域８８が形成されている。また、シリコン層３内には、ボディ領域８８を挟んで対を成すソース・ドレイン領域７６が形成されている。ソース・ドレイン領域７６は、シリコン層３の上面内において、ゲート電極７５の下方に延びて形成された、対を成すエクステンション８７を有している。サイドウォール８３，８６が形成されていない部分のソース・ドレイン領域７６の上面上には、金属シリサイド層８９が形成されている。
【０１１６】
また、シリコン酸化膜から成る層間絶縁膜９０が、ＭＯＳＦＥＴを覆ってシリコン層３上に形成されている。層間絶縁膜９０内には、層間絶縁膜９０の上面から金属シリサイド層８９の上面に到達し、金属から成るコンタクトプラグ７７が形成されている。層間絶縁膜９０の上面上には、アルミニウムや銅等の金属から成る金属配線９１が、コンタクトプラグ７７に接触して形成されている。また、層間絶縁膜９０内には、層間絶縁膜９０の上面から金属シリサイド層８０及びサイドウォール８３の上面に到達し、金属から成るゲート配線９２が形成されている。ゲート長方向に関するゲート配線９２の寸法は、ゲート電極７５のゲート長よりも大きい。
【０１１７】
図３８を参照して、ゲート配線９２は、ゲート電極７５の上面に接触しつつ、ゲート電極７５が延在する方向に延在して形成されている。
【０１１８】
図３９〜４３は、本実施の形態７に係る半導体装置の製造方法を工程順に示す断面図である。図３９を参照して、まず、ＳＯＩ基板４を準備した後、シリコン層３内に素子分離絶縁膜３０を形成する。次に、上記各実施の形態で述べた方法によって、ゲート酸化膜７８及びポリシリコン膜７９を、シリコン層３の上面上に形成する。次に、イオン注入法によって、Ａｓ，Ｐ，Ｓｂ等の不純物（ＮＭＯＳを形成する場合）をシリコン層３の上面内に導入することにより、エクステンション８７を形成する。このとき、上記実施の形態１〜６に係る発明の概念を適用して、イオン注入を行うよりも前に、オフセット用の絶縁膜をポリシリコン膜７９の側面に形成しておくことにより、実効チャネル長を広げてもよい。
【０１１９】
図４０を参照して、次に、ＣＶＤ法によって、シリコン酸化膜及びシリコン窒化膜をこの順に全面に形成する。次に、ＳＯＩ基板４の深さ方向にエッチングレートの高い異方性ドライエッチング法によって、シリコン層３の上面が露出するまでこれらの膜をエッチングする。これにより、ポリシリコン膜７９の側面にシリコン酸化膜８１及びシリコン窒化膜８２が残り、サイドウォール８３が形成される。次に、イオン注入法によって、Ａｓ，Ｐ，Ｓｂ等の不純物（ＮＭＯＳを形成する場合）をシリコン層３内に導入することにより、ソース・ドレイン領域７６を形成する。サイドウォール８３は、ソース・ドレイン領域７６を形成するためのイオン注入工程において、注入マスクとして機能する。
【０１２０】
図４１を参照して、次に、ＣＶＤ法によって、シリコン酸化膜及びシリコン窒化膜をこの順に全面に形成する。次に、ＳＯＩ基板４の深さ方向にエッチングレートの高い異方性ドライエッチング法によって、シリコン層３の上面が露出するまでこれらの膜をエッチングする。これにより、サイドウォール８３の側面にシリコン酸化膜８４及びシリコン窒化膜８５が残り、サイドウォール８６が形成される。このとき、シリコン窒化膜の膜厚やエッチング条件等を調整することによって、ゲート長方向に関するサイドウォール８６の寸法を、ゲート長方向に関するサイドウォール８３の寸法と異ならせることもできる。
【０１２１】
図４２を参照して、次に、コバルト等の金属膜を全面に形成した後に熱処理を行う。これにより、互いに接触している部分のシリコンと金属とが反応し、金属シリサイド層８０，８９が形成される。金属シリサイド層８０はポリシリコン膜７９上に形成され、これによってゲート電極７５が形成される。また、金属シリサイド層８９はソース・ドレイン領域７６上に形成される。その後、未反応の金属膜を除去する。
【０１２２】
図４３を参照して、次に、ＣＶＤ法によって全面にシリコン酸化膜を堆積することにより、層間絶縁膜９０を形成する。次に、写真製版法によって、層間絶縁膜９０の上面上に、所定の開口パターンを有するフォトレジスト（図示しない）を形成する。次に、そのフォトレジストをエッチングマスクに用いて、ＳＯＩ基板４の深さ方向にエッチングレートの高い異方性ドライエッチング法によって、層間絶縁膜９０を除去する。このとき、シリコン酸化膜はエッチングされやすく、シリコン窒化膜はエッチングされにくい条件でエッチングを行うことにより、サイドウォール８３の上面がエッチングされることを防止することができる。これにより、金属シリサイド層７６上にコンタクトホール９３が形成されるとともに、ゲート電極７５上に配線溝９４が形成される。
【０１２３】
このとき、ゲート長方向に関するコンタクトホール９３の寸法Ｍ１が、ゲート長方向に関する配線溝９４の寸法Ｍ２よりも大きくなるように、フォトレジストの開口パターンを成形することが望ましい。その理由は以下の通りである。即ち、配線溝９２はゲート電極７５に沿って延在しているため、各コンタクトホール９３の開口面積は配線溝９２の開口面積よりも小さい。そのため、配線溝９２のエッチングに比べてコンタクトホール９３のエッチングは進行しにくい。従って、寸法Ｍ２よりも寸法Ｍ１を大きくすることによって、エッチング速度の差を低減できるからである。
【０１２４】
次に、コンタクトホール９３内及び配線溝９４内を充填し得る膜厚で全面に金属膜（Ａｌ，Ｗ，Ｃｕ等）を形成し、層間絶縁膜９０の上面が露出するまで金属膜をエッチバックする。ここで、金属膜の密着性を向上するために、金属膜を成膜する前にバリアメタル層を形成しても良い。バリアメタル層の材質はチタン（Ｔｉ）、チタンナイトライド（ＴｉＮ）、ＴｉとＴｉＮとの複合膜等である。その後、金属配線９１を形成することにより、図３７に示した構造が得られる。
【０１２５】
このように本実施の形態７に係る半導体装置によれば、ゲート電極７５の上面に接触しつつゲート電極７５が延在する方向に延在し、しかも、ゲート長方向に関する寸法がゲート電極７９のゲート長よりも大きいゲート配線９２が、層間絶縁膜９０内に形成されている。従って、上記の式（２）におけるゲート抵抗Ｒｇが低減され、最大発振周波数ｆｍａｘを増大することができる。
【０１２６】
また、本実施の形態７に係る半導体装置の製造方法によれば、サイドウォール８３の外側にサイドウォール８６が形成されている。従って、フォトマスクのアライメントずれ等によって配線溝９４の形成箇所がずれた場合であっても、ゲート配線９２と金属シリサイド層８９とが互いに接触することを回避することができる。即ち、サイドウォール８６を形成することにより、アライメントずれのマージンを向上することができる。ゲート長方向に関するサイドウォール８６の寸法が大きければ大きいほど、この効果も大きくなる。
【０１２７】
但し、ゲート長方向に関するサイドウォール８６の寸法が大きくなり過ぎると、ゲート長方向に関する金属シリサイド層７６の寸法が小さくなり、ソース・ドレインの直列抵抗が増大してしまう。従って、アライメントずれのマージンを向上できるというメリットと、ソース・ドレインの直列抵抗が増大するというデメリットとを比較考量して、ゲート長方向に関するサイドウォール８６の寸法を最適化する必要がある。
【０１２８】
なお、サイドウォール８３とサイドウォール８６とを個別に形成するのではなく、単にサイドウォール８３の幅を広げることによっても、アライメントずれのマージンを向上できるという効果は得られる。しかしながらこの場合は、対を成すソース・ドレイン領域７６同士の間隔が広がって、エクステンション８７の長さが長くなるため、その部分での直列抵抗が増大して電流駆動能力が低下する。これに対して本実施の形態７に係る半導体装置の製造方法のように、サイドウォール８３を形成した後にソース・ドレイン領域７６を形成し、その後にサイドウォール８６を形成すると、エクステンション８７の長さを短くでき、電流駆動能力の低下を防止することができる。
【符号の説明】
【０１２９】
１ シリコン基板、２ ＢＯＸ層、３ シリコン層、４ ＳＯＩ基板、６，８，５４，５５，６４，６５ シリコン酸化膜、７，５３，６３，７５ ゲート電極、９ シリコン窒化膜、１０ ソース・ドレイン領域、１１，５９，６９ エクステンション、１２ ボディ領域、８３，８６ サイドウォール、９２ ゲート配線。
【特許請求の範囲】
【請求項１】
ディジタル回路が形成された第１領域と、アナログ回路又はＲＦ（Radio frequency）回路が形成された第２領域とを有する基板と、
前記第１領域に形成され、前記ディジタル回路を構成する第１の半導体素子と、
前記第２領域に形成され、前記アナログ回路又はＲＦ回路を構成する第２の半導体素子と
を備え、
前記第１の半導体素子は、
第１のゲート絶縁膜を挟んで前記基板の主面上に形成された第１のゲート電極と、
前記第１のゲート電極の下方において、前記基板内に形成された第１のボディ領域と、
前記基板内に形成され、前記第１のボディ領域を挟んで対を成す第１のソース・ドレイン領域と
を有し、
前記第２の半導体素子は、
第２のゲート絶縁膜を挟んで前記基板の前記主面上に形成された第２のゲート電極と、
前記第２のゲート電極の下方において、前記基板内に形成された第２のボディ領域と、
前記基板内に形成され、前記第２のボディ領域を挟んで対を成す第２のソース・ドレイン領域と
を有し、
前記第１のソース・ドレイン領域は、前記基板の前記主面内において、前記第１のゲート電極の下方に延びて形成された、対を成す第１のエクステンションを有し、
前記第２のソース・ドレイン領域は、前記基板の前記主面内において、前記第２のゲート電極の下方に延びて形成された、対を成す第２のエクステンションを有し、
平面視上前記第１のゲート電極と前記第１のエクステンションとが重なり合う程度は、平面視上前記第２のゲート電極と前記第２のエクステンションとが重なり合う程度よりも広いことを特徴とする半導体装置。
【請求項２】
前記第１の半導体素子は、前記第１のゲート電極の側面に形成された第１のサイドウォールをさらに有し、
前記第２の半導体素子は、
前記第２のゲート電極の側面に形成された第１の絶縁膜と、
前記第１の絶縁膜を挟んで前記第２のゲート電極の前記側面に形成された第２のサイドウォールと
をさらに有する、請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体素子は、前記第１のゲート電極の前記側面に接して、前記第１のゲート電極と前記第１のサイドウォールとの間に形成された第２の絶縁膜をさらに有し、
前記第１の絶縁膜は、
前記第２のゲート電極の前記側面に接して形成され、前記第２の絶縁膜と膜厚が等しい第３の絶縁膜と、
前記第３の絶縁膜と前記第２のサイドウォールとの間に形成された第４の絶縁膜と
を有する、請求項２に記載の半導体装置。
【請求項４】
基板と、
（ａ）ゲート絶縁膜を挟んで前記基板の主面上に形成され、所定方向に沿って延在するゲート電極、（ｂ）前記ゲート電極の側面に形成された第１のサイドウォール、（ｃ）前記ゲート電極の下方において、前記基板内に形成されたボディ領域、及び（ｄ）前記基板内に形成され、前記ボディ領域を挟んで対を成すソース・ドレイン領域を有する半導体素子と、
前記半導体素子を覆って前記基板上に形成された層間絶縁膜と、
前記ゲート電極の上面に接触しつつ前記所定方向に延在して前記層間絶縁膜内に形成され、前記ゲート電極のゲート長方向に関する寸法が前記ゲート電極の前記ゲート長よりも大きいゲート配線と
を備える半導体装置。
【請求項５】
前記第１のサイドウォールを挟んで前記ゲート電極の前記側面に形成された第２のサイドウォールをさらに備える、請求項４に記載の半導体装置。
【請求項６】
前記ゲート長方向に関する前記第２のサイドウォールの寸法は、前記ゲート長方向に関する前記第１のサイドウォールの寸法よりも大きい、請求項５に記載の半導体装置。
【請求項７】
前記ソース・ドレイン領域に繋がって前記層間絶縁膜内に形成されたコンタクトプラグをさらに備え、
前記ゲート長方向に関する前記ゲート配線の寸法は、前記ゲート長方向に関する前記コンタクトプラグの寸法よりも小さい、請求項４〜請求項６のいずれか一つに記載の半導体装置。
【請求項８】
（ａ）ディジタル回路が形成される第１領域と、アナログ回路又はＲＦ（Radio frequency）回路が形成される第２領域とを有する基板を準備する工程と、
（ｂ）前記第１領域における前記基板の主面上に、第１のゲート絶縁膜を挟んで第１のゲート電極を形成するとともに、前記第２領域における前記基板の前記主面上に、第２のゲート絶縁膜を挟んで第２のゲート電極を形成する工程と、
（ｃ）前記第２のゲート電極の側面に第１の絶縁膜を形成する工程と、
（ｄ）前記第１のゲート電極の側面に第１のサイドウォールを形成するとともに、前記第１の絶縁膜を挟んで前記第２のゲート電極の前記側面に第２のサイドウォールを形成する工程と、
（ｅ）前記工程（ｄ）よりも前に実行され、前記第１領域における前記基板の前記主面内に不純物を導入することにより、前記第１のゲート電極の下方に延びて対を成す第１のエクステンションを形成する工程と、
（ｆ）前記工程（ｃ）よりも後、前記工程（ｄ）よりも前に実行され、前記第２領域における前記基板の前記主面内に不純物を導入することにより、前記第２のゲート電極の下方に延びて対を成す第２のエクステンションを形成する工程と
を備える、半導体装置の製造方法。
【請求項９】
（ｇ）前記工程（ｅ）よりも前に実行され、前記第１のゲート電極の前記側面に接する第２の絶縁膜を形成する工程をさらに備え、
前記工程（ｃ）は、
（ｃ−１）前記工程（ｇ）と同一の工程によって実行され、前記第２のゲート電極の前記側面に接する第３の絶縁膜を形成する工程と、
（ｃ−２）前記第３の絶縁膜を挟んで前記第２のゲート電極の側面に第４の絶縁膜を形成する工程と
を有する、請求項８に記載の半導体装置の製造方法。
【請求項１０】
（ａ）基板を準備する工程と、
（ｂ）ゲート絶縁膜を挟んで所定方向に沿って延在するゲート電極を、前記基板の主面上に形成する工程と、
（ｃ）前記ゲート電極の側面に第１のサイドウォールを形成する工程と、
（ｄ）前記ゲート電極及び前記第１のサイドウォールを覆って、前記基板上に層間絶縁膜を形成する工程と、
（ｅ）前記ゲート電極のゲート長方向に関する寸法が前記ゲート電極の前記ゲート長よりも大きく、前記ゲート電極の上面に接触しつつ前記所定方向に延在するゲート配線を、前記層間絶縁膜内に形成する工程と
を備える半導体装置の製造方法。
【請求項１１】
（ｆ）前記工程（ｄ）よりも前に実行され、前記第１のサイドウォールを挟んで前記ゲート電極の前記側面に第２のサイドウォールを形成する工程をさらに備える、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｆ）においては、前記ゲート長方向に関する寸法が、前記ゲート長方向に関する前記第１のサイドウォールの寸法よりも大きい前記第２のサイドウォールが形成される、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
（ｓ）前記ゲート電極の下方におけるボディ領域を挟んで対を成すソース・ドレイン領域を、前記基板内に形成する工程と、
（ｔ）前記工程（ｅ）と同一の工程によって実行され、前記ソース・ドレイン領域に繋がり、前記ゲート長方向に関する寸法が、前記ゲート長方向に関する前記ゲート配線の寸法よりも大きいコンタクトプラグを、前記層間絶縁膜内に形成する工程と
をさらに備える、請求項１０〜請求項１２のいずれか一つに記載の半導体装置の製造方法。
【請求項１】
ディジタル回路が形成された第１領域と、アナログ回路又はＲＦ（Radio frequency）回路が形成された第２領域とを有する基板と、
前記第１領域に形成され、前記ディジタル回路を構成する第１の半導体素子と、
前記第２領域に形成され、前記アナログ回路又はＲＦ回路を構成する第２の半導体素子と
を備え、
前記第１の半導体素子は、
第１のゲート絶縁膜を挟んで前記基板の主面上に形成された第１のゲート電極と、
前記第１のゲート電極の下方において、前記基板内に形成された第１のボディ領域と、
前記基板内に形成され、前記第１のボディ領域を挟んで対を成す第１のソース・ドレイン領域と
を有し、
前記第２の半導体素子は、
第２のゲート絶縁膜を挟んで前記基板の前記主面上に形成された第２のゲート電極と、
前記第２のゲート電極の下方において、前記基板内に形成された第２のボディ領域と、
前記基板内に形成され、前記第２のボディ領域を挟んで対を成す第２のソース・ドレイン領域と
を有し、
前記第１のソース・ドレイン領域は、前記基板の前記主面内において、前記第１のゲート電極の下方に延びて形成された、対を成す第１のエクステンションを有し、
前記第２のソース・ドレイン領域は、前記基板の前記主面内において、前記第２のゲート電極の下方に延びて形成された、対を成す第２のエクステンションを有し、
平面視上前記第１のゲート電極と前記第１のエクステンションとが重なり合う程度は、平面視上前記第２のゲート電極と前記第２のエクステンションとが重なり合う程度よりも広いことを特徴とする半導体装置。
【請求項２】
前記第１の半導体素子は、前記第１のゲート電極の側面に形成された第１のサイドウォールをさらに有し、
前記第２の半導体素子は、
前記第２のゲート電極の側面に形成された第１の絶縁膜と、
前記第１の絶縁膜を挟んで前記第２のゲート電極の前記側面に形成された第２のサイドウォールと
をさらに有する、請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体素子は、前記第１のゲート電極の前記側面に接して、前記第１のゲート電極と前記第１のサイドウォールとの間に形成された第２の絶縁膜をさらに有し、
前記第１の絶縁膜は、
前記第２のゲート電極の前記側面に接して形成され、前記第２の絶縁膜と膜厚が等しい第３の絶縁膜と、
前記第３の絶縁膜と前記第２のサイドウォールとの間に形成された第４の絶縁膜と
を有する、請求項２に記載の半導体装置。
【請求項４】
基板と、
（ａ）ゲート絶縁膜を挟んで前記基板の主面上に形成され、所定方向に沿って延在するゲート電極、（ｂ）前記ゲート電極の側面に形成された第１のサイドウォール、（ｃ）前記ゲート電極の下方において、前記基板内に形成されたボディ領域、及び（ｄ）前記基板内に形成され、前記ボディ領域を挟んで対を成すソース・ドレイン領域を有する半導体素子と、
前記半導体素子を覆って前記基板上に形成された層間絶縁膜と、
前記ゲート電極の上面に接触しつつ前記所定方向に延在して前記層間絶縁膜内に形成され、前記ゲート電極のゲート長方向に関する寸法が前記ゲート電極の前記ゲート長よりも大きいゲート配線と
を備える半導体装置。
【請求項５】
前記第１のサイドウォールを挟んで前記ゲート電極の前記側面に形成された第２のサイドウォールをさらに備える、請求項４に記載の半導体装置。
【請求項６】
前記ゲート長方向に関する前記第２のサイドウォールの寸法は、前記ゲート長方向に関する前記第１のサイドウォールの寸法よりも大きい、請求項５に記載の半導体装置。
【請求項７】
前記ソース・ドレイン領域に繋がって前記層間絶縁膜内に形成されたコンタクトプラグをさらに備え、
前記ゲート長方向に関する前記ゲート配線の寸法は、前記ゲート長方向に関する前記コンタクトプラグの寸法よりも小さい、請求項４〜請求項６のいずれか一つに記載の半導体装置。
【請求項８】
（ａ）ディジタル回路が形成される第１領域と、アナログ回路又はＲＦ（Radio frequency）回路が形成される第２領域とを有する基板を準備する工程と、
（ｂ）前記第１領域における前記基板の主面上に、第１のゲート絶縁膜を挟んで第１のゲート電極を形成するとともに、前記第２領域における前記基板の前記主面上に、第２のゲート絶縁膜を挟んで第２のゲート電極を形成する工程と、
（ｃ）前記第２のゲート電極の側面に第１の絶縁膜を形成する工程と、
（ｄ）前記第１のゲート電極の側面に第１のサイドウォールを形成するとともに、前記第１の絶縁膜を挟んで前記第２のゲート電極の前記側面に第２のサイドウォールを形成する工程と、
（ｅ）前記工程（ｄ）よりも前に実行され、前記第１領域における前記基板の前記主面内に不純物を導入することにより、前記第１のゲート電極の下方に延びて対を成す第１のエクステンションを形成する工程と、
（ｆ）前記工程（ｃ）よりも後、前記工程（ｄ）よりも前に実行され、前記第２領域における前記基板の前記主面内に不純物を導入することにより、前記第２のゲート電極の下方に延びて対を成す第２のエクステンションを形成する工程と
を備える、半導体装置の製造方法。
【請求項９】
（ｇ）前記工程（ｅ）よりも前に実行され、前記第１のゲート電極の前記側面に接する第２の絶縁膜を形成する工程をさらに備え、
前記工程（ｃ）は、
（ｃ−１）前記工程（ｇ）と同一の工程によって実行され、前記第２のゲート電極の前記側面に接する第３の絶縁膜を形成する工程と、
（ｃ−２）前記第３の絶縁膜を挟んで前記第２のゲート電極の側面に第４の絶縁膜を形成する工程と
を有する、請求項８に記載の半導体装置の製造方法。
【請求項１０】
（ａ）基板を準備する工程と、
（ｂ）ゲート絶縁膜を挟んで所定方向に沿って延在するゲート電極を、前記基板の主面上に形成する工程と、
（ｃ）前記ゲート電極の側面に第１のサイドウォールを形成する工程と、
（ｄ）前記ゲート電極及び前記第１のサイドウォールを覆って、前記基板上に層間絶縁膜を形成する工程と、
（ｅ）前記ゲート電極のゲート長方向に関する寸法が前記ゲート電極の前記ゲート長よりも大きく、前記ゲート電極の上面に接触しつつ前記所定方向に延在するゲート配線を、前記層間絶縁膜内に形成する工程と
を備える半導体装置の製造方法。
【請求項１１】
（ｆ）前記工程（ｄ）よりも前に実行され、前記第１のサイドウォールを挟んで前記ゲート電極の前記側面に第２のサイドウォールを形成する工程をさらに備える、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｆ）においては、前記ゲート長方向に関する寸法が、前記ゲート長方向に関する前記第１のサイドウォールの寸法よりも大きい前記第２のサイドウォールが形成される、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
（ｓ）前記ゲート電極の下方におけるボディ領域を挟んで対を成すソース・ドレイン領域を、前記基板内に形成する工程と、
（ｔ）前記工程（ｅ）と同一の工程によって実行され、前記ソース・ドレイン領域に繋がり、前記ゲート長方向に関する寸法が、前記ゲート長方向に関する前記ゲート配線の寸法よりも大きいコンタクトプラグを、前記層間絶縁膜内に形成する工程と
をさらに備える、請求項１０〜請求項１２のいずれか一つに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【公開番号】特開２０１２−１７８５８２（Ｐ２０１２−１７８５８２Ａ）
【公開日】平成２４年９月１３日（２０１２．９．１３）
【国際特許分類】
【出願番号】特願２０１２−９６５１５（Ｐ２０１２−９６５１５）
【出願日】平成２４年４月２０日（２０１２．４．２０）
【分割の表示】特願２００１−２９９８６３（Ｐ２００１−２９９８６３）の分割
【原出願日】平成１３年９月２８日（２００１．９．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年９月１３日（２０１２．９．１３）
【国際特許分類】
【出願日】平成２４年４月２０日（２０１２．４．２０）
【分割の表示】特願２００１−２９９８６３（Ｐ２００１−２９９８６３）の分割
【原出願日】平成１３年９月２８日（２００１．９．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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