【課題】本発明は、半導体装置に負電流が流れた場合でも、回路素子を構成する深い半導体層の電位に対して、半導体基板の電位が低くなるのを抑制して寄生素子を作動させず、半導体装置の誤動作を防止する。
【解決手段】本発明は、ｎ型の半導体基板３と、半導体基板３の一面に形成し、接続する負荷に電力を供給する電力素子１と、ｎ型のソース・ドレイン領域を有するＭＯＳトランジスタ２ｃを少なくとも１つ含む回路素子２と、電力素子１および回路素子２に対し独立して配置したｐ型の半導体層４と、半導体基板３および半導体層４と接続する外部回路とを備えている。外部回路は、電源と、電源に一端を接続する抵抗素子と、抵抗素子の他端にアノード電極を接続し、カソード電極をＧＮＤ接地するダイオードとを有し、抵抗素子の他端に半導体層４を接続する。 （もっと読む）

【課題】ＩＧＢＴ終端部でのリカバリ破壊を防ぎ、ダイオードのスナップバックを抑制することができる半導体装置を提供する。
【解決手段】Ｎ−型のドリフト層３０の上に形成されたＰ型のチャネル層３１を含む半導体基板３２のうちチャネル層３１側の一面３３とは反対側の他面３４側に、Ｐ＋＋型のコレクタ層５３とＮ＋＋型のカソード層５４とが同じ階層に形成されている。そして、Ｐ＋＋型のコレクタ層５３がトレンチ３５の延設方向における表面ＩＧＢＴ専用領域１０および表面ダイオード専用領域２０の周辺部２５にそれぞれ設けられていることによりＮ＋＋型のカソード層５４は四角形状にレイアウトされている。また、Ｐ＋＋型のコレクタ層５３がエミッタ領域３９の終端部３９ａから距離ａを半径とする円形状に設けられていることにより当該四角形状の角部が窪んだ形状にレイアウトされている。 （もっと読む）

【課題】半導体集積回路装置において、Ｉ／Ｏセルの高さを低減すると同時に幅の増大を防ぐことでＩ／Ｏセルの占める領域の面積を削減すること。
【解決手段】レベルシフタ回路、Ｉ／Ｏロジック回路およびＩ／Ｏバッファ回路を含むＩ／Ｏセルがコア領域の周囲に配置された半導体集積回路装置であって、Ｉ／Ｏロジック回路が配置されたＩ／Ｏロジック領域、および、Ｉ／Ｏバッファ回路が配置されたＩ／Ｏバッファ領域は、Ｉ／Ｏセルに対するパッドが配置された領域と重なり合うとともに、コア領域の辺に平行な方向に互いに並んで配置されている。 （もっと読む）

【課題】チップ面積を増大させずにスナップバック現象を抑制することのできる、ＩＧＢＴと他の半導体素子とが一体化して配置された半導体装置を提供する。
【解決手段】ＩＧＢＴとドリフト層を有する他の半導体素子とを備えた半導体装置であって、ＩＧＢＴのドリフト層と他の半導体素子のドリフト層とが互いに接しており、ＩＧＢＴのエミッタ層と他の半導体素子のドリフト電界を発生させる電圧が印加される一方の極性層とが互いに導電的に接続されており、ＩＧＢＴのコレクタ層と他の半導体素子の他方の極性層とが互いに導電的に接続されており、ＩＧＢＴのドリフト層の他の半導体素子のドリフト層との境界から離れた領域に絶縁層を介して対向する領域をドリフト方向に沿って延伸し、Ｎチャネル型ＩＧＢＴではコレクタ側からエミッタ側に向けて電流が流され、Ｐチャネル型ＩＧＢＴではエミッタ側からコレクタ側に向けて電流が流される配線部が設けられている。 （もっと読む）

【課題】 寄生バイポーラの生成を抑制しつつ、開発遅延を効果的に防止できるＥＳＤ保護検証装置を提供する。
【解決手段】 回路図データを受け付ける回路図データ取得手段１１ａと、回路図データから外部端子を抽出する外部端子抽出手段１１ｂと、回路図データからＥＳＤ保護素子を抽出するＥＳＤ保護素子抽出手段１１ｃと、寄生バイポーラの発生する可能性のある２つの素子間の関係を規定した第１判定条件に基づき、第１判定条件を満たすＥＳＤ保護素子を対象素子として設定する第１判定手段１１ｄと、配置配線処理において、寄生バイポーラの発生しないように設定されたレイアウト条件を満たすように対象素子の配置処理を実行して、レイアウトデータを作成するレイアウト作成手段１１ｅと、レイアウトデータを出力するレイアウトデータ出力手段１１ｆと、を備える。 （もっと読む）

【課題】金属酸化物半導体（ＭＯＳ）出力回路とその形成方法の提供。
【解決手段】第一パッド６１と、ゲート、第一の供給電圧に電気的接続のソース、ドレインを含む基板で第一型の第一ＭＯＳトランジスタ６２と、ゲート、制御信号を受信する構成のソース、第一ＭＯＳトランジスタのゲートに電気的接続のドレイン、本体を含む基板で第一型と反対の第二型の第二ＭＯＳトランジスタ６５と、バイアス信号を受信する構成のゲート、第二供給電圧に電気的接続のドレイン、第二ＭＯＳトランジスタのソースに電気的接続のソース、第一参照電圧に電気的接続の本体を含む基板で第一型の第三ＭＯＳトランジスタ６６とを含み、第二ＭＯＳトランジスタの本体は第三ＭＯＳトランジスタのソースに電気的接続、一時的な信号イベントの第一パッド上の受信の場合、第二ＭＯＳトランジスタのドレインから第二供給電圧まで第二ＭＯＳトランジスタの本体を流れる電流を妨げる集積回路。 （もっと読む）

【課題】電源供給が遮断されるＩＯ領域が存在する場合でも、ランダムロジック領域内でのラッチアップの発生を防止するガードバンドセル及びガードバンドを提供すること。
【解決手段】本発明の一態様に係るガードバンドセル１１は、ＮウェルＮＷ１を有する。また、本発明の一態様に係るガードバンドセル１１は、ＮウェルＮＷ１の上に形成された、Ｎウェル層と同じ導電型であるＮ型ガードバンド拡散層ＮＧＢ１を有する。Ｎ型ガードバンド拡散層ＮＧＢ１は、十分な低抵抗の配線により、ランダムロジック領域２の電源電位と接続される。 （もっと読む）

【課題】大量の商業マイクロエレクトロニクスメーカーがアクセスし易い最先端の基礎設備を使用して、高性能且つ費用対効果に優れた耐放射線性集積回路（ＲＨＩＣｓ）を提供する。
【解決手段】様々な形式の放射線エネルギーによって引き起こされる有害な影響を減少し、又は排除するために、従来の設計及びプロセスを使用する一方で特殊構造を含んで半導体デバイスを作成する。このような半導体デバイスは本願で開示された１台以上の寄生的な分離デバイス、及び／又は、埋め込みガードリング構造を含む。これら新規な構造に対応する設計、及び／又は、工程ステップの導入には、従来のＣＭＯＳ製作工程との互換性がある。したがって、比較的低い費用で比較的簡単に実施することができる。 （もっと読む）

【課題】寄生バイポーラトランジスタのゲインを低下することにより、誤動作や動作特性の変動が少ない半導体装置及びその製造方法を得る。
【解決手段】シリコン層３の上面上には、シリコン酸化膜６が部分的に形成されている。シリコン酸化膜６上には、ポリシリコンから成るゲート電極７が部分的に形成されている。ゲート電極７の下方に存在する部分のシリコン酸化膜６は、ゲート絶縁膜として機能する。ゲート電極７の側面には、シリコン酸化膜８を挟んで、シリコン窒化膜９が形成されている。シリコン酸化膜８及びシリコン窒化膜９は、シリコン酸化膜６上に形成されている。ゲート長方向に関するシリコン酸化膜８の幅Ｗ１は、シリコン酸化膜６の膜厚Ｔ１よりも大きい。 （もっと読む）

【課題】同一基板上に混載された他の素子の誤動作を抑制できる半導体装置を提供する。
【解決手段】半導体装置は、ｐ形半導体層１２と、ｎ形のソース領域１３と、絶縁体２３と、ｎ形半導体領域２０と、ｎ形のドレイン領域１４と、ｐ形のチャネル領域１２ａと、ゲート絶縁膜１５と、ゲート電極１６と、ソース電極１８と、ドレイン電極１９と、電極２１とを備える。前記絶縁体は、前記ｐ形半導体層の表面から前記ｐ形半導体層の厚み方向に延びて形成されたトレンチｔ１内に設けられている。前記ｎ形半導体領域は、前記ドレイン領域と前記絶縁体との間の前記ｐ形半導体層の表面に設けられる。前記電極は、前記ｎ形半導体領域に接続される。 （もっと読む）

【課題】出力トランジスタの形成領域から他の素子の形成領域への電子の移動を抑制する効果が高く、素子の誤動作を抑制できる半導体装置を提供する。
【解決手段】半導体基板ＳＵＢと、１対の注入元素子ＤＲと、アクティブバリア構造ＡＢと、ｐ型接地領域ＰＧＤとを備える。半導体基板ＳＵＢは主表面を有し、かつ内部にｐ型領域を有する。１対の注入元素子ＤＲは、ｐ型領域上であって主表面に形成される。アクティブバリア構造ＡＢは、主表面において１対の注入元素子ＤＲに挟まれる領域に配置される。ｐ型接地領域ＰＧＤは、主表面において１対の注入元素子ＤＲに挟まれる領域を避けて１対の注入元素子ＤＲおよびアクティブバリア構造ＡＢよりも主表面の端部側に形成され、かつｐ型領域に電気的に接続された、接地電位を印加可能な領域である。ｐ型接地領域ＰＧＤは、１対の注入元素子ＤＲに挟まれる領域と隣り合う領域において分断されている。 （もっと読む）

【課題】工程が簡単で、よりラッチアップに強いＣＭＯＳ構造を得る。
【解決手段】１×１０^１８ｃｍ^−３から１×１０^１９ｃｍ^−３の高不純物濃度の半導体基板２を用い、ＣＭＯＳ構造のＰ型ウェル４とＮ型ウェル５の境界に設けられた溝分離部１３の先端部分がその高不純物濃度領域に達する（エピタキシャル層３を貫通して半導体基板２の領域に至る）ように深く形成することにより、従来のように溝分離部１３よりも更に深い領域（溝分離部１３の下側）を電子が通過することなく、従来のようにウェル領域内にＮ＋埋め込み層やＰ＋埋め込み層を基板深く埋め込む必要もなく、簡便な方法で、よりラッチアップに強いＣＭＯＳ構造を得ることができ、コスト性能の両方に優れた半導体装置１を得ることができる。 （もっと読む）

【課題】半導体基板に向かって流れ込む回生電流又は寄生バイポーラトランジスタのオン電流を、チップサイズを増大させることなく低減できるＬＤＭＯＳトランジスタの実現が課題となる。
【解決手段】Ｎ＋型ドレイン層１３等が形成されたＮ型エピタキシャル層５からなるＮ型層５ａを、Ｎ型エピタキシャル層５の表面からＮ＋型埋め込み層２まで延在するＰ型ドレイン分離層６で取り囲む。Ｐ型ドレイン分離層６とＰ型素子分離層３に囲まれたＮ型エピタキシャル層５からなるＮ型層５ｂにその表面から内部に延在するＰ型コレクタ層７を形成する。これにより第１導電型のドレイン分離層６をエミッタ、前記第２導電型の分離層５ｂをベース、前記コレクタ層７をコレクタとする寄生バイポーラトランジスタを形成しサージ電流を接地ラインに流す。 （もっと読む）

【課題】電源電圧以下の維持電圧Ｖｈでも良好なＥＳＤ保護を行う。
【解決手段】半導体集積回路のＥＳＤ保護回路１１は、電位端子とグランド電位間に、スナップバック動作を持つ第１のＥＳＤ保護素子１としてのｇｇＭＯＳトランジスタと、スナップバック動作を持つＥＳＤ保護素子１のスナップバック動作電圧Ｖｔ１に対して、低いブレークダウン電圧Ｖｒを持ち、かつ高い破壊電圧Ｖｔ２を持つ第２のＥＳＤ保護素子２としてのダイオードとが並列に接続されている。 （もっと読む）

【課題】従来技術と比較して占有面積が小さく、かつ基板電流が流れる経路の抵抗を低く抑え、寄生バイポーラトランジスタの動作を抑制することができる半導体集積回路及び半導体集積回路装置を提供する。
【解決手段】ｐ型半導体基板１０に形成されたドレイン領域Ｄ１、ソース領域Ｓ１、及びｐ型活性領域Ｂと、ドレイン領域Ｄ１とソース領域Ｓ１との間に形成されたゲート電極ＴＧ１と、ドレイン電極ＴＤ１と、ソース電極ＴＳ１と、基板電極ＴＢ１とを備えたＮＭＯＳトランジスタＭＮ１と、ソース領域Ｓ１とｐ型活性領域Ｂとの間に形成されたドレイン領域Ｄ２及びソース領域Ｓ２と、ｐ型活性領域Ｂと、ドレイン領域Ｄ２とソース領域Ｓ２との間に形成されたゲート電極ＴＧ２と、ドレイン電極ＴＤ２と、ソース電極ＴＳ２と、基板電極ＴＢ２とを備えたＮＭＯＳトランジスタＭＮ２とを備え、ＮＭＯＳトランジスタＭＮ２は、基板電極ＴＢ１とソース電極ＴＳ１との間に接続される。 （もっと読む）

【課題】小さいサイズでラッチアップの発生を防止できる半導体装置を提供する。
【解決手段】第１導電型の半導体基板１と、前記半導体基板内に形成された第１導電型の第１ウェル領域４と、前記半導体基板内に形成され、第１ウェル領域と隣り合う領域に配置された第２導電型のエピタキシャル領域２と、前記エピタキシャル領域内下方の領域に形成され、前記エピタキシャル領域よりも不純物濃度が高い第２導電型の埋め込み領域６と、第１ウェル領域と前記エピタキシャル領域及び前記埋め込み領域との境界に形成されたトレンチ８と、第１ウェル領域上に形成され、第２導電型のソース及びドレイン領域を有する第１半導体素子と、前記エピタキシャル領域上に形成され、第１導電型のソース及びドレイン領域を有する第２半導体素子と、を備える。 （もっと読む）

【課題】ＩＧＢＴ形成領域とその制御回路等形成領域とをＰＮ接合分離法で分離し、且つＩＧＢＴからの漏れ電流が発生せず、制御回路等のＣＭＯＳトランジスタがラッチアップ等することのない高品質の半導体装置を実現する。
【解決手段】Ｐ型半導体基板１上に多層からなるＮ型エピタキシャル層３等を形成する。該Ｎ型エピタキシャル層３等をＰ＋型分離層１３等によりＩＧＢＴ形成領域５０と制御回路等形成領域４０に分離する。該ＩＧＢＴ形成領域５０の最下層の前記Ｎ型エピタキシャル層３と前記Ｐ型半導体基板１の双方に延在するＮ＋型埋め込みガード層２を形成する。また該Ｎ＋型埋め込みガード層２の端部と接続し前記エピタキシャル層３等の表面まで延在するＮ＋型ガードリング９等を形成する。前記Ｎ＋型埋め込みガード層２と該Ｎ＋型ガードリング９等に囲まれた前記エピタキシャル層３等にＩＧＢＴを形成する。 （もっと読む）

【課題】消費電力を低減することができる電力用半導体装置を得る。
【解決手段】高耐圧ダイオードＤＢによりコンデンサＣＢを充電してハイサイド駆動回路１０ａの駆動電圧を得る電力用半導体装置において、高耐圧ダイオードＤＢは、Ｐ⁻型半導体基板１２と、Ｐ⁻型半導体基板１２の表面に設けられたＮ型カソード領域１４と、Ｎ型カソード領域１４内に設けられたＰ型アノード領域１６と、Ｐ型アノード領域１６内に設けられたＰ^＋型コンタクト領域２０及びＮ^＋型コンタクト領域２２と、Ｎ型カソード領域１４に接続されたカソード電極２４と、Ｐ^＋型コンタクト領域２０及びＮ^＋型コンタクト領域２２に接続されたアノード電極２６とを有する。 （もっと読む）

【課題】高耐圧の用途に適用可能な交流スイッチ（半導体リレー）を提供する。
【解決手段】交流スイッチ１は、ソース（Ｓ）同士を接続した第１化合物半導体ＭＯＳＦＥＴ１１および第２化合物半導体ＭＯＳＦＥＴ１２と、第１化合物半導体ＭＯＳＦＥＴ１１のドレイン（Ｄ）に接続された第１出力端子１３と、第２化合物半導体ＭＯＳＦＥＴ１２のドレイン（Ｄ）に接続された第２出力端子１４とを含む。交流スイッチ１は、オフ時の第１出力端子１３および第２出力端子１４の間の耐圧が４００Ｖ以上（より好ましくは６００Ｖ以上）であり、オン時の第１出力端子１３および第２出力端子１４の間の抵抗が２０ｍΩ以下（より好ましくは１０ｍΩ以下）である。 （もっと読む）

【課題】キャリアのライフタイム制御に関わらず、寄生バイポーラトランジスタの動作を抑制し、耐量を向上させることができる構造の半導体装置を提供する。
【解決手段】ダイオード構造が形成された領域において、ｎ^-型ドリフト層１の裏面側に、ｐ⁺型不純物領域２だけでなく部分的にｎ⁺型不純物領域３を形成する。これにより、ｐ⁺型不純物領域２の幅が狭くなり、その結果、ｐ⁺型不純物領域２のうちｎ⁺型不純物領域３との境界部から最も離れる場所までの距離が短くなる。したがって、ｎ^-型ドリフト層１の内部抵抗が小さくなることでバイアス電圧が小さくなり、寄生バイポーラトランジスタの動作を抑制することが可能となる。よって、キャリアのライフタイム制御に関わらず、寄生バイポーラトランジスタの動作を抑制し、耐量を向上させることが可能となる。 （もっと読む）