半導体装置及びその製造方法
【課題】小さいサイズでラッチアップの発生を防止できる半導体装置を提供する。
【解決手段】第１導電型の半導体基板１と、前記半導体基板内に形成された第１導電型の第１ウェル領域４と、前記半導体基板内に形成され、第１ウェル領域と隣り合う領域に配置された第２導電型のエピタキシャル領域２と、前記エピタキシャル領域内下方の領域に形成され、前記エピタキシャル領域よりも不純物濃度が高い第２導電型の埋め込み領域６と、第１ウェル領域と前記エピタキシャル領域及び前記埋め込み領域との境界に形成されたトレンチ８と、第１ウェル領域上に形成され、第２導電型のソース及びドレイン領域を有する第１半導体素子と、前記エピタキシャル領域上に形成され、第１導電型のソース及びドレイン領域を有する第２半導体素子と、を備える。
【解決手段】第１導電型の半導体基板１と、前記半導体基板内に形成された第１導電型の第１ウェル領域４と、前記半導体基板内に形成され、第１ウェル領域と隣り合う領域に配置された第２導電型のエピタキシャル領域２と、前記エピタキシャル領域内下方の領域に形成され、前記エピタキシャル領域よりも不純物濃度が高い第２導電型の埋め込み領域６と、第１ウェル領域と前記エピタキシャル領域及び前記埋め込み領域との境界に形成されたトレンチ８と、第１ウェル領域上に形成され、第２導電型のソース及びドレイン領域を有する第１半導体素子と、前記エピタキシャル領域上に形成され、第１導電型のソース及びドレイン領域を有する第２半導体素子と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に関し、特に、ＣＭＯＳ型トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ（相補型ＭＯＳ）型構造は、Ｎチャンネル型ＭＯＳトランジスタとＰチャンネル型ＭＯＳトランジスタとを同時に集積する構造であり、多くの半導体装置回路で用いられている。例えば、液晶ドライバーのような高耐圧が要求される回路にもこの構造が採用されている。
【０００３】
しかしながら、ＣＭＯＳ型構造は、隣接する領域間で寄生バイポーラトランジスタが形成され、このトランジスタの作用によりラッチアップ（ｌａｔｃｈ ｕｐ）が生じることが知られている。このため、ＣＭＯＳ型構造の半導体装置回路では、ＣＭＯＳ型構造のラッチアップを防止するレイアウト・構造が採用されている。
【０００４】
例えば、Ｎチャンネル型ＭＯＳトランジスタのウェル領域とＰチャンネル型ＭＯＳトランジスタのウェル領域との境界にウェルガードリングを備えた半導体装置が知られている。また、上記境界にディープトレンチが形成された半導体装置が知られている（例えば、特許文献１参照）。
以下に、図１３及び図１４を用いて、従来の半導体装置について説明する。図１３は、ウェルガードリングを備えた半導体装置を説明するための断面図である。図１４は、ディープトレンチが形成された半導体装置を説明するための断面図である。
【０００５】
図１３に示されるように、ウェルガードリングを備えた半導体装置は、Ｐ型半導体基板１０１上に形成され、ＰＭＯＳトランジスタ１５０（Ｐチャンネル型ＭＯＳトランジスタともいう。以下同じ。）が配置されるＮ型ウェル領域１０３と、同基板１０１上に形成され、ＮＭＯＳトランジスタ１５１（Ｎチャンネル型ＭＯＳトランジスタともいう。以下同じ。）が配置されるＰ型ウェル領域１０４とを備え、Ｎ型ウェル領域１０３とＰ型ウェル領域１０４との境界近傍に、ウェルガードリング１２０，１２１が形成されている。ウェルガードリング１２０，１２１は配線により電源ラインに接続され、ウェルガードリング１２０にはＶＤＤ電位が印加されている。また、ウェルガードリング１２１にはＧＮＤ電位（又はＶＳＳ電位）が印加されている。このウェルガードリングを備えた半導体装置では、ウェルガードリング１２０，１２１を上記電位に固定することにより、ラッチアップの発生を防止している。
【０００６】
また、図１４に示されるように、ディープトレンチが形成された半導体装置は、Ｐ型半導体基板１０１上に形成され、ＰＭＯＳトランジスタ１５０が配置されるＮ型ウェル領域１０３と、同基板１０１上に形成され、ＮＭＯＳトランジスタ１５１が配置されるＰ型ウェル領域１０４とを備え、Ｎ型ウェル領域１０３とＰ型ウェル領域１０４との境界に、これらウェル領域よりも深いディープトレンチ１３０が形成されている。このディープトレンチが形成された半導体装置では、Ｎ型ウェル領域１０３，Ｐ型半導体基板１０１及びＮＭＯＳソース／ドレイン領域１１３で構成される横型ＮＰＮバイポーラトランジスタ２００の電流増幅率ｈFEを小さくすることにより、ラッチアップの発生を防止している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２２７９２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記のウェルガードリングを備えた半導体装置は、ウェルガードリングを配置するための領域が必要となる。トランジスタの形成領域以外の領域を新たに設ける必要があるので、半導体装置のサイズが大きくなりやすい。このため、より小さいサイズでラッチアップの発生を防止できる半導体装置が望まれている。
例えば、高耐圧が要求される回路（液晶ドライバー等）では、近年、半導体装置回路と同様に高性能化・高機能化とともに、集積される半導体装置の数が飛躍的に増加し、半導体装置のサイズが大型化している。また、ラッチアップの防止レイアウトのほか、静電保護素子等の採用により半導体装置のサイズの大型化がしやすい。このため、高耐圧が要求される回路においても、ラッチアップの発生を防止するとともに、半導体装置のサイズを小さくすることが望まれている。
【０００９】
また、上記ディープトレンチが形成された半導体装置は、トランジスタの形成領域以外の領域を新たに設ける必要がないものの、ディープトレンチを設ける領域を大きくする必要があり、高耐圧が要求される回路を用途とする場合には、半導体装置のサイズがあまり小さくならない。すなわち、横型ＮＰＮバイポーラトランジスタ２００のベース領域の不純物濃度は、Ｐ型半導体基板１０１とＰ型ウェル領域１０４とで定まるので、上記ディープトレンチが形成された半導体装置は、高耐圧トランジスタ用途である場合には、これらの不純物濃度を高くできない。このため、ディープトレンチを設ける領域を大きくして、さらにベース領域の幅を広くする必要がある。従って、半導体装置のサイズがあまり小さくならない。
【００１０】
また、上記ディープトレンチが形成された半導体装置の場合、Ｐ型ウェル領域１０４，Ｎ型ウェル領域１０３及びＰＭＯＳソース／ドレイン領域１１２で構成される縦型ＰＮＰバイポーラトランジスタ３００の電流増幅率ｈFEに、ディープトレンチ１３０は何ら影響を与えない。このため、ウェルガードリングを設ける等の対策が必要となる。従って、半導体装置のサイズが大きくなりやすい。
以上のように、高耐圧が要求される回路を形成する場合でも、より小さいサイズでラッチアップの発生を防止できる半導体装置が望まれている。
【００１１】
この発明はこのような事情に鑑みてなされたものであり、より小さいサイズでラッチアップの発生を防止できる半導体装置を提供するものである。また、高耐圧を維持できる半導体装置を提供するものである。
【課題を解決するための手段】
【００１２】
この発明によれば、第１導電型の半導体基板と、前記半導体基板内に形成された第１導電型の第１ウェル領域と、前記半導体基板内に形成され、第１ウェル領域と隣り合う領域に配置された第２導電型のエピタキシャル領域と、前記エピタキシャル領域内下方の領域に形成され、前記エピタキシャル領域よりも不純物濃度が高い第２導電型の埋め込み領域と、第１ウェル領域と前記エピタキシャル領域及び前記埋め込み領域との境界に形成されたトレンチと、第１ウェル領域上に形成され、第２導電型のソース及びドレイン領域を有する第１半導体素子と、前記エピタキシャル領域上に形成され、第１導電型のソース及びドレイン領域を有する第２半導体素子と、を備え、前記半導体基板は、その不純物濃度が第１ウェル領域よりも高く、前記トレンチが、第１ウェル領域及び前記埋め込み領域よりも深く形成されることにより、第１及び第２半導体素子を電気的に分離し、かつ第１及び第２半導体素子のソース及びドレイン領域の寄生バイポーラトランジスタの電流増幅を小さくすることを特徴とする半導体装置が提供される。
【発明の効果】
【００１３】
この発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板内に形成された第１導電型の第１ウェル領域と、前記半導体基板内に形成され、第１ウェル領域と隣り合う領域に配置された第２導電型のエピタキシャル領域と、前記エピタキシャル領域内下方の領域に形成され、前記エピタキシャル領域よりも不純物濃度が高い第２導電型の埋め込み領域と、第１ウェル領域と前記エピタキシャル領域及び前記埋め込み領域との境界に形成されたトレンチとを備え、前記半導体基板は、第１ウェル領域よりも不純物濃度が高く、前記トレンチは、第１ウェル領域及び前記埋め込み領域よりも深く形成されているので、第１ウェル領域上に形成され、第２導電型であるソース及びドレイン領域と、第１ウェル領域及び前記半導体基板と、前記エピタキシャル領域及び前記埋め込み領域とで構成される横型バイポーラトランジスタのベース領域の不純物濃度を高くすることができる。このため、前記横型バイポーラトランジスタの電流増幅率ｈFEを低減できる。
【００１４】
また、前記エピタキシャル領域上に形成され、第１導電型であるソース及びドレイン領域と、前記エピタキシャル領域及び前記埋め込み領域と、前記半導体基板及び第１ウェル領域とで構成される構成される縦型バイポーラトランジスタのベース領域の不純物濃度も高くすることができる。このため、前記縦型バイポーラトランジスタの電流増幅率ｈFEも低減できる。
従って、この発明の半導体装置は、第２導電型のソース及びドレイン領域を第１ウェル領域上に形成し、第１導電型のソース及びドレイン領域を前記エピタキシャル領域上に形成した半導体装置において、寄生トランジスタである前記横型及び縦型のバイポーラトランジスタの電流増幅率ｈFEを小さくしてラッチアップの発生を防止できる。
【００１５】
また、この発明の半導体装置は、トランジスタの形成領域以外に新たな領域を設ける必要がなく、かつ、横型バイポーラトランジスタのみならず、縦型バイポーラトランジスタの電流増幅率ｈFEも低減できるので、より小さいサイズでラッチアップの発生を防止できる。
【図面の簡単な説明】
【００１６】
【図１】この発明の第１の実施形態に係る半導体装置の概念的な断面図である。
【図２】この発明の第１の実施形態に係る半導体装置のダイオードを説明するための回路図である。
【図３】この発明の第１の実施形態に係る半導体装置の製造工程図である。
【図４】この発明の第１の実施形態に係る半導体装置の製造工程図である。
【図５】この発明の第１の実施形態に係る半導体装置の製造工程図である。
【図６】この発明の第２の実施形態に係る半導体装置の概念的な断面図である。
【図７】この発明の第２の実施形態に係る半導体装置の製造工程図である。
【図８】この発明の第２の実施形態に係る半導体装置の製造工程図である。
【図９】この発明の第２の実施形態に係る半導体装置の製造工程図である。
【図１０】この発明の第２の実施形態に係る半導体装置の製造工程図である。
【図１１】この発明の第２の実施形態に係る半導体装置の製造工程図である。
【図１２】この発明の第２の実施形態に係る半導体装置の製造工程図である。
【図１３】この発明の背景技術に係るウェルガードリングを備えた半導体装置を説明するための断面図である。
【図１４】この発明の背景技術に係るディープトレンチが形成された半導体装置を説明するための断面図である。
【発明を実施するための形態】
【００１７】
この発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板内に形成された第１導電型の第１ウェル領域と、前記半導体基板内に形成され、第１ウェル領域と隣り合う領域に配置された第２導電型のエピタキシャル領域と、前記エピタキシャル領域内下方の領域に形成され、前記エピタキシャル領域よりも不純物濃度が高い第２導電型の埋め込み領域と、第１ウェル領域と前記エピタキシャル領域及び前記埋め込み領域との境界に形成されたトレンチと、第１ウェル領域上に形成され、第２導電型のソース及びドレイン領域を有する第１半導体素子と、前記エピタキシャル領域上に形成され、第１導電型のソース及びドレイン領域を有する第２半導体素子と、を備え、前記半導体基板は、その不純物濃度が第１ウェル領域よりも高く、前記トレンチが、第１ウェル領域及び前記埋め込み領域よりも深く形成されることにより、第１及び第２半導体素子を電気的に分離し、かつ第１及び第２半導体素子のソース及びドレイン領域の寄生バイポーラトランジスタの電流増幅を小さくすることを特徴とする。
【００１８】
ここで、第１の導電型とは、Ｎ型又はＰ型の導電型をいい，第２の導電型とは、第１の導電型と異なる導電型をいう。例えば、第１の導電型がＮ型の導電型の場合、第２の導電型はＰ型の導電型となり、第１の導電型がＰ型の導電型の場合、第２の導電型はＮ型の導電型となる。
例えば、前記半導体基板は、Ｎ型半導体基板であってもよいし、また、Ｐ型半導体基板であってもよい。
【００１９】
また、前記埋め込み領域は、前記エピタキシャル領域内下方の領域に形成されるが、前記埋め込み領域は、前記半導体基板内の、前記エピタキシャル領域下に形成されてもよい。すなわち、ここでいう前記埋め込み領域は、前記半導体基板内にエピタキシャル領域を形成後、このエピタキシャル領域の下部領域に形成されることにより、結果的に、前記半導体基板内の、前記エピタキシャル領域下に形成される形態を含む。
【００２０】
また、この発明の実施形態において、前記発明の構成に加え、前記半導体基板は、第１ウェル領域よりもその不純物濃度が３〜１０倍高いことが好ましい。また、より好ましくは、この不純物濃度が５〜１０倍高い。
この構成によれば、上記横型バイポーラトランジスタのベース領域となる半導体基板の不純物濃度が高いので、この横型バイポーラトランジスタの電流増幅率ｈFEを低減できる。
例えば、前記半導体基板は、その不純物濃度が５．０×１０16〜２．０×１０17／ｃｍ3であることが好ましく、第１ウェル領域は、その不純物濃度が２．０×１０16〜７．０×１０16／ｃｍ3であることが好ましい。
【００２１】
また、この発明の実施形態において、前記発明の構成に加え、前記埋め込み領域は、前記エピタキシャル領域よりもその不純物濃度が１００〜１０００倍高いことが好ましい。また、より好ましくは、この不純物濃度が３００〜６００倍高い。
この構成によれば、上記縦型バイポーラトランジスタのベース領域となる半導体基板の不純物濃度が高いので、この縦型バイポーラトランジスタの電流増幅率ｈFEを低減できる。
例えば、前記埋め込み領域は、その不純物濃度が１．０×１０18〜１．０×１０19／ｃｍ3であることが好ましく，前記エピタキシャル領域は、その不純物濃度が１．０×１０16〜１．０×１０17／ｃｍ3であることが好ましい。
【００２２】
また、この発明の実施形態において、前記半導体基板と前記エピタキシャル領域とがダイオードを形成し、第２半導体素子を保護してもよい。
この構成によれば、例えば、第２半導体素子のソース又はドレイン領域のいずれか一方若しくは第２コンタクト領域にサージ電圧が印加された場合に、内部素子である第２半導体素子を保護することができる。このため、新たに静電保護素子を設ける必要がなく、より小さいサイズで静電保護素子を備える半導体装置を提供できる。
すなわち、この構成を備える半導体装置は、過大電圧から半導体素子（回路を含む）を保護する素子（静電気保護素子やＥＳＤ（electro‐static discharge）素子）として機能する。なお、ここでいう過大電圧は、例えば、静電気や短絡電圧等の異常電圧が含まれる。
【００２３】
また、この発明の実施形態において、前記発明の構成に加え、第１ウェル領域内又は前記エピタキシャル領域内に、第１又は第２半導体素子を素子分離するシャロートレンチをさらに備えてもよい。
この構成によれば、第１ウェル領域内又は前記エピタキシャル領域内に形成された素子を絶縁分離できるので、隣接する領域で寄生バイポーラトランジスタが形成されにくい。このため、上記横型及び縦型のバイポーラトランジスタ以外の個所でラッチアップの発生が生じにくい半導体装置が提供される。
【００２４】
また、この発明の半導体装置の製造方法は、第１導電型の半導体基板上に第２導電型のエピタキシャル領域を形成する工程と、前記エピタキシャル領域内に前記エピタキシャル領域よりも深いトレンチを形成する工程と、前記エピタキシャル領域内の、前記トレンチに隣接する領域に、前記半導体基板よりも不純物濃度が低い第１導電型の第１ウェル領域を形成する工程と、前記エピタキシャル領域内下方の、前記トレンチに隣接しかつ第１ウェル領域と前記トレンチを挟む領域に、前記エピタキシャル領域よりも不純物濃度が高い第２導電型の埋め込み領域を形成する工程と、第１ウェル領域上に第２導電型のソース及びドレイン領域を形成する工程と、
前記エピタキシャル領域上に第１導電型のソース及びドレイン領域を形成する工程と、を備え、前記半導体基板は、前記第１ウェル領域を形成する工程で形成される第１ウェル領域よりもその不純物濃度が高いことを特徴とする。
【００２５】
この発明の構成によれば、上記横型及び縦型のバイポーラトランジスタの電流増幅率ｈFEを小さくしてラッチアップの発生を防止できる半導体装置の製造方法が提供される。また、より小さいサイズでラッチアップの発生を防止できる半導体装置の製造方法が提供される。
【００２６】
また、この発明の製造方法の実施形態において、前記半導体基板は、前記第１ウェル領域を形成する工程で形成される第１ウェル領域よりもその不純物濃度が３〜１０倍高くてもよい。
また、この発明の製造方法の実施形態において、前記埋め込み領域を形成する工程は、前記エピタキシャル領域を形成する工程で形成されたエピタキシャル領域よりも不純物濃度が１００〜１０００倍高い埋め込み領域を形成する工程であってもよい。
また、この発明の製造方法の実施形態において、前記製造方法の発明の構成に加え、第１ウェル領域内又は前記エピタキシャル領域内に、ソース及びドレイン領域とそれ以外の領域を素子分離するシャロートレンチを形成する工程をさらに備えてもよい。
【００２７】
以下、図面に示す実施形態を用いて、この発明を詳述する。
【００２８】
（第１の実施形態）
この発明の第１の実施形態に係る半導体装置について図１〜図５を参照して説明する。図１は、この実施形態に係る半導体装置を説明するための断面図である。
図２は、この実施形態に係る半導体装置のダイオードを説明するための回路図である。図３〜図５は、この実施形態に係る半導体装置の製造方法を説明するための製造工程図である。
図１に示すように、この実施形態に係る半導体装置は、Ｐ型半導体基板１と、Ｐ型半導体基板１の一部領域に形成されたＰ型ウェル領域４と、Ｐ型半導体基板１の他の部分領域に形成され、かつＰ型ウェル領域４と隣り合う領域に配置されたＮ型エピタキシャル層２と、Ｎ型エピタキシャル層２下に形成されたＮ型埋め込み層６とを備えている。
【００２９】
Ｐ型半導体基板１は、例えば、Ｐ型不純物の不純物濃度が１×１０17／ｃｍ3である。この濃度は、半導体装置の動作電圧に応じて選択する。例えば、２０Ｖである絶対最大定格を必要とする場合、不純物濃度を１×１０17／ｃｍ3とする。Ｐ型不純物には、例えば、ボロン（Ｂ）を用いればよい。
【００３０】
Ｐ型ウェル領域４は、Ｐ型半導体基板１の一部領域に形成され、例えば、Ｐ型不純物の不純物濃度が３×１０16／ｃｍ3である。ところで、この実施形態に係る半導体装置に横型のバイポーラトランジスタ２０が寄生する。この横型のバイポーラトランジスタ２０の電流増幅率ｈFEを小さくすることを考慮すると、不純物濃度が高いＰ型半導体基板１を用いることにより、横型のバイポーラトランジスタのベース濃度を上げる事が望ましい。このため、Ｐ型ウェル領域４とＰ型半導体基板１との不純物濃度の差が３倍以上であることが好ましい。
例えば、Ｐ型半導体基板１の不純物濃度が６．０×１０16〜２．０×１０17／ｃｍ3であることが好ましく、Ｐ型ウェル領域４の不純物濃度が２．０×１０16〜６．０×１０16／ｃｍ3であることが好ましい。
【００３１】
また、Ｐ型ウェル領域４は、Ｎ型エピタキシャル層２を形成した後に、形成されたＮ型エピタキシャル層２の一部領域にボロンを注入して形成するので、同様の方法で形成されるＮ型エピタキシャル層２及びＮ型埋め込み層６と、その層厚（領域の深さ）が同じである。この層厚、つまり、Ｐ型ウェル領域４の深さは、３．０μｍに形成されている。
【００３２】
Ｎ型エピタキシャル層２は、Ｐ型半導体基板１の他の部分領域に形成され、ディープトレンチ８を介してＰ型ウェル領域４と隣り合う領域に配置されている。Ｎ型エピタキシャル層２におけるＮ型不純物の不純物濃度は、例えば、１×１０16／ｃｍ3である。この不純物濃度は、好ましくは５．０×１０15〜５．０×１０16／ｃｍ3である。
【００３３】
また、Ｎ型エピタキシャル層２は、その層厚が３．０μｍで形成されている。
【００３４】
Ｎ型埋め込み層６は、Ｎ型エピタキシャル層２の下方に、Ｎ型エピタキシャル層２と領域を接して配置され、Ｎ型埋め込み層６は、Ｎ型エピタキシャル層よりも不純物濃度が高い。例えば、Ｎ型不純物の不純物濃度を１×１０19／ｃｍ3とする。 この不純物濃度は、好ましくは５．０×１０18〜２．０×１０19／ｃｍ3である。
ところで、この実施形態に係る半導体装置には、上記横型のバイポーラトランジスタ３０のほか、縦型のバイポーラトランジスタ３０が寄生する。この縦型のバイポーラトランジスタ３０の電流増幅率ｈFEを小さくすることを考慮すると、Ｎ型埋め込み層６とＮ型エピタキシャル層との不純物濃度の差が１００〜１０００倍であることが好ましく、３００〜６００倍であることがより好ましい。
【００３５】
また、Ｎ型埋め込み層６は、Ｐ型半導体基板１上にＮ型エピタキシャル層が形成された後、形成されたＮ型エピタキシャル層に不純物を注入して形成されるので、これと同様にして形成されるＰ型ウェル領域４（Ｐ型ウェル領域４も形成されたＮ型エピタキシャル層に不純物を注入して形成される）と領域の下側境界（下面）が同じ深さになっている。すなわち、Ｎ型埋め込み層６とＰ型半導体基板１との境界は、Ｐ型ウェル領域４とＰ型半導体基板１との境界と同じ深さに配置されている。この実施形態の場合、Ｐ型ウェル領域４の深さが３．０μｍであり、また、不純物が注入された後のＮ型エピタキシャル層２の層厚が２．０μｍであるので、Ｎ型埋め込み層６の層厚は１．０μｍである。
【００３６】
また、図１に示すように、この実施形態に係る半導体装置は、Ｐ型ウェル領域４とＮ型エピタキシャル層２及びＮ型埋め込み層６との境界にディープトレンチ８が形成されている。また、Ｎ型エピタキシャル層２にＰＭＯＳトランジスタが、Ｐ型ウェル領域４にＮＭＯＳトランジスタが、それぞれ形成されている。
【００３７】
ディープトレンチ８は、３〜６μｍの深さで形成されている。上記のように、Ｐ型ウェル領域４とＰ型半導体基板１との境界は、Ｐ型ウェル領域４とＰ型半導体基板１との境界と同じ深さであり、また、Ｐ型ウェル領域４の層厚と、Ｎ型エピタキシャル層２及びＮ型埋め込み層６の層厚は、同じである。このため、ディープトレンチ８の深さがＰ型ウェル領域４の層厚（又はＮ型エピタキシャル層２及びＮ型埋め込み層６の層厚）よりも大きい場合、ディープトレンチ８は、Ｐ型ウェル領域４及びＮ型埋め込み層６よりも深く形成される。この実施形態では、上記に記載したようにＰ型ウェル領域４の深さが３．０μｍであるので、このディープトレンチ８は、Ｐ型ウェル領域４及びＮ型埋め込み層６よりも深く形成されている。従って、この実施形態では、ＰＭＯＳトランジスタ領域５０とＮＭＯＳトランジスタ領域５１とが電気的に分離されている。
【００３８】
ＰＭＯＳトランジスタは、Ｎ型エピタキシャル層２のチャネル領域を挟むように配置されたＰＭＯＳソース／ドレイン電界緩和領域１２Ａと、このチャネル領域上にゲート酸化膜９を介して配置されたゲート電極１１とにより構成されている。また、ＰＭＯＳソース／ドレイン電界緩和領域１２Ａには、その表面側の領域内にＰＭＯＳ高濃度ソース／ドレイン領域１２Ｂが形成され、ＰＭＯＳ高濃度ソース／ドレイン領域１２Ｂは、コンタクトホール１６を介してメタル配線１７に接続されている。ＰＭＯＳトランジスタは高耐圧トランジスタであり、メタル配線１７からの入出力信号を受けるように構成されている。
【００３９】
ここで、ＰＭＯＳソース／ドレイン電界緩和領域１２ＡのＰ型不純物の不純物濃度は、４.０×１０16〜８．０×１０16／ｃｍ3である。
【００４０】
なお、ＰＭＯＳトランジスタは、その形成領域がシャロートレンチ７により素子分離されており、例えば、ＰＭＯＳソース／ドレイン電界緩和領域１２Ａと素子分離されたコンタクト領域１２Ｃが形成され、コンタクト領域１２Ｃは、シャロートレンチ７により素子分離されている。
【００４１】
ＮＭＯＳトランジスタは、ＰＭＯＳトランジスタと同様の構成であり、Ｐ型ウェル領域４のチャネル領域を挟むように配置されたＮＭＯＳソース／ドレイン電界緩和領域１３Ａと、このチャネル領域上にゲート酸化膜９を介して配置されたゲート電極１１とにより構成されている。また、ＮＭＯＳソース／ドレイン電界緩和領域１３Ａには、その表面側の領域内にＮＭＯＳ高濃度ソース／ドレイン領域１３Ｂが形成され、ＮＭＯＳ高濃度ソース／ドレイン領域１３Ｂはコンタクトホール１６を介してメタル配線１７に接続されている。ＮＭＯＳトランジスタも高耐圧トランジスタであり、メタル配線１７からの入出力信号を受けるように構成されている。
【００４２】
ここで、ＮＭＯＳソース／ドレイン電界緩和領域１３ＡのＮ型不純物の不純物濃度は、５．０×１０16〜１．０×１０17／ｃｍ3である。
【００４３】
また、ＮＭＯＳトランジスタも、その形成領域がシャロートレンチ７により素子分離されている。ＰＭＯＳトランジスタと同様に、コンタクト領域１３Ｃがシャロートレンチ７によりＮＭＯＳソース／ドレイン電界緩和領域１３Ａと素子分離されている。
【００４４】
これらＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、別々に動作する。ディープトレンチ８によりＰＭＯＳトランジスタ領域５０とＮＭＯＳトランジスタ領域５１とが電気的に分離されているので、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが互いに干渉することなく安定した動作をすることができることになる。
【００４５】
この実施形態に係る半導体装置は、以上のような構成を採用している。この実施形態に係る半導体装置は、Ｎ型エピタキシャル層の一部領域に不純物を注入することにより形成されたＰ型ウェル領域４を備えるので、ＮＭＯＳソース／ドレイン電界緩和領域１３Ａ及びＮＭＯＳ高濃度ソース／ドレイン領域１３Ｂで構成されるエミッタ領域と、Ｐ型ウェル領域４及びＰ型半導体基板１で構成されるベース領域と、Ｎ型エピタキシャル層２及びＮ型埋め込み層６とで構成されるコレクタ領域とからなる横型バイポーラトランジスタ２０において、ベース領域の不純物濃度を高くすることができる。このため、この横型バイポーラトランジスタ２０の電流増幅率ｈFEを低減できる。
【００４６】
また、この実施形態に係る半導体装置は、Ｎ型エピタキシャル層２とＮ型エピタキシャル層に不純物を注入することにより形成されたＮ型埋め込み層６とを備えるので、ＰＭＯＳソース／ドレイン電界緩和領域１２Ａ及びＰＭＯＳ高濃度ソース／ドレイン領域１２Ｂで構成されるエミッタ領域と、Ｎ型エピタキシャル層２及びＮ型埋め込み層６で構成されるベース領域と、Ｐ型半導体基板１（及びＰ型ウェル領域４）で構成されるコレクタ領域とからなる縦型バイポーラトランジスタ３０において、ベース領域の不純物濃度も高くすることができる。このため、この縦型バイポーラトランジスタ３０の電流増幅率ｈFEも低減できる。
【００４７】
（トランジスタの保護作用）
この実施形態に係る半導体装置におけるＰ型半導体基板１とＮ型エピタキシャル層２とは保護ダイオードを形成する。この保護ダイオードは、内部回路をサージから保護する。
【００４８】
図２に示すように、ＶＤＤ端子４００とＧＮＤ端子４０１との間に、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタで形成された内部回路１５５と、ダイオード１５６とが並列に接続されている。このダイオード１５６は、Ｐ型半導体基板１とＮ型エピタキシャル層２と構成されている。
この回路のＶＤＤ端子からサージ（例えば、電源から入力するノイズ）が加わると、サージは、ダイオード１５６を介してＧＮＤ端子４０１へその電流が流れる。
【００４９】
ここで、サージは、例えば、１〜２ＫＶの異常電圧であり、ＰＭＯＳ及びＮＭＯＳトランジスタの動作電圧は、２０Ｖである。ＰＭＯＳ及びＮＭＯＳトランジスタの実力耐圧を２５V程度に設定し、Ｎ型エピタキシャル層２とＰ型半導体基板１とで形成する寄生ダイオードの耐圧を、トランジスタの耐圧以下に設定する事で、トランジスタを保護できる。
【００５０】
（製造方法）
次に、この実施形態に係る半導体装置の製造方法について説明する。図３〜図５は、この第１の実施形態に係る半導体装置の製造工程図であり、図１と同様にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを製造する場合の製造工程図である。
【００５１】
まず、Ｐ型半導体基板１を用意する。例えば、不純物濃度が１×１０17／ｃｍ3であるＰ型シリコン基板を用意する。不純物は、ボロン（Ｂ）等であればよい。
【００５２】
次いで、図３（ａ）に示すように、Ｐ型半導体基板１上に、不純物濃度が１×１０16／ｃｍ3、その層厚が３μｍであるＮ型エピタキシャル層２を成長させる。例えば、ＣＶＤ法を用いる。
【００５３】
次いで、図３（ｂ）に示すように、周知の方法を用いて、Ｎ型エピタキシャル層２上にシャロートレンチ７を形成し、Ｎ型エピタキシャル層２及びＰ型半導体基板１上にディープトレンチ８を形成する。同一ウエル内で素子分離として機能させるため、シャロートレンチ７は、例えば２５０〜５００ｎｍの深さとなるように形成する。ウエル領域が形成されたときにウエル間の境界となる個所（図３（ｂ）のＰＭＯＳトランジスタが設けられる領域５０（以下、ＰＭＯＳトランジスタ領域５０という）とＮＭＯＳトランジスタが設けられる領域（以下、ＮＭＯＳトランジスタ領域５１という）との境界）に、ディープトレンチ８を形成する。ディープトレンチ８は、Ｎ型エピタキシャル層２を貫通し、Ｐ型半導体基板１に達するように、例えば、３．５μｍの深さで形成する。この実施形態では、シャロートレンチ７を形成した後、続いてディープトレンチ８を形成しているが、その逆であってもよい。
【００５４】
シャロートレンチ７及びディープトレンチ８は、公知のトレンチ形成方法（例えば、ＳＴＩ）で形成する。すなわち、窒化シリコン膜及び酸化シリコン膜のマスクを形成し、このマスクでトレンチエッチングを行う。次に、トレンチの内壁を酸化（シリコン酸化膜の形成）させ、ＣＶＤ法により酸化シリコンを堆積させてトレンチを埋め込む。そしてＣＭＰ法で、Ｐ型半導体基板１の酸化シリコンが堆積した面を平坦化する。これにより、シャロートレンチ７及びディープトレンチ８を形成できる。
【００５５】
次いで、図３（ｃ）に示すように、Ｐ型ウェル領域４をＮＭＯＳトランジスタ領域５１に形成する。フォトレジストをＰ型半導体基板１上に塗布し、周知のフォトリソグラフィ工程にて、ＮＭＯＳトランジスタ領域５１が開口されたパターンを上記フォトレジストに形成し、その後、開口部が形成されたフォトレジストをマスクとし、イオン注入法を用いてＰ型不純物をＮ型エピタキシャル層２に注入する。例えばＰ型不純物の不純物濃度が４×１０16／ｃｍ3となるように、ボロン （Ｂ）をＮ型エピタキシャル層２に注入する。そして、アニール等を行い、Ｐ型ウェル領域４をＮＭＯＳトランジスタ領域５１に形成する。
【００５６】
次いで、図４（ｄ）に示すように、ＰＭＯＳトランジスタ領域５０のＰ型半導体基板１とＮ型エピタキシャル層２との境界近傍にＮ型埋め込み層６を形成する。まず上記の図３（ｃ）と同様に周知のフォトリソグラフィ工程を用いて、ＰＭＯＳトランジスタ領域５０上の領域を開口するフォトレジストマスクを形成する。次に、イオン注入法を用いてこのフォトレジストマスク上からＮ型不純物を注入する。例えばリン（Ｐ）の濃度が１×１０19／ｃｍ3となるように、Ｐ型半導体基板１とＮ型エピタキシャル層２との境界近傍にリンを注入し、その後アニール等を行って、Ｎ型埋め込み層６をＰＭＯＳトランジスタ領域５０に形成する。
【００５７】
次いで、図４（ｅ）に示すように、ＰＭＯＳソース／ドレイン電界緩和領域１２Ａ及びＮＭＯＳソース／ドレイン電界緩和領域１３Ａを、ＰＭＯＳトランジスタ領域５０及びＮＭＯＳトランジスタ領域５１にそれぞれ形成する。周知のフォトリソグラフィ工程を用いて、ＰＭＯＳソース／ドレイン電界緩和領域１２Ａ上の領域を開口するフォトレジストマスクを形成する。そして、これをマスクとして、例えばボロン（Ｂ）をイオン注入する。また、同様に、周知のフォトリソグラフィ工程を用いて、ＮＭＯＳソース／ドレイン電界緩和領域１３Ａ上の領域を開口するフォトレジストマスクを形成し、これをマスクとして、例えばリン（Ｐ）をイオン注入する。これにより、ＰＭＯＳトランジスタ領域５０のＮ型エピタキシャル層２表面近傍にＰＭＯＳソース／ドレイン電界緩和領域１２Ａを形成し、またＮＭＯＳトランジスタ領域５１のＰ型ウェル領域４表面近傍にＮＭＯＳソース／ドレイン電界緩和領域１３Ａを形成する。
【００５８】
次いで、図４（ｆ）に示すように、所定のパターンのゲート酸化膜９及びゲート電極１１をＰＭＯＳトランジスタ領域５０及びＮＭＯＳトランジスタ領域５１に形成する。まずＮ型エピタキシャル層２表面及びＰ型ウェル領域４表面の全面に膜厚が３０〜４０ｎｍのゲート酸化膜９を成長させ、さらにその上面に膜厚が１５０〜２５０ｎｍのポリシリコンを形成する。次に、周知のフォトリソグラフィ工程を用いてゲート酸化膜９及びゲート電極１１をエッチングすることにより、所定のパターンのゲート酸化膜９及びゲート電極１１を形成する。ここで、ゲート酸化膜９及びゲート電極１１の所定のパターンは、ソース電界緩和領域とドレイン電界緩和領域とに挟まれる領域上にゲート酸化膜９及びゲート電極１１が配置されるパターンである。
【００５９】
なお、この実施形態では、ＰＭＯＳソース／ドレイン電界緩和領域１２Ａ及びＮＭＯＳソース／ドレイン電界緩和領域１３Ａを先に形成して、ゲート酸化膜９及びゲート電極１１を形成しているが、周知のＭＯＳトランジスタと同様に、先にゲート酸化膜９及びゲート電極１１を形成しその後、ＰＭＯＳソース／ドレイン電界緩和領域１２Ａ及びＮＭＯＳソース／ドレイン電界緩和領域１３Ａを形成してもよい。
【００６０】
次いで、図５（ｇ）に示すように、上記工程で形成されたゲート酸化膜９及びゲート電極１１の側面にサイドウォール１４を形成する。Ｎ型エピタキシャル層２表面及びＰ型ウェル領域４表面の全面にＣＶＤ法により酸化膜（例えばシリコン酸化膜）又は窒化膜（例えばシリコン窒化膜）を堆積させ、これをエッチバックすることにより、ゲート酸化膜９及びゲート電極１１の側面にサイドウォール１４を形成する。
【００６１】
次いで、図５（ｈ）に示すように、周知のＭＯＳトランジスタと同様にして、ゲート電極１１及びサイドウォール１４をマスクにイオン注入して高濃度ソース／ドレイン領域１２Ｂ及び１３Ｂ（コンタクト領域１２Ｃ及び１３Ｃを含む）を形成し、さらに、層間絶縁膜１５、コンタクトホール１６、メタル配線１７及びカバーガラス１８を形成する。
以上により、実施形態に係る半導体装置が完成する。
【００６２】
（第２の実施形態）
この発明の第２の実施形態に係る半導体装置について図６〜図１２を参照して説明する。図６は、第２の実施形態に係る半導体装置を説明するための断面図である。図７〜図１２は、第２の実施形態に係る半導体装置の製造方法を説明するための製造工程図である。
図６に示すように、第２の実施形態に係る半導体装置は、Ｐ型半導体基板１と、Ｐ型ウェル領域４と、Ｎ型エピタキシャル層２と、Ｎ型埋め込み層６と、ディープトレンチ８と、を備え、さらに、Ｎ型エピタキシャル層２に形成されたＰＭＯＳトランジスタと、Ｐ型ウェル領域４に形成されたＮＭＯＳトランジスタとを備えている点で、第１の実施形態に係る半導体装置と共通しているが、第２の実施形態に係る半導体装置は、さらに、シャロートレンチ７Ａを介して、Ｎ型ウェル領域３と、第２のＰ型ウェル領域５とを備え、これらウェル領域３，５に、ＰＭＯＳ低耐圧トランジスタ、ＮＭＯＳ低耐圧トランジスタが形成されている。
以下、第１の実施形態と異なる構成について説明する。
【００６３】
Ｎ型ウェル領域３は、Ｎ型エピタキシャル層２上にシャロートレンチ７Ａを介して、ＰＭＯＳトランジスタ領域５０及びＮＭＯＳトランジスタ領域５１に隣接して形成されている。また、Ｎ型ウェル領域３には、ＰＭＯＳ低耐圧トランジスタが形成されている。
【００６４】
ＰＭＯＳ低耐圧トランジスタは、Ｎ型ウェル領域３のチャネル領域を挟むように配置されたＰＭＯＳソース／ドレイン領域１２Ｄと、このチャネル領域上にゲート酸化膜１０を介して配置されたゲート電極１１とにより構成されている。
なお、ゲート酸化膜１０は、低耐圧トランジスタに適した層厚に設定され、Ｎ型ウェル領域３は、低耐圧トランジスタに用いられている周知の不純物濃度に設定されている。
【００６５】
第２のＰ型ウェル領域５は、Ｎ型ウェル領域３と同様に、Ｎ型エピタキシャル層２上に形成され、Ｎ型ウェル領域３と隣接する領域に配置されている。また、第２のＰ型ウェル領域５には、ＮＭＯＳ低耐圧トランジスタが形成されている。
【００６６】
ＮＭＯＳ低耐圧トランジスタは、第２のＰ型ウェル領域５のチャネル領域を挟むように配置されたＮＭＯＳソース／ドレイン領域１３Ｄと、このチャネル領域上にゲート酸化膜１０を介して配置されたゲート電極１１とにより構成されている。このＮＭＯＳ低耐圧トランジスタもＰＭＯＳ低耐圧トランジスタと同様に、ゲート酸化膜１０が、低耐圧トランジスタに適した層厚に設定され、Ｐ型ウェル領域５も、低耐圧トランジスタに用いられている周知の不純物濃度に設定されている。
【００６７】
また、図６に示すように、第２の実施形態に係る半導体装置は、Ｎ型ウェル領域３と第２のＰ型ウェル領域５との間に、さらにシャロートレンチ７Ｂを備えている。
このシャロートレンチ７Ｂによって、ＰＭＯＳ低耐圧トランジスタとＮＭＯＳ低耐圧トランジスタとが素子分離されている。
なお、シャロートレンチ７Ａとシャロートレンチ７Ｂは、ＳＴＩ法の構造と同じであり、周知のシャロートレンチである。
【００６８】
第２の実施形態に係る半導体装置は、以上の構成を採用している。このため、この実施形態に係る半導体装置は、Ｐ型半導体基板１上に高耐圧トランジスタと低耐圧トランジスタとを混載するとともに、第１の実施形態と同様に、寄生トランジスタである横型及び縦型バイポーラトランジスタ２０，３０の電流増幅率ｈFEを低減できる。
【００６９】
（製造方法）
次に、第２の実施形態に係る半導体装置の製造方法について説明する。図７〜１１は、第２の実施形態に係る半導体装置の製造工程図であり、高耐圧トランジスタと低耐圧トランジスタとを混載する半導体装置の製造工程図である。
【００７０】
まず、第１の実施形態と同様に不純物濃度が１×１０17／ｃｍ3であるＰ型半導体基板１を用意する。
【００７１】
次いで、図７（ａ）に示すように、Ｐ型半導体基板１上に、不純物濃度が４×１０16／ｃｍ3、その層厚が３μｍであるＮ型エピタキシャル層２を成長させる。この工程は、第１の実施形態で説明した図３（ａ）の工程と同様である。
【００７２】
次いで、図７（ｂ）に示すように、周知の方法を用いて、Ｎ型エピタキシャル層２上にシャロートレンチ７を形成し、Ｎ型エピタキシャル層２及びＰ型半導体基板１上にディープトレンチ８を形成する。この工程も、第１の実施形態と同様であるが、第２の実施形態では、高耐圧トランジスタ領域５０，５１と、低耐圧トランジスタが設けられる領域（以下、低耐圧トランジスタ領域という）との境界にシャロートレンチ７Ａを形成する。また、低耐圧トランジスタ領域内においても、ＰＭＯＳ低耐圧トランジスタが設けられる領域６０（以下、ＰＭＯＳ低耐圧トランジスタ領域６０という）とＮＭＯＳ低耐圧トランジスタが設けられる領域（以下、ＮＭＯＳ低耐圧トランジスタ領域６１という）との境界に、シャロートレンチ７Ｂを形成する。
【００７３】
次いで、図８（ｃ）に示すように、第１の実施形態と同様に、Ｐ型ウェル領域４をＮＭＯＳトランジスタ領域５１に形成する。この実施形態では、ＮＭＯＳ低耐圧トランジスタ領域６１にも、Ｐ型不純物をＮ型エピタキシャル層２に注入してＰ型ウェル領域４を形成する。この工程で用いるフォトレジストマスクに、ＮＭＯＳ低耐圧トランジスタ領域６１上の領域を開口する開口部を形成することでＮＭＯＳ低耐圧トランジスタ領域６１にもＰ型ウェル領域４を形成する。
【００７４】
次いで、図８（ｄ）に示すように、第２のＰ型ウェル領域５をＮＭＯＳ低耐圧トランジスタ領域６１に形成する。周知のフォトリソグラフィ工程を用いて、ＮＭＯＳ低耐圧トランジスタ領域６１上の領域を開口するフォトレジストマスクを形成し、このフォトレジストマスクを用いて、Ｐ型不純物をＮＭＯＳ低耐圧トランジスタ領域６１のＰ型ウェル領域４に注入する。この注入により低耐圧トランジスタ用のウェル領域が形成される。なお、Ｐ型不純物の注入は、周知のイオン注入法、アニールを用いる。
【００７５】
次いで、図９（ｅ）に示すように、ＰＭＯＳトランジスタ領域５０のＰ型半導体基板１とＮ型エピタキシャル層２との境界近傍にＮ型埋め込み層６を形成する。この工程は、第１の実施形態で説明した図４（ｄ）の工程と同様にして行う。第１の実施形態と同様に、Ｎ型埋め込み層６の不純物濃度は、１×１０19／ｃｍ3である。
【００７６】
次いで、図９（ｆ）に示すように、Ｎ型ウェル領域３をＰＭＯＳ低耐圧トランジスタ領域６０に形成する。周知のフォトリソグラフィ工程を用いて、ＰＭＯＳ低耐圧トランジスタ領域６０上の領域を開口するフォトレジストマスクを形成し、このマスクを用いて、Ｎ型不純物を注入する。Ｎ型不純物にはリンを用い、周知のイオン注入法、アニールで用いて形成する。
【００７７】
次いで、図１０（ｇ）に示すように、ＰＭＯＳソース／ドレイン電界緩和領域１２Ａ及びＮＭＯＳソース／ドレイン電界緩和領域１３Ａを、ＰＭＯＳトランジスタ領域５０及びＮＭＯＳトランジスタ領域５１にそれぞれ形成する。この工程は、第１の実施形態で説明した図４（ｅ）の工程と同様にして行う。
【００７８】
次いで、図１０（ｈ）に示すように、ゲート酸化膜９をＰＭＯＳトランジスタ領域５０及びＮＭＯＳトランジスタ領域５１上に形成する。まずＰＭＯＳソース／ドレイン電界緩和領域１２Ａ及びＮＭＯＳソース／ドレイン電界緩和領域１３Ａが形成されたＰ型半導体基板１上全面に、膜厚が３０〜４０ｎｍのゲート酸化膜９を成長させる。次に、周知のフォトリソグラフィ工程を用いてゲート酸化膜９をエッチングすることにより、ＰＭＯＳ低耐圧トランジスタ領域６０及びＮＭＯＳ低耐圧トランジスタ領域６１上のゲート酸化膜９を除去する。エッチングには、ＨＦ系薬液を用いる。これにより、ＰＭＯＳトランジスタ領域５０及びＮＭＯＳトランジスタ領域５１を覆うように配置されたゲート酸化膜９を形成する。
【００７９】
次いで、図１１（ｉ）に示すように、ゲート酸化膜１０をＰＭＯＳ低耐圧トランジスタ領域６０及びＮＭＯＳ低耐圧トランジスタ領域６１上に形成し、また、所定のパターンのゲート電極１１を形成する。まず、ゲート酸化膜９が形成されたＰ型半導体基板１上全面に、膜厚が５〜８ｎｍのゲート酸化膜１０を成長させる。次に、ゲート酸化膜１０が形成されたＰ型半導体基板１上の全面に、膜厚が１５０〜２５０ｎｍのポリシリコンを堆積させる。次に、周知のフォトリソグラフィ工程を用いてエッチングして、所定のパターンのゲート電極１１を形成する。
【００８０】
次いで、図１１（ｊ）に示すように、ゲート電極１１の側面にサイドウォール１４を形成する。ゲート電極１１が形成されたＰ型半導体基板１上の全面に、ＣＶＤ法により酸化膜（例えばシリコン酸化膜）又は窒化膜（例えばシリコン窒化膜）を堆積させ、これをエッチバックすることにより、ゲート電極１１の側面にサイドウォール１４を形成する。
【００８１】
次いで、図１２（ｋ）に示すように、周知のＭＯＳトランジスタと同様にして、ゲート電極１１及びサイドウォール１４をマスクにしてイオン注入を行い、高濃度ソース／ドレイン領域１２Ｂ及び１３Ｂ並びにソース／ドレイン領域１２Ｄ及び１３Ｄ（コンタクト領域１２Ｃ、１３Ｃ、１２Ｅ及び１３Ｅを含む）を形成し、さらに、層間絶縁膜１５、コンタクトホール１６、メタル配線１７及びカバーガラス１８を形成する。
以上により、第２の実施形態に係る半導体装置が完成する。
【００８２】
以上の実施形態で示した種々の特徴は、互いに組み合わせることができる。１つの実施形態中に複数の特徴が含まれている場合、そのうちの１又は複数個の特徴を適宜抜き出して、単独で又は組み合わせて、本発明に採用することができる。
例えば、第１〜第２の実施形態は、Ｐ型半導体基板を用いた形態で説明をしているが、Ｎ型半導体基板を用いて容易に形成できることは明らかである。このため、Ｐ型及びＮ型の導電型を入れ替えた構成も、この発明に採用できる。
【符号の説明】
【００８３】
１ Ｐ型半導体基板
２ Ｎ型エピタキシャル層
３ Ｎ型ウェル領域
４ Ｐ型ウェル領域
５ 第２のＰ型ウェル領域
６ Ｎ型埋め込み層
７ シャロートレンチ
８（ディープトレンチ）
９ ゲート酸化膜（ＧＡＴＥ ＯＸＩＤＥ）
１０ ゲート酸化膜
１１ ゲート電極（ＧＡＴＥ ＰＯＬＹ）
１２ ＰＭＯＳソース／ドレイン領域（ＰＭＯＳ Ｓ/Ｄ）
１２Ａ ＰＭＯＳソース／ドレイン電界緩和領域
１２Ｂ ＰＭＯＳ高濃度ソース／ドレイン領域
１２Ｃ コンタクト領域
１２Ｄ ＰＭＯＳソース／ドレイン領域
１２Ｅ コンタクト領域
１３ ＮＭＯＳソース／ドレイン領域（ＮＭＯＳ Ｓ/Ｄ）
１３Ａ ＮＭＯＳソース／ドレイン電界緩和領域
１３Ｂ ＮＭＯＳ高濃度ソース／ドレイン領域
１３Ｃ コンタクト領域
１３Ｄ ＮＭＯＳソース／ドレイン領域
１３Ｅ コンタクト領域
１４ サイドウォール
１５ 層間絶縁膜
１６ コンタクトホール
１７ メタル配線
１８ カバーガラス
２０ 横型バイポーラトランジスタ（寄生トランジスタ）
３０ 縦型バイポーラトランジスタ（寄生トランジスタ）
５０ ＰＭＯＳトランジスタ領域 （ＰＭＯＳ高耐圧トランジスタ）
５１ ＮＭＯＳトランジスタ領域 （ＮＭＯＳ高耐圧トランジスタ）
６０ ＰＭＯＳ低耐圧トランジスタ領域
６１ ＮＭＯＳ低耐圧トランジスタ領域
１０１ Ｐ型半導体基板
１０３ Ｎ型ウェル領域
１０４ Ｐ型ウェル領域
１０７ シャロートレンチ
１１２ ＰＭＯＳソース／ドレイン領域
１１３ ＮＭＯＳソース／ドレイン領域
１２０ １２１ ウェルガードリング
１３０ ディープトレンチ
１５０ ＰＭＯＳ トランジスタ
１５１ ＮＭＯＳ トランジスタ
１５５ 内部回路
１５６ ダイオード
２００ 横型ＮＰＮバイポーラトランジスタ
３００ 縦型ＮＰＮバイポーラトランジスタ
４００ ＶＤＤ端子
４０１ ＧＮＤ端子
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に関し、特に、ＣＭＯＳ型トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ（相補型ＭＯＳ）型構造は、Ｎチャンネル型ＭＯＳトランジスタとＰチャンネル型ＭＯＳトランジスタとを同時に集積する構造であり、多くの半導体装置回路で用いられている。例えば、液晶ドライバーのような高耐圧が要求される回路にもこの構造が採用されている。
【０００３】
しかしながら、ＣＭＯＳ型構造は、隣接する領域間で寄生バイポーラトランジスタが形成され、このトランジスタの作用によりラッチアップ（ｌａｔｃｈ ｕｐ）が生じることが知られている。このため、ＣＭＯＳ型構造の半導体装置回路では、ＣＭＯＳ型構造のラッチアップを防止するレイアウト・構造が採用されている。
【０００４】
例えば、Ｎチャンネル型ＭＯＳトランジスタのウェル領域とＰチャンネル型ＭＯＳトランジスタのウェル領域との境界にウェルガードリングを備えた半導体装置が知られている。また、上記境界にディープトレンチが形成された半導体装置が知られている（例えば、特許文献１参照）。
以下に、図１３及び図１４を用いて、従来の半導体装置について説明する。図１３は、ウェルガードリングを備えた半導体装置を説明するための断面図である。図１４は、ディープトレンチが形成された半導体装置を説明するための断面図である。
【０００５】
図１３に示されるように、ウェルガードリングを備えた半導体装置は、Ｐ型半導体基板１０１上に形成され、ＰＭＯＳトランジスタ１５０（Ｐチャンネル型ＭＯＳトランジスタともいう。以下同じ。）が配置されるＮ型ウェル領域１０３と、同基板１０１上に形成され、ＮＭＯＳトランジスタ１５１（Ｎチャンネル型ＭＯＳトランジスタともいう。以下同じ。）が配置されるＰ型ウェル領域１０４とを備え、Ｎ型ウェル領域１０３とＰ型ウェル領域１０４との境界近傍に、ウェルガードリング１２０，１２１が形成されている。ウェルガードリング１２０，１２１は配線により電源ラインに接続され、ウェルガードリング１２０にはＶＤＤ電位が印加されている。また、ウェルガードリング１２１にはＧＮＤ電位（又はＶＳＳ電位）が印加されている。このウェルガードリングを備えた半導体装置では、ウェルガードリング１２０，１２１を上記電位に固定することにより、ラッチアップの発生を防止している。
【０００６】
また、図１４に示されるように、ディープトレンチが形成された半導体装置は、Ｐ型半導体基板１０１上に形成され、ＰＭＯＳトランジスタ１５０が配置されるＮ型ウェル領域１０３と、同基板１０１上に形成され、ＮＭＯＳトランジスタ１５１が配置されるＰ型ウェル領域１０４とを備え、Ｎ型ウェル領域１０３とＰ型ウェル領域１０４との境界に、これらウェル領域よりも深いディープトレンチ１３０が形成されている。このディープトレンチが形成された半導体装置では、Ｎ型ウェル領域１０３，Ｐ型半導体基板１０１及びＮＭＯＳソース／ドレイン領域１１３で構成される横型ＮＰＮバイポーラトランジスタ２００の電流増幅率ｈFEを小さくすることにより、ラッチアップの発生を防止している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２２７９２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記のウェルガードリングを備えた半導体装置は、ウェルガードリングを配置するための領域が必要となる。トランジスタの形成領域以外の領域を新たに設ける必要があるので、半導体装置のサイズが大きくなりやすい。このため、より小さいサイズでラッチアップの発生を防止できる半導体装置が望まれている。
例えば、高耐圧が要求される回路（液晶ドライバー等）では、近年、半導体装置回路と同様に高性能化・高機能化とともに、集積される半導体装置の数が飛躍的に増加し、半導体装置のサイズが大型化している。また、ラッチアップの防止レイアウトのほか、静電保護素子等の採用により半導体装置のサイズの大型化がしやすい。このため、高耐圧が要求される回路においても、ラッチアップの発生を防止するとともに、半導体装置のサイズを小さくすることが望まれている。
【０００９】
また、上記ディープトレンチが形成された半導体装置は、トランジスタの形成領域以外の領域を新たに設ける必要がないものの、ディープトレンチを設ける領域を大きくする必要があり、高耐圧が要求される回路を用途とする場合には、半導体装置のサイズがあまり小さくならない。すなわち、横型ＮＰＮバイポーラトランジスタ２００のベース領域の不純物濃度は、Ｐ型半導体基板１０１とＰ型ウェル領域１０４とで定まるので、上記ディープトレンチが形成された半導体装置は、高耐圧トランジスタ用途である場合には、これらの不純物濃度を高くできない。このため、ディープトレンチを設ける領域を大きくして、さらにベース領域の幅を広くする必要がある。従って、半導体装置のサイズがあまり小さくならない。
【００１０】
また、上記ディープトレンチが形成された半導体装置の場合、Ｐ型ウェル領域１０４，Ｎ型ウェル領域１０３及びＰＭＯＳソース／ドレイン領域１１２で構成される縦型ＰＮＰバイポーラトランジスタ３００の電流増幅率ｈFEに、ディープトレンチ１３０は何ら影響を与えない。このため、ウェルガードリングを設ける等の対策が必要となる。従って、半導体装置のサイズが大きくなりやすい。
以上のように、高耐圧が要求される回路を形成する場合でも、より小さいサイズでラッチアップの発生を防止できる半導体装置が望まれている。
【００１１】
この発明はこのような事情に鑑みてなされたものであり、より小さいサイズでラッチアップの発生を防止できる半導体装置を提供するものである。また、高耐圧を維持できる半導体装置を提供するものである。
【課題を解決するための手段】
【００１２】
この発明によれば、第１導電型の半導体基板と、前記半導体基板内に形成された第１導電型の第１ウェル領域と、前記半導体基板内に形成され、第１ウェル領域と隣り合う領域に配置された第２導電型のエピタキシャル領域と、前記エピタキシャル領域内下方の領域に形成され、前記エピタキシャル領域よりも不純物濃度が高い第２導電型の埋め込み領域と、第１ウェル領域と前記エピタキシャル領域及び前記埋め込み領域との境界に形成されたトレンチと、第１ウェル領域上に形成され、第２導電型のソース及びドレイン領域を有する第１半導体素子と、前記エピタキシャル領域上に形成され、第１導電型のソース及びドレイン領域を有する第２半導体素子と、を備え、前記半導体基板は、その不純物濃度が第１ウェル領域よりも高く、前記トレンチが、第１ウェル領域及び前記埋め込み領域よりも深く形成されることにより、第１及び第２半導体素子を電気的に分離し、かつ第１及び第２半導体素子のソース及びドレイン領域の寄生バイポーラトランジスタの電流増幅を小さくすることを特徴とする半導体装置が提供される。
【発明の効果】
【００１３】
この発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板内に形成された第１導電型の第１ウェル領域と、前記半導体基板内に形成され、第１ウェル領域と隣り合う領域に配置された第２導電型のエピタキシャル領域と、前記エピタキシャル領域内下方の領域に形成され、前記エピタキシャル領域よりも不純物濃度が高い第２導電型の埋め込み領域と、第１ウェル領域と前記エピタキシャル領域及び前記埋め込み領域との境界に形成されたトレンチとを備え、前記半導体基板は、第１ウェル領域よりも不純物濃度が高く、前記トレンチは、第１ウェル領域及び前記埋め込み領域よりも深く形成されているので、第１ウェル領域上に形成され、第２導電型であるソース及びドレイン領域と、第１ウェル領域及び前記半導体基板と、前記エピタキシャル領域及び前記埋め込み領域とで構成される横型バイポーラトランジスタのベース領域の不純物濃度を高くすることができる。このため、前記横型バイポーラトランジスタの電流増幅率ｈFEを低減できる。
【００１４】
また、前記エピタキシャル領域上に形成され、第１導電型であるソース及びドレイン領域と、前記エピタキシャル領域及び前記埋め込み領域と、前記半導体基板及び第１ウェル領域とで構成される構成される縦型バイポーラトランジスタのベース領域の不純物濃度も高くすることができる。このため、前記縦型バイポーラトランジスタの電流増幅率ｈFEも低減できる。
従って、この発明の半導体装置は、第２導電型のソース及びドレイン領域を第１ウェル領域上に形成し、第１導電型のソース及びドレイン領域を前記エピタキシャル領域上に形成した半導体装置において、寄生トランジスタである前記横型及び縦型のバイポーラトランジスタの電流増幅率ｈFEを小さくしてラッチアップの発生を防止できる。
【００１５】
また、この発明の半導体装置は、トランジスタの形成領域以外に新たな領域を設ける必要がなく、かつ、横型バイポーラトランジスタのみならず、縦型バイポーラトランジスタの電流増幅率ｈFEも低減できるので、より小さいサイズでラッチアップの発生を防止できる。
【図面の簡単な説明】
【００１６】
【図１】この発明の第１の実施形態に係る半導体装置の概念的な断面図である。
【図２】この発明の第１の実施形態に係る半導体装置のダイオードを説明するための回路図である。
【図３】この発明の第１の実施形態に係る半導体装置の製造工程図である。
【図４】この発明の第１の実施形態に係る半導体装置の製造工程図である。
【図５】この発明の第１の実施形態に係る半導体装置の製造工程図である。
【図６】この発明の第２の実施形態に係る半導体装置の概念的な断面図である。
【図７】この発明の第２の実施形態に係る半導体装置の製造工程図である。
【図８】この発明の第２の実施形態に係る半導体装置の製造工程図である。
【図９】この発明の第２の実施形態に係る半導体装置の製造工程図である。
【図１０】この発明の第２の実施形態に係る半導体装置の製造工程図である。
【図１１】この発明の第２の実施形態に係る半導体装置の製造工程図である。
【図１２】この発明の第２の実施形態に係る半導体装置の製造工程図である。
【図１３】この発明の背景技術に係るウェルガードリングを備えた半導体装置を説明するための断面図である。
【図１４】この発明の背景技術に係るディープトレンチが形成された半導体装置を説明するための断面図である。
【発明を実施するための形態】
【００１７】
この発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板内に形成された第１導電型の第１ウェル領域と、前記半導体基板内に形成され、第１ウェル領域と隣り合う領域に配置された第２導電型のエピタキシャル領域と、前記エピタキシャル領域内下方の領域に形成され、前記エピタキシャル領域よりも不純物濃度が高い第２導電型の埋め込み領域と、第１ウェル領域と前記エピタキシャル領域及び前記埋め込み領域との境界に形成されたトレンチと、第１ウェル領域上に形成され、第２導電型のソース及びドレイン領域を有する第１半導体素子と、前記エピタキシャル領域上に形成され、第１導電型のソース及びドレイン領域を有する第２半導体素子と、を備え、前記半導体基板は、その不純物濃度が第１ウェル領域よりも高く、前記トレンチが、第１ウェル領域及び前記埋め込み領域よりも深く形成されることにより、第１及び第２半導体素子を電気的に分離し、かつ第１及び第２半導体素子のソース及びドレイン領域の寄生バイポーラトランジスタの電流増幅を小さくすることを特徴とする。
【００１８】
ここで、第１の導電型とは、Ｎ型又はＰ型の導電型をいい，第２の導電型とは、第１の導電型と異なる導電型をいう。例えば、第１の導電型がＮ型の導電型の場合、第２の導電型はＰ型の導電型となり、第１の導電型がＰ型の導電型の場合、第２の導電型はＮ型の導電型となる。
例えば、前記半導体基板は、Ｎ型半導体基板であってもよいし、また、Ｐ型半導体基板であってもよい。
【００１９】
また、前記埋め込み領域は、前記エピタキシャル領域内下方の領域に形成されるが、前記埋め込み領域は、前記半導体基板内の、前記エピタキシャル領域下に形成されてもよい。すなわち、ここでいう前記埋め込み領域は、前記半導体基板内にエピタキシャル領域を形成後、このエピタキシャル領域の下部領域に形成されることにより、結果的に、前記半導体基板内の、前記エピタキシャル領域下に形成される形態を含む。
【００２０】
また、この発明の実施形態において、前記発明の構成に加え、前記半導体基板は、第１ウェル領域よりもその不純物濃度が３〜１０倍高いことが好ましい。また、より好ましくは、この不純物濃度が５〜１０倍高い。
この構成によれば、上記横型バイポーラトランジスタのベース領域となる半導体基板の不純物濃度が高いので、この横型バイポーラトランジスタの電流増幅率ｈFEを低減できる。
例えば、前記半導体基板は、その不純物濃度が５．０×１０16〜２．０×１０17／ｃｍ3であることが好ましく、第１ウェル領域は、その不純物濃度が２．０×１０16〜７．０×１０16／ｃｍ3であることが好ましい。
【００２１】
また、この発明の実施形態において、前記発明の構成に加え、前記埋め込み領域は、前記エピタキシャル領域よりもその不純物濃度が１００〜１０００倍高いことが好ましい。また、より好ましくは、この不純物濃度が３００〜６００倍高い。
この構成によれば、上記縦型バイポーラトランジスタのベース領域となる半導体基板の不純物濃度が高いので、この縦型バイポーラトランジスタの電流増幅率ｈFEを低減できる。
例えば、前記埋め込み領域は、その不純物濃度が１．０×１０18〜１．０×１０19／ｃｍ3であることが好ましく，前記エピタキシャル領域は、その不純物濃度が１．０×１０16〜１．０×１０17／ｃｍ3であることが好ましい。
【００２２】
また、この発明の実施形態において、前記半導体基板と前記エピタキシャル領域とがダイオードを形成し、第２半導体素子を保護してもよい。
この構成によれば、例えば、第２半導体素子のソース又はドレイン領域のいずれか一方若しくは第２コンタクト領域にサージ電圧が印加された場合に、内部素子である第２半導体素子を保護することができる。このため、新たに静電保護素子を設ける必要がなく、より小さいサイズで静電保護素子を備える半導体装置を提供できる。
すなわち、この構成を備える半導体装置は、過大電圧から半導体素子（回路を含む）を保護する素子（静電気保護素子やＥＳＤ（electro‐static discharge）素子）として機能する。なお、ここでいう過大電圧は、例えば、静電気や短絡電圧等の異常電圧が含まれる。
【００２３】
また、この発明の実施形態において、前記発明の構成に加え、第１ウェル領域内又は前記エピタキシャル領域内に、第１又は第２半導体素子を素子分離するシャロートレンチをさらに備えてもよい。
この構成によれば、第１ウェル領域内又は前記エピタキシャル領域内に形成された素子を絶縁分離できるので、隣接する領域で寄生バイポーラトランジスタが形成されにくい。このため、上記横型及び縦型のバイポーラトランジスタ以外の個所でラッチアップの発生が生じにくい半導体装置が提供される。
【００２４】
また、この発明の半導体装置の製造方法は、第１導電型の半導体基板上に第２導電型のエピタキシャル領域を形成する工程と、前記エピタキシャル領域内に前記エピタキシャル領域よりも深いトレンチを形成する工程と、前記エピタキシャル領域内の、前記トレンチに隣接する領域に、前記半導体基板よりも不純物濃度が低い第１導電型の第１ウェル領域を形成する工程と、前記エピタキシャル領域内下方の、前記トレンチに隣接しかつ第１ウェル領域と前記トレンチを挟む領域に、前記エピタキシャル領域よりも不純物濃度が高い第２導電型の埋め込み領域を形成する工程と、第１ウェル領域上に第２導電型のソース及びドレイン領域を形成する工程と、
前記エピタキシャル領域上に第１導電型のソース及びドレイン領域を形成する工程と、を備え、前記半導体基板は、前記第１ウェル領域を形成する工程で形成される第１ウェル領域よりもその不純物濃度が高いことを特徴とする。
【００２５】
この発明の構成によれば、上記横型及び縦型のバイポーラトランジスタの電流増幅率ｈFEを小さくしてラッチアップの発生を防止できる半導体装置の製造方法が提供される。また、より小さいサイズでラッチアップの発生を防止できる半導体装置の製造方法が提供される。
【００２６】
また、この発明の製造方法の実施形態において、前記半導体基板は、前記第１ウェル領域を形成する工程で形成される第１ウェル領域よりもその不純物濃度が３〜１０倍高くてもよい。
また、この発明の製造方法の実施形態において、前記埋め込み領域を形成する工程は、前記エピタキシャル領域を形成する工程で形成されたエピタキシャル領域よりも不純物濃度が１００〜１０００倍高い埋め込み領域を形成する工程であってもよい。
また、この発明の製造方法の実施形態において、前記製造方法の発明の構成に加え、第１ウェル領域内又は前記エピタキシャル領域内に、ソース及びドレイン領域とそれ以外の領域を素子分離するシャロートレンチを形成する工程をさらに備えてもよい。
【００２７】
以下、図面に示す実施形態を用いて、この発明を詳述する。
【００２８】
（第１の実施形態）
この発明の第１の実施形態に係る半導体装置について図１〜図５を参照して説明する。図１は、この実施形態に係る半導体装置を説明するための断面図である。
図２は、この実施形態に係る半導体装置のダイオードを説明するための回路図である。図３〜図５は、この実施形態に係る半導体装置の製造方法を説明するための製造工程図である。
図１に示すように、この実施形態に係る半導体装置は、Ｐ型半導体基板１と、Ｐ型半導体基板１の一部領域に形成されたＰ型ウェル領域４と、Ｐ型半導体基板１の他の部分領域に形成され、かつＰ型ウェル領域４と隣り合う領域に配置されたＮ型エピタキシャル層２と、Ｎ型エピタキシャル層２下に形成されたＮ型埋め込み層６とを備えている。
【００２９】
Ｐ型半導体基板１は、例えば、Ｐ型不純物の不純物濃度が１×１０17／ｃｍ3である。この濃度は、半導体装置の動作電圧に応じて選択する。例えば、２０Ｖである絶対最大定格を必要とする場合、不純物濃度を１×１０17／ｃｍ3とする。Ｐ型不純物には、例えば、ボロン（Ｂ）を用いればよい。
【００３０】
Ｐ型ウェル領域４は、Ｐ型半導体基板１の一部領域に形成され、例えば、Ｐ型不純物の不純物濃度が３×１０16／ｃｍ3である。ところで、この実施形態に係る半導体装置に横型のバイポーラトランジスタ２０が寄生する。この横型のバイポーラトランジスタ２０の電流増幅率ｈFEを小さくすることを考慮すると、不純物濃度が高いＰ型半導体基板１を用いることにより、横型のバイポーラトランジスタのベース濃度を上げる事が望ましい。このため、Ｐ型ウェル領域４とＰ型半導体基板１との不純物濃度の差が３倍以上であることが好ましい。
例えば、Ｐ型半導体基板１の不純物濃度が６．０×１０16〜２．０×１０17／ｃｍ3であることが好ましく、Ｐ型ウェル領域４の不純物濃度が２．０×１０16〜６．０×１０16／ｃｍ3であることが好ましい。
【００３１】
また、Ｐ型ウェル領域４は、Ｎ型エピタキシャル層２を形成した後に、形成されたＮ型エピタキシャル層２の一部領域にボロンを注入して形成するので、同様の方法で形成されるＮ型エピタキシャル層２及びＮ型埋め込み層６と、その層厚（領域の深さ）が同じである。この層厚、つまり、Ｐ型ウェル領域４の深さは、３．０μｍに形成されている。
【００３２】
Ｎ型エピタキシャル層２は、Ｐ型半導体基板１の他の部分領域に形成され、ディープトレンチ８を介してＰ型ウェル領域４と隣り合う領域に配置されている。Ｎ型エピタキシャル層２におけるＮ型不純物の不純物濃度は、例えば、１×１０16／ｃｍ3である。この不純物濃度は、好ましくは５．０×１０15〜５．０×１０16／ｃｍ3である。
【００３３】
また、Ｎ型エピタキシャル層２は、その層厚が３．０μｍで形成されている。
【００３４】
Ｎ型埋め込み層６は、Ｎ型エピタキシャル層２の下方に、Ｎ型エピタキシャル層２と領域を接して配置され、Ｎ型埋め込み層６は、Ｎ型エピタキシャル層よりも不純物濃度が高い。例えば、Ｎ型不純物の不純物濃度を１×１０19／ｃｍ3とする。 この不純物濃度は、好ましくは５．０×１０18〜２．０×１０19／ｃｍ3である。
ところで、この実施形態に係る半導体装置には、上記横型のバイポーラトランジスタ３０のほか、縦型のバイポーラトランジスタ３０が寄生する。この縦型のバイポーラトランジスタ３０の電流増幅率ｈFEを小さくすることを考慮すると、Ｎ型埋め込み層６とＮ型エピタキシャル層との不純物濃度の差が１００〜１０００倍であることが好ましく、３００〜６００倍であることがより好ましい。
【００３５】
また、Ｎ型埋め込み層６は、Ｐ型半導体基板１上にＮ型エピタキシャル層が形成された後、形成されたＮ型エピタキシャル層に不純物を注入して形成されるので、これと同様にして形成されるＰ型ウェル領域４（Ｐ型ウェル領域４も形成されたＮ型エピタキシャル層に不純物を注入して形成される）と領域の下側境界（下面）が同じ深さになっている。すなわち、Ｎ型埋め込み層６とＰ型半導体基板１との境界は、Ｐ型ウェル領域４とＰ型半導体基板１との境界と同じ深さに配置されている。この実施形態の場合、Ｐ型ウェル領域４の深さが３．０μｍであり、また、不純物が注入された後のＮ型エピタキシャル層２の層厚が２．０μｍであるので、Ｎ型埋め込み層６の層厚は１．０μｍである。
【００３６】
また、図１に示すように、この実施形態に係る半導体装置は、Ｐ型ウェル領域４とＮ型エピタキシャル層２及びＮ型埋め込み層６との境界にディープトレンチ８が形成されている。また、Ｎ型エピタキシャル層２にＰＭＯＳトランジスタが、Ｐ型ウェル領域４にＮＭＯＳトランジスタが、それぞれ形成されている。
【００３７】
ディープトレンチ８は、３〜６μｍの深さで形成されている。上記のように、Ｐ型ウェル領域４とＰ型半導体基板１との境界は、Ｐ型ウェル領域４とＰ型半導体基板１との境界と同じ深さであり、また、Ｐ型ウェル領域４の層厚と、Ｎ型エピタキシャル層２及びＮ型埋め込み層６の層厚は、同じである。このため、ディープトレンチ８の深さがＰ型ウェル領域４の層厚（又はＮ型エピタキシャル層２及びＮ型埋め込み層６の層厚）よりも大きい場合、ディープトレンチ８は、Ｐ型ウェル領域４及びＮ型埋め込み層６よりも深く形成される。この実施形態では、上記に記載したようにＰ型ウェル領域４の深さが３．０μｍであるので、このディープトレンチ８は、Ｐ型ウェル領域４及びＮ型埋め込み層６よりも深く形成されている。従って、この実施形態では、ＰＭＯＳトランジスタ領域５０とＮＭＯＳトランジスタ領域５１とが電気的に分離されている。
【００３８】
ＰＭＯＳトランジスタは、Ｎ型エピタキシャル層２のチャネル領域を挟むように配置されたＰＭＯＳソース／ドレイン電界緩和領域１２Ａと、このチャネル領域上にゲート酸化膜９を介して配置されたゲート電極１１とにより構成されている。また、ＰＭＯＳソース／ドレイン電界緩和領域１２Ａには、その表面側の領域内にＰＭＯＳ高濃度ソース／ドレイン領域１２Ｂが形成され、ＰＭＯＳ高濃度ソース／ドレイン領域１２Ｂは、コンタクトホール１６を介してメタル配線１７に接続されている。ＰＭＯＳトランジスタは高耐圧トランジスタであり、メタル配線１７からの入出力信号を受けるように構成されている。
【００３９】
ここで、ＰＭＯＳソース／ドレイン電界緩和領域１２ＡのＰ型不純物の不純物濃度は、４.０×１０16〜８．０×１０16／ｃｍ3である。
【００４０】
なお、ＰＭＯＳトランジスタは、その形成領域がシャロートレンチ７により素子分離されており、例えば、ＰＭＯＳソース／ドレイン電界緩和領域１２Ａと素子分離されたコンタクト領域１２Ｃが形成され、コンタクト領域１２Ｃは、シャロートレンチ７により素子分離されている。
【００４１】
ＮＭＯＳトランジスタは、ＰＭＯＳトランジスタと同様の構成であり、Ｐ型ウェル領域４のチャネル領域を挟むように配置されたＮＭＯＳソース／ドレイン電界緩和領域１３Ａと、このチャネル領域上にゲート酸化膜９を介して配置されたゲート電極１１とにより構成されている。また、ＮＭＯＳソース／ドレイン電界緩和領域１３Ａには、その表面側の領域内にＮＭＯＳ高濃度ソース／ドレイン領域１３Ｂが形成され、ＮＭＯＳ高濃度ソース／ドレイン領域１３Ｂはコンタクトホール１６を介してメタル配線１７に接続されている。ＮＭＯＳトランジスタも高耐圧トランジスタであり、メタル配線１７からの入出力信号を受けるように構成されている。
【００４２】
ここで、ＮＭＯＳソース／ドレイン電界緩和領域１３ＡのＮ型不純物の不純物濃度は、５．０×１０16〜１．０×１０17／ｃｍ3である。
【００４３】
また、ＮＭＯＳトランジスタも、その形成領域がシャロートレンチ７により素子分離されている。ＰＭＯＳトランジスタと同様に、コンタクト領域１３Ｃがシャロートレンチ７によりＮＭＯＳソース／ドレイン電界緩和領域１３Ａと素子分離されている。
【００４４】
これらＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、別々に動作する。ディープトレンチ８によりＰＭＯＳトランジスタ領域５０とＮＭＯＳトランジスタ領域５１とが電気的に分離されているので、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが互いに干渉することなく安定した動作をすることができることになる。
【００４５】
この実施形態に係る半導体装置は、以上のような構成を採用している。この実施形態に係る半導体装置は、Ｎ型エピタキシャル層の一部領域に不純物を注入することにより形成されたＰ型ウェル領域４を備えるので、ＮＭＯＳソース／ドレイン電界緩和領域１３Ａ及びＮＭＯＳ高濃度ソース／ドレイン領域１３Ｂで構成されるエミッタ領域と、Ｐ型ウェル領域４及びＰ型半導体基板１で構成されるベース領域と、Ｎ型エピタキシャル層２及びＮ型埋め込み層６とで構成されるコレクタ領域とからなる横型バイポーラトランジスタ２０において、ベース領域の不純物濃度を高くすることができる。このため、この横型バイポーラトランジスタ２０の電流増幅率ｈFEを低減できる。
【００４６】
また、この実施形態に係る半導体装置は、Ｎ型エピタキシャル層２とＮ型エピタキシャル層に不純物を注入することにより形成されたＮ型埋め込み層６とを備えるので、ＰＭＯＳソース／ドレイン電界緩和領域１２Ａ及びＰＭＯＳ高濃度ソース／ドレイン領域１２Ｂで構成されるエミッタ領域と、Ｎ型エピタキシャル層２及びＮ型埋め込み層６で構成されるベース領域と、Ｐ型半導体基板１（及びＰ型ウェル領域４）で構成されるコレクタ領域とからなる縦型バイポーラトランジスタ３０において、ベース領域の不純物濃度も高くすることができる。このため、この縦型バイポーラトランジスタ３０の電流増幅率ｈFEも低減できる。
【００４７】
（トランジスタの保護作用）
この実施形態に係る半導体装置におけるＰ型半導体基板１とＮ型エピタキシャル層２とは保護ダイオードを形成する。この保護ダイオードは、内部回路をサージから保護する。
【００４８】
図２に示すように、ＶＤＤ端子４００とＧＮＤ端子４０１との間に、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタで形成された内部回路１５５と、ダイオード１５６とが並列に接続されている。このダイオード１５６は、Ｐ型半導体基板１とＮ型エピタキシャル層２と構成されている。
この回路のＶＤＤ端子からサージ（例えば、電源から入力するノイズ）が加わると、サージは、ダイオード１５６を介してＧＮＤ端子４０１へその電流が流れる。
【００４９】
ここで、サージは、例えば、１〜２ＫＶの異常電圧であり、ＰＭＯＳ及びＮＭＯＳトランジスタの動作電圧は、２０Ｖである。ＰＭＯＳ及びＮＭＯＳトランジスタの実力耐圧を２５V程度に設定し、Ｎ型エピタキシャル層２とＰ型半導体基板１とで形成する寄生ダイオードの耐圧を、トランジスタの耐圧以下に設定する事で、トランジスタを保護できる。
【００５０】
（製造方法）
次に、この実施形態に係る半導体装置の製造方法について説明する。図３〜図５は、この第１の実施形態に係る半導体装置の製造工程図であり、図１と同様にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを製造する場合の製造工程図である。
【００５１】
まず、Ｐ型半導体基板１を用意する。例えば、不純物濃度が１×１０17／ｃｍ3であるＰ型シリコン基板を用意する。不純物は、ボロン（Ｂ）等であればよい。
【００５２】
次いで、図３（ａ）に示すように、Ｐ型半導体基板１上に、不純物濃度が１×１０16／ｃｍ3、その層厚が３μｍであるＮ型エピタキシャル層２を成長させる。例えば、ＣＶＤ法を用いる。
【００５３】
次いで、図３（ｂ）に示すように、周知の方法を用いて、Ｎ型エピタキシャル層２上にシャロートレンチ７を形成し、Ｎ型エピタキシャル層２及びＰ型半導体基板１上にディープトレンチ８を形成する。同一ウエル内で素子分離として機能させるため、シャロートレンチ７は、例えば２５０〜５００ｎｍの深さとなるように形成する。ウエル領域が形成されたときにウエル間の境界となる個所（図３（ｂ）のＰＭＯＳトランジスタが設けられる領域５０（以下、ＰＭＯＳトランジスタ領域５０という）とＮＭＯＳトランジスタが設けられる領域（以下、ＮＭＯＳトランジスタ領域５１という）との境界）に、ディープトレンチ８を形成する。ディープトレンチ８は、Ｎ型エピタキシャル層２を貫通し、Ｐ型半導体基板１に達するように、例えば、３．５μｍの深さで形成する。この実施形態では、シャロートレンチ７を形成した後、続いてディープトレンチ８を形成しているが、その逆であってもよい。
【００５４】
シャロートレンチ７及びディープトレンチ８は、公知のトレンチ形成方法（例えば、ＳＴＩ）で形成する。すなわち、窒化シリコン膜及び酸化シリコン膜のマスクを形成し、このマスクでトレンチエッチングを行う。次に、トレンチの内壁を酸化（シリコン酸化膜の形成）させ、ＣＶＤ法により酸化シリコンを堆積させてトレンチを埋め込む。そしてＣＭＰ法で、Ｐ型半導体基板１の酸化シリコンが堆積した面を平坦化する。これにより、シャロートレンチ７及びディープトレンチ８を形成できる。
【００５５】
次いで、図３（ｃ）に示すように、Ｐ型ウェル領域４をＮＭＯＳトランジスタ領域５１に形成する。フォトレジストをＰ型半導体基板１上に塗布し、周知のフォトリソグラフィ工程にて、ＮＭＯＳトランジスタ領域５１が開口されたパターンを上記フォトレジストに形成し、その後、開口部が形成されたフォトレジストをマスクとし、イオン注入法を用いてＰ型不純物をＮ型エピタキシャル層２に注入する。例えばＰ型不純物の不純物濃度が４×１０16／ｃｍ3となるように、ボロン （Ｂ）をＮ型エピタキシャル層２に注入する。そして、アニール等を行い、Ｐ型ウェル領域４をＮＭＯＳトランジスタ領域５１に形成する。
【００５６】
次いで、図４（ｄ）に示すように、ＰＭＯＳトランジスタ領域５０のＰ型半導体基板１とＮ型エピタキシャル層２との境界近傍にＮ型埋め込み層６を形成する。まず上記の図３（ｃ）と同様に周知のフォトリソグラフィ工程を用いて、ＰＭＯＳトランジスタ領域５０上の領域を開口するフォトレジストマスクを形成する。次に、イオン注入法を用いてこのフォトレジストマスク上からＮ型不純物を注入する。例えばリン（Ｐ）の濃度が１×１０19／ｃｍ3となるように、Ｐ型半導体基板１とＮ型エピタキシャル層２との境界近傍にリンを注入し、その後アニール等を行って、Ｎ型埋め込み層６をＰＭＯＳトランジスタ領域５０に形成する。
【００５７】
次いで、図４（ｅ）に示すように、ＰＭＯＳソース／ドレイン電界緩和領域１２Ａ及びＮＭＯＳソース／ドレイン電界緩和領域１３Ａを、ＰＭＯＳトランジスタ領域５０及びＮＭＯＳトランジスタ領域５１にそれぞれ形成する。周知のフォトリソグラフィ工程を用いて、ＰＭＯＳソース／ドレイン電界緩和領域１２Ａ上の領域を開口するフォトレジストマスクを形成する。そして、これをマスクとして、例えばボロン（Ｂ）をイオン注入する。また、同様に、周知のフォトリソグラフィ工程を用いて、ＮＭＯＳソース／ドレイン電界緩和領域１３Ａ上の領域を開口するフォトレジストマスクを形成し、これをマスクとして、例えばリン（Ｐ）をイオン注入する。これにより、ＰＭＯＳトランジスタ領域５０のＮ型エピタキシャル層２表面近傍にＰＭＯＳソース／ドレイン電界緩和領域１２Ａを形成し、またＮＭＯＳトランジスタ領域５１のＰ型ウェル領域４表面近傍にＮＭＯＳソース／ドレイン電界緩和領域１３Ａを形成する。
【００５８】
次いで、図４（ｆ）に示すように、所定のパターンのゲート酸化膜９及びゲート電極１１をＰＭＯＳトランジスタ領域５０及びＮＭＯＳトランジスタ領域５１に形成する。まずＮ型エピタキシャル層２表面及びＰ型ウェル領域４表面の全面に膜厚が３０〜４０ｎｍのゲート酸化膜９を成長させ、さらにその上面に膜厚が１５０〜２５０ｎｍのポリシリコンを形成する。次に、周知のフォトリソグラフィ工程を用いてゲート酸化膜９及びゲート電極１１をエッチングすることにより、所定のパターンのゲート酸化膜９及びゲート電極１１を形成する。ここで、ゲート酸化膜９及びゲート電極１１の所定のパターンは、ソース電界緩和領域とドレイン電界緩和領域とに挟まれる領域上にゲート酸化膜９及びゲート電極１１が配置されるパターンである。
【００５９】
なお、この実施形態では、ＰＭＯＳソース／ドレイン電界緩和領域１２Ａ及びＮＭＯＳソース／ドレイン電界緩和領域１３Ａを先に形成して、ゲート酸化膜９及びゲート電極１１を形成しているが、周知のＭＯＳトランジスタと同様に、先にゲート酸化膜９及びゲート電極１１を形成しその後、ＰＭＯＳソース／ドレイン電界緩和領域１２Ａ及びＮＭＯＳソース／ドレイン電界緩和領域１３Ａを形成してもよい。
【００６０】
次いで、図５（ｇ）に示すように、上記工程で形成されたゲート酸化膜９及びゲート電極１１の側面にサイドウォール１４を形成する。Ｎ型エピタキシャル層２表面及びＰ型ウェル領域４表面の全面にＣＶＤ法により酸化膜（例えばシリコン酸化膜）又は窒化膜（例えばシリコン窒化膜）を堆積させ、これをエッチバックすることにより、ゲート酸化膜９及びゲート電極１１の側面にサイドウォール１４を形成する。
【００６１】
次いで、図５（ｈ）に示すように、周知のＭＯＳトランジスタと同様にして、ゲート電極１１及びサイドウォール１４をマスクにイオン注入して高濃度ソース／ドレイン領域１２Ｂ及び１３Ｂ（コンタクト領域１２Ｃ及び１３Ｃを含む）を形成し、さらに、層間絶縁膜１５、コンタクトホール１６、メタル配線１７及びカバーガラス１８を形成する。
以上により、実施形態に係る半導体装置が完成する。
【００６２】
（第２の実施形態）
この発明の第２の実施形態に係る半導体装置について図６〜図１２を参照して説明する。図６は、第２の実施形態に係る半導体装置を説明するための断面図である。図７〜図１２は、第２の実施形態に係る半導体装置の製造方法を説明するための製造工程図である。
図６に示すように、第２の実施形態に係る半導体装置は、Ｐ型半導体基板１と、Ｐ型ウェル領域４と、Ｎ型エピタキシャル層２と、Ｎ型埋め込み層６と、ディープトレンチ８と、を備え、さらに、Ｎ型エピタキシャル層２に形成されたＰＭＯＳトランジスタと、Ｐ型ウェル領域４に形成されたＮＭＯＳトランジスタとを備えている点で、第１の実施形態に係る半導体装置と共通しているが、第２の実施形態に係る半導体装置は、さらに、シャロートレンチ７Ａを介して、Ｎ型ウェル領域３と、第２のＰ型ウェル領域５とを備え、これらウェル領域３，５に、ＰＭＯＳ低耐圧トランジスタ、ＮＭＯＳ低耐圧トランジスタが形成されている。
以下、第１の実施形態と異なる構成について説明する。
【００６３】
Ｎ型ウェル領域３は、Ｎ型エピタキシャル層２上にシャロートレンチ７Ａを介して、ＰＭＯＳトランジスタ領域５０及びＮＭＯＳトランジスタ領域５１に隣接して形成されている。また、Ｎ型ウェル領域３には、ＰＭＯＳ低耐圧トランジスタが形成されている。
【００６４】
ＰＭＯＳ低耐圧トランジスタは、Ｎ型ウェル領域３のチャネル領域を挟むように配置されたＰＭＯＳソース／ドレイン領域１２Ｄと、このチャネル領域上にゲート酸化膜１０を介して配置されたゲート電極１１とにより構成されている。
なお、ゲート酸化膜１０は、低耐圧トランジスタに適した層厚に設定され、Ｎ型ウェル領域３は、低耐圧トランジスタに用いられている周知の不純物濃度に設定されている。
【００６５】
第２のＰ型ウェル領域５は、Ｎ型ウェル領域３と同様に、Ｎ型エピタキシャル層２上に形成され、Ｎ型ウェル領域３と隣接する領域に配置されている。また、第２のＰ型ウェル領域５には、ＮＭＯＳ低耐圧トランジスタが形成されている。
【００６６】
ＮＭＯＳ低耐圧トランジスタは、第２のＰ型ウェル領域５のチャネル領域を挟むように配置されたＮＭＯＳソース／ドレイン領域１３Ｄと、このチャネル領域上にゲート酸化膜１０を介して配置されたゲート電極１１とにより構成されている。このＮＭＯＳ低耐圧トランジスタもＰＭＯＳ低耐圧トランジスタと同様に、ゲート酸化膜１０が、低耐圧トランジスタに適した層厚に設定され、Ｐ型ウェル領域５も、低耐圧トランジスタに用いられている周知の不純物濃度に設定されている。
【００６７】
また、図６に示すように、第２の実施形態に係る半導体装置は、Ｎ型ウェル領域３と第２のＰ型ウェル領域５との間に、さらにシャロートレンチ７Ｂを備えている。
このシャロートレンチ７Ｂによって、ＰＭＯＳ低耐圧トランジスタとＮＭＯＳ低耐圧トランジスタとが素子分離されている。
なお、シャロートレンチ７Ａとシャロートレンチ７Ｂは、ＳＴＩ法の構造と同じであり、周知のシャロートレンチである。
【００６８】
第２の実施形態に係る半導体装置は、以上の構成を採用している。このため、この実施形態に係る半導体装置は、Ｐ型半導体基板１上に高耐圧トランジスタと低耐圧トランジスタとを混載するとともに、第１の実施形態と同様に、寄生トランジスタである横型及び縦型バイポーラトランジスタ２０，３０の電流増幅率ｈFEを低減できる。
【００６９】
（製造方法）
次に、第２の実施形態に係る半導体装置の製造方法について説明する。図７〜１１は、第２の実施形態に係る半導体装置の製造工程図であり、高耐圧トランジスタと低耐圧トランジスタとを混載する半導体装置の製造工程図である。
【００７０】
まず、第１の実施形態と同様に不純物濃度が１×１０17／ｃｍ3であるＰ型半導体基板１を用意する。
【００７１】
次いで、図７（ａ）に示すように、Ｐ型半導体基板１上に、不純物濃度が４×１０16／ｃｍ3、その層厚が３μｍであるＮ型エピタキシャル層２を成長させる。この工程は、第１の実施形態で説明した図３（ａ）の工程と同様である。
【００７２】
次いで、図７（ｂ）に示すように、周知の方法を用いて、Ｎ型エピタキシャル層２上にシャロートレンチ７を形成し、Ｎ型エピタキシャル層２及びＰ型半導体基板１上にディープトレンチ８を形成する。この工程も、第１の実施形態と同様であるが、第２の実施形態では、高耐圧トランジスタ領域５０，５１と、低耐圧トランジスタが設けられる領域（以下、低耐圧トランジスタ領域という）との境界にシャロートレンチ７Ａを形成する。また、低耐圧トランジスタ領域内においても、ＰＭＯＳ低耐圧トランジスタが設けられる領域６０（以下、ＰＭＯＳ低耐圧トランジスタ領域６０という）とＮＭＯＳ低耐圧トランジスタが設けられる領域（以下、ＮＭＯＳ低耐圧トランジスタ領域６１という）との境界に、シャロートレンチ７Ｂを形成する。
【００７３】
次いで、図８（ｃ）に示すように、第１の実施形態と同様に、Ｐ型ウェル領域４をＮＭＯＳトランジスタ領域５１に形成する。この実施形態では、ＮＭＯＳ低耐圧トランジスタ領域６１にも、Ｐ型不純物をＮ型エピタキシャル層２に注入してＰ型ウェル領域４を形成する。この工程で用いるフォトレジストマスクに、ＮＭＯＳ低耐圧トランジスタ領域６１上の領域を開口する開口部を形成することでＮＭＯＳ低耐圧トランジスタ領域６１にもＰ型ウェル領域４を形成する。
【００７４】
次いで、図８（ｄ）に示すように、第２のＰ型ウェル領域５をＮＭＯＳ低耐圧トランジスタ領域６１に形成する。周知のフォトリソグラフィ工程を用いて、ＮＭＯＳ低耐圧トランジスタ領域６１上の領域を開口するフォトレジストマスクを形成し、このフォトレジストマスクを用いて、Ｐ型不純物をＮＭＯＳ低耐圧トランジスタ領域６１のＰ型ウェル領域４に注入する。この注入により低耐圧トランジスタ用のウェル領域が形成される。なお、Ｐ型不純物の注入は、周知のイオン注入法、アニールを用いる。
【００７５】
次いで、図９（ｅ）に示すように、ＰＭＯＳトランジスタ領域５０のＰ型半導体基板１とＮ型エピタキシャル層２との境界近傍にＮ型埋め込み層６を形成する。この工程は、第１の実施形態で説明した図４（ｄ）の工程と同様にして行う。第１の実施形態と同様に、Ｎ型埋め込み層６の不純物濃度は、１×１０19／ｃｍ3である。
【００７６】
次いで、図９（ｆ）に示すように、Ｎ型ウェル領域３をＰＭＯＳ低耐圧トランジスタ領域６０に形成する。周知のフォトリソグラフィ工程を用いて、ＰＭＯＳ低耐圧トランジスタ領域６０上の領域を開口するフォトレジストマスクを形成し、このマスクを用いて、Ｎ型不純物を注入する。Ｎ型不純物にはリンを用い、周知のイオン注入法、アニールで用いて形成する。
【００７７】
次いで、図１０（ｇ）に示すように、ＰＭＯＳソース／ドレイン電界緩和領域１２Ａ及びＮＭＯＳソース／ドレイン電界緩和領域１３Ａを、ＰＭＯＳトランジスタ領域５０及びＮＭＯＳトランジスタ領域５１にそれぞれ形成する。この工程は、第１の実施形態で説明した図４（ｅ）の工程と同様にして行う。
【００７８】
次いで、図１０（ｈ）に示すように、ゲート酸化膜９をＰＭＯＳトランジスタ領域５０及びＮＭＯＳトランジスタ領域５１上に形成する。まずＰＭＯＳソース／ドレイン電界緩和領域１２Ａ及びＮＭＯＳソース／ドレイン電界緩和領域１３Ａが形成されたＰ型半導体基板１上全面に、膜厚が３０〜４０ｎｍのゲート酸化膜９を成長させる。次に、周知のフォトリソグラフィ工程を用いてゲート酸化膜９をエッチングすることにより、ＰＭＯＳ低耐圧トランジスタ領域６０及びＮＭＯＳ低耐圧トランジスタ領域６１上のゲート酸化膜９を除去する。エッチングには、ＨＦ系薬液を用いる。これにより、ＰＭＯＳトランジスタ領域５０及びＮＭＯＳトランジスタ領域５１を覆うように配置されたゲート酸化膜９を形成する。
【００７９】
次いで、図１１（ｉ）に示すように、ゲート酸化膜１０をＰＭＯＳ低耐圧トランジスタ領域６０及びＮＭＯＳ低耐圧トランジスタ領域６１上に形成し、また、所定のパターンのゲート電極１１を形成する。まず、ゲート酸化膜９が形成されたＰ型半導体基板１上全面に、膜厚が５〜８ｎｍのゲート酸化膜１０を成長させる。次に、ゲート酸化膜１０が形成されたＰ型半導体基板１上の全面に、膜厚が１５０〜２５０ｎｍのポリシリコンを堆積させる。次に、周知のフォトリソグラフィ工程を用いてエッチングして、所定のパターンのゲート電極１１を形成する。
【００８０】
次いで、図１１（ｊ）に示すように、ゲート電極１１の側面にサイドウォール１４を形成する。ゲート電極１１が形成されたＰ型半導体基板１上の全面に、ＣＶＤ法により酸化膜（例えばシリコン酸化膜）又は窒化膜（例えばシリコン窒化膜）を堆積させ、これをエッチバックすることにより、ゲート電極１１の側面にサイドウォール１４を形成する。
【００８１】
次いで、図１２（ｋ）に示すように、周知のＭＯＳトランジスタと同様にして、ゲート電極１１及びサイドウォール１４をマスクにしてイオン注入を行い、高濃度ソース／ドレイン領域１２Ｂ及び１３Ｂ並びにソース／ドレイン領域１２Ｄ及び１３Ｄ（コンタクト領域１２Ｃ、１３Ｃ、１２Ｅ及び１３Ｅを含む）を形成し、さらに、層間絶縁膜１５、コンタクトホール１６、メタル配線１７及びカバーガラス１８を形成する。
以上により、第２の実施形態に係る半導体装置が完成する。
【００８２】
以上の実施形態で示した種々の特徴は、互いに組み合わせることができる。１つの実施形態中に複数の特徴が含まれている場合、そのうちの１又は複数個の特徴を適宜抜き出して、単独で又は組み合わせて、本発明に採用することができる。
例えば、第１〜第２の実施形態は、Ｐ型半導体基板を用いた形態で説明をしているが、Ｎ型半導体基板を用いて容易に形成できることは明らかである。このため、Ｐ型及びＮ型の導電型を入れ替えた構成も、この発明に採用できる。
【符号の説明】
【００８３】
１ Ｐ型半導体基板
２ Ｎ型エピタキシャル層
３ Ｎ型ウェル領域
４ Ｐ型ウェル領域
５ 第２のＰ型ウェル領域
６ Ｎ型埋め込み層
７ シャロートレンチ
８（ディープトレンチ）
９ ゲート酸化膜（ＧＡＴＥ ＯＸＩＤＥ）
１０ ゲート酸化膜
１１ ゲート電極（ＧＡＴＥ ＰＯＬＹ）
１２ ＰＭＯＳソース／ドレイン領域（ＰＭＯＳ Ｓ/Ｄ）
１２Ａ ＰＭＯＳソース／ドレイン電界緩和領域
１２Ｂ ＰＭＯＳ高濃度ソース／ドレイン領域
１２Ｃ コンタクト領域
１２Ｄ ＰＭＯＳソース／ドレイン領域
１２Ｅ コンタクト領域
１３ ＮＭＯＳソース／ドレイン領域（ＮＭＯＳ Ｓ/Ｄ）
１３Ａ ＮＭＯＳソース／ドレイン電界緩和領域
１３Ｂ ＮＭＯＳ高濃度ソース／ドレイン領域
１３Ｃ コンタクト領域
１３Ｄ ＮＭＯＳソース／ドレイン領域
１３Ｅ コンタクト領域
１４ サイドウォール
１５ 層間絶縁膜
１６ コンタクトホール
１７ メタル配線
１８ カバーガラス
２０ 横型バイポーラトランジスタ（寄生トランジスタ）
３０ 縦型バイポーラトランジスタ（寄生トランジスタ）
５０ ＰＭＯＳトランジスタ領域 （ＰＭＯＳ高耐圧トランジスタ）
５１ ＮＭＯＳトランジスタ領域 （ＮＭＯＳ高耐圧トランジスタ）
６０ ＰＭＯＳ低耐圧トランジスタ領域
６１ ＮＭＯＳ低耐圧トランジスタ領域
１０１ Ｐ型半導体基板
１０３ Ｎ型ウェル領域
１０４ Ｐ型ウェル領域
１０７ シャロートレンチ
１１２ ＰＭＯＳソース／ドレイン領域
１１３ ＮＭＯＳソース／ドレイン領域
１２０ １２１ ウェルガードリング
１３０ ディープトレンチ
１５０ ＰＭＯＳ トランジスタ
１５１ ＮＭＯＳ トランジスタ
１５５ 内部回路
１５６ ダイオード
２００ 横型ＮＰＮバイポーラトランジスタ
３００ 縦型ＮＰＮバイポーラトランジスタ
４００ ＶＤＤ端子
４０１ ＧＮＤ端子
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板内に形成された第１導電型の第１ウェル領域と、
前記半導体基板内に形成され、第１ウェル領域と隣り合う領域に配置された第２導電型のエピタキシャル領域と、
前記エピタキシャル領域内下方の領域に形成され、前記エピタキシャル領域よりも不純物濃度が高い第２導電型の埋め込み領域と、
第１ウェル領域と前記エピタキシャル領域及び前記埋め込み領域との境界に形成されたトレンチと、
第１ウェル領域上に形成され、第２導電型のソース及びドレイン領域を有する第１半導体素子と、
前記エピタキシャル領域上に形成され、第１導電型のソース及びドレイン領域を有する第２半導体素子と、
を備え、
前記半導体基板は、その不純物濃度が第１ウェル領域よりも高く、前記トレンチが第１ウェル領域及び前記埋め込み領域よりも深く形成されることにより、第１及び第２半導体素子を電気的に分離し、かつ第１及び第２半導体素子のソース及びドレイン領域の寄生バイポーラトランジスタの電流増幅を小さくすることを特徴とする半導体装置。
【請求項２】
前記半導体基板は、第１ウェル領域よりもその不純物濃度が３〜１０倍高い請求項１に記載の半導体装置。
【請求項３】
前記埋め込み領域は、前記エピタキシャル領域よりもその不純物濃度が１００〜１０００倍高い請求項１又は２に記載の半導体装置。
【請求項４】
第１ウェル領域内又は前記エピタキシャル領域内に、第１又は第２半導体素子を素子分離するシャロートレンチをさらに備える請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記半導体基板と前記エピタキシャル領域とがダイオードを形成し、
第２半導体素子を保護する請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
第１導電型の半導体基板上に第２導電型のエピタキシャル領域を形成する工程と、
前記エピタキシャル領域内に前記エピタキシャル領域よりも深いトレンチを形成する工程と、
前記エピタキシャル領域内の、前記トレンチに隣接する領域に第１導電型の第１ウェル領域を形成する工程と、
前記エピタキシャル領域内下方の、前記トレンチに隣接しかつ第１ウェル領域と前記トレンチを挟む領域に、前記エピタキシャル領域よりも不純物濃度が高い第２導電型の埋め込み領域を形成する工程と、
第１ウェル領域上に第２導電型のソース及びドレイン領域を形成する工程と、
前記エピタキシャル領域上に第１導電型のソース及びドレイン領域を形成する工程と、
を備え、
前記半導体基板は、前記第１ウェル領域を形成する工程で形成される第１ウェル領域よりもその不純物濃度が高い半導体装置の製造方法。
【請求項７】
前記半導体基板は、前記第１ウェル領域を形成する工程で形成される第１ウェル領域よりもその不純物濃度が３〜１０倍高い請求項６に記載の半導体装置の製造方法。
【請求項８】
前記埋め込み領域を形成する工程は、
前記エピタキシャル領域を形成する工程で形成されたエピタキシャル領域よりも不純物濃度が１００〜１０００倍高い埋め込み領域を形成する工程である請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
第１ウェル領域内又は前記エピタキシャル領域内に、ソース及びドレイン領域とそれ以外の領域を素子分離するシャロートレンチを形成する工程をさらに備える請求項６〜８のいずれか１つに記載の半導体装置。
【請求項１】
第１導電型の半導体基板と、
前記半導体基板内に形成された第１導電型の第１ウェル領域と、
前記半導体基板内に形成され、第１ウェル領域と隣り合う領域に配置された第２導電型のエピタキシャル領域と、
前記エピタキシャル領域内下方の領域に形成され、前記エピタキシャル領域よりも不純物濃度が高い第２導電型の埋め込み領域と、
第１ウェル領域と前記エピタキシャル領域及び前記埋め込み領域との境界に形成されたトレンチと、
第１ウェル領域上に形成され、第２導電型のソース及びドレイン領域を有する第１半導体素子と、
前記エピタキシャル領域上に形成され、第１導電型のソース及びドレイン領域を有する第２半導体素子と、
を備え、
前記半導体基板は、その不純物濃度が第１ウェル領域よりも高く、前記トレンチが第１ウェル領域及び前記埋め込み領域よりも深く形成されることにより、第１及び第２半導体素子を電気的に分離し、かつ第１及び第２半導体素子のソース及びドレイン領域の寄生バイポーラトランジスタの電流増幅を小さくすることを特徴とする半導体装置。
【請求項２】
前記半導体基板は、第１ウェル領域よりもその不純物濃度が３〜１０倍高い請求項１に記載の半導体装置。
【請求項３】
前記埋め込み領域は、前記エピタキシャル領域よりもその不純物濃度が１００〜１０００倍高い請求項１又は２に記載の半導体装置。
【請求項４】
第１ウェル領域内又は前記エピタキシャル領域内に、第１又は第２半導体素子を素子分離するシャロートレンチをさらに備える請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記半導体基板と前記エピタキシャル領域とがダイオードを形成し、
第２半導体素子を保護する請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
第１導電型の半導体基板上に第２導電型のエピタキシャル領域を形成する工程と、
前記エピタキシャル領域内に前記エピタキシャル領域よりも深いトレンチを形成する工程と、
前記エピタキシャル領域内の、前記トレンチに隣接する領域に第１導電型の第１ウェル領域を形成する工程と、
前記エピタキシャル領域内下方の、前記トレンチに隣接しかつ第１ウェル領域と前記トレンチを挟む領域に、前記エピタキシャル領域よりも不純物濃度が高い第２導電型の埋め込み領域を形成する工程と、
第１ウェル領域上に第２導電型のソース及びドレイン領域を形成する工程と、
前記エピタキシャル領域上に第１導電型のソース及びドレイン領域を形成する工程と、
を備え、
前記半導体基板は、前記第１ウェル領域を形成する工程で形成される第１ウェル領域よりもその不純物濃度が高い半導体装置の製造方法。
【請求項７】
前記半導体基板は、前記第１ウェル領域を形成する工程で形成される第１ウェル領域よりもその不純物濃度が３〜１０倍高い請求項６に記載の半導体装置の製造方法。
【請求項８】
前記埋め込み領域を形成する工程は、
前記エピタキシャル領域を形成する工程で形成されたエピタキシャル領域よりも不純物濃度が１００〜１０００倍高い埋め込み領域を形成する工程である請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
第１ウェル領域内又は前記エピタキシャル領域内に、ソース及びドレイン領域とそれ以外の領域を素子分離するシャロートレンチを形成する工程をさらに備える請求項６〜８のいずれか１つに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−１９０９３（Ｐ２０１２−１９０９３Ａ）
【公開日】平成２４年１月２６日（２０１２．１．２６）
【国際特許分類】
【出願番号】特願２０１０−１５５９２８（Ｐ２０１０−１５５９２８）
【出願日】平成２２年７月８日（２０１０．７．８）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２４年１月２６日（２０１２．１．２６）
【国際特許分類】
【出願日】平成２２年７月８日（２０１０．７．８）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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