【課題】 より効率的にＥＳＤサージ電流を流すことができるＥＳＤ保護回路を備える半導体集積回路を提供する。
【解決手段】 半導体集積回路１００は、クランプＭＯＳトランジスタ３０と、第１トリガー回路部１０と、第２トリガー回路部２０と、内部回路２とを備える。第１トリガー回路部１０は、出力端がクランプＭＯＳ３０のゲートに接続され、クランプＭＯＳトランジスタ３０内のサージ電流のチャネル経路を開閉制御する。そして、第２トリガー回路部２０は、出力端がクランプＭＯＳ３０のウエルに接続され、クランプＭＯＳトランジスタ３０内のサージ電流のバイポーラ経路を開閉制御する。 （もっと読む）

【課題】保護素子とガードリング領域との間のウィークスポットが破壊される危険性を軽減する。
【解決手段】半導体集積回路は、静電保護回路の保護素子Ｍｎ２を形成するために、第１導電型の半導体領域Ｐ−Ｗｅｌｌと第２導電型の第１不純物領域Ｎと第１導電型の第２不純物領域Ｐにより形成されたガードリングＧｒｄ＿Ｒｎｇを具備する。第１不純物領域Ｎは、長辺と短辺を有する長方形の平面構造として半導体領域の内部に形成される。ガードリングは、第１不純物領域Nの周辺を取り囲んで半導体領域の内部に形成される。第１不純物領域Nの長方形の平面構造の短辺には、ウィークスポットＷｋ＿ＳＰが形成される。長方形の長辺と対向するガードリングの第１部分では、複数の電気的コンタクトが形成される。長方形の短辺に形成されるウィークスポットと対向するガードリングの第２部分では、複数の電気的コンタクトの形成が省略される。 （もっと読む）

【課題】小型でコストが低い半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、導電形がｐ形のソース領域と、導電形がｐ形のドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、導電形がｎ形のチャネル領域と、前記チャネル領域上に設けられた下側ゲート絶縁膜と、前記下側ゲート絶縁膜上に設けられた下側ゲート電極と、前記下側ゲート電極上に設けられた上側ゲート絶縁膜と、前記上側ゲート絶縁膜上に設けられた上側ゲート電極と、前記下側ゲート電極と前記ソース領域との間に接続されたスイッチング素子と、を備える。 （もっと読む）

【課題】ESD耐圧が向上した半導体装置を提供する。
【解決手段】半導体装置は、電源パッドと、電源用配線を有する所定回路と、電源パッドと電源用配線とを接続する第１配線と、所定電位に設定された第２配線と、第１静電保護素子と、第２静電保護素子と、を含む。第１静電保護素子は、第１配線の電位が第１の閾値になった場合に、第１配線から第２配線への電流経路を形成する。第２静電保護素子は、電源用配線と第２配線との間に設けられ、第１配線の電位が第２の閾値になった場合に、電源用配線から第２配線への電流経路を形成する。 （もっと読む）

【課題】占有面積が小さく、冗長性があり、かつリーク電流の小さい保護回路を提供する。
【解決手段】保護回路は、複数の非線形素子が重畳するように積層され、かつ該非線形素子が電気的に直列接続されている構成であり、該保護回路に含まれる少なくとも一つの非線形素子は、チャネル形成領域に酸化物半導体を用いたトランジスタをダイオード接続した素子であり、他の非線形素子は、チャネル形成領域にシリコンを用いたトランジスタをダイオード接続した素子、または、接合領域にシリコンを用いたダイオードとする。 （もっと読む）

【課題】実装工程中のＥＳＤ保護とともに、保護用トランジスタのオフリーク電流を低減する。
【解決手段】ＲＣＭＯＳ型のＥＳＤ保護回路において、ＲＣ構成の検出回路の出力を、電源配線２のサージを基準電圧配線３に流す保護用トランジスタ５のゲートに伝達するインバータ回路４内で、出力が上記ゲートに接続されたインバータを、電源配線と第３の電源線７との間に接続している。第３の電源線は実装時には、オープンで実装後には負電圧に接続する。 （もっと読む）

【課題】金属酸化物半導体（ＭＯＳ）出力回路とその形成方法の提供。
【解決手段】第一パッド６１と、ゲート、第一の供給電圧に電気的接続のソース、ドレインを含む基板で第一型の第一ＭＯＳトランジスタ６２と、ゲート、制御信号を受信する構成のソース、第一ＭＯＳトランジスタのゲートに電気的接続のドレイン、本体を含む基板で第一型と反対の第二型の第二ＭＯＳトランジスタ６５と、バイアス信号を受信する構成のゲート、第二供給電圧に電気的接続のドレイン、第二ＭＯＳトランジスタのソースに電気的接続のソース、第一参照電圧に電気的接続の本体を含む基板で第一型の第三ＭＯＳトランジスタ６６とを含み、第二ＭＯＳトランジスタの本体は第三ＭＯＳトランジスタのソースに電気的接続、一時的な信号イベントの第一パッド上の受信の場合、第二ＭＯＳトランジスタのドレインから第二供給電圧まで第二ＭＯＳトランジスタの本体を流れる電流を妨げる集積回路。 （もっと読む）

【課題】半導体集積回路に電源を投入後の通常の動作時にリーク電流の抑制と同時にクランプ電圧の増大防止または低下を図り、保護用ＭＯＳトランジスタのゲート電位が変動しにくい保護回路を有する半導体集積回路及び製造方法を提供する。
【解決手段】ＲＣＭＯＳ型のＥＳＤ保護回路１において、保護用ＭＯＳトランジスタ５は、内部回路６の内のチャネルの導電型が同じトランジスタに対して、仕事関数差を有する異なる電極材料からゲート電極が形成され、または、仕事関数差を設けるために異なる導電型の半導体電極材料からゲート電極が形成されることによって、単位チャネル幅あたりのリーク電流量が、より減る向きに閾値電圧が異なっている。 （もっと読む）

【課題】電源供給が遮断されるＩＯ領域が存在する場合でも、ランダムロジック領域内でのラッチアップの発生を防止するガードバンドセル及びガードバンドを提供すること。
【解決手段】本発明の一態様に係るガードバンドセル１１は、ＮウェルＮＷ１を有する。また、本発明の一態様に係るガードバンドセル１１は、ＮウェルＮＷ１の上に形成された、Ｎウェル層と同じ導電型であるＮ型ガードバンド拡散層ＮＧＢ１を有する。Ｎ型ガードバンド拡散層ＮＧＢ１は、十分な低抵抗の配線により、ランダムロジック領域２の電源電位と接続される。 （もっと読む）

【課題】耐久性が高い半導体装置及びＤＣ−ＤＣコンバータを提供する。
【解決手段】実施形態に係る半導体装置は、高電位側電源電位に接続するための第１の配線と、前記高電位側電源電位に接続するための、前記第１の配線とは別の第２の配線と、前記第１の配線に一端が接続され、他端が出力端子に接続されるスイッチングトランジスタと、前記高電位側電源電位と前記低電位側電源電位との間で前記スイッチングトランジスタと並列に接続される保護素子とを備える。前記保護素子は、前記第１の配線に接続される、第１のｐ形半導体領域と、前記第２の配線に接続される、前記第１のｐ形半導体領域に接したｎ形半導体領域と、前記ｎ形半導体領域に接し、前記第１のｐ形半導体領域から離隔し、前記低電位側電源電位に接続するための配線に接続される第２のｐ形半導体領域と、を有する。 （もっと読む）

【課題】 バッテリが逆接続されたときに、大電流が流れて破壊することを防止させることのできるＣＤＭのＥＳＤ保護回路の提供。
【解決手段】ＣＤＭ用のＥＳＤ保護回路のＯＦＦトランジスタ１１、１３に直列に、寄生ダイオードが、前記ＯＦＦトランジスタと逆向きになるようにトランジスタ素子を挿入する回路構成とすることで、上記課題を解決した。 （もっと読む）

【課題】レイアウト面積が増大を抑制しつつ、高電位入力から低電位出力を生成するトランジスタのＥＳＤ耐性を向上させる。
【解決手段】電源配線１１２、１１３間にはＰチャンネル電界効果トランジスタ１３１が接続され、電源配線１１３とＰチャンネル電界効果トランジスタ１３１のゲートとの間にはＰチャンネル電界効果トランジスタ１３２が接続され、異常電圧検出回路１４２は、第１の電圧Ｖ１と第３の電圧Ｖ３との電位差に基づいてＰチャンネル電界効果トランジスタ１３２をオン／オフ制御する。 （もっと読む）

【課題】特性の良好な半導体装置を形成する。
【解決手段】薄膜領域ＴＡ１中に第１の素子領域、第２の素子領域および第１の分離領域を有し、厚膜領域ＴＡ２中に第３の素子領域、第４の素子領域および第２の分離領域を有する半導体装置を次のように製造する。（ａ）絶縁層１ｂを介してシリコン層１ｃが形成された基板を準備する工程と、（ｂ）基板の第１の分離領域および第２の分離領域のシリコン層中に素子分離絶縁膜３を形成する工程と、を有するよう製造する。さらに、（ｃ）薄膜領域ＴＡ１にハードマスクを形成する工程と、（ｄ）ハードマスクから露出した、第３の素子領域および第４の素子領域のシリコン層上に、それぞれシリコン膜７を形成する工程と、（ｅ）第３の素子領域および第４の素子領域のシリコン膜７間に、素子分離絶縁膜１１を形成する工程と、を有するよう製造する。 （もっと読む）

【課題】ダミーアクティブ領域の配置に伴うチップ面積の増大を引き起こすことなく、半導体基板の表面の平坦性を向上させる。
【解決手段】ダミーアクティブ領域であるｎ型埋込み層３の上部には、厚い膜厚を有する高耐圧ＭＩＳＦＥＴのゲート絶縁膜７が形成されており、このゲート絶縁膜７の上部には、内部回路の抵抗素子ＩＲが形成されている。ｎ型埋込み層３と抵抗素子ＩＲとの間に厚いゲート絶縁膜７を介在させることにより、基板１（ｎ型埋込み層３）と抵抗素子ＩＲとの間に形成されるカップリング容量が低減される構造になっている。 （もっと読む）

【課題】トランジスタのしきい値電圧を最適な値に保持可能な半導体回路を提供すること。またトランジスタのしきい値電圧を制御可能な半導体回路、及びその駆動方法を提供すること。また上記半導体回路を適用した記憶装置、表示装置、及び電子機器を提供すること。
【解決手段】被制御トランジスタのバックゲートに接続されるノードに、ダイオードと第１の容量素子を設け、トランジスタのしきい値電圧が最適になるように所望の電圧を印加可能で且つその電圧を保持することができる構成とし、さらにダイオードに並列に接続された第２の容量素子を設け、当該ノードの電圧を一時的に変化させられる構成とすればよい。 （もっと読む）

【課題】工程が簡単で、よりラッチアップに強いＣＭＯＳ構造を得る。
【解決手段】１×１０^１８ｃｍ^−３から１×１０^１９ｃｍ^−３の高不純物濃度の半導体基板２を用い、ＣＭＯＳ構造のＰ型ウェル４とＮ型ウェル５の境界に設けられた溝分離部１３の先端部分がその高不純物濃度領域に達する（エピタキシャル層３を貫通して半導体基板２の領域に至る）ように深く形成することにより、従来のように溝分離部１３よりも更に深い領域（溝分離部１３の下側）を電子が通過することなく、従来のようにウェル領域内にＮ＋埋め込み層やＰ＋埋め込み層を基板深く埋め込む必要もなく、簡便な方法で、よりラッチアップに強いＣＭＯＳ構造を得ることができ、コスト性能の両方に優れた半導体装置１を得ることができる。 （もっと読む）

【課題】面積効率の良い高電圧の単極性ＥＳＤ保護デバイスを提供する。
【解決手段】ＥＳＤ保護デバイス３００は、ｐ型基板３０３と、基板内に形成され、カソード端子に接続されるｎ＋及びｐ＋コンタクト領域３１０、３１２を包含し、第１のｐウェル３０８−１と、基板内に形成され、アノード端子に接続されるｐ＋コンタクト領域３１１のみを包含する第２の別個のｐウェル３０８−２と、第１及び第２半導体領域を取り囲み且つこれら半導体領域を分離するように基板内に形成された、電気的にフローティングのアイソレーション構造３０４、３０６、３０７−２とを含む。カソード及びアノードの端子に、トリガー電圧レベルを上回る正電圧が印加されると、ＥＳＤ保護デバイスは、構造を通り抜ける低インピーダンス経路を提供してＥＳＤ電流を放電するよう、内在サイリスタをスナップバックモードに入らせる。 （もっと読む）

【課題】ＥＳＤ保護回路の面積を増大させることなく、サージに対する耐性に優れた半導体集積回路を実現する。
【解決手段】半導体集積回路は、互いに隣接する入出力セル１及び入出力セル２間には、アノードが入出力端子３に接続され、且つ、カソードが入出力端子７に接続されたサイリスタ１３と、カソードが入出力端子３に接続され、且つ、アノードが入出力端子７に接続されたサイリスタ１４とが構成されている。 （もっと読む）