半導体集積回路
【課題】レイアウト面積が増大を抑制しつつ、高電位入力から低電位出力を生成するトランジスタのＥＳＤ耐性を向上させる。
【解決手段】電源配線１１２、１１３間にはＰチャンネル電界効果トランジスタ１３１が接続され、電源配線１１３とＰチャンネル電界効果トランジスタ１３１のゲートとの間にはＰチャンネル電界効果トランジスタ１３２が接続され、異常電圧検出回路１４２は、第１の電圧Ｖ１と第３の電圧Ｖ３との電位差に基づいてＰチャンネル電界効果トランジスタ１３２をオン／オフ制御する。
【解決手段】電源配線１１２、１１３間にはＰチャンネル電界効果トランジスタ１３１が接続され、電源配線１１３とＰチャンネル電界効果トランジスタ１３１のゲートとの間にはＰチャンネル電界効果トランジスタ１３２が接続され、異常電圧検出回路１４２は、第１の電圧Ｖ１と第３の電圧Ｖ３との電位差に基づいてＰチャンネル電界効果トランジスタ１３２をオン／オフ制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は静電保護回路を備えた半導体集積回路に関する。
【背景技術】
【０００２】
半導体装置では、高電位入力から低電位出力を生成するレギュレータが搭載されたものがある。このレギュレータでは、高電位入力から低電位出力を生成するためにＰチャンネル電界効果トランジスタが用いられ、そのゲート電位は低電位電源が安定するようにフィードバック制御される。
【０００３】
このようなＰチャンネル電界効果トランジスタのＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）対策として、シリサイドブロックをドレイン層に挿入する方法がある。この方法では、Ｐチャンネル電界効果トランジスタの周囲長の増大に伴ってレイアウト面積が増大し、Ｐチャンネル電界効果トランジスタの周囲長が数万ｕｍに及ぶと、レイアウト面積の増大が著しかった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２０７６６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態の目的は、レイアウト面積の増大を抑制しつつ、高電位入力から低電位出力を生成するトランジスタのＥＳＤ耐性を向上させることが可能な半導体集積回路を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体集積回路によれば、第１の電源配線と、第２の電源配線と、第３の電源配線と、第１の静電保護回路と、第２の静電保護回路と、第１のトランジスタと、ゲート制御回路と、第２のトランジスタと、異常電圧検出回路とが設けられている。第１の電源配線は、第１の電圧を伝送する。第２の電源配線は、前記第１の電圧よりも高い第２の電圧を伝送する。第３の電源配線は、前記第２の電圧よりも高い第３の電圧を伝送する。第１の静電保護回路は、前記第１の電源配線と前記第２の電源配線との間に接続されている。第２の静電保護回路は、前記第１の電源配線と前記第３の電源配線との間に接続されている。第１のトランジスタは、前記第２の電源配線と前記第３の電源配線との間に接続されている。ゲート制御回路は、前記第２の電圧の検出結果に基づいて前記第１のトランジスタのゲート電位を制御する。第２のトランジスタは、前記第３の電源配線と前記第１のトランジスタのゲートとの間に接続されている。異常電圧検出回路は、前記第３の電圧の検出結果に基づいて前記第２のトランジスタをオン／オフ制御する。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１実施形態に係る電圧変換回路の概略構成を示すブロック図である。
【図２】図２は、図１の静電保護回路の電流電圧特性を示す図である。
【図３】図３は、図１の静電保護回路のクランプ電圧波形の時間変化を示す図である。
【図４】図４は、図１の異常電圧検出回路の構成例を示す回路図である。
【図５】図５は、図４の異常電圧検出回路の入出力特性を示す図である。
【図６】図６は、第２実施形態に係る電圧変換回路の概略構成を示すブロック図である。
【図７】図７は、第３実施形態に係る電圧変換回路の概略構成を示すブロック図である。
【図８】図８は、図７の異常電圧検出回路の構成例を示す回路図である。
【図９】図９は、第４実施形態に係る電圧変換回路の概略構成を示すブロック図である。
【発明を実施するための形態】
【０００８】
以下、実施形態に係る電圧変換回路について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１実施形態）
図１は、第１実施形態に係る電圧変換回路の概略構成を示すブロック図である。
図１において、パッド電極１０１には、第１の電圧Ｖ１を伝送する電源配線１１１が接続され、パッド電極１０２には、第２の電圧Ｖ２を伝送する電源配線１１２が接続され、パッド電極１０３には、第３の電圧Ｖ３を伝送する電源配線１１３が接続されている。なお、第２の電圧Ｖ２は第１の電圧Ｖ１よりも高くなるように設定し、第３の電圧Ｖ３は第２の電圧Ｖ２よりも高くなるように設定することができる。例えば、第１の電圧Ｖ１は接地電位、第２の電圧Ｖ２は１．２Ｖ、第３の電圧Ｖ３は３．３Ｖに設定することができる。
【００１０】
そして、電源配線１１１、１１２間には静電保護回路１２１が接続され、電源配線１１１、１１３間には静電保護回路１２２が接続されている。なお、静電保護回路１２２のクランプ電圧は静電保護回路１２１のクランプ電圧より高くすることができる。ここで、静電保護回路１２１には、ダイオードＤ１および静電保護素子Ｅ１が設けられ、静電保護回路１２２には、ダイオードＤ２および静電保護素子Ｅ２が設けられている。ダイオードＤ１、Ｄ２と静電保護素子Ｅ１、Ｅ２とは過電流に対して反応する極性を互いに異ならせることができる。なお、静電保護素子Ｅ１、Ｅ２は、例えば、多段接続されたダイオードまたはｇｇｎＭＯＳ（ｇａｔｅ ｇｒｏｕｎｄｅｄ ｎＭＯＳ）を用いることができる。そして、ダイオードＤ１および静電保護素子Ｅ１は電源配線１１１、１１２間に接続され、ダイオードＤ２および静電保護素子Ｅ２は電源配線１１１、１１３間に接続されている。
【００１１】
また、電源配線１１２、１１３間にはＰチャンネル電界効果トランジスタ１３１が接続され、電源配線１１３とＰチャンネル電界効果トランジスタ１３１のゲートとの間にはＰチャンネル電界効果トランジスタ１３２が接続されている。また、Ｐチャンネル電界効果トランジスタ１３１のゲートにはゲート制御回路１４１が接続され、Ｐチャンネル電界効果トランジスタ１３２のゲートには異常電圧検出回路１４２が接続されている。
【００１２】
ゲート制御回路１４１は、第２の電圧Ｖ２の検出結果に基づいてＰチャンネル電界効果トランジスタ１３１のゲート電位を制御することができる。異常電圧検出回路１４２は、第１の電圧Ｖ１と第３の電圧Ｖ３との電位差に基づいてＰチャンネル電界効果トランジスタ１３２をオン／オフ制御することができる。
【００１３】
図２は、図１の静電保護回路の電流電圧特性を示す図、図３は、図１の静電保護回路のクランプ電圧波形の時間変化を示す図である。なお、図２のＬ１は図１の静電保護回路１２１の電流電圧特性、Ｌ２は図１の静電保護回路１２２の電流電圧特性を示す。また、図３のＦ１は図１の静電保護回路１２１のクランプ電圧波形、Ｆ２は図１の静電保護回路１２２のクランプ電圧波形を示す。
図２および図３において、静電保護回路１２２のクランプ電圧ＶＲ２は静電保護回路１２１のクランプ電圧ＶＲ１より高くなっている。このため、静電保護回路１２１、１２２の動作時には、静電保護回路１２１、１２２間のクランプ電圧差ＶＲ２−ＶＲ１に対応した過電圧ＶＰがＰチャンネル電界効果トランジスタ１３１にかかる。
【００１４】
そして、図１において、電源配線１１１、１１２間の電圧は静電保護回路１２１にて監視され、電源配線１１１、１１２間に過電圧がかかると、静電保護回路１２１が動作することにより電源配線１１１、１１２間の電圧がクランプ電圧ＶＲ１にクランプされる。
【００１５】
また、電源配線１１１、１１３間の電圧は静電保護回路１２２にて監視され、電源配線１１１、１１３間に過電圧がかかると、静電保護回路１２２が動作することにより電源配線１１１、１１３間の電圧がクランプ電圧ＶＲ２にクランプされる。
【００１６】
また、電源配線１１１、１１３間の電圧は異常電圧検出回路１４２にて監視される。そして、電源配線１１１、１１３間の電圧が参照電圧以下の場合、Ｐチャンネル電界効果トランジスタ１３２のゲート電位はハイレベルに維持される。このため、Ｐチャンネル電界効果トランジスタ１３２はオフし、Ｐチャンネル電界効果トランジスタ１３１のゲートとソースの間が切り離される。一方、電源配線１１１、１１３間の電圧が参照電圧を超えると、Ｐチャンネル電界効果トランジスタ１３２のゲート電位はロウレベルに維持される。このため、Ｐチャンネル電界効果トランジスタ１３２はオンし、Ｐチャンネル電界効果トランジスタ１３１のゲートとソースの間が短絡される。
【００１７】
なお、異常電圧検出回路１４２の参照電圧は、定常状態での第３の電圧Ｖ３（例えば、３．３Ｖ）より大きく、Ｐチャンネル電界効果トランジスタ１３１のターンオン電圧より小さな値に設定することができる。
【００１８】
このため、電源配線１１１、１１３間に過電圧が入力された場合においても、Ｐチャンネル電界効果トランジスタ１３１のターンオン電圧に達する前にＰチャンネル電界効果トランジスタ１３１のゲートとソースの間を短絡させることができる。電界効果トランジスタのターンオン電圧はゲート−ソース間電圧に依存し、一般的にはゲートオフ（ゲート−ソース間電圧がゼロ）の時が最も高くなる。これらにより、Ｐチャンネル電界効果トランジスタ１３１のターンオン電圧は高くなっており、静電保護回路１２１、１２２の間のクランプ電圧差ＶＲ２−ＶＲ１が大きくなったとしてもゲートオフ時のＰチャンネル電界効果トランジスタ１３１のターンオン電圧まではスナップバックを防止することが可能となる。この結果、Ｐチャンネル電界効果トランジスタ１３１に過電圧ＶＰがかかった場合においても、Ｐチャンネル電界効果トランジスタ１３１のドレイン層にシリサイドブロックを挿入することなく、Ｐチャンネル電界効果トランジスタ１３１の破壊を抑制することができ、レイアウト面積が増大を抑制しつつ、Ｐチャンネル電界効果トランジスタ１３１のＥＳＤ耐性を向上させることができる。
【００１９】
例えば、Ｐチャンネル電界効果トランジスタ１３１のＥＳＤ耐性を向上させるために、Ｐチャンネル電界効果トランジスタ１３１のドレイン層にシリサイドブロックを挿入する方法では、シリサイドブロックが挿入されない時のＰチャンネル電界効果トランジスタ１３１のゲートとドレインコンタクトとの間の距離をＸとすると、シリサイドブロックが挿入された時では、Ｐチャンネル電界効果トランジスタ１３１のゲートとドレインコンタクトとの間の距離は一つの設計例としては（２／０．１２）Ｘ程度となる。このため、Ｐチャンネル電界効果トランジスタ１３１のドレイン層にシリサイドブロックを挿入する方法では、Ｐチャンネル電界効果トランジスタ１３１の周囲長が数万ｕｍに及ぶと、レイアウト面積の増大が著しい。
【００２０】
これに対して、Ｐチャンネル電界効果トランジスタ１３１に過電圧ＶＰがかかる前に、Ｐチャンネル電界効果トランジスタ１３１のゲート／ソース電圧を０Ｖに設定する方法では、Ｐチャンネル電界効果トランジスタ１３１のドレイン層にシリサイドブロックを挿入することなく、ＥＳＤ耐性を向上させることができ、レイアウト面積の増大を抑制することができる。
【００２１】
図４は、図１の異常電圧検出回路の構成例を示す回路図、図５は、図４の異常電圧検出回路の入出力特性を示す図である。
図４において、異常電圧検出回路１４１には、基準電圧生成回路２２０、過電圧検出回路２３０および出力バッファ２４０が設けられている。基準電圧生成回路２２０は、第３の電圧Ｖ３を分圧することにより基準電圧を生成することができる。過電圧検出回路２３０は、基準電圧生成回路２２０にて生成された基準電圧に基づいて過電圧を検出することができる。出力バッファ２４０は、過電圧検出回路２３０の出力を反転させることができる。
【００２２】
そして、基準電圧生成回路２２０、過電圧検出回路２３０および出力バッファ２４０は電源配線２１１、２１３間に接続されている。電源配線２１１にはパッド電極２０１が接続され、電源配線２１３にはパッド電極２０３が接続されている。また、電源配線２１１は第１の電圧Ｖ１を伝送し、電源配線２１３は第３の電圧Ｖ３を伝送することができる。
【００２３】
具体的には、基準電圧生成回路２２０には、Ｐチャンネル電界効果トランジスタ２２１〜２２７が設けられている。ここで、各Ｐチャンネル電界効果トランジスタ２２１〜２２７は、自己のゲートがドレインに接続されることでダイオード接続されている。そして、このダイオード接続されたＰチャンネル電界効果トランジスタ２２１〜２２７は直列接続されている。また、初段のＰチャンネル電界効果トランジスタ２２１のソースは電源配線２１３に接続され、最終段のＰチャンネル電界効果トランジスタ２２７のソースは電源配線２１１に接続されている。
【００２４】
過電圧検出回路２３０には、Ｐチャンネル電界効果トランジスタ２３１、２３２およびＮチャンネル電界効果トランジスタ２３３、２３４が設けられている。ここで、各Ｐチャンネル電界効果トランジスタ２３１は、自己のゲートがドレインに接続されることでダイオード接続されている。そして、Ｐチャンネル電界効果トランジスタ２３１、２３２およびＮチャンネル電界効果トランジスタ２３３、２３４は直列接続されている。また、Ｐチャンネル電界効果トランジスタ２３１のソースは電源配線２１３に接続され、Ｎチャンネル電界効果トランジスタ２３４のソースは電源配線２１１に接続されている。Ｐチャンネル電界効果トランジスタ２３２のゲートは、３段目のＰチャンネル電界効果トランジスタ２２３のドレインに接続されている。Ｎチャンネル電界効果トランジスタ２３３、２３４のゲートは、６段目のＰチャンネル電界効果トランジスタ２２６のドレインに接続されている。
【００２５】
出力バッファ２４０には、Ｐチャンネル電界効果トランジスタ２４１およびＮチャンネル電界効果トランジスタ２４２が設けられている。そして、Ｐチャンネル電界効果トランジスタ２４１およびＮチャンネル電界効果トランジスタ２４２は直列接続されている。また、Ｐチャンネル電界効果トランジスタ２４１のソースは電源配線２１３に接続され、Ｎチャンネル電界効果トランジスタ２４２のソースは電源配線２１１に接続されている。また、Ｐチャンネル電界効果トランジスタ２４１およびＮチャンネル電界効果トランジスタ２４２のゲートは、Ｐチャンネル電界効果トランジスタ２３２とＮチャンネル電界効果トランジスタ２３３との接続点Ａに接続されている。
【００２６】
なお、Ｐチャンネル電界効果トランジスタ２３１、２３２はＮチャンネル電界効果トランジスタ２３３、２３４よりも駆動力を大きくすることができる。Ｐチャンネル電界効果トランジスタ２４１はＮチャンネル電界効果トランジスタ２４２よりも駆動力を大きくすることができる。例えば、Ｐチャンネル電界効果トランジスタ２２１〜２２７、Ｎチャンネル電界効果トランジスタ２３３、２３４、２４２のゲート幅は１μｍ、Ｐチャンネル電界効果トランジスタ２４１のゲート幅は２μｍ、Ｐチャンネル電界効果トランジスタ２３１のゲート幅は１０μｍ、Ｐチャンネル電界効果トランジスタ２３２のゲート幅は２０μｍに設定することができる。
【００２７】
そして、電源配線２１１、２１３間の入力電圧ＶｉｎはＰチャンネル電界効果トランジスタ２２１〜２２７にて順次分圧され、３段目の分圧電圧がＰチャンネル電界効果トランジスタ２３２のゲートに印加され、６段目の分圧電圧がＮチャンネル電界効果トランジスタ２３３、２３４のゲートに印加される。
【００２８】
ここで、入力電圧Ｖｉｎが定常電圧（例えば、３．３Ｖ）の場合、Ｐチャンネル電界効果トランジスタ２３２のゲート電位がソース電位に対して十分下がらないので、Ｐチャンネル電界効果トランジスタ２３２はオフし、Ｎチャンネル電界効果トランジスタ２３３、２３４はオンする。このため、接続点Ａの電位がロウレベルになり、Ｐチャンネル電界効果トランジスタ２４１がオンすることで、図５に示すように、入力電圧Ｖｉｎに相当する電圧が出力バッファ２４０を介して出力電圧Ｖｏｕｔとして出力される。
【００２９】
一方、入力電圧Ｖｉｎとして過電圧（例えば、５Ｖ以上の電圧）が入力された場合、Ｐチャンネル電界効果トランジスタ２３２のゲート電位がソース電位に対して十分に下がるので、Ｐチャンネル電界効果トランジスタ２３２はオンする。この時、Ｎチャンネル電界効果トランジスタ２３３、２３４のゲートには６段目の分圧電圧が入力され、３段目の分圧電圧が入力される場合に比べてゲート電圧が浅くなるとともに、Ｎチャンネル電界効果トランジスタ２３３、２３４はＰチャンネル電界効果トランジスタ２３２に比べて駆動力が小さい。このため、Ｐチャンネル電界効果トランジスタ２３２を介して接続点Ａの電位を引き上げる作用の方がＮチャンネル電界効果トランジスタ２３３、２３４を介して接続点Ａの電位を引き下げる作用よりも強く働き、接続点Ａの電位はハイレベルになる。そして、図５に示すように、接続点Ａの電位が出力バッファ２４０にて反転されることで出力電圧Ｖｏｕｔがロウレベルになり、図１のＰチャンネル電界効果トランジスタ１３２のゲートに入力される。
【００３０】
これにより、図１の電源配線１１１、１１３間に入力された過電圧を検出させることができ、図１のＰチャンネル電界効果トランジスタ１３２をオンさせることが可能となることから、Ｐチャンネル電界効果トランジスタ１３１のゲート／ソース電圧を０Ｖに設定することができる。Ｐチャンネル電界効果トランジスタ１３１はゲートはオフ状態となっているのでターンオン電圧が高くなっており、静電保護回路１２１、１２２の間のクランプ電圧差ＶＲ２−ＶＲ１が大きくなったとしてもゲートオフ時のＰチャンネル電界効果トランジスタ１３１のターンオン電圧まではスナップバックを防止することが可能となる。
【００３１】
また、ダイオード接続された複数のＰチャンネル電界効果トランジスタ２２１〜２２７を直列接続することにより、基準電圧をきめ細かく設定することが可能となるとともに、スタンバイリークを低減することができる。
【００３２】
また、Ｐチャンネル電界効果トランジスタ２３１、２３２およびＮチャンネル電界効果トランジスタ２３３、２３４は直列接続することにより、スタンバイリークを低減することができる。
【００３３】
なお、図４の例では、Ｐチャンネル電界効果トランジスタ２２１〜２２７を７段接続する方法について説明したが、Ｎ（Ｎは３以上の整数）段に渡って直列接続されたＮ個のダイオードを用いるようにしてもよい。
【００３４】
また、図４の例では、３段目の分圧電圧に基づいてＰチャンネル電界効果トランジスタ２３２のゲート電圧を制御し、６段目の分圧電圧に基づいてＮチャンネル電界効果トランジスタ２３３、２３４のゲート電圧を制御する方法について説明したが、直列接続されたＮ個のダイオードのｉ（ｉは１以上Ｎ−１以下の整数）段目の出力に基づいてＰチャンネル電界効果トランジスタ２３２のゲート電圧を制御し、ｊ（ｊはｉ＋１以上Ｎ以下の整数）段目の出力に基づいてＮチャンネル電界効果トランジスタ２３３、２３４のゲート電圧を制御するようにしてもよい。
【００３５】
（第２実施形態）
図６は、第２実施形態に係る電圧変換回路の概略構成を示すブロック図である。
図６において、パッド電極３０１には、第１の電圧Ｖ１を伝送する電源配線３１１が接続され、パッド電極３０２には、第２の電圧Ｖ２を伝送する電源配線３１２が接続され、パッド電極３０３には、第３の電圧Ｖ３を伝送する電源配線３１３が接続されている。
【００３６】
そして、電源配線３１１、３１２間には静電保護回路３２１が接続され、電源配線３１１、３１３間には静電保護回路３２２が接続されている。ここで、静電保護回路３２１には、ダイオードＤ１および静電保護素子Ｅ１が設けられている。静電保護回路３２２には、ダイオードＤ２、Ｎチャンネル電界効果トランジスタＭ１、インバータＩＶ１〜ＩＶ３、抵抗Ｒ１およびコンデンサＣ１が設けられている。静電保護回路３２２は公知の手法によって構成される（ＵＳＰ５２３９４４０）。
【００３７】
そして、Ｎチャンネル電界効果トランジスタＭ１は電源配線３１１、３１３間に接続されている。また、抵抗Ｒ１とコンデンサＣ１とは直列接続され、このＲＣ直列回路は電源配線３１１、３１３間に接続されている。抵抗Ｒ１とコンデンサＣ１との接続点は、インバータＩＶ１〜ＩＶ３を順次介してＮチャンネル電界効果トランジスタＭ１のゲートに接続されている。
【００３８】
また、電源配線３１２、３１３間にはＰチャンネル電界効果トランジスタ３３１が接続され、電源配線３１３とＰチャンネル電界効果トランジスタ３３１のゲートとの間にはＰチャンネル電界効果トランジスタ３３２が接続されている。また、Ｐチャンネル電界効果トランジスタ３３１のゲートにはゲート制御回路３４１が接続され、Ｐチャンネル電界効果トランジスタ３３２のゲートにはインバータＩＶ２の出力端子が接続されている。ゲート制御回路３４１は、第２の電圧Ｖ２の検出結果に基づいてＰチャンネル電界効果トランジスタ３３１のゲート電位を制御することができる。
【００３９】
そして、Ｐチャンネル電界効果トランジスタ３３１を介して第３の電圧Ｖ３が降下されることで第２の電圧Ｖ２が生成され、電源配線３１２に印加される。ここで、ゲート制御回路３４１において電源配線３１２の電圧が監視され、電源配線３１２の電圧が第２の電圧Ｖ２に一致するようにＰチャンネル電界効果トランジスタ３３１のゲート電位が制御される。
【００４０】
また、電源配線３１１、３１２間の電圧は静電保護回路３２１にて監視され、電源配線３１１、３１２間に過電圧がかかると、静電保護回路３２１が動作することにより電源配線３１１、３１２間の電圧がクランプ電圧ＶＲ１にクランプされる。
【００４１】
また、電源配線３１１、３１３間の電圧は静電保護回路３２２にて監視されている。電源配線３１１に対して電源配線３１３が昇圧されると、静電保護回路３２２はその立ち上がりを検出し保護動作を開始し、電源配線３１１、３１３間の電圧がクランプ電圧ＶＲ２にクランプされる。
【００４２】
ここで、静電保護回路３２２において、第１の電圧Ｖ１と第３の電圧Ｖ３との電位差が定常状態（例えば、３．３Ｖ）の場合、インバータＩＶ１の入力電位はハイレベルになる。このため、Ｎチャンネル電界効果トランジスタＭ１のゲート電位がロウレベルになり、Ｎチャンネル電界効果トランジスタＭ１はオフする。また、インバータＩＶ１の入力電位がハイレベルになると、インバータＩＶ２の出力電位はハイレベルになり、Ｐチャンネル電界効果トランジスタ３３２がオフすることで、Ｐチャンネル電界効果トランジスタ３３１のゲートは通常動作状態においては静電保護回路３２２の影響を受けることなく、ゲート制御回路３４１からの制御信号を受け取るのみとなる。
【００４３】
一方、電源配線３１３に過電圧が入力され、第３の電圧Ｖ３が大きくなると、抵抗Ｒ１とコンデンサＣ１で決まる時定数に応じてインバータＩＶ１の入力電位が第３の電圧Ｖ３に追従し、その間はインバータＩＶ１の入力電位が電源配線３１３の電圧より低くなる。このため、インバータＩＶ２の出力電位は電源配線３１１の電圧と同等の電圧になり、Ｐチャンネル電界効果トランジスタ３３２がオンすることで、Ｐチャンネル電界効果トランジスタ３３１のゲートとソースの間が短絡される。また、インバータＩＶ２の出力電位が電源配線３１１の電圧と同等になると、インバータＩＶ３の出力電位は電源配線３１３の電圧と同等の電圧になり、Ｎチャンネル電界効果トランジスタＭ１がオンすることで、電源配線３１１、３１３間の電圧がクランプされる。
【００４４】
これにより、静電保護回路３２２の内部電圧に基づいてＰチャンネル電界効果トランジスタ３３２をオン／オフ制御させることができ、図１の異常電圧検出回路１４２を省略することが可能となることから、チップ面積を削減できる。
【００４５】
（第３実施形態）
図７は、第３実施形態に係る電圧変換回路の概略構成を示すブロック図である。
図７において、パッド電極４０１には、第１の電圧Ｖ１を伝送する電源配線４１１が接続され、パッド電極４０２には、第２の電圧Ｖ２を伝送する電源配線４１２が接続され、パッド電極４０３には、第３の電圧Ｖ３を伝送する電源配線４１３が接続されている。
【００４６】
そして、電源配線４１１、４１２間には静電保護回路４２１が接続され、電源配線４１１、４１３間には静電保護回路４２２が接続されている。ここで、静電保護回路４２１には、ダイオードＤ１および静電保護素子Ｅ１が設けられ、静電保護回路４２２には、ダイオードＤ２および静電保護素子Ｅ２が設けられている。
【００４７】
また、電源配線４１２、４１３間にはＮチャンネル電界効果トランジスタ４３１が接続され、電源配線４１１とＮチャンネル電界効果トランジスタ４３１のゲートとの間にはＮチャンネル電界効果トランジスタ４３２が接続されている。また、Ｎチャンネル電界効果トランジスタ４３１のゲートにはゲート制御回路４４１が接続され、Ｎチャンネル電界効果トランジスタ４３２のゲートには異常電圧検出回路４４２が接続されている。
【００４８】
ゲート制御回路４４１は、第２の電圧Ｖ２の検出結果に基づいてＮチャンネル電界効果トランジスタ４３１のゲート電位を制御することができる。異常電圧検出回路４４２は、第１の電圧Ｖ１と第３の電圧Ｖ３との電位差に基づいてＮチャンネル電界効果トランジスタ４３２をオン／オフ制御することができる。
【００４９】
そして、Ｎチャンネル電界効果トランジスタ４３１を介して第３の電圧Ｖ３が降下されることで第２の電圧Ｖ２が生成され、電源配線４１２に印加される。ここで、ゲート制御回路４４１において電源配線４１２の電圧が監視され、電源配線４１２の電圧が第２の電圧Ｖ２に一致するようにＰチャンネル電界効果トランジスタ４３１のゲート電位が制御される。
【００５０】
また、電源配線４１１、４１２間の電圧は静電保護回路４２１にて監視され、電源配線４１１、４１２間に過電圧がかかると、静電保護回路４２１が動作することにより電源配線４１１、４１２間の電圧がクランプ電圧ＶＲ１にクランプされる。
【００５１】
また、電源配線４１１、４１３間の電圧は静電保護回路４２２にて監視され、電源配線４１１、４１３間に過電圧がかかると、静電保護回路４２２が動作することにより電源配線４１１、４１３間の電圧がクランプ電圧ＶＲ２にクランプされる。
【００５２】
また、電源配線４１１、４１３間の電圧は異常電圧検出回路４４２にて監視される。そして、電源配線４１１、４１３間の電圧が参照電圧以下の場合、Ｎチャンネル電界効果トランジスタ４３２のゲート電位はロウレベルに維持される。このため、Ｎチャンネル電界効果トランジスタ４３２はオフし、Ｎチャンネル電界効果トランジスタ４３１のゲートとソースの間が切り離される。一方、電源配線４１１、４１３間の電圧が参照電圧を超えると、Ｎチャンネル電界効果トランジスタ４３２のゲート電位はハイレベルに維持される。このため、Ｎチャンネル電界効果トランジスタ４３２はオンし、Ｎチャンネル電界効果トランジスタ４３１のゲートとソースの間が短絡される。
【００５３】
なお、異常電圧検出回路４４２の参照電圧は、定常状態での第３の電圧Ｖ３（例えば、３．３Ｖ）より大きく、Ｎチャンネル電界効果トランジスタ４３１のターンオン電圧より小さな値に設定することができる。
【００５４】
これにより、レギュレーショントランジスタとしてＮチャンネル電界効果トランジスタ４３１が用いられている場合においても、Ｎチャンネル電界効果トランジスタ４３１のターンオン電圧に達する前にＮチャンネル電界効果トランジスタ４３１のゲートとソースの間を短絡させることができ、レイアウト面積の増大を抑制しつつ、Ｎチャンネル電界効果トランジスタ４３１のＥＳＤ耐性を向上させることができる。
【００５５】
図８は、図７の異常電圧検出回路の構成例を示す回路図である。
図８において、異常電圧検出回路４４２には、基準電圧生成回路５２０、過電圧検出回路５３０および出力バッファ５４０、５５０が設けられている。なお、基準電圧生成回路５２０、過電圧検出回路５３０および出力バッファ５４０は、図４の基準電圧生成回路２２０、過電圧検出回路２３０、出力バッファ２４０と同様に構成することができる。ここで、基準電圧生成回路５２０には、Ｐチャンネル電界効果トランジスタ５２１〜５２７が設けられている。過電圧検出回路５３０には、Ｐチャンネル電界効果トランジスタ５３１、５３２およびＮチャンネル電界効果トランジスタ５３３、５３４が設けられている。出力バッファ５４０には、Ｐチャンネル電界効果トランジスタ５４１およびＮチャンネル電界効果トランジスタ５４２が設けられている。出力バッファ５５０は、出力バッファ５４０の出力を反転させることができる。
【００５６】
電源配線５１１にはパッド電極５０１が接続され、電源配線５１３にはパッド電極５０３が接続されている。また、電源配線５１１は第１の電圧Ｖ１を伝送し、電源配線５１３は第３の電圧Ｖ３を伝送することができる。
【００５７】
なお、出力バッファ５５０は出力バッファ５４０と同様に構成することができる。そして、出力バッファ５５０は電源配線５１１、５１３間に接続されている。
【００５８】
具体的には、出力バッファ５５０には、Ｐチャンネル電界効果トランジスタ５５１およびＮチャンネル電界効果トランジスタ５５２が設けられている。そして、Ｐチャンネル電界効果トランジスタ５５１およびＮチャンネル電界効果トランジスタ５５２は直列接続されている。また、Ｐチャンネル電界効果トランジスタ５５１のソースは電源配線５１３に接続され、Ｎチャンネル電界効果トランジスタ５５２のソースは電源配線５１１に接続されている。また、Ｐチャンネル電界効果トランジスタ５５１およびＮチャンネル電界効果トランジスタ５５２のゲートは、Ｐチャンネル電界効果トランジスタ５４１とＮチャンネル電界効果トランジスタ５４２との接続点Ｂに接続されている。
【００５９】
そして、図４の構成と同様に、出力バッファ５４０からは出力電圧Ｖｏｕｔが出力され、出力電圧Ｖｏｕｔが出力バッファ５５０にて反転されることで出力電圧Ｖｏｕｔｂが生成される。
【００６０】
これにより、電源配線５１３に過電圧が入力された場合、Ｎチャンネル電界効果トランジスタ４３２のゲート電位をハイレベルに設定することができ、Ｎチャンネル電界効果トランジスタ４３２をオンさせることができる。このため、レギュレーショントランジスタとしてＮチャンネル電界効果トランジスタ４３１が用いられている場合においても、Ｎチャンネル電界効果トランジスタ４３１のゲート−ソース間電圧をゼロとし、ターンオン電圧を高くすることができるため、Ｎチャンネル電界効果トランジスタ４３１のスナップバックによる過電流破壊を抑制できる。
【００６１】
（第４実施形態）
図９は、第４実施形態に係る電圧変換回路の概略構成を示すブロック図である。
図９において、パッド電極６０１には、第１の電圧Ｖ１を伝送する電源配線６１１が接続され、パッド電極６０２には、第２の電圧Ｖ２を伝送する電源配線６１２が接続され、パッド電極６０３には、第３の電圧Ｖ３を伝送する電源配線６１３が接続されている。
【００６２】
そして、電源配線６１１、６１２間には静電保護回路６２１が接続され、電源配線６１１、６１３間には静電保護回路６２２が接続されている。なお、静電保護回路６２１は、図６の静電保護回路３２１と同様に構成することができる。静電保護回路６２２は、図６の静電保護回路３２２と同様に構成することができる。
【００６３】
また、電源配線６１２、６１３間にはＮチャンネル電界効果トランジスタ６３１が接続され、電源配線６１３とＰチャンネル電界効果トランジスタ６３１のゲートとの間にはＮチャンネル電界効果トランジスタ６３２が接続されている。また、Ｎチャンネル電界効果トランジスタ６３１のゲートにはゲート制御回路６４１が接続され、Ｎチャンネル電界効果トランジスタ６３２のゲートにはインバータＩＶ２の出力端子が接続されている。ゲート制御回路６４１は、第２の電圧Ｖ３の検出結果に基づいてＮチャンネル電界効果トランジスタ６３１のゲート電位を制御することができる。
【００６４】
そして、Ｎチャンネル電界効果トランジスタ６３１を介して第３の電圧Ｖ３が降下されることで第２の電圧Ｖ２が生成され、電源配線６１２に印加される。ここで、ゲート制御回路６４１において電源配線６１２の電圧が監視され、電源配線６１２の電圧が第２の電圧Ｖ２に一致するようにＮチャンネル電界効果トランジスタ６３１のゲート電位が制御される。
【００６５】
また、電源配線６１１、６１２間の電圧は静電保護回路６２１にて監視され、電源配線６１１、６１２間に過電圧がかかると、静電保護回路６２１が動作することにより電源配線６１１、６１２間の電圧がクランプ電圧ＶＲ１にクランプされる。
【００６６】
また、電源配線６１１、６１３間の電圧は静電保護回路６２２にて監視され、電源配線６１１、６１３間に過電圧がかかると、静電保護回路６２２が動作することにより電源配線６１１、６１３間の電圧がクランプ電圧ＶＲ２にクランプされる。
【００６７】
ここで、静電保護回路６２２において、第１の電圧Ｖ１と第３の電圧Ｖ３との電位差が定常状態（例えば、３．３Ｖ）の場合、インバータＩＶ１の入力電位はハイレベルになる。このため、Ｎチャンネル電界効果トランジスタＭ１のゲート電位がロウレベルになり、Ｎチャンネル電界効果トランジスタＭ１はオフする。また、インバータＩＶ１の入力電位がハイレベルになると、インバータＩＶ３の出力電位はロウレベルになり、Ｎチャンネル電界効果トランジスタ６３２がオフすることで、Ｎチャンネル電界効果トランジスタ６３１のゲートとソースの間が切り離される。
【００６８】
一方、電源配線６１３に過電圧が入力され、第３の電圧Ｖ３が大きくなると、抵抗Ｒ１とコンデンサＣ１で決まる時定数に応じてインバータＩＶ１の入力電位が第３の電圧Ｖ３に追従し、その間はインバータＩＶ１の入力電位が電源配線６１３の電圧より低くなる。このため、インバータＩＶ３の出力電位は電源配線６１１の電圧と同等の電圧となり、Ｎチャンネル電界効果トランジスタ６３２がオンすることで、Ｎチャンネル電界効果トランジスタ６３１のゲートとソースの間が短絡される。また、インバータＩＶ３の出力電位が電源配線６１１の電圧と同等の電圧となると、Ｎチャンネル電界効果トランジスタＭ１がオンすることで、電源配線６１１、６１３間の電圧がクランプされる。
【００６９】
これにより、静電保護回路６２２の内部電圧に基づいてＮチャンネル電界効果トランジスタ６３２をオン／オフ制御させることができ、図７の異常電圧検出回路４４２を省略することが可能となることから、チップ面積を削減できる。
【００７０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７１】
１０１〜１０３、２０１、２０３、３０１〜３０３、４０１〜４０３、５０１、５０３、６０１〜６０３ パッド電極、１１１〜１１３、２１１、２１３、３１１〜３１３、４１１〜４１３、５１１、５１３、６１１〜６１３ 電源配線、１２１、１２２、３２１、３２２、４２１、４２２、６２１、６２２ 静電保護回路、１３１、１３２、２２１〜２２７、２３１、２３２、２４１、３３１、３３２、５２１〜５２７、５３１、５３２、５４１、５５１ Ｐチャンネル電界効果トランジスタ、１４１、３４１、４４１、６４１ ゲート制御回路、１４２、４４２ 異常電圧検出回路、Ｄ１、Ｄ２ ダイオード、Ｅ１、Ｅ２ 静電保護素子、２２０ 基準電圧生成回路、２３０ 過電圧検出回路、２４０ 出力バッファ、ＩＶ１〜ＩＶ３ インバータ、Ｒ１ 抵抗、Ｃ１ コンデンサ、２３３、２３４、２４２、４３１、４３２、５３３、５３４、５４２、５５２、６３１、６３２、Ｍ１ Ｎチャンネル電界効果トランジスタ
【技術分野】
【０００１】
本発明の実施形態は静電保護回路を備えた半導体集積回路に関する。
【背景技術】
【０００２】
半導体装置では、高電位入力から低電位出力を生成するレギュレータが搭載されたものがある。このレギュレータでは、高電位入力から低電位出力を生成するためにＰチャンネル電界効果トランジスタが用いられ、そのゲート電位は低電位電源が安定するようにフィードバック制御される。
【０００３】
このようなＰチャンネル電界効果トランジスタのＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）対策として、シリサイドブロックをドレイン層に挿入する方法がある。この方法では、Ｐチャンネル電界効果トランジスタの周囲長の増大に伴ってレイアウト面積が増大し、Ｐチャンネル電界効果トランジスタの周囲長が数万ｕｍに及ぶと、レイアウト面積の増大が著しかった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２０７６６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態の目的は、レイアウト面積の増大を抑制しつつ、高電位入力から低電位出力を生成するトランジスタのＥＳＤ耐性を向上させることが可能な半導体集積回路を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体集積回路によれば、第１の電源配線と、第２の電源配線と、第３の電源配線と、第１の静電保護回路と、第２の静電保護回路と、第１のトランジスタと、ゲート制御回路と、第２のトランジスタと、異常電圧検出回路とが設けられている。第１の電源配線は、第１の電圧を伝送する。第２の電源配線は、前記第１の電圧よりも高い第２の電圧を伝送する。第３の電源配線は、前記第２の電圧よりも高い第３の電圧を伝送する。第１の静電保護回路は、前記第１の電源配線と前記第２の電源配線との間に接続されている。第２の静電保護回路は、前記第１の電源配線と前記第３の電源配線との間に接続されている。第１のトランジスタは、前記第２の電源配線と前記第３の電源配線との間に接続されている。ゲート制御回路は、前記第２の電圧の検出結果に基づいて前記第１のトランジスタのゲート電位を制御する。第２のトランジスタは、前記第３の電源配線と前記第１のトランジスタのゲートとの間に接続されている。異常電圧検出回路は、前記第３の電圧の検出結果に基づいて前記第２のトランジスタをオン／オフ制御する。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１実施形態に係る電圧変換回路の概略構成を示すブロック図である。
【図２】図２は、図１の静電保護回路の電流電圧特性を示す図である。
【図３】図３は、図１の静電保護回路のクランプ電圧波形の時間変化を示す図である。
【図４】図４は、図１の異常電圧検出回路の構成例を示す回路図である。
【図５】図５は、図４の異常電圧検出回路の入出力特性を示す図である。
【図６】図６は、第２実施形態に係る電圧変換回路の概略構成を示すブロック図である。
【図７】図７は、第３実施形態に係る電圧変換回路の概略構成を示すブロック図である。
【図８】図８は、図７の異常電圧検出回路の構成例を示す回路図である。
【図９】図９は、第４実施形態に係る電圧変換回路の概略構成を示すブロック図である。
【発明を実施するための形態】
【０００８】
以下、実施形態に係る電圧変換回路について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１実施形態）
図１は、第１実施形態に係る電圧変換回路の概略構成を示すブロック図である。
図１において、パッド電極１０１には、第１の電圧Ｖ１を伝送する電源配線１１１が接続され、パッド電極１０２には、第２の電圧Ｖ２を伝送する電源配線１１２が接続され、パッド電極１０３には、第３の電圧Ｖ３を伝送する電源配線１１３が接続されている。なお、第２の電圧Ｖ２は第１の電圧Ｖ１よりも高くなるように設定し、第３の電圧Ｖ３は第２の電圧Ｖ２よりも高くなるように設定することができる。例えば、第１の電圧Ｖ１は接地電位、第２の電圧Ｖ２は１．２Ｖ、第３の電圧Ｖ３は３．３Ｖに設定することができる。
【００１０】
そして、電源配線１１１、１１２間には静電保護回路１２１が接続され、電源配線１１１、１１３間には静電保護回路１２２が接続されている。なお、静電保護回路１２２のクランプ電圧は静電保護回路１２１のクランプ電圧より高くすることができる。ここで、静電保護回路１２１には、ダイオードＤ１および静電保護素子Ｅ１が設けられ、静電保護回路１２２には、ダイオードＤ２および静電保護素子Ｅ２が設けられている。ダイオードＤ１、Ｄ２と静電保護素子Ｅ１、Ｅ２とは過電流に対して反応する極性を互いに異ならせることができる。なお、静電保護素子Ｅ１、Ｅ２は、例えば、多段接続されたダイオードまたはｇｇｎＭＯＳ（ｇａｔｅ ｇｒｏｕｎｄｅｄ ｎＭＯＳ）を用いることができる。そして、ダイオードＤ１および静電保護素子Ｅ１は電源配線１１１、１１２間に接続され、ダイオードＤ２および静電保護素子Ｅ２は電源配線１１１、１１３間に接続されている。
【００１１】
また、電源配線１１２、１１３間にはＰチャンネル電界効果トランジスタ１３１が接続され、電源配線１１３とＰチャンネル電界効果トランジスタ１３１のゲートとの間にはＰチャンネル電界効果トランジスタ１３２が接続されている。また、Ｐチャンネル電界効果トランジスタ１３１のゲートにはゲート制御回路１４１が接続され、Ｐチャンネル電界効果トランジスタ１３２のゲートには異常電圧検出回路１４２が接続されている。
【００１２】
ゲート制御回路１４１は、第２の電圧Ｖ２の検出結果に基づいてＰチャンネル電界効果トランジスタ１３１のゲート電位を制御することができる。異常電圧検出回路１４２は、第１の電圧Ｖ１と第３の電圧Ｖ３との電位差に基づいてＰチャンネル電界効果トランジスタ１３２をオン／オフ制御することができる。
【００１３】
図２は、図１の静電保護回路の電流電圧特性を示す図、図３は、図１の静電保護回路のクランプ電圧波形の時間変化を示す図である。なお、図２のＬ１は図１の静電保護回路１２１の電流電圧特性、Ｌ２は図１の静電保護回路１２２の電流電圧特性を示す。また、図３のＦ１は図１の静電保護回路１２１のクランプ電圧波形、Ｆ２は図１の静電保護回路１２２のクランプ電圧波形を示す。
図２および図３において、静電保護回路１２２のクランプ電圧ＶＲ２は静電保護回路１２１のクランプ電圧ＶＲ１より高くなっている。このため、静電保護回路１２１、１２２の動作時には、静電保護回路１２１、１２２間のクランプ電圧差ＶＲ２−ＶＲ１に対応した過電圧ＶＰがＰチャンネル電界効果トランジスタ１３１にかかる。
【００１４】
そして、図１において、電源配線１１１、１１２間の電圧は静電保護回路１２１にて監視され、電源配線１１１、１１２間に過電圧がかかると、静電保護回路１２１が動作することにより電源配線１１１、１１２間の電圧がクランプ電圧ＶＲ１にクランプされる。
【００１５】
また、電源配線１１１、１１３間の電圧は静電保護回路１２２にて監視され、電源配線１１１、１１３間に過電圧がかかると、静電保護回路１２２が動作することにより電源配線１１１、１１３間の電圧がクランプ電圧ＶＲ２にクランプされる。
【００１６】
また、電源配線１１１、１１３間の電圧は異常電圧検出回路１４２にて監視される。そして、電源配線１１１、１１３間の電圧が参照電圧以下の場合、Ｐチャンネル電界効果トランジスタ１３２のゲート電位はハイレベルに維持される。このため、Ｐチャンネル電界効果トランジスタ１３２はオフし、Ｐチャンネル電界効果トランジスタ１３１のゲートとソースの間が切り離される。一方、電源配線１１１、１１３間の電圧が参照電圧を超えると、Ｐチャンネル電界効果トランジスタ１３２のゲート電位はロウレベルに維持される。このため、Ｐチャンネル電界効果トランジスタ１３２はオンし、Ｐチャンネル電界効果トランジスタ１３１のゲートとソースの間が短絡される。
【００１７】
なお、異常電圧検出回路１４２の参照電圧は、定常状態での第３の電圧Ｖ３（例えば、３．３Ｖ）より大きく、Ｐチャンネル電界効果トランジスタ１３１のターンオン電圧より小さな値に設定することができる。
【００１８】
このため、電源配線１１１、１１３間に過電圧が入力された場合においても、Ｐチャンネル電界効果トランジスタ１３１のターンオン電圧に達する前にＰチャンネル電界効果トランジスタ１３１のゲートとソースの間を短絡させることができる。電界効果トランジスタのターンオン電圧はゲート−ソース間電圧に依存し、一般的にはゲートオフ（ゲート−ソース間電圧がゼロ）の時が最も高くなる。これらにより、Ｐチャンネル電界効果トランジスタ１３１のターンオン電圧は高くなっており、静電保護回路１２１、１２２の間のクランプ電圧差ＶＲ２−ＶＲ１が大きくなったとしてもゲートオフ時のＰチャンネル電界効果トランジスタ１３１のターンオン電圧まではスナップバックを防止することが可能となる。この結果、Ｐチャンネル電界効果トランジスタ１３１に過電圧ＶＰがかかった場合においても、Ｐチャンネル電界効果トランジスタ１３１のドレイン層にシリサイドブロックを挿入することなく、Ｐチャンネル電界効果トランジスタ１３１の破壊を抑制することができ、レイアウト面積が増大を抑制しつつ、Ｐチャンネル電界効果トランジスタ１３１のＥＳＤ耐性を向上させることができる。
【００１９】
例えば、Ｐチャンネル電界効果トランジスタ１３１のＥＳＤ耐性を向上させるために、Ｐチャンネル電界効果トランジスタ１３１のドレイン層にシリサイドブロックを挿入する方法では、シリサイドブロックが挿入されない時のＰチャンネル電界効果トランジスタ１３１のゲートとドレインコンタクトとの間の距離をＸとすると、シリサイドブロックが挿入された時では、Ｐチャンネル電界効果トランジスタ１３１のゲートとドレインコンタクトとの間の距離は一つの設計例としては（２／０．１２）Ｘ程度となる。このため、Ｐチャンネル電界効果トランジスタ１３１のドレイン層にシリサイドブロックを挿入する方法では、Ｐチャンネル電界効果トランジスタ１３１の周囲長が数万ｕｍに及ぶと、レイアウト面積の増大が著しい。
【００２０】
これに対して、Ｐチャンネル電界効果トランジスタ１３１に過電圧ＶＰがかかる前に、Ｐチャンネル電界効果トランジスタ１３１のゲート／ソース電圧を０Ｖに設定する方法では、Ｐチャンネル電界効果トランジスタ１３１のドレイン層にシリサイドブロックを挿入することなく、ＥＳＤ耐性を向上させることができ、レイアウト面積の増大を抑制することができる。
【００２１】
図４は、図１の異常電圧検出回路の構成例を示す回路図、図５は、図４の異常電圧検出回路の入出力特性を示す図である。
図４において、異常電圧検出回路１４１には、基準電圧生成回路２２０、過電圧検出回路２３０および出力バッファ２４０が設けられている。基準電圧生成回路２２０は、第３の電圧Ｖ３を分圧することにより基準電圧を生成することができる。過電圧検出回路２３０は、基準電圧生成回路２２０にて生成された基準電圧に基づいて過電圧を検出することができる。出力バッファ２４０は、過電圧検出回路２３０の出力を反転させることができる。
【００２２】
そして、基準電圧生成回路２２０、過電圧検出回路２３０および出力バッファ２４０は電源配線２１１、２１３間に接続されている。電源配線２１１にはパッド電極２０１が接続され、電源配線２１３にはパッド電極２０３が接続されている。また、電源配線２１１は第１の電圧Ｖ１を伝送し、電源配線２１３は第３の電圧Ｖ３を伝送することができる。
【００２３】
具体的には、基準電圧生成回路２２０には、Ｐチャンネル電界効果トランジスタ２２１〜２２７が設けられている。ここで、各Ｐチャンネル電界効果トランジスタ２２１〜２２７は、自己のゲートがドレインに接続されることでダイオード接続されている。そして、このダイオード接続されたＰチャンネル電界効果トランジスタ２２１〜２２７は直列接続されている。また、初段のＰチャンネル電界効果トランジスタ２２１のソースは電源配線２１３に接続され、最終段のＰチャンネル電界効果トランジスタ２２７のソースは電源配線２１１に接続されている。
【００２４】
過電圧検出回路２３０には、Ｐチャンネル電界効果トランジスタ２３１、２３２およびＮチャンネル電界効果トランジスタ２３３、２３４が設けられている。ここで、各Ｐチャンネル電界効果トランジスタ２３１は、自己のゲートがドレインに接続されることでダイオード接続されている。そして、Ｐチャンネル電界効果トランジスタ２３１、２３２およびＮチャンネル電界効果トランジスタ２３３、２３４は直列接続されている。また、Ｐチャンネル電界効果トランジスタ２３１のソースは電源配線２１３に接続され、Ｎチャンネル電界効果トランジスタ２３４のソースは電源配線２１１に接続されている。Ｐチャンネル電界効果トランジスタ２３２のゲートは、３段目のＰチャンネル電界効果トランジスタ２２３のドレインに接続されている。Ｎチャンネル電界効果トランジスタ２３３、２３４のゲートは、６段目のＰチャンネル電界効果トランジスタ２２６のドレインに接続されている。
【００２５】
出力バッファ２４０には、Ｐチャンネル電界効果トランジスタ２４１およびＮチャンネル電界効果トランジスタ２４２が設けられている。そして、Ｐチャンネル電界効果トランジスタ２４１およびＮチャンネル電界効果トランジスタ２４２は直列接続されている。また、Ｐチャンネル電界効果トランジスタ２４１のソースは電源配線２１３に接続され、Ｎチャンネル電界効果トランジスタ２４２のソースは電源配線２１１に接続されている。また、Ｐチャンネル電界効果トランジスタ２４１およびＮチャンネル電界効果トランジスタ２４２のゲートは、Ｐチャンネル電界効果トランジスタ２３２とＮチャンネル電界効果トランジスタ２３３との接続点Ａに接続されている。
【００２６】
なお、Ｐチャンネル電界効果トランジスタ２３１、２３２はＮチャンネル電界効果トランジスタ２３３、２３４よりも駆動力を大きくすることができる。Ｐチャンネル電界効果トランジスタ２４１はＮチャンネル電界効果トランジスタ２４２よりも駆動力を大きくすることができる。例えば、Ｐチャンネル電界効果トランジスタ２２１〜２２７、Ｎチャンネル電界効果トランジスタ２３３、２３４、２４２のゲート幅は１μｍ、Ｐチャンネル電界効果トランジスタ２４１のゲート幅は２μｍ、Ｐチャンネル電界効果トランジスタ２３１のゲート幅は１０μｍ、Ｐチャンネル電界効果トランジスタ２３２のゲート幅は２０μｍに設定することができる。
【００２７】
そして、電源配線２１１、２１３間の入力電圧ＶｉｎはＰチャンネル電界効果トランジスタ２２１〜２２７にて順次分圧され、３段目の分圧電圧がＰチャンネル電界効果トランジスタ２３２のゲートに印加され、６段目の分圧電圧がＮチャンネル電界効果トランジスタ２３３、２３４のゲートに印加される。
【００２８】
ここで、入力電圧Ｖｉｎが定常電圧（例えば、３．３Ｖ）の場合、Ｐチャンネル電界効果トランジスタ２３２のゲート電位がソース電位に対して十分下がらないので、Ｐチャンネル電界効果トランジスタ２３２はオフし、Ｎチャンネル電界効果トランジスタ２３３、２３４はオンする。このため、接続点Ａの電位がロウレベルになり、Ｐチャンネル電界効果トランジスタ２４１がオンすることで、図５に示すように、入力電圧Ｖｉｎに相当する電圧が出力バッファ２４０を介して出力電圧Ｖｏｕｔとして出力される。
【００２９】
一方、入力電圧Ｖｉｎとして過電圧（例えば、５Ｖ以上の電圧）が入力された場合、Ｐチャンネル電界効果トランジスタ２３２のゲート電位がソース電位に対して十分に下がるので、Ｐチャンネル電界効果トランジスタ２３２はオンする。この時、Ｎチャンネル電界効果トランジスタ２３３、２３４のゲートには６段目の分圧電圧が入力され、３段目の分圧電圧が入力される場合に比べてゲート電圧が浅くなるとともに、Ｎチャンネル電界効果トランジスタ２３３、２３４はＰチャンネル電界効果トランジスタ２３２に比べて駆動力が小さい。このため、Ｐチャンネル電界効果トランジスタ２３２を介して接続点Ａの電位を引き上げる作用の方がＮチャンネル電界効果トランジスタ２３３、２３４を介して接続点Ａの電位を引き下げる作用よりも強く働き、接続点Ａの電位はハイレベルになる。そして、図５に示すように、接続点Ａの電位が出力バッファ２４０にて反転されることで出力電圧Ｖｏｕｔがロウレベルになり、図１のＰチャンネル電界効果トランジスタ１３２のゲートに入力される。
【００３０】
これにより、図１の電源配線１１１、１１３間に入力された過電圧を検出させることができ、図１のＰチャンネル電界効果トランジスタ１３２をオンさせることが可能となることから、Ｐチャンネル電界効果トランジスタ１３１のゲート／ソース電圧を０Ｖに設定することができる。Ｐチャンネル電界効果トランジスタ１３１はゲートはオフ状態となっているのでターンオン電圧が高くなっており、静電保護回路１２１、１２２の間のクランプ電圧差ＶＲ２−ＶＲ１が大きくなったとしてもゲートオフ時のＰチャンネル電界効果トランジスタ１３１のターンオン電圧まではスナップバックを防止することが可能となる。
【００３１】
また、ダイオード接続された複数のＰチャンネル電界効果トランジスタ２２１〜２２７を直列接続することにより、基準電圧をきめ細かく設定することが可能となるとともに、スタンバイリークを低減することができる。
【００３２】
また、Ｐチャンネル電界効果トランジスタ２３１、２３２およびＮチャンネル電界効果トランジスタ２３３、２３４は直列接続することにより、スタンバイリークを低減することができる。
【００３３】
なお、図４の例では、Ｐチャンネル電界効果トランジスタ２２１〜２２７を７段接続する方法について説明したが、Ｎ（Ｎは３以上の整数）段に渡って直列接続されたＮ個のダイオードを用いるようにしてもよい。
【００３４】
また、図４の例では、３段目の分圧電圧に基づいてＰチャンネル電界効果トランジスタ２３２のゲート電圧を制御し、６段目の分圧電圧に基づいてＮチャンネル電界効果トランジスタ２３３、２３４のゲート電圧を制御する方法について説明したが、直列接続されたＮ個のダイオードのｉ（ｉは１以上Ｎ−１以下の整数）段目の出力に基づいてＰチャンネル電界効果トランジスタ２３２のゲート電圧を制御し、ｊ（ｊはｉ＋１以上Ｎ以下の整数）段目の出力に基づいてＮチャンネル電界効果トランジスタ２３３、２３４のゲート電圧を制御するようにしてもよい。
【００３５】
（第２実施形態）
図６は、第２実施形態に係る電圧変換回路の概略構成を示すブロック図である。
図６において、パッド電極３０１には、第１の電圧Ｖ１を伝送する電源配線３１１が接続され、パッド電極３０２には、第２の電圧Ｖ２を伝送する電源配線３１２が接続され、パッド電極３０３には、第３の電圧Ｖ３を伝送する電源配線３１３が接続されている。
【００３６】
そして、電源配線３１１、３１２間には静電保護回路３２１が接続され、電源配線３１１、３１３間には静電保護回路３２２が接続されている。ここで、静電保護回路３２１には、ダイオードＤ１および静電保護素子Ｅ１が設けられている。静電保護回路３２２には、ダイオードＤ２、Ｎチャンネル電界効果トランジスタＭ１、インバータＩＶ１〜ＩＶ３、抵抗Ｒ１およびコンデンサＣ１が設けられている。静電保護回路３２２は公知の手法によって構成される（ＵＳＰ５２３９４４０）。
【００３７】
そして、Ｎチャンネル電界効果トランジスタＭ１は電源配線３１１、３１３間に接続されている。また、抵抗Ｒ１とコンデンサＣ１とは直列接続され、このＲＣ直列回路は電源配線３１１、３１３間に接続されている。抵抗Ｒ１とコンデンサＣ１との接続点は、インバータＩＶ１〜ＩＶ３を順次介してＮチャンネル電界効果トランジスタＭ１のゲートに接続されている。
【００３８】
また、電源配線３１２、３１３間にはＰチャンネル電界効果トランジスタ３３１が接続され、電源配線３１３とＰチャンネル電界効果トランジスタ３３１のゲートとの間にはＰチャンネル電界効果トランジスタ３３２が接続されている。また、Ｐチャンネル電界効果トランジスタ３３１のゲートにはゲート制御回路３４１が接続され、Ｐチャンネル電界効果トランジスタ３３２のゲートにはインバータＩＶ２の出力端子が接続されている。ゲート制御回路３４１は、第２の電圧Ｖ２の検出結果に基づいてＰチャンネル電界効果トランジスタ３３１のゲート電位を制御することができる。
【００３９】
そして、Ｐチャンネル電界効果トランジスタ３３１を介して第３の電圧Ｖ３が降下されることで第２の電圧Ｖ２が生成され、電源配線３１２に印加される。ここで、ゲート制御回路３４１において電源配線３１２の電圧が監視され、電源配線３１２の電圧が第２の電圧Ｖ２に一致するようにＰチャンネル電界効果トランジスタ３３１のゲート電位が制御される。
【００４０】
また、電源配線３１１、３１２間の電圧は静電保護回路３２１にて監視され、電源配線３１１、３１２間に過電圧がかかると、静電保護回路３２１が動作することにより電源配線３１１、３１２間の電圧がクランプ電圧ＶＲ１にクランプされる。
【００４１】
また、電源配線３１１、３１３間の電圧は静電保護回路３２２にて監視されている。電源配線３１１に対して電源配線３１３が昇圧されると、静電保護回路３２２はその立ち上がりを検出し保護動作を開始し、電源配線３１１、３１３間の電圧がクランプ電圧ＶＲ２にクランプされる。
【００４２】
ここで、静電保護回路３２２において、第１の電圧Ｖ１と第３の電圧Ｖ３との電位差が定常状態（例えば、３．３Ｖ）の場合、インバータＩＶ１の入力電位はハイレベルになる。このため、Ｎチャンネル電界効果トランジスタＭ１のゲート電位がロウレベルになり、Ｎチャンネル電界効果トランジスタＭ１はオフする。また、インバータＩＶ１の入力電位がハイレベルになると、インバータＩＶ２の出力電位はハイレベルになり、Ｐチャンネル電界効果トランジスタ３３２がオフすることで、Ｐチャンネル電界効果トランジスタ３３１のゲートは通常動作状態においては静電保護回路３２２の影響を受けることなく、ゲート制御回路３４１からの制御信号を受け取るのみとなる。
【００４３】
一方、電源配線３１３に過電圧が入力され、第３の電圧Ｖ３が大きくなると、抵抗Ｒ１とコンデンサＣ１で決まる時定数に応じてインバータＩＶ１の入力電位が第３の電圧Ｖ３に追従し、その間はインバータＩＶ１の入力電位が電源配線３１３の電圧より低くなる。このため、インバータＩＶ２の出力電位は電源配線３１１の電圧と同等の電圧になり、Ｐチャンネル電界効果トランジスタ３３２がオンすることで、Ｐチャンネル電界効果トランジスタ３３１のゲートとソースの間が短絡される。また、インバータＩＶ２の出力電位が電源配線３１１の電圧と同等になると、インバータＩＶ３の出力電位は電源配線３１３の電圧と同等の電圧になり、Ｎチャンネル電界効果トランジスタＭ１がオンすることで、電源配線３１１、３１３間の電圧がクランプされる。
【００４４】
これにより、静電保護回路３２２の内部電圧に基づいてＰチャンネル電界効果トランジスタ３３２をオン／オフ制御させることができ、図１の異常電圧検出回路１４２を省略することが可能となることから、チップ面積を削減できる。
【００４５】
（第３実施形態）
図７は、第３実施形態に係る電圧変換回路の概略構成を示すブロック図である。
図７において、パッド電極４０１には、第１の電圧Ｖ１を伝送する電源配線４１１が接続され、パッド電極４０２には、第２の電圧Ｖ２を伝送する電源配線４１２が接続され、パッド電極４０３には、第３の電圧Ｖ３を伝送する電源配線４１３が接続されている。
【００４６】
そして、電源配線４１１、４１２間には静電保護回路４２１が接続され、電源配線４１１、４１３間には静電保護回路４２２が接続されている。ここで、静電保護回路４２１には、ダイオードＤ１および静電保護素子Ｅ１が設けられ、静電保護回路４２２には、ダイオードＤ２および静電保護素子Ｅ２が設けられている。
【００４７】
また、電源配線４１２、４１３間にはＮチャンネル電界効果トランジスタ４３１が接続され、電源配線４１１とＮチャンネル電界効果トランジスタ４３１のゲートとの間にはＮチャンネル電界効果トランジスタ４３２が接続されている。また、Ｎチャンネル電界効果トランジスタ４３１のゲートにはゲート制御回路４４１が接続され、Ｎチャンネル電界効果トランジスタ４３２のゲートには異常電圧検出回路４４２が接続されている。
【００４８】
ゲート制御回路４４１は、第２の電圧Ｖ２の検出結果に基づいてＮチャンネル電界効果トランジスタ４３１のゲート電位を制御することができる。異常電圧検出回路４４２は、第１の電圧Ｖ１と第３の電圧Ｖ３との電位差に基づいてＮチャンネル電界効果トランジスタ４３２をオン／オフ制御することができる。
【００４９】
そして、Ｎチャンネル電界効果トランジスタ４３１を介して第３の電圧Ｖ３が降下されることで第２の電圧Ｖ２が生成され、電源配線４１２に印加される。ここで、ゲート制御回路４４１において電源配線４１２の電圧が監視され、電源配線４１２の電圧が第２の電圧Ｖ２に一致するようにＰチャンネル電界効果トランジスタ４３１のゲート電位が制御される。
【００５０】
また、電源配線４１１、４１２間の電圧は静電保護回路４２１にて監視され、電源配線４１１、４１２間に過電圧がかかると、静電保護回路４２１が動作することにより電源配線４１１、４１２間の電圧がクランプ電圧ＶＲ１にクランプされる。
【００５１】
また、電源配線４１１、４１３間の電圧は静電保護回路４２２にて監視され、電源配線４１１、４１３間に過電圧がかかると、静電保護回路４２２が動作することにより電源配線４１１、４１３間の電圧がクランプ電圧ＶＲ２にクランプされる。
【００５２】
また、電源配線４１１、４１３間の電圧は異常電圧検出回路４４２にて監視される。そして、電源配線４１１、４１３間の電圧が参照電圧以下の場合、Ｎチャンネル電界効果トランジスタ４３２のゲート電位はロウレベルに維持される。このため、Ｎチャンネル電界効果トランジスタ４３２はオフし、Ｎチャンネル電界効果トランジスタ４３１のゲートとソースの間が切り離される。一方、電源配線４１１、４１３間の電圧が参照電圧を超えると、Ｎチャンネル電界効果トランジスタ４３２のゲート電位はハイレベルに維持される。このため、Ｎチャンネル電界効果トランジスタ４３２はオンし、Ｎチャンネル電界効果トランジスタ４３１のゲートとソースの間が短絡される。
【００５３】
なお、異常電圧検出回路４４２の参照電圧は、定常状態での第３の電圧Ｖ３（例えば、３．３Ｖ）より大きく、Ｎチャンネル電界効果トランジスタ４３１のターンオン電圧より小さな値に設定することができる。
【００５４】
これにより、レギュレーショントランジスタとしてＮチャンネル電界効果トランジスタ４３１が用いられている場合においても、Ｎチャンネル電界効果トランジスタ４３１のターンオン電圧に達する前にＮチャンネル電界効果トランジスタ４３１のゲートとソースの間を短絡させることができ、レイアウト面積の増大を抑制しつつ、Ｎチャンネル電界効果トランジスタ４３１のＥＳＤ耐性を向上させることができる。
【００５５】
図８は、図７の異常電圧検出回路の構成例を示す回路図である。
図８において、異常電圧検出回路４４２には、基準電圧生成回路５２０、過電圧検出回路５３０および出力バッファ５４０、５５０が設けられている。なお、基準電圧生成回路５２０、過電圧検出回路５３０および出力バッファ５４０は、図４の基準電圧生成回路２２０、過電圧検出回路２３０、出力バッファ２４０と同様に構成することができる。ここで、基準電圧生成回路５２０には、Ｐチャンネル電界効果トランジスタ５２１〜５２７が設けられている。過電圧検出回路５３０には、Ｐチャンネル電界効果トランジスタ５３１、５３２およびＮチャンネル電界効果トランジスタ５３３、５３４が設けられている。出力バッファ５４０には、Ｐチャンネル電界効果トランジスタ５４１およびＮチャンネル電界効果トランジスタ５４２が設けられている。出力バッファ５５０は、出力バッファ５４０の出力を反転させることができる。
【００５６】
電源配線５１１にはパッド電極５０１が接続され、電源配線５１３にはパッド電極５０３が接続されている。また、電源配線５１１は第１の電圧Ｖ１を伝送し、電源配線５１３は第３の電圧Ｖ３を伝送することができる。
【００５７】
なお、出力バッファ５５０は出力バッファ５４０と同様に構成することができる。そして、出力バッファ５５０は電源配線５１１、５１３間に接続されている。
【００５８】
具体的には、出力バッファ５５０には、Ｐチャンネル電界効果トランジスタ５５１およびＮチャンネル電界効果トランジスタ５５２が設けられている。そして、Ｐチャンネル電界効果トランジスタ５５１およびＮチャンネル電界効果トランジスタ５５２は直列接続されている。また、Ｐチャンネル電界効果トランジスタ５５１のソースは電源配線５１３に接続され、Ｎチャンネル電界効果トランジスタ５５２のソースは電源配線５１１に接続されている。また、Ｐチャンネル電界効果トランジスタ５５１およびＮチャンネル電界効果トランジスタ５５２のゲートは、Ｐチャンネル電界効果トランジスタ５４１とＮチャンネル電界効果トランジスタ５４２との接続点Ｂに接続されている。
【００５９】
そして、図４の構成と同様に、出力バッファ５４０からは出力電圧Ｖｏｕｔが出力され、出力電圧Ｖｏｕｔが出力バッファ５５０にて反転されることで出力電圧Ｖｏｕｔｂが生成される。
【００６０】
これにより、電源配線５１３に過電圧が入力された場合、Ｎチャンネル電界効果トランジスタ４３２のゲート電位をハイレベルに設定することができ、Ｎチャンネル電界効果トランジスタ４３２をオンさせることができる。このため、レギュレーショントランジスタとしてＮチャンネル電界効果トランジスタ４３１が用いられている場合においても、Ｎチャンネル電界効果トランジスタ４３１のゲート−ソース間電圧をゼロとし、ターンオン電圧を高くすることができるため、Ｎチャンネル電界効果トランジスタ４３１のスナップバックによる過電流破壊を抑制できる。
【００６１】
（第４実施形態）
図９は、第４実施形態に係る電圧変換回路の概略構成を示すブロック図である。
図９において、パッド電極６０１には、第１の電圧Ｖ１を伝送する電源配線６１１が接続され、パッド電極６０２には、第２の電圧Ｖ２を伝送する電源配線６１２が接続され、パッド電極６０３には、第３の電圧Ｖ３を伝送する電源配線６１３が接続されている。
【００６２】
そして、電源配線６１１、６１２間には静電保護回路６２１が接続され、電源配線６１１、６１３間には静電保護回路６２２が接続されている。なお、静電保護回路６２１は、図６の静電保護回路３２１と同様に構成することができる。静電保護回路６２２は、図６の静電保護回路３２２と同様に構成することができる。
【００６３】
また、電源配線６１２、６１３間にはＮチャンネル電界効果トランジスタ６３１が接続され、電源配線６１３とＰチャンネル電界効果トランジスタ６３１のゲートとの間にはＮチャンネル電界効果トランジスタ６３２が接続されている。また、Ｎチャンネル電界効果トランジスタ６３１のゲートにはゲート制御回路６４１が接続され、Ｎチャンネル電界効果トランジスタ６３２のゲートにはインバータＩＶ２の出力端子が接続されている。ゲート制御回路６４１は、第２の電圧Ｖ３の検出結果に基づいてＮチャンネル電界効果トランジスタ６３１のゲート電位を制御することができる。
【００６４】
そして、Ｎチャンネル電界効果トランジスタ６３１を介して第３の電圧Ｖ３が降下されることで第２の電圧Ｖ２が生成され、電源配線６１２に印加される。ここで、ゲート制御回路６４１において電源配線６１２の電圧が監視され、電源配線６１２の電圧が第２の電圧Ｖ２に一致するようにＮチャンネル電界効果トランジスタ６３１のゲート電位が制御される。
【００６５】
また、電源配線６１１、６１２間の電圧は静電保護回路６２１にて監視され、電源配線６１１、６１２間に過電圧がかかると、静電保護回路６２１が動作することにより電源配線６１１、６１２間の電圧がクランプ電圧ＶＲ１にクランプされる。
【００６６】
また、電源配線６１１、６１３間の電圧は静電保護回路６２２にて監視され、電源配線６１１、６１３間に過電圧がかかると、静電保護回路６２２が動作することにより電源配線６１１、６１３間の電圧がクランプ電圧ＶＲ２にクランプされる。
【００６７】
ここで、静電保護回路６２２において、第１の電圧Ｖ１と第３の電圧Ｖ３との電位差が定常状態（例えば、３．３Ｖ）の場合、インバータＩＶ１の入力電位はハイレベルになる。このため、Ｎチャンネル電界効果トランジスタＭ１のゲート電位がロウレベルになり、Ｎチャンネル電界効果トランジスタＭ１はオフする。また、インバータＩＶ１の入力電位がハイレベルになると、インバータＩＶ３の出力電位はロウレベルになり、Ｎチャンネル電界効果トランジスタ６３２がオフすることで、Ｎチャンネル電界効果トランジスタ６３１のゲートとソースの間が切り離される。
【００６８】
一方、電源配線６１３に過電圧が入力され、第３の電圧Ｖ３が大きくなると、抵抗Ｒ１とコンデンサＣ１で決まる時定数に応じてインバータＩＶ１の入力電位が第３の電圧Ｖ３に追従し、その間はインバータＩＶ１の入力電位が電源配線６１３の電圧より低くなる。このため、インバータＩＶ３の出力電位は電源配線６１１の電圧と同等の電圧となり、Ｎチャンネル電界効果トランジスタ６３２がオンすることで、Ｎチャンネル電界効果トランジスタ６３１のゲートとソースの間が短絡される。また、インバータＩＶ３の出力電位が電源配線６１１の電圧と同等の電圧となると、Ｎチャンネル電界効果トランジスタＭ１がオンすることで、電源配線６１１、６１３間の電圧がクランプされる。
【００６９】
これにより、静電保護回路６２２の内部電圧に基づいてＮチャンネル電界効果トランジスタ６３２をオン／オフ制御させることができ、図７の異常電圧検出回路４４２を省略することが可能となることから、チップ面積を削減できる。
【００７０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７１】
１０１〜１０３、２０１、２０３、３０１〜３０３、４０１〜４０３、５０１、５０３、６０１〜６０３ パッド電極、１１１〜１１３、２１１、２１３、３１１〜３１３、４１１〜４１３、５１１、５１３、６１１〜６１３ 電源配線、１２１、１２２、３２１、３２２、４２１、４２２、６２１、６２２ 静電保護回路、１３１、１３２、２２１〜２２７、２３１、２３２、２４１、３３１、３３２、５２１〜５２７、５３１、５３２、５４１、５５１ Ｐチャンネル電界効果トランジスタ、１４１、３４１、４４１、６４１ ゲート制御回路、１４２、４４２ 異常電圧検出回路、Ｄ１、Ｄ２ ダイオード、Ｅ１、Ｅ２ 静電保護素子、２２０ 基準電圧生成回路、２３０ 過電圧検出回路、２４０ 出力バッファ、ＩＶ１〜ＩＶ３ インバータ、Ｒ１ 抵抗、Ｃ１ コンデンサ、２３３、２３４、２４２、４３１、４３２、５３３、５３４、５４２、５５２、６３１、６３２、Ｍ１ Ｎチャンネル電界効果トランジスタ
【特許請求の範囲】
【請求項１】
第１の電圧を伝送する第１の電源配線と、
前記第１の電圧よりも高い第２の電圧を伝送する第２の電源配線と、
前記第２の電圧よりも高い第３の電圧を伝送する第３の電源配線と、
前記第１の電源配線と前記第２の電源配線との間に接続された第１の静電保護回路と、
前記第１の電源配線と前記第３の電源配線との間に接続された第２の静電保護回路と、
前記第２の電源配線と前記第３の電源配線との間に接続された第１のトランジスタと、
前記第２の電圧の検出結果に基づいて前記第１のトランジスタのゲート電位を制御するゲート制御回路と、
前記第３の電源配線と前記第１のトランジスタのゲートとの間に接続された第２のトランジスタと、
前記第３の電圧の検出結果に基づいて前記第２のトランジスタをオン／オフ制御する異常電圧検出回路とを備えることを特徴とする半導体集積回路。
【請求項２】
前記異常電圧検出回路は、
前記第３の電圧を分圧することにより基準電圧を生成する基準電圧生成回路と、
前記基準電圧に基づいて過電圧を検出する過電圧検出回路と、
前記過電圧検出回路の出力を反転させる出力バッファとを備えることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記基準電圧生成回路は、Ｎ（Ｎは３以上の整数）段に渡って直列接続されたＮ個のダイオードを備え、
前記過電圧検出回路は、
前記ダイオードのｉ（ｉは１以上Ｎ−１以下の整数）段目の出力に基づいてゲート電圧が制御されるＰチャンネル電界効果トランジスタと、
前記Ｐチャンネル電界効果トランジスタに直列接続され、前記ダイオードのｊ（ｊはｉ＋１以上Ｎ以下の整数）段目の出力に基づいてゲート電圧が制御されるＮチャンネル電界効果トランジスタとを備え、
前記出力バッファは、前記Ｐチャンネル電界効果トランジスタと前記Ｎチャンネル電界効果トランジスタとの接続点の電位を反転させるインバータを備えることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
第１の電圧を伝送する第１の電源配線と、
前記第１の電圧よりも高い第２の電圧を伝送する第２の電源配線と、
前記第２の電圧よりも高い第３の電圧を伝送する第３の電源配線と、
前記第１の電源配線と前記第２の電源配線との間に接続された第１の静電保護回路と、
前記第１の電源配線と前記第３の電源配線との間に接続された第２の静電保護回路と、
前記第２の電源配線と前記第３の電源配線との間に接続された第１のトランジスタと、
前記第２の電圧の検出結果に基づいて前記第１のトランジスタのゲート電位を制御するゲート制御回路と、
前記第３の電源配線と前記第１のトランジスタのゲートとの間に接続され、前記第２の静電保護回路の内部電圧に基づいてオン／オフ制御される第２のトランジスタとを備えることを特徴とする半導体集積回路。
【請求項５】
前記第２の静電保護回路は、
前記第１の電源配線と前記第３の電源配線との間に接続されたＲＣ直列回路と、
前記第１の電源配線と前記第３の電源配線との間に接続され、前記ＲＣ直列回路の抵抗とコンデンサとの接続点の電位に基づいてオン／オフ制御される第３のトランジスタとを備え、
前記ＲＣ直列回路の抵抗とコンデンサとの接続点の電位に基づいて前記内部電圧が生成されることを特徴とする請求項４に記載の半導体集積回路。
【請求項１】
第１の電圧を伝送する第１の電源配線と、
前記第１の電圧よりも高い第２の電圧を伝送する第２の電源配線と、
前記第２の電圧よりも高い第３の電圧を伝送する第３の電源配線と、
前記第１の電源配線と前記第２の電源配線との間に接続された第１の静電保護回路と、
前記第１の電源配線と前記第３の電源配線との間に接続された第２の静電保護回路と、
前記第２の電源配線と前記第３の電源配線との間に接続された第１のトランジスタと、
前記第２の電圧の検出結果に基づいて前記第１のトランジスタのゲート電位を制御するゲート制御回路と、
前記第３の電源配線と前記第１のトランジスタのゲートとの間に接続された第２のトランジスタと、
前記第３の電圧の検出結果に基づいて前記第２のトランジスタをオン／オフ制御する異常電圧検出回路とを備えることを特徴とする半導体集積回路。
【請求項２】
前記異常電圧検出回路は、
前記第３の電圧を分圧することにより基準電圧を生成する基準電圧生成回路と、
前記基準電圧に基づいて過電圧を検出する過電圧検出回路と、
前記過電圧検出回路の出力を反転させる出力バッファとを備えることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記基準電圧生成回路は、Ｎ（Ｎは３以上の整数）段に渡って直列接続されたＮ個のダイオードを備え、
前記過電圧検出回路は、
前記ダイオードのｉ（ｉは１以上Ｎ−１以下の整数）段目の出力に基づいてゲート電圧が制御されるＰチャンネル電界効果トランジスタと、
前記Ｐチャンネル電界効果トランジスタに直列接続され、前記ダイオードのｊ（ｊはｉ＋１以上Ｎ以下の整数）段目の出力に基づいてゲート電圧が制御されるＮチャンネル電界効果トランジスタとを備え、
前記出力バッファは、前記Ｐチャンネル電界効果トランジスタと前記Ｎチャンネル電界効果トランジスタとの接続点の電位を反転させるインバータを備えることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
第１の電圧を伝送する第１の電源配線と、
前記第１の電圧よりも高い第２の電圧を伝送する第２の電源配線と、
前記第２の電圧よりも高い第３の電圧を伝送する第３の電源配線と、
前記第１の電源配線と前記第２の電源配線との間に接続された第１の静電保護回路と、
前記第１の電源配線と前記第３の電源配線との間に接続された第２の静電保護回路と、
前記第２の電源配線と前記第３の電源配線との間に接続された第１のトランジスタと、
前記第２の電圧の検出結果に基づいて前記第１のトランジスタのゲート電位を制御するゲート制御回路と、
前記第３の電源配線と前記第１のトランジスタのゲートとの間に接続され、前記第２の静電保護回路の内部電圧に基づいてオン／オフ制御される第２のトランジスタとを備えることを特徴とする半導体集積回路。
【請求項５】
前記第２の静電保護回路は、
前記第１の電源配線と前記第３の電源配線との間に接続されたＲＣ直列回路と、
前記第１の電源配線と前記第３の電源配線との間に接続され、前記ＲＣ直列回路の抵抗とコンデンサとの接続点の電位に基づいてオン／オフ制御される第３のトランジスタとを備え、
前記ＲＣ直列回路の抵抗とコンデンサとの接続点の電位に基づいて前記内部電圧が生成されることを特徴とする請求項４に記載の半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−１９５４３２（Ｐ２０１２−１９５４３２Ａ）
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願番号】特願２０１１−５８０１５（Ｐ２０１１−５８０１５）
【出願日】平成２３年３月１６日（２０１１．３．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願日】平成２３年３月１６日（２０１１．３．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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