半導体装置およびその製造方法
【課題】ダミーアクティブ領域の配置に伴うチップ面積の増大を引き起こすことなく、半導体基板の表面の平坦性を向上させる。
【解決手段】ダミーアクティブ領域であるｎ型埋込み層３の上部には、厚い膜厚を有する高耐圧ＭＩＳＦＥＴのゲート絶縁膜７が形成されており、このゲート絶縁膜７の上部には、内部回路の抵抗素子ＩＲが形成されている。ｎ型埋込み層３と抵抗素子ＩＲとの間に厚いゲート絶縁膜７を介在させることにより、基板１（ｎ型埋込み層３）と抵抗素子ＩＲとの間に形成されるカップリング容量が低減される構造になっている。
【解決手段】ダミーアクティブ領域であるｎ型埋込み層３の上部には、厚い膜厚を有する高耐圧ＭＩＳＦＥＴのゲート絶縁膜７が形成されており、このゲート絶縁膜７の上部には、内部回路の抵抗素子ＩＲが形成されている。ｎ型埋込み層３と抵抗素子ＩＲとの間に厚いゲート絶縁膜７を介在させることにより、基板１（ｎ型埋込み層３）と抵抗素子ＩＲとの間に形成されるカップリング容量が低減される構造になっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、高耐圧ＭＩＳＦＥＴおよび抵抗素子を同一半導体基板上に形成する半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
互いに隣接する半導体素子を電気的に分離する素子分離構造として、半導体基板の素子分離領域に溝を形成してその内部に絶縁膜を埋め込む素子分離溝（ＳＴＩ：Shallow Trench Isolation)が知られている。この素子分離溝を形成するには、まず半導体基板をエッチングして溝を形成し、続いて半導体基板上に溝の深さよりも厚い酸化シリコン膜を堆積する。次に、溝の外部の酸化シリコン膜を化学的機械研磨法で除去と、溝の内部に酸化シリコン膜が残り、かつその表面が平坦化される。
【０００３】
ところで、半導体素子は、その用途や機能に応じて寸法が最適化されるので、実際の半導体基板上には、寸法が異なる複数種類の半導体素子が混在している。例えば、高い電源電圧で動作するＭＩＳＦＥＴ（以下、高耐圧ＭＩＳＦＥＴという）は、低い電源電圧で動作するＭＩＳＦＥＴ（以下、低耐圧ＭＩＳＦＥＴという）に比べて寸法が大きく、かつゲート絶縁膜の膜厚も大きい。また、抵抗素子や容量素子のような受動素子も、低耐圧ＭＩＳＦＥＴに比べて寸法が大きいのが一般的である。さらに、集積回路は、その用途や機能に応じて半導体素子の集積度が異なるので、実際の半導体基板上には、半導体素子が密に配置された領域と疎に配置された領域とが存在する。
【０００４】
一方、半導体素子を分離する素子分離溝の寸法は、半導体素子の寸法や密度によって規定される。従って、実際の半導体基板には、寸法が異なる素子分離溝が混在していると共に、素子分離溝が密に配置された領域と疎に配置された領域とが存在している。
【０００５】
ところが、素子分離溝を形成する工程において、半導体基板に寸法が異なる複数の溝を形成した後、酸化シリコン膜を堆積してその表面を化学的機械研磨法で研磨すると、特に面積の大きい溝に埋め込んだ酸化シリコン膜の表面が皿のように凹んで研磨される現象（ディッシング(dishing)と呼ばれる）が発生する。
【０００６】
素子分離溝内の酸化シリコン膜に上記のような凹みが発生した場合は、後の工程で半導体基板上に薄膜を堆積した際、素子分離溝の上方において、薄膜の表面の平坦性が低下する。そのため、次に、この薄膜の上部にフォトレジスト膜を形成して露光処理を行う際、素子分離溝の上方で露光光のフォーカスレンジが低下し、レジストパターンの精度が低下する。
【０００７】
その対策として、ディッシングが顕著に発生する大面積の素子分離領域内に、寸法の小さい多数のダミーアクティブ領域をマトリクス状に敷き詰め、この領域内の素子分離溝の実効的な面積を縮小することによって、酸化シリコン膜のディッシングを抑制する技術が提案され、実際の半導体製品への適用が進められている。
【０００８】
大面積の素子分離領域内にダミーアクティブ領域を配置する従来技術として、例えば特開２００２−１５８２７８号公報（特許文献１）がある。この特許文献１は、素子分離領域内に寸法の異なる２種類のダミーアクティブ領域を配置することによって、酸化シリコン膜の表面の平坦性を向上させると共に、ダミーアクティブ領域形成用フォトマスクを作成する際のデータ量を低減する技術を開示している。
【０００９】
特開２００２−２６１２４４号公報（特許文献２）は、素子分離溝の上部に多結晶シリコン膜からなる抵抗素子を形成した場合、酸化シリコン膜のディッシングに起因して、素子分離溝の中央部と周辺部とで抵抗素子の幅、膜厚、断面形状が異なってくるという問題を指摘している。また、この問題を解決するために、抵抗素子が形成される領域の近傍にダミーアクティブ領域を配置し、酸化シリコン膜を必要な範囲に区切ることによって、ディッシングの発生を抑制する技術を開示している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００２−１５８２７８号公報
【特許文献２】特開２００２−２６１２４４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明者の検討によれば、素子分離領域内にダミーアクティブ領域を配置してその上部に抵抗素子を形成する従来技術は、ダミーアクティブ領域と抵抗素子との間にカップリング容量が形成されることによって、抵抗素子の特性が変動するという新たな問題を引き起こす。
【００１２】
また、半導体チップの一部にダミーアクティブ領域を設けることによって、チップ表面の平坦性を向上させる手法は、半導体チップ内に占めるダミーアクティブ領域の割合をある程度増やさないと効果が得られないので、チップ面積の増大を引き起こすという問題がある。
【００１３】
本発明の目的は、ダミーアクティブ領域の増加に伴うチップ面積の増大を引き起こすことなく、半導体基板の表面の平坦性を向上させる技術を提供することにある。
【００１４】
本発明の他の目的は、抵抗素子の信頼性を向上させる技術を提供することにある。
【００１５】
本発明の他の目的は、静電保護回路用抵抗素子のＥＳＤ耐性を向上させる技術を提供することにある。
【００１６】
本発明の他の目的は、高耐圧ＭＩＳＦＥＴと抵抗素子とを同一半導体基板上に形成する半導体装置の製造工程を簡略化する技術を提供することにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
本発明の半導体装置は、半導体基板の主面の第１領域に形成された第１ゲート絶縁膜を有し、第１の電源電圧で動作する第１ＭＩＳＦＥＴと、前記半導体基板の主面の第２領域に形成され、前記第１ゲート絶縁膜よりも膜厚が大きい第２ゲート絶縁膜を有すると共に、前記第１の電源電圧よりも高い第２の電源電圧で動作する第２ＭＩＳＦＥＴと、前記半導体基板の主面の第３領域に形成されたシリコン膜からなる抵抗素子とを含み、前記半導体基板の主面の前記第３領域には、前記第２ゲート絶縁膜と同層の絶縁膜が形成され、前記抵抗素子は、前記絶縁膜の上部に形成されているものである。
【００２０】
本発明の半導体装置は、半導体基板の主面の第１領域に形成された第１ゲート絶縁膜を有し、第１の電源電圧で動作する第１ＭＩＳＦＥＴ、前記半導体基板の主面の第２領域に形成され、前記第１ゲート絶縁膜よりも膜厚が大きい第２ゲート絶縁膜を有すると共に、前記第１の電源電圧よりも高い第２の電源電圧で動作する第２ＭＩＳＦＥＴ、および前記半導体基板の主面の第３領域に形成されたシリコン膜からなる第１抵抗素子を含む内部回路と、前記半導体基板の主面の第４領域に形成されたシリコン膜からなる第２抵抗素子を含む静電保護回路とを有し、前記第１および第２抵抗素子のそれぞれの下部には、前記第２ゲート絶縁膜と同層の第１絶縁膜が形成されているものである。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００２２】
素子分離領域にダミーアクティブ領域を配置してその上部に抵抗素子を配置する場合に比べて、半導体基板の全体面積に対するダミーアクティブ領域の割合を低減し、半導体基板の表面の平坦化とチップサイズの縮小とを両立させることが可能となる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施の形態である半導体装置の回路構成を示す概略図である。
【図２】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図３】図２に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図４】図３に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図５】図４に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図６】図４に続く半導体装置の製造方法を示す半導体基板の要部平面図である。
【図７】図５に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図８】図７に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図９】図８に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１０】内部回路に形成された抵抗素子および静電保護回路に形成された抵抗素子を示す平面図である。
【図１１】内部回路に形成された抵抗素子および静電保護回路に形成された抵抗素子の別例を示す断面図である。
【図１２】内部回路に形成された抵抗素子および静電保護回路に形成された抵抗素子の別例を示す平面図である。
【図１３】内部回路に形成された抵抗素子および静電保護回路に形成された抵抗素子の別例を示す断面図である。
【図１４】内部回路に形成された抵抗素子および静電保護回路に形成された抵抗素子の別例を示す断面図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
（実施の形態１）
図１は、本実施の形態によるＬＣＤドライバの回路構成を示す概略図である。ＬＣＤドライバは、単結晶シリコンからなる半導体チップ１Ａの主面に形成された入出力端子（ボンディングパッド）５０、内部回路５１および静電保護（ＥＳＤ）回路５２などによって構成されている。
【００２６】
図１には示さないが、内部回路５１は、３種類の電源電圧（例えば２５Ｖ、６Ｖ、１．５Ｖ）で動作する相補型ＭＩＳＦＥＴなどによって構成されている。また、内部回路５１の一部には、抵抗素子ＩＲが形成されている。以下の説明では、２５Ｖの電源電圧で動作する相補型ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ）を高耐圧ＭＩＳＦＥＴと称し、６Ｖの電源電圧で動作する相補型ＭＩＳＦＥＴを中耐圧ＭＩＳＦＥＴと称し、１．５Ｖの電源電圧で動作する相補型ＭＩＳＦＥＴを低耐圧ＭＩＳＦＥＴと称する。
【００２７】
静電保護回路５２は、入出力端子５０と内部回路５１との間に配置され、入出力端子５０に印加された高電圧の静電気による内部回路５１の破壊を防ぐ機能を有している。静電保護回路５２は、保護ダイオードＤ１、Ｄ２および抵抗素子ＥＲによって構成されている。静電保護回路５２の抵抗素子ＥＲと内部回路５１の抵抗素子ＩＲには、中耐圧ＭＩＳＦＥＴと同じく、６Ｖの電源電圧が印加される。
【００２８】
次に、図２〜図１１を参照しながら、本実施の形態によるＬＣＤドライバの製造方法を工程順に説明する。なお、製造方法の説明を簡略にするために、１．５Ｖの電源電圧で動作する低耐圧ＭＩＳＦＥＴおよび６Ｖの電源電圧で動作する中耐圧ＭＩＳＦＥＴは、それぞれｐチャネル型ＭＩＳＦＥＴのみを図示し、ｎチャネル型ＭＩＳＦＥＴの図示は省略する。
【００２９】
まず、図２に示すように、ｐ型の単結晶シリコンからなる半導体基板（以下、単に基板という）１に素子分離溝２を形成する。素子分離溝２を形成するには、例えば窒化シリコン膜をマスクを用いたドライエッチングで基板１に溝を形成し、続いて基板１上にＣＶＤ法で酸化シリコン膜を堆積した後、溝の外部の酸化シリコン膜を化学的機械研磨法で除去する。
【００３０】
なお、図中の領域Ａは、２５Ｖの電源電圧で動作する高耐圧ｎチャネル型ＭＩＳＦＥＴを形成する領域、領域Ｂは、２５Ｖの電源電圧で動作する高耐圧ｐチャネル型ＭＩＳＦＥＴを形成する領域、領域Ｃは、６Ｖの電源電圧で動作する中耐圧ｐチャネル型ＭＩＳＦＥＴを形成する領域、領域Ｄは、１．５Ｖの電源電圧で動作する低耐圧ｐチャネル型ＭＩＳＦＥＴを形成する領域、領域Ｅは、静電保護回路５２の抵抗素子ＥＲ６Ｖを形成する領域、領域Ｆは、内部回路５１の抵抗素子ＩＲを形成する領域をそれぞれ示している。図に示すように、本実施の形態では、静電保護回路５２の抵抗素子ＥＲを形成する領域（Ｅ）の基板１の全面に素子分離溝２を形成する。一方、内部回路５１の抵抗素子ＩＲを形成する領域（Ｆ）の基板１には、素子分離溝２を形成しない。
【００３１】
次に、図３に示すように、基板１の一部にリン（Ｐ）をイオン注入し、他部にホウ素（Ｂ）をイオン注入することによって、基板１の深い領域にｎ型埋込み層３およびｐ型埋込み層４を形成する。また、高耐圧ＭＩＳＦＥＴを形成する領域（Ａ、Ｂ）と中耐圧ＭＩＳＦＥＴを形成する領域（Ｃ）の基板１の一部にリンをイオン注入し、他部にホウ素をイオン注入することによって、ｎ型ウエル５およびｐ型ウエル６を形成する。
【００３２】
領域（Ａ）の基板１に形成されたｎ型ウエル５は、高耐圧ｎチャネル型ＭＩＳＦＥＴのソース、ドレインとして機能し、領域（Ｂ）の基板１に形成されたｐ型ウエル６は、高耐圧ｐチャネル型ＭＩＳＦＥＴのソース、ドレインの一部として機能する。
【００３３】
次に、図４に示すように、領域（Ａ、Ｂ、Ｅ、Ｆ）の基板１の表面にゲート絶縁膜７を形成する。ゲート絶縁膜７を形成するには、まず基板１を熱酸化してその表面に膜厚１０ｎｍ以下の薄い酸化シリコン膜を形成した後、この酸化シリコン膜の上部にＣＶＤ法を酸化シリコン膜を堆積する。このとき、熱酸化によって形成した酸化シリコン膜とＣＶＤ法で堆積した酸化シリコン膜とを合わせた膜厚は、６０ｎｍ以上である。次に、フォトレジスト膜をマスクにしてこれらの酸化シリコン膜をパターニングし、領域（Ａ、Ｂ、Ｅ、Ｆ）の基板１の表面に残す。このとき、領域（Ｅ、Ｆ）の基板１の表面は、それらのほぼ全面がゲート絶縁膜７で覆われるようにする。
【００３４】
次に、図５に示すように、領域（Ａ）のゲート絶縁膜７上に高耐圧ｎチャネル型ＭＩＳＦＥＴのゲート電極８を形成し、領域（Ｂ）のゲート絶縁膜７上に高耐圧ｐチャネル型ＭＩＳＦＥＴのゲート電極８を形成する。ゲート電極８を形成するには、基板１上にＣＶＤ法でｎ型多結晶シリコン膜を形成した後、このｎ型多結晶シリコン膜の上部にキャップ絶縁膜９を形成する。キャップ絶縁膜９は、例えば酸化シリコン膜と窒化シリコン膜との積層膜などによって構成する。次に、フォトレジスト膜をマスクにしたドライエッチングにより、キャップ絶縁膜９とｎ型多結晶シリコン膜とをパターニングする。
【００３５】
このとき、本実施の形態では、領域（Ｅ）のゲート絶縁膜７上にキャップ絶縁膜９とｎ型多結晶シリコン膜とを残すことにより、表面がキャップ絶縁膜９で覆われたｎ型多結晶シリコン膜からなる抵抗素子ＥＲを形成する。また、領域（Ｆ）のゲート絶縁膜７上にキャップ絶縁膜９とｎ型多結晶シリコン膜とを残すことにより、表面がキャップ絶縁膜９で覆われたｎ型多結晶シリコン膜からなる抵抗素子ＩＲを形成する。
【００３６】
図６は、領域（Ｅ）に形成された抵抗素子ＥＲと、領域（Ｆ）に形成された抵抗素子ＩＲとを示す平面図である。図５および図６に示すように、内部回路５１の抵抗素子ＩＲは、アクティブ領域であるｎ型埋込み層３の上部に形成されている。しかし、本実施の形態では、ｎ型埋込み層３と抵抗素子ＩＲとの間に６０ｎｍ以上の厚い膜厚を有する絶縁膜（ゲート絶縁膜７）が介在しているので、基板１（ｎ型埋込み層３）と抵抗素子ＩＲとの間に形成されるカップリング容量が低減される構造になっている。
【００３７】
すなわち、本実施の形態によれば、基板１との容量を殆ど考慮することなく、アクティブ領域（ｎ型埋込み層３）上に抵抗素子ＩＲを配置することができる。これにより、酸化シリコン膜が埋め込まれた素子分離溝２にダミーアクティブ領域を形成してその上部に抵抗素子ＩＲを配置する場合に比べ、基板１の全体面積に対するダミーアクティブ領域の割合を低減することができるので、基板１の表面の平坦化とチップサイズの縮小とを両立させることが可能となる。
【００３８】
また、本実施の形態では、ｎ型埋込み層３と抵抗素子ＩＲとの間に介在する絶縁膜と、高耐圧ＭＩＳＦＥＴのゲート絶縁膜７とを同時に形成するので、絶縁膜を形成するための特別な工程が不要となる。
【００３９】
一方、静電保護回路５２の抵抗素子ＥＲをアクティブ領域上に配置した場合は、高電圧の静電気が印加された際に、抵抗素子ＥＲを構成する多結晶シリコン膜のエッジ部においてＥＳＤ耐性が劣化し易いという問題が生じる。すなわち、抵抗素子ＥＲは外部からの静電圧によって、通常、抵抗素子ＩＲに印加される電圧よりも高い電圧が印加されるため、ＥＳＤ耐性が劣化し易い。しかし、本実施の形態では、抵抗素子ＥＲを素子分離溝２の上部に配置しているので、ＥＳＤ耐性の劣化を防止して静電保護回路５２の信頼性を確保することができる。すなわち、抵抗素子ＥＲ下の絶縁膜の膜厚は、抵抗素子ＩＲ下の膜厚よりも厚くなるように形成されていることにより、抵抗素子ＩＲの静電耐圧よりも抵抗素子ＥＲの静電耐圧を向上させている。さらに、本実施の形態では、素子分離溝２と抵抗素子ＥＲとの間に６０ｎｍ以上の厚い膜厚を有する絶縁膜（ゲート絶縁膜７）が介在しているので、ＥＳＤ耐性の劣化をより確実に防止することができる。
【００４０】
次に、図７に示すように、低耐圧ｐチャネル型ＭＩＳＦＥＴを形成する領域（Ｄ）のｎ型埋込み層３にリンをイオン注入することによって、ｎ型半導体領域１０を形成する。続いて、中耐圧ｐチャネル型ＭＩＳＦＥＴを形成する領域（Ｃ）に膜厚１２ｎｍの酸化シリコン膜からなるゲート絶縁膜１１を形成し、低耐圧ｐチャネル型ＭＩＳＦＥＴを形成する領域（Ｄ）に膜厚３ｎｍの酸化シリコン膜からなるゲート絶縁膜１２を形成する。
【００４１】
膜厚の異なる２種類のゲート絶縁膜１１、１２を形成するには、まず基板１を熱酸化することによって、領域（Ａ、Ｂ、Ｃ、Ｄ）の基板１の表面に膜厚９ｎｍ程度の酸化シリコン膜を形成する。次に、領域（Ｃ）の基板１の表面をフォトレジスト膜で覆い、他の領域（Ａ、Ｂ、Ｄ）の基板１の表面に形成された上記酸化シリコン膜をウェットエッチングで除去する。次に、上記フォトレジスト膜を除去した後、基板１をもう一度熱酸化することによって、領域（Ａ、Ｂ、Ｄ）の基板１の表面に膜厚３ｎｍの酸化シリコン膜からなるゲート絶縁膜１２を形成する。このとき、領域（Ｃ）の基板１の表面に残った膜厚９ｎｍ程度の酸化シリコン膜が成長し、膜厚が１２ｎｍのゲート絶縁膜１１となる。
【００４２】
次に、図８に示すように、領域（Ｃ）に中耐圧ｐチャネル型ＭＩＳＦＥＴのゲート電極１３を形成し、領域（Ｄ）に低耐圧ｐチャネル型ＭＩＳＦＥＴのゲート電極１４を形成する。ゲート絶縁膜１３、１４を形成するには、基板１上にＣＶＤ法でｎ型多結晶シリコン膜を形成した後、フォトレジスト膜をマスクにしたドライエッチングでｎ型多結晶シリコン膜をパターニングする。
【００４３】
次に、図９に示すように、ゲート電極８、１３、１４の側壁にサイドウォールスペーサ１６を形成する。サイドウォールスペーサ１６は、基板１上にＣＶＤ法で堆積した酸化シリコン膜を異方性エッチングすることによって形成する。続いて、基板１の一部にリンをイオン注入し、他の一部にホウ素をイオン注入することによって、領域（Ａ）のｎ型ウエル５の表面にｎ型半導体領域１７を形成する。また、領域（Ｂ）のｐ型ウエル６、領域（Ｃ）のｎ型ウエル５および領域（Ｄ）のｎ型半導体領域１０のそれぞれの表面にｐ型半導体領域１８を形成する。領域（Ａ）のｎ型ウエル５に形成されたｎ型半導体領域１７は、高耐圧ｎチャネル型ＭＩＳＦＥＴのソース、ドレインとして機能し、領域（Ｂ）のｐ型ウエル６に形成されたｐ型半導体領域１８は、高耐圧ｐチャネル型ＭＩＳＦＥＴのソース、ドレインとして機能する。また、領域（Ｃ）のｎ型ウエル５に形成されたｐ型半導体領域１８は、中耐圧ｐチャネル型ＭＩＳＦＥＴのソース、ドレインとして機能し、領域（Ｄ）のｎ型半導体領域１０に形成されたｐ型半導体領域１８は、低耐圧ｐチャネル型ＭＩＳＦＥＴのソース、ドレインとして機能する。
【００４４】
ここまでの工程で、領域（Ａ）の基板１上に高耐圧ｎチャネル型ＭＩＳＦＥＴ（ＱＨＮ）が形成され、領域（Ｂ）の基板１上に高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＱＨＰ）が形成される。また、領域（Ｃ）の基板１上に中耐圧ｐチャネル型ＭＩＳＦＥＴ（ＱＭＮ）が形成され、領域（Ｄ）の基板１上に低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＱＬＰ）が形成される。
【００４５】
次に、図１０および図１１に示すように、抵抗素子ＥＲ、ＩＲを構成する多結晶シリコン膜のそれぞれの両端部、すなわち配線接続部を覆っているキャップ絶縁膜９をエッチングで除去した後、露出した抵抗素子ＥＲ、ＩＲの表面に、電気抵抗を低減するためのシリサイド層２０を形成する。このように抵抗素子ＥＲ、ＩＲ上のシリサイド層２０を作り分けるのは、抵抗素子としての所望の抵抗値を制御するためである。すなわち、相対的に低抵抗のシリサイド層２０と相対的に高抵抗の多結晶シリコン膜との面積を制御することで、抵抗素子の抵抗値を制御することができる。
【００４６】
また、図示はしないが、高耐圧ｎチャネル型ＭＩＳＦＥＴ（ＱＨＮ）、高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＱＨＰ）、中耐圧ｐチャネル型ＭＩＳＦＥＴ（ＱＭＮ）および低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＱＬＰ）のそれぞれのソース、ドレインの表面にもシリサイド層２０を形成する。その後、基板１の上部に層間絶縁膜を挟んで複数層の配線を形成するが、それらの図示は省略する。また、これらシリサイド層２０は、例えば、コバルトシリサイド層（ＣｏＳｉ２）、チタンシリサイド層（ＴｉＳｉ２）またはニッケルシリサイド層（ＮｉＳｉ２）等によって形成されている。
【００４７】
本実施の形態によれば、アクティブ領域（ｎ型埋込み層３）上に抵抗素子ＩＲを配置することが可能となるので、基板１の全体面積に対するダミーアクティブ領域の割合を低減することができ、基板１の表面の平坦化とチップサイズの縮小とを両立させることが可能となる。
【００４８】
また、アクティブ領域と抵抗素子ＩＲとの間に介在する絶縁膜を、高耐圧ＭＩＳＦＥＴのゲート絶縁膜７を形成する工程で同時に形成するので、製造工程を追加することなく、上記した効果を得ることができる。
【００４９】
（実施の形態２）
前記実施の形態１では、静電保護回路５２の抵抗素子ＥＲを素子分離溝２の上部に配置したのに対し、本実施の形態では、図１２および図１３に示すように、抵抗素子ＥＲをアクティブ領域（ｎ型埋込み層３）上に配置する。一方、内部回路５１の抵抗素子ＩＲは、前記実施の形態１と同じように、アクティブ領域（ｎ型埋込み層３）上に配置する。
【００５０】
ただし、前述したように、抵抗素子ＥＲをアクティブ領域上に配置した場合は、抵抗素子ＥＲを構成する多結晶シリコン膜のエッジ部においてＥＳＤ耐性が劣化し易い。そこで、本実施の形態では、抵抗素子ＥＲの中央部をアクティブ領域上に配置し、エッジ部のみは素子分離溝２の上部に配置することにより、ＥＳＤ耐性の劣化を防いでいる。さらに、素子分離溝２と抵抗素子ＥＲとの間に６０ｎｍ以上の厚い膜厚を有する絶縁膜（ゲート絶縁膜７）を介在させることにより、ＥＳＤ耐性の劣化をより確実に防止することができる。また、これにより、抵抗素子ＥＲと基板１とのカップリング容量を低減することができる。
【００５１】
本実施の形態によれば、抵抗素子ＥＲのＥＳＤ耐性を劣化させることなく、かつ基板１との容量を殆ど考慮することなく、アクティブ領域上に２種類の抵抗素子ＥＲ、ＩＲを配置することができる。これにより、酸化シリコン膜が埋め込まれた素子分離溝２の上部に抵抗素子ＥＲ、ＩＲを配置する場合に比べ、基板１の全体面積に対する素子分離領域の割合を低減することができるので、基板１の表面の平坦化とチップサイズの縮小とを両立させることが可能となる。
【００５２】
（実施の形態３）
図１４に示すように、本実施の形態では、静電保護回路５２の抵抗素子ＥＲおよび内部回路５１の抵抗素子ＩＲをそれぞれ素子分離溝２の上部に配置する。また、抵抗素子ＥＲ、ＩＲのそれぞれの下部の素子分離溝２には、複数のダミーアクティブ領域２１を島状、格子状、またはマトリクス状に形成する。これにより、酸化シリコン膜が埋め込まれた素子分離溝２の上部に抵抗素子ＥＲ、ＩＲを配置する場合に比べて、基板１の表面をより平坦化することができる。
【００５３】
この場合、ダミーアクティブ領域２１と抵抗素子ＥＲ、ＩＲとのカップリング容量を低減するために、抵抗素子ＥＲ、ＩＲのそれぞれの下部には、厚い膜厚を有する絶縁膜（ゲート絶縁膜７）を介在させる。また、抵抗素子ＥＲのＥＳＤ耐性が劣化するのを防ぐために、抵抗素子ＥＲのエッジ部の下部には、ダミーアクティブ領域２１を配置しないようにする。
【００５４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５５】
前記実施の形態１では、第１層目の多結晶シリコン膜（高耐圧ＭＩＳＦＥＴのゲート電極８に用いるｎ型多結晶シリコン膜）を用いて抵抗素子ＥＲ、ＩＲを形成したが、第２層目の多結晶シリコン膜（中耐圧ｐチャネル型ＭＩＳＦＥＴのゲート電極１３および低耐圧ｐチャネル型ＭＩＳＦＥＴのゲート電極１４に用いるｎ型多結晶シリコン膜）を用いて抵抗素子ＥＲ、ＩＲを形成することもできる。また、２種類の抵抗素子ＥＲ、ＩＲのいずれか一方を第１層目の多結晶シリコン膜で形成し、他方を第２層目の多結晶シリコン膜で形成することもできる。
【００５６】
前記実施の形態では、ＬＣＤドライバに適用した場合について説明したが、これに限定されるものではなく、厚いゲート絶縁膜を有する高耐圧ＭＩＳＦＥＴと、シリコン膜からなる抵抗素子とを同一半導体基板上に形成する各種半導体デバイスに広く適用することができる。
【産業上の利用可能性】
【００５７】
本発明は、高耐圧ＭＩＳＦＥＴと抵抗素子とを同一半導体基板上に形成する半導体装置に利用されるものである。
【符号の説明】
【００５８】
１ 半導体基板
１Ａ 半導体チップ
２ 素子分離溝
３ ｎ型埋込み層
４ ｐ型埋込み層
５ ｎ型ウエル
６ ｐ型ウエル
７ ゲート絶縁膜
８ ゲート電極
９ キャップ絶縁膜
１０ ｎ型半導体領域
１１、１２ ゲート絶縁膜
１３、１４ ゲート電極
１６ サイドウォールスペーサ
１７ ｎ型半導体領域
１８ ｐ型半導体領域
２０ シリサイド層
２１ ダミーアクティブ領域
５０ 入出力端子（ボンディングパッド）
５１ 内部回路
５２ 静電保護回路
Ｄ１、Ｄ２ 保護ダイオード
ＥＲ 抵抗素子
ＩＲ 抵抗素子
ＱＨＮ 高耐圧ｎチャネル型ＭＩＳＦＥＴ
ＱＨＰ 高耐圧ｐチャネル型ＭＩＳＦＥＴ
ＱＭＰ 中耐圧ｐチャネル型ＭＩＳＦＥＴ
ＱＬＰ 低耐圧ｐチャネル型ＭＩＳＦＥＴ
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、高耐圧ＭＩＳＦＥＴおよび抵抗素子を同一半導体基板上に形成する半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
互いに隣接する半導体素子を電気的に分離する素子分離構造として、半導体基板の素子分離領域に溝を形成してその内部に絶縁膜を埋め込む素子分離溝（ＳＴＩ：Shallow Trench Isolation)が知られている。この素子分離溝を形成するには、まず半導体基板をエッチングして溝を形成し、続いて半導体基板上に溝の深さよりも厚い酸化シリコン膜を堆積する。次に、溝の外部の酸化シリコン膜を化学的機械研磨法で除去と、溝の内部に酸化シリコン膜が残り、かつその表面が平坦化される。
【０００３】
ところで、半導体素子は、その用途や機能に応じて寸法が最適化されるので、実際の半導体基板上には、寸法が異なる複数種類の半導体素子が混在している。例えば、高い電源電圧で動作するＭＩＳＦＥＴ（以下、高耐圧ＭＩＳＦＥＴという）は、低い電源電圧で動作するＭＩＳＦＥＴ（以下、低耐圧ＭＩＳＦＥＴという）に比べて寸法が大きく、かつゲート絶縁膜の膜厚も大きい。また、抵抗素子や容量素子のような受動素子も、低耐圧ＭＩＳＦＥＴに比べて寸法が大きいのが一般的である。さらに、集積回路は、その用途や機能に応じて半導体素子の集積度が異なるので、実際の半導体基板上には、半導体素子が密に配置された領域と疎に配置された領域とが存在する。
【０００４】
一方、半導体素子を分離する素子分離溝の寸法は、半導体素子の寸法や密度によって規定される。従って、実際の半導体基板には、寸法が異なる素子分離溝が混在していると共に、素子分離溝が密に配置された領域と疎に配置された領域とが存在している。
【０００５】
ところが、素子分離溝を形成する工程において、半導体基板に寸法が異なる複数の溝を形成した後、酸化シリコン膜を堆積してその表面を化学的機械研磨法で研磨すると、特に面積の大きい溝に埋め込んだ酸化シリコン膜の表面が皿のように凹んで研磨される現象（ディッシング(dishing)と呼ばれる）が発生する。
【０００６】
素子分離溝内の酸化シリコン膜に上記のような凹みが発生した場合は、後の工程で半導体基板上に薄膜を堆積した際、素子分離溝の上方において、薄膜の表面の平坦性が低下する。そのため、次に、この薄膜の上部にフォトレジスト膜を形成して露光処理を行う際、素子分離溝の上方で露光光のフォーカスレンジが低下し、レジストパターンの精度が低下する。
【０００７】
その対策として、ディッシングが顕著に発生する大面積の素子分離領域内に、寸法の小さい多数のダミーアクティブ領域をマトリクス状に敷き詰め、この領域内の素子分離溝の実効的な面積を縮小することによって、酸化シリコン膜のディッシングを抑制する技術が提案され、実際の半導体製品への適用が進められている。
【０００８】
大面積の素子分離領域内にダミーアクティブ領域を配置する従来技術として、例えば特開２００２−１５８２７８号公報（特許文献１）がある。この特許文献１は、素子分離領域内に寸法の異なる２種類のダミーアクティブ領域を配置することによって、酸化シリコン膜の表面の平坦性を向上させると共に、ダミーアクティブ領域形成用フォトマスクを作成する際のデータ量を低減する技術を開示している。
【０００９】
特開２００２−２６１２４４号公報（特許文献２）は、素子分離溝の上部に多結晶シリコン膜からなる抵抗素子を形成した場合、酸化シリコン膜のディッシングに起因して、素子分離溝の中央部と周辺部とで抵抗素子の幅、膜厚、断面形状が異なってくるという問題を指摘している。また、この問題を解決するために、抵抗素子が形成される領域の近傍にダミーアクティブ領域を配置し、酸化シリコン膜を必要な範囲に区切ることによって、ディッシングの発生を抑制する技術を開示している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００２−１５８２７８号公報
【特許文献２】特開２００２−２６１２４４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明者の検討によれば、素子分離領域内にダミーアクティブ領域を配置してその上部に抵抗素子を形成する従来技術は、ダミーアクティブ領域と抵抗素子との間にカップリング容量が形成されることによって、抵抗素子の特性が変動するという新たな問題を引き起こす。
【００１２】
また、半導体チップの一部にダミーアクティブ領域を設けることによって、チップ表面の平坦性を向上させる手法は、半導体チップ内に占めるダミーアクティブ領域の割合をある程度増やさないと効果が得られないので、チップ面積の増大を引き起こすという問題がある。
【００１３】
本発明の目的は、ダミーアクティブ領域の増加に伴うチップ面積の増大を引き起こすことなく、半導体基板の表面の平坦性を向上させる技術を提供することにある。
【００１４】
本発明の他の目的は、抵抗素子の信頼性を向上させる技術を提供することにある。
【００１５】
本発明の他の目的は、静電保護回路用抵抗素子のＥＳＤ耐性を向上させる技術を提供することにある。
【００１６】
本発明の他の目的は、高耐圧ＭＩＳＦＥＴと抵抗素子とを同一半導体基板上に形成する半導体装置の製造工程を簡略化する技術を提供することにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
本発明の半導体装置は、半導体基板の主面の第１領域に形成された第１ゲート絶縁膜を有し、第１の電源電圧で動作する第１ＭＩＳＦＥＴと、前記半導体基板の主面の第２領域に形成され、前記第１ゲート絶縁膜よりも膜厚が大きい第２ゲート絶縁膜を有すると共に、前記第１の電源電圧よりも高い第２の電源電圧で動作する第２ＭＩＳＦＥＴと、前記半導体基板の主面の第３領域に形成されたシリコン膜からなる抵抗素子とを含み、前記半導体基板の主面の前記第３領域には、前記第２ゲート絶縁膜と同層の絶縁膜が形成され、前記抵抗素子は、前記絶縁膜の上部に形成されているものである。
【００２０】
本発明の半導体装置は、半導体基板の主面の第１領域に形成された第１ゲート絶縁膜を有し、第１の電源電圧で動作する第１ＭＩＳＦＥＴ、前記半導体基板の主面の第２領域に形成され、前記第１ゲート絶縁膜よりも膜厚が大きい第２ゲート絶縁膜を有すると共に、前記第１の電源電圧よりも高い第２の電源電圧で動作する第２ＭＩＳＦＥＴ、および前記半導体基板の主面の第３領域に形成されたシリコン膜からなる第１抵抗素子を含む内部回路と、前記半導体基板の主面の第４領域に形成されたシリコン膜からなる第２抵抗素子を含む静電保護回路とを有し、前記第１および第２抵抗素子のそれぞれの下部には、前記第２ゲート絶縁膜と同層の第１絶縁膜が形成されているものである。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００２２】
素子分離領域にダミーアクティブ領域を配置してその上部に抵抗素子を配置する場合に比べて、半導体基板の全体面積に対するダミーアクティブ領域の割合を低減し、半導体基板の表面の平坦化とチップサイズの縮小とを両立させることが可能となる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施の形態である半導体装置の回路構成を示す概略図である。
【図２】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図３】図２に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図４】図３に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図５】図４に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図６】図４に続く半導体装置の製造方法を示す半導体基板の要部平面図である。
【図７】図５に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図８】図７に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図９】図８に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１０】内部回路に形成された抵抗素子および静電保護回路に形成された抵抗素子を示す平面図である。
【図１１】内部回路に形成された抵抗素子および静電保護回路に形成された抵抗素子の別例を示す断面図である。
【図１２】内部回路に形成された抵抗素子および静電保護回路に形成された抵抗素子の別例を示す平面図である。
【図１３】内部回路に形成された抵抗素子および静電保護回路に形成された抵抗素子の別例を示す断面図である。
【図１４】内部回路に形成された抵抗素子および静電保護回路に形成された抵抗素子の別例を示す断面図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
（実施の形態１）
図１は、本実施の形態によるＬＣＤドライバの回路構成を示す概略図である。ＬＣＤドライバは、単結晶シリコンからなる半導体チップ１Ａの主面に形成された入出力端子（ボンディングパッド）５０、内部回路５１および静電保護（ＥＳＤ）回路５２などによって構成されている。
【００２６】
図１には示さないが、内部回路５１は、３種類の電源電圧（例えば２５Ｖ、６Ｖ、１．５Ｖ）で動作する相補型ＭＩＳＦＥＴなどによって構成されている。また、内部回路５１の一部には、抵抗素子ＩＲが形成されている。以下の説明では、２５Ｖの電源電圧で動作する相補型ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ）を高耐圧ＭＩＳＦＥＴと称し、６Ｖの電源電圧で動作する相補型ＭＩＳＦＥＴを中耐圧ＭＩＳＦＥＴと称し、１．５Ｖの電源電圧で動作する相補型ＭＩＳＦＥＴを低耐圧ＭＩＳＦＥＴと称する。
【００２７】
静電保護回路５２は、入出力端子５０と内部回路５１との間に配置され、入出力端子５０に印加された高電圧の静電気による内部回路５１の破壊を防ぐ機能を有している。静電保護回路５２は、保護ダイオードＤ１、Ｄ２および抵抗素子ＥＲによって構成されている。静電保護回路５２の抵抗素子ＥＲと内部回路５１の抵抗素子ＩＲには、中耐圧ＭＩＳＦＥＴと同じく、６Ｖの電源電圧が印加される。
【００２８】
次に、図２〜図１１を参照しながら、本実施の形態によるＬＣＤドライバの製造方法を工程順に説明する。なお、製造方法の説明を簡略にするために、１．５Ｖの電源電圧で動作する低耐圧ＭＩＳＦＥＴおよび６Ｖの電源電圧で動作する中耐圧ＭＩＳＦＥＴは、それぞれｐチャネル型ＭＩＳＦＥＴのみを図示し、ｎチャネル型ＭＩＳＦＥＴの図示は省略する。
【００２９】
まず、図２に示すように、ｐ型の単結晶シリコンからなる半導体基板（以下、単に基板という）１に素子分離溝２を形成する。素子分離溝２を形成するには、例えば窒化シリコン膜をマスクを用いたドライエッチングで基板１に溝を形成し、続いて基板１上にＣＶＤ法で酸化シリコン膜を堆積した後、溝の外部の酸化シリコン膜を化学的機械研磨法で除去する。
【００３０】
なお、図中の領域Ａは、２５Ｖの電源電圧で動作する高耐圧ｎチャネル型ＭＩＳＦＥＴを形成する領域、領域Ｂは、２５Ｖの電源電圧で動作する高耐圧ｐチャネル型ＭＩＳＦＥＴを形成する領域、領域Ｃは、６Ｖの電源電圧で動作する中耐圧ｐチャネル型ＭＩＳＦＥＴを形成する領域、領域Ｄは、１．５Ｖの電源電圧で動作する低耐圧ｐチャネル型ＭＩＳＦＥＴを形成する領域、領域Ｅは、静電保護回路５２の抵抗素子ＥＲ６Ｖを形成する領域、領域Ｆは、内部回路５１の抵抗素子ＩＲを形成する領域をそれぞれ示している。図に示すように、本実施の形態では、静電保護回路５２の抵抗素子ＥＲを形成する領域（Ｅ）の基板１の全面に素子分離溝２を形成する。一方、内部回路５１の抵抗素子ＩＲを形成する領域（Ｆ）の基板１には、素子分離溝２を形成しない。
【００３１】
次に、図３に示すように、基板１の一部にリン（Ｐ）をイオン注入し、他部にホウ素（Ｂ）をイオン注入することによって、基板１の深い領域にｎ型埋込み層３およびｐ型埋込み層４を形成する。また、高耐圧ＭＩＳＦＥＴを形成する領域（Ａ、Ｂ）と中耐圧ＭＩＳＦＥＴを形成する領域（Ｃ）の基板１の一部にリンをイオン注入し、他部にホウ素をイオン注入することによって、ｎ型ウエル５およびｐ型ウエル６を形成する。
【００３２】
領域（Ａ）の基板１に形成されたｎ型ウエル５は、高耐圧ｎチャネル型ＭＩＳＦＥＴのソース、ドレインとして機能し、領域（Ｂ）の基板１に形成されたｐ型ウエル６は、高耐圧ｐチャネル型ＭＩＳＦＥＴのソース、ドレインの一部として機能する。
【００３３】
次に、図４に示すように、領域（Ａ、Ｂ、Ｅ、Ｆ）の基板１の表面にゲート絶縁膜７を形成する。ゲート絶縁膜７を形成するには、まず基板１を熱酸化してその表面に膜厚１０ｎｍ以下の薄い酸化シリコン膜を形成した後、この酸化シリコン膜の上部にＣＶＤ法を酸化シリコン膜を堆積する。このとき、熱酸化によって形成した酸化シリコン膜とＣＶＤ法で堆積した酸化シリコン膜とを合わせた膜厚は、６０ｎｍ以上である。次に、フォトレジスト膜をマスクにしてこれらの酸化シリコン膜をパターニングし、領域（Ａ、Ｂ、Ｅ、Ｆ）の基板１の表面に残す。このとき、領域（Ｅ、Ｆ）の基板１の表面は、それらのほぼ全面がゲート絶縁膜７で覆われるようにする。
【００３４】
次に、図５に示すように、領域（Ａ）のゲート絶縁膜７上に高耐圧ｎチャネル型ＭＩＳＦＥＴのゲート電極８を形成し、領域（Ｂ）のゲート絶縁膜７上に高耐圧ｐチャネル型ＭＩＳＦＥＴのゲート電極８を形成する。ゲート電極８を形成するには、基板１上にＣＶＤ法でｎ型多結晶シリコン膜を形成した後、このｎ型多結晶シリコン膜の上部にキャップ絶縁膜９を形成する。キャップ絶縁膜９は、例えば酸化シリコン膜と窒化シリコン膜との積層膜などによって構成する。次に、フォトレジスト膜をマスクにしたドライエッチングにより、キャップ絶縁膜９とｎ型多結晶シリコン膜とをパターニングする。
【００３５】
このとき、本実施の形態では、領域（Ｅ）のゲート絶縁膜７上にキャップ絶縁膜９とｎ型多結晶シリコン膜とを残すことにより、表面がキャップ絶縁膜９で覆われたｎ型多結晶シリコン膜からなる抵抗素子ＥＲを形成する。また、領域（Ｆ）のゲート絶縁膜７上にキャップ絶縁膜９とｎ型多結晶シリコン膜とを残すことにより、表面がキャップ絶縁膜９で覆われたｎ型多結晶シリコン膜からなる抵抗素子ＩＲを形成する。
【００３６】
図６は、領域（Ｅ）に形成された抵抗素子ＥＲと、領域（Ｆ）に形成された抵抗素子ＩＲとを示す平面図である。図５および図６に示すように、内部回路５１の抵抗素子ＩＲは、アクティブ領域であるｎ型埋込み層３の上部に形成されている。しかし、本実施の形態では、ｎ型埋込み層３と抵抗素子ＩＲとの間に６０ｎｍ以上の厚い膜厚を有する絶縁膜（ゲート絶縁膜７）が介在しているので、基板１（ｎ型埋込み層３）と抵抗素子ＩＲとの間に形成されるカップリング容量が低減される構造になっている。
【００３７】
すなわち、本実施の形態によれば、基板１との容量を殆ど考慮することなく、アクティブ領域（ｎ型埋込み層３）上に抵抗素子ＩＲを配置することができる。これにより、酸化シリコン膜が埋め込まれた素子分離溝２にダミーアクティブ領域を形成してその上部に抵抗素子ＩＲを配置する場合に比べ、基板１の全体面積に対するダミーアクティブ領域の割合を低減することができるので、基板１の表面の平坦化とチップサイズの縮小とを両立させることが可能となる。
【００３８】
また、本実施の形態では、ｎ型埋込み層３と抵抗素子ＩＲとの間に介在する絶縁膜と、高耐圧ＭＩＳＦＥＴのゲート絶縁膜７とを同時に形成するので、絶縁膜を形成するための特別な工程が不要となる。
【００３９】
一方、静電保護回路５２の抵抗素子ＥＲをアクティブ領域上に配置した場合は、高電圧の静電気が印加された際に、抵抗素子ＥＲを構成する多結晶シリコン膜のエッジ部においてＥＳＤ耐性が劣化し易いという問題が生じる。すなわち、抵抗素子ＥＲは外部からの静電圧によって、通常、抵抗素子ＩＲに印加される電圧よりも高い電圧が印加されるため、ＥＳＤ耐性が劣化し易い。しかし、本実施の形態では、抵抗素子ＥＲを素子分離溝２の上部に配置しているので、ＥＳＤ耐性の劣化を防止して静電保護回路５２の信頼性を確保することができる。すなわち、抵抗素子ＥＲ下の絶縁膜の膜厚は、抵抗素子ＩＲ下の膜厚よりも厚くなるように形成されていることにより、抵抗素子ＩＲの静電耐圧よりも抵抗素子ＥＲの静電耐圧を向上させている。さらに、本実施の形態では、素子分離溝２と抵抗素子ＥＲとの間に６０ｎｍ以上の厚い膜厚を有する絶縁膜（ゲート絶縁膜７）が介在しているので、ＥＳＤ耐性の劣化をより確実に防止することができる。
【００４０】
次に、図７に示すように、低耐圧ｐチャネル型ＭＩＳＦＥＴを形成する領域（Ｄ）のｎ型埋込み層３にリンをイオン注入することによって、ｎ型半導体領域１０を形成する。続いて、中耐圧ｐチャネル型ＭＩＳＦＥＴを形成する領域（Ｃ）に膜厚１２ｎｍの酸化シリコン膜からなるゲート絶縁膜１１を形成し、低耐圧ｐチャネル型ＭＩＳＦＥＴを形成する領域（Ｄ）に膜厚３ｎｍの酸化シリコン膜からなるゲート絶縁膜１２を形成する。
【００４１】
膜厚の異なる２種類のゲート絶縁膜１１、１２を形成するには、まず基板１を熱酸化することによって、領域（Ａ、Ｂ、Ｃ、Ｄ）の基板１の表面に膜厚９ｎｍ程度の酸化シリコン膜を形成する。次に、領域（Ｃ）の基板１の表面をフォトレジスト膜で覆い、他の領域（Ａ、Ｂ、Ｄ）の基板１の表面に形成された上記酸化シリコン膜をウェットエッチングで除去する。次に、上記フォトレジスト膜を除去した後、基板１をもう一度熱酸化することによって、領域（Ａ、Ｂ、Ｄ）の基板１の表面に膜厚３ｎｍの酸化シリコン膜からなるゲート絶縁膜１２を形成する。このとき、領域（Ｃ）の基板１の表面に残った膜厚９ｎｍ程度の酸化シリコン膜が成長し、膜厚が１２ｎｍのゲート絶縁膜１１となる。
【００４２】
次に、図８に示すように、領域（Ｃ）に中耐圧ｐチャネル型ＭＩＳＦＥＴのゲート電極１３を形成し、領域（Ｄ）に低耐圧ｐチャネル型ＭＩＳＦＥＴのゲート電極１４を形成する。ゲート絶縁膜１３、１４を形成するには、基板１上にＣＶＤ法でｎ型多結晶シリコン膜を形成した後、フォトレジスト膜をマスクにしたドライエッチングでｎ型多結晶シリコン膜をパターニングする。
【００４３】
次に、図９に示すように、ゲート電極８、１３、１４の側壁にサイドウォールスペーサ１６を形成する。サイドウォールスペーサ１６は、基板１上にＣＶＤ法で堆積した酸化シリコン膜を異方性エッチングすることによって形成する。続いて、基板１の一部にリンをイオン注入し、他の一部にホウ素をイオン注入することによって、領域（Ａ）のｎ型ウエル５の表面にｎ型半導体領域１７を形成する。また、領域（Ｂ）のｐ型ウエル６、領域（Ｃ）のｎ型ウエル５および領域（Ｄ）のｎ型半導体領域１０のそれぞれの表面にｐ型半導体領域１８を形成する。領域（Ａ）のｎ型ウエル５に形成されたｎ型半導体領域１７は、高耐圧ｎチャネル型ＭＩＳＦＥＴのソース、ドレインとして機能し、領域（Ｂ）のｐ型ウエル６に形成されたｐ型半導体領域１８は、高耐圧ｐチャネル型ＭＩＳＦＥＴのソース、ドレインとして機能する。また、領域（Ｃ）のｎ型ウエル５に形成されたｐ型半導体領域１８は、中耐圧ｐチャネル型ＭＩＳＦＥＴのソース、ドレインとして機能し、領域（Ｄ）のｎ型半導体領域１０に形成されたｐ型半導体領域１８は、低耐圧ｐチャネル型ＭＩＳＦＥＴのソース、ドレインとして機能する。
【００４４】
ここまでの工程で、領域（Ａ）の基板１上に高耐圧ｎチャネル型ＭＩＳＦＥＴ（ＱＨＮ）が形成され、領域（Ｂ）の基板１上に高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＱＨＰ）が形成される。また、領域（Ｃ）の基板１上に中耐圧ｐチャネル型ＭＩＳＦＥＴ（ＱＭＮ）が形成され、領域（Ｄ）の基板１上に低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＱＬＰ）が形成される。
【００４５】
次に、図１０および図１１に示すように、抵抗素子ＥＲ、ＩＲを構成する多結晶シリコン膜のそれぞれの両端部、すなわち配線接続部を覆っているキャップ絶縁膜９をエッチングで除去した後、露出した抵抗素子ＥＲ、ＩＲの表面に、電気抵抗を低減するためのシリサイド層２０を形成する。このように抵抗素子ＥＲ、ＩＲ上のシリサイド層２０を作り分けるのは、抵抗素子としての所望の抵抗値を制御するためである。すなわち、相対的に低抵抗のシリサイド層２０と相対的に高抵抗の多結晶シリコン膜との面積を制御することで、抵抗素子の抵抗値を制御することができる。
【００４６】
また、図示はしないが、高耐圧ｎチャネル型ＭＩＳＦＥＴ（ＱＨＮ）、高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＱＨＰ）、中耐圧ｐチャネル型ＭＩＳＦＥＴ（ＱＭＮ）および低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＱＬＰ）のそれぞれのソース、ドレインの表面にもシリサイド層２０を形成する。その後、基板１の上部に層間絶縁膜を挟んで複数層の配線を形成するが、それらの図示は省略する。また、これらシリサイド層２０は、例えば、コバルトシリサイド層（ＣｏＳｉ２）、チタンシリサイド層（ＴｉＳｉ２）またはニッケルシリサイド層（ＮｉＳｉ２）等によって形成されている。
【００４７】
本実施の形態によれば、アクティブ領域（ｎ型埋込み層３）上に抵抗素子ＩＲを配置することが可能となるので、基板１の全体面積に対するダミーアクティブ領域の割合を低減することができ、基板１の表面の平坦化とチップサイズの縮小とを両立させることが可能となる。
【００４８】
また、アクティブ領域と抵抗素子ＩＲとの間に介在する絶縁膜を、高耐圧ＭＩＳＦＥＴのゲート絶縁膜７を形成する工程で同時に形成するので、製造工程を追加することなく、上記した効果を得ることができる。
【００４９】
（実施の形態２）
前記実施の形態１では、静電保護回路５２の抵抗素子ＥＲを素子分離溝２の上部に配置したのに対し、本実施の形態では、図１２および図１３に示すように、抵抗素子ＥＲをアクティブ領域（ｎ型埋込み層３）上に配置する。一方、内部回路５１の抵抗素子ＩＲは、前記実施の形態１と同じように、アクティブ領域（ｎ型埋込み層３）上に配置する。
【００５０】
ただし、前述したように、抵抗素子ＥＲをアクティブ領域上に配置した場合は、抵抗素子ＥＲを構成する多結晶シリコン膜のエッジ部においてＥＳＤ耐性が劣化し易い。そこで、本実施の形態では、抵抗素子ＥＲの中央部をアクティブ領域上に配置し、エッジ部のみは素子分離溝２の上部に配置することにより、ＥＳＤ耐性の劣化を防いでいる。さらに、素子分離溝２と抵抗素子ＥＲとの間に６０ｎｍ以上の厚い膜厚を有する絶縁膜（ゲート絶縁膜７）を介在させることにより、ＥＳＤ耐性の劣化をより確実に防止することができる。また、これにより、抵抗素子ＥＲと基板１とのカップリング容量を低減することができる。
【００５１】
本実施の形態によれば、抵抗素子ＥＲのＥＳＤ耐性を劣化させることなく、かつ基板１との容量を殆ど考慮することなく、アクティブ領域上に２種類の抵抗素子ＥＲ、ＩＲを配置することができる。これにより、酸化シリコン膜が埋め込まれた素子分離溝２の上部に抵抗素子ＥＲ、ＩＲを配置する場合に比べ、基板１の全体面積に対する素子分離領域の割合を低減することができるので、基板１の表面の平坦化とチップサイズの縮小とを両立させることが可能となる。
【００５２】
（実施の形態３）
図１４に示すように、本実施の形態では、静電保護回路５２の抵抗素子ＥＲおよび内部回路５１の抵抗素子ＩＲをそれぞれ素子分離溝２の上部に配置する。また、抵抗素子ＥＲ、ＩＲのそれぞれの下部の素子分離溝２には、複数のダミーアクティブ領域２１を島状、格子状、またはマトリクス状に形成する。これにより、酸化シリコン膜が埋め込まれた素子分離溝２の上部に抵抗素子ＥＲ、ＩＲを配置する場合に比べて、基板１の表面をより平坦化することができる。
【００５３】
この場合、ダミーアクティブ領域２１と抵抗素子ＥＲ、ＩＲとのカップリング容量を低減するために、抵抗素子ＥＲ、ＩＲのそれぞれの下部には、厚い膜厚を有する絶縁膜（ゲート絶縁膜７）を介在させる。また、抵抗素子ＥＲのＥＳＤ耐性が劣化するのを防ぐために、抵抗素子ＥＲのエッジ部の下部には、ダミーアクティブ領域２１を配置しないようにする。
【００５４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５５】
前記実施の形態１では、第１層目の多結晶シリコン膜（高耐圧ＭＩＳＦＥＴのゲート電極８に用いるｎ型多結晶シリコン膜）を用いて抵抗素子ＥＲ、ＩＲを形成したが、第２層目の多結晶シリコン膜（中耐圧ｐチャネル型ＭＩＳＦＥＴのゲート電極１３および低耐圧ｐチャネル型ＭＩＳＦＥＴのゲート電極１４に用いるｎ型多結晶シリコン膜）を用いて抵抗素子ＥＲ、ＩＲを形成することもできる。また、２種類の抵抗素子ＥＲ、ＩＲのいずれか一方を第１層目の多結晶シリコン膜で形成し、他方を第２層目の多結晶シリコン膜で形成することもできる。
【００５６】
前記実施の形態では、ＬＣＤドライバに適用した場合について説明したが、これに限定されるものではなく、厚いゲート絶縁膜を有する高耐圧ＭＩＳＦＥＴと、シリコン膜からなる抵抗素子とを同一半導体基板上に形成する各種半導体デバイスに広く適用することができる。
【産業上の利用可能性】
【００５７】
本発明は、高耐圧ＭＩＳＦＥＴと抵抗素子とを同一半導体基板上に形成する半導体装置に利用されるものである。
【符号の説明】
【００５８】
１ 半導体基板
１Ａ 半導体チップ
２ 素子分離溝
３ ｎ型埋込み層
４ ｐ型埋込み層
５ ｎ型ウエル
６ ｐ型ウエル
７ ゲート絶縁膜
８ ゲート電極
９ キャップ絶縁膜
１０ ｎ型半導体領域
１１、１２ ゲート絶縁膜
１３、１４ ゲート電極
１６ サイドウォールスペーサ
１７ ｎ型半導体領域
１８ ｐ型半導体領域
２０ シリサイド層
２１ ダミーアクティブ領域
５０ 入出力端子（ボンディングパッド）
５１ 内部回路
５２ 静電保護回路
Ｄ１、Ｄ２ 保護ダイオード
ＥＲ 抵抗素子
ＩＲ 抵抗素子
ＱＨＮ 高耐圧ｎチャネル型ＭＩＳＦＥＴ
ＱＨＰ 高耐圧ｐチャネル型ＭＩＳＦＥＴ
ＱＭＰ 中耐圧ｐチャネル型ＭＩＳＦＥＴ
ＱＬＰ 低耐圧ｐチャネル型ＭＩＳＦＥＴ
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上部に形成された素子分離溝と、
前記素子分離溝に埋め込まれた第１絶縁膜と、
前記素子分離溝で規定された複数のダミーアクティブ領域と、
前記第１絶縁膜及び前記複数のダミーアクティブ領域上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された抵抗素子と、を有し、
前記複数のダミーアクティブ領域には、半導体素子が形成されておらず、
前記複数のダミーアクティブ領域は、抵抗素子の下に形成されており、
前記抵抗素子のエッジ部は、前記第１絶縁膜と平面的に重なっていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２絶縁膜は、ＣＶＤ法によって形成された酸化シリコン膜を主成分として構成されることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記抵抗素子は、シリコン膜から形成されることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記複数のダミーアクティブ領域は、島状、格子状、または、マトリクス状に形成されていることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記抵抗素子のエッジ部は、前記ダミーアクティブ領域上には形成されていないことを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記抵抗素子は、静電保護回路の一部として用いられることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記半導体装置は、ＬＣＤドライバに適用されることを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記半導体基板上には、第１ＭＩＳＦＥＴが形成されており、
前記第１ＭＩＳＦＥＴは、
前記半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、を有し、
前記第１絶縁膜と前記第１ゲート絶縁膜は、同層の絶縁膜で形成されていることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記半導体基板上には、第２ＭＩＳＦＥＴが形成されており、
前記第２ＭＩＳＦＥＴは、
前記半導体基板上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、を有し、
前記第１ＭＩＳＦＥＴは、前記第２ＭＩＳＦＥＴよりも高い電源電圧で動作するＭＩＳＦＥＴであり、
前記第１ゲート絶縁膜の膜厚は、前記第２ゲート絶縁膜の膜厚よりも大きいことを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記抵抗素子と前記第１ゲート電極と前記第２ゲート電極は、同層のシリコン膜で形成されていることを特徴とする半導体装置。
【請求項１１】
（ａ）半導体基板に素子分離溝を形成する工程と、
（ｂ）前記素子分離溝中に第１絶縁膜を埋め込む工程と、
（ｃ）前記素子分離溝の外部の前記第１シリコン膜を化学的機械研磨法により除去する工程と、
（ｄ）前記（ｃ）工程の後、前記半導体基板上に第２絶縁膜を形成する工程と、
（ｅ）前記第２絶縁膜上に抵抗素子を形成する工程と、を含み、
前記抵抗素子の下には、前記素子分離溝で規定された複数のダミーアクティブ領域が形成され、
前記複数のダミーアクティブ領域には、半導体素子が形成されておらず、
前記抵抗素子のエッジ部は、前記素子分離溝に埋め込まれた前記第１絶縁膜と平面的に重なっていることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記第２絶縁膜は、ＣＶＤ法によって形成された酸化シリコン膜を主成分として構成されることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記第２絶縁膜は、ＣＶＤ法によって形成された酸化シリコン膜および熱酸化法によって形成された酸化シリコン膜からなることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１１に記載の半導体装置の製造方法において、
前記抵抗素子は、シリコン膜から形成されることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１１に記載の半導体装置の製造方法において、
前記複数のダミーアクティブ領域は、島状、格子状、または、マトリクス状に形成されていることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１１に記載の半導体装置の製造方法において、
前記抵抗素子のエッジ部は、前記ダミーアクティブ領域上には形成されないことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１１に記載の半導体装置の製造方法において、
前記抵抗素子は、静電保護回路の一部として用いられることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法において、
前記半導体装置は、ＬＣＤドライバに適用されることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１１に記載の半導体装置の製造方法において、
前記半導体装置は、前記半導体基板上に形成された第１ゲート絶縁膜と前記第１ゲート絶縁膜上に形成された第１ゲート電極を有する第１ＭＩＳＦＥＴを含み、
前記（ｄ）工程において、前記第１ゲート絶縁膜が形成され、
前記（ｅ）工程において、前記第１ゲート電極が形成されることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９に記載の半導体装置の製造方法において、
前記半導体装置は、前記半導体基板上に形成された第２ゲート絶縁膜と前記第２ゲート絶縁膜上に形成された第２ゲート電極を有する第２ＭＩＳＦＥＴを含み、
前記（ｄ）工程の後で、かつ、前記（ｅ）工程の前の工程において、前記第２ゲート絶縁膜が形成され、
前記（ｅ）工程において、前記第２ゲート電極が形成され、
前記第１ＭＩＳＦＥＴは、前記第２ＭＩＳＦＥＴよりも高い電源電圧で動作するＭＩＳＦＥＴであり、
前記第１ゲート絶縁膜の膜厚は、前記第２ゲート絶縁膜の膜厚よりも大きいことを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０に記載の半導体装置の製造方法において、
前記第２ゲート絶縁膜は、熱酸化法によって形成されることを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板の上部に形成された素子分離溝と、
前記素子分離溝に埋め込まれた第１絶縁膜と、
前記素子分離溝で規定された複数のダミーアクティブ領域と、
前記第１絶縁膜及び前記複数のダミーアクティブ領域上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された抵抗素子と、を有し、
前記複数のダミーアクティブ領域には、半導体素子が形成されておらず、
前記複数のダミーアクティブ領域は、抵抗素子の下に形成されており、
前記抵抗素子のエッジ部は、前記第１絶縁膜と平面的に重なっていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２絶縁膜は、ＣＶＤ法によって形成された酸化シリコン膜を主成分として構成されることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記抵抗素子は、シリコン膜から形成されることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記複数のダミーアクティブ領域は、島状、格子状、または、マトリクス状に形成されていることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記抵抗素子のエッジ部は、前記ダミーアクティブ領域上には形成されていないことを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記抵抗素子は、静電保護回路の一部として用いられることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記半導体装置は、ＬＣＤドライバに適用されることを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記半導体基板上には、第１ＭＩＳＦＥＴが形成されており、
前記第１ＭＩＳＦＥＴは、
前記半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、を有し、
前記第１絶縁膜と前記第１ゲート絶縁膜は、同層の絶縁膜で形成されていることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記半導体基板上には、第２ＭＩＳＦＥＴが形成されており、
前記第２ＭＩＳＦＥＴは、
前記半導体基板上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、を有し、
前記第１ＭＩＳＦＥＴは、前記第２ＭＩＳＦＥＴよりも高い電源電圧で動作するＭＩＳＦＥＴであり、
前記第１ゲート絶縁膜の膜厚は、前記第２ゲート絶縁膜の膜厚よりも大きいことを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記抵抗素子と前記第１ゲート電極と前記第２ゲート電極は、同層のシリコン膜で形成されていることを特徴とする半導体装置。
【請求項１１】
（ａ）半導体基板に素子分離溝を形成する工程と、
（ｂ）前記素子分離溝中に第１絶縁膜を埋め込む工程と、
（ｃ）前記素子分離溝の外部の前記第１シリコン膜を化学的機械研磨法により除去する工程と、
（ｄ）前記（ｃ）工程の後、前記半導体基板上に第２絶縁膜を形成する工程と、
（ｅ）前記第２絶縁膜上に抵抗素子を形成する工程と、を含み、
前記抵抗素子の下には、前記素子分離溝で規定された複数のダミーアクティブ領域が形成され、
前記複数のダミーアクティブ領域には、半導体素子が形成されておらず、
前記抵抗素子のエッジ部は、前記素子分離溝に埋め込まれた前記第１絶縁膜と平面的に重なっていることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記第２絶縁膜は、ＣＶＤ法によって形成された酸化シリコン膜を主成分として構成されることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記第２絶縁膜は、ＣＶＤ法によって形成された酸化シリコン膜および熱酸化法によって形成された酸化シリコン膜からなることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１１に記載の半導体装置の製造方法において、
前記抵抗素子は、シリコン膜から形成されることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１１に記載の半導体装置の製造方法において、
前記複数のダミーアクティブ領域は、島状、格子状、または、マトリクス状に形成されていることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１１に記載の半導体装置の製造方法において、
前記抵抗素子のエッジ部は、前記ダミーアクティブ領域上には形成されないことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１１に記載の半導体装置の製造方法において、
前記抵抗素子は、静電保護回路の一部として用いられることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法において、
前記半導体装置は、ＬＣＤドライバに適用されることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１１に記載の半導体装置の製造方法において、
前記半導体装置は、前記半導体基板上に形成された第１ゲート絶縁膜と前記第１ゲート絶縁膜上に形成された第１ゲート電極を有する第１ＭＩＳＦＥＴを含み、
前記（ｄ）工程において、前記第１ゲート絶縁膜が形成され、
前記（ｅ）工程において、前記第１ゲート電極が形成されることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９に記載の半導体装置の製造方法において、
前記半導体装置は、前記半導体基板上に形成された第２ゲート絶縁膜と前記第２ゲート絶縁膜上に形成された第２ゲート電極を有する第２ＭＩＳＦＥＴを含み、
前記（ｄ）工程の後で、かつ、前記（ｅ）工程の前の工程において、前記第２ゲート絶縁膜が形成され、
前記（ｅ）工程において、前記第２ゲート電極が形成され、
前記第１ＭＩＳＦＥＴは、前記第２ＭＩＳＦＥＴよりも高い電源電圧で動作するＭＩＳＦＥＴであり、
前記第１ゲート絶縁膜の膜厚は、前記第２ゲート絶縁膜の膜厚よりも大きいことを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０に記載の半導体装置の製造方法において、
前記第２ゲート絶縁膜は、熱酸化法によって形成されることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−１５６５２０（Ｐ２０１２−１５６５２０Ａ）
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願番号】特願２０１２−５４６６６（Ｐ２０１２−５４６６６）
【出願日】平成２４年３月１２日（２０１２．３．１２）
【分割の表示】特願２００５−２６８１３５（Ｐ２００５−２６８１３５）の分割
【原出願日】平成１７年９月１５日（２００５．９．１５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願日】平成２４年３月１２日（２０１２．３．１２）
【分割の表示】特願２００５−２６８１３５（Ｐ２００５−２６８１３５）の分割
【原出願日】平成１７年９月１５日（２００５．９．１５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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