【課題】本発明は、電圧測定回路における電流損失を抑え、異常動作の場合であっても電圧測定回路が破壊されない半導体装置を提供する。
【解決手段】
本発明は、第１導通電極と、第２導通電極とを有する半導体スイッチ素子１０と、半導体スイッチ素子１０の第１導通電極および第２導通電極間の電圧を測定するための電圧測定回路３１とを備える半導体装置１０１である。電圧測定回路３１は、半導体スイッチ素子１０と並列に接続され、半導体スイッチ素子１０の導通方向に印加される電圧を所定値に制限するダイオード素子１１と、ダイオード素子１１に直列に接続された制御用スイッチ７と、半導体スイッチ素子１０がオフ状態のときに制御用スイッチ７をオフ状態にし、半導体スイッチ素子１０がオン状態のときに制御用スイッチ７をオン状態にするスイッチ制御部１５とを含む。 （もっと読む）

【課題】集積電子構成要素を含む半導体発光装置を提供する。
【解決手段】シリコンダイオード、抵抗体１６２、コンデンサ１６４、及び誘導子のような１つ又はそれよりも多くの回路要素が、半導体発光装置の半導体構造１１０と装置を外部構造に接続するのに使用される接続層との間に配置される。半導体構造に対するｎ接点１１４は、複数のバイアにわたって分散され、これは、１つ又はそれよりも多くの誘電体層によってｐ接点１１２から隔離されている。回路要素は、接点−誘電体層−接続層のスタックに形成される。 （もっと読む）

【課題】バラスト抵抗の幅を広げることなく、バラスト抵抗の許容電流量を大きくする
【解決手段】バラスト抵抗２００を構成する抵抗２１０の少なくとも一つは、第１抵抗２１２及び第２抵抗２１４を有している。第１抵抗２１２は、保護素子１００内で電流が流れる方向である第１の方向（図１ではＸ方向）に延伸している。第２抵抗２１４は、第１抵抗２１２に並列に接続され、第１の方向に延伸している。そして第２抵抗２１４は、第１抵抗２１２と同一直線上に位置している。 （もっと読む）

【課題】静電破壊に対する耐性を向上させることが可能な集積回路を提供する。
【解決手段】バイアス回路４は、増幅トランジスタＭ１が増幅を行えるようにバイアス電圧ＢＡ１を設定し、静電保護回路２は、増幅トランジスタＭ１にかかる電圧に基づいて、増幅トランジスタＭ１がオフするように増幅トランジスタＭ１のバイアス電圧ＢＡ１を設定し、切替回路３は、電源の供給状態に基づいて、増幅トランジスタＭ１のバイアス電圧ＢＡ１を切り替える。 （もっと読む）

【課題】サージ印加時における内部回路の誤動作を防止する。
【解決手段】半導体チップ（１０）は、複数のパッド（Ｐ１１、Ｐ１２）と、複数のパッド（Ｐ１１、Ｐ１２）と電源ライン（１５、１６）との間に接続された複数の静電破壊保護素子（１１Ｈ、１１Ｌ、１２Ｈ、１２Ｌ）と、複数のパッドのうち少なくとも２つのパッド（Ｐ１１、Ｐ１２）に現れる印加電圧（Ｓ１１、Ｓ１２）が同一の論理レベルか否かを監視するサージ検出部（１３）と、サージ検出部（１３）の検出結果（Ｓ１３）に応じてその動作が許可／禁止される内部回路（１４）と、を有する。 （もっと読む）

【課題】窒化ガリウム（ＧａＮ）系のＨＥＭＴを保護するダイオード構造を備えた半導体装置とその製造方法を提供する。
【解決手段】基板１０のうちＧａＮ層１３に２次元電子ガスが生成される領域が活性層領域４０とされ、基板１０のうち活性層領域４０を除いた領域にイオン注入が施されていることにより活性層領域４０とは電気的に分離された領域が素子分離領域５０とされている。そして、ダイオード６０は素子分離領域５０の層間絶縁膜２０の上に配置されている。このように、基板１０のうちＨＥＭＴが動作する活性層領域４０とは異なる素子分離領域５０を設けているので、１つの基板１０にＧａＮ−ＨＥＭＴとダイオード６０の両方を備えた構造とすることができる。 （もっと読む）

【課題】本発明は、半導体装置に負電流が流れた場合でも、回路素子を構成する深い半導体層の電位に対して、半導体基板の電位が低くなるのを抑制して寄生素子を作動させず、半導体装置の誤動作を防止する。
【解決手段】本発明は、ｎ型の半導体基板３と、半導体基板３の一面に形成し、接続する負荷に電力を供給する電力素子１と、ｎ型のソース・ドレイン領域を有するＭＯＳトランジスタ２ｃを少なくとも１つ含む回路素子２と、電力素子１および回路素子２に対し独立して配置したｐ型の半導体層４と、半導体基板３および半導体層４と接続する外部回路とを備えている。外部回路は、電源と、電源に一端を接続する抵抗素子と、抵抗素子の他端にアノード電極を接続し、カソード電極をＧＮＤ接地するダイオードとを有し、抵抗素子の他端に半導体層４を接続する。 （もっと読む）

【課題】半導体素子が有する寄生容量や寄生インダクタンスによる電力の損失を抑えるこ
とが出来る、整流回路の提供を課題とする。
【解決手段】入力された交流電圧の振幅に従い、前段の回路と該整流回路の間におけるイ
ンピーダンスを整合または不整合にする。入力される交流電圧が規定の振幅以下である場
合は、インピーダンスを整合にし、該交流電圧をそのまま整流回路に印加する。逆に入力
される交流電圧が規定の振幅よりも大きい場合は、インピーダンスを不整合にし、反射に
より該交流電圧の振幅を小さくしてから整流回路に印加する。 （もっと読む）

【課題】ホールド電圧が高いエミッタ・ベース短絡型の保護素子が設けられた半導体装置を提供する。
【解決手段】半導体装置１は、基板１０と、前記基板上に形成された第１導電形の半導体層１１と、前記基板と前記半導体層との間に形成された第１導電形の埋込層１３と、前記半導体層上に形成された第２導電形のウェル１４と、前記半導体層上であって、前記ウェルから離隔し、前記埋込層の直上域に形成された第１導電形の第１コンタクト層１５と、前記ウェル上に形成された第２導電形の第２コンタクト層１６と、前記ウェル上であって、前記第１コンタクト層と前記第２コンタクト層との間に形成された第１導電形の第３コンタクト層１７と、前記埋込層と前記第１コンタクト層との間に形成され、前記第１コンタクト層に接した第１導電形のディープ層１８と、を備える。 （もっと読む）

【課題】半導体集積回路装置において、Ｉ／Ｏセルの高さを低減すると同時に幅の増大を防ぐことでＩ／Ｏセルの占める領域の面積を削減すること。
【解決手段】レベルシフタ回路、Ｉ／Ｏロジック回路およびＩ／Ｏバッファ回路を含むＩ／Ｏセルがコア領域の周囲に配置された半導体集積回路装置であって、Ｉ／Ｏロジック回路が配置されたＩ／Ｏロジック領域、および、Ｉ／Ｏバッファ回路が配置されたＩ／Ｏバッファ領域は、Ｉ／Ｏセルに対するパッドが配置された領域と重なり合うとともに、コア領域の辺に平行な方向に互いに並んで配置されている。 （もっと読む）

【課題】オン抵抗を増大させることなく、ゲート−ソース間のＥＳＤ耐量を向上させることのできる半導体装置を提供すること。
【解決手段】ポリシリコンゲート層を利用して形成したツェナーダイオードをＥＳＤ耐量を向上させるために、並列接続させる構造を有する半導体装置とするものであって、ストライプ状または矩形状のツェナーダイオードを並列接続させて、それぞれ活性部内部に形成する半導体装置とする。
【選択図】 図３
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【課題】本発明は、静電気検出回路を提供することを目的とする。
【解決手段】本発明の静電気検出回路は、電源線と接地線との間に直列に接続されているレジスター及びスイッチユニットを備え、前記電源線に静電気が存在する場合、前記スイッチユニットはオンされて、前記レジスターの両端に検出電圧が生じ、前記検出電圧は、静電気保護回路を動作させて静電気を除去するか、又は制御回路を動作させてデータを保存する。 （もっと読む）

【課題】所望のブレークダウン電圧を確保し、大きな放電電流を流せるＥＳＤ保護特性の良好なＥＳＤ保護素子を実現する。
【解決手段】適切な不純物濃度のＮ＋型埋め込み層２とＰ＋型埋め込み層３で形成するＰＮ接合ダイオード３５と、Ｐ型拡散層６と接続するＰ＋型埋め込み層３ａをエミッタ、Ｎ−型エピタキシャル層４をベース、Ｐ＋型埋め込み層３をコレクタとする寄生ＰＮＰバイポーラトランジスタ３８とでＥＳＤ保護素子を構築する。Ｐ＋型埋め込み層３はアノード電極１０に接続され、Ｐ＋型拡散層６と、それを取り囲むＮ＋型拡散層７はカソード電極９に接続される。カソード電極９に正の大きな静電気が印加されるとＰＮ接合ダイオード３５がブレークダウンし、その放電電流Ｉ１によりＰ＋型埋め込み層３よりＮ−型エピタキシャル層４の電位が下がり寄生ＰＮＰバイポーラトランジスタ３８がオンし大きな放電電流Ｉ２が流れる。 （もっと読む）

【課題】プリント配線基板上の実装面積削減やコスト削減を実現することのできるチャージポンプを提供する。
【解決手段】チャージポンプ１００は、フライングキャパシタ１２０の充放電用スイッチとして、半導体装置１１０に集積化されたフローティングＮＭＯＳＦＥＴ１１１及び１１２のボディダイオード１１１ｄ及び１１２ｄを用いる。 （もっと読む）

【課題】ＥＳＤ保護素子を有する半導体回路の回路シミュレーションを高速かつ精度よく行うことができるシミュレーション装置を提供する。
【解決手段】ＥＳＤ保護素子を有する半導体回路の動作検証を行うシミュレーション装置は、ＥＳＤ保護素子の等価回路のパラメータファイルを作成する第１のパラメータファイル作成部と、半導体回路内のＥＳＤ保護素子以外の内部回路のパラメータファイルを作成する第２のパラメータファイル作成部と、作成したパラメータファイルを記憶するパラメータファイル記憶部と、記憶したパラメータファイルを選択するパラメータファイル選択部と、選択したパラメータファイルを利用して半導体回路のネットリストを作成するネットリスト作成部と、ネットリストに基づいて半導体回路の動作検証を行うシミュレーション実行部とを備える。 （もっと読む）

【課題】ＥＭＩフィルタが形成された半導体素子の小型化を図る。
【解決手段】本発明の実施形態のＥＭＩフィルタは、第１のダイオードＤ１、第１のキャパシタＣ１、及び抵抗体Ｒを備える。第１のダイオードは、第１の半導体層中に設けられ、上記第１の電極、上記第１の半導体層、その表面に形成されたｎ形の第２の半導体層２Ａ、及びその表面上に形成された第２の電極１１を有する。第１のキャパシタは、上記第１の半導体層１表面に形成され、上記第１の電極、上記第１の半導体層、その表面上に形成された第１の誘電体膜１０Ａ、及びその上に形成され第２の電極と電気的に接続された第３の電極１２を有する。抵抗体は、第１の半導体層上に形成され、第１のダイオードの第２の電極と電気的に接続された第４の電極１４を有する。 （もっと読む）

【課題】積層チップシステムにおいて、各チップのＩＯ回路の大きさを、そのドライブ能力やＥＳＤ耐性能力を維持した上で、従来のサイズから縮小し、積層システムでは積層数に応じてＩＯ数を変化させることができる半導体装置を提供する。
【解決手段】積層チップシステムにおいて、各チップは、各ＩＯ用の貫通ビア接続用パッド２０１に接続するＩＯ回路２０２、スイッチ回路２０６にてＩＯチャネル２０７を構成し、このＩＯチャネル２０７を最大積層予定数のＩＯチャネル分まとめて接続してＩＯグループを構成し、このＩＯグループを１個以上持つ。各ＩＯ用の貫通ビア接続用パッド２０１は、貫通ビアにて別層のチップの同一位置のＩＯ端子と接続される。インターポーザにおいては、実際の積層数が最大積層予定数に満たない場合はインターポーザ上で隣接するＩＯグループ内のＩＯ用の接続用パッドが導体で接続されている。 （もっと読む）

【課題】ゲート絶縁膜の漏れ電流試験に影響を与えることなく、ゲート・ソース間に抵抗を挿入した半導体装置を提供すること。
【解決手段】実施形態に係る半導体装置は、ゲート電極及びソース電極間に抵抗が挿入されたトランジスタを内蔵する半導体装置であって、ゲート電極及びソース電極間に、抵抗に対して直列に挿入されたダイオードを備えることを特徴とする。 （もっと読む）