静電気検出回路
【課題】本発明は、静電気検出回路を提供することを目的とする。
【解決手段】本発明の静電気検出回路は、電源線と接地線との間に直列に接続されているレジスター及びスイッチユニットを備え、前記電源線に静電気が存在する場合、前記スイッチユニットはオンされて、前記レジスターの両端に検出電圧が生じ、前記検出電圧は、静電気保護回路を動作させて静電気を除去するか、又は制御回路を動作させてデータを保存する。
【解決手段】本発明の静電気検出回路は、電源線と接地線との間に直列に接続されているレジスター及びスイッチユニットを備え、前記電源線に静電気が存在する場合、前記スイッチユニットはオンされて、前記レジスターの両端に検出電圧が生じ、前記検出電圧は、静電気保護回路を動作させて静電気を除去するか、又は制御回路を動作させてデータを保存する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、静電気検出回路に関するものである。
【背景技術】
【0002】
集積回路(Integrated Circuit,IC)を設計する際、静電気によるICの損害を免れるために、静電気検出回路によって静電気の発生を検出し、且つIC内部の静電気保護回路を動作させて、接地することにより静電気を除去する。
【0003】
静電気の発生は一定時間持続するので、大部分の静電気検出回路は、充電時間定数に基づいて設計される。従来の静電気検出回路は、レジスター及びキャパシターを利用して、必要な充電時間定数(T=RC)を実現する。しかし、静電気の発生時間は少なくとも200ns以上であるので、静電気検出回路はサイズの大きなレジスター又はキャパシターを必要とするが、大きいレジスター又はキャパシターは、電気回路基板の大きい面積を占用する。従って、実際適応する場合のICは、設計寸法の制約を受け、且つレジスター及びキャパシターを利用する静電気検出回路は充電時間定数の周期中に操作可能であり、比較的大きい局限性を有する
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の目的は、前記課題を解決し、充電時間定数に制限されない静電気検出回路を提供することである。
【課題を解決するための手段】
【0005】
本発明に係る静電気検出回路は、電源線と接地線との間に直列に接続されているレジスター及びスイッチユニットを備え、前記電源線に静電気が存在する場合、前記スイッチユニットはオンされて、前記レジスターの両端に検出電圧が生じ、前記検出電圧は、静電気保護回路を動作させて静電気を除去するか、又は制御回路を動作させてデータを保存する。
【発明の効果】
【0006】
従来の技術に比べて、本発明の静電気検出回路は、1つのスイッチユニットで従来の技術におけるキャパシターを取り替えるので、充電時間定数に制限されなく、電源線に静電気が存在すると、スイッチユニットはオンされて、レジスターの両端に検出電圧が生じ、従って静電気保護回路を動作させて静電気を除去するか、又は制御回路を動作させてデータを保存して、静電気が引き起こすICに対する悪影響を免れる。
【図面の簡単な説明】
【0007】
【図1】本発明の第一実施形態に係る静電気検出回路のブロック図である。
【図2】図1に示す静電気検出回路の第一実施例の回路図である。
【図3】図1に示す静電気検出回路の第二実施例の回路図である。
【図4】図1に示す静電気検出回路の第三実施例の回路図である。
【図5】図1に示す静電気検出回路の第四実施例の回路図である。
【図6】本発明の第二実施形態に係る静電気検出回路のブロック図である。
【図7】図6に示す静電気検出回路の第一実施例の回路図である。
【図8】図6に示す静電気検出回路の第二実施例の回路図である。
【図9】図6に示す静電気検出回路の第三実施例の回路図である。
【図10】図6に示す静電気検出回路の第四実施例の回路図である。
【図11】図1又は図6に示す静電気検出回路が複数のバッファーをさらに備える場合の回路図である。
【発明を実施するための形態】
【0008】
以下、図面を参照して、本発明の実施形態について説明する。
【0009】
図1は、本発明の実施形態に係る静電気検出回路10のブロック図である。前記静電気検出回路10は、レジスターR1及びスイッチユニット12を備える。前記レジスターR1の第一端は、前記スイッチユニット12を介して電源線VDDに接続され、前記レジスターR1の第二端は、接地線VSSに接続される。前記電源線VDDに静電気が存在する場合、前記スイッチユニット12はオンされて、前記レジスターR1の両端に検出電圧が生じる。前記検出電圧は、静電気保護回路30を動作させて静電気を除去するか、又は制御回路30を動作させてデータを保存して、データを失わないようにする。
【0010】
図2は、図1に示す静電気検出回路の第一実施例の回路図である。本実施例において、前記スイッチユニット12は、前記電源線VDDと前記レジスターR1との間に直列に接続された複数のPMOSトランジスターQP1、QP2、…QPnを備える。前記電源線VDDは、隣り合う前記PMOSトランジスターQP1のソース電極に接続される。各々の前記PMOSトランジスターのゲート電極は自身のドレイン電極に接続され、各々の前記PMOSトランジスターのソース電極は、隣り合う前記PMOSトランジスターのドレイン電極に接続され、各々の前記PMOSトランジスターのドレイン電極は、隣り合う前記PMOSトランジスターのソース電極に接続される。前記レジスターR1の第一端は、隣り合う前記PMOSトランジスターQPnのドレイン電極に接続される。前記電源線VDDに静電気が存在する場合、複数の前記PMOSトランジスターQP1、QP2、…QPnは全てオンされて、前記レジスターR1の両端に検出電圧が生じる。前記電源線VDDに静電気が存在しない場合、複数の前記PMOSトランジスターQP1、QP2、…QPnは全てカットオフされて、前記レジスターR1の両端に検出電圧が生じない。
【0011】
図3は、図1に示す静電気検出回路の第二実施例の回路図である。本実施例において、前記スイッチユニット12は、前記電源線VDDと前記レジスターR1との間に直列に接続された複数のNMOSトランジスターQN1、QN2、…QNnを備える。前記電源線VDDは、隣り合う前記NMOSトランジスターQN1のドレイン電極に接続される。各々の前記NMOSトランジスターのゲート電極は自身のドレイン電極に接続され、各々の前記NMOSトランジスターのソース電極は、隣り合う前記NMOSトランジスターのドレイン電極に接続され、各々の前記NMOSトランジスターのドレイン電極は、隣り合う前記NMOSトランジスターのソース電極に接続される。前記レジスターR1の第一端は、隣り合う前記NMOSトランジスターQNnのソース電極に接続される。前記電源線VDDに静電気が存在する場合、複数の前記NMOSトランジスターQN1、QN2、…QNnは全てオンされて、前記レジスターR1の両端に検出電圧が生じる。前記電源線VDDに静電気が存在しない場合、複数の前記NMOSトランジスターQN1、QN2、…QNnは全てカットオフされて、前記レジスターR1の両端に検出電圧が生じない。
【0012】
図4は、図1に示す静電気検出回路の第三実施例の回路図である。本実施例において、前記スイッチユニット12は、前記電源線VDDと前記レジスターR1との間に直列に接続された複数のPMOSトランジスターQp1、Qp2、…Qpn及び複数のNMOSトランジスターQn1、Qn2、…Qnnを備える。前記電源線VDDは、隣り合うPMOSトランジスターQp1のソース電極に接続される。各々の前記PMOSトランジスターのゲート電極は自身のドレイン電極に接続され、各々の前記PMOSトランジスターのソース電極は、隣り合う前記PMOSトランジスターのドレイン電極に接続され、各々の前記PMOSトランジスターのドレイン電極は、隣り合う前記PMOSトランジスターのソース電極に接続される。前記PMOSトランジスターの数は、1つであってもよい。前記PMOSトランジスターQpnのドレイン電極は、前記NMOSトランジスターQn1のドレイン電極に接続される。各々の前記NMOSトランジスターのゲート電極は自身のドレイン電極に接続され、各々の前記NMOSトランジスターのソース電極は、隣り合う前記NMOSトランジスターのドレイン電極に接続され、各々の前記NMOSトランジスターのドレイン電極は、隣り合う前記NMOSトランジスターのソース電極に接続される。前記NMOSトランジスターの数は、1つであってもよい。前記レジスターR1の第一端は、隣り合う前記NMOSトランジスターQnnのソース電極に接続される。前記電源線VDDに静電気が存在する場合、複数の前記PMOSトランジスターQp1、Qp2、…Qpn及び複数の前記NMOSトランジスターQn1、Qn2、…Qnnは全てオンされて、前記レジスターR1の両端に検出電圧が生じる。前記電源線VDDに静電気が存在しない場合、複数の前記PMOSトランジスターQp1、Qp2、…Qpn及び複数の前記NMOSトランジスターQn1、Qn2、…Qnnは全てカットオフされて、前記レジスターR1の両端に検出電圧が生じない。
【0013】
図5は、図1に示す静電気検出回路の第四実施例の回路図である。本実施例において、前記スイッチユニット12は、前記電源線VDDと前記レジスターR1との間に直列に接続された複数のダイオードD1、D2、…Dnを備える。前記電源線VDDは、隣り合う前記ダイオードD1の陰極に接続される。各々の前記ダイオードの陰極は、隣り合う前記ダイオードの陽極に接続され、各々の前記ダイオードの陽極は、隣り合う前記ダイオードの陰極に接続される。前記レジスターR1の第一端は、隣り合う前記ダイオードDnの陽極に接続される。前記電源線VDDに静電気が存在する場合、複数の前記ダイオードD1、D2、…Dnは逆方向導通されて、前記レジスターR1の両端に検出電圧が生じる。
【0014】
図6は、本発明の第二実施形態に係る静電気検出回路20のブロック図である。前記静電気検出回路20は、レジスターR2及びスイッチユニット24を備える。前記レジスターR2の第一端は、前記電源線VDDに接続され、前記レジスターR2の第二端は、前記スイッチユニット24を介して接地線VSSに接続される。前記電源線VDDに静電気が存在する場合、前記スイッチユニット24はオンされて、前記レジスターR2の両端に検出電圧が生じる。前記検出電圧は、静電気保護回路30を動作させて静電気を除去するか、又は制御回路30を動作させてデータを保存して、データを失わないようにする。
【0015】
図7は、図6に示す静電気検出回路の第一実施例の回路図である。本実施例において、前記スイッチユニット24は、前記レジスターR2と前記接地線VSSとの間に直列に接続された複数のPMOSトランジスターQP1、QP2、…QPnを備える。前記レジスターR2の第二端は、隣り合う前記PMOSトランジスターQP1のソース電極に接続される。各々の前記PMOSトランジスターのゲート電極は自身のドレイン電極に接続され、各々の前記PMOSトランジスターのソース電極は、隣り合う前記PMOSトランジスターのドレイン電極に接続され、各々の前記PMOSトランジスターのドレイン電極は、隣り合う前記PMOSトランジスターのソース電極に接続される。前記接地線VSSは、隣り合うPMOSトランジスターQPnのドレイン電極に接続される。前記電源線VDDに静電気が存在する場合、複数の前記PMOSトランジスターQP1、QP2、…QPnは全てオンされて、前記レジスターR2の両端に検出電圧が生じる。前記電源線VDDに静電気が存在しない場合、複数の前記PMOSトランジスターQP1、QP2、…QPnは全てカットオフされて、前記レジスターR2の両端に検出電圧が生じない。
【0016】
図8は、図6に示す静電気検出回路の第二実施例の回路図である。本実施例において、前記スイッチユニット24は、前記レジスターR2と前記接地線VSSとの間に直列に接続された複数のNMOSトランジスターQN1、QN2、…QNnを備える。前記レジスターR2の第二端は、隣り合う前記NMOSトランジスターQN1のドレイン電極に接続される。各々の前記NMOSトランジスターのゲート電極は自身のドレイン電極に接続され、各々の前記NMOSトランジスターのソース電極は、隣り合う前記NMOSトランジスターのドレイン電極に接続され、各々の前記NMOSトランジスターのドレイン電極は、隣り合う前記NMOSトランジスターのソース電極に接続される。前記接地線VSSは、隣り合うNMOSトランジスターQNnのソース電極に接続される。前記電源線VDDに静電気が存在する場合、複数の前記NMOSトランジスターQN1、QN2、…QNnは全てオンされて、前記レジスターR2の両端に検出電圧が生じる。前記電源線VDDに静電気が存在しない場合、複数の前記NMOSトランジスターQN1、QN2、…QNnは全てカットオフされて、前記レジスターR2の両端に検出電圧が生じない。
【0017】
図9は、図6に示す静電気検出回路の第三実施例の回路図である。本実施例において、前記スイッチユニット24は、前記レジスターR2と前記接地線VSSとの間に直列に接続された複数のPMOSトランジスターQp1、Qp2、…Qpn及び複数のNMOSトランジスターQn1、Qn2、…Qnnを備える。前記レジスターR2の第二端は、隣り合う前記PMOSトランジスターQp1のソース電極に接続される。各々の前記PMOSトランジスターのゲート電極は自身のドレイン電極に接続され、各々の前記PMOSトランジスターのソース電極は、隣り合う前記PMOSトランジスターのドレイン電極に接続され、各々の前記PMOSトランジスターのドレイン電極は、隣り合う前記PMOSトランジスターのソース電極に接続される。前記PMOSトランジスターの数は、1つであってもよい。前記PMOSトランジスターQpnのドレイン電極は、前記NMOSトランジスターQn1のドレイン電極に接続される。各々の前記NMOSトランジスターのゲート電極は自身のドレイン電極に接続され、各々の前記NMOSトランジスターのソース電極は、隣り合う前記NMOSトランジスターのドレイン電極に接続され、各々の前記NMOSトランジスターのドレイン電極は、隣り合う前記NMOSトランジスターのソース電極に接続される。前記NMOSトランジスターの数は、1つであってもよい。前記接地線VSSは、隣り合うNMOSトランジスターQnnのソース電極に接続される。前記電源線VDDに静電気が存在する場合、複数の前記PMOSトランジスターQp1、Qp2、…Qpn及び複数の前記NMOSトランジスターQn1、Qn2、…Qnnは全てオンされて、前記レジスターR2の両端に検出電圧が生じる。前記電源線VDDに静電気が存在しない場合、複数の前記PMOSトランジスターQp1、Qp2、…Qpn及び複数の前記NMOSトランジスターQn1、Qn2、…Qnnは全てカットオフされて、前記レジスターR2の両端に検出電圧が生じない。
【0018】
図10は、図6に示す静電気検出回路の第四実施例の回路図である。本実施例において、前記スイッチユニット24は、前記レジスターR2と前記接地線VSSとの間に直列に接続された複数のダイオードD1、D2、…Dnを備える。前記レジスターR2の第二端は、隣り合う前記ダイオードD1の陰極に接続される。前記接地線VDDは、隣り合う前記ダイオードDnの陽極に接続される。各々の前記ダイオードの陰極は、隣り合う前記ダイオードの陽極に接続され、各々の前記ダイオードの陽極は、隣り合う前記ダイオードの陰極に接続される。前記電源線VDDに静電気が存在する場合、複数の前記ダイオードD1、D2、…Dnは逆方向導通されて、前記レジスターR2の両端に検出電圧が生じる。
【0019】
前記静電気検出回路10又は20は、1つのスイッチユニットで従来の技術におけるキャパシターを取り替えるので、充電時間定数に制限されない。電源線に静電気が存在すると、スイッチユニットはオンされて、レジスターの両端に検出電圧が生じ、従って静電気保護回路を動作させて静電気を除去するか、又は制御回路を動作させてデータを保存して、静電気がICに対する悪い影響を免れる。
【0020】
図11を参照すると、図1に示す静電気検出回路10又は図6に示す静電気検出回路20と同様の静電気検出回路40は、複数のバッファーB1、B2、…Bnをさらに備える。前記静電気検出回路40は、レジスターとスイッチユニットとの間に接続されて検出電圧を出力するために用いられる検出出力端42を備え、複数の前記バッファーB1、B2、…Bnは、前記検出出力端42と静電気保護回路又は制御回路30との間に直列に接続される。複数の前記バッファーB1、B2、…Bnは、電源線VDDと接地線VSSとの間に接続されている。
【0021】
各々の前記バッファーは、第一電源入力端、第二電源入力端、入力端及び出力端を備える。前記検出出力端42は、隣り合う前記バッファーB1の入力端に接続される。各々の前記バッファーの第一電源入力端は、前記電源線VDDに接続され、各々の前記バッファーの第二電源入力端は、前記接地線VSSに接続され、各々の前記バッファーの入力端は、隣り合うバッファーの出力端に接続され、各々の前記バッファーの出力端は、隣り合う前記バッファーの入力端に接続される。前記静電気保護回路又は制御回路30は、隣り合う前記バッファーBnの出力端に接続される。
【0022】
各々の前記バッファーは、PMOSトランジスター及びNMOSトランジスターを備え、各々の前記バッファーのPMOSトランジスターのゲート電極及びNMOSトランジスターのゲート電極は、前記バッファーの入力端に接続され、各々の前記バッファーのPMOSトランジスターのソース電極は、前記電源線VDDに接続され、各々の前記バッファーのPMOSトランジスターのドレイン電極は、各々の前記バッファーのNMOSトランジスターのドレイン電極に接続され、各々の前記バッファーのNMOSトランジスターのソース電極は、前記接地線VSSに接続される。各々の前記バッファーの出力端は、隣り合う前記バッファーの入力端に接続される。例えば、前記バッファーB1は、入力端B11、出力端B12、PMOSトランジスターQp1及びNMOSトランジスターQn1を備える。前記PMOSトランジスターQp1のゲート電極及び前記NMOSトランジスターQn1のゲート電極は、前記バッファーB1の入力端B11に接続され、前記PMOSトランジスターQp1のソース電極は、前記電源線VDDに接続され、前記PMOSトランジスターQp1のドレイン電極は、前記NMOSトランジスターQn1のドレイン電極に接続され、前記NMOSトランジスターQn1のソース電極は、前記接地線VSSに接続され、前記バッファーB1の出力端は、前記バッファーB2の入力端B21に接続される。
【0023】
以上、本発明を実施形態に基づいて具体的に説明したが、本発明は、上述の実施形態に限定されるものではなく、自身の要旨を逸脱しない範囲において、種々の変更が可能であることは勿論であって、本発明の技術的範囲は、添付の特許請求の範囲によって決まる。
【符号の説明】
【0024】
10,20,40 静電気検出回路
12,24 スイッチユニット
30 静電気保護回路/制御回路
R1,R2 レジスター
VDD 電源線
VSS 接地線
QP1,QP2,…,QPn,Qp1,Qp2,…,Qpn PMOSトランジスター
QN1,QN2,…,QNn,Qn1,Qn2,…,Qnn NMOSトランジスター
D1,D2,…,Dn ダイオード
B1,B2,…,Bn バッファー
【技術分野】
【0001】
本発明は、静電気検出回路に関するものである。
【背景技術】
【0002】
集積回路(Integrated Circuit,IC)を設計する際、静電気によるICの損害を免れるために、静電気検出回路によって静電気の発生を検出し、且つIC内部の静電気保護回路を動作させて、接地することにより静電気を除去する。
【0003】
静電気の発生は一定時間持続するので、大部分の静電気検出回路は、充電時間定数に基づいて設計される。従来の静電気検出回路は、レジスター及びキャパシターを利用して、必要な充電時間定数(T=RC)を実現する。しかし、静電気の発生時間は少なくとも200ns以上であるので、静電気検出回路はサイズの大きなレジスター又はキャパシターを必要とするが、大きいレジスター又はキャパシターは、電気回路基板の大きい面積を占用する。従って、実際適応する場合のICは、設計寸法の制約を受け、且つレジスター及びキャパシターを利用する静電気検出回路は充電時間定数の周期中に操作可能であり、比較的大きい局限性を有する
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の目的は、前記課題を解決し、充電時間定数に制限されない静電気検出回路を提供することである。
【課題を解決するための手段】
【0005】
本発明に係る静電気検出回路は、電源線と接地線との間に直列に接続されているレジスター及びスイッチユニットを備え、前記電源線に静電気が存在する場合、前記スイッチユニットはオンされて、前記レジスターの両端に検出電圧が生じ、前記検出電圧は、静電気保護回路を動作させて静電気を除去するか、又は制御回路を動作させてデータを保存する。
【発明の効果】
【0006】
従来の技術に比べて、本発明の静電気検出回路は、1つのスイッチユニットで従来の技術におけるキャパシターを取り替えるので、充電時間定数に制限されなく、電源線に静電気が存在すると、スイッチユニットはオンされて、レジスターの両端に検出電圧が生じ、従って静電気保護回路を動作させて静電気を除去するか、又は制御回路を動作させてデータを保存して、静電気が引き起こすICに対する悪影響を免れる。
【図面の簡単な説明】
【0007】
【図1】本発明の第一実施形態に係る静電気検出回路のブロック図である。
【図2】図1に示す静電気検出回路の第一実施例の回路図である。
【図3】図1に示す静電気検出回路の第二実施例の回路図である。
【図4】図1に示す静電気検出回路の第三実施例の回路図である。
【図5】図1に示す静電気検出回路の第四実施例の回路図である。
【図6】本発明の第二実施形態に係る静電気検出回路のブロック図である。
【図7】図6に示す静電気検出回路の第一実施例の回路図である。
【図8】図6に示す静電気検出回路の第二実施例の回路図である。
【図9】図6に示す静電気検出回路の第三実施例の回路図である。
【図10】図6に示す静電気検出回路の第四実施例の回路図である。
【図11】図1又は図6に示す静電気検出回路が複数のバッファーをさらに備える場合の回路図である。
【発明を実施するための形態】
【0008】
以下、図面を参照して、本発明の実施形態について説明する。
【0009】
図1は、本発明の実施形態に係る静電気検出回路10のブロック図である。前記静電気検出回路10は、レジスターR1及びスイッチユニット12を備える。前記レジスターR1の第一端は、前記スイッチユニット12を介して電源線VDDに接続され、前記レジスターR1の第二端は、接地線VSSに接続される。前記電源線VDDに静電気が存在する場合、前記スイッチユニット12はオンされて、前記レジスターR1の両端に検出電圧が生じる。前記検出電圧は、静電気保護回路30を動作させて静電気を除去するか、又は制御回路30を動作させてデータを保存して、データを失わないようにする。
【0010】
図2は、図1に示す静電気検出回路の第一実施例の回路図である。本実施例において、前記スイッチユニット12は、前記電源線VDDと前記レジスターR1との間に直列に接続された複数のPMOSトランジスターQP1、QP2、…QPnを備える。前記電源線VDDは、隣り合う前記PMOSトランジスターQP1のソース電極に接続される。各々の前記PMOSトランジスターのゲート電極は自身のドレイン電極に接続され、各々の前記PMOSトランジスターのソース電極は、隣り合う前記PMOSトランジスターのドレイン電極に接続され、各々の前記PMOSトランジスターのドレイン電極は、隣り合う前記PMOSトランジスターのソース電極に接続される。前記レジスターR1の第一端は、隣り合う前記PMOSトランジスターQPnのドレイン電極に接続される。前記電源線VDDに静電気が存在する場合、複数の前記PMOSトランジスターQP1、QP2、…QPnは全てオンされて、前記レジスターR1の両端に検出電圧が生じる。前記電源線VDDに静電気が存在しない場合、複数の前記PMOSトランジスターQP1、QP2、…QPnは全てカットオフされて、前記レジスターR1の両端に検出電圧が生じない。
【0011】
図3は、図1に示す静電気検出回路の第二実施例の回路図である。本実施例において、前記スイッチユニット12は、前記電源線VDDと前記レジスターR1との間に直列に接続された複数のNMOSトランジスターQN1、QN2、…QNnを備える。前記電源線VDDは、隣り合う前記NMOSトランジスターQN1のドレイン電極に接続される。各々の前記NMOSトランジスターのゲート電極は自身のドレイン電極に接続され、各々の前記NMOSトランジスターのソース電極は、隣り合う前記NMOSトランジスターのドレイン電極に接続され、各々の前記NMOSトランジスターのドレイン電極は、隣り合う前記NMOSトランジスターのソース電極に接続される。前記レジスターR1の第一端は、隣り合う前記NMOSトランジスターQNnのソース電極に接続される。前記電源線VDDに静電気が存在する場合、複数の前記NMOSトランジスターQN1、QN2、…QNnは全てオンされて、前記レジスターR1の両端に検出電圧が生じる。前記電源線VDDに静電気が存在しない場合、複数の前記NMOSトランジスターQN1、QN2、…QNnは全てカットオフされて、前記レジスターR1の両端に検出電圧が生じない。
【0012】
図4は、図1に示す静電気検出回路の第三実施例の回路図である。本実施例において、前記スイッチユニット12は、前記電源線VDDと前記レジスターR1との間に直列に接続された複数のPMOSトランジスターQp1、Qp2、…Qpn及び複数のNMOSトランジスターQn1、Qn2、…Qnnを備える。前記電源線VDDは、隣り合うPMOSトランジスターQp1のソース電極に接続される。各々の前記PMOSトランジスターのゲート電極は自身のドレイン電極に接続され、各々の前記PMOSトランジスターのソース電極は、隣り合う前記PMOSトランジスターのドレイン電極に接続され、各々の前記PMOSトランジスターのドレイン電極は、隣り合う前記PMOSトランジスターのソース電極に接続される。前記PMOSトランジスターの数は、1つであってもよい。前記PMOSトランジスターQpnのドレイン電極は、前記NMOSトランジスターQn1のドレイン電極に接続される。各々の前記NMOSトランジスターのゲート電極は自身のドレイン電極に接続され、各々の前記NMOSトランジスターのソース電極は、隣り合う前記NMOSトランジスターのドレイン電極に接続され、各々の前記NMOSトランジスターのドレイン電極は、隣り合う前記NMOSトランジスターのソース電極に接続される。前記NMOSトランジスターの数は、1つであってもよい。前記レジスターR1の第一端は、隣り合う前記NMOSトランジスターQnnのソース電極に接続される。前記電源線VDDに静電気が存在する場合、複数の前記PMOSトランジスターQp1、Qp2、…Qpn及び複数の前記NMOSトランジスターQn1、Qn2、…Qnnは全てオンされて、前記レジスターR1の両端に検出電圧が生じる。前記電源線VDDに静電気が存在しない場合、複数の前記PMOSトランジスターQp1、Qp2、…Qpn及び複数の前記NMOSトランジスターQn1、Qn2、…Qnnは全てカットオフされて、前記レジスターR1の両端に検出電圧が生じない。
【0013】
図5は、図1に示す静電気検出回路の第四実施例の回路図である。本実施例において、前記スイッチユニット12は、前記電源線VDDと前記レジスターR1との間に直列に接続された複数のダイオードD1、D2、…Dnを備える。前記電源線VDDは、隣り合う前記ダイオードD1の陰極に接続される。各々の前記ダイオードの陰極は、隣り合う前記ダイオードの陽極に接続され、各々の前記ダイオードの陽極は、隣り合う前記ダイオードの陰極に接続される。前記レジスターR1の第一端は、隣り合う前記ダイオードDnの陽極に接続される。前記電源線VDDに静電気が存在する場合、複数の前記ダイオードD1、D2、…Dnは逆方向導通されて、前記レジスターR1の両端に検出電圧が生じる。
【0014】
図6は、本発明の第二実施形態に係る静電気検出回路20のブロック図である。前記静電気検出回路20は、レジスターR2及びスイッチユニット24を備える。前記レジスターR2の第一端は、前記電源線VDDに接続され、前記レジスターR2の第二端は、前記スイッチユニット24を介して接地線VSSに接続される。前記電源線VDDに静電気が存在する場合、前記スイッチユニット24はオンされて、前記レジスターR2の両端に検出電圧が生じる。前記検出電圧は、静電気保護回路30を動作させて静電気を除去するか、又は制御回路30を動作させてデータを保存して、データを失わないようにする。
【0015】
図7は、図6に示す静電気検出回路の第一実施例の回路図である。本実施例において、前記スイッチユニット24は、前記レジスターR2と前記接地線VSSとの間に直列に接続された複数のPMOSトランジスターQP1、QP2、…QPnを備える。前記レジスターR2の第二端は、隣り合う前記PMOSトランジスターQP1のソース電極に接続される。各々の前記PMOSトランジスターのゲート電極は自身のドレイン電極に接続され、各々の前記PMOSトランジスターのソース電極は、隣り合う前記PMOSトランジスターのドレイン電極に接続され、各々の前記PMOSトランジスターのドレイン電極は、隣り合う前記PMOSトランジスターのソース電極に接続される。前記接地線VSSは、隣り合うPMOSトランジスターQPnのドレイン電極に接続される。前記電源線VDDに静電気が存在する場合、複数の前記PMOSトランジスターQP1、QP2、…QPnは全てオンされて、前記レジスターR2の両端に検出電圧が生じる。前記電源線VDDに静電気が存在しない場合、複数の前記PMOSトランジスターQP1、QP2、…QPnは全てカットオフされて、前記レジスターR2の両端に検出電圧が生じない。
【0016】
図8は、図6に示す静電気検出回路の第二実施例の回路図である。本実施例において、前記スイッチユニット24は、前記レジスターR2と前記接地線VSSとの間に直列に接続された複数のNMOSトランジスターQN1、QN2、…QNnを備える。前記レジスターR2の第二端は、隣り合う前記NMOSトランジスターQN1のドレイン電極に接続される。各々の前記NMOSトランジスターのゲート電極は自身のドレイン電極に接続され、各々の前記NMOSトランジスターのソース電極は、隣り合う前記NMOSトランジスターのドレイン電極に接続され、各々の前記NMOSトランジスターのドレイン電極は、隣り合う前記NMOSトランジスターのソース電極に接続される。前記接地線VSSは、隣り合うNMOSトランジスターQNnのソース電極に接続される。前記電源線VDDに静電気が存在する場合、複数の前記NMOSトランジスターQN1、QN2、…QNnは全てオンされて、前記レジスターR2の両端に検出電圧が生じる。前記電源線VDDに静電気が存在しない場合、複数の前記NMOSトランジスターQN1、QN2、…QNnは全てカットオフされて、前記レジスターR2の両端に検出電圧が生じない。
【0017】
図9は、図6に示す静電気検出回路の第三実施例の回路図である。本実施例において、前記スイッチユニット24は、前記レジスターR2と前記接地線VSSとの間に直列に接続された複数のPMOSトランジスターQp1、Qp2、…Qpn及び複数のNMOSトランジスターQn1、Qn2、…Qnnを備える。前記レジスターR2の第二端は、隣り合う前記PMOSトランジスターQp1のソース電極に接続される。各々の前記PMOSトランジスターのゲート電極は自身のドレイン電極に接続され、各々の前記PMOSトランジスターのソース電極は、隣り合う前記PMOSトランジスターのドレイン電極に接続され、各々の前記PMOSトランジスターのドレイン電極は、隣り合う前記PMOSトランジスターのソース電極に接続される。前記PMOSトランジスターの数は、1つであってもよい。前記PMOSトランジスターQpnのドレイン電極は、前記NMOSトランジスターQn1のドレイン電極に接続される。各々の前記NMOSトランジスターのゲート電極は自身のドレイン電極に接続され、各々の前記NMOSトランジスターのソース電極は、隣り合う前記NMOSトランジスターのドレイン電極に接続され、各々の前記NMOSトランジスターのドレイン電極は、隣り合う前記NMOSトランジスターのソース電極に接続される。前記NMOSトランジスターの数は、1つであってもよい。前記接地線VSSは、隣り合うNMOSトランジスターQnnのソース電極に接続される。前記電源線VDDに静電気が存在する場合、複数の前記PMOSトランジスターQp1、Qp2、…Qpn及び複数の前記NMOSトランジスターQn1、Qn2、…Qnnは全てオンされて、前記レジスターR2の両端に検出電圧が生じる。前記電源線VDDに静電気が存在しない場合、複数の前記PMOSトランジスターQp1、Qp2、…Qpn及び複数の前記NMOSトランジスターQn1、Qn2、…Qnnは全てカットオフされて、前記レジスターR2の両端に検出電圧が生じない。
【0018】
図10は、図6に示す静電気検出回路の第四実施例の回路図である。本実施例において、前記スイッチユニット24は、前記レジスターR2と前記接地線VSSとの間に直列に接続された複数のダイオードD1、D2、…Dnを備える。前記レジスターR2の第二端は、隣り合う前記ダイオードD1の陰極に接続される。前記接地線VDDは、隣り合う前記ダイオードDnの陽極に接続される。各々の前記ダイオードの陰極は、隣り合う前記ダイオードの陽極に接続され、各々の前記ダイオードの陽極は、隣り合う前記ダイオードの陰極に接続される。前記電源線VDDに静電気が存在する場合、複数の前記ダイオードD1、D2、…Dnは逆方向導通されて、前記レジスターR2の両端に検出電圧が生じる。
【0019】
前記静電気検出回路10又は20は、1つのスイッチユニットで従来の技術におけるキャパシターを取り替えるので、充電時間定数に制限されない。電源線に静電気が存在すると、スイッチユニットはオンされて、レジスターの両端に検出電圧が生じ、従って静電気保護回路を動作させて静電気を除去するか、又は制御回路を動作させてデータを保存して、静電気がICに対する悪い影響を免れる。
【0020】
図11を参照すると、図1に示す静電気検出回路10又は図6に示す静電気検出回路20と同様の静電気検出回路40は、複数のバッファーB1、B2、…Bnをさらに備える。前記静電気検出回路40は、レジスターとスイッチユニットとの間に接続されて検出電圧を出力するために用いられる検出出力端42を備え、複数の前記バッファーB1、B2、…Bnは、前記検出出力端42と静電気保護回路又は制御回路30との間に直列に接続される。複数の前記バッファーB1、B2、…Bnは、電源線VDDと接地線VSSとの間に接続されている。
【0021】
各々の前記バッファーは、第一電源入力端、第二電源入力端、入力端及び出力端を備える。前記検出出力端42は、隣り合う前記バッファーB1の入力端に接続される。各々の前記バッファーの第一電源入力端は、前記電源線VDDに接続され、各々の前記バッファーの第二電源入力端は、前記接地線VSSに接続され、各々の前記バッファーの入力端は、隣り合うバッファーの出力端に接続され、各々の前記バッファーの出力端は、隣り合う前記バッファーの入力端に接続される。前記静電気保護回路又は制御回路30は、隣り合う前記バッファーBnの出力端に接続される。
【0022】
各々の前記バッファーは、PMOSトランジスター及びNMOSトランジスターを備え、各々の前記バッファーのPMOSトランジスターのゲート電極及びNMOSトランジスターのゲート電極は、前記バッファーの入力端に接続され、各々の前記バッファーのPMOSトランジスターのソース電極は、前記電源線VDDに接続され、各々の前記バッファーのPMOSトランジスターのドレイン電極は、各々の前記バッファーのNMOSトランジスターのドレイン電極に接続され、各々の前記バッファーのNMOSトランジスターのソース電極は、前記接地線VSSに接続される。各々の前記バッファーの出力端は、隣り合う前記バッファーの入力端に接続される。例えば、前記バッファーB1は、入力端B11、出力端B12、PMOSトランジスターQp1及びNMOSトランジスターQn1を備える。前記PMOSトランジスターQp1のゲート電極及び前記NMOSトランジスターQn1のゲート電極は、前記バッファーB1の入力端B11に接続され、前記PMOSトランジスターQp1のソース電極は、前記電源線VDDに接続され、前記PMOSトランジスターQp1のドレイン電極は、前記NMOSトランジスターQn1のドレイン電極に接続され、前記NMOSトランジスターQn1のソース電極は、前記接地線VSSに接続され、前記バッファーB1の出力端は、前記バッファーB2の入力端B21に接続される。
【0023】
以上、本発明を実施形態に基づいて具体的に説明したが、本発明は、上述の実施形態に限定されるものではなく、自身の要旨を逸脱しない範囲において、種々の変更が可能であることは勿論であって、本発明の技術的範囲は、添付の特許請求の範囲によって決まる。
【符号の説明】
【0024】
10,20,40 静電気検出回路
12,24 スイッチユニット
30 静電気保護回路/制御回路
R1,R2 レジスター
VDD 電源線
VSS 接地線
QP1,QP2,…,QPn,Qp1,Qp2,…,Qpn PMOSトランジスター
QN1,QN2,…,QNn,Qn1,Qn2,…,Qnn NMOSトランジスター
D1,D2,…,Dn ダイオード
B1,B2,…,Bn バッファー
【特許請求の範囲】
【請求項1】
電源線と接地線との間に直列に接続されているレジスター及びスイッチユニットを備え、
前記電源線に静電気が存在する場合、前記スイッチユニットはオンされて、前記レジスターの両端に検出電圧が生じ、前記検出電圧は、静電気保護回路を動作させて静電気を除去するか、又は制御回路を動作させてデータを保存することを特徴とする静電気検出回路。
【請求項2】
前記レジスターの第一端は、前記スイッチユニットを介して前記電源線に接続され、
前記レジスターの第二端は、前記接地線に接続されることを特徴とする請求項1に記載の静電気検出回路。
【請求項3】
前記スイッチユニットは、前記電源線と前記レジスターとの間に直列に接続された複数のPMOSトランジスターを備え、
各々の前記PMOSトランジスターのゲート電極は自身のドレイン電極に接続され、
各々の前記PMOSトランジスターのソース電極は、隣り合う前記PMOSトランジスターのドレイン電極に接続され、
各々の前記PMOSトランジスターのドレイン電極は、隣り合う前記PMOSトランジスターのソース電極に接続され、
前記電源線は、隣り合う前記PMOSトランジスターのソース電極に接続され、
前記レジスターの第一端は、隣り合う前記PMOSトランジスターのドレイン電極に接続されることを特徴とする請求項2に記載の静電気検出回路。
【請求項4】
前記スイッチユニットは、前記電源線と前記レジスターとの間に直列に接続された複数のNMOSトランジスターを備え、
各々の前記NMOSトランジスターのゲート電極は自身のドレイン電極に接続され、
各々の前記NMOSトランジスターのソース電極は、隣り合う前記NMOSトランジスターのドレイン電極に接続され、
各々の前記NMOSトランジスターのドレイン電極は、隣り合う前記NMOSトランジスターのソース電極に接続され、
前記電源線は、隣り合う前記NMOSトランジスターのドレイン電極に接続され、
前記レジスターの第一端は、隣り合う前記NMOSトランジスターのソース電極に接続されることを特徴とする請求項2に記載の静電気検出回路。
【請求項5】
前記スイッチユニットは、前記電源線と前記レジスターとの間に直列に接続された複数のPMOSトランジスター及び少なくとも1つのNMOSトランジスターを備え、
前記電源線は、隣り合う前記PMOSトランジスターのソース電極に接続され、
各々の前記PMOSトランジスターのゲート電極は自身のドレイン電極に接続され、
各々の前記PMOSトランジスターのソース電極は、隣り合う前記PMOSトランジスターのドレイン電極に接続され、
各々の前記PMOSトランジスターのドレイン電極は、隣り合う前記PMOSトランジスターのソース電極に接続され、
各々の前記NMOSトランジスターのゲート電極は自身のドレイン電極に接続され、
前記PMOSトランジスターに隣り合う前記NMOSトランジスターのドレイン電極は、隣り合う前記PMOSトランジスターのドレイン電極に接続され、
前記レジスターの第一端は、隣り合う前記NMOSトランジスターのソース電極に接続されることを特徴とする請求項2に記載の静電気検出回路。
【請求項6】
前記スイッチユニットは、前記電源線と前記レジスターとの間に直列に接続された少なくとも1つのPMOSトランジスター及び複数のNMOSトランジスターを備え、
各々の前記PMOSトランジスターのゲート電極は自身のドレイン電極に接続され、
前記電源線は、隣り合う前記PMOSトランジスターのソース電極に接続され、
前記NMOSトランジスターと隣り合う前記PMOSトランジスターのドレイン電極は、隣り合う前記NMOSトランジスターのドレイン電極に接続され、
各々の前記NMOSトランジスターのゲート電極は自身のドレイン電極に接続され、
各々の前記NMOSトランジスターのソース電極は、隣り合う前記NMOSトランジスターのドレイン電極に接続され、
各々の前記NMOSトランジスターのドレイン電極は、隣り合う前記NMOSトランジスターのソース電極に接続され、
前記レジスターの第一端は、隣り合う前記NMOSトランジスターのソース電極に接続されることを特徴とする請求項2に記載の静電気検出回路。
【請求項7】
前記スイッチユニットは、前記電源線と前記レジスターとの間に直列に接続された複数のダイオードを備え、
前記電源線は、隣り合う前記ダイオードの陰極に接続され、
各々の前記ダイオードの陰極は、隣り合う前記ダイオードの陽極に接続され、
各々の前記ダイオードの陽極は、隣り合う前記ダイオードの陰極に接続され、
前記レジスターの第一端は、隣り合う前記ダイオードの陽極に接続されることを特徴とする請求項2に記載の静電気検出回路。
【請求項8】
前記レジスターの第一端は、前記電源線に接続され、前記レジスターの第二端は、前記スイッチユニットを介して前記接地線に接続されることを特徴とする請求項1に記載の静電気検出回路。
【請求項9】
前記スイッチユニットは、前記レジスターと前記接地線との間に直列に接続された複数のPMOSトランジスターを備え、
各々の前記PMOSトランジスターのゲート電極は自身のドレイン電極に接続され、
各々の前記PMOSトランジスターのソース電極は、隣り合う前記PMOSトランジスターのドレイン電極に接続され、
各々の前記PMOSトランジスターのドレイン電極は、隣り合う前記PMOSトランジスターのソース電極に接続され、
前記レジスターの第二端は、隣り合う前記PMOSトランジスターのソース電極に接続され、
前記接地線は、隣り合う前記PMOSトランジスターのドレイン電極に接続されることを特徴とする請求項8に記載の静電気検出回路。
【請求項10】
前記スイッチユニットは、前記レジスターと前記接地線との間に直列に接続された複数のNMOSトランジスターを備え、
各々の前記NMOSトランジスターのゲート電極は自身のドレイン電極に接続され、
各々の前記NMOSトランジスターのソース電極は、隣り合う前記NMOSトランジスターのドレイン電極に接続され、
各々の前記NMOSトランジスターのドレイン電極は、隣り合う前記NMOSトランジスターのソース電極に接続され、
前記レジスターの第二端は、隣り合う前記NMOSトランジスターのドレイン電極に接続され、
前記接地線は、隣り合う前記NMOSトランジスターのソース電極に接続されることを特徴とする請求項8に記載の静電気検出回路。
【請求項11】
前記スイッチユニットは、前記レジスターと前記接地線との間に直列に接続された複数のPMOSトランジスター及び少なくとも1つのNMOSトランジスターを備え、
前記レジスターの第二端は、隣り合うPMOSトランジスターのソース電極に接続され、
各々の前記PMOSトランジスターのゲート電極は自身のドレイン電極に接続され、
各々の前記PMOSトランジスターのソース電極は、隣り合う前記PMOSトランジスターのドレイン電極に接続され、
各々の前記PMOSトランジスターのドレイン電極は、隣り合う前記PMOSトランジスターのソース電極に接続され、
各々の前記NMOSトランジスターのゲート電極は自身のドレイン電極に接続され、
前記PMOSトランジスターに隣り合う前記NMOSトランジスターのドレイン電極は、隣り合う前記PMOSトランジスターのドレイン電極に接続され、
前記接地線は、隣り合う前記NMOSトランジスターのソース電極に接続されることを特徴とする請求項8に記載の静電気検出回路。
【請求項12】
前記スイッチユニットは、前記レジスターと前記接地線との間に直列に接続された少なくとも1つのPMOSトランジスター及び複数のNMOSトランジスターを備え、
各々の前記PMOSトランジスターのゲート電極は自身のドレイン電極に接続され、
前記レジスターの第二端は、隣り合う前記PMOSトランジスターのソース電極に接続され、
前記NMOSトランジスターに隣り合う前記PMOSトランジスターのドレイン電極は、隣り合う前記NMOSトランジスターのドレイン電極に接続され、
各々の前記NMOSトランジスターのゲート電極は自身のドレイン電極に接続され、
各々の前記NMOSトランジスターのソース電極は、隣り合う前記NMOSトランジスターのドレイン電極に接続され、
各々の前記NMOSトランジスターのドレイン電極は、隣り合う前記NMOSトランジスターのソース電極に接続され、
前記接地線は、隣り合う前記NMOSトランジスターのソース電極に接続されることを特徴とする請求項8に記載の静電気検出回路。
【請求項13】
前記スイッチユニットは、前記レジスターと前記接地線との間に直列に接続された複数のダイオードを備え、前記レジスターの第二端は、隣り合う前記ダイオードの陰極に接続され、各々の前記ダイオードの陰極は、隣り合う前記ダイオードの陽極に接続され、各々の前記ダイオードの陽極は、隣り合う前記ダイオードの陰極に接続され、前記接地線は、隣り合う前記ダイオードの陽極に接続されることを特徴とする請求項8に記載の静電気検出回路。
【請求項1】
電源線と接地線との間に直列に接続されているレジスター及びスイッチユニットを備え、
前記電源線に静電気が存在する場合、前記スイッチユニットはオンされて、前記レジスターの両端に検出電圧が生じ、前記検出電圧は、静電気保護回路を動作させて静電気を除去するか、又は制御回路を動作させてデータを保存することを特徴とする静電気検出回路。
【請求項2】
前記レジスターの第一端は、前記スイッチユニットを介して前記電源線に接続され、
前記レジスターの第二端は、前記接地線に接続されることを特徴とする請求項1に記載の静電気検出回路。
【請求項3】
前記スイッチユニットは、前記電源線と前記レジスターとの間に直列に接続された複数のPMOSトランジスターを備え、
各々の前記PMOSトランジスターのゲート電極は自身のドレイン電極に接続され、
各々の前記PMOSトランジスターのソース電極は、隣り合う前記PMOSトランジスターのドレイン電極に接続され、
各々の前記PMOSトランジスターのドレイン電極は、隣り合う前記PMOSトランジスターのソース電極に接続され、
前記電源線は、隣り合う前記PMOSトランジスターのソース電極に接続され、
前記レジスターの第一端は、隣り合う前記PMOSトランジスターのドレイン電極に接続されることを特徴とする請求項2に記載の静電気検出回路。
【請求項4】
前記スイッチユニットは、前記電源線と前記レジスターとの間に直列に接続された複数のNMOSトランジスターを備え、
各々の前記NMOSトランジスターのゲート電極は自身のドレイン電極に接続され、
各々の前記NMOSトランジスターのソース電極は、隣り合う前記NMOSトランジスターのドレイン電極に接続され、
各々の前記NMOSトランジスターのドレイン電極は、隣り合う前記NMOSトランジスターのソース電極に接続され、
前記電源線は、隣り合う前記NMOSトランジスターのドレイン電極に接続され、
前記レジスターの第一端は、隣り合う前記NMOSトランジスターのソース電極に接続されることを特徴とする請求項2に記載の静電気検出回路。
【請求項5】
前記スイッチユニットは、前記電源線と前記レジスターとの間に直列に接続された複数のPMOSトランジスター及び少なくとも1つのNMOSトランジスターを備え、
前記電源線は、隣り合う前記PMOSトランジスターのソース電極に接続され、
各々の前記PMOSトランジスターのゲート電極は自身のドレイン電極に接続され、
各々の前記PMOSトランジスターのソース電極は、隣り合う前記PMOSトランジスターのドレイン電極に接続され、
各々の前記PMOSトランジスターのドレイン電極は、隣り合う前記PMOSトランジスターのソース電極に接続され、
各々の前記NMOSトランジスターのゲート電極は自身のドレイン電極に接続され、
前記PMOSトランジスターに隣り合う前記NMOSトランジスターのドレイン電極は、隣り合う前記PMOSトランジスターのドレイン電極に接続され、
前記レジスターの第一端は、隣り合う前記NMOSトランジスターのソース電極に接続されることを特徴とする請求項2に記載の静電気検出回路。
【請求項6】
前記スイッチユニットは、前記電源線と前記レジスターとの間に直列に接続された少なくとも1つのPMOSトランジスター及び複数のNMOSトランジスターを備え、
各々の前記PMOSトランジスターのゲート電極は自身のドレイン電極に接続され、
前記電源線は、隣り合う前記PMOSトランジスターのソース電極に接続され、
前記NMOSトランジスターと隣り合う前記PMOSトランジスターのドレイン電極は、隣り合う前記NMOSトランジスターのドレイン電極に接続され、
各々の前記NMOSトランジスターのゲート電極は自身のドレイン電極に接続され、
各々の前記NMOSトランジスターのソース電極は、隣り合う前記NMOSトランジスターのドレイン電極に接続され、
各々の前記NMOSトランジスターのドレイン電極は、隣り合う前記NMOSトランジスターのソース電極に接続され、
前記レジスターの第一端は、隣り合う前記NMOSトランジスターのソース電極に接続されることを特徴とする請求項2に記載の静電気検出回路。
【請求項7】
前記スイッチユニットは、前記電源線と前記レジスターとの間に直列に接続された複数のダイオードを備え、
前記電源線は、隣り合う前記ダイオードの陰極に接続され、
各々の前記ダイオードの陰極は、隣り合う前記ダイオードの陽極に接続され、
各々の前記ダイオードの陽極は、隣り合う前記ダイオードの陰極に接続され、
前記レジスターの第一端は、隣り合う前記ダイオードの陽極に接続されることを特徴とする請求項2に記載の静電気検出回路。
【請求項8】
前記レジスターの第一端は、前記電源線に接続され、前記レジスターの第二端は、前記スイッチユニットを介して前記接地線に接続されることを特徴とする請求項1に記載の静電気検出回路。
【請求項9】
前記スイッチユニットは、前記レジスターと前記接地線との間に直列に接続された複数のPMOSトランジスターを備え、
各々の前記PMOSトランジスターのゲート電極は自身のドレイン電極に接続され、
各々の前記PMOSトランジスターのソース電極は、隣り合う前記PMOSトランジスターのドレイン電極に接続され、
各々の前記PMOSトランジスターのドレイン電極は、隣り合う前記PMOSトランジスターのソース電極に接続され、
前記レジスターの第二端は、隣り合う前記PMOSトランジスターのソース電極に接続され、
前記接地線は、隣り合う前記PMOSトランジスターのドレイン電極に接続されることを特徴とする請求項8に記載の静電気検出回路。
【請求項10】
前記スイッチユニットは、前記レジスターと前記接地線との間に直列に接続された複数のNMOSトランジスターを備え、
各々の前記NMOSトランジスターのゲート電極は自身のドレイン電極に接続され、
各々の前記NMOSトランジスターのソース電極は、隣り合う前記NMOSトランジスターのドレイン電極に接続され、
各々の前記NMOSトランジスターのドレイン電極は、隣り合う前記NMOSトランジスターのソース電極に接続され、
前記レジスターの第二端は、隣り合う前記NMOSトランジスターのドレイン電極に接続され、
前記接地線は、隣り合う前記NMOSトランジスターのソース電極に接続されることを特徴とする請求項8に記載の静電気検出回路。
【請求項11】
前記スイッチユニットは、前記レジスターと前記接地線との間に直列に接続された複数のPMOSトランジスター及び少なくとも1つのNMOSトランジスターを備え、
前記レジスターの第二端は、隣り合うPMOSトランジスターのソース電極に接続され、
各々の前記PMOSトランジスターのゲート電極は自身のドレイン電極に接続され、
各々の前記PMOSトランジスターのソース電極は、隣り合う前記PMOSトランジスターのドレイン電極に接続され、
各々の前記PMOSトランジスターのドレイン電極は、隣り合う前記PMOSトランジスターのソース電極に接続され、
各々の前記NMOSトランジスターのゲート電極は自身のドレイン電極に接続され、
前記PMOSトランジスターに隣り合う前記NMOSトランジスターのドレイン電極は、隣り合う前記PMOSトランジスターのドレイン電極に接続され、
前記接地線は、隣り合う前記NMOSトランジスターのソース電極に接続されることを特徴とする請求項8に記載の静電気検出回路。
【請求項12】
前記スイッチユニットは、前記レジスターと前記接地線との間に直列に接続された少なくとも1つのPMOSトランジスター及び複数のNMOSトランジスターを備え、
各々の前記PMOSトランジスターのゲート電極は自身のドレイン電極に接続され、
前記レジスターの第二端は、隣り合う前記PMOSトランジスターのソース電極に接続され、
前記NMOSトランジスターに隣り合う前記PMOSトランジスターのドレイン電極は、隣り合う前記NMOSトランジスターのドレイン電極に接続され、
各々の前記NMOSトランジスターのゲート電極は自身のドレイン電極に接続され、
各々の前記NMOSトランジスターのソース電極は、隣り合う前記NMOSトランジスターのドレイン電極に接続され、
各々の前記NMOSトランジスターのドレイン電極は、隣り合う前記NMOSトランジスターのソース電極に接続され、
前記接地線は、隣り合う前記NMOSトランジスターのソース電極に接続されることを特徴とする請求項8に記載の静電気検出回路。
【請求項13】
前記スイッチユニットは、前記レジスターと前記接地線との間に直列に接続された複数のダイオードを備え、前記レジスターの第二端は、隣り合う前記ダイオードの陰極に接続され、各々の前記ダイオードの陰極は、隣り合う前記ダイオードの陽極に接続され、各々の前記ダイオードの陽極は、隣り合う前記ダイオードの陰極に接続され、前記接地線は、隣り合う前記ダイオードの陽極に接続されることを特徴とする請求項8に記載の静電気検出回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2013−80914(P2013−80914A)
【公開日】平成25年5月2日(2013.5.2)
【国際特許分類】
【出願番号】特願2012−202481(P2012−202481)
【出願日】平成24年9月14日(2012.9.14)
【出願人】(512112758)天▲ギョク▼科技股▲ふん▼有限公司 (2)
【Fターム(参考)】
【公開日】平成25年5月2日(2013.5.2)
【国際特許分類】
【出願日】平成24年9月14日(2012.9.14)
【出願人】(512112758)天▲ギョク▼科技股▲ふん▼有限公司 (2)
【Fターム(参考)】
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