半導体装置
【課題】ゲート絶縁膜の漏れ電流試験に影響を与えることなく、ゲート・ソース間に抵抗を挿入した半導体装置を提供すること。
【解決手段】実施形態に係る半導体装置は、ゲート電極及びソース電極間に抵抗が挿入されたトランジスタを内蔵する半導体装置であって、ゲート電極及びソース電極間に、抵抗に対して直列に挿入されたダイオードを備えることを特徴とする。
【解決手段】実施形態に係る半導体装置は、ゲート電極及びソース電極間に抵抗が挿入されたトランジスタを内蔵する半導体装置であって、ゲート電極及びソース電極間に、抵抗に対して直列に挿入されたダイオードを備えることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ゲート電極にプルダウン用の抵抗が接続されたＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）に関する。
【背景技術】
【０００２】
通常、ＭＯＳＦＥＴの駆動回路は、ＭＯＳＦＥＴの異常発振の防止、ゲート・ソース間（Ｇ−Ｓ間）容量の放電及びゲート電極のプルダウンを目的として、ゲート・ソース間に抵抗ＲＧＳを挿入した仕様が多い。しかしながら、ＭＯＳＦＥＴがベアチップの状態で、ゲート・ソース間に抵抗ＲＧＳを外部接続した場合、ゲートのボンディングワイヤがオープン、すなわち外部に接続されていない時は、プルダウンの目的を果たさない。
【０００３】
この際、ＭＯＳＦＥＴが誤動作によりＯＮすると、ＭＯＳＦＥＴを含む回路全体が破壊される虞がある。そこで、ＭＯＳＦＥＴのゲート・ソース間を接続する抵抗ＲＧＳを半導体チップに内蔵することや、半導体チップ上に形成した薄膜抵抗体でＭＯＳＦＥＴのゲート・ソース間を接続することが提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０５−３０４２９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一方、ＭＯＳＦＥＴの寿命等の信頼性は、ＭＯＳＦＥＴのゲート・ソース間の絶縁膜寿命に大きく左右される。絶縁膜の高寿命を維持するためには、ゲート・ソース間の絶縁膜に不良があるかどうかを試験し、不良があるＭＯＳＦＥＴを除去する必要がある。この試験には、通常、ゲート・ソース間に約５ＭＶ／ｃｍの電圧を印可するゲートショック試験後のゲート絶縁膜の漏れ電流（以下、ＩＧＳＳと称する）を計測することで行われる。
【０００６】
ＩＧＳＳの値が１００ｎＡを超える半導体装置は、通常除去されるため、ＩＧＳＳの値は、１００ｎＡのレベルで計測する必要がある。しかし、上記のようにゲート・ソース間に抵抗ＲＧＳで接続されていると、この抵抗ＲＧＳに印可電圧ＶＧＳに応じた電流ＩＲが流れる。そして、この電流ＩＲは、以下の（１）で表される値となる。
ＩＲ（Ｉ）＝ＶＧＳ（Ｖ）／ＲＧＳ（Ω）・・・（１）
ここで、ＩＲは抵抗ＲＧＳを流れる電流（Ｉ）、ＶＧＳは、ゲート・ソース間の印可電圧値（Ｖ）、ＲＧＳは、抵抗ＲＧＳの抵抗値（Ω）である。
【０００７】
一般的に、ゲート・ソース間を接続する抵抗ＲＧＳには、抵抗値が１００ｋΩのものが使用される。そして、この抵抗値が１００ｋΩの抵抗ＲＧＳをゲート・ソース間に挿入した場合、ゲート・ソース間への印可電圧値ＶＧＳが１Ｖとすると抵抗ＲＧＳを流れる電流ＩＲの値は、１０μＡとなり、ＩＧＳＳの最大値である１００ｎＡを大きく超えてしまう。
【０００８】
つまり、ＭＯＳＦＥＴのゲート・ソース間を接続する抵抗ＲＧＳを半導体チップに内蔵した場合、この抵抗ＲＧＳを流れる電流ＩＲの値が、ゲート絶縁膜のリーク電流ＩＧＳＳの最大値である１００ｎＡを超えてしまうためＩＧＳＳを測定することができないという問題が生じる。
【０００９】
本発明の実施形態は、ゲート絶縁膜の漏れ電流試験に影響を与えることなく、ゲート・ソース間に抵抗を挿入した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
実施形態に係る半導体装置は、ゲート電極及びソース電極間に抵抗が挿入されたトランジスタを内蔵する半導体装置であって、ゲート電極及びソース電極間に、抵抗に対して直列に挿入されたダイオードを備えることを特徴とする。
【図面の簡単な説明】
【００１１】
【図１】実施形態に係る半導体装置の構成図。
【図２】実施形態に係る半導体装置の等価回路図。
【図３】比較例に係る半導体装置の等価回路図。
【図４】比較例に係る半導体装置の特性図。
【図５】他の実施形態に係る半導体装置の等価回路図。
【図６】他の実施形態に係る半導体装置の等価回路図。
【発明を実施するための形態】
【００１２】
以下、図面を参照して、実施形態について詳細に説明する。
（実施形態）
図１は、実施形態に係る半導体装置１の構成図である。図１（ａ）は、半導体装置１の上面図、図１（ｂ）は、図１（ａ）の線分Ｘ−Ｘにおける断面図である。以下、図１を参照して、半導体装置１の構成について説明する。
【００１３】
図１（ａ）に示すように、実施形態に係る半導体装置１は、その大部分がＦＥＴエリアＡであり、一角にゲート電極エリアＢが形成されている。ＦＥＴエリアＡには、複数のＭＯＳＦＥＴ１０１が形成され、その上部には、ソース電極Ｓとなる金属層１４が形成されている。また、ゲート電極エリアＢには、ゲート電極Ｇとなる金属層１５が形成されている。
【００１４】
図１（ｂ）に示すように、実施形態に係る半導体装置１は、ｎ＋型のシリコン基板１１と、ｎ−型のエピタキシャル層１２と、酸化シリコン膜１３と、複数のＭＯＳＦＥＴ１０１と、ソース電極Ｓとなる金属層１４と、ゲート電極Ｇとなる金属層１５と、ドレイン電極Ｄとなる金属層１６と、抵抗１０２と、ダイオード１０３と、抵抗１０２とダイオード１０３とを接続する金属層１７を備えている。
【００１５】
エピタキシャル層１２は、シリコン基板１１上に形成されている。酸化シリコン膜１３は、エピタキシャル層１２上に形成されている。複数のＭＯＳＦＥＴ１０１は、ＦＥＴエリアＡのエピタキシャル層１２に形成されている。金属層１６は、シリコン基板１１裏面に形成されていている。
【００１６】
抵抗１０２は、ｐ型のポリシリコン（Ｐｏｌｙ−Ｓｉ）で形成されている。抵抗１０２は、一端がソース電極Ｓとなる金属層１４に接続され、他端が金属層１７に接続されている。ダイオード１０３は、ｐ型のポリシリコン（Ｐｏｌｙ−Ｓｉ）部１０３ａとｎ型のポリシリコン（Ｐｏｌｙ−Ｓｉ）部１０３ｂから形成され、ｐ型のポリシリコン部１０３ａがゲート電極Ｇとなる金属層１５に接続され、ｎ型のポリシリコン部１０３ｂが金属層１７に接続されている。
【００１７】
図２は、実施形態に係る半導体装置１の等価回路図である。図２に示すように、半導体装置１内には、ゲート電極Ｇ、ドレイン電極Ｄ、ソース電極Ｓを有し、ゲート電極Ｇへの電圧の印可によりオン／オフが制御されるＭＯＳＦＥＴ１０１、ＭＯＳＦＥＴ１０１のゲート電極Ｇ及びソース電極Ｓ間（以下、単にゲート・ソース間と称する）に直列に挿入された抵抗１０２及びダイオード１０３が形成されている。抵抗１０２は、ＭＯＳＦＥＴ１０１の異常発振の防止、ゲート・ソース間容量の放電及びゲート電極Ｇのプルダウンを目的としてゲート・ソース間に挿入されている。抵抗１０２の抵抗値は、例えば、１００ｋΩである。
【００１８】
ダイオード１０３は、ゲート電極Ｇからソース電極Ｓの向きが順方向（電流が流れる向き）となるように、抵抗１０２に対して直列にゲート・ソース間に挿入されている。このように、ダイオード１０３をゲート・ソース間に挿入することで、ゲート電極Ｇからソース電極Ｓの向き（以下、順方向と称する）には電流が流れ、ソース電極Ｓからゲート電極Ｇの向き（以下、逆方向と称する）には、電流が流れない構成とすることができる。
【００１９】
そして、ゲート・ソース間に電圧（例えば、５ＭＶ／ｃｍ）を印可するゲートショック試験後の漏れ電流ＩＧＳＳを計測する際は、逆バイアス、すなわちソース電極Ｓからゲート電極Ｇの向きに電流が流れるように電圧を印可する。ダイオード１０３は、逆方向には電流が流れないためゲート絶縁膜の漏れ電流ＩＧＳＳを精度よく計測することができる（実際には、微小な漏れ電流が生じるが、その値は１ｎＡ程度であり、ＩＧＳＳの計測に影響を与えないレベルである）。
【００２０】
一方、順方向には電流が流れるため、ソース電極Ｓをグランド（ＧＮＤ）に接続することで、ゲート・ソース間に挿入した抵抗１０２は、ＭＯＳＦＥＴ１０１の異常発振の防止、ゲート・ソース間容量の放電及びゲート電極Ｇのプルダウンとして機能する。なお、図２では、ダイオード１０３は、ゲート電極Ｇと抵抗１０２との間に挿入されているが、抵抗１０２とソース電極Ｓとの間に挿入するようにしてもよい。
【００２１】
（比較例）
図３は、比較例に係る半導体装置１Ａの等価回路図である。図３に示す半導体装置１Ａは、ゲート・ソース間にダイオードが挿入されていない点が、図２を参照して説明した半導体装置１と異なる。その他の構成については、図２を参照して参照して説明した半導体装置１と同じであるため、同一の構成には、同一の符号を付して重複した説明を省略する。
【００２２】
図３に示すように比較例に係る半導体装置１Ａは、ゲート・ソース間にダイオードが挿入されていない。このため、ゲートショック試験後の漏れ電流ＩＧＳＳの測定時に抵抗１０２を介してゲート電極Ｇとソース電極Ｓとの間に電流Ｉが流れてしまう。
【００２３】
図４は、ゲート・ソース間に抵抗１０２を挿入した場合におけるゲート・ソース間への印可電圧ＶＧＳと抵抗１０２を流れる電流ＩＲとの関係を示した図である。図４では、横軸にゲート・ソース間への印可電圧ＶＧＳを示し、縦軸に電流値ＩＲを示した。なお、図４に示す結果は、温度が２５℃、ソース・ドレイン間への印可電圧ＶＤＳが０Ｖの条件で測定したものである。また、図４のＲＧＳは、抵抗１０２の抵抗値（Ω）を示している。
【００２４】
図４に示すように、抵抗１０２を流れる電流値ＩＲを小さくするためには、抵抗１０２の抵抗値を上げる、もしくは、ゲート・ソース間に印可する電圧ＶＧＳを低くする必要がある。しかしながら、抵抗１０２の抵抗値を上げる場合、抵抗１０２の抵抗値を上げすぎると、抵抗１０２を電流が流れにくくなるため、抵抗１０２がゲートのプルダウンとして機能しなくなる虞がある。
【００２５】
また、ゲート・ソース間に印可する電圧ＶＧＳを低くする場合、例えば、抵抗１０２の抵抗値を１００ｋΩとしても、抵抗１０２を流れる電流値ＩＲを、漏れ電流ＩＧＳＳの閾値と同じ１００ｎＡとするためには、ゲート・ソース間に印可する電圧ＶＧＳを１０ｍＶとする必要がある。
【００２６】
ゲート・ソース間に印可する電圧ＶＧＳを１０ｍＶとした場合でも、ゲート絶縁膜の漏れ電流ＩＧＳＳは生じるが、ゲート・ソース間に印可する電圧ＶＧＳを１０ｍＶに保つには、電圧を高精度に制御する必要がある。また、ゲート絶縁膜の漏れ電流ＩＧＳＳを制度よく測定するために、ゲート・ソース間への電圧ＶＧＳの印可時間を長くとる必要があり、実用的ではない。
【００２７】
一方、図２で説明した実施形態に係る半導体装置１は、抵抗１０２と直列にゲート・ソース間にダイオード１０３を挿入するように構成している。このため、ゲート・ソース間に電圧（例えば、５ＭＶ／ｃｍ）を印可するゲートショック試験後の漏れ電流ＩＧＳＳを計測する際は、逆バイアス、すなわちソース電極Ｓからゲート電極Ｇの向きに電圧を印可することで、ダイオード１０３は、逆方向には電流が流れないためゲート絶縁膜の漏れ電流ＩＧＳＳを精度よく計測することができる。
【００２８】
また、順方向には電流が流れるため、ソース電極Ｓをグランド（ＧＮＤ）に接続することで、ゲート・ソース間に挿入した抵抗ＲＧＳは、ＭＯＳＦＥＴ１０１の異常発振の防止、ゲート・ソース間容量の放電及びゲート電極Ｇのプルダウンとして機能する。
【００２９】
（その他の実施形態）
以上のように、本発明のいくつかの実施形態について説明したが、上記実施形態は、例として提示したものであり、発明の範囲を限定することを意図するものではない。上記実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を変更しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態や変形が、発明の範囲や要旨に含まれるのと同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【００３０】
例えば、図５に示す半導体装置２のようにゲート・ソース間に挿入するダイオード１０３をツェナーダイオード１０４としても良い。また、図６に示す半導体装置３のように、ＥＳＤ（静電気放電）保護用のツェナーダイドオード１０５を、ゲート・ソース間にツェナーダイオード１０４と並列に挿入してもよい。この場合、ＥＳＤ保護用のツェナーダイドオード１０５は、ツェナーダイオード１０４と並列に半導体装置３内に形成するので、ＥＳＤ保護用のツェナーダイドオード１０５をツェナーダイオード１０４と同一工程にて形成することが可能である。なお、ＥＳＤ保護用のツェナーダイドオード１０５を、半導体装置に内蔵せず、外付けとしてもよい。
【符号の説明】
【００３１】
１〜３…半導体装置、１０１…ＭＯＳＦＥＴ、１０２…抵抗、１０３…ダイオード、１０４，１０５…ＥＤＳ用ツェナーダイオード。
【技術分野】
【０００１】
本発明の実施形態は、ゲート電極にプルダウン用の抵抗が接続されたＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）に関する。
【背景技術】
【０００２】
通常、ＭＯＳＦＥＴの駆動回路は、ＭＯＳＦＥＴの異常発振の防止、ゲート・ソース間（Ｇ−Ｓ間）容量の放電及びゲート電極のプルダウンを目的として、ゲート・ソース間に抵抗ＲＧＳを挿入した仕様が多い。しかしながら、ＭＯＳＦＥＴがベアチップの状態で、ゲート・ソース間に抵抗ＲＧＳを外部接続した場合、ゲートのボンディングワイヤがオープン、すなわち外部に接続されていない時は、プルダウンの目的を果たさない。
【０００３】
この際、ＭＯＳＦＥＴが誤動作によりＯＮすると、ＭＯＳＦＥＴを含む回路全体が破壊される虞がある。そこで、ＭＯＳＦＥＴのゲート・ソース間を接続する抵抗ＲＧＳを半導体チップに内蔵することや、半導体チップ上に形成した薄膜抵抗体でＭＯＳＦＥＴのゲート・ソース間を接続することが提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０５−３０４２９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一方、ＭＯＳＦＥＴの寿命等の信頼性は、ＭＯＳＦＥＴのゲート・ソース間の絶縁膜寿命に大きく左右される。絶縁膜の高寿命を維持するためには、ゲート・ソース間の絶縁膜に不良があるかどうかを試験し、不良があるＭＯＳＦＥＴを除去する必要がある。この試験には、通常、ゲート・ソース間に約５ＭＶ／ｃｍの電圧を印可するゲートショック試験後のゲート絶縁膜の漏れ電流（以下、ＩＧＳＳと称する）を計測することで行われる。
【０００６】
ＩＧＳＳの値が１００ｎＡを超える半導体装置は、通常除去されるため、ＩＧＳＳの値は、１００ｎＡのレベルで計測する必要がある。しかし、上記のようにゲート・ソース間に抵抗ＲＧＳで接続されていると、この抵抗ＲＧＳに印可電圧ＶＧＳに応じた電流ＩＲが流れる。そして、この電流ＩＲは、以下の（１）で表される値となる。
ＩＲ（Ｉ）＝ＶＧＳ（Ｖ）／ＲＧＳ（Ω）・・・（１）
ここで、ＩＲは抵抗ＲＧＳを流れる電流（Ｉ）、ＶＧＳは、ゲート・ソース間の印可電圧値（Ｖ）、ＲＧＳは、抵抗ＲＧＳの抵抗値（Ω）である。
【０００７】
一般的に、ゲート・ソース間を接続する抵抗ＲＧＳには、抵抗値が１００ｋΩのものが使用される。そして、この抵抗値が１００ｋΩの抵抗ＲＧＳをゲート・ソース間に挿入した場合、ゲート・ソース間への印可電圧値ＶＧＳが１Ｖとすると抵抗ＲＧＳを流れる電流ＩＲの値は、１０μＡとなり、ＩＧＳＳの最大値である１００ｎＡを大きく超えてしまう。
【０００８】
つまり、ＭＯＳＦＥＴのゲート・ソース間を接続する抵抗ＲＧＳを半導体チップに内蔵した場合、この抵抗ＲＧＳを流れる電流ＩＲの値が、ゲート絶縁膜のリーク電流ＩＧＳＳの最大値である１００ｎＡを超えてしまうためＩＧＳＳを測定することができないという問題が生じる。
【０００９】
本発明の実施形態は、ゲート絶縁膜の漏れ電流試験に影響を与えることなく、ゲート・ソース間に抵抗を挿入した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
実施形態に係る半導体装置は、ゲート電極及びソース電極間に抵抗が挿入されたトランジスタを内蔵する半導体装置であって、ゲート電極及びソース電極間に、抵抗に対して直列に挿入されたダイオードを備えることを特徴とする。
【図面の簡単な説明】
【００１１】
【図１】実施形態に係る半導体装置の構成図。
【図２】実施形態に係る半導体装置の等価回路図。
【図３】比較例に係る半導体装置の等価回路図。
【図４】比較例に係る半導体装置の特性図。
【図５】他の実施形態に係る半導体装置の等価回路図。
【図６】他の実施形態に係る半導体装置の等価回路図。
【発明を実施するための形態】
【００１２】
以下、図面を参照して、実施形態について詳細に説明する。
（実施形態）
図１は、実施形態に係る半導体装置１の構成図である。図１（ａ）は、半導体装置１の上面図、図１（ｂ）は、図１（ａ）の線分Ｘ−Ｘにおける断面図である。以下、図１を参照して、半導体装置１の構成について説明する。
【００１３】
図１（ａ）に示すように、実施形態に係る半導体装置１は、その大部分がＦＥＴエリアＡであり、一角にゲート電極エリアＢが形成されている。ＦＥＴエリアＡには、複数のＭＯＳＦＥＴ１０１が形成され、その上部には、ソース電極Ｓとなる金属層１４が形成されている。また、ゲート電極エリアＢには、ゲート電極Ｇとなる金属層１５が形成されている。
【００１４】
図１（ｂ）に示すように、実施形態に係る半導体装置１は、ｎ＋型のシリコン基板１１と、ｎ−型のエピタキシャル層１２と、酸化シリコン膜１３と、複数のＭＯＳＦＥＴ１０１と、ソース電極Ｓとなる金属層１４と、ゲート電極Ｇとなる金属層１５と、ドレイン電極Ｄとなる金属層１６と、抵抗１０２と、ダイオード１０３と、抵抗１０２とダイオード１０３とを接続する金属層１７を備えている。
【００１５】
エピタキシャル層１２は、シリコン基板１１上に形成されている。酸化シリコン膜１３は、エピタキシャル層１２上に形成されている。複数のＭＯＳＦＥＴ１０１は、ＦＥＴエリアＡのエピタキシャル層１２に形成されている。金属層１６は、シリコン基板１１裏面に形成されていている。
【００１６】
抵抗１０２は、ｐ型のポリシリコン（Ｐｏｌｙ−Ｓｉ）で形成されている。抵抗１０２は、一端がソース電極Ｓとなる金属層１４に接続され、他端が金属層１７に接続されている。ダイオード１０３は、ｐ型のポリシリコン（Ｐｏｌｙ−Ｓｉ）部１０３ａとｎ型のポリシリコン（Ｐｏｌｙ−Ｓｉ）部１０３ｂから形成され、ｐ型のポリシリコン部１０３ａがゲート電極Ｇとなる金属層１５に接続され、ｎ型のポリシリコン部１０３ｂが金属層１７に接続されている。
【００１７】
図２は、実施形態に係る半導体装置１の等価回路図である。図２に示すように、半導体装置１内には、ゲート電極Ｇ、ドレイン電極Ｄ、ソース電極Ｓを有し、ゲート電極Ｇへの電圧の印可によりオン／オフが制御されるＭＯＳＦＥＴ１０１、ＭＯＳＦＥＴ１０１のゲート電極Ｇ及びソース電極Ｓ間（以下、単にゲート・ソース間と称する）に直列に挿入された抵抗１０２及びダイオード１０３が形成されている。抵抗１０２は、ＭＯＳＦＥＴ１０１の異常発振の防止、ゲート・ソース間容量の放電及びゲート電極Ｇのプルダウンを目的としてゲート・ソース間に挿入されている。抵抗１０２の抵抗値は、例えば、１００ｋΩである。
【００１８】
ダイオード１０３は、ゲート電極Ｇからソース電極Ｓの向きが順方向（電流が流れる向き）となるように、抵抗１０２に対して直列にゲート・ソース間に挿入されている。このように、ダイオード１０３をゲート・ソース間に挿入することで、ゲート電極Ｇからソース電極Ｓの向き（以下、順方向と称する）には電流が流れ、ソース電極Ｓからゲート電極Ｇの向き（以下、逆方向と称する）には、電流が流れない構成とすることができる。
【００１９】
そして、ゲート・ソース間に電圧（例えば、５ＭＶ／ｃｍ）を印可するゲートショック試験後の漏れ電流ＩＧＳＳを計測する際は、逆バイアス、すなわちソース電極Ｓからゲート電極Ｇの向きに電流が流れるように電圧を印可する。ダイオード１０３は、逆方向には電流が流れないためゲート絶縁膜の漏れ電流ＩＧＳＳを精度よく計測することができる（実際には、微小な漏れ電流が生じるが、その値は１ｎＡ程度であり、ＩＧＳＳの計測に影響を与えないレベルである）。
【００２０】
一方、順方向には電流が流れるため、ソース電極Ｓをグランド（ＧＮＤ）に接続することで、ゲート・ソース間に挿入した抵抗１０２は、ＭＯＳＦＥＴ１０１の異常発振の防止、ゲート・ソース間容量の放電及びゲート電極Ｇのプルダウンとして機能する。なお、図２では、ダイオード１０３は、ゲート電極Ｇと抵抗１０２との間に挿入されているが、抵抗１０２とソース電極Ｓとの間に挿入するようにしてもよい。
【００２１】
（比較例）
図３は、比較例に係る半導体装置１Ａの等価回路図である。図３に示す半導体装置１Ａは、ゲート・ソース間にダイオードが挿入されていない点が、図２を参照して説明した半導体装置１と異なる。その他の構成については、図２を参照して参照して説明した半導体装置１と同じであるため、同一の構成には、同一の符号を付して重複した説明を省略する。
【００２２】
図３に示すように比較例に係る半導体装置１Ａは、ゲート・ソース間にダイオードが挿入されていない。このため、ゲートショック試験後の漏れ電流ＩＧＳＳの測定時に抵抗１０２を介してゲート電極Ｇとソース電極Ｓとの間に電流Ｉが流れてしまう。
【００２３】
図４は、ゲート・ソース間に抵抗１０２を挿入した場合におけるゲート・ソース間への印可電圧ＶＧＳと抵抗１０２を流れる電流ＩＲとの関係を示した図である。図４では、横軸にゲート・ソース間への印可電圧ＶＧＳを示し、縦軸に電流値ＩＲを示した。なお、図４に示す結果は、温度が２５℃、ソース・ドレイン間への印可電圧ＶＤＳが０Ｖの条件で測定したものである。また、図４のＲＧＳは、抵抗１０２の抵抗値（Ω）を示している。
【００２４】
図４に示すように、抵抗１０２を流れる電流値ＩＲを小さくするためには、抵抗１０２の抵抗値を上げる、もしくは、ゲート・ソース間に印可する電圧ＶＧＳを低くする必要がある。しかしながら、抵抗１０２の抵抗値を上げる場合、抵抗１０２の抵抗値を上げすぎると、抵抗１０２を電流が流れにくくなるため、抵抗１０２がゲートのプルダウンとして機能しなくなる虞がある。
【００２５】
また、ゲート・ソース間に印可する電圧ＶＧＳを低くする場合、例えば、抵抗１０２の抵抗値を１００ｋΩとしても、抵抗１０２を流れる電流値ＩＲを、漏れ電流ＩＧＳＳの閾値と同じ１００ｎＡとするためには、ゲート・ソース間に印可する電圧ＶＧＳを１０ｍＶとする必要がある。
【００２６】
ゲート・ソース間に印可する電圧ＶＧＳを１０ｍＶとした場合でも、ゲート絶縁膜の漏れ電流ＩＧＳＳは生じるが、ゲート・ソース間に印可する電圧ＶＧＳを１０ｍＶに保つには、電圧を高精度に制御する必要がある。また、ゲート絶縁膜の漏れ電流ＩＧＳＳを制度よく測定するために、ゲート・ソース間への電圧ＶＧＳの印可時間を長くとる必要があり、実用的ではない。
【００２７】
一方、図２で説明した実施形態に係る半導体装置１は、抵抗１０２と直列にゲート・ソース間にダイオード１０３を挿入するように構成している。このため、ゲート・ソース間に電圧（例えば、５ＭＶ／ｃｍ）を印可するゲートショック試験後の漏れ電流ＩＧＳＳを計測する際は、逆バイアス、すなわちソース電極Ｓからゲート電極Ｇの向きに電圧を印可することで、ダイオード１０３は、逆方向には電流が流れないためゲート絶縁膜の漏れ電流ＩＧＳＳを精度よく計測することができる。
【００２８】
また、順方向には電流が流れるため、ソース電極Ｓをグランド（ＧＮＤ）に接続することで、ゲート・ソース間に挿入した抵抗ＲＧＳは、ＭＯＳＦＥＴ１０１の異常発振の防止、ゲート・ソース間容量の放電及びゲート電極Ｇのプルダウンとして機能する。
【００２９】
（その他の実施形態）
以上のように、本発明のいくつかの実施形態について説明したが、上記実施形態は、例として提示したものであり、発明の範囲を限定することを意図するものではない。上記実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を変更しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態や変形が、発明の範囲や要旨に含まれるのと同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【００３０】
例えば、図５に示す半導体装置２のようにゲート・ソース間に挿入するダイオード１０３をツェナーダイオード１０４としても良い。また、図６に示す半導体装置３のように、ＥＳＤ（静電気放電）保護用のツェナーダイドオード１０５を、ゲート・ソース間にツェナーダイオード１０４と並列に挿入してもよい。この場合、ＥＳＤ保護用のツェナーダイドオード１０５は、ツェナーダイオード１０４と並列に半導体装置３内に形成するので、ＥＳＤ保護用のツェナーダイドオード１０５をツェナーダイオード１０４と同一工程にて形成することが可能である。なお、ＥＳＤ保護用のツェナーダイドオード１０５を、半導体装置に内蔵せず、外付けとしてもよい。
【符号の説明】
【００３１】
１〜３…半導体装置、１０１…ＭＯＳＦＥＴ、１０２…抵抗、１０３…ダイオード、１０４，１０５…ＥＤＳ用ツェナーダイオード。
【特許請求の範囲】
【請求項１】
ゲート電極及びソース電極間に抵抗が挿入されたトランジスタを内蔵する半導体装置であって、
前記ゲート電極及び前記ソース電極間に、前記抵抗に対して直列に挿入されたダイオードを備えることを特徴とする半導体装置。
【請求項２】
前記ダイオードは、
前記ゲート電極から前記ソース電極の方向が順方向となるように、前記ゲート電極及び前記ソース電極間に挿入されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ダイオードは、ツェナーダイオードであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ソースは、グランドに接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記抵抗及び前記ダイオードに対して並列に前記ゲート電極及び前記ソース電極間に挿入されたツェナーダイオードをさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記ダイオードは、前記半導体装置内に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項１】
ゲート電極及びソース電極間に抵抗が挿入されたトランジスタを内蔵する半導体装置であって、
前記ゲート電極及び前記ソース電極間に、前記抵抗に対して直列に挿入されたダイオードを備えることを特徴とする半導体装置。
【請求項２】
前記ダイオードは、
前記ゲート電極から前記ソース電極の方向が順方向となるように、前記ゲート電極及び前記ソース電極間に挿入されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ダイオードは、ツェナーダイオードであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ソースは、グランドに接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記抵抗及び前記ダイオードに対して並列に前記ゲート電極及び前記ソース電極間に挿入されたツェナーダイオードをさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記ダイオードは、前記半導体装置内に形成されていることを特徴とする請求項１に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−６５７５９（Ｐ２０１３−６５７５９Ａ）
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願番号】特願２０１１−２０４３６６（Ｐ２０１１−２０４３６６）
【出願日】平成２３年９月２０日（２０１１．９．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願日】平成２３年９月２０日（２０１１．９．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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