半導体装置およびその製造方法
【課題】窒化ガリウム（ＧａＮ）系のＨＥＭＴを保護するダイオード構造を備えた半導体装置とその製造方法を提供する。
【解決手段】基板１０のうちＧａＮ層１３に２次元電子ガスが生成される領域が活性層領域４０とされ、基板１０のうち活性層領域４０を除いた領域にイオン注入が施されていることにより活性層領域４０とは電気的に分離された領域が素子分離領域５０とされている。そして、ダイオード６０は素子分離領域５０の層間絶縁膜２０の上に配置されている。このように、基板１０のうちＨＥＭＴが動作する活性層領域４０とは異なる素子分離領域５０を設けているので、１つの基板１０にＧａＮ−ＨＥＭＴとダイオード６０の両方を備えた構造とすることができる。
【解決手段】基板１０のうちＧａＮ層１３に２次元電子ガスが生成される領域が活性層領域４０とされ、基板１０のうち活性層領域４０を除いた領域にイオン注入が施されていることにより活性層領域４０とは電気的に分離された領域が素子分離領域５０とされている。そして、ダイオード６０は素子分離領域５０の層間絶縁膜２０の上に配置されている。このように、基板１０のうちＨＥＭＴが動作する活性層領域４０とは異なる素子分離領域５０を設けているので、１つの基板１０にＧａＮ−ＨＥＭＴとダイオード６０の両方を備えた構造とすることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化ガリウム（ＧａＮ）系の高電子移動度トランジスタ（High Electron Mobility Transistor：HEMT）構造を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）に代表される窒化物半導体は、バンドギャップがＧａＮで３．４ｅＶ、ＡｌＮで６．２ｅＶと非常に広いバンドギャップを持つ半導体である。さらにＧａＮは絶縁破壊電界および電子の飽和ドリフト速度がＧａＡｓやＳｉ等の他の半導体に比べて、２倍から３倍大きいという特徴を有している。
【０００３】
また、窒化物半導体は、アルミニウム（Ａｌ）、インジウム（Ｉｎ）を用いることで種種の多元混晶半導体を形成し、異なるバンドギャップをもつ半導体を積層することでヘテロ構造を設計することができる。
【０００４】
例えば、Ｃ軸方向においてＡｌ組成比２５％の窒化アルミニウムガリウムと窒化ガリウムのヘテロ界面には、自然分極と格子不整合の歪みで生じるピエゾ分極から１．０×１０１３ｃｍ−２以上の非常に大きなシートキャリア濃度が得られることが知られている。この高濃度の２次元電子ガス（two dimensional electron gas：2DEG）を利用したＡｌＧａＮ／ＧａＮのＨＥＭＴにおいては、Ｓｉ系デバイスの１０倍、同じ化合物半導体のＡｌＧａＡｓ／ＧａＡｓ系の２ＤＥＧと比べても約４倍と非常に大きく高い駆動能力が示される。
【０００５】
さらに窒化物半導体は、その素材のもつ能力の高さから、オン抵抗、耐圧の素子リミットとして、２００Ｖ耐圧をもつデバイスにおいて、Ｓｉを用いたＭＯＳＦＥＴ（金属―酸化膜―半導体電界効果トランジスタ）の１／１０、ＩＧＢＴ（絶縁ゲート倍ポートトランジスタ）の１／３以下の低オン抵抗化が実現されている（例えば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】W. Saito et al., “High Breakdown Voltage AlGaN-GaN Power-HEMT Design and High Current Density Switching Behavior”, IEEE Transactions on Electron Devices, Vol. 50, No. 12, pp.2528-2531, 2003
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＧａＮ−ＨＥＭＴを誘導負荷のある電源や誘導負荷モータを有するインバータ等に応用する場合には以下のような問題がある。
【０００８】
ＨＥＭＴに誘導性負荷が接続された場合、ターンオフした際に誘導性負荷に蓄積したエネルギーを回路内で消費する必要がある。ここで、エネルギーは自己インダクタンスをＬとし電流をＩとするとＥ＝（１／２）×ＬＩ２で表される。Ｓｉを用いたＭＯＳＦＥＴは、デバイス構造にドレイン−ソース間に逆並列に接続された寄生ダイオードを有している。寄生ダイオードのカソードはドレインに接続され、アノードはソースに接続されている。ＭＯＳＦＥＴをオフしたときは、寄生ダイオードのアバランシェ領域を利用して、誘導性負荷からのエネルギーを消費することができるため、比較的大きなアバランシェエネルギー耐量を有する。
【０００９】
アバランシェエネルギー耐量とは、デバイスの破壊耐性の指標であり、誘導性負荷に蓄積されたエネルギーをデバイスで消費した場合、デバイスが破壊に至らすに消費できる最大エネルギーと定義される。
【００１０】
一方、ＧａＮ−ＨＥＭＴやＧａＡｓ−ＨＥＭＴ等の化合物半導体の電界効果トランジスタデバイスは、通常、Ｐ型領域を持たないため、寄生ダイオード構造を持たず、誘導性負荷からのエネルギーを素子内部で消費できず、ゲート・ドレイン間耐圧（ＢＶｇｄ）、またソースドレインオフ間耐圧（ＢＶｄｓｏｆｆ）を上回り素子破壊に至る。したがって、インバータ等、自己インダクタンスＬを持つ誘導性負荷のシステムでは、保護素子とともに用いられるのが通例である。
【００１１】
図１０は、保護素子接続の一例を示した図である。図１０（ａ）はダイオードがソース−ドレイン間に接続された例であり、図１０（ｂ）はダイオードがゲート−ドレイン間、およびゲート−ソース間に接続された例である。
【００１２】
図１０（ａ）に示された接続形態は例えば特開２００９−１６４１５８号公報に記載されたものであるが、ダイオードにＭＯＳＦＥＴの定格電流と同様の電流容量が要求されるため、保護素子の占有面積が大きくなるという欠点がある。
【００１３】
また、図１０（ｂ）に示された接続形態はＧａＮ−ＨＥＭＴでは未だ提案されていないものの、ＩＧＢＴ素子の保護回路と同等の接続形態である。これは、ゲート−ドレイン間電圧が上昇すると、ゲート−ドレイン間のツェナーダイオードが働き、同時にゲート−ソース間のダイオードも働く。このためゲート電圧が持ち上がり、チャネルが開いてアバランシェエネルギーが放出される仕組みの接続である。
【００１４】
ＩＧＢＴ素子に接続された誘導負荷のエネルギーでドレイン電圧が増大したとき、ゲート電圧にそのドレイン電圧を変調して伝達することでチャネルが開き、アバランシェエネルギーを放出する仕組みのため、大きな保護素子を必要としない利点を持つ。
【００１５】
そこで、ＧａＮ−ＨＥＭＴについてもＩＧＢＴ素子と同様に保護素子としてダイオードを設けることが考えられる。ＩＧＢＴ素子の保護素子はＳｉダイオードで構成されるため、これと同様にＧａＮ層の上にダイオードとなる例えばポリシリコンを形成することが自然である。ＧａＮ層は半絶縁性なので、ＧａＮ層の上にポリシリコン層を直接形成できるが、シリコンがＧａＮ層に進入してドーパントになってしまう。これを回避するため、ＧａＮ層の上に絶縁層を介してポリシリコン層を直接形成することになるが、ＧａＮ層、絶縁層、およびポリシリコン層による寄生容量が形成されてしまう。
【００１６】
以上のように、ＧａＮ−ＨＥＭＴにダイオード構造を設けることは困難であり、もちろん今日までＧａＮ−ＨＥＭＴに適した保護ダイオード構造が示されたことはなかった。
【００１７】
本発明は上記点に鑑み、窒化ガリウム（ＧａＮ）系のＨＥＭＴを保護するダイオード構造を備えた半導体装置を提供することを第１の目的とする。また、その製造方法を提供することを第２の目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するため、請求項１に記載の発明では、２次元電子ガスが生成されると共にチャネル層として機能する窒化ガリウム層（１３）と、窒化ガリウム層（１３）の上に積層されていると共に、バリア層として機能する窒化アルミニウムガリウム層（１４）と、を含んだ基板（１０）と、窒化アルミニウムガリウム層（１４）の上に設けられていると共に窒化アルミニウムガリウム層（１４）とオーミック接触したソース電極（３０）と、窒化アルミニウムガリウム層（１４）の上にソース電極（３０）から離間して設けられていると共に窒化アルミニウムガリウム層（１４）とオーミック接触したドレイン電極（３１）と、ソース電極（３０）とドレイン電極（３１）との間の窒化アルミニウムガリウム層（１４）の上に形成された層間絶縁膜（２０、２１）と、層間絶縁膜（２０、２１）の上に形成されたゲート電極（３２）と、を有する高電子移動度トランジスタが構成されている。また。基板（１０）のうち窒化ガリウム層（１３）に２次元電子ガスが生成される領域が活性層領域（４０）として機能するように構成されている。
【００１９】
そして、アノードがゲート電極（３２）に電気的に接続されていると共にカソードがドレイン電極（３１）に電気的に接続されたゲート−ドレイン間のダイオード（６０、７０）を備えていることを特徴とする。
【００２０】
これによると、ゲート−ドレイン間のダイオード（６０、７０）によってゲート電極（３２）にドレイン電極（３１）の電圧を伝えることができるので、窒化ガリウム系の高電子移動度トランジスタのチャネルを通してエネルギーを流すことができる。したがって、ダイオード（６０、７０）によって窒化ガリウム系の高電子移動度トランジスタを保護することができる。
【００２１】
請求項２に記載の発明では、基板（１０）のうち活性層領域（４０）を除いた領域の少なくとも一部が、活性層領域（４０）とは電気的に分離された素子分離領域（５０）とされ、ダイオード（６０、７０）は、素子分離領域（５０）に配置されていることを特徴とする。
【００２２】
このように、基板（１０）のうち高電子移動度トランジスタが動作する領域とは異なる素子分離領域（５０）にダイオード（６０、７０）を配置しているので、１つの基板（１０）に窒化ガリウム系の高電子移動度トランジスタとダイオード（６０、７０）の両方を備えた構造を得ることができる。このようにして、窒化ガリウム系の高電子移動度トランジスタにダイオード（６０、７０）を内蔵した構造を得ることができる。
【００２３】
請求項３に記載の発明のように、請求項２に記載の発明において、素子分離領域（５０）は、当該素子分離領域（５０）における窒化ガリウム層（１３）と窒化アルミニウムガリウム層（１４）とにイオン注入されたことにより活性層領域（４０）とは電気的に分離された構造とすることができる。
【００２４】
また、請求項４に記載の発明のように、請求項２に記載の発明において、素子分離領域（５０）は、当該素子分離領域（５０）における窒化ガリウム層（１３）と窒化アルミニウムガリウム層（１４）とがメサエッチングされたことにより活性層領域（４０）とは電気的に分離された構造とすることができる。
【００２５】
さらに、請求項５に記載の発明では、請求項２に記載の発明において、素子分離領域（５０）は、当該素子分離領域（５０）に位置する窒化ガリウム層（１３）と窒化アルミニウムガリウム層（１４）との全てが除去されたことにより活性層領域（４０）とは電気的に分離された構造とすることができる。
【００２６】
請求項６に記載の発明では、素子分離領域（５０）には、窒化アルミニウムガリウム層（１４）の上に形成された層間絶縁膜（２０、２１）が設けられており、ダイオード（６０、７０）は、層間絶縁膜（２０、２１）の上に配置されていることを特徴とする。
【００２７】
これによると、ダイオード（６０、７０）が基板（１０）の上に直接接触しないので、ダイオード（６０、７０）を構成する材料が基板（１０）に拡散してしまうことを抑制することができる。
【００２８】
請求項７に記載の発明では、ダイオード（６０、７０）は、ポリシリコンにより形成された第１導電型層（６２）と第２導電型層（６３）との電気的接続により構成されていることを特徴とする。
【００２９】
このように、ダイオード（６０、７０）をポリシリコンで形成したとしても、ポリシリコンの不純物活性化時は層間絶縁膜（２０、２１）によって窒化ガリウム層（１３）や窒化アルミニウムガリウム層（１４）へのシリコンの拡散を防止することができる。したがって、ポリシリコンによってダイオード（６０、７０）を構成することができる。
【００３０】
請求項８に記載の発明では、ダイオード（６０、７０）は、ショットキー電極（７２）とオーミック電極（７３）とにより構成されたショットキーレベルシフトダイオードであることを特徴とする。このように、ショットキーダイオードの順方向特性をもつダイオードを保護素子とすることもできる。
【００３１】
請求項９に記載の発明では、ゲート電極（３２）に接続されたゲート引き出し配線（３５）と、ドレイン電極（３１）接続されたドレイン引き出し配線（３４）と、ダイオード（６０、７０）のアノードとゲート引き出し配線（３５）とに接続された第１引き出し配線（３６）と、ダイオード（６０、７０）のカソードとドレイン引き出し配線（３４）とに接続された第２引き出し配線（３７）と、を備えていることを特徴とする。
【００３２】
このように、オーミックメタルであるソース電極（３０）やドレイン電極（３１）の一部を配線としてゲート−ドレイン間のダイオード（６０、７０）にそのまま引き回さずに、引き出し配線を用いているので、ゲート−ドレイン間のダイオード（６０、７０）を構成する材料とソース電極（３０）やドレイン電極（３１）を構成する材料とがシリサイド化してしまうことを防止することができる。
【００３３】
そして、請求項１０に記載の発明のように、アノードがソース電極（３０）に電気的に接続されていると共にカソードがゲート電極（３２）に電気的に接続されたゲート−ソース間のダイオード（６１、７１）を備えることもできる。
【００３４】
また、請求項１１に記載の発明のように、請求項１０に記載の発明において、ゲート−ソース間のダイオード（６１、７１）は、基板（１０）のうち活性層領域（４０）を除いた領域の少なくとも一部が、活性層領域（４０）とは電気的に分離された素子分離領域（５０）に配置されている構成とすることもできる。
【００３５】
請求項１２に記載の発明では、請求項１０または１１に記載の発明において、ゲート電極（３２）に接続されたゲート引き出し配線（３５）と、ソース電極（３０）に接続されたソース引き出し配線（３３）と、ゲート−ソース間のダイオード（６１、７１）のカソードとゲート引き出し配線（３５）とに接続された第１引き出し配線（３６）と、ゲート−ソース間のダイオード（６１、７１）のアノードとソース引き出し配線（３３）とに接続された第３引き出し配線（３８）と、を備えていることを特徴とする。
【００３６】
このように、オーミックメタルであるソース電極（３０）やドレイン電極（３１）の一部を配線としてゲート−ソース間のダイオード（６１、７１）にそのまま引き回さずに、引き出し配線を用いているので、ゲート−ソース間のダイオード（６１、７１）を構成する材料とソース電極（３０）やドレイン電極（３１）を構成する材料とがシリサイド化してしまうことを防止することができる。
【００３７】
上記では、半導体装置の構成について述べたが、上記構成を備えた半導体装置を製造する方法について以下に述べる。
【００３８】
請求項１３に記載の発明では、基板（１０）を用意する工程と、基板（１０）のうち活性層領域（４０）となる領域を除いた少なくとも一部の領域に、活性層領域（４０）とは電気的に分離される素子分離領域（５０）を形成する工程と、基板（１０）のうち活性層領域（４０）となる領域に高電子移動度トランジスタを形成する工程と、素子分離領域（５０）に、アノードがゲート電極（３２）に接続されていると共にカソードがドレイン電極（３１）に接続されたゲート−ドレイン間のダイオード（６０、７０）を形成する工程と、を含んでいることを特徴とする。
【００３９】
これにより、窒化ガリウム系の高電子移動度トランジスタにダイオード（６０、７０）を内蔵した半導体装置を得ることができる。
【００４０】
そして、請求項１４に記載の発明のように、請求項１３に記載の発明において、素子分離領域（５０）を形成する工程では、基板（１０）のうち素子分離領域（５０）となる領域に位置する窒化ガリウム層（１３）と窒化アルミニウムガリウム層（１４）とにイオン注入することにより、活性層領域（４０）とは電気的に分離された素子分離領域（５０）を形成することができる。
【００４１】
また、請求項１５に記載の発明では、請求項１３に記載の発明において、素子分離領域（５０）を形成する工程では、基板（１０）のうち素子分離領域（５０）となる領域に位置する窒化ガリウム層（１３）と窒化アルミニウムガリウム層（１４）とをメサエッチングすることにより、活性層領域（４０）とは電気的に分離された素子分離領域（５０）を形成することができる。
【００４２】
さらに、請求項１６に記載の発明では、請求項１３に記載の発明において、素子分離領域（５０）を形成する工程では、基板（１０）のうち素子分離領域（５０）となる領域に位置する窒化ガリウム層（１３）と窒化アルミニウムガリウム層（１４）との全てを除去することにより、活性層領域（４０）とは電気的に分離された素子分離領域（５０）を形成することもできる。
【００４３】
請求項１７に記載の発明では、素子分離領域（５０）を形成する工程では、窒化アルミニウムガリウム層（１４）の上に層間絶縁膜（２０、２１）を形成する工程が含まれている。また、ゲート−ドレイン間のダイオード（６０、７０）を形成する工程では、層間絶縁膜（２０、２１）の上にゲート−ドレイン間のダイオード（６０、７０）を形成することを特徴とする。
【００４４】
これによると、ダイオード（６０、７０）を基板（１０）の上に直接接触させないように形成できるので、ダイオード（６０、７０）を構成する材料が基板（１０）に拡散することを抑制することができる。
【００４５】
そして、請求項１８に記載の発明のように、請求項１７に記載の発明において、ゲート−ドレイン間のダイオード（６０、７０）を形成する工程では、ポリシリコンの第１導電型層（６２）と第２導電型層（６３）とにより構成されたポリシリコンダイオードを形成することができる。
【００４６】
一方、請求項１９に記載の発明のように、ゲート−ドレイン間のダイオード（６０、７０）を形成する工程では、ショットキー電極（７２）とオーミック電極（７３）とにより構成されたショットキーレベルシフトダイオードを形成することもできる。
【００４７】
請求項２０に記載の発明では、ゲート−ドレイン間のダイオード（６０、７０）を形成する工程の後、ゲート電極（３２）に接続されるゲート引き出し配線（３５）と、ドレイン電極（３１）接続されるドレイン引き出し配線（３４）と、ゲート−ドレイン間のダイオード（６０、７０）のアノードとゲート引き出し配線（３５）とを接続する第１引き出し配線（３６）と、ゲート−ドレイン間のダイオード（６０、７０）のカソードとドレイン引き出し配線（３４）とを接続する第２引き出し配線（３７）と、を形成する工程を含んでいることを特徴とする。
【００４８】
これにより、ゲート−ドレイン間のダイオード（６０、７０）を構成する材料とソース電極（３０）やドレイン電極（３１）を構成する材料とがシリサイド化させずに引き出し配線を形成することができる。
【００４９】
また、請求項２１に記載の発明では、ゲート−ドレイン間のダイオード（６０、７０）を形成する工程では、素子分離領域（５０）に、アノードがソース電極（３０）に接続されていると共にカソードがゲート電極（３２）に接続されたゲート−ソース間のダイオード（６１、７１）を形成することができる。
【００５０】
そして、請求項２２に記載の発明では、請求項２１に記載の発明において、ゲート−ソース間のダイオード（６１、７１）を形成する工程の後、ゲート電極（３２）に接続されるゲート引き出し配線（３５）と、ソース電極（３０）に接続されるソース引き出し配線（３３）と、ゲート−ソース間のダイオード（６１、７１）のカソードとゲート引き出し配線（３５）とを接続する第１引き出し配線（３６）と、ゲート−ソース間のダイオード（６１、７１）のアノードとソース引き出し配線（３３）とを接続する第３引き出し配線（３８）と、を形成する工程を含んでいることを特徴とする。
【００５１】
これにより、ゲート−ソース間のダイオード（６１、７１）を構成する材料とソース電極（３０）やドレイン電極（３１）を構成する材料とがシリサイド化させずに引き出し配線を形成することができる。
【００５２】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１実施形態に係る半導体装置の平面図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】図１のＢ−Ｂ’断面図である。
【図４】本発明の第２実施形態に係る半導体装置の断面図である。
【図５】本発明の第３実施形態に係る半導体装置の断面図である。
【図６】本発明の第４実施形態に係る半導体装置の平面図である。
【図７】図１のＣ−Ｃ’断面図である。
【図８】図１のＤ−Ｄ’断面図である。
【図９】本発明の第５実施形態に係る半導体装置の断面図である。
【図１０】課題を説明するための図である。
【発明を実施するための形態】
【００５４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態で示されるＮ型は本発明の第１導電型に対応し、Ｐ型は本発明の第２導電型に対応している。
【００５５】
（第１実施形態）
図１は、本実施形態に係る半導体装置の平面図である。また、図２は図１のＡ−Ａ’断面図であり、図３は図１のＢ−Ｂ’断面図である。図１〜図３を参照して本実施形態に係る半導体装置の構成について説明する。
【００５６】
まず、本実施形態に係る半導体装置は窒化ガリウム系の高電子移動度トランジスタ（以下、ＧａＮ−ＨＥＭＴという）を備えている。
【００５７】
図２に示されるように、ＧａＮ−ＨＥＭＴは、支持基板１１、バッファ層１２、窒化ガリウム層１３（以下、ＧａＮ層１３という）、および窒化アルミニウムガリウム層１４（以下、ＡｌＧａＮ層１４という）が順に積層された基板１０に形成されている。
【００５８】
支持基板１１は、例えば単結晶Ｓｉ基板である。バッファ層１２は、支持基板１１の格子定数とＧａＮ層１３の格子定数を合わせるための化合物層である。バッファ層１２の厚みは例えば１μｍ〜２μｍである。
【００５９】
ＧａＮ層１３は、２次元電子ガスを生成するチャネル層であり、バッファ層１２の上に積層されている。ＧａＮ層１３に２次元電子ガスが発生すると、２次元電子ガス層１５が形成される。ＧａＮ層１３の厚みは例えば１μｍである。
【００６０】
ＡｌＧａＮ層１４は、チャネル層の電子の障壁となるバリア層であり、ＧａＮ層１３の上に積層されている。ＡｌＧａＮ層１４の厚みは例えば２０ｎｍである。
【００６１】
そして、上記のような積層構造の基板１０の表面、すなわちＡｌＧａＮ層１４の表面に１００ｎｍ程度の層間絶縁膜２０が形成されている。
【００６２】
層間絶縁膜２０のうちの一部が開口し、この開口部にソース電極３０とソース電極３０から離間したドレイン電極３１とが形成されている。これらソース電極３０およびドレイン電極３１は、層間絶縁膜２０が基板１０の表面の面方向と平行な一方向に沿って開口しており、その開口部に延設されている。したがって、ソース電極３０およびドレイン電極３１はＡｌＧａＮ層１４の上に設けられている。
【００６３】
なお、ソース電極３０とドレイン電極３１とは離間しているので、これらソース電極３０とドレイン電極３１との間のＡｌＧａＮ層１４の上には当然層間絶縁膜２０が設けられている。
【００６４】
ソース電極３０およびドレイン電極３１は、ＡｌＧａＮ層１４とオーミック接触したオーミックメタルである。オーミックメタルとして、例えばＴｉ／Ａｌ層が形成されている。
【００６５】
また、ソース電極３０とドレイン電極３１との間の層間絶縁膜２０の上に上述の一方向に沿ってゲート電極３２が形成されている。ゲート電極３２は、例えばＮｉで形成されたショットキー電極である。
【００６６】
したがって、図２に示されるように、２つのドレイン電極３１の間に１つのソース電極３０が配置されている。そして、一方のドレイン電極３１とソース電極３０との間に一方のゲート電極３２が配置されている。また、他方のドレイン電極３１とソース電極３０との間に他方のゲート電極３２が配置されている。
【００６７】
上記の構成において、基板１０のうちＧａＮ層１３に２次元電子ガスが発生する２次元電子ガス層１５の領域が活性層領域４０として機能する。すなわち、活性層領域４０はＧａＮ−ＨＥＭＴが動作するアクティブ領域である。この活性層領域４０は、図１に示されるように、四角形状に区画されている。
【００６８】
一方、基板１０のうち活性層領域４０を除いた領域の少なくとも一部が、活性層領域４０とは電気的に分離された素子分離領域５０となっている。本実施形態では、活性層領域４０を除いた他の領域は全て素子分離領域５０となっている。
【００６９】
そして、素子分離領域５０は、当該素子分離領域５０におけるＧａＮ層１３とＡｌＧａＮ層１４とにＡｒイオンやＮイオンがイオン注入されたことにより、ＧａＮ層１３およびＡｌＧａＮ層１４に素子分離層５１が形成されている。これにより、素子分離領域５０は活性層領域４０とは電気的に分離されている。図２に示されるように、基板１０におけるイオン注入の深さはＧａＮ層１３に達する深さである。具体的には、ＧａＮ層１３の２次元電子ガス層１５よりも深くイオン注入されている。このように、素子分離領域５０はイオン注入によってＧａＮ−ＨＥＭＴが動作しないようにされた領域である。
【００７０】
図２に示されるように、ソース電極３０の上にはソース引き出し配線３３が設けられている。このソース引き出し配線３３は、図１に示されるように、ソース電極３０の延設方向の一方の方向に引き出され、層間絶縁膜２０上においてソース電極３０の延設方向に垂直な方向の一方の方向に引き回されていると共に端部がパッド状にレイアウトされている。
【００７１】
また、図２に示されるように、ドレイン電極３１の上にはドレイン引き出し配線３４が設けられている。図１に示されるように、ドレイン引き出し配線３４は、ソース電極３０の延設方向の他方の方向に引き出され、層間絶縁膜２０上においてソース電極３０の延設方向に垂直な方向の一方の方向に引き回されていると共に端部がパッド状にレイアウトされている。
【００７２】
図１に示されるように、ゲート電極３２はゲート引き出し配線３５に接続されている。このゲート引き出し配線３５は、ソース電極３０の延設方向の他方の方向に引き出され、層間絶縁膜２０上においてソース電極３０の延設方向に垂直な方向の一方の方向に引き回されていると共に端部がパッド状にレイアウトされている。ゲートパッドはドレインパッドとソースパッドとの間に配置されている。すなわち、ゲート電極３２はソース引き出し配線３３およびドレイン引き出し配線３４と同じ工程で形成された電極であり、その一部が配線として機能する。なお、各パッドはワイヤ等を介して図示しない外部回路と電気的に接続される。
【００７３】
そして、基板１０上には、アノードがゲート電極３２に電気的に接続されていると共にカソードがドレイン電極３１に電気的に接続されたゲート−ドレイン間のダイオード６０が設けられている。また、基板１０上には、アノードがソース電極３０に電気的に接続されていると共にカソードがゲート電極３２に電気的に接続されたゲート−ソース間のダイオード６１が設けられている。
【００７４】
これらのダイオード６０、６１は、基板１０のうち活性層領域４０とは電気的に分離された素子分離領域５０に配置されている。具体的には、各ダイオード６０、６１は、ソース電極３０の延設方向に垂直な方向の他方の方向に位置する層間絶縁膜２０上にそれぞれ配置されている。
【００７５】
図１に示されるように、各ダイオード６０、６１は、ポリシリコンにより形成されたＮ型層６２とＰ型層６３とが交互に配置された電気的接続により構成されている。これらＮ型層６２およびＰ型層６３は、ソース電極３０の延設方向に沿って交互に繰り返し配置されている。
【００７６】
そして、ゲート−ドレイン間のダイオード６０のアノードはゲート引き出し配線３５から引き出された第１引き出し配線３６を介してゲート電極３２に電気的に接続されている。また、ゲート−ドレイン間のダイオード６０のカソードはドレイン引き出し配線３４から引き出された第２引き出し配線３７を介してドレイン電極３１に電気的に接続されている。
【００７７】
また、図２に示されるように、第１引き出し配線３６および第２引き出し配線３７の端部は、ダイオード６０を構成するポリシリコンの上に配置されている。このように、ダイオード６０の引き出し配線として、ソース電極３０やドレイン電極３１と同じＴｉ／Ａｌ電極ではなく、その上層の引き出し配線すなわちゲート電極３２と同じ配線を採用しているのは、次の理由による。
【００７８】
ＧａＮ−ＨＥＭＴのオーミック材料は、上述のようにＴｉ／Ａｌ電極が一般的である。Ｔｉ／Ａｌの６００℃前後のシンタアニールでオーミックメタルが形成される。一方、ポリシリコンとＡｌは６００℃前後でシリサイド化してしまう。このため、ＧａＮ−ＨＥＭＴのオーミックメタルでダイオード６０用の電極を引き出すことは熱履歴的に障害である。このように、ダイオード６０を構成するポリシリコンにＴｉ／Ａｌ電極を接触させることができないので、ポリシリコンの引出電極はソース電極３０やドレイン電極３１の上層のソース引き出し配線３３やドレイン引き出し配線３４と同じ配線層となっている。
【００７９】
また、ゲート−ソース間のダイオード６１のアノードはソース引き出し配線３３から引き出された第３引き出し配線３８を介してソース電極３０に電気的に接続されている。また、ゲート−ソース間のダイオード６１のカソードはゲート引き出し配線３５から引き出された第１引き出し配線３６を介してゲート電極３２に電気的に接続されている。
【００８０】
このゲート−ソース間のダイオード６１に係る第３引き出し配線３８についても上記と同様の理由により、Ｔｉ／Ａｌ電極ではなく、ソース引き出し配線３３と同じ配線層となっている。
【００８１】
次に、ゲート−ドレイン間のダイオード６０の耐圧について説明する。例えば６００Ｖ耐圧のＧａＮ−ＨＥＭＴの場合、一般にゲート−ドレイン耐圧（ＢＶｇｄ）より若干低い電圧でポリシリコンダイオードがオンするように設計される。ここでは、５００Ｖの電圧でオンされると仮定する。ポリシリコンのツェナー電圧（逆方向電圧）は一段あたり５Ｖ〜６Ｖであるから、５００Ｖの電圧には８３段〜１００段のダイオード６０が必要になる。
【００８２】
ゲート−ドレイン間で動作するダイオード６０にはこのような高電圧が印加されるため、ダイオード動作時のリーク、または絶縁破壊を抑制する必要がある。ＧａＮ−ＨＥＭＴチャネルのアクティブ層上でポリシリコンのダイオード６０が形成された場合は、チャネルや電極との絶縁破壊に必要な絶縁膜厚（層間絶縁膜２０の膜厚）がＳｉＯ２やＳｉＮで１０μｍという非常に大きな厚みに達する。通常、ＧａＮ−ＨＥＭＴ上の絶縁膜（層間絶縁膜２０）は１μｍ以下であり、プロセスの整合性が非常に悪い。
【００８３】
素子分離領域５０上にポリシリコンのダイオード６０を作製した場合は、下層のアイソレーション層が絶縁破壊抑制層になるため、絶縁破壊に必要な膜厚はほぼ０となる。この理由は、ＧａＮ−ＨＥＭＴ素子が、低抵抗（１１１）Ｓｉ基板上のＧａＮエピ層で作製され、Ｓｉ基板電極をソース電極とするため、ソース−ドレイン間耐圧は、ＧａＮ層厚に依存している。もともとのＧａＮ−ＨＥＭＴ素子で６００Ｖ動作させるために必要な耐圧は、ＧａＮエピ膜が有しているためである。したがって、上述のように、ポリシリコンのダイオード６０をＧａＮ−ＨＥＭＴの素子分離領域５０に作製する構造が必要となる。
【００８４】
そして、ポリシリコンの製造方法にも因るが、ポリシリコンの不純物活性化等で必要なアニール温度（９００℃）でＧａＮ層１３にＳｉが拡散し、リーク電流因子になる場合には、その拡散防止膜としてポリシリコン／ＧａＮ間の層間絶縁膜２０は必要である。その厚さは、上述のように１００ｎｍ程度で良い。
【００８５】
以上が、本実施形態に係る半導体装置の全体構成である。上記のＧａＮ−ＨＥＭＴは、例えばノーマリーオフ型で動作する。なお、図１０（ｂ）が半導体装置の等価回路となる。
【００８６】
次に、上記の構造の半導体装置を製造する方法について説明する。まず、ＧａＮ層１３上にＡｌＧａＮ層１４が形成された基板１０を用意する。
【００８７】
続いて、この基板１０に素子分離領域５０を形成する。本実施形態ではマスクを用いて基板１０にＡｒイオンやＮイオンをイオン注入する。ここで、イオン注入のピークの深さは、２ＤＥＧである２次元電子ガス層１５に達する深さである。これにより、基板１０のうちイオン注入が行われた領域が素子分離領域５０となり、イオン注入が行われていない領域が活性層領域４０となる。
【００８８】
この後、基板１０の上すなわちＡｌＧａＮ層１４の上に１００ｎｍの層間絶縁膜２０を形成する。また、活性層領域４０に位置する層間絶縁膜２０に開口部を形成し、Ｔｉ／Ａｌ層を蒸着により形成してパターニングする。そして、６００℃でオーミックアニールを行うことでオーミックメタルであるソース電極３０およびドレイン電極３１を形成する。
【００８９】
また、層間絶縁膜２０の上にＮｉ層を蒸着により形成してパターニングすることでゲート電極３２を形成する。
【００９０】
次に、素子分離領域５０の層間絶縁膜２０の上にゲート−ドレイン間のダイオード６０およびゲート−ソース間のダイオード６１を形成する。すなわち、層間絶縁膜２０の上にポリシリコン層を形成し、このポリシリコン層にイオン注入を行うことでポリシリコンのＮ型層６２とＰ型層６３とを交互に繰り返し配置する。ダイオード６０の段数は耐圧に応じて適宜設定される。
【００９１】
Ｎ型層６２を形成する際には、Ａｓ（ヒ素）を１１０ｋｅＶ、８×１０１５／ｃｍ２の条件でイオン注入する。また、Ｐ型層６３を形成する際には、Ｂ（ホウ素）を５０ｋｅＶ、２×１０１５／ｃｍ２の条件でイオン注入する。そして、ポリシリコンをＮ２雰囲気中、９００℃、５分の条件で活性化アニールすることにより、Ｎ型層６２およびＰ型層６３を形成する。
【００９２】
続いて、ソース引き出し配線３３、ドレイン引き出し配線３４、ゲート引き出し配線３５、第１引き出し配線３６、第２引き出し配線３７、および第３引き出し配線３８の各配線を形成する。各配線としてＴｉ／Ａｌ層を形成し、図１に示されるようにパターニングする。
【００９３】
このように各ダイオード６０、６１に接続される第１〜第３引き出し配線３６〜３８はオーミックメタルではないので、各ダイオード６０、６１を構成するポリシリコンの上に第１〜第３引き出し配線３６〜３８を形成したとしても、ポリシリコンがシリサイド化することはない。以上により、保護素子であるダイオード６０、６１が内蔵されたＧａＮ−ＨＥＭＴが完成する。
【００９４】
次に、各ダイオード６０、６１の動作について説明する。ゲート−ドレイン間のダイオード６０は、ドレイン電極３１の電圧をゲート電極３２に伝達する。これにより、ＧａＮ−ＨＥＭＴが動作するため、チャネル層を介してエネルギーが流れ、ＧａＮ−ＨＥＭＴを保護することができる。すなわち、保護素子であるダイオード６０に電流が流れるのではなく、ＧａＮ−ＨＥＭＴに電流が流れる。このように、保護素子としてのダイオード６０は、電圧伝達手段としての役割を果たせば良いので、ダイオード６０のサイズが小さく済むという利点がある。
【００９５】
一方、ゲート−ソース間のダイオード６１は、ゲート−ドレイン間のダイオード６０に電流が流れたときにゲート電極３２に接続されたドライバ回路に影響が及ばないように、ダイオード６０に流れたソースに流す役割を果たすものである。
【００９６】
以上説明したように、本実施形態では、基板１０に設けた素子分離領域５０にＧａＮ−ＨＥＭＴの保護素子としてダイオード６０、６１を備えたことが特徴となっている。このように、ダイオード６０、６１は基板１０のうちＨＥＭＴが動作する領域とは異なる素子分離領域５０に配置されているので、１つの基板１０にＧａＮ−ＨＥＭＴと保護素子との両方を備えた構造を得ることができる。このようにして、窒化ガリウム系の高電子移動度トランジスタにダイオード６０を内蔵した構造を得ることができる。
【００９７】
また、ダイオード６０、６１は素子分離領域５０に設けられた層間絶縁膜２０の上に配置されているので、活性化アニール時にダイオード６０、６１を構成する材料であるシリコンが基板１０に拡散してしまうことを防止することができる。このため、ダイオード６０、６１を構成する材料すなわちシリコンが基板１０のドーパントになってしまうことはない。
【００９８】
なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、Ｎ型層６２が特許請求の範囲の「第１導電型層」に対応し、Ｐ型層６３が特許請求の範囲の「第２導電型層」に対応する。
【００９９】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。上記第１実施形態では、基板１０に対するイオン注入によって活性層領域４０とは電気的に分離された素子分離領域５０を構成していた。本実施形態では、イオン注入ではなく、メサエッチングによって素子分離領域５０を構成していることが特徴となっている。
【０１００】
図４は本実施形態に係る半導体装置の断面図であり、図１のＡ−Ａ’断面に相当する図である。この図に示されるように、素子分離領域５０は、当該素子分離領域５０におけるＧａＮ層１３の一部とＡｌＧａＮ層１４とがメサエッチングされている。すなわち、基板１０のうち活性層領域４０の部分が残されるように活性層領域４０の周囲がエッチングによって除去された構造である。したがって、活性層領域４０は素子分離領域５０に対して台形状に突出している。このようにして、素子分離領域５０は活性層領域４０とは電気的に分離されている。
【０１０１】
本実施形態に係る素子分離領域５０は、基板１０を用意した後、基板１０のうち素子分離領域５０となる領域に位置するＧａＮ層１３の一部とＡｌＧａＮ層１４とをマスクを用いたドライエッチングによってメサエッチングする。これにより、活性層領域４０とは電気的に分離された素子分離領域５０を形成することができる。なお、この後に層間絶縁膜２０を形成する工程等は第１実施形態と同じである。
【０１０２】
（第３実施形態）
本実施形態では、第１、第２実施形態と異なる部分について説明する。本実施形態では、支持基板１１上の積層構造のうち活性層領域４０以外の部分を全て除去することにより、素子分離領域５０を設けていることが特徴となっている。
【０１０３】
図５は本実施形態に係る半導体装置の断面図であり、図１のＡ−Ａ’断面に相当する図である。この図に示されるように、素子分離領域５０では、当該素子分離領域５０に位置するバッファ層１２とＧａＮ層１３とＡｌＧａＮ層１４との全てが除去されている。これにより、素子分離領域５０は活性層領域４０とは電気的に分離されている。
【０１０４】
そして、素子分離領域５０には支持基板１１の表面にＬＯＣＯＳ膜２１が形成されている。ＬＯＣＯＳ膜２１の厚みは例えば１０μｍである。このＬＯＣＯＳ膜２１の上に保護素子である各ダイオード６０、６１が形成されている。
【０１０５】
したがって、本実施形態に係る素子分離領域５０は、基板１０を用意した後、基板１０のうち素子分離領域５０となる領域に位置するバッファ層１２、ＧａＮ層１３、およびＡｌＧａＮ層１４を全て除去する。これは、第２実施形態で提案したメサエッチングの一例であると言える。これにより、活性層領域４０とは電気的に分離された素子分離領域５０を形成することができる。
【０１０６】
この後、活性層領域４０に層間絶縁膜２０を形成し、素子分離領域５０の支持基板１１の表面にＬＯＣＯＳ膜２１を形成する。これら層間絶縁膜２０およびＬＯＣＯＳ膜２１を形成する工程は絶縁膜を形成する工程である。この後の工程すなわちソース電極３０等を形成する工程等は第１実施形態と同じである。
【０１０７】
なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、ＬＯＣＯＳ膜２１が特許請求の範囲の「層間絶縁膜」に対応する。
【０１０８】
（第４実施形態）
本実施形態では、第１〜第３実施形態と異なる部分について説明する。上記各実施形態では、保護素子であるダイオード６０、６１としてポリシリコンダイオードを採用していたが、本実施形態ではショットキーレベルシフトダイオードを採用したことが特徴となっている。すなわち、電圧の伝達手段をＰＮ接合の逆方向特性を持つポリシリコンダイオードからショットキーダイオードの順方向特性を持つショットキーレベルシフトダイオードに変更した構成を提案する。
【０１０９】
図６は、本実施形態に係る半導体装置の平面図である。また、図７は図１のＣ−Ｃ’断面図であり、図８は図１のＤ−Ｄ’断面図である。図６〜図８を参照して本実施形態に係る半導体装置の構成について説明する。
【０１１０】
図６に示されるように、本実施形態では、ゲート−ドレイン間のダイオード７０のアノードが第１引き出し配線３６に接続されていると共にカソードが第２引き出し配線３７に接続されている。また、ゲート−ソース間のダイオード７１のアノードが第３引き出し配線３８に接続されていると共にカソードが第１引き出し配線３６に接続されている。
【０１１１】
なお、ソース電極３０、ドレイン電極３１、ゲート電極、各引き出し配線のレイアウトは第１実施形態で説明したものと同じである。
【０１１２】
図７に示されるように、本実施形態では第１実施形態と同様に、基板１０にイオン注入された素子分離領域５０が活性層領域４０とは電気的に分離されている。そして、この素子分離領域５０に上記の各ダイオード７０、７１が配置されている。
【０１１３】
また、ショットキーダイオードは２ＤＥＧである２次元電子ガス層１５を使う。このため、図７に示されるように、素子分離領域５０の全体にイオン注入が施されているのではなく、素子分離領域５０において基板１０に対するダイオード７０、７１の投影部分を除いた領域にイオン注入が行われている。また、第１実施形態と同様にＧａＮ層１３の２次元電子ガス層１５よりも深くイオン注入されている。したがって、素子分離領域５０のうちイオン注入が行われたＧａＮ層１３およびＡｌＧａＮ層１４に素子分離層５１が形成されている。
【０１１４】
そして、図８に示されるように、各ダイオード７０、７１は、ショットキー電極７２（図８の「Ｓ」）とオーミック電極７３（図８の「Ｏ」）とにより構成されたショットキーレベルシフトダイオードとして構成されている。これらショットキー電極７２およびオーミック電極７３は基板１０の表面すなわちＡｌＧａＮ層１４の表面に直接形成されている。各ダイオード７０、７１の耐圧を確保するため、ショットキー電極７２とオーミック電極７３とは交互に繰り返し配置されている。
【０１１５】
第１実施形態で説明したように、６００Ｖ耐圧のＧａＮ−ＨＥＭＴの場合、ショットキーダイオードが５００Ｖの電圧でオンされると仮定する。そして、ショットキーゲートの順方向電圧（Ｖｆ）の積層で電圧を伝達する。Ｖｆ＝２Ｖ程度であるため、５００Ｖを伝達するためには２５０段のショットキーレベルシフトダイオードが必要となる。
【０１１６】
上記構成の半導体装置は、第１実施形態と同じ方法で製造することができる。異なる点は、素子分離領域５０のうち各ダイオード７０、７１が配置される領域を除いてイオン注入を行うことと、素子分離領域５０のうち各ダイオード７０、７１を配置する位置の層間絶縁膜２０を除去することである。
【０１１７】
以上のように、保護素子としてショットキーレベルシフトダイオードを採用することもできる。
【０１１８】
（第５実施形態）
本実施形態では、第４実施形態と異なる部分について説明する。本実施形態では、ダイオード７０、７１としてショットキーレベルシフトダイオードを採用した構成において、素子分離領域５０にメサエッチングを施したことが特徴となっている。
【０１１９】
図９は、本実施形態に係る半導体装置の断面図であり、図１のＣ−Ｃ’断面に相当する図である。この図に示されるように、素子分離領域５０では、当該素子分離領域５０におけるＧａＮ層１３の一部とＡｌＧａＮ層１４とがメサエッチングされている。
【０１２０】
ここで、図９に示されるように、基板１０において素子分離領域５０に位置するＧａＮ層１３およびＡｌＧａＮ層１４の全体にメサエッチングが施されているのではなく、素子分離領域５０において基板１０に対するダイオード７０、７１の投影部分を除いた領域がメサエッチングされている。これは、上述のように、ショットキーダイオードが２ＤＥＧである２次元電子ガス層１５を使うからである。
【０１２１】
このように、ダイオード７０、７１としてショットキーレベルシフトダイオードを採用した構成においても、素子分離領域５０にメサエッチングを施すことで、素子分離領域５０を活性層領域４０から電気的に分離することができる。
【０１２２】
（他の実施形態）
上記各実施形態で示された構成は一例であり、上記で示した構成に限定されることなく、本発明を実現できる他の構成とすることもできる。例えば、上記各実施形態ではソース引き出し配線３３や第１引き出し配線３６等の引き出し配線の材料としてＴｉ／Ａｌ層を採用していたが、これは一例であり、他の導電物質を採用しても良い。また、上記各実施形態では、ＧａＮ−ＨＥＭＴ構造のチャネル層としてバリア層よりＡｌ比率の低い窒化アルミニウムガリウム層を用いても良いし、バリア層として窒化アルミニウムインジウム層を用いても良い。さらに、基板１０を構成する支持基板１１として単結晶Ｓｉ基板が用いられていたが、サファイア基板やＳｉＣ基板等の他の基板が用いられても良い。
【符号の説明】
【０１２３】
１０ 基板
１３ 窒化ガリウム層
１４ 窒化アルミニウムガリウム層
２０ 層間絶縁膜
２１ ＬＯＣＯＳ膜
３０ ソース電極
３１ ドレイン電極
３２ ゲート電極
３４ ドレイン引き出し配線
３５ ゲート引き出し配線
３６ 第１引き出し配線
３７ 第２引き出し配線
４０ 活性層領域
５０ 素子分離領域
６０、７０ ゲート−ドレイン間のダイオード
６１、７１ ゲート−ソース間のダイオード
【技術分野】
【０００１】
本発明は、窒化ガリウム（ＧａＮ）系の高電子移動度トランジスタ（High Electron Mobility Transistor：HEMT）構造を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）に代表される窒化物半導体は、バンドギャップがＧａＮで３．４ｅＶ、ＡｌＮで６．２ｅＶと非常に広いバンドギャップを持つ半導体である。さらにＧａＮは絶縁破壊電界および電子の飽和ドリフト速度がＧａＡｓやＳｉ等の他の半導体に比べて、２倍から３倍大きいという特徴を有している。
【０００３】
また、窒化物半導体は、アルミニウム（Ａｌ）、インジウム（Ｉｎ）を用いることで種種の多元混晶半導体を形成し、異なるバンドギャップをもつ半導体を積層することでヘテロ構造を設計することができる。
【０００４】
例えば、Ｃ軸方向においてＡｌ組成比２５％の窒化アルミニウムガリウムと窒化ガリウムのヘテロ界面には、自然分極と格子不整合の歪みで生じるピエゾ分極から１．０×１０１３ｃｍ−２以上の非常に大きなシートキャリア濃度が得られることが知られている。この高濃度の２次元電子ガス（two dimensional electron gas：2DEG）を利用したＡｌＧａＮ／ＧａＮのＨＥＭＴにおいては、Ｓｉ系デバイスの１０倍、同じ化合物半導体のＡｌＧａＡｓ／ＧａＡｓ系の２ＤＥＧと比べても約４倍と非常に大きく高い駆動能力が示される。
【０００５】
さらに窒化物半導体は、その素材のもつ能力の高さから、オン抵抗、耐圧の素子リミットとして、２００Ｖ耐圧をもつデバイスにおいて、Ｓｉを用いたＭＯＳＦＥＴ（金属―酸化膜―半導体電界効果トランジスタ）の１／１０、ＩＧＢＴ（絶縁ゲート倍ポートトランジスタ）の１／３以下の低オン抵抗化が実現されている（例えば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】W. Saito et al., “High Breakdown Voltage AlGaN-GaN Power-HEMT Design and High Current Density Switching Behavior”, IEEE Transactions on Electron Devices, Vol. 50, No. 12, pp.2528-2531, 2003
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＧａＮ−ＨＥＭＴを誘導負荷のある電源や誘導負荷モータを有するインバータ等に応用する場合には以下のような問題がある。
【０００８】
ＨＥＭＴに誘導性負荷が接続された場合、ターンオフした際に誘導性負荷に蓄積したエネルギーを回路内で消費する必要がある。ここで、エネルギーは自己インダクタンスをＬとし電流をＩとするとＥ＝（１／２）×ＬＩ２で表される。Ｓｉを用いたＭＯＳＦＥＴは、デバイス構造にドレイン−ソース間に逆並列に接続された寄生ダイオードを有している。寄生ダイオードのカソードはドレインに接続され、アノードはソースに接続されている。ＭＯＳＦＥＴをオフしたときは、寄生ダイオードのアバランシェ領域を利用して、誘導性負荷からのエネルギーを消費することができるため、比較的大きなアバランシェエネルギー耐量を有する。
【０００９】
アバランシェエネルギー耐量とは、デバイスの破壊耐性の指標であり、誘導性負荷に蓄積されたエネルギーをデバイスで消費した場合、デバイスが破壊に至らすに消費できる最大エネルギーと定義される。
【００１０】
一方、ＧａＮ−ＨＥＭＴやＧａＡｓ−ＨＥＭＴ等の化合物半導体の電界効果トランジスタデバイスは、通常、Ｐ型領域を持たないため、寄生ダイオード構造を持たず、誘導性負荷からのエネルギーを素子内部で消費できず、ゲート・ドレイン間耐圧（ＢＶｇｄ）、またソースドレインオフ間耐圧（ＢＶｄｓｏｆｆ）を上回り素子破壊に至る。したがって、インバータ等、自己インダクタンスＬを持つ誘導性負荷のシステムでは、保護素子とともに用いられるのが通例である。
【００１１】
図１０は、保護素子接続の一例を示した図である。図１０（ａ）はダイオードがソース−ドレイン間に接続された例であり、図１０（ｂ）はダイオードがゲート−ドレイン間、およびゲート−ソース間に接続された例である。
【００１２】
図１０（ａ）に示された接続形態は例えば特開２００９−１６４１５８号公報に記載されたものであるが、ダイオードにＭＯＳＦＥＴの定格電流と同様の電流容量が要求されるため、保護素子の占有面積が大きくなるという欠点がある。
【００１３】
また、図１０（ｂ）に示された接続形態はＧａＮ−ＨＥＭＴでは未だ提案されていないものの、ＩＧＢＴ素子の保護回路と同等の接続形態である。これは、ゲート−ドレイン間電圧が上昇すると、ゲート−ドレイン間のツェナーダイオードが働き、同時にゲート−ソース間のダイオードも働く。このためゲート電圧が持ち上がり、チャネルが開いてアバランシェエネルギーが放出される仕組みの接続である。
【００１４】
ＩＧＢＴ素子に接続された誘導負荷のエネルギーでドレイン電圧が増大したとき、ゲート電圧にそのドレイン電圧を変調して伝達することでチャネルが開き、アバランシェエネルギーを放出する仕組みのため、大きな保護素子を必要としない利点を持つ。
【００１５】
そこで、ＧａＮ−ＨＥＭＴについてもＩＧＢＴ素子と同様に保護素子としてダイオードを設けることが考えられる。ＩＧＢＴ素子の保護素子はＳｉダイオードで構成されるため、これと同様にＧａＮ層の上にダイオードとなる例えばポリシリコンを形成することが自然である。ＧａＮ層は半絶縁性なので、ＧａＮ層の上にポリシリコン層を直接形成できるが、シリコンがＧａＮ層に進入してドーパントになってしまう。これを回避するため、ＧａＮ層の上に絶縁層を介してポリシリコン層を直接形成することになるが、ＧａＮ層、絶縁層、およびポリシリコン層による寄生容量が形成されてしまう。
【００１６】
以上のように、ＧａＮ−ＨＥＭＴにダイオード構造を設けることは困難であり、もちろん今日までＧａＮ−ＨＥＭＴに適した保護ダイオード構造が示されたことはなかった。
【００１７】
本発明は上記点に鑑み、窒化ガリウム（ＧａＮ）系のＨＥＭＴを保護するダイオード構造を備えた半導体装置を提供することを第１の目的とする。また、その製造方法を提供することを第２の目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するため、請求項１に記載の発明では、２次元電子ガスが生成されると共にチャネル層として機能する窒化ガリウム層（１３）と、窒化ガリウム層（１３）の上に積層されていると共に、バリア層として機能する窒化アルミニウムガリウム層（１４）と、を含んだ基板（１０）と、窒化アルミニウムガリウム層（１４）の上に設けられていると共に窒化アルミニウムガリウム層（１４）とオーミック接触したソース電極（３０）と、窒化アルミニウムガリウム層（１４）の上にソース電極（３０）から離間して設けられていると共に窒化アルミニウムガリウム層（１４）とオーミック接触したドレイン電極（３１）と、ソース電極（３０）とドレイン電極（３１）との間の窒化アルミニウムガリウム層（１４）の上に形成された層間絶縁膜（２０、２１）と、層間絶縁膜（２０、２１）の上に形成されたゲート電極（３２）と、を有する高電子移動度トランジスタが構成されている。また。基板（１０）のうち窒化ガリウム層（１３）に２次元電子ガスが生成される領域が活性層領域（４０）として機能するように構成されている。
【００１９】
そして、アノードがゲート電極（３２）に電気的に接続されていると共にカソードがドレイン電極（３１）に電気的に接続されたゲート−ドレイン間のダイオード（６０、７０）を備えていることを特徴とする。
【００２０】
これによると、ゲート−ドレイン間のダイオード（６０、７０）によってゲート電極（３２）にドレイン電極（３１）の電圧を伝えることができるので、窒化ガリウム系の高電子移動度トランジスタのチャネルを通してエネルギーを流すことができる。したがって、ダイオード（６０、７０）によって窒化ガリウム系の高電子移動度トランジスタを保護することができる。
【００２１】
請求項２に記載の発明では、基板（１０）のうち活性層領域（４０）を除いた領域の少なくとも一部が、活性層領域（４０）とは電気的に分離された素子分離領域（５０）とされ、ダイオード（６０、７０）は、素子分離領域（５０）に配置されていることを特徴とする。
【００２２】
このように、基板（１０）のうち高電子移動度トランジスタが動作する領域とは異なる素子分離領域（５０）にダイオード（６０、７０）を配置しているので、１つの基板（１０）に窒化ガリウム系の高電子移動度トランジスタとダイオード（６０、７０）の両方を備えた構造を得ることができる。このようにして、窒化ガリウム系の高電子移動度トランジスタにダイオード（６０、７０）を内蔵した構造を得ることができる。
【００２３】
請求項３に記載の発明のように、請求項２に記載の発明において、素子分離領域（５０）は、当該素子分離領域（５０）における窒化ガリウム層（１３）と窒化アルミニウムガリウム層（１４）とにイオン注入されたことにより活性層領域（４０）とは電気的に分離された構造とすることができる。
【００２４】
また、請求項４に記載の発明のように、請求項２に記載の発明において、素子分離領域（５０）は、当該素子分離領域（５０）における窒化ガリウム層（１３）と窒化アルミニウムガリウム層（１４）とがメサエッチングされたことにより活性層領域（４０）とは電気的に分離された構造とすることができる。
【００２５】
さらに、請求項５に記載の発明では、請求項２に記載の発明において、素子分離領域（５０）は、当該素子分離領域（５０）に位置する窒化ガリウム層（１３）と窒化アルミニウムガリウム層（１４）との全てが除去されたことにより活性層領域（４０）とは電気的に分離された構造とすることができる。
【００２６】
請求項６に記載の発明では、素子分離領域（５０）には、窒化アルミニウムガリウム層（１４）の上に形成された層間絶縁膜（２０、２１）が設けられており、ダイオード（６０、７０）は、層間絶縁膜（２０、２１）の上に配置されていることを特徴とする。
【００２７】
これによると、ダイオード（６０、７０）が基板（１０）の上に直接接触しないので、ダイオード（６０、７０）を構成する材料が基板（１０）に拡散してしまうことを抑制することができる。
【００２８】
請求項７に記載の発明では、ダイオード（６０、７０）は、ポリシリコンにより形成された第１導電型層（６２）と第２導電型層（６３）との電気的接続により構成されていることを特徴とする。
【００２９】
このように、ダイオード（６０、７０）をポリシリコンで形成したとしても、ポリシリコンの不純物活性化時は層間絶縁膜（２０、２１）によって窒化ガリウム層（１３）や窒化アルミニウムガリウム層（１４）へのシリコンの拡散を防止することができる。したがって、ポリシリコンによってダイオード（６０、７０）を構成することができる。
【００３０】
請求項８に記載の発明では、ダイオード（６０、７０）は、ショットキー電極（７２）とオーミック電極（７３）とにより構成されたショットキーレベルシフトダイオードであることを特徴とする。このように、ショットキーダイオードの順方向特性をもつダイオードを保護素子とすることもできる。
【００３１】
請求項９に記載の発明では、ゲート電極（３２）に接続されたゲート引き出し配線（３５）と、ドレイン電極（３１）接続されたドレイン引き出し配線（３４）と、ダイオード（６０、７０）のアノードとゲート引き出し配線（３５）とに接続された第１引き出し配線（３６）と、ダイオード（６０、７０）のカソードとドレイン引き出し配線（３４）とに接続された第２引き出し配線（３７）と、を備えていることを特徴とする。
【００３２】
このように、オーミックメタルであるソース電極（３０）やドレイン電極（３１）の一部を配線としてゲート−ドレイン間のダイオード（６０、７０）にそのまま引き回さずに、引き出し配線を用いているので、ゲート−ドレイン間のダイオード（６０、７０）を構成する材料とソース電極（３０）やドレイン電極（３１）を構成する材料とがシリサイド化してしまうことを防止することができる。
【００３３】
そして、請求項１０に記載の発明のように、アノードがソース電極（３０）に電気的に接続されていると共にカソードがゲート電極（３２）に電気的に接続されたゲート−ソース間のダイオード（６１、７１）を備えることもできる。
【００３４】
また、請求項１１に記載の発明のように、請求項１０に記載の発明において、ゲート−ソース間のダイオード（６１、７１）は、基板（１０）のうち活性層領域（４０）を除いた領域の少なくとも一部が、活性層領域（４０）とは電気的に分離された素子分離領域（５０）に配置されている構成とすることもできる。
【００３５】
請求項１２に記載の発明では、請求項１０または１１に記載の発明において、ゲート電極（３２）に接続されたゲート引き出し配線（３５）と、ソース電極（３０）に接続されたソース引き出し配線（３３）と、ゲート−ソース間のダイオード（６１、７１）のカソードとゲート引き出し配線（３５）とに接続された第１引き出し配線（３６）と、ゲート−ソース間のダイオード（６１、７１）のアノードとソース引き出し配線（３３）とに接続された第３引き出し配線（３８）と、を備えていることを特徴とする。
【００３６】
このように、オーミックメタルであるソース電極（３０）やドレイン電極（３１）の一部を配線としてゲート−ソース間のダイオード（６１、７１）にそのまま引き回さずに、引き出し配線を用いているので、ゲート−ソース間のダイオード（６１、７１）を構成する材料とソース電極（３０）やドレイン電極（３１）を構成する材料とがシリサイド化してしまうことを防止することができる。
【００３７】
上記では、半導体装置の構成について述べたが、上記構成を備えた半導体装置を製造する方法について以下に述べる。
【００３８】
請求項１３に記載の発明では、基板（１０）を用意する工程と、基板（１０）のうち活性層領域（４０）となる領域を除いた少なくとも一部の領域に、活性層領域（４０）とは電気的に分離される素子分離領域（５０）を形成する工程と、基板（１０）のうち活性層領域（４０）となる領域に高電子移動度トランジスタを形成する工程と、素子分離領域（５０）に、アノードがゲート電極（３２）に接続されていると共にカソードがドレイン電極（３１）に接続されたゲート−ドレイン間のダイオード（６０、７０）を形成する工程と、を含んでいることを特徴とする。
【００３９】
これにより、窒化ガリウム系の高電子移動度トランジスタにダイオード（６０、７０）を内蔵した半導体装置を得ることができる。
【００４０】
そして、請求項１４に記載の発明のように、請求項１３に記載の発明において、素子分離領域（５０）を形成する工程では、基板（１０）のうち素子分離領域（５０）となる領域に位置する窒化ガリウム層（１３）と窒化アルミニウムガリウム層（１４）とにイオン注入することにより、活性層領域（４０）とは電気的に分離された素子分離領域（５０）を形成することができる。
【００４１】
また、請求項１５に記載の発明では、請求項１３に記載の発明において、素子分離領域（５０）を形成する工程では、基板（１０）のうち素子分離領域（５０）となる領域に位置する窒化ガリウム層（１３）と窒化アルミニウムガリウム層（１４）とをメサエッチングすることにより、活性層領域（４０）とは電気的に分離された素子分離領域（５０）を形成することができる。
【００４２】
さらに、請求項１６に記載の発明では、請求項１３に記載の発明において、素子分離領域（５０）を形成する工程では、基板（１０）のうち素子分離領域（５０）となる領域に位置する窒化ガリウム層（１３）と窒化アルミニウムガリウム層（１４）との全てを除去することにより、活性層領域（４０）とは電気的に分離された素子分離領域（５０）を形成することもできる。
【００４３】
請求項１７に記載の発明では、素子分離領域（５０）を形成する工程では、窒化アルミニウムガリウム層（１４）の上に層間絶縁膜（２０、２１）を形成する工程が含まれている。また、ゲート−ドレイン間のダイオード（６０、７０）を形成する工程では、層間絶縁膜（２０、２１）の上にゲート−ドレイン間のダイオード（６０、７０）を形成することを特徴とする。
【００４４】
これによると、ダイオード（６０、７０）を基板（１０）の上に直接接触させないように形成できるので、ダイオード（６０、７０）を構成する材料が基板（１０）に拡散することを抑制することができる。
【００４５】
そして、請求項１８に記載の発明のように、請求項１７に記載の発明において、ゲート−ドレイン間のダイオード（６０、７０）を形成する工程では、ポリシリコンの第１導電型層（６２）と第２導電型層（６３）とにより構成されたポリシリコンダイオードを形成することができる。
【００４６】
一方、請求項１９に記載の発明のように、ゲート−ドレイン間のダイオード（６０、７０）を形成する工程では、ショットキー電極（７２）とオーミック電極（７３）とにより構成されたショットキーレベルシフトダイオードを形成することもできる。
【００４７】
請求項２０に記載の発明では、ゲート−ドレイン間のダイオード（６０、７０）を形成する工程の後、ゲート電極（３２）に接続されるゲート引き出し配線（３５）と、ドレイン電極（３１）接続されるドレイン引き出し配線（３４）と、ゲート−ドレイン間のダイオード（６０、７０）のアノードとゲート引き出し配線（３５）とを接続する第１引き出し配線（３６）と、ゲート−ドレイン間のダイオード（６０、７０）のカソードとドレイン引き出し配線（３４）とを接続する第２引き出し配線（３７）と、を形成する工程を含んでいることを特徴とする。
【００４８】
これにより、ゲート−ドレイン間のダイオード（６０、７０）を構成する材料とソース電極（３０）やドレイン電極（３１）を構成する材料とがシリサイド化させずに引き出し配線を形成することができる。
【００４９】
また、請求項２１に記載の発明では、ゲート−ドレイン間のダイオード（６０、７０）を形成する工程では、素子分離領域（５０）に、アノードがソース電極（３０）に接続されていると共にカソードがゲート電極（３２）に接続されたゲート−ソース間のダイオード（６１、７１）を形成することができる。
【００５０】
そして、請求項２２に記載の発明では、請求項２１に記載の発明において、ゲート−ソース間のダイオード（６１、７１）を形成する工程の後、ゲート電極（３２）に接続されるゲート引き出し配線（３５）と、ソース電極（３０）に接続されるソース引き出し配線（３３）と、ゲート−ソース間のダイオード（６１、７１）のカソードとゲート引き出し配線（３５）とを接続する第１引き出し配線（３６）と、ゲート−ソース間のダイオード（６１、７１）のアノードとソース引き出し配線（３３）とを接続する第３引き出し配線（３８）と、を形成する工程を含んでいることを特徴とする。
【００５１】
これにより、ゲート−ソース間のダイオード（６１、７１）を構成する材料とソース電極（３０）やドレイン電極（３１）を構成する材料とがシリサイド化させずに引き出し配線を形成することができる。
【００５２】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１実施形態に係る半導体装置の平面図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】図１のＢ−Ｂ’断面図である。
【図４】本発明の第２実施形態に係る半導体装置の断面図である。
【図５】本発明の第３実施形態に係る半導体装置の断面図である。
【図６】本発明の第４実施形態に係る半導体装置の平面図である。
【図７】図１のＣ−Ｃ’断面図である。
【図８】図１のＤ−Ｄ’断面図である。
【図９】本発明の第５実施形態に係る半導体装置の断面図である。
【図１０】課題を説明するための図である。
【発明を実施するための形態】
【００５４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態で示されるＮ型は本発明の第１導電型に対応し、Ｐ型は本発明の第２導電型に対応している。
【００５５】
（第１実施形態）
図１は、本実施形態に係る半導体装置の平面図である。また、図２は図１のＡ−Ａ’断面図であり、図３は図１のＢ−Ｂ’断面図である。図１〜図３を参照して本実施形態に係る半導体装置の構成について説明する。
【００５６】
まず、本実施形態に係る半導体装置は窒化ガリウム系の高電子移動度トランジスタ（以下、ＧａＮ−ＨＥＭＴという）を備えている。
【００５７】
図２に示されるように、ＧａＮ−ＨＥＭＴは、支持基板１１、バッファ層１２、窒化ガリウム層１３（以下、ＧａＮ層１３という）、および窒化アルミニウムガリウム層１４（以下、ＡｌＧａＮ層１４という）が順に積層された基板１０に形成されている。
【００５８】
支持基板１１は、例えば単結晶Ｓｉ基板である。バッファ層１２は、支持基板１１の格子定数とＧａＮ層１３の格子定数を合わせるための化合物層である。バッファ層１２の厚みは例えば１μｍ〜２μｍである。
【００５９】
ＧａＮ層１３は、２次元電子ガスを生成するチャネル層であり、バッファ層１２の上に積層されている。ＧａＮ層１３に２次元電子ガスが発生すると、２次元電子ガス層１５が形成される。ＧａＮ層１３の厚みは例えば１μｍである。
【００６０】
ＡｌＧａＮ層１４は、チャネル層の電子の障壁となるバリア層であり、ＧａＮ層１３の上に積層されている。ＡｌＧａＮ層１４の厚みは例えば２０ｎｍである。
【００６１】
そして、上記のような積層構造の基板１０の表面、すなわちＡｌＧａＮ層１４の表面に１００ｎｍ程度の層間絶縁膜２０が形成されている。
【００６２】
層間絶縁膜２０のうちの一部が開口し、この開口部にソース電極３０とソース電極３０から離間したドレイン電極３１とが形成されている。これらソース電極３０およびドレイン電極３１は、層間絶縁膜２０が基板１０の表面の面方向と平行な一方向に沿って開口しており、その開口部に延設されている。したがって、ソース電極３０およびドレイン電極３１はＡｌＧａＮ層１４の上に設けられている。
【００６３】
なお、ソース電極３０とドレイン電極３１とは離間しているので、これらソース電極３０とドレイン電極３１との間のＡｌＧａＮ層１４の上には当然層間絶縁膜２０が設けられている。
【００６４】
ソース電極３０およびドレイン電極３１は、ＡｌＧａＮ層１４とオーミック接触したオーミックメタルである。オーミックメタルとして、例えばＴｉ／Ａｌ層が形成されている。
【００６５】
また、ソース電極３０とドレイン電極３１との間の層間絶縁膜２０の上に上述の一方向に沿ってゲート電極３２が形成されている。ゲート電極３２は、例えばＮｉで形成されたショットキー電極である。
【００６６】
したがって、図２に示されるように、２つのドレイン電極３１の間に１つのソース電極３０が配置されている。そして、一方のドレイン電極３１とソース電極３０との間に一方のゲート電極３２が配置されている。また、他方のドレイン電極３１とソース電極３０との間に他方のゲート電極３２が配置されている。
【００６７】
上記の構成において、基板１０のうちＧａＮ層１３に２次元電子ガスが発生する２次元電子ガス層１５の領域が活性層領域４０として機能する。すなわち、活性層領域４０はＧａＮ−ＨＥＭＴが動作するアクティブ領域である。この活性層領域４０は、図１に示されるように、四角形状に区画されている。
【００６８】
一方、基板１０のうち活性層領域４０を除いた領域の少なくとも一部が、活性層領域４０とは電気的に分離された素子分離領域５０となっている。本実施形態では、活性層領域４０を除いた他の領域は全て素子分離領域５０となっている。
【００６９】
そして、素子分離領域５０は、当該素子分離領域５０におけるＧａＮ層１３とＡｌＧａＮ層１４とにＡｒイオンやＮイオンがイオン注入されたことにより、ＧａＮ層１３およびＡｌＧａＮ層１４に素子分離層５１が形成されている。これにより、素子分離領域５０は活性層領域４０とは電気的に分離されている。図２に示されるように、基板１０におけるイオン注入の深さはＧａＮ層１３に達する深さである。具体的には、ＧａＮ層１３の２次元電子ガス層１５よりも深くイオン注入されている。このように、素子分離領域５０はイオン注入によってＧａＮ−ＨＥＭＴが動作しないようにされた領域である。
【００７０】
図２に示されるように、ソース電極３０の上にはソース引き出し配線３３が設けられている。このソース引き出し配線３３は、図１に示されるように、ソース電極３０の延設方向の一方の方向に引き出され、層間絶縁膜２０上においてソース電極３０の延設方向に垂直な方向の一方の方向に引き回されていると共に端部がパッド状にレイアウトされている。
【００７１】
また、図２に示されるように、ドレイン電極３１の上にはドレイン引き出し配線３４が設けられている。図１に示されるように、ドレイン引き出し配線３４は、ソース電極３０の延設方向の他方の方向に引き出され、層間絶縁膜２０上においてソース電極３０の延設方向に垂直な方向の一方の方向に引き回されていると共に端部がパッド状にレイアウトされている。
【００７２】
図１に示されるように、ゲート電極３２はゲート引き出し配線３５に接続されている。このゲート引き出し配線３５は、ソース電極３０の延設方向の他方の方向に引き出され、層間絶縁膜２０上においてソース電極３０の延設方向に垂直な方向の一方の方向に引き回されていると共に端部がパッド状にレイアウトされている。ゲートパッドはドレインパッドとソースパッドとの間に配置されている。すなわち、ゲート電極３２はソース引き出し配線３３およびドレイン引き出し配線３４と同じ工程で形成された電極であり、その一部が配線として機能する。なお、各パッドはワイヤ等を介して図示しない外部回路と電気的に接続される。
【００７３】
そして、基板１０上には、アノードがゲート電極３２に電気的に接続されていると共にカソードがドレイン電極３１に電気的に接続されたゲート−ドレイン間のダイオード６０が設けられている。また、基板１０上には、アノードがソース電極３０に電気的に接続されていると共にカソードがゲート電極３２に電気的に接続されたゲート−ソース間のダイオード６１が設けられている。
【００７４】
これらのダイオード６０、６１は、基板１０のうち活性層領域４０とは電気的に分離された素子分離領域５０に配置されている。具体的には、各ダイオード６０、６１は、ソース電極３０の延設方向に垂直な方向の他方の方向に位置する層間絶縁膜２０上にそれぞれ配置されている。
【００７５】
図１に示されるように、各ダイオード６０、６１は、ポリシリコンにより形成されたＮ型層６２とＰ型層６３とが交互に配置された電気的接続により構成されている。これらＮ型層６２およびＰ型層６３は、ソース電極３０の延設方向に沿って交互に繰り返し配置されている。
【００７６】
そして、ゲート−ドレイン間のダイオード６０のアノードはゲート引き出し配線３５から引き出された第１引き出し配線３６を介してゲート電極３２に電気的に接続されている。また、ゲート−ドレイン間のダイオード６０のカソードはドレイン引き出し配線３４から引き出された第２引き出し配線３７を介してドレイン電極３１に電気的に接続されている。
【００７７】
また、図２に示されるように、第１引き出し配線３６および第２引き出し配線３７の端部は、ダイオード６０を構成するポリシリコンの上に配置されている。このように、ダイオード６０の引き出し配線として、ソース電極３０やドレイン電極３１と同じＴｉ／Ａｌ電極ではなく、その上層の引き出し配線すなわちゲート電極３２と同じ配線を採用しているのは、次の理由による。
【００７８】
ＧａＮ−ＨＥＭＴのオーミック材料は、上述のようにＴｉ／Ａｌ電極が一般的である。Ｔｉ／Ａｌの６００℃前後のシンタアニールでオーミックメタルが形成される。一方、ポリシリコンとＡｌは６００℃前後でシリサイド化してしまう。このため、ＧａＮ−ＨＥＭＴのオーミックメタルでダイオード６０用の電極を引き出すことは熱履歴的に障害である。このように、ダイオード６０を構成するポリシリコンにＴｉ／Ａｌ電極を接触させることができないので、ポリシリコンの引出電極はソース電極３０やドレイン電極３１の上層のソース引き出し配線３３やドレイン引き出し配線３４と同じ配線層となっている。
【００７９】
また、ゲート−ソース間のダイオード６１のアノードはソース引き出し配線３３から引き出された第３引き出し配線３８を介してソース電極３０に電気的に接続されている。また、ゲート−ソース間のダイオード６１のカソードはゲート引き出し配線３５から引き出された第１引き出し配線３６を介してゲート電極３２に電気的に接続されている。
【００８０】
このゲート−ソース間のダイオード６１に係る第３引き出し配線３８についても上記と同様の理由により、Ｔｉ／Ａｌ電極ではなく、ソース引き出し配線３３と同じ配線層となっている。
【００８１】
次に、ゲート−ドレイン間のダイオード６０の耐圧について説明する。例えば６００Ｖ耐圧のＧａＮ−ＨＥＭＴの場合、一般にゲート−ドレイン耐圧（ＢＶｇｄ）より若干低い電圧でポリシリコンダイオードがオンするように設計される。ここでは、５００Ｖの電圧でオンされると仮定する。ポリシリコンのツェナー電圧（逆方向電圧）は一段あたり５Ｖ〜６Ｖであるから、５００Ｖの電圧には８３段〜１００段のダイオード６０が必要になる。
【００８２】
ゲート−ドレイン間で動作するダイオード６０にはこのような高電圧が印加されるため、ダイオード動作時のリーク、または絶縁破壊を抑制する必要がある。ＧａＮ−ＨＥＭＴチャネルのアクティブ層上でポリシリコンのダイオード６０が形成された場合は、チャネルや電極との絶縁破壊に必要な絶縁膜厚（層間絶縁膜２０の膜厚）がＳｉＯ２やＳｉＮで１０μｍという非常に大きな厚みに達する。通常、ＧａＮ−ＨＥＭＴ上の絶縁膜（層間絶縁膜２０）は１μｍ以下であり、プロセスの整合性が非常に悪い。
【００８３】
素子分離領域５０上にポリシリコンのダイオード６０を作製した場合は、下層のアイソレーション層が絶縁破壊抑制層になるため、絶縁破壊に必要な膜厚はほぼ０となる。この理由は、ＧａＮ−ＨＥＭＴ素子が、低抵抗（１１１）Ｓｉ基板上のＧａＮエピ層で作製され、Ｓｉ基板電極をソース電極とするため、ソース−ドレイン間耐圧は、ＧａＮ層厚に依存している。もともとのＧａＮ−ＨＥＭＴ素子で６００Ｖ動作させるために必要な耐圧は、ＧａＮエピ膜が有しているためである。したがって、上述のように、ポリシリコンのダイオード６０をＧａＮ−ＨＥＭＴの素子分離領域５０に作製する構造が必要となる。
【００８４】
そして、ポリシリコンの製造方法にも因るが、ポリシリコンの不純物活性化等で必要なアニール温度（９００℃）でＧａＮ層１３にＳｉが拡散し、リーク電流因子になる場合には、その拡散防止膜としてポリシリコン／ＧａＮ間の層間絶縁膜２０は必要である。その厚さは、上述のように１００ｎｍ程度で良い。
【００８５】
以上が、本実施形態に係る半導体装置の全体構成である。上記のＧａＮ−ＨＥＭＴは、例えばノーマリーオフ型で動作する。なお、図１０（ｂ）が半導体装置の等価回路となる。
【００８６】
次に、上記の構造の半導体装置を製造する方法について説明する。まず、ＧａＮ層１３上にＡｌＧａＮ層１４が形成された基板１０を用意する。
【００８７】
続いて、この基板１０に素子分離領域５０を形成する。本実施形態ではマスクを用いて基板１０にＡｒイオンやＮイオンをイオン注入する。ここで、イオン注入のピークの深さは、２ＤＥＧである２次元電子ガス層１５に達する深さである。これにより、基板１０のうちイオン注入が行われた領域が素子分離領域５０となり、イオン注入が行われていない領域が活性層領域４０となる。
【００８８】
この後、基板１０の上すなわちＡｌＧａＮ層１４の上に１００ｎｍの層間絶縁膜２０を形成する。また、活性層領域４０に位置する層間絶縁膜２０に開口部を形成し、Ｔｉ／Ａｌ層を蒸着により形成してパターニングする。そして、６００℃でオーミックアニールを行うことでオーミックメタルであるソース電極３０およびドレイン電極３１を形成する。
【００８９】
また、層間絶縁膜２０の上にＮｉ層を蒸着により形成してパターニングすることでゲート電極３２を形成する。
【００９０】
次に、素子分離領域５０の層間絶縁膜２０の上にゲート−ドレイン間のダイオード６０およびゲート−ソース間のダイオード６１を形成する。すなわち、層間絶縁膜２０の上にポリシリコン層を形成し、このポリシリコン層にイオン注入を行うことでポリシリコンのＮ型層６２とＰ型層６３とを交互に繰り返し配置する。ダイオード６０の段数は耐圧に応じて適宜設定される。
【００９１】
Ｎ型層６２を形成する際には、Ａｓ（ヒ素）を１１０ｋｅＶ、８×１０１５／ｃｍ２の条件でイオン注入する。また、Ｐ型層６３を形成する際には、Ｂ（ホウ素）を５０ｋｅＶ、２×１０１５／ｃｍ２の条件でイオン注入する。そして、ポリシリコンをＮ２雰囲気中、９００℃、５分の条件で活性化アニールすることにより、Ｎ型層６２およびＰ型層６３を形成する。
【００９２】
続いて、ソース引き出し配線３３、ドレイン引き出し配線３４、ゲート引き出し配線３５、第１引き出し配線３６、第２引き出し配線３７、および第３引き出し配線３８の各配線を形成する。各配線としてＴｉ／Ａｌ層を形成し、図１に示されるようにパターニングする。
【００９３】
このように各ダイオード６０、６１に接続される第１〜第３引き出し配線３６〜３８はオーミックメタルではないので、各ダイオード６０、６１を構成するポリシリコンの上に第１〜第３引き出し配線３６〜３８を形成したとしても、ポリシリコンがシリサイド化することはない。以上により、保護素子であるダイオード６０、６１が内蔵されたＧａＮ−ＨＥＭＴが完成する。
【００９４】
次に、各ダイオード６０、６１の動作について説明する。ゲート−ドレイン間のダイオード６０は、ドレイン電極３１の電圧をゲート電極３２に伝達する。これにより、ＧａＮ−ＨＥＭＴが動作するため、チャネル層を介してエネルギーが流れ、ＧａＮ−ＨＥＭＴを保護することができる。すなわち、保護素子であるダイオード６０に電流が流れるのではなく、ＧａＮ−ＨＥＭＴに電流が流れる。このように、保護素子としてのダイオード６０は、電圧伝達手段としての役割を果たせば良いので、ダイオード６０のサイズが小さく済むという利点がある。
【００９５】
一方、ゲート−ソース間のダイオード６１は、ゲート−ドレイン間のダイオード６０に電流が流れたときにゲート電極３２に接続されたドライバ回路に影響が及ばないように、ダイオード６０に流れたソースに流す役割を果たすものである。
【００９６】
以上説明したように、本実施形態では、基板１０に設けた素子分離領域５０にＧａＮ−ＨＥＭＴの保護素子としてダイオード６０、６１を備えたことが特徴となっている。このように、ダイオード６０、６１は基板１０のうちＨＥＭＴが動作する領域とは異なる素子分離領域５０に配置されているので、１つの基板１０にＧａＮ−ＨＥＭＴと保護素子との両方を備えた構造を得ることができる。このようにして、窒化ガリウム系の高電子移動度トランジスタにダイオード６０を内蔵した構造を得ることができる。
【００９７】
また、ダイオード６０、６１は素子分離領域５０に設けられた層間絶縁膜２０の上に配置されているので、活性化アニール時にダイオード６０、６１を構成する材料であるシリコンが基板１０に拡散してしまうことを防止することができる。このため、ダイオード６０、６１を構成する材料すなわちシリコンが基板１０のドーパントになってしまうことはない。
【００９８】
なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、Ｎ型層６２が特許請求の範囲の「第１導電型層」に対応し、Ｐ型層６３が特許請求の範囲の「第２導電型層」に対応する。
【００９９】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。上記第１実施形態では、基板１０に対するイオン注入によって活性層領域４０とは電気的に分離された素子分離領域５０を構成していた。本実施形態では、イオン注入ではなく、メサエッチングによって素子分離領域５０を構成していることが特徴となっている。
【０１００】
図４は本実施形態に係る半導体装置の断面図であり、図１のＡ−Ａ’断面に相当する図である。この図に示されるように、素子分離領域５０は、当該素子分離領域５０におけるＧａＮ層１３の一部とＡｌＧａＮ層１４とがメサエッチングされている。すなわち、基板１０のうち活性層領域４０の部分が残されるように活性層領域４０の周囲がエッチングによって除去された構造である。したがって、活性層領域４０は素子分離領域５０に対して台形状に突出している。このようにして、素子分離領域５０は活性層領域４０とは電気的に分離されている。
【０１０１】
本実施形態に係る素子分離領域５０は、基板１０を用意した後、基板１０のうち素子分離領域５０となる領域に位置するＧａＮ層１３の一部とＡｌＧａＮ層１４とをマスクを用いたドライエッチングによってメサエッチングする。これにより、活性層領域４０とは電気的に分離された素子分離領域５０を形成することができる。なお、この後に層間絶縁膜２０を形成する工程等は第１実施形態と同じである。
【０１０２】
（第３実施形態）
本実施形態では、第１、第２実施形態と異なる部分について説明する。本実施形態では、支持基板１１上の積層構造のうち活性層領域４０以外の部分を全て除去することにより、素子分離領域５０を設けていることが特徴となっている。
【０１０３】
図５は本実施形態に係る半導体装置の断面図であり、図１のＡ−Ａ’断面に相当する図である。この図に示されるように、素子分離領域５０では、当該素子分離領域５０に位置するバッファ層１２とＧａＮ層１３とＡｌＧａＮ層１４との全てが除去されている。これにより、素子分離領域５０は活性層領域４０とは電気的に分離されている。
【０１０４】
そして、素子分離領域５０には支持基板１１の表面にＬＯＣＯＳ膜２１が形成されている。ＬＯＣＯＳ膜２１の厚みは例えば１０μｍである。このＬＯＣＯＳ膜２１の上に保護素子である各ダイオード６０、６１が形成されている。
【０１０５】
したがって、本実施形態に係る素子分離領域５０は、基板１０を用意した後、基板１０のうち素子分離領域５０となる領域に位置するバッファ層１２、ＧａＮ層１３、およびＡｌＧａＮ層１４を全て除去する。これは、第２実施形態で提案したメサエッチングの一例であると言える。これにより、活性層領域４０とは電気的に分離された素子分離領域５０を形成することができる。
【０１０６】
この後、活性層領域４０に層間絶縁膜２０を形成し、素子分離領域５０の支持基板１１の表面にＬＯＣＯＳ膜２１を形成する。これら層間絶縁膜２０およびＬＯＣＯＳ膜２１を形成する工程は絶縁膜を形成する工程である。この後の工程すなわちソース電極３０等を形成する工程等は第１実施形態と同じである。
【０１０７】
なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、ＬＯＣＯＳ膜２１が特許請求の範囲の「層間絶縁膜」に対応する。
【０１０８】
（第４実施形態）
本実施形態では、第１〜第３実施形態と異なる部分について説明する。上記各実施形態では、保護素子であるダイオード６０、６１としてポリシリコンダイオードを採用していたが、本実施形態ではショットキーレベルシフトダイオードを採用したことが特徴となっている。すなわち、電圧の伝達手段をＰＮ接合の逆方向特性を持つポリシリコンダイオードからショットキーダイオードの順方向特性を持つショットキーレベルシフトダイオードに変更した構成を提案する。
【０１０９】
図６は、本実施形態に係る半導体装置の平面図である。また、図７は図１のＣ−Ｃ’断面図であり、図８は図１のＤ−Ｄ’断面図である。図６〜図８を参照して本実施形態に係る半導体装置の構成について説明する。
【０１１０】
図６に示されるように、本実施形態では、ゲート−ドレイン間のダイオード７０のアノードが第１引き出し配線３６に接続されていると共にカソードが第２引き出し配線３７に接続されている。また、ゲート−ソース間のダイオード７１のアノードが第３引き出し配線３８に接続されていると共にカソードが第１引き出し配線３６に接続されている。
【０１１１】
なお、ソース電極３０、ドレイン電極３１、ゲート電極、各引き出し配線のレイアウトは第１実施形態で説明したものと同じである。
【０１１２】
図７に示されるように、本実施形態では第１実施形態と同様に、基板１０にイオン注入された素子分離領域５０が活性層領域４０とは電気的に分離されている。そして、この素子分離領域５０に上記の各ダイオード７０、７１が配置されている。
【０１１３】
また、ショットキーダイオードは２ＤＥＧである２次元電子ガス層１５を使う。このため、図７に示されるように、素子分離領域５０の全体にイオン注入が施されているのではなく、素子分離領域５０において基板１０に対するダイオード７０、７１の投影部分を除いた領域にイオン注入が行われている。また、第１実施形態と同様にＧａＮ層１３の２次元電子ガス層１５よりも深くイオン注入されている。したがって、素子分離領域５０のうちイオン注入が行われたＧａＮ層１３およびＡｌＧａＮ層１４に素子分離層５１が形成されている。
【０１１４】
そして、図８に示されるように、各ダイオード７０、７１は、ショットキー電極７２（図８の「Ｓ」）とオーミック電極７３（図８の「Ｏ」）とにより構成されたショットキーレベルシフトダイオードとして構成されている。これらショットキー電極７２およびオーミック電極７３は基板１０の表面すなわちＡｌＧａＮ層１４の表面に直接形成されている。各ダイオード７０、７１の耐圧を確保するため、ショットキー電極７２とオーミック電極７３とは交互に繰り返し配置されている。
【０１１５】
第１実施形態で説明したように、６００Ｖ耐圧のＧａＮ−ＨＥＭＴの場合、ショットキーダイオードが５００Ｖの電圧でオンされると仮定する。そして、ショットキーゲートの順方向電圧（Ｖｆ）の積層で電圧を伝達する。Ｖｆ＝２Ｖ程度であるため、５００Ｖを伝達するためには２５０段のショットキーレベルシフトダイオードが必要となる。
【０１１６】
上記構成の半導体装置は、第１実施形態と同じ方法で製造することができる。異なる点は、素子分離領域５０のうち各ダイオード７０、７１が配置される領域を除いてイオン注入を行うことと、素子分離領域５０のうち各ダイオード７０、７１を配置する位置の層間絶縁膜２０を除去することである。
【０１１７】
以上のように、保護素子としてショットキーレベルシフトダイオードを採用することもできる。
【０１１８】
（第５実施形態）
本実施形態では、第４実施形態と異なる部分について説明する。本実施形態では、ダイオード７０、７１としてショットキーレベルシフトダイオードを採用した構成において、素子分離領域５０にメサエッチングを施したことが特徴となっている。
【０１１９】
図９は、本実施形態に係る半導体装置の断面図であり、図１のＣ−Ｃ’断面に相当する図である。この図に示されるように、素子分離領域５０では、当該素子分離領域５０におけるＧａＮ層１３の一部とＡｌＧａＮ層１４とがメサエッチングされている。
【０１２０】
ここで、図９に示されるように、基板１０において素子分離領域５０に位置するＧａＮ層１３およびＡｌＧａＮ層１４の全体にメサエッチングが施されているのではなく、素子分離領域５０において基板１０に対するダイオード７０、７１の投影部分を除いた領域がメサエッチングされている。これは、上述のように、ショットキーダイオードが２ＤＥＧである２次元電子ガス層１５を使うからである。
【０１２１】
このように、ダイオード７０、７１としてショットキーレベルシフトダイオードを採用した構成においても、素子分離領域５０にメサエッチングを施すことで、素子分離領域５０を活性層領域４０から電気的に分離することができる。
【０１２２】
（他の実施形態）
上記各実施形態で示された構成は一例であり、上記で示した構成に限定されることなく、本発明を実現できる他の構成とすることもできる。例えば、上記各実施形態ではソース引き出し配線３３や第１引き出し配線３６等の引き出し配線の材料としてＴｉ／Ａｌ層を採用していたが、これは一例であり、他の導電物質を採用しても良い。また、上記各実施形態では、ＧａＮ−ＨＥＭＴ構造のチャネル層としてバリア層よりＡｌ比率の低い窒化アルミニウムガリウム層を用いても良いし、バリア層として窒化アルミニウムインジウム層を用いても良い。さらに、基板１０を構成する支持基板１１として単結晶Ｓｉ基板が用いられていたが、サファイア基板やＳｉＣ基板等の他の基板が用いられても良い。
【符号の説明】
【０１２３】
１０ 基板
１３ 窒化ガリウム層
１４ 窒化アルミニウムガリウム層
２０ 層間絶縁膜
２１ ＬＯＣＯＳ膜
３０ ソース電極
３１ ドレイン電極
３２ ゲート電極
３４ ドレイン引き出し配線
３５ ゲート引き出し配線
３６ 第１引き出し配線
３７ 第２引き出し配線
４０ 活性層領域
５０ 素子分離領域
６０、７０ ゲート−ドレイン間のダイオード
６１、７１ ゲート−ソース間のダイオード
【特許請求の範囲】
【請求項１】
２次元電子ガスが生成されると共にチャネル層として機能する窒化ガリウム層（１３）と、前記窒化ガリウム層（１３）の上に積層されていると共に、バリア層として機能する窒化アルミニウムガリウム層（１４）と、を含んだ基板（１０）と、
前記窒化アルミニウムガリウム層（１４）の上に設けられていると共に前記窒化アルミニウムガリウム層（１４）とオーミック接触したソース電極（３０）と、
前記窒化アルミニウムガリウム層（１４）の上に前記ソース電極（３０）から離間して設けられていると共に前記窒化アルミニウムガリウム層（１４）とオーミック接触したドレイン電極（３１）と、
前記ソース電極（３０）と前記ドレイン電極（３１）との間の前記窒化アルミニウムガリウム層（１４）の上に形成された層間絶縁膜（２０、２１）と、
前記層間絶縁膜（２０、２１）の上に形成されたゲート電極（３２）と、を有する高電子移動度トランジスタが構成されており、
前記基板（１０）のうち前記窒化ガリウム層（１３）に前記２次元電子ガスが生成される領域が活性層領域（４０）として機能するように構成された半導体装置であって、
アノードが前記ゲート電極（３２）に電気的に接続されていると共にカソードが前記ドレイン電極（３１）に電気的に接続されたゲート−ドレイン間のダイオード（６０、７０）を備えていることを特徴とする半導体装置。
【請求項２】
前記基板（１０）のうち前記活性層領域（４０）を除いた領域の少なくとも一部が、前記活性層領域（４０）とは電気的に分離された素子分離領域（５０）とされ、
前記ダイオード（６０、７０）は、前記素子分離領域（５０）に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記素子分離領域（５０）は、当該素子分離領域（５０）における前記窒化ガリウム層（１３）と前記窒化アルミニウムガリウム層（１４）とにイオン注入されたことにより前記活性層領域（４０）とは電気的に分離されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記素子分離領域（５０）は、当該素子分離領域（５０）における前記窒化ガリウム層（１３）と前記窒化アルミニウムガリウム層（１４）とがメサエッチングされたことにより前記活性層領域（４０）とは電気的に分離されていることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記素子分離領域（５０）は、当該素子分離領域（５０）に位置する前記窒化ガリウム層（１３）と前記窒化アルミニウムガリウム層（１４）との全てが除去されたことにより前記活性層領域（４０）とは電気的に分離されていることを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記素子分離領域（５０）には、前記窒化アルミニウムガリウム層（１４）の上に形成された前記層間絶縁膜（２０、２１）が設けられており、
前記ダイオード（６０、７０）は、前記層間絶縁膜（２０、２１）の上に配置されていることを特徴とする請求項２ないし５のいずれか１つに記載の半導体装置。
【請求項７】
前記ダイオード（６０、７０）は、ポリシリコンにより形成された第１導電型層（６２）と第２導電型層（６３）との電気的接続により構成されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ダイオード（６０、７０）は、ショットキー電極（７２）とオーミック電極（７３）とにより構成されたショットキーレベルシフトダイオードであることを特徴とする請求項２ないし４のいずれか１つに記載の半導体装置。
【請求項９】
前記ゲート電極（３２）に接続されたゲート引き出し配線（３５）と、
前記ドレイン電極（３１）接続されたドレイン引き出し配線（３４）と、
前記ダイオード（６０、７０）のアノードと前記ゲート引き出し配線（３５）とに接続された第１引き出し配線（３６）と、
前記ダイオード（６０、７０）のカソードと前記ドレイン引き出し配線（３４）とに接続された第２引き出し配線（３７）と、を備えていることを特徴とする請求項１ないし８のいずれか１つに記載の半導体装置。
【請求項１０】
アノードが前記ソース電極（３０）に電気的に接続されていると共にカソードが前記ゲート電極（３２）に電気的に接続されたゲート−ソース間のダイオード（６１、７１）を備えていることを特徴とする請求項１ないし９のいずれか１つに記載の半導体装置。
【請求項１１】
前記ゲート−ソース間のダイオード（６１、７１）は、前記基板（１０）のうち前記活性層領域（４０）を除いた領域の少なくとも一部が、前記活性層領域（４０）とは電気的に分離された素子分離領域（５０）に配置されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記ゲート電極（３２）に接続されたゲート引き出し配線（３５）と、
前記ソース電極（３０）に接続されたソース引き出し配線（３３）と、
前記ゲート−ソース間のダイオード（６１、７１）のカソードと前記ゲート引き出し配線（３５）とに接続された第１引き出し配線（３６）と、
前記ゲート−ソース間のダイオード（６１、７１）のアノードと前記ソース引き出し配線（３３）とに接続された第３引き出し配線（３８）と、を備えていることを特徴とする請求項１０または１１に記載の半導体装置。
【請求項１３】
２次元電子ガスが生成されると共にチャネル層として機能する窒化ガリウム層（１３）と、前記窒化ガリウム層（１３）の上に積層されていると共に、バリア層として機能する窒化アルミニウムガリウム層（１４）と、を含んだ基板（１０）と、
前記窒化アルミニウムガリウム層（１４）の上に設けられていると共に前記窒化アルミニウムガリウム層（１４）とオーミック接触したソース電極（３０）と、
前記窒化アルミニウムガリウム層（１４）の上に前記ソース電極（３０）から離間して設けられていると共に前記窒化アルミニウムガリウム層（１４）とオーミック接触したドレイン電極（３１）と、
前記ソース電極（３０）と前記ドレイン電極（３１）との間の前記窒化アルミニウムガリウム層（１４）の上に形成された層間絶縁膜（２０、２１）と、
前記層間絶縁膜（２０、２１）の上に形成されたゲート電極（３２）と、を有する高電子移動度トランジスタが構成されており、
前記基板（１０）のうち前記窒化ガリウム層（１３）に前記２次元電子ガスが生成される領域が活性層領域（４０）として機能するように構成された半導体装置の製造方法であって、
前記基板（１０）を用意する工程と、
前記基板（１０）のうち前記活性層領域（４０）となる領域を除いた少なくとも一部の領域に、前記活性層領域（４０）とは電気的に分離される素子分離領域（５０）を形成する工程と、
前記基板（１０）のうち前記活性層領域（４０）となる領域に前記高電子移動度トランジスタを形成する工程と、
前記素子分離領域（５０）に、アノードが前記ゲート電極（３２）に接続されていると共にカソードが前記ドレイン電極（３１）に接続されたゲート−ドレイン間のダイオード（６０、７０）を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【請求項１４】
前記素子分離領域（５０）を形成する工程では、前記基板（１０）のうち前記素子分離領域（５０）となる領域に位置する前記窒化ガリウム層（１３）と前記窒化アルミニウムガリウム層（１４）とにイオン注入することにより、前記活性層領域（４０）とは電気的に分離された前記素子分離領域（５０）を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記素子分離領域（５０）を形成する工程では、前記基板（１０）のうち前記素子分離領域（５０）となる領域に位置する前記窒化ガリウム層（１３）と前記窒化アルミニウムガリウム層（１４）とをメサエッチングすることにより、前記活性層領域（４０）とは電気的に分離された前記素子分離領域（５０）を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１６】
前記素子分離領域（５０）を形成する工程では、前記基板（１０）のうち前記素子分離領域（５０）となる領域に位置する前記窒化ガリウム層（１３）と前記窒化アルミニウムガリウム層（１４）との全てを除去することにより、前記活性層領域（４０）とは電気的に分離された前記素子分離領域（５０）を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１７】
前記素子分離領域（５０）を形成する工程では、前記窒化アルミニウムガリウム層（１４）の上に前記層間絶縁膜（２０、２１）を形成する工程が含まれており、
前記ゲート−ドレイン間のダイオード（６０、７０）を形成する工程では、前記層間絶縁膜（２０、２１）の上に前記ゲート−ドレイン間のダイオード（６０、７０）を形成することを特徴とする請求項１３ないし１６のいずれか１つに記載の半導体装置の製造方法。
【請求項１８】
前記ゲート−ドレイン間のダイオード（６０、７０）を形成する工程では、ポリシリコンの第１導電型層（６２）と第２導電型層（６３）とにより構成されたポリシリコンダイオードを形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記ゲート−ドレイン間のダイオード（６０、７０）を形成する工程では、ショットキー電極（７２）とオーミック電極（７３）とにより構成されたショットキーレベルシフトダイオードを形成することを特徴とする請求項１３ないし１５のいずれか１つに記載の半導体装置の製造方法。
【請求項２０】
前記ゲート−ドレイン間のダイオード（６０、７０）を形成する工程の後、前記ゲート電極（３２）に接続されるゲート引き出し配線（３５）と、前記ドレイン電極（３１）接続されるドレイン引き出し配線（３４）と、前記ゲート−ドレイン間のダイオード（６０、７０）のアノードと前記ゲート引き出し配線（３５）とを接続する第１引き出し配線（３６）と、前記ゲート−ドレイン間のダイオード（６０、７０）のカソードと前記ドレイン引き出し配線（３４）とを接続する第２引き出し配線（３７）と、を形成する工程を含んでいることを特徴とする請求項１３ないし１９のいずれか１つに記載の半導体装置の製造方法。
【請求項２１】
前記ゲート−ドレイン間のダイオード（６０、７０）を形成する工程では、前記素子分離領域（５０）に、アノードが前記ソース電極（３０）に接続されていると共にカソードが前記ゲート電極（３２）に接続されたゲート−ソース間のダイオード（６１、７１）を形成することを特徴とする請求項１３ないし２０のいずれか１つに記載の半導体装置の製造方法。
【請求項２２】
前記ゲート−ソース間のダイオード（６１、７１）を形成する工程の後、前記ゲート電極（３２）に接続されるゲート引き出し配線（３５）と、前記ソース電極（３０）に接続されるソース引き出し配線（３３）と、前記ゲート−ソース間のダイオード（６１、７１）のカソードと前記ゲート引き出し配線（３５）とを接続する第１引き出し配線（３６）と、前記ゲート−ソース間のダイオード（６１、７１）のアノードと前記ソース引き出し配線（３３）とを接続する第３引き出し配線（３８）と、を形成する工程を含んでいることを特徴とする請求項２１に記載の半導体装置の製造方法。
【請求項１】
２次元電子ガスが生成されると共にチャネル層として機能する窒化ガリウム層（１３）と、前記窒化ガリウム層（１３）の上に積層されていると共に、バリア層として機能する窒化アルミニウムガリウム層（１４）と、を含んだ基板（１０）と、
前記窒化アルミニウムガリウム層（１４）の上に設けられていると共に前記窒化アルミニウムガリウム層（１４）とオーミック接触したソース電極（３０）と、
前記窒化アルミニウムガリウム層（１４）の上に前記ソース電極（３０）から離間して設けられていると共に前記窒化アルミニウムガリウム層（１４）とオーミック接触したドレイン電極（３１）と、
前記ソース電極（３０）と前記ドレイン電極（３１）との間の前記窒化アルミニウムガリウム層（１４）の上に形成された層間絶縁膜（２０、２１）と、
前記層間絶縁膜（２０、２１）の上に形成されたゲート電極（３２）と、を有する高電子移動度トランジスタが構成されており、
前記基板（１０）のうち前記窒化ガリウム層（１３）に前記２次元電子ガスが生成される領域が活性層領域（４０）として機能するように構成された半導体装置であって、
アノードが前記ゲート電極（３２）に電気的に接続されていると共にカソードが前記ドレイン電極（３１）に電気的に接続されたゲート−ドレイン間のダイオード（６０、７０）を備えていることを特徴とする半導体装置。
【請求項２】
前記基板（１０）のうち前記活性層領域（４０）を除いた領域の少なくとも一部が、前記活性層領域（４０）とは電気的に分離された素子分離領域（５０）とされ、
前記ダイオード（６０、７０）は、前記素子分離領域（５０）に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記素子分離領域（５０）は、当該素子分離領域（５０）における前記窒化ガリウム層（１３）と前記窒化アルミニウムガリウム層（１４）とにイオン注入されたことにより前記活性層領域（４０）とは電気的に分離されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記素子分離領域（５０）は、当該素子分離領域（５０）における前記窒化ガリウム層（１３）と前記窒化アルミニウムガリウム層（１４）とがメサエッチングされたことにより前記活性層領域（４０）とは電気的に分離されていることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記素子分離領域（５０）は、当該素子分離領域（５０）に位置する前記窒化ガリウム層（１３）と前記窒化アルミニウムガリウム層（１４）との全てが除去されたことにより前記活性層領域（４０）とは電気的に分離されていることを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記素子分離領域（５０）には、前記窒化アルミニウムガリウム層（１４）の上に形成された前記層間絶縁膜（２０、２１）が設けられており、
前記ダイオード（６０、７０）は、前記層間絶縁膜（２０、２１）の上に配置されていることを特徴とする請求項２ないし５のいずれか１つに記載の半導体装置。
【請求項７】
前記ダイオード（６０、７０）は、ポリシリコンにより形成された第１導電型層（６２）と第２導電型層（６３）との電気的接続により構成されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ダイオード（６０、７０）は、ショットキー電極（７２）とオーミック電極（７３）とにより構成されたショットキーレベルシフトダイオードであることを特徴とする請求項２ないし４のいずれか１つに記載の半導体装置。
【請求項９】
前記ゲート電極（３２）に接続されたゲート引き出し配線（３５）と、
前記ドレイン電極（３１）接続されたドレイン引き出し配線（３４）と、
前記ダイオード（６０、７０）のアノードと前記ゲート引き出し配線（３５）とに接続された第１引き出し配線（３６）と、
前記ダイオード（６０、７０）のカソードと前記ドレイン引き出し配線（３４）とに接続された第２引き出し配線（３７）と、を備えていることを特徴とする請求項１ないし８のいずれか１つに記載の半導体装置。
【請求項１０】
アノードが前記ソース電極（３０）に電気的に接続されていると共にカソードが前記ゲート電極（３２）に電気的に接続されたゲート−ソース間のダイオード（６１、７１）を備えていることを特徴とする請求項１ないし９のいずれか１つに記載の半導体装置。
【請求項１１】
前記ゲート−ソース間のダイオード（６１、７１）は、前記基板（１０）のうち前記活性層領域（４０）を除いた領域の少なくとも一部が、前記活性層領域（４０）とは電気的に分離された素子分離領域（５０）に配置されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記ゲート電極（３２）に接続されたゲート引き出し配線（３５）と、
前記ソース電極（３０）に接続されたソース引き出し配線（３３）と、
前記ゲート−ソース間のダイオード（６１、７１）のカソードと前記ゲート引き出し配線（３５）とに接続された第１引き出し配線（３６）と、
前記ゲート−ソース間のダイオード（６１、７１）のアノードと前記ソース引き出し配線（３３）とに接続された第３引き出し配線（３８）と、を備えていることを特徴とする請求項１０または１１に記載の半導体装置。
【請求項１３】
２次元電子ガスが生成されると共にチャネル層として機能する窒化ガリウム層（１３）と、前記窒化ガリウム層（１３）の上に積層されていると共に、バリア層として機能する窒化アルミニウムガリウム層（１４）と、を含んだ基板（１０）と、
前記窒化アルミニウムガリウム層（１４）の上に設けられていると共に前記窒化アルミニウムガリウム層（１４）とオーミック接触したソース電極（３０）と、
前記窒化アルミニウムガリウム層（１４）の上に前記ソース電極（３０）から離間して設けられていると共に前記窒化アルミニウムガリウム層（１４）とオーミック接触したドレイン電極（３１）と、
前記ソース電極（３０）と前記ドレイン電極（３１）との間の前記窒化アルミニウムガリウム層（１４）の上に形成された層間絶縁膜（２０、２１）と、
前記層間絶縁膜（２０、２１）の上に形成されたゲート電極（３２）と、を有する高電子移動度トランジスタが構成されており、
前記基板（１０）のうち前記窒化ガリウム層（１３）に前記２次元電子ガスが生成される領域が活性層領域（４０）として機能するように構成された半導体装置の製造方法であって、
前記基板（１０）を用意する工程と、
前記基板（１０）のうち前記活性層領域（４０）となる領域を除いた少なくとも一部の領域に、前記活性層領域（４０）とは電気的に分離される素子分離領域（５０）を形成する工程と、
前記基板（１０）のうち前記活性層領域（４０）となる領域に前記高電子移動度トランジスタを形成する工程と、
前記素子分離領域（５０）に、アノードが前記ゲート電極（３２）に接続されていると共にカソードが前記ドレイン電極（３１）に接続されたゲート−ドレイン間のダイオード（６０、７０）を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【請求項１４】
前記素子分離領域（５０）を形成する工程では、前記基板（１０）のうち前記素子分離領域（５０）となる領域に位置する前記窒化ガリウム層（１３）と前記窒化アルミニウムガリウム層（１４）とにイオン注入することにより、前記活性層領域（４０）とは電気的に分離された前記素子分離領域（５０）を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記素子分離領域（５０）を形成する工程では、前記基板（１０）のうち前記素子分離領域（５０）となる領域に位置する前記窒化ガリウム層（１３）と前記窒化アルミニウムガリウム層（１４）とをメサエッチングすることにより、前記活性層領域（４０）とは電気的に分離された前記素子分離領域（５０）を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１６】
前記素子分離領域（５０）を形成する工程では、前記基板（１０）のうち前記素子分離領域（５０）となる領域に位置する前記窒化ガリウム層（１３）と前記窒化アルミニウムガリウム層（１４）との全てを除去することにより、前記活性層領域（４０）とは電気的に分離された前記素子分離領域（５０）を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１７】
前記素子分離領域（５０）を形成する工程では、前記窒化アルミニウムガリウム層（１４）の上に前記層間絶縁膜（２０、２１）を形成する工程が含まれており、
前記ゲート−ドレイン間のダイオード（６０、７０）を形成する工程では、前記層間絶縁膜（２０、２１）の上に前記ゲート−ドレイン間のダイオード（６０、７０）を形成することを特徴とする請求項１３ないし１６のいずれか１つに記載の半導体装置の製造方法。
【請求項１８】
前記ゲート−ドレイン間のダイオード（６０、７０）を形成する工程では、ポリシリコンの第１導電型層（６２）と第２導電型層（６３）とにより構成されたポリシリコンダイオードを形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記ゲート−ドレイン間のダイオード（６０、７０）を形成する工程では、ショットキー電極（７２）とオーミック電極（７３）とにより構成されたショットキーレベルシフトダイオードを形成することを特徴とする請求項１３ないし１５のいずれか１つに記載の半導体装置の製造方法。
【請求項２０】
前記ゲート−ドレイン間のダイオード（６０、７０）を形成する工程の後、前記ゲート電極（３２）に接続されるゲート引き出し配線（３５）と、前記ドレイン電極（３１）接続されるドレイン引き出し配線（３４）と、前記ゲート−ドレイン間のダイオード（６０、７０）のアノードと前記ゲート引き出し配線（３５）とを接続する第１引き出し配線（３６）と、前記ゲート−ドレイン間のダイオード（６０、７０）のカソードと前記ドレイン引き出し配線（３４）とを接続する第２引き出し配線（３７）と、を形成する工程を含んでいることを特徴とする請求項１３ないし１９のいずれか１つに記載の半導体装置の製造方法。
【請求項２１】
前記ゲート−ドレイン間のダイオード（６０、７０）を形成する工程では、前記素子分離領域（５０）に、アノードが前記ソース電極（３０）に接続されていると共にカソードが前記ゲート電極（３２）に接続されたゲート−ソース間のダイオード（６１、７１）を形成することを特徴とする請求項１３ないし２０のいずれか１つに記載の半導体装置の製造方法。
【請求項２２】
前記ゲート−ソース間のダイオード（６１、７１）を形成する工程の後、前記ゲート電極（３２）に接続されるゲート引き出し配線（３５）と、前記ソース電極（３０）に接続されるソース引き出し配線（３３）と、前記ゲート−ソース間のダイオード（６１、７１）のカソードと前記ゲート引き出し配線（３５）とを接続する第１引き出し配線（３６）と、前記ゲート−ソース間のダイオード（６１、７１）のアノードと前記ソース引き出し配線（３３）とを接続する第３引き出し配線（３８）と、を形成する工程を含んでいることを特徴とする請求項２１に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−９８３１７（Ｐ２０１３−９８３１７Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１１−２３９０４４（Ｐ２０１１−２３９０４４）
【出願日】平成２３年１０月３１日（２０１１．１０．３１）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【出願人】（０００００３６０９）株式会社豊田中央研究所 (4,200)
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２３年１０月３１日（２０１１．１０．３１）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【出願人】（０００００３６０９）株式会社豊田中央研究所 (4,200)
【Ｆターム（参考）】
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