【課題】化合物半導体層を形成する前の基板の状態で非接触のスクリーニングを行うことで、事前に化合物半導体層の不良発生を認識してこれを防止することができ、歩留まりの向上及び製造コストの削減を可能とする信頼性の高い化合物半導体装置を得る。
【解決手段】偏光レーザ１２によりＳｉＣ基板１の基板面に偏光レーザ光を照射し、検出部１３によりＳｉＣ基板１からの発光を検出し、表示部１４によりＳｉＣ基板１の発光強度の面内分布を得て、ＳｉＣ基板１の窒素混入量を評価した後、ＳｉＣ基板１の上方に化合物半導体積層構造２を形成する。 （もっと読む）

【課題】窒化ガリウム（ＧａＮ）系のＨＥＭＴを保護するダイオード構造を備えた半導体装置とその製造方法を提供する。
【解決手段】基板１０のうちＧａＮ層１３に２次元電子ガスが生成される領域が活性層領域４０とされ、基板１０のうち活性層領域４０を除いた領域にイオン注入が施されていることにより活性層領域４０とは電気的に分離された領域が素子分離領域５０とされている。そして、ダイオード６０は素子分離領域５０の層間絶縁膜２０の上に配置されている。このように、基板１０のうちＨＥＭＴが動作する活性層領域４０とは異なる素子分離領域５０を設けているので、１つの基板１０にＧａＮ−ＨＥＭＴとダイオード６０の両方を備えた構造とすることができる。 （もっと読む）

【課題】特性の良好な半導体装置を形成する。
【解決手段】本発明は、ｐチャネル型ＭＩＳＦＥＴをｐＭＩＳ形成領域１Ａに有し、ｎチャネル型ＭＩＳＦＥＴをｎＭＩＳ形成領域１Ｂに有する半導体装置の製造方法であって、ＨｆＯＮ膜５上にＡｌ膜８ａを形成する工程と、Ａｌ膜上にＴｉリッチなＴｉＮ膜７ａを形成する工程と、を有する。さらに、ｎＭＩＳ形成領域１ＢのＴｉＮ膜およびＡｌ膜を除去する工程と、ｎＭＩＳ形成領域１ＢのＨｆＯＮ膜５上およびｐＭＩＳ形成領域１ＡのＴｉＮ膜７ａ上にＬａ膜８ｂを形成する工程と、Ｌａ膜８ｂ上にＮリッチなＴｉＮ膜７ｂを形成する工程と、熱処理を施す工程とを有する。かかる工程によれば、ｐＭＩＳ形成領域１Ａにおいては、ＨｆＡｌＯＮ膜のＮ含有量を少なくでき、ｎＭＩＳ形成領域１Ｂにおいては、ＨｆＬａＯＮ膜のＮ含有量を多くできる。よって、ｅＷＦを改善できる。 （もっと読む）

【課題】オン抵抗の低減を実現できる、高耐圧のＬＤＭＯＳトランジスタを有する半導体装置を提供する。
【解決手段】半導体基板上に配置された第２導電型の第１半導体領域と、第１半導体領域の上面の一部に埋め込まれた第１導電型の第２半導体領域と、第２半導体領域の上面の一部に埋め込まれた第２導電型のソース領域と、第２半導体領域と離間して第１半導体領域の上面の一部に埋め込まれた第２の導電型のドレイン領域と、ソース領域とドレイン領域間で第２半導体領域上に配置されたゲート電極と、第２半導体領域とドレイン領域間で第１半導体領域上に配置された絶縁膜と、絶縁膜上に配置されてゲート電極とドレイン領域間の電圧を分圧する分圧素子と、分圧素子とドレイン領域との間に接続された電荷移動制限素子とを備える。 （もっと読む）

【課題】高速スイッチング動作を行う場合でも、アバランシェブレークダウンを抑制でき、スイッチング損失低減や素子破壊を抑制することが可能な構成とする。
【解決手段】横型ＦＷＤ７などの横型素子において、ＳＲＦＰ２１の全抵抗Ｒの抵抗値を９０ｋΩ〜９０ＭΩ、好ましくは２７０ｋΩ〜２７ＭΩ、より好ましくは９００ｋΩ〜９ＭΩとすることにより、２ｎｄピーク時のアノード電流Ｉ_Aなどの電流が大きくなることを抑制できる。これにより、高速スイッチング動作を行う場合でもアバランシェブレークダウンを抑制でき、横型ＦＷＤ７のスイッチング損失低減や素子破壊を抑制することが可能となる。 （もっと読む）

【課題】窒化ガリウム材料デバイスおよびその形成方法を提供する。
【解決手段】該デバイスは、電極規定層２４を包含する。電極規定層は典型的にはその内部に形成されたビア２６を有し、該ビア内に電極１８が（少なくとも部分的に）形成される。したがって、ビアは、電極の寸法を（少なくとも部分的に）規定する。いくつかの場合において、電極規定層は、窒化ガリウム材料領域上に形成された不動態化層である。 （もっと読む）

【課題】チップの占有面積を有効に活用する。
【解決手段】Ｐ型半導体基板１１上にＮ型エピタキシャル層１２が形成され、ＬＤＭＯＳとＪＦＥＴに共通なドレイン領域１２１を規定するＰ型素子分離領域１３が形成される。ドレイン領域１２１内にボディ領域１５が形成され、ボディ領域１５内にＮ型ソース領域１６が形成され、ドレイン領域１２１とソース領域１６間のチャネル領域上にゲート電極２０が配置され、ＬＤＭＯＳが形成される。ボディ領域１５とＰ型素子分離領域１３との間にＪＦＥＴのソースとなるＮ型領域が形成される。ドレインに正のドレイン電圧が印加されると、ＰＮ接合が逆バイアスされ、ボディ領域１５と分離領域１３と半導体基板１１とから空乏層が延び、ＪＦＥＴのチャネルを制御する。 （もっと読む）

【課題】高耐圧素子の耐圧の降伏が生じても、他の素子に生じるダメージを最小限に抑えることのできる半導体装置を提供すること。
【解決手段】本発明にかかる半導体装置１００は、第１導電型の半導体基板１０と、半導体基板１０に設けられた、第２導電型のウェル２０と、ウェル２０に設けられた、第１導電型の第１不純物領域３０と、ウェル２０に設けられ、かつ、第１不純物領域３０の周囲に、第１不純物領域３０と離間して設けられた第２導電型の第２不純物領域４０と、ウェル２０の周囲に設けられ、かつ、第２不純物領域４０と離間して設けられた第１導電型の第３不純物領域５０と、を有し、ウェル２０は、第２不純物領域４０よりも不純物濃度が小さく、かつ、第１不純物領域３０、第２不純物領域４０、および第３不純物領域５０よりも半導体基板１０の厚み方向に深く形成され、第１不純物領域３０および第２不純物領域４０の間の最小の間隔は、第２不純物領域４０および第３不純物領域５０の間の最小の間隔よりも小さい。 （もっと読む）

【課題】素子領域を耐酸化膜で覆い、ドレイン領域をレジストマスクで覆ってイオン注入し、チャネルストッパ及び素子領域に低濃度チャネルストッパを形成すると、チャネル領域に低濃度チャネルストッパが形成され、しきい値のばらつきを生ずる。
【解決手段】ソース領域４を素子領域２より狭幅にする。そして、ドレイン領域３、チャネル領域３５及びソース領域４を覆う凸字形パターンのレジストマスクを用いてイオン注入し、チャネルストッパ７を形成する。このとき、チャネルストッパ７とソース領域４の間に、チャネル３５の中間地点（線分３０）まで延在する低濃度チャネルストッパ８が形成される。このため、素子領域周辺に形成される寄生トランジスタのしきい値が高くなる。一方、残りのチャネル領域内には低濃度チャネルストッパが形成されないので、電界効果トランジスタのしきい値が安定する。 （もっと読む）

【課題】ドリフト領域に設けられたトレンチ内に抵抗性フィールドプレートを有し、トレンチ底部近傍の電界強度がトレンチ開口部近傍の電界強度に近く、高耐圧で駆動が可能であり、オン電圧の増加を抑制することができる安価な半導体装置を提供すること。
【解決手段】ｎドリフト領域３の表面層のｐボディ領域４およびｎバッファ領域７に挟まれた部分に設けられたトレンチ１１に、酸化膜１２を介して、抵抗性薄膜１３が設けられている。この抵抗性薄膜１３に、コレクタ（ドレイン）電極１７と、ゲート電極１６もしくはエミッタ（ソース）電極１５と、を接続させることで抵抗性フィールドプレートとする。これによって、トレンチ１１の開口部近傍の電界強度と、トレンチ１１の底部近傍の電界強度と、がほぼ同等となるため、ｎドリフト領域３の電流経路が短くなり、デバイスを高耐圧で駆動する場合にも、オン電圧の増加を抑制することができる。 （もっと読む）

【課題】化合物半導体領域の表面における化学的な安定性の向上と、絶縁膜自体の良好な絶縁性という、保護絶縁膜に求められる相反する要求を共に満たし、高性能で信頼性に優れた半導体装置を実現する。
【解決手段】化合物半導体領域２の表面を覆う保護絶縁膜１０を性質の異なる第１の絶縁膜１１と第２の絶縁膜１２との２層構造を有するように形成する。第１の絶縁膜１１は非ストイキオメトリのシリコン窒化膜、第２の絶縁膜１２はほぼストイキオメトリの状態とされたシリコン窒化膜とする。 （もっと読む）

【課題】ゲート電極に電圧が印加されないときにも、ゲート電極とドレイン領域との間の電界を緩和し、ゲート絶縁膜に電界集中が発生するのを抑制することが可能な半導体装置を提供する。
【解決手段】この半導体装置１００は、互いに所定の間隔を隔てて形成されたソース領域７およびドレイン領域９と、ソース領域７に接するように形成され、チャネル領域５ａを含むボディ領域５と、電界緩和層３と、ボディ領域５と電界緩和層３との表面上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３の表面上に形成され、不純物領域１４と不純物領域１５とが接触するように形成されたポリシリコン層３２を含むゲート電極１６とを備えている。そして、不純物領域１５は、ゲート電極１６のドレイン領域９側に形成されている。 （もっと読む）

【課題】ソース−ドレイン間の耐圧を確保しつつ、その間隔の微細化を可能にした半導体装置を提供する。
【解決手段】半導体装置は、Ｐ型シリコン基板１上に形成したＮ型エピタキシャルシリコン層５および両者の界面に埋設したＮ型埋込拡散層３からなる半導体基板と、Ｎ型エピタキシャルシリコン層５の主表面ＳからＮ型埋込拡散層３に達するトレンチ１７と、トレンチ１７内の側面を被覆するシリコン酸化膜１８と、このシリコン酸化膜１８を介してトレンチ１７内を埋め込むとともにＮ型埋込拡散層３に接続する引き出し層１９と、同主表面Ｓに設けたトレンチ９と、このトレンチ９内にシリコン酸化膜１０ａを介して設けたゲート電極１１と、トレンチ９の両側面に設けたＮ型ソース拡散層１３と、同主表面Ｓにおいてトレンチ１７とＮ型ソース拡散層１３との間に設けたトレンチ１７ａと、このトレンチ１７ａ内に充填したシリコン酸化膜１８ａと、を備える。 （もっと読む）

【課題】ゲート電極間の寸法を低減し得る半導体装置を提供する。
【解決手段】半導体装置は、半導体基板（５）と、半導体基板（５）に埋設された複数のゲート電極１１ａ〜１１ｃと、複数のゲート電極１１ａ〜１１ｃの各々の上に設けられた第１の絶縁層（１２ａ〜１２ｃ）と、半導体基板（５）の表面に形成された導電層（１３）と、導電層（１３）上に設けられた導体層１５とを備える。 （もっと読む）

【課題】ＤＭＯＳトランジスタを含む半導体装置において、チップ面積を小さくすること、及びオン抵抗が低く、電流駆動能力の高いＤＭＯＳトランジスタを提供することを目的とする。
【解決手段】Ｎ型のエピタキシャル層２の表面に逆導電型（Ｐ型）のＰ＋Ｗ層４を形成し、当該Ｐ＋Ｗ層４内にＤＭＯＳトランジスタ７０を形成する。エピタキシャル層２とドレイン領域とは、Ｐ＋Ｗ層４によって絶縁される。そのため、絶縁分離層１５で囲まれた一つの領域内に、ＤＭＯＳトランジスタと他のデバイス素子を混載できる。また、ゲート電極６の下方におけるＰ＋Ｗ層４の表面領域にＮ型のＦＮ層２０を形成する。ゲート電極６のドレイン層１２側の端部に隣接したＮ＋Ｄ層２３を形成する。また、ドレイン層１２のコンタクト領域の下方に、ドレイン層１２よりも深いＰ型不純物層（Ｐ＋Ｄ層２２，ＦＰ層２４）を形成する。 （もっと読む）

【課題】接合領域の耐圧性能を高めた素子分離領域を備える半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１００における素子分離絶縁膜１０６下に形成された第１導電型の第１の不純物領域１０７と、半導体基板における素子形成領域に形成された第２導電型の第２の不純物領域１１４と、半導体基板における第１の不純物領域と第２の不純物領域との間に位置する領域に、第１の不純物領域に隣接して形成された第１導電型の第３の不純物領域１０８と、半導体基板における第２の不純物領域と第３の不純物領域との間に位置する領域に、第２の不純物領域及び第３の不純物領域に隣接して形成された第２導電型の第４の不純物領域１１５とを備え、第３の不純物領域１０８は、第１の不純物領域１０７に比べて第１導電型不純物の不純物濃度が低く、第４の不純物領域１１５は、第２の不純物領域１１４に比べて第２導電型不純物の不純物濃度が低い。 （もっと読む）

【課題】リサーフ構造を採用しながら基板電位とソース電位とを異ならせることができる半導体装置およびその製造方法を提供すること。
【解決手段】Ｐ⁻型半導体基板１上には、Ｎ⁻型エピタキシャル層２が形成され、このＮ⁻型エピタキシャル層２には、環状のＰ型ボディ拡散領域４が形成されている。Ｐ型ボディ拡散領域４には、Ｎ^＋型ソース拡散領域５とＰ^＋型ボディコンタクト領域６とが形成されている。Ｎ⁻型エピタキシャル層２には、Ｎ^＋型ドレイン拡散領域８が形成されている。ゲート電極１０は、Ｎ^＋型ソース拡散領域５とＮ^＋型ドレイン拡散領域８との間のＰ型ボディ拡散領域４上に配置されている。Ｐ⁻型半導体基板１とＮ⁻型エピタキシャル層２とに跨って、Ｎ^＋型埋め込み拡散層１４が形成され、Ｎ^＋型埋め込み拡散層１４とＰ型ボディ拡散領域４との間には、Ｐ型埋め込み拡散層１５がそれらに接して形成されている。 （もっと読む）

高電圧半導体装置用のウエハーが、先ず砒素をＰ型シリコン基板ウエハーの上面に約０．１ミクロンの深さまで注入することによって形成される。次にＮ型の非傾斜エピタキシャル層が、砒素が意図的に動かされないように、どんな拡散工程も無しに基板上に成長させられる。次に装置の接合がエピタキシャル成長層中に拡散させられる。 （もっと読む）

半導体デバイスは、フィールド酸化膜（３２）で充填されたトレンチ（３０）、およびトレンチの下に、トレンチ（３０）の外縁（３６）に沿って第１の主面（８）からｐ−ウェル（６）を通って延び、トレンチの内縁（３４）を過ぎて延びるチャネル・ストッパ・リング（１８）を使用するためのチャネル終端領域を有する。この非対称チャネル・ストッパ・リングは、トレンチ（３０）と同じ距離に延びることができるチャネル（１０）に対する有効な終端を提供する。
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