ＥＭＩフィルタ
【課題】ＥＭＩフィルタが形成された半導体素子の小型化を図る。
【解決手段】本発明の実施形態のＥＭＩフィルタは、第１のダイオードＤ１、第１のキャパシタＣ１、及び抵抗体Ｒを備える。第１のダイオードは、第１の半導体層中に設けられ、上記第１の電極、上記第１の半導体層、その表面に形成されたｎ形の第２の半導体層２Ａ、及びその表面上に形成された第２の電極１１を有する。第１のキャパシタは、上記第１の半導体層１表面に形成され、上記第１の電極、上記第１の半導体層、その表面上に形成された第１の誘電体膜１０Ａ、及びその上に形成され第２の電極と電気的に接続された第３の電極１２を有する。抵抗体は、第１の半導体層上に形成され、第１のダイオードの第２の電極と電気的に接続された第４の電極１４を有する。
【解決手段】本発明の実施形態のＥＭＩフィルタは、第１のダイオードＤ１、第１のキャパシタＣ１、及び抵抗体Ｒを備える。第１のダイオードは、第１の半導体層中に設けられ、上記第１の電極、上記第１の半導体層、その表面に形成されたｎ形の第２の半導体層２Ａ、及びその表面上に形成された第２の電極１１を有する。第１のキャパシタは、上記第１の半導体層１表面に形成され、上記第１の電極、上記第１の半導体層、その表面上に形成された第１の誘電体膜１０Ａ、及びその上に形成され第２の電極と電気的に接続された第３の電極１２を有する。抵抗体は、第１の半導体層上に形成され、第１のダイオードの第２の電極と電気的に接続された第４の電極１４を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
静電気放電（ＥＳＤ：Electro-Static Discharge）保護機能を備えたＥＭＩ（Electro Magnetic Interference）フィルタに関する。
【背景技術】
【０００２】
携帯電話、パソコン、及びデジタル家電などの電子機器では、デジタル回路が用いられる。デジタル回路に流れる高周波電流により、基板パターン、素子間の配線、電子機器間の電源コード等を介して周囲に電磁波が放出される。これにより、同じ電子機器内の他の電子回路に誤動作を生じさせたり、周辺の電子機器にノイズを発生させたり、様々な悪影響がもたらされる。電子機器内の電子回路へノイズによる悪影響が生じないように（イミュニティ対策）するため、ＥＭＩフィルタが用いられる。ＥＭＩフィルタは、小型化及びＥＳＤ保護対策が求められるため、半導体内にダイオードと抵抗体によりローパスフィルタ回路を形成することにより形成される。すなわち、ＥＭＩフィルタは、抵抗とキャパシタにより形成されたローパスフィルタであり、キャパシタの代わりにダイオードのｐ−ｎ接合容量が用いられる。このように半導体で形成されたＥＭＩフィルタは、ダイオードの逆方向降伏により、ＥＳＤ保護機能を有する。ＥＭＩフィルタに求められるＥＳＤ耐量は、国際電気標準会議（ＩＥＣ：International Electrotechnical Commission）により規定された試験規格（ＩＥＣ６１０００−４−２）で、８ｋＶあれば十分である。一方、ダイオードのｐ−ｎ接合容量がＥＭＩフィルタの周波数帯域を決める。設計帯域を実現するために大きな容量が必要な時は、ダイオードの面積を大きくすることとなり、ＥＭＩフィルタが形成された半導体素子の大きさの増大を招く。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１２４４１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＥＭＩフィルタが形成された半導体素子の小型化を図る。
【課題を解決するための手段】
【０００５】
本発明の実施形態のＥＭＩフィルタは、第１のＥＳＤ保護ダイオードと、第１のキャパシタと、抵抗体と、を備える。第１のＥＳＤダイオードは、第１の半導体層中に形成され、第１の電極と、第１の半導体層と、第１の半導体層の第１の表面に形成されたｎ形の第２の半導体層と、第２の半導体層の表面上に電気的に接続するように設けられた第２の電極と、を積層方向に有する。第１のキャパシタは、第１の半導体層表面に形成され、第１の電極と、第１の半導体層と、第１の半導体層の表面上に形成された第１の誘電体膜と、第１の誘電体膜上に形成され第２の電極と電気的に接続された第３の電極と、を積層方向に有する。抵抗体は、第１の半導体層上に形成され、第４の電極と第５の電極とを有する。第４の電極は、抵抗体の一端上に電気的に接続されるように設けられ、かつ第１のＥＳＤ保護ダイオードの第２の電極と電気的に接続される。第５の電極は、一端とは反対側の抵抗体の他端上に電気的に接続されるように設けられる。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係るＥＭＩフィルタの要部模式上面図。
【図２】第１の実施形態に係るＥＭＩフィルタの図１の（ａ）Ａ−Ａ線における要部模式断面図、（ｂ）Ｂ−Ｂ線における要部模式断面図。
【図３】第１の実施形態に係るＥＭＩフィルタの等価回路図。
【図４】第２の実施形態に係るＥＭＩフィルタの図１の（ａ）Ａ−Ａ線における要部模式断面図、（ｂ）Ｂ−Ｂ線における要部模式断面図。
【図５】第２の実施形態に係るＥＭＩフィルタの等価回路図。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態について図を参照しながら説明する。実施例中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。半導体としては、シリコンを一例に説明するが、ＳｉＣやＧａＮなどの化合物半導体にも適用可能である。絶縁膜としては、シリコン酸化膜を一例に説明するが、シリコン窒化膜、シリコン酸窒化膜、アルミナなどの他の絶縁体を用いることも可能である。ｎ形の導電形をｎ＋、ｎ、ｎ−で表記した場合は、この順にｎ形不純物濃度が低いものとする。ｐ形においても同様に、ｐ＋、ｐ、ｐ−の順にｐ形不純物濃度が低いものとする。ＥＳＤ保護ダイオードとは、少なくとも一方向にｐ−ｎ接合による逆方向耐圧（ブレークダウン電圧）を有し、この逆方向耐圧以上の大きさのサージ電圧が印加されたときに、ブレークダウンによりサージ電圧をバイパスするというＥＳＤ保護機能を有するものである。一方向に逆方向耐圧を有するものを、片方向ＥＳＤ保護ダイオードと称し、一方向とその逆の方向とのそれぞれに逆方向耐圧を有するものを双方向ＥＳＤ保護ダイオードと称することとする。
【０００８】
（第１の実施形態）
図１及び図２を用いて、本発明の第１の実施形態に係るＥＭＩフィルタを説明する。図１は、第１の実施形態に係るＥＭＩフィルタの要部模式上面図である。図２は、本実施形態に係るＥＭＩフィルタの図１の（ａ）Ａ−Ａ線における要部模式断面図、（ｂ）Ｂ−Ｂ線における要部模式断面図である。本実施形態に係るＥＭＩフィルタ１００は、ｐ＋形半導体層（第１の半導体層）１、アノード電極（第１の電極）３０、第１のダイオード（第１のＥＳＤ保護ダイオード）Ｄ１、第２のダイオード（第２のＥＳＤ保護ダイオード）Ｄ２、第１のキャパシタＣ１、第２のキャパシタＣ２、及び抵抗体Ｒを備える。ｐ＋形半導体層１は、ｐ形不純物を含むシリコンで形成され、第１の表面と、第１の表面に対向する第２の表面と、を有する。ｐ＋形半導体層１は、後述するように、第１のダイオードＤ１及び第２のダイオードＤ２の共通のアノード層である。アノード電極３０は、ｐ＋形半導体層１の第２の表面に電気的に接続するように板状に形成される。アノード電極３０は、例えば、金、金−錫合金、または金−ゲルマニウム合金等が用いられるが、他の金属材料でも可能である。本実施形態における第１のＥＳＤ保護ダイオードＤ１及び第２のＥＳＤ保護ダイオードＤ２は、積層方向に１つのｐ−ｎ接合を有する片方向ＥＳＤ保護ダイオード（片方向にのみ逆方向耐圧を有するダイオード）である。
【０００９】
第１のｎ＋形カソード層２Ａ（ｎ形の第２の半導体層）が、ｐ＋形半導体層１の第１の表面に選択的に設けられる。第１のｎ＋形カソード層２Ａは、例えば、ｐ＋形半導体層１の第１の表面にｎ形不純物のイオン注入及びその後の熱処理を実施することにより、拡散層として形成されることができる。第１のｎ＋形カソード層２Ａは、後述するように第１のダイオードＤ１のカソード層である。第１のｎ＋形ガードリング層（ｎ形の第３の半導体層）３Ａが、第１のｎ＋形半導体層２Ａの外周端部（縁）に沿って隣接して環状に設けられる。第１のｎ＋形ガードリング層３Ａは、第１のｎ＋形カソード層２Ａよりも、ｐ＋形半導体層１の第１の表面から内部に（深く）延伸して形成される。第１のｎ＋形ガードリング層３Ａは、例えば、第１のｎ＋形カソード層２Ａに外周端部に沿って環状に選択的にｎ形不純物をイオン注入し、その後熱処理を実施することで形成されることができる。
【００１０】
第２のｎ＋形カソード層２Ｂ（ｎ形の第４の半導体層）が、ｐ＋形半導体層１の第１の表面に選択的に設けられる（第１のｎ＋形カソード層２Ａと同様なので図示省略）。第２のｎ＋形カソード層２Ｂは、第１のｎ＋形カソード層２Ａとは、間にｐ＋形半導体層１を介して離間して設けられる。第２のｎ＋形カソード層２Ｂは、第１のｎ＋形カソード層２Ａと同様に、ｐ＋形半導体層１の第１の表面へのｎ形不純物のイオン注入及びその後の熱処理を実施することにより、拡散層として形成されることができる。第２のｎ＋形カソード層２Ｂは、後述するように第２のダイオードＤ２のカソード層である。第２のｎ＋形ガードリング層（ｎ形の第５の半導体層）３Ｂが、第２のｎ＋形カソード層２Ｂの外周端部（縁）に沿って隣接して環状に設けられる。第２のｎ＋形ガードリング層３Ｂは、第１のｎ＋形ガードリング層３Ａと同様に、第２のｎ＋形カソード層２Ｂよりも、ｐ＋形半導体層１の第１の表面から内部に（深く）延伸して形成される。第２のｎ＋形ガードリング層３Ｂは、第１のｎ＋形ガードリング層３Ａと同様に、第２のｎ＋形カソード層２Ｂの外周端部に沿って環状に選択的にｎ形不純物をイオン注入し、その後熱処理を実施することで形成することができる。
【００１１】
第１の絶縁膜４が、ｐ＋形半導体層１の第１の表面上に設けられる。第１の絶縁膜４は、例えば、熱酸化、またはＣＶＤ法により形成されたシリコン酸化膜（ＳｉＯ２）で形成することが可能である。シリコン酸化膜以外にも、シリコン窒化膜（Ｓｉ３Ｎ４）、シリコン酸窒化膜（ＳｉＯＮ）、アルミナ（Ａｌ２Ｏ３）などの他の絶縁体を用いることも可能である。抵抗体Ｒが、所定の抵抗値を有するように、第１の絶縁膜４上に形成される。抵抗体Ｒの抵抗層は、例えば、ポリシリコン５で形成することができ、抵抗値は、抵抗層すなわちポリシリコン５の寸法または、ポリシリコン５中の不純物濃度により所望の値に設定することが可能である。
【００１２】
第２の絶縁膜６が、ポリシリコン５を覆うように第１の絶縁膜４上に設けられる。第２の絶縁膜６は、例えば、シリコン窒化膜（Ｓｉ３Ｎ４）で形成することができるが、第１の絶縁膜と同じ絶縁体の材料とすることも可能である。または、第１の絶縁膜と同様に、シリコン酸化膜、シリコン酸窒化膜、アルミナなどの他の絶縁体を用いることも可能である。第２の絶縁膜６は、第１の開口部７Ａをポリシリコン５の一端上に有する。第１の開口部７Ａには、ポリシリコン５が露出する。第１の抵抗電極１４（第４の電極）が、第１の開口部７Ａ内のポリシリコン５上に形成され、ポリシリコン５の一端と電気的に接続される。抵抗体Ｒは、少なくとも、ポリシリコン５、第１の抵抗電極及び後述の第２の抵抗電極により形成される。
【００１３】
第２の開口部８Ａが、第２の絶縁膜６及び第１の絶縁膜４を貫通して、第１のｎ＋形カソード層２Ａ及び第１のｎ＋形ガードリング層３Ａを露出するように設けられる。第２の開口部８Ａの縁は、第１のｎ＋形ガードリング層３Ａの表面に沿って形成される。第１のカソード電極１１（第２の電極）が、第２の開口部８Ａ内に露出した、第１のｎ＋形カソード層２Ａと第１のｎ＋形ガードリング層３Ａとに電気的に接続するように、第２の開口部８Ａ内の第１のｎ＋形カソード層２Ａ及び第１のｎ＋形ガードリング層３Ａ上に少なくとも形成される。第１のカソード電極１１は、配線パターン１５により第１の抵抗電極１４と電気的に接続される。第１のダイオードＤ１は、アノード電極３０、ｐ＋形半導体層１、第１のｎ＋形カソード層２Ａ、及び第１のカソード電極１１が、ｐ＋形半導体層１の第１の表面に垂直な方向（積層方向）に積層された構造により形成され、ｐ＋形半導体層１中に設けられる。
【００１４】
第３の開口部９Ａが、第２の絶縁膜６及び第１の絶縁膜４を貫通して、ｐ＋形半導体層１の第１の表面を露出するように設けられる。第１の誘電体膜１０Ａが、第３の開口部９Ａ内に露出したｐ＋形半導体層１の第１の表面上に設けられる。第１のキャパシタ電極１２（第３の電極）が、第１の誘電体膜１０Ａの上に設けられる。第１のキャパシタＣ１は、アノード電極３０、ｐ＋形半導体層１、第１の誘電体膜１０、及び第１のキャパシタ電極１２が、ｐ＋形半導体層１の第１の表面に垂直な方向（積層方向）に積層された構造により形成され、ｐ＋形半導体層の第１の表面に形成される。すなわち、第１のキャパシタＣ１は、第１の誘電体膜１０Ａをｐ＋形半導体層（第１の半導体層）１と第１のキャパシタ電極１２とで挟むことによりキャパシタンスを有する。第１のキャパシタ電極１２は、配線パターン１３により、第１のカソード電極１１と電気的に接続される。
【００１５】
ここで、第１の誘電体膜１０Ａは、誘電率が高い高誘電率膜（High-k膜）が望ましく、例えば、窒素添加ハフニウムシリケート膜（ＨｆＳｉＯＮ）を用いることができる。しかしながら、第１及び第２の絶縁膜と同様に、高誘電率膜よりも誘電率が低い、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、アルミナなどの通常の絶縁体を用いることも可能である。後述するように、誘電率が低いことにより、ＥＭＩフィルタの小型化の効果は低減されるが、それでも、ＥＭＩフィルタは十分に小型化される。また、図２（ｂ）中、第１の誘電体膜１０Ａは、第３の開口部９Ａ内のｐ＋型半導体層１の第１の表面上とともに第３の開口部９Ａに隣接する第２の絶縁膜６上に設けられているが、少なくとも、第３の開口部９Ａ内のｐ＋型半導体層１の第１の表面上に形成されていればよい。
【００１６】
第２の絶縁膜６は、さらに、第４の開口部７Ｂをポリシリコン５の前述の一端とは反対側の他の一端上に有する。第４の開口部７Ｂには、第１の開口部７Ａと同様に、ポリシリコン５が露出する。第２の抵抗電極２４（第５の電極）が、第２の開口部７Ｂ内のポリシリコン５上に形成され、ポリシリコン５の他の一端と電気的に接続される。すなわち、抵抗体Ｒは、第１の抵抗電極１４と第２の抵抗電極２４とを両端に有する。第２の抵抗電極２４は第１の端子Ｔ１に電気的に接続され、第１の抵抗電極１４は第２の端子Ｔ２に電気的に接続される。第１の端子Ｔ１は入力端子、第２の端子は出力端子として用いることができるが、逆に用いることも可能である。アノード電極３０は、図示しない第３の端子Ｔ３に電気的に接続される。第３の端子Ｔ３は、接地電位が与えられる。
【００１７】
第５の開口部８Ｂが、第２の絶縁膜６及び第１の絶縁膜４を貫通して、第２のｎ＋形カソード層２Ｂ及び第２のｎ＋形ガードリング層３Ｂを露出するように設けられる（図示省略）。第５の開口部８Ｂの縁は、第２のｎ＋形ガードリング層３Ｂの表面に沿って形成される。第２のカソード電極２１（第６の電極）が、第５の開口部８Ｂ内に露出した、第２のｎ＋形カソード層２Ｂと第２のｎ＋形ガードリング層３Ｂとに電気的に接続するように、第５の開口部８Ｂ内の第２のｎ＋形カソード層２Ｂ及び第２のｎ＋形ガードリング層３Ｂ上に少なくとも形成される。第２のカソード電極２１は、配線パターン２５により第２の抵抗電極２４と電気的に接続される。第２のダイオードＤ２は、アノード電極３０、ｐ＋形半導体層１、第２のｎ＋形カソード層２Ｂ、及び第２のカソード電極２１が、ｐ＋形半導体層１の第１の表面に垂直な方向（積層方向）に積層された構造により形成され、ｐ＋形半導体層１中に設けられる。
【００１８】
第６の開口部９Ｂが、第２の絶縁膜６及び第１の絶縁膜４を貫通して、ｐ＋形半導体層１の第１の表面を露出するように設けられる。第２の誘電体膜１０Ｂが、第６の開口部９Ｂ内に露出したｐ＋形半導体層１の第１の表面上に設けられ。第２のキャパシタ電極２２（第７の電極）が、第２の誘電体膜１０Ｂの上に設けられる。第２のキャパシタＣ２は、アノード電極３０、ｐ＋形半導体層１、第２の誘電体膜１０Ｂ、及び第２のキャパシタ電極２２が、ｐ＋形半導体層１の第１の表面に垂直な方向（積層方向）に積層された構造により形成され、ｐ＋形半導体層１の第１の表面に形成される。すなわち、第２のキャパシタＣ２は、第２の誘電体膜１０Ｂをｐ＋形半導体層１と第２のキャパシタ電極２２とで挟むことによりキャパシタンスを有する。第２のキャパシタ電極１２は、配線パターン２３により、第２のカソード電極と電気的に接続される。
【００１９】
ここで、第２の誘電体膜１０Ｂは、第１の誘電体膜１０Ａと同様に、誘電率が高い高誘電率膜（High-k膜）が望ましく、例えば、窒素添加ハフニウムシリケート膜（ＨｆＳｉＯＮ）を用いることができる。しかしながら、第１及び第２の絶縁膜と同様に、高誘電率膜よりも誘電率が低い、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、アルミナなどの通常の絶縁体を用いることも可能である。後述するように、誘電率が低いことにより、ＥＭＩフィルタの小型化の効果は低減されるが、それでも、ＥＭＩフィルタは十分に小型化される。また、図２（ｂ）中、第２の誘電体膜１０Ｂは、第６の開口部９Ｂ内のｐ＋型半導体層１の第１の表面上とともに第６の開口部９Ｂに隣接する第２の絶縁膜６上に設けられているが、少なくとも、第６の開口部９Ｂ内のｐ＋型半導体層１の第１の表面上に形成されていればよい。
【００２０】
第１のカソード電極１１、第１のキャパシタ電極１２、第１の抵抗電極１４、第２の抵抗電極２４、第２のカソード電極２１、第２のキャパシタ電極２２、及び配線パターン１３、１５、２３、２５は、例えばアルミニウムまたは銅により形成され、同一工程で一体的に形成されることができる。
【００２１】
図３は、本実施形態に係るＥＭＩフィルタ１００の等価回路図である。ＥＭＩフィルタ１００は、第１の端子Ｔ１、第２の端子Ｔ２、及び第３の端子Ｔ３を備える。第１の端子Ｔ１は、入力端子として用いられ、第２の端子２は出力端子として用いられる。これらの端子は、勿論逆に用いることも可能である。端子Ｔ３は、接地電位ＧＮＤ（アース）に接続される。抵抗体Ｒは、その両端が第１の端子Ｔ１と第２の端子Ｔ２に、それぞれ、第２の抵抗電極２４及び第１の抵抗電極１４により電気的に接続される。
【００２２】
第１のダイオードＤ１と第１のキャパシタＣ１は、アノード電極３０を共有し、それぞれの一端が第３の端子Ｔ３に電気的に接続される。第１のダイオードＤ１の他端は、第１のカソード電極１１により第２の端子Ｔ２に電気的に接続される。第１のキャパシタＣ１の他端は、第１のキャパシタ電極１２により第２の端子Ｔ２に電気的に接続される。これにより、第２の端子Ｔ２と第３の端子Ｔ３との間に、第１のダイオードＤ１と第１のキャパシタＣ１とは、並列に電気的に接続される。
【００２３】
第２のダイオードＤ２と第２のキャパシタＣ２は、アノード電極３０を共有し（第１のダイオードＤ１と第１のキャパシタＣ１とも共有）、それぞれの一端が第３の端子Ｔ３に電気的に接続される。第２のダイオードＤ２の他端は、第２のカソード電極２１により第１の端子Ｔ１に電気的に接続される。第２のキャパシタＣ２の他端は、第２のキャパシタ電極２２により第１の端子Ｔ１に電気的に接続される。これにより、第１の端子Ｔ１と第３の端子Ｔ３との間に、第２のダイオードＤ２と第２のキャパシタＣ２とは、並列に電気的に接続される。
【００２４】
上記のように電気的に接続されることで、ＥＭＩフィルタ１００は、抵抗と、抵抗の両端に接続されたキャパシタと、により構成されたπ型のローパスフィルタを有する。以下、本実施形態に係るＥＭＩフィルタ１００の動作と特徴を説明する。
【００２５】
ＥＭＩフィルタ１００の第１の端子Ｔ１を入力端子に、第２の端子Ｔ２を出力端子に用いることで、ローパスフィルタとして機能する。ＥＭＩフィルタ１００は、第１の端子Ｔ１から入力された入力信号の高調波成分を除去して、第２の端子Ｔ２から出力信号を出力する。ローパスフィルタの遮断周波数（カットオフ周波数）は、抵抗とキャパシタの積により決まる。本実施形態に係るＥＭＩフィルタ１００は、ローパスフィルタのキャパシタとして、第１のダイオードＤ１と第１のキャパシタＣ１との並列構造及び第２のダイオードＤ２と第２のキャパシタＣ２との並列構造を有している。すなわち、第１及び第２の両ダイオードのｐ−ｎ接合によるキャパシタンスとこれらにそれぞれ並列接続される第１及び第２のキャパシタのキャパシタンスとの和で、ローパスフィルタのキャパシタンスを構成している。また、ＥＭＩフィルタ１００は、第１及び第２のダイオードをキャパシタの一部に用いることで、第１の端子Ｔ１に入ったサージ電圧を、第１及び第２のダイオードを介して第３の端子Ｔ３にバイパスするＥＳＤ保護機能を備える。第１のダイオードＤ１及び第２のダイオードＤ２は、それぞれ、第１のＥＳＤ保護ダイオード及び第２のＥＳＤ保護ダイオードである。
【００２６】
第１の端子に負のサージ電圧が印加されると、第１及び第２のダイオードＤ１、Ｄ２は順バイアス状態となり、順方向動作電圧以上の大きさの負のサージ電圧は第３の端子にバイパスされる。また、第１の端子に正のサージ電圧が印加されると、第１及び第２のダイオードＤ１、Ｄ２は逆バイアス状態となる。第１及び第２のダイオードＤ１、Ｄ２の逆方向耐圧（ブレークダウン電圧）を超える大きさの正のサージ電圧が第１の端子Ｔ１に印加されると、第３の端子にバイパスされる。このように、第１及び第２のダイオードＤ１、Ｄ２は、片方向に耐圧を有するＥＳＤ保護ダイオードとして動作する。第１のＥＳＤ保護ダイオード及び第２のＥＳＤ保護ダイオードの耐圧は、それぞれ、第１のダイオードＤ１及び第２のダイオードＤ２の逆方向耐圧（ブレークダウン電圧）である。このＥＳＤ保護ダイオードの耐圧は、求められるＥＳＤ保護ダイオードの仕様に応じて設定されるものであり、耐圧が大きいほど、ＥＭＩフィルタの第２の端子Ｔ２から出力される信号の電圧が大きくなる。
【００２７】
ここで、ＥＭＩフィルタ１００と同じ抵抗体Ｒを有し、第１及び第２のダイオードだけでキャパシタを構成した比較例のＥＭＩフィルタを考える。すなわち、本実施形態に係るＥＭＩフィルタ１００において、第１のキャパシタＣ１及び第２のキャパシタＣ２を有さないＥＭＩフィルタ１０１を考える（図示省略）。比較例のフィルタ１０１では、本実施形態に係るＥＭＩフィルタ１００と比べて、第１及び第２のダイオードＤ１、Ｄ２のｐ−ｎ接合によるキャパシタンスが、第１及び第２のキャパシタＣ１、Ｃ２のキャパシタンスの分だけ大きくなる必要がある。
【００２８】
ローパスフィルタとして、抵抗値が１００Ωでキャパシタンスが２０ｐＦの場合を一例に説明する。比較例に係るＥＭＩフィルタ１０１では、第１及び第２のそれぞれのダイオードが２０ｐＦのキャパシタンスを有するように同じ面積のダイオードを設けたところ、ＩＥＣ６１０００−４−２規格におけるＥＳＤ耐量がそれぞれ２５ｋＶであった。このときの、比較例に係るＥＭＩフィルタ１０１の各ダイオードの面積は、１３５μｍ×２００μｍ＝２７０００μｍ２であった。一般にＥＭＩフィルタでは、ＥＳＤ耐量は８ｋＶあれば十分であるので、上記ＥＳＤ耐量は、マージンが十分にありすぎる。
【００２９】
これに対して、本実施形態に係るＥＭＩフィルタ１００では、第１及び第２のダイオードＤ１、Ｄ２のＥＳＤ耐量が必要な８ｋＶになるように、第１及び第２のダイオードＤ１、Ｄ２の面積を比較例に係るＥＭＩフィルタ１０１のダイオードの１／３（＝９０００μｍ２）とした。それぞれのダイオードのキャパシタンスが２０ｐＦ×２／３の量だけ減少するので、第１のキャパシタＣ１及び第２のキャパシタＣ２がそれぞれこのキャパシタンスを有するように形成した。並行平板キャパシタのキャパシタンスＣは、比誘電率をεＳ、真空の誘電率をε０、誘電体の面積をＳ、誘電体の厚さをｄとすれば、
Ｃ＝εＳ・ε０・Ｓ／ｄ ・・・（１）
と表される。第１及び第２のキャパシタＣ１、Ｃ２は、高誘電率のＨｆＳｉＯＮにより構成されている。ＨｆＳｉＯＮの非誘電率は約１２、真空の誘電率は８．８×１０−１２とし、ＨｆＳｉＯＮの厚さが３ｎｍで形成されれば、第１のキャパシタＣ１及び第２のキャパシタＣ２の面積は、それぞれ、（１）式より、約３８０μｍ２となる。すなわち、ＥＭＩフィルタ１００では、第１のダイオードＤ１の面積と第１のキャパシタＣ１の面積の和は、約９０００μｍ２＋約３８０μｍ２であり、これは、比較例の第１のダイオードの面積（約２７０００μｍ２）の約３５％である。従って、ＥＭＩフィルタを構成するキャパシタの占める面積（比較例に係るＥＭＩフィルタ１０１ではダイオードが占める面積、本実施形態に係るＥＭＩフィルタ１００ではダイオードとこれに並列接続するキャパシタとが占める面積）で比較して、本実施形態に係るＥＭＩフィルタ１００の大きさは、比較例に係るＥＭＩフィルタ１０１の大きさの約３５％に小型化が可能である。実際には、抵抗体Ｒの占める面積と、その他の領域の面積があるので、ここまで小型化されないが、小型化の指標にはなる。
【００３０】
なお上記は、第１及び第２のキャパシタを構成する第１及び第２の誘電体膜１０Ａ、１０Ｂが、ＨｆＳｉＯＮの場合で説明した。第１及び第２の誘電体膜１０Ａ、１０Ｂが、例えばＳｉ３Ｎ４（比誘電率：７．５とした場合）の場合は、本実施形態に係るＥＭＩフィルタ１００のキャパシタの占める面積は、比較例に係るＥＭＩフィルタ１０１のキャパシタの占める面積の約３６％であり、ＨｆＳｉＯＮの場合とほぼ同様に小型化が達成可能である。また、ＳｉＯ２（比誘電率：３．９）の場合は、約３８％に小型化が可能である。
【００３１】
以上示したように、第１及び第２のキャパシタを構成する第１及び第２の誘電体膜の誘電率が高い方が、ＥＭＩフィルタ１００を小型化する際に有利である。しかしながら、誘電率が低い誘電体膜でも十分に小型化の効果が得られる。すなわち、本実施形態に示したように、抵抗部とキャパシタ部で構成されるＥＭＩフィルタを形成する際に、キャパシタ部を、半導体層中に形成されたＥＳＤ保護ダイオードと半導体層の表面に形成されたキャパシタとが並列に接続された構造で形成することによって、フィルタ特性を維持しつつＥＳＤ保護機能を備えたＥＭＩフィルタの小型化が実現可能である。
【００３２】
なお、上記誘電体膜の材料、厚さ、面積は、一例であり、フィルタ特性に応じて変更可能であることは勿論のことである。また、第１及び第２の誘電体膜の厚さは、第１及び第２のキャパシタ電極とｐ＋型半導体層１との間に、十分なキャパシタンスを有する必要から、第１の絶縁膜の厚さと比べて十分薄い必要がある。一方、第１の絶縁膜は、ｐ＋型半導体層との間にキャパシタンスを有することは望ましくないので、第１及び第２の誘電体膜と比べて十分厚くする必要がある。以後説明する実施形態においても同様である。
【００３３】
また、第１の絶縁膜４と第１及び第２の誘電体膜１０Ａ、１０Ｂとが、同じ材料を用いて設けられる場合は、第２の絶縁膜６及び第１の絶縁膜４を貫通する第３及び第６の開口部９Ａ、９Ｂを形成する代わりに、第２の絶縁膜６を貫通し第１の絶縁膜４中に達し、第１の絶縁膜４を所定の膜厚だけ残すリセスを形成してもよい。ここで、リセス内に所定の膜厚に薄くされた絶縁膜４上に、第１及び第２のキャパシタ電極を形成することで、これらのキャパシタ電極とｐ＋型半導体層１との間に挟まれ所定の膜厚に薄くされた絶縁膜４の部分が、前述の第１のキャパシタ及び第２のキャパシタとして機能するようにしてもよい。ここで、第１の絶縁膜４の所定の膜厚とは、第１及び第２のキャパシタ電極とｐ＋形半導体層１との間にキャパシタンスを有するのに十分薄い膜厚である。例えば、数ｎｍ〜数十ｎｍ程度である。なお、ＥＭＩフィルタ１００において、第３及び第６の開口部９Ａ、９Ｂ内のｐ＋型半導体層１上に設けられた第１及び第２の絶縁膜１０Ａ、１０Ｂを第１の絶縁膜４と同じ絶縁体または誘電体材料とした場合は、構造的には、第２の絶縁膜６を貫通し第１の絶縁膜４中に達する上記リセスを形成した場合のＥＭＩフィルタと同じ構造である。以後説明する実施形態においても同様である。
【００３４】
本実施形態のＥＭＩフィルタ１００は、抵抗と抵抗の両端に接続されたキャパシタとにより構成されたπ型のローパスフィルタである場合で説明した。しかしながら、本実施形態のＥＭＩフィルタ１００中の、第１のダイオードＤ１及び第１のキャパシタＣ１を有しない構造、または、第２のダイオードＤ２及び第２のキャパシタＣ２を有しない構造である、Γ型のローパスフィルタを備えるＥＭＩフィルタにおいても、同様に本実施形態に係る効果を得ることが可能であることは勿論である。さらに、これらΓ型のローパスフィルタを第１の端子Ｔ１と第２の端子Ｔ２との間に多段に接続した構造のＥＭＩフィルタに対しても、同様の効果が得られる。以後説明する実施形態においても同様である。
【００３５】
また、上記ＥＭＩフィルタ１００は、さらに、第１の端子及び第２の端子としてリードを有し、第３の端子としてベッドを有していてもよい。この場合、ｐ＋形半導体層１は、アノード電極３０を介してベッド上に搭載され、ベッドと電気的に接続される。抵抗体Ｒの第１の抵抗電極が、第２の端子となる第２のリードに電気的に接続される。抵抗体Ｒの第２の抵抗電極が、第１の抵抗端子となる第１のリードに電気的に接続される。第１及び第２の抵抗電極と第２及び第１のリードとのそれぞれの間の電気的接続は、ボンディングワイヤを介して実施されてもよく、アルミニウムまたは銅で形成された短冊状のストラップを介して実施されてもよい。以後説明する実施形態においても同様である。
【００３６】
（第２の実施形態）
次に、本発明の第２の実施形態に係るＥＭＩフィルタ２００を図４及び図５を用いて説明する。第２の実施形態に係るＥＭＩフィルタ２００の要部模式上面図は図１と同様である。図４は、第２の実施形態に係るＥＭＩフィルタの図１の（ａ）Ａ−Ａ線における要部模式断面図、及び（ｂ）Ｂ−Ｂ線における要部模式断面図である。図５は、第２の実施形態に係るＥＭＩフィルタの等価回路図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号又は記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
【００３７】
図４（ａ）及び（ｂ）に示したように、本実施形態に係るＥＭＩフィルタ２００は、第１の実施形態に係るＥＭＩフィルタ１００において、ｐ＋形アノード層１の代わりにｎ＋形カソード層４１を第１の半導体層として用い、ｎ＋形カソード層４１と第１のｎ＋形カソード層２Ａとの間に第１のｐ＋形アノード層（第１のｐ形ウェル層）４２Ａが設けられる。すなわち、第１のｎ＋形カソード層２Ａが、第１のｐ＋形アノード層４２Ａを介してｎ＋形カソード層４１（第１の半導体層）の第１の表面に形成される。第１のｐ＋形アノード層（第１のｐ形ウェル層）４２Ａは、例えば、ｎ＋形カソード層４１（第１の半導体層）の第１の表面にｐ形不純物のイオン注入及びその後の熱処理の実施により形成される。その後、第１のｎ＋形カソード層２Ａが、第１のｐ＋形アノード層（第１のｐ形ウェル層）４２Ａの表面にｎ形不純物のイオン注入及びその後の熱処理の実施により形成される。これにより、ｎ＋形カソード層（第１の半導体層）４１中に、第１のｎ＋形カソード層２Ａ（第２の半導体層）と第１のｐ＋形アノード層（第１のｐ形ウェル層）４２Ａとから構成された第１のダイオードＤ１と、第１のｐ＋形アノード層（第１のｐ形ウェル層）４２Ａとｎ＋形カソード層（第１の半導体層）４１とから構成された第３のダイオードＤ３が形成される。第１のダイオードＤ１と第３のダイオードＤ３とは、互いに逆向きに積層方向に直列接続されることにより、第１の双方向ＥＳＤ保護ダイオード（第１のＥＳＤ保護ダイオード）を構成する。
【００３８】
詳細な説明及び図示は省略するが、同様に、ｎ＋形カソード層４１と第２のｎ＋形カソード層２Ｂとの間に第２のｐ＋形アノード層（第２のｐ形ウェル層）４２Ｂが設けられる。すなわち、第２のｎ＋形カソード層２Ｂが、第２のｐ＋形アノード層（第２のｐ形ウェル層）４２Ｂを介してｎ＋形カソード層４１（第１の半導体層）の第１の表面に形成される。第２のｐ＋形アノード層（第２のｐ形ウェル層）４２Ｂは、例えば、ｎ＋形カソード層４１（第１の半導体層）の第１の表面にｐ形不純物のイオン注入及びその後の熱処理の実施により形成される。その後、第２のｎ＋形カソード層２Ｂが、第２のｐ＋形アノード層（第２のｐ形ウェル層）４２Ｂの表面にｎ形不純物のイオン注入及びその後の熱処理の実施により形成される。これにより、ｎ＋形カソード層（第１の半導体層）４１中に、第２のｎ＋形カソード層２Ｂ（第４の半導体層）と第２のｐ＋形アノード層（第２のｐ形ウェル層）４２Ｂとから構成された第２のダイオードＤ２と、第２のｐ＋形アノード層（第２のｐ形ウェル層）４２Ｂとｎ＋形カソード層（第１の半導体層）４１とから構成された第４のダイオードＤ４が形成される。第２のダイオードＤ２と第４のダイオードＤ４とは、互いに逆向きに積層方向に直列接続されることにより、第２の双方向ＥＳＤ保護ダイオード（第２のＥＳＤ保護ダイオード）を形成する。
【００３９】
図５に本実施形態に係るＥＭＩフィルタ２００の等価回路図を示す。第１の実施形態に係るＥＭＩフィルタ１００では、第１のＥＳＤ保護ダイオードは、第１のダイオードＤ１により構成され、第２のＥＳＤ保護ダイオードは、第２のダイオードＤ２により構成されている。これにより、第１の実施形態に係るＥＭＩフィルタ１００は、正のサージ電圧に対して耐圧を有するＥＳＤ保護機能を備えている。これに対して、本実施形態に係るＥＭＩフィルタ２００では、上記構成により、第１のＥＳＤ保護ダイオードは、第１のダイオードＤ１とこれに逆向きに直列接続された第３のダイオードＤ３により構成された双方向ＥＳＤ保護ダイオードであり、第２のＥＳＤ保護ダイオードは、第２のダイオードＤ２とこれに逆向きに直列接続された第４のダイオードＤ４とにより構成された双方向ＥＳＤ保護ダイオードである。すなわち、第１及び第２のＥＳＤ保護ダイオードは、それぞれ、積層方向にｎ−ｐ−ｎ接合を有する双方向ＥＳＤ保護ダイオードである。
【００４０】
これにより、本実施形態に係るＥＭＩフィルタ２００は、正のサージ電圧及び負のサージ電圧に対しても、それぞれ耐圧を有する双方向ＥＳＤ保護機能を備える。第１の端子Ｔ１に印加された正のサージ電圧に対しては、第１のダイオードＤ１及び第２のダイオードＤ２の逆方向耐圧（ブレークダウン電圧）を超える大きさのサージ電圧が、第１のＥＳＤダイオード及び第２のＥＳＤ保護ダイオードにより第３の端子にバイパスされる。第１の端子Ｔ１に印加された負のサージ電圧に対しては、第３のダイオードＤ３及び第４のダイオードＤ４の逆方向耐圧（ブレークダウン電圧）を超える大きさのサージ電圧が、第１のＥＳＤ保護ダイオード及び第２のＥＳＤ保護ダイオードにより第３の端子にバイパスされる。本実施形態のように、第１のＥＳＤ保護ダイオード及び第２のＥＳＤ保護ダイオードが双方向ＥＳＤ保護ダイオードである場合は、正のサージ電圧に対する耐圧は、第１のダイオードＤ１及び第２のダイオードＤ２の耐圧できまり、負のサージ電圧に対する耐圧は、第３のダイオードＤ３及び第４のダイオードＤ４の耐圧できまる。これらの耐圧は、第１のＥＳＤ保護ダイオード及び第２のＥＳＤ保護ダイオードに求められる仕様に応じて適宜設定されればよい。
【００４１】
本実施形態に係るＥＭＩフィルタ２００においても、第１の実施形態に係るＥＭＩフィルタ１００と同様に、第１及び第２のＥＳＤ保護ダイオードのそれぞれに、第１のキャパシタＣ１及び第２のキャパシタＣ２が並列接続されることにより、ＥＭＩフィルタ２００のキャパシタ部を構成する。このため、第１の実施形態と同様に、フィルタ特性を維持しつつ、ＥＳＤ保護機能を備えたＥＭＩフィルタの小型化が実現可能である。
【００４２】
以上説明した実施例においては、第１のＥＳＤ保護ダイオード及び第２のＥＳＤ保護ダイオードが、片方向に耐圧を有するＥＳＤ保護ダイオードの例と双方向に耐圧を有する双方向ＥＳＤ保護ダイオードの例で説明された。本発明の効果はこれらに限定されることなく、第１のＥＳＤ保護ダイオード及び第２の保護ダイオードは、少なくとも一方向に所定の耐圧以上の電圧が印加されたときにオン状態の動作をすればい。すなわち、第１のＥＳＤ保護ダイオード及び第２のＥＳＤ保護ダイオードは、１つのｐ−ｎ接合、１つのｎ−ｐ−ｎ接合（または、ｐ−ｎ−ｐ接合）、または、複数のｐ−ｎ接合を有する片方向または双方向のツェナーダイオードであればよい。
【００４３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４４】
１、４１ ｐ＋形アノード層
２Ａ、２Ｂ、４２Ａ、４２Ｂ ｎ＋形カソード層
３Ａ、３Ｂ ｎ＋形ガードリング層
４ ＳｉＯ２
５ ポリシリコン
６ Ｓｉ３Ｎ４
７Ａ、７Ｂ、８Ａ、８Ｂ、９Ａ、９Ｂ 開口部
１０Ａ、１０Ｂ ＨｆＳｉＯＮ
１１、２１ カソード電極
１２、２２ キャパシタ電極
１３、１５、２３、２５ 配線パターン
１４、２４ 抵抗電極
３０ アノード電極
１００ ＥＭＩフィルタ
Ｃ１、Ｃ２ キャパシタ
Ｄ１、Ｄ２ ダイオード
Ｒ 抵抗
Ｔ１ 入力端子
Ｔ２ 出力端子
Ｔ３ 接地端子
ＧＮＤ 接地
【技術分野】
【０００１】
静電気放電（ＥＳＤ：Electro-Static Discharge）保護機能を備えたＥＭＩ（Electro Magnetic Interference）フィルタに関する。
【背景技術】
【０００２】
携帯電話、パソコン、及びデジタル家電などの電子機器では、デジタル回路が用いられる。デジタル回路に流れる高周波電流により、基板パターン、素子間の配線、電子機器間の電源コード等を介して周囲に電磁波が放出される。これにより、同じ電子機器内の他の電子回路に誤動作を生じさせたり、周辺の電子機器にノイズを発生させたり、様々な悪影響がもたらされる。電子機器内の電子回路へノイズによる悪影響が生じないように（イミュニティ対策）するため、ＥＭＩフィルタが用いられる。ＥＭＩフィルタは、小型化及びＥＳＤ保護対策が求められるため、半導体内にダイオードと抵抗体によりローパスフィルタ回路を形成することにより形成される。すなわち、ＥＭＩフィルタは、抵抗とキャパシタにより形成されたローパスフィルタであり、キャパシタの代わりにダイオードのｐ−ｎ接合容量が用いられる。このように半導体で形成されたＥＭＩフィルタは、ダイオードの逆方向降伏により、ＥＳＤ保護機能を有する。ＥＭＩフィルタに求められるＥＳＤ耐量は、国際電気標準会議（ＩＥＣ：International Electrotechnical Commission）により規定された試験規格（ＩＥＣ６１０００−４−２）で、８ｋＶあれば十分である。一方、ダイオードのｐ−ｎ接合容量がＥＭＩフィルタの周波数帯域を決める。設計帯域を実現するために大きな容量が必要な時は、ダイオードの面積を大きくすることとなり、ＥＭＩフィルタが形成された半導体素子の大きさの増大を招く。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１２４４１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＥＭＩフィルタが形成された半導体素子の小型化を図る。
【課題を解決するための手段】
【０００５】
本発明の実施形態のＥＭＩフィルタは、第１のＥＳＤ保護ダイオードと、第１のキャパシタと、抵抗体と、を備える。第１のＥＳＤダイオードは、第１の半導体層中に形成され、第１の電極と、第１の半導体層と、第１の半導体層の第１の表面に形成されたｎ形の第２の半導体層と、第２の半導体層の表面上に電気的に接続するように設けられた第２の電極と、を積層方向に有する。第１のキャパシタは、第１の半導体層表面に形成され、第１の電極と、第１の半導体層と、第１の半導体層の表面上に形成された第１の誘電体膜と、第１の誘電体膜上に形成され第２の電極と電気的に接続された第３の電極と、を積層方向に有する。抵抗体は、第１の半導体層上に形成され、第４の電極と第５の電極とを有する。第４の電極は、抵抗体の一端上に電気的に接続されるように設けられ、かつ第１のＥＳＤ保護ダイオードの第２の電極と電気的に接続される。第５の電極は、一端とは反対側の抵抗体の他端上に電気的に接続されるように設けられる。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係るＥＭＩフィルタの要部模式上面図。
【図２】第１の実施形態に係るＥＭＩフィルタの図１の（ａ）Ａ−Ａ線における要部模式断面図、（ｂ）Ｂ−Ｂ線における要部模式断面図。
【図３】第１の実施形態に係るＥＭＩフィルタの等価回路図。
【図４】第２の実施形態に係るＥＭＩフィルタの図１の（ａ）Ａ−Ａ線における要部模式断面図、（ｂ）Ｂ−Ｂ線における要部模式断面図。
【図５】第２の実施形態に係るＥＭＩフィルタの等価回路図。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態について図を参照しながら説明する。実施例中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。半導体としては、シリコンを一例に説明するが、ＳｉＣやＧａＮなどの化合物半導体にも適用可能である。絶縁膜としては、シリコン酸化膜を一例に説明するが、シリコン窒化膜、シリコン酸窒化膜、アルミナなどの他の絶縁体を用いることも可能である。ｎ形の導電形をｎ＋、ｎ、ｎ−で表記した場合は、この順にｎ形不純物濃度が低いものとする。ｐ形においても同様に、ｐ＋、ｐ、ｐ−の順にｐ形不純物濃度が低いものとする。ＥＳＤ保護ダイオードとは、少なくとも一方向にｐ−ｎ接合による逆方向耐圧（ブレークダウン電圧）を有し、この逆方向耐圧以上の大きさのサージ電圧が印加されたときに、ブレークダウンによりサージ電圧をバイパスするというＥＳＤ保護機能を有するものである。一方向に逆方向耐圧を有するものを、片方向ＥＳＤ保護ダイオードと称し、一方向とその逆の方向とのそれぞれに逆方向耐圧を有するものを双方向ＥＳＤ保護ダイオードと称することとする。
【０００８】
（第１の実施形態）
図１及び図２を用いて、本発明の第１の実施形態に係るＥＭＩフィルタを説明する。図１は、第１の実施形態に係るＥＭＩフィルタの要部模式上面図である。図２は、本実施形態に係るＥＭＩフィルタの図１の（ａ）Ａ−Ａ線における要部模式断面図、（ｂ）Ｂ−Ｂ線における要部模式断面図である。本実施形態に係るＥＭＩフィルタ１００は、ｐ＋形半導体層（第１の半導体層）１、アノード電極（第１の電極）３０、第１のダイオード（第１のＥＳＤ保護ダイオード）Ｄ１、第２のダイオード（第２のＥＳＤ保護ダイオード）Ｄ２、第１のキャパシタＣ１、第２のキャパシタＣ２、及び抵抗体Ｒを備える。ｐ＋形半導体層１は、ｐ形不純物を含むシリコンで形成され、第１の表面と、第１の表面に対向する第２の表面と、を有する。ｐ＋形半導体層１は、後述するように、第１のダイオードＤ１及び第２のダイオードＤ２の共通のアノード層である。アノード電極３０は、ｐ＋形半導体層１の第２の表面に電気的に接続するように板状に形成される。アノード電極３０は、例えば、金、金−錫合金、または金−ゲルマニウム合金等が用いられるが、他の金属材料でも可能である。本実施形態における第１のＥＳＤ保護ダイオードＤ１及び第２のＥＳＤ保護ダイオードＤ２は、積層方向に１つのｐ−ｎ接合を有する片方向ＥＳＤ保護ダイオード（片方向にのみ逆方向耐圧を有するダイオード）である。
【０００９】
第１のｎ＋形カソード層２Ａ（ｎ形の第２の半導体層）が、ｐ＋形半導体層１の第１の表面に選択的に設けられる。第１のｎ＋形カソード層２Ａは、例えば、ｐ＋形半導体層１の第１の表面にｎ形不純物のイオン注入及びその後の熱処理を実施することにより、拡散層として形成されることができる。第１のｎ＋形カソード層２Ａは、後述するように第１のダイオードＤ１のカソード層である。第１のｎ＋形ガードリング層（ｎ形の第３の半導体層）３Ａが、第１のｎ＋形半導体層２Ａの外周端部（縁）に沿って隣接して環状に設けられる。第１のｎ＋形ガードリング層３Ａは、第１のｎ＋形カソード層２Ａよりも、ｐ＋形半導体層１の第１の表面から内部に（深く）延伸して形成される。第１のｎ＋形ガードリング層３Ａは、例えば、第１のｎ＋形カソード層２Ａに外周端部に沿って環状に選択的にｎ形不純物をイオン注入し、その後熱処理を実施することで形成されることができる。
【００１０】
第２のｎ＋形カソード層２Ｂ（ｎ形の第４の半導体層）が、ｐ＋形半導体層１の第１の表面に選択的に設けられる（第１のｎ＋形カソード層２Ａと同様なので図示省略）。第２のｎ＋形カソード層２Ｂは、第１のｎ＋形カソード層２Ａとは、間にｐ＋形半導体層１を介して離間して設けられる。第２のｎ＋形カソード層２Ｂは、第１のｎ＋形カソード層２Ａと同様に、ｐ＋形半導体層１の第１の表面へのｎ形不純物のイオン注入及びその後の熱処理を実施することにより、拡散層として形成されることができる。第２のｎ＋形カソード層２Ｂは、後述するように第２のダイオードＤ２のカソード層である。第２のｎ＋形ガードリング層（ｎ形の第５の半導体層）３Ｂが、第２のｎ＋形カソード層２Ｂの外周端部（縁）に沿って隣接して環状に設けられる。第２のｎ＋形ガードリング層３Ｂは、第１のｎ＋形ガードリング層３Ａと同様に、第２のｎ＋形カソード層２Ｂよりも、ｐ＋形半導体層１の第１の表面から内部に（深く）延伸して形成される。第２のｎ＋形ガードリング層３Ｂは、第１のｎ＋形ガードリング層３Ａと同様に、第２のｎ＋形カソード層２Ｂの外周端部に沿って環状に選択的にｎ形不純物をイオン注入し、その後熱処理を実施することで形成することができる。
【００１１】
第１の絶縁膜４が、ｐ＋形半導体層１の第１の表面上に設けられる。第１の絶縁膜４は、例えば、熱酸化、またはＣＶＤ法により形成されたシリコン酸化膜（ＳｉＯ２）で形成することが可能である。シリコン酸化膜以外にも、シリコン窒化膜（Ｓｉ３Ｎ４）、シリコン酸窒化膜（ＳｉＯＮ）、アルミナ（Ａｌ２Ｏ３）などの他の絶縁体を用いることも可能である。抵抗体Ｒが、所定の抵抗値を有するように、第１の絶縁膜４上に形成される。抵抗体Ｒの抵抗層は、例えば、ポリシリコン５で形成することができ、抵抗値は、抵抗層すなわちポリシリコン５の寸法または、ポリシリコン５中の不純物濃度により所望の値に設定することが可能である。
【００１２】
第２の絶縁膜６が、ポリシリコン５を覆うように第１の絶縁膜４上に設けられる。第２の絶縁膜６は、例えば、シリコン窒化膜（Ｓｉ３Ｎ４）で形成することができるが、第１の絶縁膜と同じ絶縁体の材料とすることも可能である。または、第１の絶縁膜と同様に、シリコン酸化膜、シリコン酸窒化膜、アルミナなどの他の絶縁体を用いることも可能である。第２の絶縁膜６は、第１の開口部７Ａをポリシリコン５の一端上に有する。第１の開口部７Ａには、ポリシリコン５が露出する。第１の抵抗電極１４（第４の電極）が、第１の開口部７Ａ内のポリシリコン５上に形成され、ポリシリコン５の一端と電気的に接続される。抵抗体Ｒは、少なくとも、ポリシリコン５、第１の抵抗電極及び後述の第２の抵抗電極により形成される。
【００１３】
第２の開口部８Ａが、第２の絶縁膜６及び第１の絶縁膜４を貫通して、第１のｎ＋形カソード層２Ａ及び第１のｎ＋形ガードリング層３Ａを露出するように設けられる。第２の開口部８Ａの縁は、第１のｎ＋形ガードリング層３Ａの表面に沿って形成される。第１のカソード電極１１（第２の電極）が、第２の開口部８Ａ内に露出した、第１のｎ＋形カソード層２Ａと第１のｎ＋形ガードリング層３Ａとに電気的に接続するように、第２の開口部８Ａ内の第１のｎ＋形カソード層２Ａ及び第１のｎ＋形ガードリング層３Ａ上に少なくとも形成される。第１のカソード電極１１は、配線パターン１５により第１の抵抗電極１４と電気的に接続される。第１のダイオードＤ１は、アノード電極３０、ｐ＋形半導体層１、第１のｎ＋形カソード層２Ａ、及び第１のカソード電極１１が、ｐ＋形半導体層１の第１の表面に垂直な方向（積層方向）に積層された構造により形成され、ｐ＋形半導体層１中に設けられる。
【００１４】
第３の開口部９Ａが、第２の絶縁膜６及び第１の絶縁膜４を貫通して、ｐ＋形半導体層１の第１の表面を露出するように設けられる。第１の誘電体膜１０Ａが、第３の開口部９Ａ内に露出したｐ＋形半導体層１の第１の表面上に設けられる。第１のキャパシタ電極１２（第３の電極）が、第１の誘電体膜１０Ａの上に設けられる。第１のキャパシタＣ１は、アノード電極３０、ｐ＋形半導体層１、第１の誘電体膜１０、及び第１のキャパシタ電極１２が、ｐ＋形半導体層１の第１の表面に垂直な方向（積層方向）に積層された構造により形成され、ｐ＋形半導体層の第１の表面に形成される。すなわち、第１のキャパシタＣ１は、第１の誘電体膜１０Ａをｐ＋形半導体層（第１の半導体層）１と第１のキャパシタ電極１２とで挟むことによりキャパシタンスを有する。第１のキャパシタ電極１２は、配線パターン１３により、第１のカソード電極１１と電気的に接続される。
【００１５】
ここで、第１の誘電体膜１０Ａは、誘電率が高い高誘電率膜（High-k膜）が望ましく、例えば、窒素添加ハフニウムシリケート膜（ＨｆＳｉＯＮ）を用いることができる。しかしながら、第１及び第２の絶縁膜と同様に、高誘電率膜よりも誘電率が低い、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、アルミナなどの通常の絶縁体を用いることも可能である。後述するように、誘電率が低いことにより、ＥＭＩフィルタの小型化の効果は低減されるが、それでも、ＥＭＩフィルタは十分に小型化される。また、図２（ｂ）中、第１の誘電体膜１０Ａは、第３の開口部９Ａ内のｐ＋型半導体層１の第１の表面上とともに第３の開口部９Ａに隣接する第２の絶縁膜６上に設けられているが、少なくとも、第３の開口部９Ａ内のｐ＋型半導体層１の第１の表面上に形成されていればよい。
【００１６】
第２の絶縁膜６は、さらに、第４の開口部７Ｂをポリシリコン５の前述の一端とは反対側の他の一端上に有する。第４の開口部７Ｂには、第１の開口部７Ａと同様に、ポリシリコン５が露出する。第２の抵抗電極２４（第５の電極）が、第２の開口部７Ｂ内のポリシリコン５上に形成され、ポリシリコン５の他の一端と電気的に接続される。すなわち、抵抗体Ｒは、第１の抵抗電極１４と第２の抵抗電極２４とを両端に有する。第２の抵抗電極２４は第１の端子Ｔ１に電気的に接続され、第１の抵抗電極１４は第２の端子Ｔ２に電気的に接続される。第１の端子Ｔ１は入力端子、第２の端子は出力端子として用いることができるが、逆に用いることも可能である。アノード電極３０は、図示しない第３の端子Ｔ３に電気的に接続される。第３の端子Ｔ３は、接地電位が与えられる。
【００１７】
第５の開口部８Ｂが、第２の絶縁膜６及び第１の絶縁膜４を貫通して、第２のｎ＋形カソード層２Ｂ及び第２のｎ＋形ガードリング層３Ｂを露出するように設けられる（図示省略）。第５の開口部８Ｂの縁は、第２のｎ＋形ガードリング層３Ｂの表面に沿って形成される。第２のカソード電極２１（第６の電極）が、第５の開口部８Ｂ内に露出した、第２のｎ＋形カソード層２Ｂと第２のｎ＋形ガードリング層３Ｂとに電気的に接続するように、第５の開口部８Ｂ内の第２のｎ＋形カソード層２Ｂ及び第２のｎ＋形ガードリング層３Ｂ上に少なくとも形成される。第２のカソード電極２１は、配線パターン２５により第２の抵抗電極２４と電気的に接続される。第２のダイオードＤ２は、アノード電極３０、ｐ＋形半導体層１、第２のｎ＋形カソード層２Ｂ、及び第２のカソード電極２１が、ｐ＋形半導体層１の第１の表面に垂直な方向（積層方向）に積層された構造により形成され、ｐ＋形半導体層１中に設けられる。
【００１８】
第６の開口部９Ｂが、第２の絶縁膜６及び第１の絶縁膜４を貫通して、ｐ＋形半導体層１の第１の表面を露出するように設けられる。第２の誘電体膜１０Ｂが、第６の開口部９Ｂ内に露出したｐ＋形半導体層１の第１の表面上に設けられ。第２のキャパシタ電極２２（第７の電極）が、第２の誘電体膜１０Ｂの上に設けられる。第２のキャパシタＣ２は、アノード電極３０、ｐ＋形半導体層１、第２の誘電体膜１０Ｂ、及び第２のキャパシタ電極２２が、ｐ＋形半導体層１の第１の表面に垂直な方向（積層方向）に積層された構造により形成され、ｐ＋形半導体層１の第１の表面に形成される。すなわち、第２のキャパシタＣ２は、第２の誘電体膜１０Ｂをｐ＋形半導体層１と第２のキャパシタ電極２２とで挟むことによりキャパシタンスを有する。第２のキャパシタ電極１２は、配線パターン２３により、第２のカソード電極と電気的に接続される。
【００１９】
ここで、第２の誘電体膜１０Ｂは、第１の誘電体膜１０Ａと同様に、誘電率が高い高誘電率膜（High-k膜）が望ましく、例えば、窒素添加ハフニウムシリケート膜（ＨｆＳｉＯＮ）を用いることができる。しかしながら、第１及び第２の絶縁膜と同様に、高誘電率膜よりも誘電率が低い、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、アルミナなどの通常の絶縁体を用いることも可能である。後述するように、誘電率が低いことにより、ＥＭＩフィルタの小型化の効果は低減されるが、それでも、ＥＭＩフィルタは十分に小型化される。また、図２（ｂ）中、第２の誘電体膜１０Ｂは、第６の開口部９Ｂ内のｐ＋型半導体層１の第１の表面上とともに第６の開口部９Ｂに隣接する第２の絶縁膜６上に設けられているが、少なくとも、第６の開口部９Ｂ内のｐ＋型半導体層１の第１の表面上に形成されていればよい。
【００２０】
第１のカソード電極１１、第１のキャパシタ電極１２、第１の抵抗電極１４、第２の抵抗電極２４、第２のカソード電極２１、第２のキャパシタ電極２２、及び配線パターン１３、１５、２３、２５は、例えばアルミニウムまたは銅により形成され、同一工程で一体的に形成されることができる。
【００２１】
図３は、本実施形態に係るＥＭＩフィルタ１００の等価回路図である。ＥＭＩフィルタ１００は、第１の端子Ｔ１、第２の端子Ｔ２、及び第３の端子Ｔ３を備える。第１の端子Ｔ１は、入力端子として用いられ、第２の端子２は出力端子として用いられる。これらの端子は、勿論逆に用いることも可能である。端子Ｔ３は、接地電位ＧＮＤ（アース）に接続される。抵抗体Ｒは、その両端が第１の端子Ｔ１と第２の端子Ｔ２に、それぞれ、第２の抵抗電極２４及び第１の抵抗電極１４により電気的に接続される。
【００２２】
第１のダイオードＤ１と第１のキャパシタＣ１は、アノード電極３０を共有し、それぞれの一端が第３の端子Ｔ３に電気的に接続される。第１のダイオードＤ１の他端は、第１のカソード電極１１により第２の端子Ｔ２に電気的に接続される。第１のキャパシタＣ１の他端は、第１のキャパシタ電極１２により第２の端子Ｔ２に電気的に接続される。これにより、第２の端子Ｔ２と第３の端子Ｔ３との間に、第１のダイオードＤ１と第１のキャパシタＣ１とは、並列に電気的に接続される。
【００２３】
第２のダイオードＤ２と第２のキャパシタＣ２は、アノード電極３０を共有し（第１のダイオードＤ１と第１のキャパシタＣ１とも共有）、それぞれの一端が第３の端子Ｔ３に電気的に接続される。第２のダイオードＤ２の他端は、第２のカソード電極２１により第１の端子Ｔ１に電気的に接続される。第２のキャパシタＣ２の他端は、第２のキャパシタ電極２２により第１の端子Ｔ１に電気的に接続される。これにより、第１の端子Ｔ１と第３の端子Ｔ３との間に、第２のダイオードＤ２と第２のキャパシタＣ２とは、並列に電気的に接続される。
【００２４】
上記のように電気的に接続されることで、ＥＭＩフィルタ１００は、抵抗と、抵抗の両端に接続されたキャパシタと、により構成されたπ型のローパスフィルタを有する。以下、本実施形態に係るＥＭＩフィルタ１００の動作と特徴を説明する。
【００２５】
ＥＭＩフィルタ１００の第１の端子Ｔ１を入力端子に、第２の端子Ｔ２を出力端子に用いることで、ローパスフィルタとして機能する。ＥＭＩフィルタ１００は、第１の端子Ｔ１から入力された入力信号の高調波成分を除去して、第２の端子Ｔ２から出力信号を出力する。ローパスフィルタの遮断周波数（カットオフ周波数）は、抵抗とキャパシタの積により決まる。本実施形態に係るＥＭＩフィルタ１００は、ローパスフィルタのキャパシタとして、第１のダイオードＤ１と第１のキャパシタＣ１との並列構造及び第２のダイオードＤ２と第２のキャパシタＣ２との並列構造を有している。すなわち、第１及び第２の両ダイオードのｐ−ｎ接合によるキャパシタンスとこれらにそれぞれ並列接続される第１及び第２のキャパシタのキャパシタンスとの和で、ローパスフィルタのキャパシタンスを構成している。また、ＥＭＩフィルタ１００は、第１及び第２のダイオードをキャパシタの一部に用いることで、第１の端子Ｔ１に入ったサージ電圧を、第１及び第２のダイオードを介して第３の端子Ｔ３にバイパスするＥＳＤ保護機能を備える。第１のダイオードＤ１及び第２のダイオードＤ２は、それぞれ、第１のＥＳＤ保護ダイオード及び第２のＥＳＤ保護ダイオードである。
【００２６】
第１の端子に負のサージ電圧が印加されると、第１及び第２のダイオードＤ１、Ｄ２は順バイアス状態となり、順方向動作電圧以上の大きさの負のサージ電圧は第３の端子にバイパスされる。また、第１の端子に正のサージ電圧が印加されると、第１及び第２のダイオードＤ１、Ｄ２は逆バイアス状態となる。第１及び第２のダイオードＤ１、Ｄ２の逆方向耐圧（ブレークダウン電圧）を超える大きさの正のサージ電圧が第１の端子Ｔ１に印加されると、第３の端子にバイパスされる。このように、第１及び第２のダイオードＤ１、Ｄ２は、片方向に耐圧を有するＥＳＤ保護ダイオードとして動作する。第１のＥＳＤ保護ダイオード及び第２のＥＳＤ保護ダイオードの耐圧は、それぞれ、第１のダイオードＤ１及び第２のダイオードＤ２の逆方向耐圧（ブレークダウン電圧）である。このＥＳＤ保護ダイオードの耐圧は、求められるＥＳＤ保護ダイオードの仕様に応じて設定されるものであり、耐圧が大きいほど、ＥＭＩフィルタの第２の端子Ｔ２から出力される信号の電圧が大きくなる。
【００２７】
ここで、ＥＭＩフィルタ１００と同じ抵抗体Ｒを有し、第１及び第２のダイオードだけでキャパシタを構成した比較例のＥＭＩフィルタを考える。すなわち、本実施形態に係るＥＭＩフィルタ１００において、第１のキャパシタＣ１及び第２のキャパシタＣ２を有さないＥＭＩフィルタ１０１を考える（図示省略）。比較例のフィルタ１０１では、本実施形態に係るＥＭＩフィルタ１００と比べて、第１及び第２のダイオードＤ１、Ｄ２のｐ−ｎ接合によるキャパシタンスが、第１及び第２のキャパシタＣ１、Ｃ２のキャパシタンスの分だけ大きくなる必要がある。
【００２８】
ローパスフィルタとして、抵抗値が１００Ωでキャパシタンスが２０ｐＦの場合を一例に説明する。比較例に係るＥＭＩフィルタ１０１では、第１及び第２のそれぞれのダイオードが２０ｐＦのキャパシタンスを有するように同じ面積のダイオードを設けたところ、ＩＥＣ６１０００−４−２規格におけるＥＳＤ耐量がそれぞれ２５ｋＶであった。このときの、比較例に係るＥＭＩフィルタ１０１の各ダイオードの面積は、１３５μｍ×２００μｍ＝２７０００μｍ２であった。一般にＥＭＩフィルタでは、ＥＳＤ耐量は８ｋＶあれば十分であるので、上記ＥＳＤ耐量は、マージンが十分にありすぎる。
【００２９】
これに対して、本実施形態に係るＥＭＩフィルタ１００では、第１及び第２のダイオードＤ１、Ｄ２のＥＳＤ耐量が必要な８ｋＶになるように、第１及び第２のダイオードＤ１、Ｄ２の面積を比較例に係るＥＭＩフィルタ１０１のダイオードの１／３（＝９０００μｍ２）とした。それぞれのダイオードのキャパシタンスが２０ｐＦ×２／３の量だけ減少するので、第１のキャパシタＣ１及び第２のキャパシタＣ２がそれぞれこのキャパシタンスを有するように形成した。並行平板キャパシタのキャパシタンスＣは、比誘電率をεＳ、真空の誘電率をε０、誘電体の面積をＳ、誘電体の厚さをｄとすれば、
Ｃ＝εＳ・ε０・Ｓ／ｄ ・・・（１）
と表される。第１及び第２のキャパシタＣ１、Ｃ２は、高誘電率のＨｆＳｉＯＮにより構成されている。ＨｆＳｉＯＮの非誘電率は約１２、真空の誘電率は８．８×１０−１２とし、ＨｆＳｉＯＮの厚さが３ｎｍで形成されれば、第１のキャパシタＣ１及び第２のキャパシタＣ２の面積は、それぞれ、（１）式より、約３８０μｍ２となる。すなわち、ＥＭＩフィルタ１００では、第１のダイオードＤ１の面積と第１のキャパシタＣ１の面積の和は、約９０００μｍ２＋約３８０μｍ２であり、これは、比較例の第１のダイオードの面積（約２７０００μｍ２）の約３５％である。従って、ＥＭＩフィルタを構成するキャパシタの占める面積（比較例に係るＥＭＩフィルタ１０１ではダイオードが占める面積、本実施形態に係るＥＭＩフィルタ１００ではダイオードとこれに並列接続するキャパシタとが占める面積）で比較して、本実施形態に係るＥＭＩフィルタ１００の大きさは、比較例に係るＥＭＩフィルタ１０１の大きさの約３５％に小型化が可能である。実際には、抵抗体Ｒの占める面積と、その他の領域の面積があるので、ここまで小型化されないが、小型化の指標にはなる。
【００３０】
なお上記は、第１及び第２のキャパシタを構成する第１及び第２の誘電体膜１０Ａ、１０Ｂが、ＨｆＳｉＯＮの場合で説明した。第１及び第２の誘電体膜１０Ａ、１０Ｂが、例えばＳｉ３Ｎ４（比誘電率：７．５とした場合）の場合は、本実施形態に係るＥＭＩフィルタ１００のキャパシタの占める面積は、比較例に係るＥＭＩフィルタ１０１のキャパシタの占める面積の約３６％であり、ＨｆＳｉＯＮの場合とほぼ同様に小型化が達成可能である。また、ＳｉＯ２（比誘電率：３．９）の場合は、約３８％に小型化が可能である。
【００３１】
以上示したように、第１及び第２のキャパシタを構成する第１及び第２の誘電体膜の誘電率が高い方が、ＥＭＩフィルタ１００を小型化する際に有利である。しかしながら、誘電率が低い誘電体膜でも十分に小型化の効果が得られる。すなわち、本実施形態に示したように、抵抗部とキャパシタ部で構成されるＥＭＩフィルタを形成する際に、キャパシタ部を、半導体層中に形成されたＥＳＤ保護ダイオードと半導体層の表面に形成されたキャパシタとが並列に接続された構造で形成することによって、フィルタ特性を維持しつつＥＳＤ保護機能を備えたＥＭＩフィルタの小型化が実現可能である。
【００３２】
なお、上記誘電体膜の材料、厚さ、面積は、一例であり、フィルタ特性に応じて変更可能であることは勿論のことである。また、第１及び第２の誘電体膜の厚さは、第１及び第２のキャパシタ電極とｐ＋型半導体層１との間に、十分なキャパシタンスを有する必要から、第１の絶縁膜の厚さと比べて十分薄い必要がある。一方、第１の絶縁膜は、ｐ＋型半導体層との間にキャパシタンスを有することは望ましくないので、第１及び第２の誘電体膜と比べて十分厚くする必要がある。以後説明する実施形態においても同様である。
【００３３】
また、第１の絶縁膜４と第１及び第２の誘電体膜１０Ａ、１０Ｂとが、同じ材料を用いて設けられる場合は、第２の絶縁膜６及び第１の絶縁膜４を貫通する第３及び第６の開口部９Ａ、９Ｂを形成する代わりに、第２の絶縁膜６を貫通し第１の絶縁膜４中に達し、第１の絶縁膜４を所定の膜厚だけ残すリセスを形成してもよい。ここで、リセス内に所定の膜厚に薄くされた絶縁膜４上に、第１及び第２のキャパシタ電極を形成することで、これらのキャパシタ電極とｐ＋型半導体層１との間に挟まれ所定の膜厚に薄くされた絶縁膜４の部分が、前述の第１のキャパシタ及び第２のキャパシタとして機能するようにしてもよい。ここで、第１の絶縁膜４の所定の膜厚とは、第１及び第２のキャパシタ電極とｐ＋形半導体層１との間にキャパシタンスを有するのに十分薄い膜厚である。例えば、数ｎｍ〜数十ｎｍ程度である。なお、ＥＭＩフィルタ１００において、第３及び第６の開口部９Ａ、９Ｂ内のｐ＋型半導体層１上に設けられた第１及び第２の絶縁膜１０Ａ、１０Ｂを第１の絶縁膜４と同じ絶縁体または誘電体材料とした場合は、構造的には、第２の絶縁膜６を貫通し第１の絶縁膜４中に達する上記リセスを形成した場合のＥＭＩフィルタと同じ構造である。以後説明する実施形態においても同様である。
【００３４】
本実施形態のＥＭＩフィルタ１００は、抵抗と抵抗の両端に接続されたキャパシタとにより構成されたπ型のローパスフィルタである場合で説明した。しかしながら、本実施形態のＥＭＩフィルタ１００中の、第１のダイオードＤ１及び第１のキャパシタＣ１を有しない構造、または、第２のダイオードＤ２及び第２のキャパシタＣ２を有しない構造である、Γ型のローパスフィルタを備えるＥＭＩフィルタにおいても、同様に本実施形態に係る効果を得ることが可能であることは勿論である。さらに、これらΓ型のローパスフィルタを第１の端子Ｔ１と第２の端子Ｔ２との間に多段に接続した構造のＥＭＩフィルタに対しても、同様の効果が得られる。以後説明する実施形態においても同様である。
【００３５】
また、上記ＥＭＩフィルタ１００は、さらに、第１の端子及び第２の端子としてリードを有し、第３の端子としてベッドを有していてもよい。この場合、ｐ＋形半導体層１は、アノード電極３０を介してベッド上に搭載され、ベッドと電気的に接続される。抵抗体Ｒの第１の抵抗電極が、第２の端子となる第２のリードに電気的に接続される。抵抗体Ｒの第２の抵抗電極が、第１の抵抗端子となる第１のリードに電気的に接続される。第１及び第２の抵抗電極と第２及び第１のリードとのそれぞれの間の電気的接続は、ボンディングワイヤを介して実施されてもよく、アルミニウムまたは銅で形成された短冊状のストラップを介して実施されてもよい。以後説明する実施形態においても同様である。
【００３６】
（第２の実施形態）
次に、本発明の第２の実施形態に係るＥＭＩフィルタ２００を図４及び図５を用いて説明する。第２の実施形態に係るＥＭＩフィルタ２００の要部模式上面図は図１と同様である。図４は、第２の実施形態に係るＥＭＩフィルタの図１の（ａ）Ａ−Ａ線における要部模式断面図、及び（ｂ）Ｂ−Ｂ線における要部模式断面図である。図５は、第２の実施形態に係るＥＭＩフィルタの等価回路図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号又は記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
【００３７】
図４（ａ）及び（ｂ）に示したように、本実施形態に係るＥＭＩフィルタ２００は、第１の実施形態に係るＥＭＩフィルタ１００において、ｐ＋形アノード層１の代わりにｎ＋形カソード層４１を第１の半導体層として用い、ｎ＋形カソード層４１と第１のｎ＋形カソード層２Ａとの間に第１のｐ＋形アノード層（第１のｐ形ウェル層）４２Ａが設けられる。すなわち、第１のｎ＋形カソード層２Ａが、第１のｐ＋形アノード層４２Ａを介してｎ＋形カソード層４１（第１の半導体層）の第１の表面に形成される。第１のｐ＋形アノード層（第１のｐ形ウェル層）４２Ａは、例えば、ｎ＋形カソード層４１（第１の半導体層）の第１の表面にｐ形不純物のイオン注入及びその後の熱処理の実施により形成される。その後、第１のｎ＋形カソード層２Ａが、第１のｐ＋形アノード層（第１のｐ形ウェル層）４２Ａの表面にｎ形不純物のイオン注入及びその後の熱処理の実施により形成される。これにより、ｎ＋形カソード層（第１の半導体層）４１中に、第１のｎ＋形カソード層２Ａ（第２の半導体層）と第１のｐ＋形アノード層（第１のｐ形ウェル層）４２Ａとから構成された第１のダイオードＤ１と、第１のｐ＋形アノード層（第１のｐ形ウェル層）４２Ａとｎ＋形カソード層（第１の半導体層）４１とから構成された第３のダイオードＤ３が形成される。第１のダイオードＤ１と第３のダイオードＤ３とは、互いに逆向きに積層方向に直列接続されることにより、第１の双方向ＥＳＤ保護ダイオード（第１のＥＳＤ保護ダイオード）を構成する。
【００３８】
詳細な説明及び図示は省略するが、同様に、ｎ＋形カソード層４１と第２のｎ＋形カソード層２Ｂとの間に第２のｐ＋形アノード層（第２のｐ形ウェル層）４２Ｂが設けられる。すなわち、第２のｎ＋形カソード層２Ｂが、第２のｐ＋形アノード層（第２のｐ形ウェル層）４２Ｂを介してｎ＋形カソード層４１（第１の半導体層）の第１の表面に形成される。第２のｐ＋形アノード層（第２のｐ形ウェル層）４２Ｂは、例えば、ｎ＋形カソード層４１（第１の半導体層）の第１の表面にｐ形不純物のイオン注入及びその後の熱処理の実施により形成される。その後、第２のｎ＋形カソード層２Ｂが、第２のｐ＋形アノード層（第２のｐ形ウェル層）４２Ｂの表面にｎ形不純物のイオン注入及びその後の熱処理の実施により形成される。これにより、ｎ＋形カソード層（第１の半導体層）４１中に、第２のｎ＋形カソード層２Ｂ（第４の半導体層）と第２のｐ＋形アノード層（第２のｐ形ウェル層）４２Ｂとから構成された第２のダイオードＤ２と、第２のｐ＋形アノード層（第２のｐ形ウェル層）４２Ｂとｎ＋形カソード層（第１の半導体層）４１とから構成された第４のダイオードＤ４が形成される。第２のダイオードＤ２と第４のダイオードＤ４とは、互いに逆向きに積層方向に直列接続されることにより、第２の双方向ＥＳＤ保護ダイオード（第２のＥＳＤ保護ダイオード）を形成する。
【００３９】
図５に本実施形態に係るＥＭＩフィルタ２００の等価回路図を示す。第１の実施形態に係るＥＭＩフィルタ１００では、第１のＥＳＤ保護ダイオードは、第１のダイオードＤ１により構成され、第２のＥＳＤ保護ダイオードは、第２のダイオードＤ２により構成されている。これにより、第１の実施形態に係るＥＭＩフィルタ１００は、正のサージ電圧に対して耐圧を有するＥＳＤ保護機能を備えている。これに対して、本実施形態に係るＥＭＩフィルタ２００では、上記構成により、第１のＥＳＤ保護ダイオードは、第１のダイオードＤ１とこれに逆向きに直列接続された第３のダイオードＤ３により構成された双方向ＥＳＤ保護ダイオードであり、第２のＥＳＤ保護ダイオードは、第２のダイオードＤ２とこれに逆向きに直列接続された第４のダイオードＤ４とにより構成された双方向ＥＳＤ保護ダイオードである。すなわち、第１及び第２のＥＳＤ保護ダイオードは、それぞれ、積層方向にｎ−ｐ−ｎ接合を有する双方向ＥＳＤ保護ダイオードである。
【００４０】
これにより、本実施形態に係るＥＭＩフィルタ２００は、正のサージ電圧及び負のサージ電圧に対しても、それぞれ耐圧を有する双方向ＥＳＤ保護機能を備える。第１の端子Ｔ１に印加された正のサージ電圧に対しては、第１のダイオードＤ１及び第２のダイオードＤ２の逆方向耐圧（ブレークダウン電圧）を超える大きさのサージ電圧が、第１のＥＳＤダイオード及び第２のＥＳＤ保護ダイオードにより第３の端子にバイパスされる。第１の端子Ｔ１に印加された負のサージ電圧に対しては、第３のダイオードＤ３及び第４のダイオードＤ４の逆方向耐圧（ブレークダウン電圧）を超える大きさのサージ電圧が、第１のＥＳＤ保護ダイオード及び第２のＥＳＤ保護ダイオードにより第３の端子にバイパスされる。本実施形態のように、第１のＥＳＤ保護ダイオード及び第２のＥＳＤ保護ダイオードが双方向ＥＳＤ保護ダイオードである場合は、正のサージ電圧に対する耐圧は、第１のダイオードＤ１及び第２のダイオードＤ２の耐圧できまり、負のサージ電圧に対する耐圧は、第３のダイオードＤ３及び第４のダイオードＤ４の耐圧できまる。これらの耐圧は、第１のＥＳＤ保護ダイオード及び第２のＥＳＤ保護ダイオードに求められる仕様に応じて適宜設定されればよい。
【００４１】
本実施形態に係るＥＭＩフィルタ２００においても、第１の実施形態に係るＥＭＩフィルタ１００と同様に、第１及び第２のＥＳＤ保護ダイオードのそれぞれに、第１のキャパシタＣ１及び第２のキャパシタＣ２が並列接続されることにより、ＥＭＩフィルタ２００のキャパシタ部を構成する。このため、第１の実施形態と同様に、フィルタ特性を維持しつつ、ＥＳＤ保護機能を備えたＥＭＩフィルタの小型化が実現可能である。
【００４２】
以上説明した実施例においては、第１のＥＳＤ保護ダイオード及び第２のＥＳＤ保護ダイオードが、片方向に耐圧を有するＥＳＤ保護ダイオードの例と双方向に耐圧を有する双方向ＥＳＤ保護ダイオードの例で説明された。本発明の効果はこれらに限定されることなく、第１のＥＳＤ保護ダイオード及び第２の保護ダイオードは、少なくとも一方向に所定の耐圧以上の電圧が印加されたときにオン状態の動作をすればい。すなわち、第１のＥＳＤ保護ダイオード及び第２のＥＳＤ保護ダイオードは、１つのｐ−ｎ接合、１つのｎ−ｐ−ｎ接合（または、ｐ−ｎ−ｐ接合）、または、複数のｐ−ｎ接合を有する片方向または双方向のツェナーダイオードであればよい。
【００４３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４４】
１、４１ ｐ＋形アノード層
２Ａ、２Ｂ、４２Ａ、４２Ｂ ｎ＋形カソード層
３Ａ、３Ｂ ｎ＋形ガードリング層
４ ＳｉＯ２
５ ポリシリコン
６ Ｓｉ３Ｎ４
７Ａ、７Ｂ、８Ａ、８Ｂ、９Ａ、９Ｂ 開口部
１０Ａ、１０Ｂ ＨｆＳｉＯＮ
１１、２１ カソード電極
１２、２２ キャパシタ電極
１３、１５、２３、２５ 配線パターン
１４、２４ 抵抗電極
３０ アノード電極
１００ ＥＭＩフィルタ
Ｃ１、Ｃ２ キャパシタ
Ｄ１、Ｄ２ ダイオード
Ｒ 抵抗
Ｔ１ 入力端子
Ｔ２ 出力端子
Ｔ３ 接地端子
ＧＮＤ 接地
【特許請求の範囲】
【請求項１】
第１の半導体層中に形成された第１のＥＳＤ保護ダイオードであって、
第１の表面と、前記第１の表面と対向する第２の表面と、を有する第１の半導体層と、
前記第１の半導体層の前記第２の表面上に電気的に接続するように設けられた第１の電極と、
前記第１の半導体層の前記第１の表面に形成されたｎ形の第２の半導体層と、
前記第２の半導体層の表面上に電気的に接続するように設けられた第２の電極と、
を積層方向に有する第１のＥＳＤ保護ダイオードと、
前記第１の半導体層の第１の表面に形成されたキャパシタであって、
前記第１の電極と、
前記第１の半導体層と、
前記第１の半導体層の表面上に形成された第１の誘電体膜と、
前記第１の誘電体膜上に形成され、前記第２の電極と電気的に接続された第３の電極と、
を積層方向に有する第１のキャパシタと、
前記第１の半導体層上に設けられた抵抗体であって、
前記第１の半導体層上に設けられた抵抗層と、
前記抵抗層の一端上に電気的に接続されるように設けられ、かつ前記第１のＥＳＤ保護ダイオードの前記第２の電極と電気的に接続された第４の電極と、
前記抵抗層の前記一端とは反対側の他端上に電気的に接続されるように設けられた第５の電極と、
を有する抵抗体と、
を備えたことを特徴とするＥＭＩフィルタ。
【請求項２】
前記第１の半導体層はｐ形の導電形を有することを特徴とする請求項１記載のＥＭＩフィルタ。
【請求項３】
前記抵抗層は、第１の絶縁膜を介して前記第１の半導体層の前記第１の表面上に形成されたポリシリコンであることを特徴とする請求項１または２に記載のＥＭＩフィルタ。
【請求項４】
前記抵抗体を覆うように前記第１の絶縁膜上に形成された第２の絶縁膜をさらに備え、 前記第２の絶縁膜は、前記第４の電極と前記抵抗体を電気的に接続するための第１の開口部を有することを特徴とする請求項１〜３のいずれか１つに記載のＥＭＩフィルタ。
【請求項５】
前記第１の半導体層の前記第１の表面において、前記第２の半導体層よりも前記第１の表面から前記第１の半導体層の内部へ延伸し、かつ、前記第２の半導体層の外周端部に沿って環状に形成されたｎ形の第３の半導体層をさらに備えたことを特徴とする請求項１〜４のいずれか１つに記載のＥＭＩフィルタ。
【請求項６】
前記第１の絶縁膜は、前記第３の半導体層の表面上に沿った縁を有する第２の開口部を有し、
前記第２の電極は、前記第２の開口部において前記第２の半導体層と電気的に接続されていることを特徴とする請求項５記載のＥＭＩフィルタ。
【請求項７】
前記第１の絶縁膜は、前記第１の半導体層の前記第１の表面上に第３の開口部をさらに有し、
前記第３の開口部において、前記誘電体膜を介して前記第１の半導体層の前記第１の表面上に前記第３の電極が形成されていることを特徴とする請求項１〜６のいずれか１つに記載のＥＭＩフィルタ。
【請求項８】
前記第１の半導体層中に形成された第２のＥＳＤ保護ダイオードであって、
前記第１の電極と、
前記第１の半導体層と、
前記第１の半導体層の第１の表面に形成されたｎ形の第４の半導体層と、
前記第４の半導体層の表面上に電気的に接続し、前記第５の電極と電気的に接続するように設けられた第６の電極と、
を積層方向に有する第２のＥＳＤ保護ダイオードと、
前記第１の半導体層の第１の表面に形成されたキャパシタであって、
前記第１の電極と、
前記第１の半導体層と、
前記第１の半導体層の表面上に形成された第２の誘電体膜と、
前記第２の誘電体膜上に形成され、前記第６の電極と電気的に接続された第７の電極と、
を積層方向に有する第２のキャパシタと、
をさらに備えたことを特徴とする請求項１〜７のいずれか１つに記載のＥＭＩフィルタ。
【請求項９】
前記第１の誘電体膜は、前記第１の絶縁膜よりも高い誘電率を有することを特徴とする請求項３〜８のいずれか１つに記載のＥＭＩフィルタ。
【請求項１０】
前記第１の誘電体膜と前記第１の絶縁膜とは、同じ絶縁体材料により形成され、
前記第１の誘電体膜は、前記第１の絶縁膜よりも薄いことを特徴とする請求項３〜９のいずれか１つに記載のＥＭＩフィルタ。
【請求項１１】
前記第１の絶縁膜と前記第２の絶縁膜とは、同じ絶縁体材料により形成されていることを特徴とする請求項４〜１０のいずれか１つに記載のＥＭＩフィルタ。
【請求項１２】
前記第１のＥＳＤ保護ダイオードは、ｎ形の前記第２の半導体層と前記第１の半導体層との間に、さらに第１のｐ形ウェル層を有し、ｎ形の前記第２の半導体層は、前記第１のｐ形ウェル層を介して、前記第１の半導体層の前記第１の表面に形成され、前記第１の半導体層はｎ形の導電形を有することを特徴とする請求項１記載のＥＭＩフィルタ。
【請求項１３】
前記第１の半導体層中に形成された第２のＥＳＤ保護ダイオードであって、
前記第１の電極と、
前記第１の半導体層と、
前記第１の半導体層の第１の表面に第２のｐ形ウェル層を介して形成されたｎ形の第４の半導体層と、
前記第４の半導体層の表面上に電気的に接続し、前記第５の電極と電気的に接続するように設けられた第６の電極と、
を積層方向に有する第２のＥＳＤ保護ダイオードと、
前記第１の半導体層の第１の表面に形成されたキャパシタであって、
前記第１の電極と、
前記第１の半導体層と、
前記第１の半導体層の表面上に形成された第２の誘電体膜と、
前記第２の誘電体膜上に形成され、前記第６の電極と電気的に接続された第７の電極と、
を積層方向に有する第２のキャパシタと、
をさらに備えたことを特徴とする請求項１２記載のＥＭＩフィルタ。
【請求項１４】
前記第５の電極に電気的に接続される第１の端子と、
前記第２の電極に電気的に接続される第２の端子と、
前記第１の電極に電気的に接続される第３の端子と、
をさらに備えたことを特徴とする請求項１〜１３のいずれか１つに記載のＥＭＩフィルタ。
【請求項１５】
前記第１の端子は、第１のリードで形成され、
前記第２の端子は、第２のリードで形成され、
前記第３の端子は、前記第１の電極を介して前記第１の半導体層が搭載されたベッドで形成されたことを特徴とする請求項１４記載のＥＭＩフィルタ。
【請求項１】
第１の半導体層中に形成された第１のＥＳＤ保護ダイオードであって、
第１の表面と、前記第１の表面と対向する第２の表面と、を有する第１の半導体層と、
前記第１の半導体層の前記第２の表面上に電気的に接続するように設けられた第１の電極と、
前記第１の半導体層の前記第１の表面に形成されたｎ形の第２の半導体層と、
前記第２の半導体層の表面上に電気的に接続するように設けられた第２の電極と、
を積層方向に有する第１のＥＳＤ保護ダイオードと、
前記第１の半導体層の第１の表面に形成されたキャパシタであって、
前記第１の電極と、
前記第１の半導体層と、
前記第１の半導体層の表面上に形成された第１の誘電体膜と、
前記第１の誘電体膜上に形成され、前記第２の電極と電気的に接続された第３の電極と、
を積層方向に有する第１のキャパシタと、
前記第１の半導体層上に設けられた抵抗体であって、
前記第１の半導体層上に設けられた抵抗層と、
前記抵抗層の一端上に電気的に接続されるように設けられ、かつ前記第１のＥＳＤ保護ダイオードの前記第２の電極と電気的に接続された第４の電極と、
前記抵抗層の前記一端とは反対側の他端上に電気的に接続されるように設けられた第５の電極と、
を有する抵抗体と、
を備えたことを特徴とするＥＭＩフィルタ。
【請求項２】
前記第１の半導体層はｐ形の導電形を有することを特徴とする請求項１記載のＥＭＩフィルタ。
【請求項３】
前記抵抗層は、第１の絶縁膜を介して前記第１の半導体層の前記第１の表面上に形成されたポリシリコンであることを特徴とする請求項１または２に記載のＥＭＩフィルタ。
【請求項４】
前記抵抗体を覆うように前記第１の絶縁膜上に形成された第２の絶縁膜をさらに備え、 前記第２の絶縁膜は、前記第４の電極と前記抵抗体を電気的に接続するための第１の開口部を有することを特徴とする請求項１〜３のいずれか１つに記載のＥＭＩフィルタ。
【請求項５】
前記第１の半導体層の前記第１の表面において、前記第２の半導体層よりも前記第１の表面から前記第１の半導体層の内部へ延伸し、かつ、前記第２の半導体層の外周端部に沿って環状に形成されたｎ形の第３の半導体層をさらに備えたことを特徴とする請求項１〜４のいずれか１つに記載のＥＭＩフィルタ。
【請求項６】
前記第１の絶縁膜は、前記第３の半導体層の表面上に沿った縁を有する第２の開口部を有し、
前記第２の電極は、前記第２の開口部において前記第２の半導体層と電気的に接続されていることを特徴とする請求項５記載のＥＭＩフィルタ。
【請求項７】
前記第１の絶縁膜は、前記第１の半導体層の前記第１の表面上に第３の開口部をさらに有し、
前記第３の開口部において、前記誘電体膜を介して前記第１の半導体層の前記第１の表面上に前記第３の電極が形成されていることを特徴とする請求項１〜６のいずれか１つに記載のＥＭＩフィルタ。
【請求項８】
前記第１の半導体層中に形成された第２のＥＳＤ保護ダイオードであって、
前記第１の電極と、
前記第１の半導体層と、
前記第１の半導体層の第１の表面に形成されたｎ形の第４の半導体層と、
前記第４の半導体層の表面上に電気的に接続し、前記第５の電極と電気的に接続するように設けられた第６の電極と、
を積層方向に有する第２のＥＳＤ保護ダイオードと、
前記第１の半導体層の第１の表面に形成されたキャパシタであって、
前記第１の電極と、
前記第１の半導体層と、
前記第１の半導体層の表面上に形成された第２の誘電体膜と、
前記第２の誘電体膜上に形成され、前記第６の電極と電気的に接続された第７の電極と、
を積層方向に有する第２のキャパシタと、
をさらに備えたことを特徴とする請求項１〜７のいずれか１つに記載のＥＭＩフィルタ。
【請求項９】
前記第１の誘電体膜は、前記第１の絶縁膜よりも高い誘電率を有することを特徴とする請求項３〜８のいずれか１つに記載のＥＭＩフィルタ。
【請求項１０】
前記第１の誘電体膜と前記第１の絶縁膜とは、同じ絶縁体材料により形成され、
前記第１の誘電体膜は、前記第１の絶縁膜よりも薄いことを特徴とする請求項３〜９のいずれか１つに記載のＥＭＩフィルタ。
【請求項１１】
前記第１の絶縁膜と前記第２の絶縁膜とは、同じ絶縁体材料により形成されていることを特徴とする請求項４〜１０のいずれか１つに記載のＥＭＩフィルタ。
【請求項１２】
前記第１のＥＳＤ保護ダイオードは、ｎ形の前記第２の半導体層と前記第１の半導体層との間に、さらに第１のｐ形ウェル層を有し、ｎ形の前記第２の半導体層は、前記第１のｐ形ウェル層を介して、前記第１の半導体層の前記第１の表面に形成され、前記第１の半導体層はｎ形の導電形を有することを特徴とする請求項１記載のＥＭＩフィルタ。
【請求項１３】
前記第１の半導体層中に形成された第２のＥＳＤ保護ダイオードであって、
前記第１の電極と、
前記第１の半導体層と、
前記第１の半導体層の第１の表面に第２のｐ形ウェル層を介して形成されたｎ形の第４の半導体層と、
前記第４の半導体層の表面上に電気的に接続し、前記第５の電極と電気的に接続するように設けられた第６の電極と、
を積層方向に有する第２のＥＳＤ保護ダイオードと、
前記第１の半導体層の第１の表面に形成されたキャパシタであって、
前記第１の電極と、
前記第１の半導体層と、
前記第１の半導体層の表面上に形成された第２の誘電体膜と、
前記第２の誘電体膜上に形成され、前記第６の電極と電気的に接続された第７の電極と、
を積層方向に有する第２のキャパシタと、
をさらに備えたことを特徴とする請求項１２記載のＥＭＩフィルタ。
【請求項１４】
前記第５の電極に電気的に接続される第１の端子と、
前記第２の電極に電気的に接続される第２の端子と、
前記第１の電極に電気的に接続される第３の端子と、
をさらに備えたことを特徴とする請求項１〜１３のいずれか１つに記載のＥＭＩフィルタ。
【請求項１５】
前記第１の端子は、第１のリードで形成され、
前記第２の端子は、第２のリードで形成され、
前記第３の端子は、前記第１の電極を介して前記第１の半導体層が搭載されたベッドで形成されたことを特徴とする請求項１４記載のＥＭＩフィルタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１３−６５７７１（Ｐ２０１３−６５７７１Ａ）
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願番号】特願２０１１−２０４５２６（Ｐ２０１１−２０４５２６）
【出願日】平成２３年９月２０日（２０１１．９．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願日】平成２３年９月２０日（２０１１．９．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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