【課題】ボンド・ワイヤの寄生インダクタンスを小さくし、高周波特性を良好とすることができる半導体パッケージを提供する。
【解決手段】高周波信号が入力される入力整合回路を有しダイボンド領域に配された半導体集積回路チップと、前記ダイボンド領域の周辺に配されたリード端子と、を備え、前記半導体集積回路チップが有する各端子と前記各リード端子とがボンド・ワイヤにより接続された半導体パッケージにおいて、前記ダイボンド領域の中央部より前記入力整合回路に高周波信号を入力させるための前記リード端子である高周波入力端子側および／または前記入力整合回路のグランド接続用の前記リード端子であるグランド端子側にシフトした位置に前記半導体集積回路チップは配される構成とする。 （もっと読む）

【課題】低コストな構成で効果的に不要輻射レベルを低減可能な半導体装置を提供する。
【解決手段】不要輻射を放射する半導体装置であって、前記半導体装置から放射される不要輻射を選択的に捕捉する内部アンテナと、前記内部アンテナの出力信号をデジタル信号に変換する信号変換部と、前記信号変換回路から得られるデジタル信号を不要輻射レベルとして認識し、当該不要輻射レベルが規格内に収まるように前記半導体装置の動作条件を制御する制御部とを備えることを特徴とする。 （もっと読む）

【課題】テラヘルツ波を効率よく受信し、信号／雑音比を向上したテラヘルツ波受信素子を提供する。
【解決手段】第１の波長λ₁のテラヘルツ波を受信するテラヘルツ波受信素子１００であ
って、２以上の半導体層（バッファ層１０２ａおよび電子供給層１０４ａ）のヘテロ接合により形成される２次元電子チャネル層１０３ａ、ゲート幅方向にλ₁／２の長さを有するゲート電極１１１ａ、ドレイン電極１１３ａおよびソース電極１１２ａを有する第１のＦＥＴ１００ａと、第１のＦＥＴ１００ａのゲート電極１１１ａのゲート幅方向における中央部と接続され、かつ、ゲート電極１１１ａと直交するように配置されたゲート配線１１４ａとを備える。 （もっと読む）

【課題】ダミー回路を備えることなく、設計時や製造時においても、配線パターンのみの変更によりＦＦにおけるホールドエラーを解消することができる半導体集積回路、ならびに、その設計方法および製造方法を提供する。
【解決手段】本発明の半導体集積回路は、第１および第２のフリップフロップセルを含む複数のスタンダードセルからなるものである。第１および第２のフリップフロップセルは、同一の寸法のそれぞれの領域内に共通のトランジスタ配置パターンで配置された複数のトランジスタを有するとともに、複数のトランジスタを相互に接続してフリップフロップ回路を構成する互いに異なる配線パターンの配線を有し、それぞれの領域内の同一の位置に配置された同一の寸法の少なくとも１個のトランジスタを、回路的に異なる位置に使用したフリップフロップ回路を構成するセルである。 （もっと読む）

【課題】振動子が外付けされて発振回路を実現する半導体集積回路において、振動子が外付けされるパッドと内部回路間の配線による浮遊容量の影響を小さくする。
【解決手段】半導体集積回路は、半導体基板と、第１のパッドＰ１に第１の抵抗及Ｒ１及び第１のコンデンサＣ_ＡＣを介して接続の入力端子、及び、第２のパッドＰ２に第２の抵抗Ｒ２及び第３の抵抗Ｒ_Ｄを介して接続の出力端子を有するインバータ３２と、インバータ入力端子と第２の抵抗Ｒ２及び第３の抵抗Ｒ_Ｄの接続点との間に接続され、インバータと共に発振ブロックを構成する帰還素子３３と、第１の抵抗Ｒ１及び第１のコンデンサの接続点と基板電位との間に接続され、第１のパッドと発振ブロックとの間に配置された第２のコンデンサＣ_Ｇと、第２の抵抗Ｒ２及び第３の抵抗Ｒ_Ｄの接続点と基板電位との間に接続され、第２のパッドＰ２と発振ブロック間に配置された第３のコンデンサＣ_Ｄとを具備する。 （もっと読む）

【課題】物理長の異なる複数の伝送線路において、電気長を等しくする。
【解決手段】半導体基板１上の薄膜絶縁体上に形成された物理長の異なる複数の伝送線路Ａ、Ｂのうち、物理長の長いほうの伝送線路において、伝送線路を構成する信号線メタルと半導体基板１との間に低誘電率絶縁膜３を挟むことによって信号伝搬速度を速くした領域を設け、この低誘電率絶縁膜３を挟んだ領域の長さを伝送線路Ａの物理長に応じて調整することによって、すべての伝送線路の電気長を等しくする。 （もっと読む）

【課題】簡便な構成で半導体基板上にその伝播特性が可変な右手系材料、左手系材料による伝送線路を構成可能な半導体装置を提供する。
【解決手段】シリコン基板等の半導体基板１１上に、メタマテリアル構造体の所謂左手系の伝送線路１２を形成する。この伝送線路１２は、キャパシタ部１３、インダクタ部１４およびＭＳＭ接合部１５を含み、ハイパスフィルタを構成する。そして、ＭＳＭ接合部１５に外部から電圧Ｖ１を印加し、当該電圧Ｖ１の電圧値をコントロールすることによって伝播特性を可変とする。 （もっと読む）

【課題】低歪み特性、低消費電流のスイッチ回路を提供する。
【解決手段】少なくとも１つの第１の端子、複数の第２の端子及び前記第１の端子を前記第２の端子のいずれか１つと接続させるスイッチ素子を有するスイッチ部と、外部からの端子切替信号により前記スイッチ素子を駆動するドライバ部と、負荷変動に対する応答特性が第１の状態と、負荷変動に対する応答特性が前記第１の状態よりも遅い第２の状態とを有し、前記ドライバ部に電源を供給するＤＣ−ＤＣ変換部と、前記端子切替信号の変化に対応した第１の時間は前記ＤＣ−ＤＣ変換部を前記第１の状態に制御し、前記第１の時間以外の第２の時間は前記ＤＣ−ＤＣ変換部を前記第２の状態に制御することにより前記ＤＣ−ＤＣ変換部の前記第２の状態を定常状態とするように制御する電源制御部と、を備えることを特徴とするスイッチ回路が提供される。 （もっと読む）

【課題】本発明は、ノイズの影響を低減することができる半導体装置を提供する。
【解決手段】半導体基板の表面側及び裏面側にそれぞれ形成された配線または電極と、半導体基板の表裏両面を貫通するように形成され、半導体基板の表面側に形成された配線または電極と半導体基板の裏面側に形成された配線または電極とを電気的に接続する貫通電極３５と、半導体基板の表裏両面を貫通しかつ貫通電極を囲むように形成され、接地電位に接続されたガードリング配線５１とを具備する。 （もっと読む）

【課題】簡便な手法で、従来の強誘電体薄膜よりも大幅に比誘電率を向上し得る、高容量密度の薄膜キャパシタ用途に適した強誘電体薄膜形成用組成物、強誘電体薄膜の形成方法並びに該方法により形成された強誘電体薄膜を提供する。
【解決手段】ＰＬＺＴ、ＰＺＴ及びＰＴからなる群より選ばれた１種の強誘電体薄膜を形成するための強誘電体薄膜形成用組成物であり、一般式：（Ｐｂ_xＬａ_y）（Ｚｒ_zＴｉ_(1-z)）Ｏ₃（式中０．９＜ｘ＜１．３、０≦ｙ＜０．１、０≦ｚ＜０．９）で示される複合金属酸化物Ａに、Ｓｎを含む複合金属酸化物Ｂが混合した混合複合金属酸化物の形態をとる薄膜を形成するための液状組成物であり、各原料が上記一般式で示される金属原子比を与えるような割合で、かつ、ＢとＡとのモル比Ｂ／Ａが０．００３≦Ｂ／Ａ≦０．０５の範囲内となるように、有機溶媒中に溶解している有機金属化合物溶液からなることを特徴とする。 （もっと読む）

【課題】高耐圧のノイズやサージから内部回路を守るＥＳＤ保護素子であり、要求される条件により合わせ込みやすい構造のＥＳＤ保護素子を提供する。
【解決手段】高耐圧を有する半導体装置をノイズやサージから守るＬＯＣＯＳオフセット型Ｎチャネル型ＭＯＳを利用したＥＳＤ保護素子１００において、ドレイン側のＬＯＣＯＳ酸化膜-コンタクト間距離１４の内側に抵抗領域１５を設け、この抵抗領域１５の距離を変えることにより、ＥＳＤ保護素子の動作時における寄生バイポーラトランジスタのオン状態を保持する保持電圧を容易に調整することが可能となる。 （もっと読む）

【課題】 ＥＭＣ耐量を高めることのできる集積回路用保護装置を実現する。
【解決手段】 アイソレーション層４により区画された第１および第２の島状領域は、それぞれプレーナ型のバイポーラトランジスタ構造である。第１の島状領域においてベース層６およびエミッタ層７により形成される第１のツェナーダイオードＺＤ１が入出力端子ＳＧに順方向接続されている。また、第１の島状領域を形成するコレクタ層３は電気的に浮遊な状態になっているため、コレクタ層３およびアイソレーション層４が寄生ダイオードとして動作しない。このため、装置の降伏電位を高めることができ、入出力端子ＳＧから侵入した高周波ノイズの負電圧部分がクランプされ難くなるので、フィルタ回路を通過した高周波ノイズの直流成分にズレが発生し難い。 （もっと読む）

【課題】ＰＩＮダイオードとＭＩＭキャパシタとを備え、その製造工程の短縮を可能とする構造を有する半導体装置を提供する。
【解決手段】ＧａＡｓ基板１０Ａ上に、オーミック電極４２ａ、４４ａを備えたＰＩＮダイオードと、下側電極４５と上側電極４８ｃとの間に誘電体層４６が介在するＭＩＭキャパシタとが設けられた半導体装置であって、ＰＩＮダイオードは、ＧａＡｓ基板１０Ａ上に設けられたｎ型半導体層３２およびｐ型半導体層３８と、ｎ型半導体層３２上に設けられた第１のオーミック電極４２ａと、ｐ型半導体層３８上に設けられた第２のオーミック電極４４ａとを具備し、下側電極４５は第１のオーミック電極４２ａと同じ構造を有し、かつ、ＧａＡｓ基板１０Ａと下側電極４５との間には絶縁膜４０が設けられている。 （もっと読む）

【課題】回路の簡素化と効率的なテストが可能な半導体装置とそのテスト方法を提供する。
【解決手段】並列形態にされた複数の出力ＭＯＳがインピーダンス調整ビットに対応して動作可能にされて出力インピーダンス調整が可能にされた出力回路を有する半導体装置に、動作モードを設定するインピーダンス測定用レジスタ、上記出力回路を含んだ入力回路又は出力回路に対応してテストデータの授受又は制御信号を保持するバウンダリスキャン回路、抵抗素子を内蔵抵抗に置き替えてインピーダンス調整回路に接続させるセレクタ、インピーダンス調整ビットを直接に所定の外部端子から出力可能にさせるテスト回路を設け、レジスタに設定された動作モードに対応して、内蔵抵抗を用いたインピーダンス調整ビットの生成動作を可能して、それをバウンダリスキャン回路又は所定の外部端子から直接出力可能とする。 （もっと読む）

【課題】無線通信機能を有する半導体装置に振幅の大きい信号が供給された場合においても正常に動作し、且つ信頼性の高い半導体装置を提供する。
【解決手段】半導体装置は、交流電圧を生成するアンテナ１０１と、交流電圧を整流し、内部電圧Ｖｉｎを生成する整流回路１０２と、第１の保護回路１０７と、第２の保護回路１０８と、を有する。第１の保護回路１０７は、第１のダイオード２０１と、第２のダイオード２０２と、を有し、第２の保護回路は、容量素子２０３と、トランジスタ２０４と、を有する。第１の保護回路は、アンテナ１０１で生成される交流電圧の絶対値がある値よりも大きい場合に、その余剰分をカットし、第２の保護回路１０８は、整流回路１０２で生成された内部電圧Ｖｉｎが大きい場合に機能し、共振周波数をずらすことにより、半導体装置に入力される信号を減少させることができる。 （もっと読む）

【課題】分周回路において消費電流を削減することを課題とする。特に、多段の分周回路において消費電流を削減すること課題とする。
【解決手段】多段の分周回路１００では、初段ほど入力される信号の周波数が高く、後段ほど入力される信号の周波数は低くなる。よって、高い周波数の信号が入力される分周回路に対応する基本セル（Ｄ１）から優先的に配置し、配線接続を行う。つまり、高い周波数の信号が入力される配線を、より低い周波数の信号が入力される配線と比較して、配線長が短く、他の配線との交差が少なくなるように、即ち配線の寄生容量、寄生抵抗が小さくなるように、多段の分周回路に対応する複数の基本セルをレイアウトする。 （もっと読む）

【課題】配線抵抗の影響が小さく、ノイズの混入の影響が小さく、簡便に配線でき、ＬＳＩに好適なバイアス電流供給回路を提供する。
【解決手段】ドレインが電流源に接続され、ゲートが所定の電圧に接続される第１のＮチャネルトランジスタと、ドレインが共通電位に接続され、ソースが前記第１のＮチャネルトランジスタのソースに接続され、ゲートが共通電位に接続される第１のＰチャネルトランジスタと、ドレインがバイアス電流を供給し、ゲートが前記第１のＮチャネルトランジスタのゲートに接続される第２のＮチャネルトランジスタと、ドレインが前記第１のＰチャネルトランジスタのドレインに接続され、ソースが前記第２のＮチャネルトランジスタのソースに接続され、ゲートが前記第１のＰチャネルトランジスタのゲートに接続される第２のＰチャネルトランジスタとを備える。 （もっと読む）

【課題】基板実装による誘導素子（インダクタ）の特性劣化を抑制できる半導体装置を提供する。
【解決手段】一方の面に電極１１ａ，１１ｂが設けられた半導体基板１０と、電極１１ａ，１１ｂと整合する位置に第１の開口部を有する第１の絶縁樹脂層１２と、第１の開口部を介して電極１１ａ，１１ｂと導通した第１の配線層１３ａ，１３ｂと、第１の開口部と異なる位置に第２の開口部を有する第２の絶縁樹脂層１４と、第２の絶縁樹脂層１４上に設けられ、かつ誘導素子１５ｃを有する第２の配線層１５と、第２の絶縁樹脂層１４および第２の配線層１５の上において少なくとも誘導素子１５ｃを覆う電気絶縁性を有する磁性体層１９と、第２の配線層１６に導通する実装用端子１７とを備える半導体装置。 （もっと読む）

【課題】拡散抵抗領域の抵抗値が不安定になることを防ぐことのできる半導体装置およびその製造方法を提供すること。
【解決手段】前記拡散抵抗領域３は第二トレンチ６および一導電型の不純物領域により電気的に分離される構成を有し、さらに、前記第二トレンチ６の側壁に絶縁膜７を介して設けられている導電性ポリシリコン５が、前記拡散抵抗領域３のいずれかの端部４ａと短絡接続されている半導体装置とする。 （もっと読む）

【課題】高精度で低電圧までの動作が可能な基準電圧発生回路を提供する。
【解決手段】デプレッション型第１ＭＯＳ及びエンハンスメント型第２ＭＯＳにより差動回路部が構成され、上記第１と第２ＭＯＳの共通化されたソースと回路の接地電位との間に定電流源が設けられ、それぞれのドレインと動作電圧との間に負荷回路が設けられる。上記差動回路部の出力信号がゲートに供給され、出力電圧を上記第２ＭＯＳのゲートに負帰還させるソースフォロワ形態の第３ＭＯＳのソースと上記接地電位との間に第１抵抗、第２抵抗及びダイオード形態の第４ＭＯＳからなる直列回路が設けられる。上記第１ＭＯＳのゲートは、上記接地電位が供給され、上記直列回路は、上記出力電圧の持つ温度依存性を補償するよう上記第１抵抗と第２抵抗の抵抗比及び上記第４ＭＯＳとの接続構成と、温度補償された定電圧を得る出力点が選ばれる。 （もっと読む）