スイッチ回路
【課題】低歪み特性、低消費電流のスイッチ回路を提供する。
【解決手段】少なくとも１つの第１の端子、複数の第２の端子及び前記第１の端子を前記第２の端子のいずれか１つと接続させるスイッチ素子を有するスイッチ部と、外部からの端子切替信号により前記スイッチ素子を駆動するドライバ部と、負荷変動に対する応答特性が第１の状態と、負荷変動に対する応答特性が前記第１の状態よりも遅い第２の状態とを有し、前記ドライバ部に電源を供給するＤＣ−ＤＣ変換部と、前記端子切替信号の変化に対応した第１の時間は前記ＤＣ−ＤＣ変換部を前記第１の状態に制御し、前記第１の時間以外の第２の時間は前記ＤＣ−ＤＣ変換部を前記第２の状態に制御することにより前記ＤＣ−ＤＣ変換部の前記第２の状態を定常状態とするように制御する電源制御部と、を備えることを特徴とするスイッチ回路が提供される。
【解決手段】少なくとも１つの第１の端子、複数の第２の端子及び前記第１の端子を前記第２の端子のいずれか１つと接続させるスイッチ素子を有するスイッチ部と、外部からの端子切替信号により前記スイッチ素子を駆動するドライバ部と、負荷変動に対する応答特性が第１の状態と、負荷変動に対する応答特性が前記第１の状態よりも遅い第２の状態とを有し、前記ドライバ部に電源を供給するＤＣ−ＤＣ変換部と、前記端子切替信号の変化に対応した第１の時間は前記ＤＣ−ＤＣ変換部を前記第１の状態に制御し、前記第１の時間以外の第２の時間は前記ＤＣ−ＤＣ変換部を前記第２の状態に制御することにより前記ＤＣ−ＤＣ変換部の前記第２の状態を定常状態とするように制御する電源制御部と、を備えることを特徴とするスイッチ回路が提供される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチ回路に関し、特にＤＣ−ＤＣ変換部を内蔵したスイッチ回路に関する。
【背景技術】
【０００２】
近年の移動体通信端末は高機能化に伴い、構成素子の小型化と低消費電流化が求められている。また、マルチバンド化が進んでおり、移動体通信端末内には複数の送信回路と受信回路を設けており、それらとアンテナの接続を切り替えるためにアンテナスイッチが用いられている。アンテナスイッチに求められる重要特性として、挿入損失やスイッチのポート間のアイソレーションなどがあるが、その他に歪み特性がある。
【０００３】
例えば、ＦＥＴでスイッチを構成する場合、歪み特性を上げるためには動作電圧を上げるなどの方法がある。そのため、スイッチ回路にＤＣ−ＤＣ変換回路などの電源部を搭載し、動作電圧を内部で昇圧するスイッチ回路が増えてきている。
また、低消費電流化のために、半導体スイッチ集積回路にＤＣ−ＤＣ変換回路を制御する端子を設け、低歪みが必要である例えば大信号の送信時のみＤＣ−ＤＣ変換回路を動作させることができるような構成が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１２４８０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、低歪み特性、低消費電流のスイッチ回路を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、少なくとも１つの第１の端子、複数の第２の端子及び前記第１の端子を前記第２の端子のいずれか１つと接続させるスイッチ素子を有するスイッチ部と、外部からの端子切替信号により前記スイッチ素子を駆動するドライバ部と、負荷変動に対する応答特性が第１の状態と、負荷変動に対する応答特性が前記第１の状態よりも遅い第２の状態とを有し、前記ドライバ部に電源を供給するＤＣ−ＤＣ変換部と、前記端子切替信号の変化に対応した第１の時間は前記ＤＣ−ＤＣ変換部を前記第１の状態に制御し、前記第１の時間以外の第２の時間は前記ＤＣ−ＤＣ変換部を前記第２の状態に制御することにより前記ＤＣ−ＤＣ変換部の前記第２の状態を定常状態とするように制御する電源制御部と、を備えることを特徴とするスイッチ回路が提供される。
【発明の効果】
【０００７】
本発明によれば、低歪み特性、低消費電流のスイッチ回路が提供される。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係るスイッチ回路の構成を例示するブロック図である。
【図２】図１に表したスイッチ部の構成を例示するブロック図である。
【図３】図１に表したドライバ部の構成を例示するブロック図である。
【図４】図１に表したオシレータの構成を例示する回路図である。
【図５】比較例のスイッチ回路の構成を例示するブロック図である。
【図６】比較例のスイッチ回路の主要な信号のタイミングチャートである。
【図７】図１に表したスイッチ回路の主要な信号のタイミングチャートである。
【図８】本発明の実施形態に係るスイッチ回路の他の構成を例示するブロック図である。
【図９】スイッチ部の構成を例示する回路図である。
【図１０】デコーダ部及びドライバ部の構成を例示する回路図である。
【図１１】ドライバ部の構成を例示する回路図である。
【図１２】オシレータ及びチャージポンプの構成を例示する回路図である。
【図１３】エッジ検出回路の構成を例示する回路図である。
【図１４】エッジ検出回路の主要な信号のタイミングチャートである。
【図１５】電源制御部の構成を例示する回路図である。
【図１６】比較例のスイッチ回路の主要な信号のタイミングチャートである。
【図１７】図８に表したスイッチ回路の主要な信号のタイミングチャートである。
【図１８】本発明の実施形態に係るスイッチ回路の他の構成を例示するブロック図である。
【図１９】オシレータ及びチャージポンプの構成を例示する回路図である。
【図２０】図１８に表したスイッチ回路の主要な信号のタイミングチャートである。
【図２１】本発明の他の実施形態に係るスイッチ回路の構成を例示するブロック図である。
【図２２】図２１に表したスイッチ回路の主要な信号のタイミングチャートである。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について図面を参照して詳細に説明する。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
また、論理値ローレベルを”０”で表し、論理値ハイレベルを”１”で表す。さらに、ｍビット（ｍは、１以上）からなる信号Ｄを最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）の順番に左側から右側に並べて、例えば、ｍ＝３の場合、信号Ｄ＝４を”１００”などと表す。
【００１０】
（第１の実施形態）
図１は、本発明の実施形態に係るスイッチ回路の構成を例示するブロック図である。
図１に表したように、本実施例のスイッチ回路８１は、スイッチ部１０、ドライバ部２０、デコーダ部３０、ＤＣ−ＤＣ変換部４０及び電源制御部６０を備える。そして、これらを同じ半導体基板に形成して１チップ化した構造、または複数のチップに形成して１つのパッケージ体としてパッケージングした構造を備える。
【００１１】
そして、本実施例のスイッチ回路８１は、例えば、複数の受信部及び複数の送信部を有する携帯電話端末などのアンテナスイッチに用いることができる。第１の端子Ｐ１０をアンテナに接続し、第２の端子Ｐ０１〜Ｐ０Ｎを複数の受信部及び複数の送信部のそれぞれに接続することにより、アンテナを各受信部及び複数の送信部で共有することができる。
【００１２】
まず、全体の構成について説明する。
スイッチ部１０は、第１の端子Ｐ１０を複数の第２の端子Ｐ０１〜Ｐ０３のいずれか１つと接続させるスイッチ素子を有する。本実施例においては、第１の端子Ｐ１０を３個の第２の端子Ｐ０１、Ｐ０２、Ｐ０３のいずれか１つと接続させる場合を例示している。
【００１３】
デコーダ部３０は、制御端子Ｃｔｌを介して外部から入力される端子切替信号をデコードしてスイッチ部１０のスイッチ素子の導通または非導通状態を制御するスイッチ制御信号を生成する。
ドライバ部２０は、デコーダ部３０の出力７３（スイッチ制御信号）と、ＤＣ−ＤＣ変換部４０の出力７２（電源）を入力して、スイッチ部１０のスイッチ素子を駆動するスイッチ駆動信号を生成する。
なお、本実施例においては、デコーダ部３０を備え、端子切替信号をデコードしてドライバ部２０にスイッチ制御信号を入力する構成を例示しているが、本発明はこれに限定されない。制御端子Ｃｔｌに入力される外部からの端子切替信号を直接ドライバ部２０に入力して、スイッチ素子を駆動してもよい。
【００１４】
なお、本実施例においては、３つの第２の端子Ｐ０１、Ｐ０２、Ｐ０３を制御するため、制御端子Ｃｔｌから入力される端子切替信号は２ビットであり、デコードしたスイッチ制御信号及びスイッチ素子を駆動するスイッチ駆動信号は少なくとも３本の信号線により出力される。
【００１５】
ＤＣ−ＤＣ変換部４０は、スイッチ部１０のスイッチ素子を駆動する電源を生成する回路であり、電源制御部６０により制御される。ここで、ＤＣ−ＤＣ変換部４０は、負荷変動に対する応答が第１の状態と、第１の状態より負荷変動に対する応答が遅い第２の状態を有する。ここで、第２の状態は負荷変動に対する応答が遅いことから、消費電流が第１の状態より小さい状態である。
【００１６】
本実施例のスイッチ回路８１においては、ＤＣ−ＤＣ変換部４０が、オシレータ４１、チャージポンプ４２を有する場合を例示している。つまり、ＤＣ−ＤＣ変換部４０の第１の状態は、オシレータ４１が第１の周波数でチャージポンプ４２を駆動する状態であり、第２の状態は、オシレータ４１が第１の周波数より低い第２の周波数でチャージポンプ４２を駆動する状態である。
【００１７】
電源制御部６０は、外部から入力される端子切替信号に変化がない第２の時間は、すなわち定常状態においては、第２の状態となるようにＤＣ−ＤＣ変換部４０を制御している。そして、外部から入力される端子切替信号の変化に対応した一定時間Ｔ１の間、すなわち第１の時間だけ、ＤＣ−ＤＣ変換部４０を第１の状態となるように制御する。さらに、第１の時間の経過後は、第２の時間としてＤＣ−ＤＣ変換部４０を第２の状態に戻すように制御する。
【００１８】
なお、本実施例においては、電源制御部６０は制御端子Ｃｔｌからの信号を入力する構成を例示しているが、外部から入力される端子切替信号の変化は、デコーダ部３０の出力７３の信号を入力して検出することもできる。ただし、検出する必要のある信号がより少ない制御端子Ｃｔｌからの信号を入力するほうが望ましい。
【００１９】
ここで、第１の時間は、端子切替信号が変化したことにより、ＤＣ−ＤＣ変換部４０の出力が変動してから端子切替信号の変化前の平衡状態の電圧に戻るまでの時間である。この第１の時間は、スイッチ部１０、ドライバ部２０、ＤＣ−ＤＣ変換部４０の負荷変動に対する応答により定めた設計値である。
【００２０】
このように、本実施例のスイッチ回路８１は、通常は第２の時間としてＤＣ−ＤＣ変換部４０を第２の状態に制御しており、外部から入力される端子切替信号が変化した第１の時間だけＤＣ−ＤＣ変換部４０を第１の状態に制御する。そして、第１の時間の経過後に第２の状態に戻すように制御する。なお、第２の時間は、第１の時間以外の時間であり、第１の時間とは異なり一定時間ではない。
【００２１】
すなわち、本実施例のスイッチ回路８１は、定常状態においてＤＣ−ＤＣ変換部４０は負荷変動に対する応答特性が遅い第２の状態、つまり低消費電流の状態で動作している。そして、第１の端子Ｐ１０と接続する第２の端子Ｐ０１〜Ｐ０３が切替わったときの一定時間の第１の時間だけ、ＤＣ−ＤＣ変換部４０は応答特性が速い第１の状態、つまり消費電流の大きい状態で動作する。
【００２２】
これにより、後述するように、低歪み特性、低消費電流のスイッチ回路を提供するものである。
次に、スイッチ部１０、ドライバ部２０、ＤＣ−ＤＣ変換部４０の各部について説明する。
【００２３】
図２は、図１に表したスイッチ部の構成を例示するブロック図である。
図２に表したように、本実施例のスイッチ部１０ａは、第１の端子Ｐ１０を３つの第２の端子Ｐ０１、Ｐ０２、Ｐ０３のいずれか１つと接続するスイッチ素子Ｓ１１、Ｓ１２、Ｓ１３を有する。また、スイッチ素子Ｓ１１、Ｓ１２、Ｓ１３は、ドライバ部２０の出力７１のスイッチ駆動信号によりそれぞれオン、またはオフに制御される。
スイッチ素子Ｓ１１、Ｓ１２、Ｓ１３としては、例えばＦＥＴを用いることができる。
【００２４】
なお、本実施例においては、第２の端子が３つの場合を例示しているが、本発明はこれに限定されない。例えば、スイッチ素子をｎ個有するＳＰｎＴ（Single-Pole n-Throw）のスイッチを構成することもできる。また、本実施例においては、第１の端子が１つの場合を例示しているが、任意数のｍ個の第１の端子のそれぞれを、ｎ個の第２の端子のいずれか１つと接続するｍＰｎＴ（m-Pole n-Throw）のスイッチを構成することもできる。
なお、本実施例においては、ドライバ部２０の出力７１が３本の信号線７１ａ、７１ｂ、７１ｃを有する場合を例示している。
【００２５】
スイッチ駆動信号を供給するドライバ部２０の構成例を、図３に例示する。
図３は、図１に表したドライバ部の構成を例示するブロック図である。
図３に表したように、ドライバ部２０ａは、３つのインバータ（否定回路）２１ａ〜２１ｃを有する。インバータ２１ａ〜２１ｃのそれぞれの出力に信号線７１ａ〜７１ｃが接続されている。また、インバータ２１ａ〜２１ｃのすべての電源端子は、ＤＣ−ＤＣ変換部４０の出力７２に接続されている。つまり、インバータ２１ａ〜２１ｃには、外部から供給される電源Ｖｄｄと異なるドライバ部の電源７２がＤＣ−ＤＣ変換部４０より供給される。
【００２６】
インバータ２１ａ〜２１ｃの入力端子は、デコーダ部３０の出力７３に接続され、外部から入力した端子切替信号をデコードしたスイッチ制御信号が、それぞれインバータ２１ａ〜２１ｃに入力される。
デコーダ部３０は、外部から入力される端子切替信号をデコードしてスイッチ制御信号を生成するもので、例えば、本実施例においては、２ビットの端子切替信号を３ビットのスイッチ制御信号に変換する論理回路により構成される。例えば、端子切替信号が２から０に切り替わる場合、デコードしたスイッチ制御信号は”１００”から”００１”に変化する。すなわち、２ビット目がオンの状態から０ビット目がオンの状態にスイッチ制御信号が変化する。
【００２７】
ドライバ部２０に電源を供給するＤＣ−ＤＣ変換部４０は、本実施例においては、オシレータ４１とチャージポンプ４２とを有する。オシレータ４１は、例えば図４に例示したように構成される。
図４に表したように、オシレータ４１ａは、遅延回路４３、２入力１出力の選択回路４５（マルチプレクサ）を有する。ここで、遅延回路４３は、直列に接続された奇数個のインバータ４３ａ〜４３ｅを有する。なお、本実施例においては、５個のインバータ４３ａ〜４３ｅを有する場合を例示しているが、奇数個の任意数のインバータを直列接続して構成することができる。
【００２８】
インバータ４３ａ〜４３ｅの電源には、本実施例のスイッチ回路８１の外部から電源Ｖｄｄが供給されている。
選択回路４５（マルチプレクサ）は、入力Ａ、入力Ｂの２つの入力端子、出力端子Ｙ及び選択端子Ｓを有し、選択端子Ｓに入力される信号が”０”のとき、入力Ａに入力された信号を出力Ｙに出力し、選択端子Ｓに入力される信号が”１”のとき、入力Ｂに入力された信号を出力Ｙに出力する論理回路である。
【００２９】
本実施例のオシレータ４１ａにおいては、インバータ４３ｅの出力信号が選択回路４５の入力Ａに入力され、インバータ４３ｃの出力信号が選択回路４５の入力Ｂに入力されている。また、選択回路４５の出力Ｙの信号は、インバータ４３ａの入力に帰還され、選択端子Ｓは、電源制御部６０の出力７６（電源制御信号）に接続されている。
【００３０】
従って、オシレータ４１ａは、電源制御部６０から出力される電源制御信号が”０”のとき、インバータ４３ａ〜４３ｅを有するリングオシレータを構成し（第２の状態）、出力７６の信号が”１”のとき、インバータ４３ａ〜４３ｃを有するリングオシレータを構成する（第１の状態）。
【００３１】
このように、オシレータ４１ａは、電源制御部６０から出力される電源制御信号により発振周波数が異なる、２つの状態を有するオシレータ４１を構成している。すなわち、オシレータ４１ａは、第１の状態のときは、インバータ４３ａ〜４３ｃを有するリングオシレータの発振周波数ｆ１で発振し、第２の状態のときは、インバータ４３ａ〜４３ｅを有するリングオシレータの発振周波数ｆ２で発振する。ここで、第２の状態の方がインバータの段数が多いため、ｆ１＞ｆ２である。
【００３２】
なお、本実施例においては、リングオシレータ４１ａを構成するインバータ４３ａ〜４３ｅの段数を選択回路４５で切替えることにより、発振周波数ｆを変化させているが、インバータ４３ａ〜４３ｅに供給する電源Ｖｄｄの電圧を変化させることにより、発振周波数ｆを変化させることもできる。すなわち、電源制御信号により、電源Ｖｄｄの電位を変化させて、電圧制御オシレータの発振周波数ｆを変化させることも可能である。
【００３３】
ところで、オシレータ４１ａにより駆動されるチャージポンプ４２は、例えばキャパシタ、スイッチを有し、キャパシタに蓄積された電荷をスイッチにより転送して出力を得るように構成される。そのため、オシレータ４１ａの発振周波数ｆが低いほど、電荷を転送する速度が遅くなり、負荷変動に対する応答も遅くなる。従って、本実施例のＤＣ−ＤＣ変換部４０は、電源制御部６０から出力される電源制御信号が”１”のとき、第１の周波数ｆ１の第１の状態であり、出力７６の信号が”０”のとき、第２の周波数ｆ２の負荷変動に対する応答が遅い第２の状態となる。ただし、ｆ１＞ｆ２である。
【００３４】
このように、本実施例のスイッチ回路８１は、通常は第２の時間としてＤＣ−ＤＣ変換部４０を第２の状態に制御しており、外部から入力される端子切替信号が変化した第１の時間だけＤＣ−ＤＣ変換部４０を第１の状態に制御する。そして、第１の時間の経過後に第２の状態に戻すように制御する。これにより、低歪み特性、低消費電流のスイッチ回路を提供するものである。
【００３５】
ここで、このような制御を行わない比較例のスイッチ回路について説明する。
（比較例）
図５は、比較例のスイッチ回路の構成を例示するブロック図である。
図５に表したように、比較例のスイッチ回路１８１は、スイッチ部１０、ドライバ部２０、デコーダ部３０及びＤＣ−ＤＣ変換部１４０を備える。
すなわち、電源制御部６０がなく、電源制御信号による制御がないＤＣ−ＤＣ変換部１４０を備えることが本実施例のスイッチ回路８１と異なる。
【００３６】
そのため、比較例のスイッチ回路１８１においては、ＤＣ−ＤＣ変換部１４０は、オシレータ１４１、チャージポンプ１４２を有し、外部から制御できない構成となっている。
比較例のスイッチ回路１８１の動作について、主要な信号のタイミングチャートを用いて説明する。
【００３７】
図６においては、比較例のスイッチ回路の主要な信号、図６（ａ）端子切替信号Ｖｃ、図６（ｂ）オシレータ発振周波数ｆ、図６（ｃ）ＤＣ−ＤＣ変換部の消費電流Ｉｄｄ、図６（ｄ）ドライバ部の電源電圧ＶＰのタイミングチャートを表している。
図６（ａ）に表したように、時間Ｔ＜０で、端子切替信号Ｖｃ＝２＝”１０”の状態である。つまり、比較例のスイッチ部１１０は、時間Ｔ＜０で、第１の端子Ｐ１０を第２の端子Ｐ０３に接続した状態である。
【００３８】
オシレータの発振周波数ｆは、図６（ｂ）に表したように、ｆ＝ｆ１で一定である。また、図６（ｄ）に表したように、チャージポンプ１４２より供給されるドライバ部２０の電源１７２の電圧ＶＰも、ＶＰ＝Ｖ１で一定である。そのため、ＤＣ−ＤＣ変換部１４０の消費電流Ｉｄｄは、Ｉｄｄ＝Ｉｄｄ１で一定である。
このように、時間Ｔ＜０においては、外部から入力される端子切替信号Ｖｃ＝２に応じて第１の端子Ｐ１０と第２の端子Ｐ０３とが接続され、安定した状態となっている。
【００３９】
この状態より、時間Ｔ＝０において、第１の端子Ｐ１０を第２の端子Ｐ０３から、例えば第２の端子Ｐ０２に接続を切替えた場合を考える。図６（ａ）に表したように、外部から入力する端子切替信号Ｖｃが、Ｔ＝０でＶｃ＝２からＶｃ＝１に変化した場合である。
デコーダ部３０は、端子切替信号Ｖｃをデコードしてドライバ部２０にスイッチ制御信号”０１０”を出力する。ドライバ部２０は、スイッチ制御信号”０１０”を入力してスイッチ駆動信号を生成しスイッチ部１０に出力する。
【００４０】
このとき、図６（ｂ）に表したように、オシレータ１４１の発振周波数ｆに変化はなく、Ｔ＝０の前後で一定である。また、図６（ｃ）に表したように、ＤＣ−ＤＣ変換部の消費電流Ｉｄｄは、消費電流Ｉｄｄ１で一定である。
【００４１】
一方、スイッチ部１０では第１の端子Ｐ１０の接続を第２の端子Ｐ０３から第２の端子Ｐ０２に切替えるため、今までオンしていたスイッチ素子がオフし、今までオフしていたスイッチ素子がオンする。例えば、スイッチ素子をＦＥＴで構成した場合、ＦＥＴをオンするときにはＦＥＴのゲート容量に電荷がチャージされることとなるため、チャージポンプ１４２のコンデンサに蓄えられていた電荷の放出が一時的に増え、ドライバ部２０の電源１７２の電圧ＶＰは一時的に降下し、再度チャージポンプ１４２に電荷が蓄えられるまで数〜数十μｓ程度かけてスイッチ部１０の切替前の電圧に戻ることになる（図６（ｄ））。
【００４２】
以上のように、ドライバ部２０の電源電圧ＶＰは、スイッチ部１０の第２の端子Ｐ０１〜Ｐ０３の切り替えの際に一度降下し、再度チャージポンプ１４２のコンデンサにチャージされていくことで定常状態の電圧に戻る動作となる。スイッチ部１０の第２の端子Ｐ０１〜Ｐ０３の切り替えた時のＶＰの電圧降下後に、チャージポンプ１４２のコンデンサに電荷をチャージし定常状態の電圧に戻るための時間は、オシレータ１４１の周波数ｆが高い方が早く、低い方が遅い。またスイッチ回路１８１全体の消費電流はオシレータ１４１の周波数ｆが高い方が多く、低い方が少ないという特徴がある。
【００４３】
一方、例えば、携帯端末などにおいては、スイッチ回路１８１の第２の端子Ｐ０１〜Ｐ０３の切り替え時には数〜数十μs以内に切り替えが完了し、所望のＲＦ特性が得られなければならないという規定がある。そのため、オシレータ部の周波数ｆは規定を満足するための発振周波数ｆ１に設計する必要がある。しかし、比較例のスイッチ回路１８１では切替え完了後の定常状態でも同じ周波数ｆ＝ｆ１で駆動させているため、オシレータ１４１の周波数ｆはスイッチ切替えに必要な時間の周波数に設定し、そのときの消費電流のままに一定に流れている。すなわち、比較例のスイッチ回路１８１の消費電流は、大きくなっている。
【００４４】
次に、本実施例のスイッチ回路８１の動作について説明する。
図７は、図１に表したスイッチ回路の主要な信号のタイミングチャートである。
図７においては、スイッチ回路８１の主要な信号、図７（ａ）端子切替信号Ｖｃ、図７（ｂ）電源制御信号Ｖｍｏｄｅ、図７（ｃ）オシレータ発振周波数ｆ、図７（ｄ）ＤＣ−ＤＣ変換部の消費電流Ｉｄｄ、図７（ｅ）ドライバ部の電源電圧ＶＰのタイミングチャートを表している。
【００４５】
図７（ａ）に表したように、時間Ｔ＜０で、端子切替信号Ｖｃ＝２＝”１０”の状態である。つまり、スイッチ部１０は、時間Ｔ＜０で、第１の端子Ｐ１０を第２の端子Ｐ０３に接続した状態である。
また、図７（ｂ）に表したように、時間Ｔ＜０で、端子切替信号Ｖｃに変化がないため、電源制御信号Ｖｍｏｄｅは、”０”である。
【００４６】
図７（ｃ）〜（ｅ）に表したように、時間Ｔ＜０で、オシレータ４１の発振周波数ｆは、ｆ＝ｆ２であり、チャージポンプ４２より供給されるドライバ部２０の電源電圧ＶＰも、ＶＰ＝Ｖ１で一定である。また、ＤＣ−ＤＣ変換部４０の消費電流Ｉｄｄも、Ｉｄｄ＝Ｉｄｄ２で一定である。
【００４７】
このように、時間Ｔ＜０においては、外部から入力される端子切替信号Ｖｃ＝２に応じて第１の端子Ｐ１０と第２の端子Ｐ０３とが接続され、安定した状態となっている。また、オシレータ４１は第２の周波数ｆ２の低い周波数で発振しており、ＤＣ−ＤＣ変換部４０は第２の状態である。つまり、スイッチ回路８１は低消費電流の状態になっている。
【００４８】
この状態より、時間Ｔ＝０において、第１の端子Ｐ１０を第２の端子Ｐ０３から、例えば第２の端子Ｐ０２に接続を切替えた場合を考える。図７（ａ）に表したように、外部から入力する端子切替信号Ｖｃが、Ｔ＝０でＶｃ＝２＝”１０”からＶｃ＝１＝”０１”に変化した場合である。
デコーダ部３０は、端子切替信号Ｖｃをデコードしてドライバ部２０にスイッチ制御信号を出力する。ドライバ部２０は、スイッチ制御信号を入力してスイッチ駆動信号を生成しスイッチ部１０に出力する。
【００４９】
このとき、図７（ｂ）〜（ｄ）に表したように、電源制御信号Ｖｍｏｄｅが”０”から”１”に変化し、オシレータ４１の発振周波数ｆは、ｆ＝ｆ２からｆ１に変化する。また、ＤＣ−ＤＣ変換部４０の消費電流Ｉｄｄも、Ｉｄｄ＝Ｉｄｄ１に変化する。つまり、負荷変動に対する応答の早い第１の状態であり、消費電流が大きい状態である。
【００５０】
図７（ｅ）に表したように、ドライバ部２０の電源電圧ＶＰは、時間Ｔ＝０でスイッチ部１０のスイッチ素子が切替わるため、降下する。
このとき、図７（ｂ）〜（ｄ）に表したように、電源制御信号Ｖｍｏｄｅが”１”のため、オシレータ４１の発振周波数ｆが周波数の高いｆ１となる。
【００５１】
すなわち、電源制御信号Ｖｍｏｄｅが”１”の間、ＤＣ−ＤＣ変換部４０は負荷変動に対する応答の早い第１の状態となっている。この第１の状態におけるオシレータ４１の発振周波数ｆは、ｆ１で比較例のスイッチ回路１８１のそれと等しい。
そのため、図７（ｄ）に表したように、比較例のスイッチ回路１８１と同様に、ドライバ部２０の電源電圧ＶＰは数〜数十μｓで定常状態の電圧に戻る。
【００５２】
電源制御部６０は、このドライバ部２０の電源電圧ＶＰが定常状態に戻る時間を第１の時間Ｔ１として、第１の時間Ｔ１の経過後に電源制御信号Ｖｍｏｄｅが”１”から”０”に戻るように制御する（図７（ｂ））。
電源制御信号Ｖｍｏｄｅが”０”になると、オシレータ４１の発振周波数ｆは、再びｆ２に戻る。ＤＣ−ＤＣ変換部４０の消費電流Ｉｄｄも、Ｉｄｄ１より小さいＩｄｄ２に戻る。
【００５３】
以下、Ｔ＞Ｔ１は、再び第２の時間Ｔ２として、低消費電流の状態となる。このとき、チャージポンプ４２のコンデンサにはスイッチ素子を切替えるために放出した電荷がすでにチャージされているために、オシレータ４１が低周波数の第２の状態となっても動作に問題がない。
【００５４】
このように、図５に表した比較例のスイッチ回路１８１と図１に表した本実施例のスイッチ回路８１とが、同じチャージポンプ、デコーダ部、スイッチ部を備えると仮定した場合、図１に表した本実施例のスイッチ回路８１の第１の状態の発振周波数ｆ、すなわち第１の周波数ｆ１は、比較例のオシレータ１４１の発振周波数ｆ１と等しく設定できる。
【００５５】
そのため、図１に表した本実施例のスイッチ回路８１においては、電源制御部６０のない図５に表した比較例のスイッチ回路１８１に対し、端子切り替え動作時以外の定常状態では低消費電流に抑える事が可能となる。
【００５６】
例えば、ＵＭＴＳ／ＧＳＭデュアルモードの携帯電話端末において、本実施例のスイッチ回路８１を使用した場合には、ＵＭＴＳモードでは待ち受け中、通話中ともにハンドオーバする時だけ第１の端子と接続する第２の端子の切替えが実施される。また、ＧＳＭでは通話中は送信と受信で端子切替が発生するため常時、待ち受け中はハンドオーバする時だけ端子切替が実施される事となる。
【００５７】
このように、本実施例のスイッチ回路８１によれば、外部から入力される端子切替信号が変化して、第１の端子Ｐ１０と接続する第２の端子Ｐ０１〜Ｐ０３が切り替わったときだけ、消費電流の大きい第１の状態となる。また、端子切替後に定常状態に戻った第２の時間は低消費電流の第２の状態に戻るため、低消費電流を実現することができる。
また、定常状態の第２の状態においては、ドライバ部２０の電源電圧ＶＰは、比較例のスイッチ回路１８１の電源電圧ＶＰ＝Ｖ１と等しいため、低歪み特性も維持される。
【００５８】
従って、本実施例のスイッチ回路８１を例えば携帯電話端末に用いた場合、低消費電流の第２の状態が定常的であり、携帯電話端末のセットとしての消費電流低減に繋がることになる。
また、本実施例のスイッチ回路８１においては、スイッチ回路８１が備える電源制御部６０により外部からの端子切替え信号を検出して、第２の状態から第１の状態に動作モードの切り替え制御を行う。そのため、スイッチ回路８１に外部からＤＣ−ＤＣ変換部４０の制御をする端子が不要であり、スイッチ回路８１の端子切替信号とＤＣ−ＤＣ変換部４０を制御する電源制御信号とのタイミングを同期させるなどの制御も不要となる。
【００５９】
なお、本実施例においては、ＤＣ−ＤＣ変換部４０より供給されるドライバ部の電源７２が、外部から供給される電源Ｖｄｄより高い場合を例示している。すなわち、ＤＣ−ＤＣ変換部４０は昇圧電源である場合を例示している。しかし、本発明はこれに限定されるものではなく、昇圧、降圧、負電圧のいずれか、またはこれらを組合せた電圧に変換する場合でも、同様の効果を得ることができる。
【００６０】
また、本実施例のスイッチ回路８１においては、１つの第１の端子Ｐ１０を３つの第２の端子Ｐ０１〜Ｐ０３のいずれか１つと接続させるＳＰ３Ｔの構成を例示して動作を説明した。しかし、本発明はこれに限定されるものではなく、ｎ個（ｎは、２以上）の第２の端子Ｐ０１〜Ｐ０Ｎを備えたＳＰｎＴのスイッチ回路についても同様に構成することができる。
【００６１】
また、任意数のｍ個の第１の端子を備えたｍＰｎＴ（m-Pole n-Throw）のスイッチ回路についても同様に構成することができる。
【００６２】
図８は、本発明の実施形態に係るスイッチ回路の他の構成を例示するブロック図である。
図８に表したように、スイッチ回路８１ｂは、スイッチ部１０ｂ、ドライバ部２０、デコーダ部３０、ＤＣ−ＤＣ変換部４０ｂ及び電源制御部６０を備える。そして、これらを同じ半導体基板に形成して１チップ化した構造、または複数のチップに形成して１つのパッケージ体としてパッケージングした構造を備える。
【００６３】
すなわち、スイッチ回路８１ｂにおいては、図１に表したスイッチ回路８１のスイッチ部１０、ＤＣ−ＤＣ変換部４０を、それぞれスイッチ部１０ｂ、ＤＣ−ＤＣ変換部４０ｂに置き換えて構成されている。ＤＣ−ＤＣ変換部４０ｂにおいては、出力電流を蓄電するコンデンサＣｐ及びドライバ部２０へ入力される電圧が所定の範囲を超えないようにするクランプ回路５１が追加されている。
【００６４】
スイッチ回路８１ｂは、図１に表したスイッチ回路８１と同様に、例えば、複数の受信部及び複数の送信部を有する携帯電話端末などのアンテナスイッチに用いることができる。第１の端子Ｐ１０をアンテナに接続し、第２の端子Ｐ０１〜Ｐ０６を複数の受信部及び複数の送信部のそれぞれに接続することにより、アンテナを各受信部及び複数の送信部で共有することができる。
【００６５】
スイッチ回路８１ｂのスイッチ部１０ｂは、スイッチ回路８１と同様に、例えば、図２に表したスイッチ部１０ａのように構成される。また、例えば、スイッチ素子Ｓ１１〜Ｓ１３などにＦＥＴを用いて、図９に表したように構成することができる。
図９は、スイッチ部の構成を例示する回路図である。
図９に表したように、第１の端子Ｐ１０と、複数の第２の端子Ｐ０１〜Ｐ０６のそれぞれとの間には、ｎ段（ｎは自然数）のスルーＦＥＴ（Field Effect Transistor）Ｔ１１、Ｔ１２、・・・、Ｔ１ｎ、Ｔ２１、Ｔ２２、・・・、Ｔ２ｎ、・・・、Ｔ６１、Ｔ６２、・・・、Ｔ６ｎが直列に接続されている。
【００６６】
第１の端子Ｐ１０と第２の端子Ｐ０１との間には、スルーＦＥＴ Ｔ１１、Ｔ１２、・・・、Ｔ１ｎが接続されている。第１の端子Ｐ１０と第２の端子Ｐ０２との間には、スルーＦＥＴ Ｔ２１、Ｔ２２、・・・、Ｔ２ｎが接続されている。第１の端子Ｐ１０と第２の端子Ｐ０３との間には、スルーＦＥＴ Ｔ３１、Ｔ３２、・・・、Ｔ３ｎが接続されている。第１の端子Ｐ１０と第２の端子Ｐ０４との間には、スルーＦＥＴ Ｔ４１、Ｔ４２、・・・、Ｔ４ｎが接続されている。第１の端子Ｐ１０と第２の端子Ｐ０５との間には、スルーＦＥＴ Ｔ５１、Ｔ５２、・・・、Ｔ５ｎが接続されている。第１の端子Ｐ１０と第２の端子Ｐ０６との間には、スルーＦＥＴ Ｔ６１、Ｔ６２、・・・、Ｔ６ｎが接続されている。
【００６７】
第２の端子Ｐ０１〜Ｐ０６のそれぞれとグランドとの間には、ｍ段（ｍは自然数）のシャントＦＥＴ Ｓ１１、Ｓ１２、・・・、Ｓ１ｍ、Ｓ２１、Ｓ２２、・・・、Ｓ２ｍ、・・・、Ｓ６１、Ｓ６２、・・・、Ｓ６ｍが直列に接続されている。第２の端子Ｐ０１とグランドとの間には、シャントＦＥＴ Ｓ１１、Ｓ１２、・・・、Ｓ１ｍが接続されている。第２の端子Ｐ０２とグランドとの間には、シャントＦＥＴ Ｓ２１、Ｓ２２、・・・、Ｓ２ｍが接続されている。第２の端子Ｐ０３とグランドとの間には、シャントＦＥＴ Ｓ３１、Ｓ３２、・・・、Ｓ３ｍが接続されている。第２の端子〜０４とグランドとの間には、シャントＦＥＴ Ｓ４１、Ｓ４２、・・・、Ｓ４ｍが接続されている。第２の端子Ｐ０５とグランドとの間には、シャントＦＥＴ Ｓ５１、Ｓ５２、・・・、Ｓ５ｍが接続されている。第２の端子Ｐ０６とグランドとの間には、シャントＦＥＴ Ｓ６１、Ｓ６２、・・・、Ｓ６ｍが接続されている。
【００６８】
第２の端子Ｐ０１に接続されたスルーＦＥＴ Ｔ１１、Ｔ１２、・・・、Ｔ１ｎのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＴ１１、ＲＴ１２、・・・、ＲＴ１ｎを介して、制御端子Ｃｏｎ１ａと接続されている。制御端子Ｃｏｎ１ａは、ドライバ部２０ｂと接続されている。抵抗ＲＴ１１、ＲＴ１２、・・・、ＲＴ１ｎは、それぞれ高周波信号がドライバ部２０ｂに漏洩しない程度の高い抵抗値を有する。
【００６９】
第２の端子Ｐ０１に接続されたシャントＦＥＴ Ｓ１１、Ｓ１２、・・・、Ｓ１ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ１１、ＲＳ１２、・・・、ＲＳ１ｍを介して、制御端子Ｃｏｎ１ｂと接続されている。制御端子Ｃｏｎ１ｂは、ドライバ部２０ｂと接続されている。
【００７０】
第２の端子Ｐ０２に接続されたスルーＦＥＴ Ｔ２１、Ｔ２２、・・・、Ｔ２ｎのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＴ２１、ＲＴ２２、・・・、ＲＴ２ｎを介して、制御端子Ｃｏｎ２ａと接続されている。制御端子Ｃｏｎ２ａは、ドライバ部２０ｂと接続されている。
【００７１】
第２の端子Ｐ０２に接続されたシャントＦＥＴ Ｓ２１、Ｓ２２、・・・、Ｓ２ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ２１、ＲＳ２２、・・・、ＲＳ２ｍを介して、制御端子Ｃｏｎ２ｂと接続されている。制御端子Ｃｏｎ２ｂは、ドライバ部２０ｂと接続されている。
【００７２】
第２の端子Ｐ０３に接続されたスルーＦＥＴ Ｔ３１、Ｔ３２、・・・、Ｔ３ｎのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＴ３１、ＲＴ３２、・・・、ＲＴ３ｎを介して、制御端子Ｃｏｎ３ａと接続されている。制御端子Ｃｏｎ３ａは、ドライバ部２０ｂと接続されている。
【００７３】
第２の端子Ｐ０３に接続されたシャントＦＥＴ Ｓ３１、Ｓ３２、・・・、Ｓ３ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ３１、ＲＳ３２、・・・、ＲＳ３ｍを介して、制御端子Ｃｏｎ３ｂと接続されている。制御端子Ｃｏｎ３ｂは、ドライバ部２０ｂと接続されている。
【００７４】
第２の端子Ｐ０４に接続されたスルーＦＥＴ Ｔ４１、Ｔ４２、・・・、Ｔ４ｎのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＴ４１、ＲＴ４２、・・・、ＲＴ４ｎを介して、制御端子Ｃｏｎ４ａと接続されている。制御端子Ｃｏｎ４ａは、ドライバ部２０ｂと接続されている。
【００７５】
第２の端子Ｐ０４に接続されたシャントＦＥＴ Ｓ４１、Ｓ４２、・・・、Ｓ４ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ４１、ＲＳ４２、・・・、ＲＳ４ｍを介して、制御端子Ｃｏｎ４ｂと接続されている。制御端子Ｃｏｎ４ｂは、ドライバ部２０ｂと接続されている。
【００７６】
第２の端子Ｐ０５に接続されたスルーＦＥＴ Ｔ５１、Ｔ５２、・・・、Ｔ５ｎのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＴ５１、ＲＴ５２、・・・、ＲＴ５ｎを介して、制御端子Ｃｏｎ５ａと接続されている。制御端子Ｃｏｎ５ａは、ドライバ部２０ｂと接続されている。
【００７７】
第２の端子Ｐ０５に接続されたシャントＦＥＴ Ｓ５１、Ｓ５２、・・・、Ｓ５ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ５１、ＲＳ５２、・・・、ＲＳ５ｍを介して、制御端子Ｃｏｎ５ｂと接続されている。制御端子Ｃｏｎ５ｂは、ドライバ部２０ｂと接続されている。
【００７８】
第２の端子Ｐ０６に接続されたスルーＦＥＴ Ｔ６１、Ｔ６２、・・・、Ｔ６ｎのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＴ６１、ＲＴ６２、・・・、ＲＴ６ｎを介して、制御端子Ｃｏｎ６ａと接続されている。制御端子Ｃｏｎ６ａは、ドライバ部２０ｂと接続されている。
【００７９】
第２の端子Ｐ０６に接続されたシャントＦＥＴ Ｓ６１、Ｓ６２、・・・、Ｓ６ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ６１、ＲＳ６２、・・・、ＲＳ６ｍを介して、制御端子Ｃｏｎ６ｂと接続されている。制御端子Ｃｏｎ６ｂは、ドライバ部２０ｂと接続されている。
抵抗ＲＴ２１、・・・、ＲＴ６ｎ、ＲＳ２１、・・・、ＲＳ６ｍは、それぞれ高周波信号がドライバ部２０ｂに漏洩しない程度の高い抵抗値を有する。
【００８０】
シャントＦＥＴは、そのシャントＦＥＴが接続された第２の端子に接続されたスルーＦＥＴがオフにされた際、その第２の端子と第１の端子間のアイソレーションを高める。すなわち、スルーＦＥＴがオフ状態であってもそのオフ状態のスルーＦＥＴと接続された第２の端子に高周波信号が漏れてしまう場合があるが、この時、オン状態のシャントＦＥＴを介して、漏れた高周波信号をグランドに逃がすことができる。
【００８１】
例えば、第２の端子Ｐ０１と第１の端子Ｐ１０との間を導通するには、第２の端子Ｐ０１と第１の端子Ｐ１０との間のｎ段直列接続スルーＦＥＴ Ｔ１１〜Ｔ１ｎをオンとし、第２の端子Ｐ０１とグランドとの間のｍ段直列接続シャントＦＥＴ Ｓ１１〜Ｓ１ｍをオフとする。同時に他の第２の端子Ｐ０２〜Ｐ０６と第１の端子Ｐ１０との間のスルーＦＥＴをすべてオフとし、他の各第２の端子Ｐ０２〜Ｐ０６とグランドとの間のシャントＦＥＴをすべてオンとすればよい。
【００８２】
すなわち、上記の場合、制御端子Ｃｏｎ１ａにはオン電位Ｖｏｎ、制御端子Ｃｏｎ２ｂ〜Ｃｏｎ６ｂにはオン電位Ｖｏｎ、制御端子Ｃｏｎ１ｂにはオフ電位Ｖｏｆｆ、制御端子Ｃｏｎ２ａ〜Ｃｏｎ６ａにはオフ電位Ｖｏｆｆの電位が与えられる。オン電位Ｖｏｎは、各ＦＥＴが導通状態となりそのオン抵抗が十分小さい値になるゲート電位であり、オフ電位Ｖｏｆｆは各ＦＥＴが遮断状態となり高周波信号が重畳しても遮断状態を十分維持できるゲート電位である。各ＦＥＴのしきい値電圧Ｖｔｈは例えば０．１Ｖである。
【００８３】
オン電位Ｖｏｎが所望の電位（例えば３Ｖ）よりも低いと導通状態のＦＥＴのオン抵抗が高くなり、挿入損失が劣化すると共に、導通状態のＦＥＴで発生する歪（オン歪）が増大する。また、オフ電位Ｖｏｆｆが所望の電位（例えば−１Ｖ）よりも高いと、最大許容入力電力が下がると共に、規定入力時に遮断状態のＦＥＴで発生する歪（オフ歪）が増大する。
ただし、オン電位Ｖｏｎが高すぎたり、オフ電位Ｖｏｆｆが低すぎるとＦＥＴの耐圧を超えてしまうので、オン電位Ｖｏｎおよびオフ電位Ｖｏｆｆには最適な範囲がある。
【００８４】
スイッチ部１０ｂの各ＦＥＴのゲート電位を制御する制御信号は、図８に表したデコーダ部３０、ドライバ部２０で生成される。
図１０は、デコーダ部及びドライバ部の構成を例示する回路図である。
図１０に表したように、ドライバ部２０ｂは、レベルシフタ２３ａ〜２３ｆが並置されている。各レベルシフタ２３ａ〜２３ｆには、他の回路部に供給される電源電位Ｖｄｄよりも高い電圧ＶＰが高電位電源７２として供給されている。
【００８５】
また、ドライバ部２０ｂには、負電圧Ｖｎが供給される場合もあるが、図１０においては、低電位電源７２ａは接地されているものとして説明する。
スイッチ回路８１ｂは、ＳＰ６Ｔのスイッチ部１０ｂを備えている。そのため、デコーダ部３０ｂは、制御端子Ｃｔｌに入力される３ビットの端子切替信号Ｖｃをデコードしている。また、レベルシフタ２３ａ〜２３ｆは、差動回路であるため、デコーダ部３０ｂとレベルシフタ２３ａ〜２３ｆとの間に、反転・非反転信号生成回路部が設けられている。
【００８６】
図１１は、ドライバ部の構成を例示する回路図である。
図１１においては、図１０に表したドライバ部２０ｂを構成するレベルシフタ２３の回路図を表している。
ドライバ部２０ｂは、図１１に表したレベルシフタ２３と同一構成の６つのレベルシフタ２３ａ〜２３ｆにより構成される。
【００８７】
レベルシフタ２３は、初段レベルシフタ２１と後段レベルシフタ２２とを有する。初段レベルシフタ２１は、一対のＮチャンネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳ）Ｎ１１、Ｎ１２と、一対のＰチャンネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳ）Ｐ１１、Ｐ１２とを有する。後段レベルシフタ２２は、一対のＰＭＯＳ Ｐ２１、Ｐ２２と、一対のＮＭＯＳ Ｎ２１、Ｎ２２とを有する。
【００８８】
ＮＭＯＳ Ｎ１１及びＮ１２のそれぞれのソースはグランドに接続されている。ＮＭＯＳ Ｎ１１、Ｎ１２のゲートはそれぞれ入力端子ＩＮＡ、ＩＮＢを介して図示されない前段のデコーダ部に接続されている。
【００８９】
ＮＭＯＳ Ｎ１１、Ｎ１２のドレインは、それぞれＰＭＯＳ Ｐ１１、Ｐ１２のドレインと接続されている。ＰＭＯＳ Ｐ１１、Ｐ１２のそれぞれのソースは、高電位電源端子を介して、正の電圧ＶＰが供給されるＤＣ−ＤＣ変換部４０ｂ（図示せず）の出力７２に接続されている。ＰＭＯＳ Ｐ１１のゲートは、ＰＭＯＳ Ｐ１２のドレインと接続され、これらは初段レベルシフタ２１の差動出力の一方のラインＬ２に接続されている。ＰＭＯＳ Ｐ１２のゲートは、ＰＭＯＳ Ｐ１１のドレインと接続され、これらは初段レベルシフタ２１の差動出力の他方のラインＬ１に接続されている。
【００９０】
上記ラインＬ１、Ｌ２はそれぞれ後段レベルシフタ２２のＰＭＯＳ Ｐ２１、Ｐ２２のゲートに接続される。ラインＬ１、Ｌ２を介して、初段レベルシフタ２１の出力は、後段レベルシフタ２２への入力される。ＰＭＯＳ Ｐ２１、Ｐ２２のそれぞれのソースは、高電位電源端子を介して、正の電圧ＶＰが供給されるＤＣ−ＤＣ変換部４０ｂ（図示せず）の出力７２に接続されている。
【００９１】
ＰＭＯＳ Ｐ２１のドレインは、ＮＭＯＳ Ｎ２１のドレインと接続され、これらの接続ノードは出力端子ＯＵＴＡに接続されている。ＰＭＯＳ Ｐ２２のドレインはＮＭＯＳ Ｎ２２のドレインと接続され、これらの接続ノードは出力端子ＯＵＴＢに接続されている。出力端子ＯＵＴＡ、ＯＵＴＢを介して前述したオン電位Ｖｏｎ、オフ電位Ｖｏｆｆが、図９に表したスイッチ部１０ｂのスルーＦＥＴ、シャントＦＥＴのゲートに供給される。
【００９２】
初段レベルシフタ２１の差動入力ＩＮＡ、ＩＮＢの入力レベルは例えばハイレベルが１．８Ｖ、ローレベルが０Ｖであり、図示されない前段のデコーダ部３０ｂ、反転・非反転信号生成回路部から供給される。高電位電源端子には、正の電圧ＶＰとして、例えば３．５Ｖが供給される。
【００９３】
例えば、ＩＮＡにハイレベル（１．８Ｖ）、ＩＮＢにローレベル（０Ｖ）が入力すると、ラインＬ１の電位はローレベル（０Ｖ）になり、ラインＬ２の電位は、ＶＰと等しい３．５Ｖになる。すなわち、初段レベルシフタ２１における出力振幅は０〜ＶＰの３．５Ｖ程度となる。
【００９４】
後段レベルシフタ２２は、初段レベルシフタ２１の出力信号を入力とする。高電位電源端子７２には、初段レベルシフタ２１と同様正の電圧ＶＰとして、例えば３．５Ｖが供給される。また、低電位電源端子７２ａには、負電圧Ｖｎとして、例えば−１．５Ｖが供給されるとする。
【００９５】
例えば、ラインＬ１がローレベル（０Ｖ）、ラインＬ２がハイレベル（３．５Ｖ）とすると、出力端子ＯＵＴＡの電位は、正の電圧ＶＰと等しい３．５Ｖになり、出力端子ＯＵＴＢの電位は、負電圧Ｖｎと等しい−１．５Ｖになる。したがって、オン電位Ｖｏｎとして３．５Ｖを、オフ電位Ｖｏｆｆとして−１．５Ｖを、図９に示すスイッチ部１０ｂのスルーＦＥＴ、シャントＦＥＴのゲートに供給することができ、スイッチ部１０ｂが駆動される。
【００９６】
すなわち、初段レベルシフタ２１は、入力のハイレベルがＶｄｄ、ローレベルが０Ｖである差動入力信号を、ハイレベルが正の電圧ＶＰ、ローレベルが０Ｖの差動信号に電圧変換する。また後段レベルシフタ２２は、その出力レベルをハイレベルが正の電圧ＶＰ、ローレベルが負電圧Ｖｎに変換する。
【００９７】
従って、レベルシフタ２３は、入力のハイレベルがＶｄｄ、ローレベルが０Ｖである差動入力信号を、ハイレベルが正の電圧ＶＰ、ローレベルが負電圧Ｖｎの差動信号に電圧変換する。
負電圧Ｖｎが接地電位の場合は、レベルシフタ２３は、ハイレベルがＶｄｄ、ローレベルが０Ｖの差動入力信号を、ハイレベルが正の電圧ＶＰ、ローレベルが０Ｖの差動出力信号に変換する。なお、負電圧Ｖｎが接地電位の場合は、後段レベルシフタ２２はなくてもよく、ラインＬ１、Ｌ２を差動出力とすることができる。
【００９８】
図１２は、オシレータ及びチャージポンプの構成を例示する回路図である。
図１２に表したように、チャージポンプ４２ｂは、高電位電源端子７２と接地との間に直列接続した複数のダイオードと、各ダイオード間とオシレータ４１ｂの出力である差動クロックＣＬＫ、ＣＬＫ−とに接続された複数のコンデンサを有する。
差動クロックＣＬＫ、ＣＬＫ−によるコンデンサの電荷の蓄積、移動により高電位電源端子７２に正の電圧ＶＰが生成される。
【００９９】
オシレータ４１ｂは、リングオシレータ、バッファ、ＮＭＯＳ Ｎ１、抵抗Ｒ１、Ｒ２などで構成される。リングオシレータは、カレントミラー負荷のＣＭＯＳインバータ３段で構成されている。また、ＣＭＯＳインバータの段間には、遅延時間を大きくするためにコンデンサが接地との間に接続されている。リングオシレータの出力は、カレントミラー負荷のＣＭＯＳインバータ２段のバッファに入力され、差動クロックＣＬＫ、ＣＬＫ−が出力される。
【０１００】
差動クロックＣＬＫ、ＣＬＫ−の周波数が高くなると、チャージポンプ４２ｂの出力電流も上昇する。また、差動クロックＣＬＫ、ＣＬＫ−を供給するバッファの電流駆動能力が上昇すると、チャージポンプ４２ｂの出力電流も上昇する。
カレントミラーの基準側には、抵抗Ｒ２が挿入されている。また、抵抗Ｒ２の両端には、直列接続したＮＭＯＳ Ｎ１及び抵抗Ｒ１が接続されている。ＮＭＯＳ Ｎ１のゲートには、電源制御信号Ｖｍｏｄｅが入力される。
【０１０１】
カレントミラーの電流は、抵抗Ｒ１、Ｒ２により制限される。また、カレントミラーの電流により、リングオシレータ４１ｂの出力電流が制御される。従って、抵抗Ｒ１、Ｒ２により、リングオシレータ４１ｂの出力電流が制御される。
ここで、カレントミラーの抵抗Ｒ１、Ｒ２は、Ｒ１＜Ｒ２の関係を有し、かつ、ＮＭＯＳ Ｎ１のオン抵抗は、抵抗Ｒ１に比べて十分小さいものとする。
【０１０２】
電源制御信号Ｖｍｏｄｅがローレベルのとき、リングオシレータ４１ｂ、ＤＣ−ＤＣ変換部４０ｂは、第２の状態である。ＮＭＯＳ Ｎ１はオフ状態となり、リングオシレータ４１ｂの出力電流は、抵抗Ｒ２により制限された電流となる。また、電源制御信号Ｖｍｏｄｅがハイレベルのとき、リングオシレータ４１ｂ、ＤＣ−ＤＣ変換部４０ｂは第１の状態である。ＮＭＯＳ Ｎ１はオン状態となり、リングオシレータ４１ｂの出力電流は、抵抗Ｒ１、Ｒ２の並列接続により制限された電流となる。
【０１０３】
従って、チャージポンプ４２ｂの出力電流は、第２の状態のときの出力電流Ｉ２から、第１の状態のときはＩ２よりも絶対値の大きいＩ１に上昇する。
これにより、正の電圧ＶＰが所望の値に達する時定数が短縮する。
【０１０４】
なお、電源制御信号Ｖｍｏｄｅがハイレベルの期間、すなわち第１の時間は、リングオシレータに定常状態と比べると大きな電流が生じるが、その期間は、全動作期間の内、僅かな期間であるので、消費電流の増加も僅少である。
【０１０５】
電源制御部６０は、図１において説明したとおり、外部から入力される端子切替信号Ｖｃに変化がない第２の時間、すなわち定常状態においては、第２の状態となるように、ＤＣ−ＤＣ変換部４０ｂを制御している。そして、外部から入力される端子切替信号Ｖｃの変化に対応した一定時間Ｔ１の間、すなわち第１の時間だけ、ＤＣ−ＤＣ変換部４０ｂを第１の状態となるように制御する。さらに、第１の時間の経過後は、第２の時間としてＤＣ−ＤＣ変換部４０ｂを第２の状態となるように制御する。
【０１０６】
電源制御部６０は、例えば、端子切替信号Ｖｃの立上がり及び立ち下がりの両エッジを検出する回路を用いて構成できる。
図１３は、エッジ検出回路の構成を例示する回路図である。
図１３に表したように、エッジ検出回路６１においては、端子切替信号Ｖｃの否定をＲＣ遅延回路ＤＬＹで遅延させ、バッファＢＵＦで波形整形した信号Ｖｄを生成している。そして、端子切替信号Ｖｃと信号Ｖｄとの排他的論理和の否定をとることにより、端子切替信号の変化を検出している。
【０１０７】
なお、図１３に表したバッファＢＵＦは、シュミットトリガ回路である。ＲＣ遅延回路ＤＬＹにより立上がり及び立ち下がりの遅くなった信号をバッファＢＵＦに通して、ノイズなどによる誤動作を回避している。
【０１０８】
図１４は、エッジ検出回路の主要な信号のタイミングチャートである。
図１４においては、エッジ検出回路６１の主要な信号、制御端子Ｃｔｌの端子切替信号Ｖｃ（図１４（ａ））、遅延信号Ｖｄ（図１４（ｂ））、出力ＯＵＴ（図１４（ｃ））のタイミングチャートを表している。
図１４（ｃ）に表したように、端子切替信号Ｖｃが変化する立上がり及び立ち下がりにおいて、出力ＯＵＴには一定幅のパルスが発生している。
【０１０９】
図１５は、電源制御部の構成を例示する回路図である。
図１５に表したように、電源制御部６０ｂは、３つのエッジ検出回路６１ａ〜６１ｃ、論理和回路ＯＲ１などにより構成される。端子切替信号Ｖｃの各ビットＶｃ１〜Ｖｃ３のそれぞれにエッジ検出回路６１ａ〜６１ｃが設けられている。そして、エッジ検出回路６１ａ〜６１ｃの出力の論理和（ＯＲ）が電源制御部６０ｂの出力となっている。すなわち、端子切替信号Ｖｃの各ビットＶｃ１〜Ｖｃ３の内、少なくとも１つが変化すれば、電源制御信号Ｖｍｏｄｅに第１の時間Ｔ１の幅のパルスが生じる。
【０１１０】
なお、図１３においては、エッジ検出回路６１ａ〜６１ｃにより、第１の時間Ｔ１の幅のパルスを発生させる構成を例示している。しかし、エッジ検出回路６１ａ〜６１ｃは、第１の時間Ｔ１よりも短いパルスを発生し、電源制御信号Ｖｍｏｄｅを入力する側、すなわちＤＣ−ＤＣ変換部４０ｂが第１の時間Ｔ１の間だけ動作する構成としてもよい。第１の時間Ｔ１は、例えば、タイマー、単安定マルチバイブレータなどにより発生することができる。
【０１１１】
また、図１５に表した電源制御部６０ｂは、制御端子Ｃｔｌに接続されて端子切替信号Ｖｃの切り替えを検出している。しかし、電源制御部６０ｂは、デコーダ部３０ｂとドライバ部２０ｂとの間に接続して切り替えを検出してもよい。ただし、検出する必要のある信号がより少ない制御端子Ｃｔｌに接続するのが最良の形態である。
【０１１２】
図８に表したスイッチ回路８１ｂにおいて、電源制御部６０がない場合の比較例のスイッチ回路をタイミングチャートを用いて説明する。
図１６は、比較例のスイッチ回路の主要な信号のタイミングチャートである。
図１６においては、比較例のスイッチ回路の主要な信号、図１６（ａ）端子切替信号Ｖｃ、図１６（ｂ）チャージポンプの出力電流ＩＰ、図１６（ｃ）ＤＣ−ＤＣ変換部の消費電流Ｉｄｄ、図１６（ｄ）ドライバ部の電源電圧ＶＰのタイミングチャートを表している。
図１６（ａ）に表したように、時間Ｔ＜０で、端子切替信号Ｖｃ＝４＝”１００”の状態である。つまり、スイッチ部１０ｂは、時間Ｔ＜０で、第１の端子Ｐ１０を第２の端子Ｐ０５に接続した状態である。
【０１１３】
図１６（ｂ）に表したように、チャージポンプ４２ｂの出力電流ＩＰは、第１の状態の電流ＩＰ＝Ｉ１で一定である。また、図１６（ｄ）に表したように、ドライバ部２０の電源７２の電圧ＶＰも、ＶＰ＝Ｖ１で一定である。図１６（ｃ）に表したように、ＤＣ−ＤＣ変換部の消費電流Ｉｄｄは、第１の状態の消費電流Ｉｄｄ１で一定である。
このように、時間Ｔ＜０においては、外部から入力される端子切替信号Ｖｃ＝４に応じて第１の端子Ｐ１０と第２の端子Ｐ０５とが接続され、安定した状態となっている。
【０１１４】
この状態より、時間Ｔ＝０において、第１の端子Ｐ１０を第２の端子Ｐ０５から、例えば第２の端子Ｐ０１に接続を切替えた場合を考える。図１６（ａ）に表したように、外部から入力する端子切替信号Ｖｃが、Ｔ＝０でＶｃ＝４からＶｃ＝０に変化した場合である。
【０１１５】
デコーダ部３０は、端子切替信号Ｖｃをデコードしてドライバ部２０に６ビットのスイッチ制御信号”０００００１”を出力する。ドライバ部２０は、スイッチ制御信号”０００００１”を入力してスイッチ駆動信号を生成しスイッチ部１０ｂに出力する。
【０１１６】
このとき、図１６（ｂ）に表したように、チャージポンプ４２ｂの出力電流ＩＰに変化はなく、Ｔ＝０の前後で、ＩＰ＝Ｉ１で一定である。また、ＤＣ−ＤＣ変換部の消費電流Ｉｄｄも、Ｔ＝０の前後で、電流を消費する回路に変化はないため、Ｔ＝０の前後で変化はない。
【０１１７】
一方、スイッチ部１０ｂでは第１の端子Ｐ１０の接続を第２の端子Ｐ０５から第２の端子Ｐ０１に切替えるため、今までオンしていたスイッチ素子がオフし、今までオフしていたスイッチ素子がオンする。例えば、図９に表したように、スイッチ素子をＦＥＴで構成した場合、ＦＥＴをオンするときにはＦＥＴのゲート容量に電荷がチャージされることとなる。そのため、チャージポンプ４２ｂのコンデンサに蓄えられていた電荷の放出が一時的に増え、ドライバ部２０の電源７２の電圧ＶＰは一時的に降下し、再度チャージポンプ４２ｂに電荷が蓄えられるまで数〜数十μｓ程度かけてスイッチ部１０ｂの切替前の電圧に戻ることになる。
【０１１８】
以上のように、ドライバ部２０の電源７２の電圧ＶＰは、スイッチ部１０ｂの第２の端子Ｐ０１〜Ｐ０６の切り替えの際に一度降下し、再度チャージポンプ４２ｂのコンデンサにチャージされていくことで定常状態の電圧に戻る動作となる。スイッチ部１０ｂの第２の端子Ｐ０１〜Ｐ０６の切り替えた時の電圧ＶＰの電圧降下後に、チャージポンプ４２ｂのコンデンサに電荷をチャージし定常状態の電圧に戻るための時間は、チャージポンプ４２ｂの出力電流が大きい方が早く、小さい方が遅い。またスイッチ回路８１ｂ全体の消費電流Ｉｄｄは、チャージポンプ４２ｂの出力電流が大きい方が多く、小さい方が少ないという特徴がある。
【０１１９】
一方、例えば、携帯端末などにおいては、スイッチ回路の第２の端子Ｐ０１〜Ｐ０６の切り替え時には数〜数十μs以内に切り替えが完了し、所望のＲＦ特性が得られなければならないという規定がある。そのため、チャージポンプ４２ｂの出力電流は規定を満足するために十分大きくする必要がある。
【０１２０】
しかし、電源制御部６０のない比較例では、切替え完了後の定常状態でも同じ出力電流ＩＰ＝Ｉ１でチャージポンプを動作させている。そのため、所定の切替時間を満足しながら、スイッチ回路の消費電流を下げることには限界がある。なお、チャージポンプ４２ｂのコンデンサに十分電荷がチャージされた後は、チャージポンプ４２ｂの出力電流は、クランプ回路５１を経由して使用されることなく消費される。
【０１２１】
次に、図８に表したスイッチ回路８１ｂの動作について説明する。すなわち、電源制御部６０がある場合である。
図１７は、図８に表したスイッチ回路の主要な信号のタイミングチャートである。
図１７においては、スイッチ回路８１ｂの主要な信号、図１７（ａ）端子切替信号Ｖｃ、図１７（ｂ）電源制御信号Ｖｍｏｄｅ、図１７（ｃ）チャージポンプの出力電流ＩＰ、図１７（ｄ）ＤＣ−ＤＣ変換部の消費電流Ｉｄｄ、図１７（ｅ）ドライバ部の電源電圧ＶＰのタイミングチャートを表している。
【０１２２】
図１７（ａ）に表したように、時間Ｔ＜０で、端子切替信号Ｖｃ＝４＝”１００”の状態である。つまり、スイッチ部１０ｂは、時間Ｔ＜０で、第１の端子Ｐ１０を第２の端子Ｐ０５に接続した状態である。
また、図１７（ｂ）に表したように、時間Ｔ＜０で、端子切替信号Ｖｃに変化がないため、電源制御信号Ｖｍｏｄｅは、”０”である。
【０１２３】
図１７（ｃ）〜（ｄ）に表したように、時間Ｔ＜０で、チャージポンプ４２ｂの出力電流ＩＰ＝Ｉ２であり、チャージポンプ４２より供給されるドライバ部２０ｂの電源電圧ＶＰも、ＶＰ＝Ｖ１で一定である。そのため、ＤＣ−ＤＣ変換部の消費電流Ｉｄｄは、Ｉｄｄ＝Ｉｄｄ２で一定である。
【０１２４】
このように、時間Ｔ＜０においては、外部から入力される端子切替信号Ｖｃ＝４に応じて第１の端子Ｐ１０と第２の端子Ｐ０５とが接続され、安定した状態となっている。また、チャージポンプ４２ｂは定常状態の電流Ｉ２を出力しており、ＤＣ−ＤＣ変換部４０ｂは第２の状態である。つまり、スイッチ回路８１ｂは低消費電流の状態になっている。
【０１２５】
この状態より、時間Ｔ＝０において、第１の端子Ｐ１０を第２の端子Ｐ０５から、例えば第２の端子Ｐ０１に接続を切替えた場合を考える。図１７（ａ）に表したように、外部から入力する端子切替信号Ｖｃが、Ｔ＝０でＶｃ＝４＝”１００”からＶｃ＝０＝”０００”に変化した場合である。
【０１２６】
デコーダ部３０は、端子切替信号Ｖｃをデコードしてドライバ部２０にスイッチ制御信号を出力する。ドライバ部２０は、スイッチ制御信号を入力してスイッチ駆動信号を生成しスイッチ部１０ｂに出力する。
【０１２７】
このとき、図１７（ｂ）〜（ｄ）に表したように、電源制御信号Ｖｍｏｄｅが”０”から”１”に変化し、チャージポンプ４２ｂの出力電流は、ＩＰ＝Ｉ２からＩ１に変化する。ＤＣ−ＤＣ変換部の消費電流Ｉｄｄも、Ｉｄｄ＝Ｉｄｄ２からＩｄｄ１に変化する。すなわち、負荷変動に対する応答の早い第１の状態であり、消費電流が大きい状態である。
【０１２８】
図１７（ｅ）に表したように、ドライバ部２０の電源電圧ＶＰは、時間Ｔ＝０でスイッチ部１０のスイッチ素子が切替わるため、降下する。
このとき、図１７（ｂ）〜（ｄ）に表したように、電源制御信号Ｖｍｏｄｅが”１”のため、チャージポンプ４２ｂの出力電流ＩＰは、第１の状態のときの電流Ｉ１に切り替わっている。降下した電圧ＶＰを所定時間内に定常状態の電圧に戻すようにチャージポンプ４２ｂのコンデンサに電荷がチャージされる。このため、ＤＣ−ＤＣ変換部の消費電流Ｉｄｄは、電源制御信号Ｖｍｏｄｅが”１”の間は、Ｉｄｄ１に増えることになる。
【０１２９】
すなわち、電源制御信号Ｖｍｏｄｅが”１”の間、ＤＣ−ＤＣ変換部４０ｂは負荷変動に対する応答の早い第１の状態となっている。この第１の状態におけるチャージポンプ４２ｂの出力電流ＩＰはＩ１で、図１６に表した比較例のスイッチ回路のそれと等しい。
そのため、図１７（ｅ）に表したように、比較例のスイッチ回路と同様に、ドライバ部２０の電源電圧ＶＰは数〜数十μｓで定常状態の電圧に戻る。
【０１３０】
電源制御部６０は、このドライバ部２０の電源電圧ＶＰが定常状態に戻る時間を第１の時間Ｔ１として、第１の時間Ｔ１の経過後に電源制御信号Ｖｍｏｄｅが”１”から”０”に戻るように制御する（図１７（ｂ））。
電源制御信号Ｖｍｏｄｅが”０”になると、チャージポンプ４２ｂの出力電流ＩＰは、再び電流Ｉ２に戻り、ＤＣ−ＤＣ変換部の消費電流Ｉｄｄも低消費電流Ｉｄｄ２に戻る。
【０１３１】
以下、Ｔ＞Ｔ１は、再び第２の時間Ｔ２として、低消費電流の状態となる。このとき、チャージポンプ４２ｂのコンデンサにはスイッチ素子を切替えるために放出した電荷がすでにチャージされているために、チャージポンプ４２ｂの出力電流ＩＰが定常状態の電流Ｉ２の第２の状態となっても動作に問題がない。
【０１３２】
このように、スイッチ回路８１ｂにおいては、第１の状態のときのチャージポンプの出力電流Ｉ１を、電源制御部６０のない比較例のチャージポンプの出力電流と等しく設定できる。
そのため、スイッチ回路８１ｂにおいては、電源制御部６０のない比較例のスイッチ回路に対し、端子切り替え動作時以外の定常状態では低消費電流に抑える事が可能となる。
【０１３３】
例えば、ＵＭＴＳ／ＧＳＭデュアルモードの携帯電話端末において、スイッチ回路８１ｂを使用した場合には、ＵＭＴＳモードでは待ち受け中、通話中ともにハンドオーバする時だけ第１の端子と接続する第２の端子の切替えが実施される。また、ＧＳＭでは通話中は送信と受信で端子切替が発生するため常時、待ち受け中はハンドオーバする時だけ端子切替が実施される事となる。すなわち、スイッチ回路８１ｂとしては、低消費電流の第２の状態が定常的である。
【０１３４】
このように、スイッチ回路８１ｂによれば、外部から入力される端子切替信号が変化して、第１の端子Ｐ１０と接続する第２の端子Ｐ０１〜Ｐ０６が切り替わったときだけ、消費電流の大きい第１の状態となる。また、端子切替後に定常状態に戻った第２の時間は低消費電流の第２の状態に戻るため、低消費電流を実現することができる。
また、定常状態の第２の状態においては、ドライバ部２０の電源電圧ＶＰは、比較例のスイッチ回路の電源電圧ＶＰ＝Ｖ１と等しいため、低歪み特性も維持される。
【０１３５】
従って、スイッチ回路８１ｂを例えば携帯電話端末に用いた場合、低消費電流の第２の状態が定常的であり、携帯電話端末のセットとしての消費電流低減に繋がることになる。
また、スイッチ回路８１ｂにおいては、スイッチ回路８１ｂが備える電源制御部６０により外部からの端子切替え信号を検出して、第２の状態から第１の状態に動作モードの切り替え制御を行う。そのため、スイッチ回路８１ｂに外部からＤＣ−ＤＣ変換部４０ｂの制御をする端子が不要であり、スイッチ回路８１ｂの端子切替信号とＤＣ−ＤＣ変換部４０ｂを制御する電源制御信号とのタイミングを同期させるなどの制御も不要となる。
【０１３６】
なお、スイッチ回路８１ｂにおいては、ＤＣ−ＤＣ変換部４０ｂより供給されるドライバ部の電源７２が、外部から供給される電源Ｖｄｄより高い場合を例示している。すなわち、ＤＣ−ＤＣ変換部４０ｂは昇圧電源である場合を例示している。しかし、本発明はこれに限定されるものではなく、昇圧、降圧、負電圧のいずれか、またはこれらを組合せた電圧に変換する場合でも、同様の効果を得ることができる。
【０１３７】
図１８は、本発明の実施形態に係るスイッチ回路の他の構成を例示するブロック図である。
図１８に表したように、スイッチ回路８１ｃにおいては、ＤＣ−ＤＣ変換部４０ｃが負電圧Ｖｎを生成するチャージポンプ４２ｃをさらに有する点が、図８に表したスイッチ回路８１ｂと相違する。なお、チャージポンプ４２ｃの出力には、クランプ回路５２とコンデンサＣｎが接続されている。
【０１３８】
図１９は、オシレータ及びチャージポンプの構成を例示する回路図である。
図１９に表したように、オシレータ４１ｂ、チャージポンプ４２ｂについては、図１２に表したリングオシレータ４１ｂ、チャージポンプ４２ｂと同様である。また、チャージポンプ４２ｃは、低電位電源７２ａに負電圧Ｖｎを出力する。チャージポンプ４２ｃは、ダイオードの向きが逆であることと段数が少ないこと以外は、チャージポンプ４２ｂと同様である。
【０１３９】
リングオシレータ４１ｂは、図１２に表したものと同様であり、チャージポンプ４２ｂ、４２ｃの出力電流は、電源制御信号Ｖｍｏｄｅが”０”の第２の状態のときは、それぞれ消費電流の小さい状態となっている。また、電源制御信号Ｖｍｏｄｅが”１”の第１の状態のときは、それぞれ第２の状態のときよりも大きい出力電流となる。
【０１４０】
図２０は、図１８に表したスイッチ回路８１ｃの主要な信号のタイミングチャートである。
図２０においては、スイッチ回路８１ｃの主要な信号、図２０（ａ）端子切替信号Ｖｃ、図２０（ｂ）電源制御信号Ｖｍｏｄｅ、図２０（ｃ）チャージポンプ４２ｂの出力電流Ｉｐ、図２０（ｄ）チャージポンプ４２ｃの出力電流Ｉｎ、図２０（ｅ）ＤＣ−ＤＣ変換部の消費電流Ｉｄｄ、図２０（ｆ）ドライバ部入力正電圧（高電位電源電圧）ＶＰ、図２０（ｇ）ドライバ部入力負電圧（低電位電源電圧）Ｖｎのタイミングチャートを表している。
【０１４１】
図２０（ａ）に表したように、時間Ｔ＜０で、端子切替信号Ｖｃ＝４＝”１００”の状態である。つまり、スイッチ部１０ｂは、時間Ｔ＜０で、第１の端子Ｐ１０を第２の端子Ｐ０５に接続した状態である。
また、図２０（ｂ）に表したように、時間Ｔ＜０で、端子切替信号Ｖｃに変化がないため、電源制御信号Ｖｍｏｄｅは、”０”である。
【０１４２】
図２０（ｃ）〜（ｄ）に表したように、時間Ｔ＜０で、チャージポンプ４２ｂ、４２ｃの出力電流ＩＰ、Ｉｎは、それぞれＩＰ＝Ｉ２、Ｉｎ＝Ｉｎ２で一定ある。チャージポンプ４２より供給されるドライバ部２０の電源電圧ＶＰ、Ｖｎも、ＶＰ＝Ｖ１、Ｖｎ＝Ｖｎ１で一定である。そのため、ＤＣ−ＤＣ変換部の消費電流ＩｄｄもＩｄｄ＝Ｉｄｄ２の低消費電流の状態で一定である。
【０１４３】
このように、時間Ｔ＜０においては、外部から入力される端子切替信号Ｖｃ＝４に応じて第１の端子Ｐ１０と第２の端子Ｐ０５とが接続され、安定した状態となっている。また、チャージポンプ４２ｂ、４２ｃはそれぞれ定常状態の電流Ｉ２、Ｉｎ２を出力しており、ＤＣ−ＤＣ変換部４０ｃは第２の状態である。つまり、スイッチ回路８１ｃは低消費電流の状態になっている。
【０１４４】
この状態より、時間Ｔ＝０において、第１の端子Ｐ１０を第２の端子Ｐ０５から、例えば第２の端子Ｐ０１に接続を切替えた場合を考える。図２０（ａ）に表したように、外部から入力する端子切替信号Ｖｃが、Ｔ＝０でＶｃ＝４＝”１００”からＶｃ＝０＝”０００”に変化した場合である。
【０１４５】
デコーダ部３０は、端子切替信号Ｖｃをデコードしてドライバ部２０にスイッチ制御信号を出力する。ドライバ部２０は、スイッチ制御信号を入力してスイッチ駆動信号を生成しスイッチ部１０ｂに出力する。
【０１４６】
このとき、図２０（ｂ）〜（ｅ）に表したように、電源制御信号Ｖｍｏｄｅが”０”から”１”に変化し、チャージポンプ４２ｂ、４２ｃの出力電流は、ＩＰ＝Ｉ２からＩ１に、Ｉｎ＝Ｉｎ２からＩｎ１にそれぞれ変化する。ＤＣ−ＤＣ変換部の消費電流Ｉｄｄも、Ｉｄｄ＝Ｉｄｄ２からＩｄｄ１に変化する。すなわち、負荷変動に対する応答の早い第１の状態であり、消費電流が大きい状態である。
【０１４７】
図２０（ｆ）に表したように、ドライバ部２０の高電位電源電圧ＶＰは、時間Ｔ＝０でスイッチ部１０のスイッチ素子が切替わるため、降下する。同様に、低電位電源電圧Ｖｎは、時間Ｔ＝０で上昇する（図２０（ｇ））。
【０１４８】
このとき、図２０（ｂ）〜（ｅ）に表したように、電源制御信号Ｖｍｏｄｅが”１”のため、チャージポンプ４２ｂ、４２ｃの出力電流ＩＰ、Ｉｎは、それぞれ電流Ｉ１、Ｉｎ１に切り替わっている。降下した電圧ＶＰを所定時間内に定常状態の電圧に戻すようにチャージポンプ４２ｂのコンデンサに電荷がチャージされる。同様に、上昇した電圧Ｖｎを所定期間内に定常状態の電圧に戻すように、チャージポンプ４２ｃのコンデンサに電荷がチャージされる。このため、ＤＣ−ＤＣ変換部の消費電流Ｉｄｄは、電源制御信号Ｖｍｏｄｅが”１”の間は、Ｉｄｄ１に増えることになる。
【０１４９】
すなわち、電源制御信号Ｖｍｏｄｅが”１”の間、ＤＣ−ＤＣ変換部４０ｃは負荷変動に対する応答の早い第１の状態となっている。この第１の状態におけるチャージポンプ４２ｂ、４２ｃの出力電流はＩＰ＝Ｉ１、Ｉｎ＝Ｉｎ１である。
図２０（ｆ）、図２０（ｇ）に表したように、比較例のスイッチ回路と同様に、ドライバ部２０の電源電圧ＶＰ、Ｖｎは数〜数十μｓで定常状態の電圧に戻る。
【０１５０】
電源制御部６０は、このドライバ部２０の電源電圧ＶＰ、Ｖｎが定常状態に戻る時間を第１の時間Ｔ１として、第１の時間Ｔ１の経過後に電源制御信号Ｖｍｏｄｅが”１”から”０”に戻るように制御する（図２０（ｂ））。
電源制御信号Ｖｍｏｄｅが”０”になると、チャージポンプ４２ｂ、４２ｃの出力電流ＩＰ、Ｉｎは、再び電流Ｉ２、Ｉｎ２に戻り、ＤＣ−ＤＣ変換部の消費電流Ｉｄｄも低消費電流Ｉｄｄ１２に戻る。
【０１５１】
以下、Ｔ＞Ｔ１は、再び第２の時間Ｔ２として、低消費電流の状態となる。このとき、チャージポンプ４２ｂ、４２ｃのコンデンサにはスイッチ素子を切替えるために放出した電荷がすでにチャージされているために、チャージポンプ４２ｂ、４２ｃの出力電流ＩＰ＝Ｉ２、Ｉｎ＝Ｉｎ２の第２の状態となっても動作に問題がない。
【０１５２】
このように、スイッチ回路８１ｃにおいては、第１の状態のときのチャージポンプの出力電流を、電源制御部６０のない場合のチャージポンプの出力電流と等しく設定できる。
そのため、スイッチ回路８１ｃにおいては、電源制御部６０のない場合のスイッチ回路に対し、端子切り替え動作時以外の定常状態では低消費電流に抑える事が可能となる。
【０１５３】
例えば、ＵＭＴＳ／ＧＳＭデュアルモードの携帯電話端末において、スイッチ回路８１ｂを使用した場合には、ＵＭＴＳモードでは待ち受け中、通話中ともにハンドオーバする時だけ第１の端子と接続する第２の端子の切替えが実施される。また、ＧＳＭでは通話中は送信と受信で端子切替が発生するため常時、待ち受け中はハンドオーバする時だけ端子切替が実施される事となる。すなわち、スイッチ回路８１ｃとしては、低消費電流の第２の状態が定常的である。
【０１５４】
このように、スイッチ回路８１ｃによれば、外部から入力される端子切替信号が変化して、第１の端子Ｐ１０と接続する第２の端子Ｐ０１〜Ｐ０６が切り替わったときだけ、消費電流の大きい第１の状態となる。また、端子切替後に定常状態に戻った第２の時間は低消費電流の第２の状態に戻るため、低消費電流を実現することができる。
また、定常状態の第２の状態においては、ドライバ部２０の高電位電源電圧ＶＰ、低電位電源電圧Ｖｎは、電源制御部のないスイッチ回路の電源電圧ＶＰ＝Ｖ１、Ｖｎ＝Ｖｎ１と等しいため、低歪み特性も維持される。
【０１５５】
従って、スイッチ回路８１ｃを例えば携帯電話端末に用いた場合、低消費電流の第２の状態が定常的であり、携帯電話端末のセットとしての消費電流低減に繋がることになる。
また、スイッチ回路８１ｃにおいては、スイッチ回路８１ｃが備える電源制御部６０により外部からの端子切替え信号を検出して、第２の状態から第１の状態に動作モードの切り替え制御を行う。そのため、スイッチ回路８１ｃに外部からＤＣ−ＤＣ変換部４０ｂの制御をする端子が不要であり、スイッチ回路８１ｃの端子切替信号とＤＣ−ＤＣ変換部４０ｂを制御する電源制御信号とのタイミングを同期させるなどの制御も不要となる。
【０１５６】
なお、スイッチ回路８１ｂ及び８１ｃにおいては、第１の状態のときのオシレータ４１ｂの出力電流を、第２の状態よりも大きく設定している。これにより第１の状態のときのチャージポンプ４２ｂ及び４２ｃの出力電流を、第２の状態よりも大きくしている。すなわち、第１の状態のときのＤＣ−ＤＣ変換部４０ｂ及び４０ｃは負荷変動に対する応答が、第２の状態よりも速くなっている。
【０１５７】
しかし、図４に表したオシレータ４１ａのように、第１の状態のときのオシレータの発振周波数ｆ１を第２の状態よりも高く設定することによっても、第１の状態のときのチャージポンプ４０の出力電流を第２の状態よりも大きくすることができる。すなわち、第１の状態のときのＤＣ−ＤＣ変換部４０の負荷変動に対する応答を第２の状態のときよりも速くすることができる。
【０１５８】
また、第１の状態のときのオシレータの発振周波数と出力電流とをともに、第２の状態よりも大きく設定することにより、第１の状態のときのチャージポンプの出力電流を第２の状態よりも大きくすることができる。すなわち、第１の状態のときのＤＣ−ＤＣ変換部の負荷変動に対する応答を第２の状態よりも速くすることができる。
【０１５９】
なお、スイッチ回路８１ｃにおいては、１つの第１の端子Ｐ１０を６つの第２の端子Ｐ０１〜Ｐ０６のいずれか１つと接続させるＳＰ６Ｔの構成を例示して動作を説明した。しかし、本発明は、これに限定されるものではなく、ｎ個（ｎは、２以上）の第２の端子Ｐ０１〜Ｐ０Ｎを備えたＳＰｎＴのスイッチ回路についても同様に構成することができる。
【０１６０】
また、任意数のｍ個の第１の端子を備えたｍＰｎＴ（m-Pole n-Throw）のスイッチ回路についても同様に構成することができる。
また、スイッチ回路８１ｃは、図１１において説明したように、正の電源電圧ＶＰと負の電源電圧Ｖｎとを用いてスイッチＦＥＴを駆動することにより、より優れた挿入損失特性や歪み特性を得ることが可能となる。
【０１６１】
図２１は、本発明の他の実施形態に係るスイッチ回路の構成を例示するブロック図である。
図２１に表したように、本実施例のスイッチ回路８２は、クランプ回路５０を備えている点がスイッチ回路８１と異なり、これ以外については、図１に表したスイッチ回路８１と同様である。
【０１６２】
クランプ回路５０は、ＤＣ−ＤＣ変換部４０から出力される電圧を安定化して、ドライバ部２０に電源を供給する。クランプ回路５０としては、例えば、複数の直列接続したダイオードにより構成することができる。ダイオードがオンすることにより、順方向の電圧をクランプすることができる。また、ＦＥＴによりクランプ回路５０を構成することもできる。ＦＥＴで構成した場合は、電源制御部６０によりＦＥＴをオンまたはオフに制御することにより、オン、オフ制御可能なクランプ回路５０が構成される。
【０１６３】
電源制御信号Ｖｍｏｄｅが”０”のとき、すなわち、ＤＣ−ＤＣ変換部４０が第２の状態のとき、クランプ回路５０はオンで、ＤＣ−ＤＣ変換部４０から出力される電圧を安定化して、ドライバ部２０に供給する。
また、電源制御信号Ｖｍｏｄｅが”１”のとき、すなわち、第２の端子の切替が発生してＤＣ−ＤＣ変換部４０が第１の状態に制御されるとき、クランプ回路５０はオフで、ＤＣ−ＤＣ変換部４０から出力されるドライバ電源の電圧はそのまま、ドライバ部２０に供給される。
【０１６４】
図２２は、図２１に表したスイッチ回路の主要な信号のタイミングチャートである。
図２２においては、スイッチ回路８２の主要な信号、図２２（ａ）端子切替信号Ｖｃ、図２２（ｂ）電源制御信号Ｖｍｏｄｅ、図２２（ｃ）クランプ回路の動作、図２２（ｄ）オシレータ発振周波数ｆ、図２２（ｅ）ＤＣ−ＤＣ変換部の消費電流Ｉｄｄ、図２２（ｆ）ドライバ部の電源電圧ＶＰのタイミングチャートを表している。
【０１６５】
図２２（ａ）に表したように、時間Ｔ＜０で、端子切替信号Ｖｃ＝２＝”１０”の状態である。つまり、スイッチ部１０は、時間Ｔ＜０で、第１の端子Ｐ１０を第２の端子Ｐ０３に接続した状態である。
また、図２２（ｂ）に表したように、時間Ｔ＜０で、端子切替信号Ｖｃに変化がないため、電源制御信号Ｖｍｏｄｅは、”０”である。
【０１６６】
図２２（ｄ）〜（ｅ）に表したように、時間Ｔ＜０で、オシレータ４１の発振周波数ｆは、ｆ＝ｆ２であり、チャージポンプ４２より供給されるドライバ部２０の電源７２の電圧ＶＰも、ＶＰ＝Ｖ１で一定である。ＤＣ−ＤＣ変換部４０の消費電流Ｉｄｄは、Ｉｄｄ＝Ｉｄｄ２で一定である。
図２２（ｃ）に表したように、時間Ｔ＜０で、クランプ回路５０はオンの状態であり、ＤＣ−ＤＣ変換部４０の出力を安定化してドライバ部２０に電源を供給している。
【０１６７】
このように、時間Ｔ＜０においては、外部から入力される端子切替信号Ｖｃ＝２に応じて第１の端子Ｐ１０と第２の端子Ｐ０３とが接続され、安定した状態となっている。また、オシレータ４１は第２の周波数ｆ２の低い周波数で発振しており、ＤＣ−ＤＣ変換部４０は第２の状態である。つまり、スイッチ回路８１は低消費電流の状態になっている。
【０１６８】
この状態より、時間Ｔ＝０において、第１の端子Ｐ１０を第２の端子Ｐ０３から、例えば第２の端子Ｐ０２に接続を切替えた場合を考える。図２２（ａ）に表したように、外部から入力する端子切替信号Ｖｃが、Ｔ＝０でＶｃ＝２＝”１０”からＶｃ＝１＝”０１”に変化した場合である。
デコーダ部３０は、端子切替信号Ｖｃをデコードしてドライバ部２０にスイッチ制御信号を出力する。ドライバ部２０は、スイッチ制御信号を入力してスイッチ駆動信号を生成しスイッチ部１０に出力する。
【０１６９】
このとき、図２２（ｂ）〜（ｅ）に表したように、電源制御信号Ｖｍｏｄｅが”０”から”１”に変化し、クランプ回路５０はオフとなる。オシレータ４１の発振周波数ｆは、ｆ＝ｆ２からｆ１に変化する。また、ＤＣ−ＤＣ変換部４０の消費電流Ｉｄｄも、Ｉｄｄ＝Ｉｄｄ１に変化する。つまり、負荷変動に対する応答の早い第１の状態であり、消費電流が大きい状態である。
【０１７０】
図２２（ｆ）に表したように、ドライバ部２０の電源電圧ＶＰは、時間Ｔ＝０でスイッチ部１０のスイッチ素子が切替わったため、降下する。
このとき、図２２（ｂ）〜（ｄ）に表したように、電源制御信号Ｖｍｏｄｅが”１”のため、オシレータ４１の発振周波数ｆが周波数の高いｆ１となる。
【０１７１】
すなわち、電源制御信号Ｖｍｏｄｅが”１”の間、ＤＣ−ＤＣ変換部４０は負荷変動に対する応答の早い第１の状態となっている。
この第１の状態は、チャージポンプ４２のコンデンサの電荷が放電され、チャージポンプ４２のコンデンサの電荷を充電中の状態であり、クランプ回路５０で電位を安定化する必要はない。この第１の状態のときクランプ回路５０をオンさせたままでは、クランプ回路５０の不要な電流が流れることになる。このため、本実施例のように、ＤＣ−ＤＣ変換部４０の状態に連動してオン、オフさせることにより、電流消費を抑えることができる。
【０１７２】
第１の時間Ｔ１の後、ドライバ部２０の電源電圧ＶＰが定常状態に戻り、電源制御信号Ｖｍｏｄｅが”１”から”０”に戻ることは、図７に表したスイッチ回路８１と同様である。
【０１７３】
このように、本実施例のスイッチ回路８２によれば、外部から入力される端子切替信号が変化して、第１の端子Ｐ１０と接続する第２の端子Ｐ０１〜Ｐ０３が切り替わったときだけ、消費電流の大きい第１の状態となり、クランプ回路５０がオフする。また、端子切替後に定常状態に戻った第２の時間は、低消費電流の第２の状態に戻り、クランプ回路５０がオンし、低消費電流を実現することができる。
【０１７４】
なお、本実施例のスイッチ回路８２においては、１つの第１の端子Ｐ１０を３つの第２の端子Ｐ０１〜Ｐ０３のいずれか１つと接続させるＳＰ３Ｔの構成を例示して動作を説明した。しかし、本発明はこれに限定されるものではなく、ｎ個（ｎは、２以上）の第２の端子Ｐ０１〜Ｐ０Ｎを備えたＳＰｎＴのスイッチ回路についても同様に構成することができる。さらに、任意数のｍ個の第１の端子を備えたｍＰｎＴ（m-Pole n-Throw）のスイッチ回路についても同様に構成することができる。
【０１７５】
また、スイッチ回路８２においては、図１に表したスイッチ回路８１をもとに電源制御信号Ｖｍｏｄｅにより制御されるクランプ回路５０を追加した構成を例示した。同様に、図８、図１８にそれぞれ表したスイッチ回路８１ｂ、８１ｃをもとに、電源制御信号Ｖｍｏｄｅにより制御されるクランプ回路５０を追加した構成も可能である。
【０１７６】
以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、スイッチ回路を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１７７】
その他、本発明の実施形態として上述したスイッチ回路を基にして、当業者が適宜設計変更して実施し得る全てのスイッチ回路も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【符号の説明】
【０１７８】
１０、１０ａ、１０ｂ スイッチ部
２０、２０ａ、２０ｂ ドライバ部
２１ａ〜２１ｃ、４３ａ〜４３ｅ インバータ（否定回路）
２１、２２、２３、２３ａ〜２３ｆ レベルシフタ
３０、３０ｂ デコーダ部
４０、４０ｂ、４０ｃ ＤＣ−ＤＣ変換部
４１、４１ａ、４１ｂ オシレータ（リングオシレータ）
４２、４２ｂ、４２ｃ チャージポンプ
４３ 遅延回路
４５ 選択回路（マルチプレクサ）
５０、５１、５２ クランプ回路
６０、６０ｂ 電源制御部
６１、６１ａ〜６１ｃ エッジ検出回路
７１ ドライバ部の出力
７２、７２ａ ドライバ部の電源（チャージポンプの出力）
７３ デコーダ部の出力
７４ オシレータ出力
８１、８１ｂ、８１ｃ、８２ スイッチ回路
１１０ スイッチ部
１４０ ＤＣ−ＤＣ変換部
１４１ オシレータ
１４２ チャージポンプ
１７２ 電源
１８１ スイッチ回路
Ｃｐ、Ｃｎ コンデンサ
Ｃｔｌ 制御端子
Ｎ１ ＮＭＯＳ
Ｐ０１、Ｐ０２、Ｐ０３、Ｐ０４、Ｐ０５、Ｐ０６、Ｐ０Ｎ 第２の端子
Ｐ１０ 第１の端子
Ｒ１、Ｒ２ 抵抗
Ｖｄｄ 電源
【技術分野】
【０００１】
本発明は、スイッチ回路に関し、特にＤＣ−ＤＣ変換部を内蔵したスイッチ回路に関する。
【背景技術】
【０００２】
近年の移動体通信端末は高機能化に伴い、構成素子の小型化と低消費電流化が求められている。また、マルチバンド化が進んでおり、移動体通信端末内には複数の送信回路と受信回路を設けており、それらとアンテナの接続を切り替えるためにアンテナスイッチが用いられている。アンテナスイッチに求められる重要特性として、挿入損失やスイッチのポート間のアイソレーションなどがあるが、その他に歪み特性がある。
【０００３】
例えば、ＦＥＴでスイッチを構成する場合、歪み特性を上げるためには動作電圧を上げるなどの方法がある。そのため、スイッチ回路にＤＣ−ＤＣ変換回路などの電源部を搭載し、動作電圧を内部で昇圧するスイッチ回路が増えてきている。
また、低消費電流化のために、半導体スイッチ集積回路にＤＣ−ＤＣ変換回路を制御する端子を設け、低歪みが必要である例えば大信号の送信時のみＤＣ−ＤＣ変換回路を動作させることができるような構成が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１２４８０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、低歪み特性、低消費電流のスイッチ回路を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、少なくとも１つの第１の端子、複数の第２の端子及び前記第１の端子を前記第２の端子のいずれか１つと接続させるスイッチ素子を有するスイッチ部と、外部からの端子切替信号により前記スイッチ素子を駆動するドライバ部と、負荷変動に対する応答特性が第１の状態と、負荷変動に対する応答特性が前記第１の状態よりも遅い第２の状態とを有し、前記ドライバ部に電源を供給するＤＣ−ＤＣ変換部と、前記端子切替信号の変化に対応した第１の時間は前記ＤＣ−ＤＣ変換部を前記第１の状態に制御し、前記第１の時間以外の第２の時間は前記ＤＣ−ＤＣ変換部を前記第２の状態に制御することにより前記ＤＣ−ＤＣ変換部の前記第２の状態を定常状態とするように制御する電源制御部と、を備えることを特徴とするスイッチ回路が提供される。
【発明の効果】
【０００７】
本発明によれば、低歪み特性、低消費電流のスイッチ回路が提供される。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係るスイッチ回路の構成を例示するブロック図である。
【図２】図１に表したスイッチ部の構成を例示するブロック図である。
【図３】図１に表したドライバ部の構成を例示するブロック図である。
【図４】図１に表したオシレータの構成を例示する回路図である。
【図５】比較例のスイッチ回路の構成を例示するブロック図である。
【図６】比較例のスイッチ回路の主要な信号のタイミングチャートである。
【図７】図１に表したスイッチ回路の主要な信号のタイミングチャートである。
【図８】本発明の実施形態に係るスイッチ回路の他の構成を例示するブロック図である。
【図９】スイッチ部の構成を例示する回路図である。
【図１０】デコーダ部及びドライバ部の構成を例示する回路図である。
【図１１】ドライバ部の構成を例示する回路図である。
【図１２】オシレータ及びチャージポンプの構成を例示する回路図である。
【図１３】エッジ検出回路の構成を例示する回路図である。
【図１４】エッジ検出回路の主要な信号のタイミングチャートである。
【図１５】電源制御部の構成を例示する回路図である。
【図１６】比較例のスイッチ回路の主要な信号のタイミングチャートである。
【図１７】図８に表したスイッチ回路の主要な信号のタイミングチャートである。
【図１８】本発明の実施形態に係るスイッチ回路の他の構成を例示するブロック図である。
【図１９】オシレータ及びチャージポンプの構成を例示する回路図である。
【図２０】図１８に表したスイッチ回路の主要な信号のタイミングチャートである。
【図２１】本発明の他の実施形態に係るスイッチ回路の構成を例示するブロック図である。
【図２２】図２１に表したスイッチ回路の主要な信号のタイミングチャートである。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について図面を参照して詳細に説明する。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
また、論理値ローレベルを”０”で表し、論理値ハイレベルを”１”で表す。さらに、ｍビット（ｍは、１以上）からなる信号Ｄを最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）の順番に左側から右側に並べて、例えば、ｍ＝３の場合、信号Ｄ＝４を”１００”などと表す。
【００１０】
（第１の実施形態）
図１は、本発明の実施形態に係るスイッチ回路の構成を例示するブロック図である。
図１に表したように、本実施例のスイッチ回路８１は、スイッチ部１０、ドライバ部２０、デコーダ部３０、ＤＣ−ＤＣ変換部４０及び電源制御部６０を備える。そして、これらを同じ半導体基板に形成して１チップ化した構造、または複数のチップに形成して１つのパッケージ体としてパッケージングした構造を備える。
【００１１】
そして、本実施例のスイッチ回路８１は、例えば、複数の受信部及び複数の送信部を有する携帯電話端末などのアンテナスイッチに用いることができる。第１の端子Ｐ１０をアンテナに接続し、第２の端子Ｐ０１〜Ｐ０Ｎを複数の受信部及び複数の送信部のそれぞれに接続することにより、アンテナを各受信部及び複数の送信部で共有することができる。
【００１２】
まず、全体の構成について説明する。
スイッチ部１０は、第１の端子Ｐ１０を複数の第２の端子Ｐ０１〜Ｐ０３のいずれか１つと接続させるスイッチ素子を有する。本実施例においては、第１の端子Ｐ１０を３個の第２の端子Ｐ０１、Ｐ０２、Ｐ０３のいずれか１つと接続させる場合を例示している。
【００１３】
デコーダ部３０は、制御端子Ｃｔｌを介して外部から入力される端子切替信号をデコードしてスイッチ部１０のスイッチ素子の導通または非導通状態を制御するスイッチ制御信号を生成する。
ドライバ部２０は、デコーダ部３０の出力７３（スイッチ制御信号）と、ＤＣ−ＤＣ変換部４０の出力７２（電源）を入力して、スイッチ部１０のスイッチ素子を駆動するスイッチ駆動信号を生成する。
なお、本実施例においては、デコーダ部３０を備え、端子切替信号をデコードしてドライバ部２０にスイッチ制御信号を入力する構成を例示しているが、本発明はこれに限定されない。制御端子Ｃｔｌに入力される外部からの端子切替信号を直接ドライバ部２０に入力して、スイッチ素子を駆動してもよい。
【００１４】
なお、本実施例においては、３つの第２の端子Ｐ０１、Ｐ０２、Ｐ０３を制御するため、制御端子Ｃｔｌから入力される端子切替信号は２ビットであり、デコードしたスイッチ制御信号及びスイッチ素子を駆動するスイッチ駆動信号は少なくとも３本の信号線により出力される。
【００１５】
ＤＣ−ＤＣ変換部４０は、スイッチ部１０のスイッチ素子を駆動する電源を生成する回路であり、電源制御部６０により制御される。ここで、ＤＣ−ＤＣ変換部４０は、負荷変動に対する応答が第１の状態と、第１の状態より負荷変動に対する応答が遅い第２の状態を有する。ここで、第２の状態は負荷変動に対する応答が遅いことから、消費電流が第１の状態より小さい状態である。
【００１６】
本実施例のスイッチ回路８１においては、ＤＣ−ＤＣ変換部４０が、オシレータ４１、チャージポンプ４２を有する場合を例示している。つまり、ＤＣ−ＤＣ変換部４０の第１の状態は、オシレータ４１が第１の周波数でチャージポンプ４２を駆動する状態であり、第２の状態は、オシレータ４１が第１の周波数より低い第２の周波数でチャージポンプ４２を駆動する状態である。
【００１７】
電源制御部６０は、外部から入力される端子切替信号に変化がない第２の時間は、すなわち定常状態においては、第２の状態となるようにＤＣ−ＤＣ変換部４０を制御している。そして、外部から入力される端子切替信号の変化に対応した一定時間Ｔ１の間、すなわち第１の時間だけ、ＤＣ−ＤＣ変換部４０を第１の状態となるように制御する。さらに、第１の時間の経過後は、第２の時間としてＤＣ−ＤＣ変換部４０を第２の状態に戻すように制御する。
【００１８】
なお、本実施例においては、電源制御部６０は制御端子Ｃｔｌからの信号を入力する構成を例示しているが、外部から入力される端子切替信号の変化は、デコーダ部３０の出力７３の信号を入力して検出することもできる。ただし、検出する必要のある信号がより少ない制御端子Ｃｔｌからの信号を入力するほうが望ましい。
【００１９】
ここで、第１の時間は、端子切替信号が変化したことにより、ＤＣ−ＤＣ変換部４０の出力が変動してから端子切替信号の変化前の平衡状態の電圧に戻るまでの時間である。この第１の時間は、スイッチ部１０、ドライバ部２０、ＤＣ−ＤＣ変換部４０の負荷変動に対する応答により定めた設計値である。
【００２０】
このように、本実施例のスイッチ回路８１は、通常は第２の時間としてＤＣ−ＤＣ変換部４０を第２の状態に制御しており、外部から入力される端子切替信号が変化した第１の時間だけＤＣ−ＤＣ変換部４０を第１の状態に制御する。そして、第１の時間の経過後に第２の状態に戻すように制御する。なお、第２の時間は、第１の時間以外の時間であり、第１の時間とは異なり一定時間ではない。
【００２１】
すなわち、本実施例のスイッチ回路８１は、定常状態においてＤＣ−ＤＣ変換部４０は負荷変動に対する応答特性が遅い第２の状態、つまり低消費電流の状態で動作している。そして、第１の端子Ｐ１０と接続する第２の端子Ｐ０１〜Ｐ０３が切替わったときの一定時間の第１の時間だけ、ＤＣ−ＤＣ変換部４０は応答特性が速い第１の状態、つまり消費電流の大きい状態で動作する。
【００２２】
これにより、後述するように、低歪み特性、低消費電流のスイッチ回路を提供するものである。
次に、スイッチ部１０、ドライバ部２０、ＤＣ−ＤＣ変換部４０の各部について説明する。
【００２３】
図２は、図１に表したスイッチ部の構成を例示するブロック図である。
図２に表したように、本実施例のスイッチ部１０ａは、第１の端子Ｐ１０を３つの第２の端子Ｐ０１、Ｐ０２、Ｐ０３のいずれか１つと接続するスイッチ素子Ｓ１１、Ｓ１２、Ｓ１３を有する。また、スイッチ素子Ｓ１１、Ｓ１２、Ｓ１３は、ドライバ部２０の出力７１のスイッチ駆動信号によりそれぞれオン、またはオフに制御される。
スイッチ素子Ｓ１１、Ｓ１２、Ｓ１３としては、例えばＦＥＴを用いることができる。
【００２４】
なお、本実施例においては、第２の端子が３つの場合を例示しているが、本発明はこれに限定されない。例えば、スイッチ素子をｎ個有するＳＰｎＴ（Single-Pole n-Throw）のスイッチを構成することもできる。また、本実施例においては、第１の端子が１つの場合を例示しているが、任意数のｍ個の第１の端子のそれぞれを、ｎ個の第２の端子のいずれか１つと接続するｍＰｎＴ（m-Pole n-Throw）のスイッチを構成することもできる。
なお、本実施例においては、ドライバ部２０の出力７１が３本の信号線７１ａ、７１ｂ、７１ｃを有する場合を例示している。
【００２５】
スイッチ駆動信号を供給するドライバ部２０の構成例を、図３に例示する。
図３は、図１に表したドライバ部の構成を例示するブロック図である。
図３に表したように、ドライバ部２０ａは、３つのインバータ（否定回路）２１ａ〜２１ｃを有する。インバータ２１ａ〜２１ｃのそれぞれの出力に信号線７１ａ〜７１ｃが接続されている。また、インバータ２１ａ〜２１ｃのすべての電源端子は、ＤＣ−ＤＣ変換部４０の出力７２に接続されている。つまり、インバータ２１ａ〜２１ｃには、外部から供給される電源Ｖｄｄと異なるドライバ部の電源７２がＤＣ−ＤＣ変換部４０より供給される。
【００２６】
インバータ２１ａ〜２１ｃの入力端子は、デコーダ部３０の出力７３に接続され、外部から入力した端子切替信号をデコードしたスイッチ制御信号が、それぞれインバータ２１ａ〜２１ｃに入力される。
デコーダ部３０は、外部から入力される端子切替信号をデコードしてスイッチ制御信号を生成するもので、例えば、本実施例においては、２ビットの端子切替信号を３ビットのスイッチ制御信号に変換する論理回路により構成される。例えば、端子切替信号が２から０に切り替わる場合、デコードしたスイッチ制御信号は”１００”から”００１”に変化する。すなわち、２ビット目がオンの状態から０ビット目がオンの状態にスイッチ制御信号が変化する。
【００２７】
ドライバ部２０に電源を供給するＤＣ−ＤＣ変換部４０は、本実施例においては、オシレータ４１とチャージポンプ４２とを有する。オシレータ４１は、例えば図４に例示したように構成される。
図４に表したように、オシレータ４１ａは、遅延回路４３、２入力１出力の選択回路４５（マルチプレクサ）を有する。ここで、遅延回路４３は、直列に接続された奇数個のインバータ４３ａ〜４３ｅを有する。なお、本実施例においては、５個のインバータ４３ａ〜４３ｅを有する場合を例示しているが、奇数個の任意数のインバータを直列接続して構成することができる。
【００２８】
インバータ４３ａ〜４３ｅの電源には、本実施例のスイッチ回路８１の外部から電源Ｖｄｄが供給されている。
選択回路４５（マルチプレクサ）は、入力Ａ、入力Ｂの２つの入力端子、出力端子Ｙ及び選択端子Ｓを有し、選択端子Ｓに入力される信号が”０”のとき、入力Ａに入力された信号を出力Ｙに出力し、選択端子Ｓに入力される信号が”１”のとき、入力Ｂに入力された信号を出力Ｙに出力する論理回路である。
【００２９】
本実施例のオシレータ４１ａにおいては、インバータ４３ｅの出力信号が選択回路４５の入力Ａに入力され、インバータ４３ｃの出力信号が選択回路４５の入力Ｂに入力されている。また、選択回路４５の出力Ｙの信号は、インバータ４３ａの入力に帰還され、選択端子Ｓは、電源制御部６０の出力７６（電源制御信号）に接続されている。
【００３０】
従って、オシレータ４１ａは、電源制御部６０から出力される電源制御信号が”０”のとき、インバータ４３ａ〜４３ｅを有するリングオシレータを構成し（第２の状態）、出力７６の信号が”１”のとき、インバータ４３ａ〜４３ｃを有するリングオシレータを構成する（第１の状態）。
【００３１】
このように、オシレータ４１ａは、電源制御部６０から出力される電源制御信号により発振周波数が異なる、２つの状態を有するオシレータ４１を構成している。すなわち、オシレータ４１ａは、第１の状態のときは、インバータ４３ａ〜４３ｃを有するリングオシレータの発振周波数ｆ１で発振し、第２の状態のときは、インバータ４３ａ〜４３ｅを有するリングオシレータの発振周波数ｆ２で発振する。ここで、第２の状態の方がインバータの段数が多いため、ｆ１＞ｆ２である。
【００３２】
なお、本実施例においては、リングオシレータ４１ａを構成するインバータ４３ａ〜４３ｅの段数を選択回路４５で切替えることにより、発振周波数ｆを変化させているが、インバータ４３ａ〜４３ｅに供給する電源Ｖｄｄの電圧を変化させることにより、発振周波数ｆを変化させることもできる。すなわち、電源制御信号により、電源Ｖｄｄの電位を変化させて、電圧制御オシレータの発振周波数ｆを変化させることも可能である。
【００３３】
ところで、オシレータ４１ａにより駆動されるチャージポンプ４２は、例えばキャパシタ、スイッチを有し、キャパシタに蓄積された電荷をスイッチにより転送して出力を得るように構成される。そのため、オシレータ４１ａの発振周波数ｆが低いほど、電荷を転送する速度が遅くなり、負荷変動に対する応答も遅くなる。従って、本実施例のＤＣ−ＤＣ変換部４０は、電源制御部６０から出力される電源制御信号が”１”のとき、第１の周波数ｆ１の第１の状態であり、出力７６の信号が”０”のとき、第２の周波数ｆ２の負荷変動に対する応答が遅い第２の状態となる。ただし、ｆ１＞ｆ２である。
【００３４】
このように、本実施例のスイッチ回路８１は、通常は第２の時間としてＤＣ−ＤＣ変換部４０を第２の状態に制御しており、外部から入力される端子切替信号が変化した第１の時間だけＤＣ−ＤＣ変換部４０を第１の状態に制御する。そして、第１の時間の経過後に第２の状態に戻すように制御する。これにより、低歪み特性、低消費電流のスイッチ回路を提供するものである。
【００３５】
ここで、このような制御を行わない比較例のスイッチ回路について説明する。
（比較例）
図５は、比較例のスイッチ回路の構成を例示するブロック図である。
図５に表したように、比較例のスイッチ回路１８１は、スイッチ部１０、ドライバ部２０、デコーダ部３０及びＤＣ−ＤＣ変換部１４０を備える。
すなわち、電源制御部６０がなく、電源制御信号による制御がないＤＣ−ＤＣ変換部１４０を備えることが本実施例のスイッチ回路８１と異なる。
【００３６】
そのため、比較例のスイッチ回路１８１においては、ＤＣ−ＤＣ変換部１４０は、オシレータ１４１、チャージポンプ１４２を有し、外部から制御できない構成となっている。
比較例のスイッチ回路１８１の動作について、主要な信号のタイミングチャートを用いて説明する。
【００３７】
図６においては、比較例のスイッチ回路の主要な信号、図６（ａ）端子切替信号Ｖｃ、図６（ｂ）オシレータ発振周波数ｆ、図６（ｃ）ＤＣ−ＤＣ変換部の消費電流Ｉｄｄ、図６（ｄ）ドライバ部の電源電圧ＶＰのタイミングチャートを表している。
図６（ａ）に表したように、時間Ｔ＜０で、端子切替信号Ｖｃ＝２＝”１０”の状態である。つまり、比較例のスイッチ部１１０は、時間Ｔ＜０で、第１の端子Ｐ１０を第２の端子Ｐ０３に接続した状態である。
【００３８】
オシレータの発振周波数ｆは、図６（ｂ）に表したように、ｆ＝ｆ１で一定である。また、図６（ｄ）に表したように、チャージポンプ１４２より供給されるドライバ部２０の電源１７２の電圧ＶＰも、ＶＰ＝Ｖ１で一定である。そのため、ＤＣ−ＤＣ変換部１４０の消費電流Ｉｄｄは、Ｉｄｄ＝Ｉｄｄ１で一定である。
このように、時間Ｔ＜０においては、外部から入力される端子切替信号Ｖｃ＝２に応じて第１の端子Ｐ１０と第２の端子Ｐ０３とが接続され、安定した状態となっている。
【００３９】
この状態より、時間Ｔ＝０において、第１の端子Ｐ１０を第２の端子Ｐ０３から、例えば第２の端子Ｐ０２に接続を切替えた場合を考える。図６（ａ）に表したように、外部から入力する端子切替信号Ｖｃが、Ｔ＝０でＶｃ＝２からＶｃ＝１に変化した場合である。
デコーダ部３０は、端子切替信号Ｖｃをデコードしてドライバ部２０にスイッチ制御信号”０１０”を出力する。ドライバ部２０は、スイッチ制御信号”０１０”を入力してスイッチ駆動信号を生成しスイッチ部１０に出力する。
【００４０】
このとき、図６（ｂ）に表したように、オシレータ１４１の発振周波数ｆに変化はなく、Ｔ＝０の前後で一定である。また、図６（ｃ）に表したように、ＤＣ−ＤＣ変換部の消費電流Ｉｄｄは、消費電流Ｉｄｄ１で一定である。
【００４１】
一方、スイッチ部１０では第１の端子Ｐ１０の接続を第２の端子Ｐ０３から第２の端子Ｐ０２に切替えるため、今までオンしていたスイッチ素子がオフし、今までオフしていたスイッチ素子がオンする。例えば、スイッチ素子をＦＥＴで構成した場合、ＦＥＴをオンするときにはＦＥＴのゲート容量に電荷がチャージされることとなるため、チャージポンプ１４２のコンデンサに蓄えられていた電荷の放出が一時的に増え、ドライバ部２０の電源１７２の電圧ＶＰは一時的に降下し、再度チャージポンプ１４２に電荷が蓄えられるまで数〜数十μｓ程度かけてスイッチ部１０の切替前の電圧に戻ることになる（図６（ｄ））。
【００４２】
以上のように、ドライバ部２０の電源電圧ＶＰは、スイッチ部１０の第２の端子Ｐ０１〜Ｐ０３の切り替えの際に一度降下し、再度チャージポンプ１４２のコンデンサにチャージされていくことで定常状態の電圧に戻る動作となる。スイッチ部１０の第２の端子Ｐ０１〜Ｐ０３の切り替えた時のＶＰの電圧降下後に、チャージポンプ１４２のコンデンサに電荷をチャージし定常状態の電圧に戻るための時間は、オシレータ１４１の周波数ｆが高い方が早く、低い方が遅い。またスイッチ回路１８１全体の消費電流はオシレータ１４１の周波数ｆが高い方が多く、低い方が少ないという特徴がある。
【００４３】
一方、例えば、携帯端末などにおいては、スイッチ回路１８１の第２の端子Ｐ０１〜Ｐ０３の切り替え時には数〜数十μs以内に切り替えが完了し、所望のＲＦ特性が得られなければならないという規定がある。そのため、オシレータ部の周波数ｆは規定を満足するための発振周波数ｆ１に設計する必要がある。しかし、比較例のスイッチ回路１８１では切替え完了後の定常状態でも同じ周波数ｆ＝ｆ１で駆動させているため、オシレータ１４１の周波数ｆはスイッチ切替えに必要な時間の周波数に設定し、そのときの消費電流のままに一定に流れている。すなわち、比較例のスイッチ回路１８１の消費電流は、大きくなっている。
【００４４】
次に、本実施例のスイッチ回路８１の動作について説明する。
図７は、図１に表したスイッチ回路の主要な信号のタイミングチャートである。
図７においては、スイッチ回路８１の主要な信号、図７（ａ）端子切替信号Ｖｃ、図７（ｂ）電源制御信号Ｖｍｏｄｅ、図７（ｃ）オシレータ発振周波数ｆ、図７（ｄ）ＤＣ−ＤＣ変換部の消費電流Ｉｄｄ、図７（ｅ）ドライバ部の電源電圧ＶＰのタイミングチャートを表している。
【００４５】
図７（ａ）に表したように、時間Ｔ＜０で、端子切替信号Ｖｃ＝２＝”１０”の状態である。つまり、スイッチ部１０は、時間Ｔ＜０で、第１の端子Ｐ１０を第２の端子Ｐ０３に接続した状態である。
また、図７（ｂ）に表したように、時間Ｔ＜０で、端子切替信号Ｖｃに変化がないため、電源制御信号Ｖｍｏｄｅは、”０”である。
【００４６】
図７（ｃ）〜（ｅ）に表したように、時間Ｔ＜０で、オシレータ４１の発振周波数ｆは、ｆ＝ｆ２であり、チャージポンプ４２より供給されるドライバ部２０の電源電圧ＶＰも、ＶＰ＝Ｖ１で一定である。また、ＤＣ−ＤＣ変換部４０の消費電流Ｉｄｄも、Ｉｄｄ＝Ｉｄｄ２で一定である。
【００４７】
このように、時間Ｔ＜０においては、外部から入力される端子切替信号Ｖｃ＝２に応じて第１の端子Ｐ１０と第２の端子Ｐ０３とが接続され、安定した状態となっている。また、オシレータ４１は第２の周波数ｆ２の低い周波数で発振しており、ＤＣ−ＤＣ変換部４０は第２の状態である。つまり、スイッチ回路８１は低消費電流の状態になっている。
【００４８】
この状態より、時間Ｔ＝０において、第１の端子Ｐ１０を第２の端子Ｐ０３から、例えば第２の端子Ｐ０２に接続を切替えた場合を考える。図７（ａ）に表したように、外部から入力する端子切替信号Ｖｃが、Ｔ＝０でＶｃ＝２＝”１０”からＶｃ＝１＝”０１”に変化した場合である。
デコーダ部３０は、端子切替信号Ｖｃをデコードしてドライバ部２０にスイッチ制御信号を出力する。ドライバ部２０は、スイッチ制御信号を入力してスイッチ駆動信号を生成しスイッチ部１０に出力する。
【００４９】
このとき、図７（ｂ）〜（ｄ）に表したように、電源制御信号Ｖｍｏｄｅが”０”から”１”に変化し、オシレータ４１の発振周波数ｆは、ｆ＝ｆ２からｆ１に変化する。また、ＤＣ−ＤＣ変換部４０の消費電流Ｉｄｄも、Ｉｄｄ＝Ｉｄｄ１に変化する。つまり、負荷変動に対する応答の早い第１の状態であり、消費電流が大きい状態である。
【００５０】
図７（ｅ）に表したように、ドライバ部２０の電源電圧ＶＰは、時間Ｔ＝０でスイッチ部１０のスイッチ素子が切替わるため、降下する。
このとき、図７（ｂ）〜（ｄ）に表したように、電源制御信号Ｖｍｏｄｅが”１”のため、オシレータ４１の発振周波数ｆが周波数の高いｆ１となる。
【００５１】
すなわち、電源制御信号Ｖｍｏｄｅが”１”の間、ＤＣ−ＤＣ変換部４０は負荷変動に対する応答の早い第１の状態となっている。この第１の状態におけるオシレータ４１の発振周波数ｆは、ｆ１で比較例のスイッチ回路１８１のそれと等しい。
そのため、図７（ｄ）に表したように、比較例のスイッチ回路１８１と同様に、ドライバ部２０の電源電圧ＶＰは数〜数十μｓで定常状態の電圧に戻る。
【００５２】
電源制御部６０は、このドライバ部２０の電源電圧ＶＰが定常状態に戻る時間を第１の時間Ｔ１として、第１の時間Ｔ１の経過後に電源制御信号Ｖｍｏｄｅが”１”から”０”に戻るように制御する（図７（ｂ））。
電源制御信号Ｖｍｏｄｅが”０”になると、オシレータ４１の発振周波数ｆは、再びｆ２に戻る。ＤＣ−ＤＣ変換部４０の消費電流Ｉｄｄも、Ｉｄｄ１より小さいＩｄｄ２に戻る。
【００５３】
以下、Ｔ＞Ｔ１は、再び第２の時間Ｔ２として、低消費電流の状態となる。このとき、チャージポンプ４２のコンデンサにはスイッチ素子を切替えるために放出した電荷がすでにチャージされているために、オシレータ４１が低周波数の第２の状態となっても動作に問題がない。
【００５４】
このように、図５に表した比較例のスイッチ回路１８１と図１に表した本実施例のスイッチ回路８１とが、同じチャージポンプ、デコーダ部、スイッチ部を備えると仮定した場合、図１に表した本実施例のスイッチ回路８１の第１の状態の発振周波数ｆ、すなわち第１の周波数ｆ１は、比較例のオシレータ１４１の発振周波数ｆ１と等しく設定できる。
【００５５】
そのため、図１に表した本実施例のスイッチ回路８１においては、電源制御部６０のない図５に表した比較例のスイッチ回路１８１に対し、端子切り替え動作時以外の定常状態では低消費電流に抑える事が可能となる。
【００５６】
例えば、ＵＭＴＳ／ＧＳＭデュアルモードの携帯電話端末において、本実施例のスイッチ回路８１を使用した場合には、ＵＭＴＳモードでは待ち受け中、通話中ともにハンドオーバする時だけ第１の端子と接続する第２の端子の切替えが実施される。また、ＧＳＭでは通話中は送信と受信で端子切替が発生するため常時、待ち受け中はハンドオーバする時だけ端子切替が実施される事となる。
【００５７】
このように、本実施例のスイッチ回路８１によれば、外部から入力される端子切替信号が変化して、第１の端子Ｐ１０と接続する第２の端子Ｐ０１〜Ｐ０３が切り替わったときだけ、消費電流の大きい第１の状態となる。また、端子切替後に定常状態に戻った第２の時間は低消費電流の第２の状態に戻るため、低消費電流を実現することができる。
また、定常状態の第２の状態においては、ドライバ部２０の電源電圧ＶＰは、比較例のスイッチ回路１８１の電源電圧ＶＰ＝Ｖ１と等しいため、低歪み特性も維持される。
【００５８】
従って、本実施例のスイッチ回路８１を例えば携帯電話端末に用いた場合、低消費電流の第２の状態が定常的であり、携帯電話端末のセットとしての消費電流低減に繋がることになる。
また、本実施例のスイッチ回路８１においては、スイッチ回路８１が備える電源制御部６０により外部からの端子切替え信号を検出して、第２の状態から第１の状態に動作モードの切り替え制御を行う。そのため、スイッチ回路８１に外部からＤＣ−ＤＣ変換部４０の制御をする端子が不要であり、スイッチ回路８１の端子切替信号とＤＣ−ＤＣ変換部４０を制御する電源制御信号とのタイミングを同期させるなどの制御も不要となる。
【００５９】
なお、本実施例においては、ＤＣ−ＤＣ変換部４０より供給されるドライバ部の電源７２が、外部から供給される電源Ｖｄｄより高い場合を例示している。すなわち、ＤＣ−ＤＣ変換部４０は昇圧電源である場合を例示している。しかし、本発明はこれに限定されるものではなく、昇圧、降圧、負電圧のいずれか、またはこれらを組合せた電圧に変換する場合でも、同様の効果を得ることができる。
【００６０】
また、本実施例のスイッチ回路８１においては、１つの第１の端子Ｐ１０を３つの第２の端子Ｐ０１〜Ｐ０３のいずれか１つと接続させるＳＰ３Ｔの構成を例示して動作を説明した。しかし、本発明はこれに限定されるものではなく、ｎ個（ｎは、２以上）の第２の端子Ｐ０１〜Ｐ０Ｎを備えたＳＰｎＴのスイッチ回路についても同様に構成することができる。
【００６１】
また、任意数のｍ個の第１の端子を備えたｍＰｎＴ（m-Pole n-Throw）のスイッチ回路についても同様に構成することができる。
【００６２】
図８は、本発明の実施形態に係るスイッチ回路の他の構成を例示するブロック図である。
図８に表したように、スイッチ回路８１ｂは、スイッチ部１０ｂ、ドライバ部２０、デコーダ部３０、ＤＣ−ＤＣ変換部４０ｂ及び電源制御部６０を備える。そして、これらを同じ半導体基板に形成して１チップ化した構造、または複数のチップに形成して１つのパッケージ体としてパッケージングした構造を備える。
【００６３】
すなわち、スイッチ回路８１ｂにおいては、図１に表したスイッチ回路８１のスイッチ部１０、ＤＣ−ＤＣ変換部４０を、それぞれスイッチ部１０ｂ、ＤＣ−ＤＣ変換部４０ｂに置き換えて構成されている。ＤＣ−ＤＣ変換部４０ｂにおいては、出力電流を蓄電するコンデンサＣｐ及びドライバ部２０へ入力される電圧が所定の範囲を超えないようにするクランプ回路５１が追加されている。
【００６４】
スイッチ回路８１ｂは、図１に表したスイッチ回路８１と同様に、例えば、複数の受信部及び複数の送信部を有する携帯電話端末などのアンテナスイッチに用いることができる。第１の端子Ｐ１０をアンテナに接続し、第２の端子Ｐ０１〜Ｐ０６を複数の受信部及び複数の送信部のそれぞれに接続することにより、アンテナを各受信部及び複数の送信部で共有することができる。
【００６５】
スイッチ回路８１ｂのスイッチ部１０ｂは、スイッチ回路８１と同様に、例えば、図２に表したスイッチ部１０ａのように構成される。また、例えば、スイッチ素子Ｓ１１〜Ｓ１３などにＦＥＴを用いて、図９に表したように構成することができる。
図９は、スイッチ部の構成を例示する回路図である。
図９に表したように、第１の端子Ｐ１０と、複数の第２の端子Ｐ０１〜Ｐ０６のそれぞれとの間には、ｎ段（ｎは自然数）のスルーＦＥＴ（Field Effect Transistor）Ｔ１１、Ｔ１２、・・・、Ｔ１ｎ、Ｔ２１、Ｔ２２、・・・、Ｔ２ｎ、・・・、Ｔ６１、Ｔ６２、・・・、Ｔ６ｎが直列に接続されている。
【００６６】
第１の端子Ｐ１０と第２の端子Ｐ０１との間には、スルーＦＥＴ Ｔ１１、Ｔ１２、・・・、Ｔ１ｎが接続されている。第１の端子Ｐ１０と第２の端子Ｐ０２との間には、スルーＦＥＴ Ｔ２１、Ｔ２２、・・・、Ｔ２ｎが接続されている。第１の端子Ｐ１０と第２の端子Ｐ０３との間には、スルーＦＥＴ Ｔ３１、Ｔ３２、・・・、Ｔ３ｎが接続されている。第１の端子Ｐ１０と第２の端子Ｐ０４との間には、スルーＦＥＴ Ｔ４１、Ｔ４２、・・・、Ｔ４ｎが接続されている。第１の端子Ｐ１０と第２の端子Ｐ０５との間には、スルーＦＥＴ Ｔ５１、Ｔ５２、・・・、Ｔ５ｎが接続されている。第１の端子Ｐ１０と第２の端子Ｐ０６との間には、スルーＦＥＴ Ｔ６１、Ｔ６２、・・・、Ｔ６ｎが接続されている。
【００６７】
第２の端子Ｐ０１〜Ｐ０６のそれぞれとグランドとの間には、ｍ段（ｍは自然数）のシャントＦＥＴ Ｓ１１、Ｓ１２、・・・、Ｓ１ｍ、Ｓ２１、Ｓ２２、・・・、Ｓ２ｍ、・・・、Ｓ６１、Ｓ６２、・・・、Ｓ６ｍが直列に接続されている。第２の端子Ｐ０１とグランドとの間には、シャントＦＥＴ Ｓ１１、Ｓ１２、・・・、Ｓ１ｍが接続されている。第２の端子Ｐ０２とグランドとの間には、シャントＦＥＴ Ｓ２１、Ｓ２２、・・・、Ｓ２ｍが接続されている。第２の端子Ｐ０３とグランドとの間には、シャントＦＥＴ Ｓ３１、Ｓ３２、・・・、Ｓ３ｍが接続されている。第２の端子〜０４とグランドとの間には、シャントＦＥＴ Ｓ４１、Ｓ４２、・・・、Ｓ４ｍが接続されている。第２の端子Ｐ０５とグランドとの間には、シャントＦＥＴ Ｓ５１、Ｓ５２、・・・、Ｓ５ｍが接続されている。第２の端子Ｐ０６とグランドとの間には、シャントＦＥＴ Ｓ６１、Ｓ６２、・・・、Ｓ６ｍが接続されている。
【００６８】
第２の端子Ｐ０１に接続されたスルーＦＥＴ Ｔ１１、Ｔ１２、・・・、Ｔ１ｎのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＴ１１、ＲＴ１２、・・・、ＲＴ１ｎを介して、制御端子Ｃｏｎ１ａと接続されている。制御端子Ｃｏｎ１ａは、ドライバ部２０ｂと接続されている。抵抗ＲＴ１１、ＲＴ１２、・・・、ＲＴ１ｎは、それぞれ高周波信号がドライバ部２０ｂに漏洩しない程度の高い抵抗値を有する。
【００６９】
第２の端子Ｐ０１に接続されたシャントＦＥＴ Ｓ１１、Ｓ１２、・・・、Ｓ１ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ１１、ＲＳ１２、・・・、ＲＳ１ｍを介して、制御端子Ｃｏｎ１ｂと接続されている。制御端子Ｃｏｎ１ｂは、ドライバ部２０ｂと接続されている。
【００７０】
第２の端子Ｐ０２に接続されたスルーＦＥＴ Ｔ２１、Ｔ２２、・・・、Ｔ２ｎのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＴ２１、ＲＴ２２、・・・、ＲＴ２ｎを介して、制御端子Ｃｏｎ２ａと接続されている。制御端子Ｃｏｎ２ａは、ドライバ部２０ｂと接続されている。
【００７１】
第２の端子Ｐ０２に接続されたシャントＦＥＴ Ｓ２１、Ｓ２２、・・・、Ｓ２ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ２１、ＲＳ２２、・・・、ＲＳ２ｍを介して、制御端子Ｃｏｎ２ｂと接続されている。制御端子Ｃｏｎ２ｂは、ドライバ部２０ｂと接続されている。
【００７２】
第２の端子Ｐ０３に接続されたスルーＦＥＴ Ｔ３１、Ｔ３２、・・・、Ｔ３ｎのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＴ３１、ＲＴ３２、・・・、ＲＴ３ｎを介して、制御端子Ｃｏｎ３ａと接続されている。制御端子Ｃｏｎ３ａは、ドライバ部２０ｂと接続されている。
【００７３】
第２の端子Ｐ０３に接続されたシャントＦＥＴ Ｓ３１、Ｓ３２、・・・、Ｓ３ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ３１、ＲＳ３２、・・・、ＲＳ３ｍを介して、制御端子Ｃｏｎ３ｂと接続されている。制御端子Ｃｏｎ３ｂは、ドライバ部２０ｂと接続されている。
【００７４】
第２の端子Ｐ０４に接続されたスルーＦＥＴ Ｔ４１、Ｔ４２、・・・、Ｔ４ｎのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＴ４１、ＲＴ４２、・・・、ＲＴ４ｎを介して、制御端子Ｃｏｎ４ａと接続されている。制御端子Ｃｏｎ４ａは、ドライバ部２０ｂと接続されている。
【００７５】
第２の端子Ｐ０４に接続されたシャントＦＥＴ Ｓ４１、Ｓ４２、・・・、Ｓ４ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ４１、ＲＳ４２、・・・、ＲＳ４ｍを介して、制御端子Ｃｏｎ４ｂと接続されている。制御端子Ｃｏｎ４ｂは、ドライバ部２０ｂと接続されている。
【００７６】
第２の端子Ｐ０５に接続されたスルーＦＥＴ Ｔ５１、Ｔ５２、・・・、Ｔ５ｎのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＴ５１、ＲＴ５２、・・・、ＲＴ５ｎを介して、制御端子Ｃｏｎ５ａと接続されている。制御端子Ｃｏｎ５ａは、ドライバ部２０ｂと接続されている。
【００７７】
第２の端子Ｐ０５に接続されたシャントＦＥＴ Ｓ５１、Ｓ５２、・・・、Ｓ５ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ５１、ＲＳ５２、・・・、ＲＳ５ｍを介して、制御端子Ｃｏｎ５ｂと接続されている。制御端子Ｃｏｎ５ｂは、ドライバ部２０ｂと接続されている。
【００７８】
第２の端子Ｐ０６に接続されたスルーＦＥＴ Ｔ６１、Ｔ６２、・・・、Ｔ６ｎのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＴ６１、ＲＴ６２、・・・、ＲＴ６ｎを介して、制御端子Ｃｏｎ６ａと接続されている。制御端子Ｃｏｎ６ａは、ドライバ部２０ｂと接続されている。
【００７９】
第２の端子Ｐ０６に接続されたシャントＦＥＴ Ｓ６１、Ｓ６２、・・・、Ｓ６ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ６１、ＲＳ６２、・・・、ＲＳ６ｍを介して、制御端子Ｃｏｎ６ｂと接続されている。制御端子Ｃｏｎ６ｂは、ドライバ部２０ｂと接続されている。
抵抗ＲＴ２１、・・・、ＲＴ６ｎ、ＲＳ２１、・・・、ＲＳ６ｍは、それぞれ高周波信号がドライバ部２０ｂに漏洩しない程度の高い抵抗値を有する。
【００８０】
シャントＦＥＴは、そのシャントＦＥＴが接続された第２の端子に接続されたスルーＦＥＴがオフにされた際、その第２の端子と第１の端子間のアイソレーションを高める。すなわち、スルーＦＥＴがオフ状態であってもそのオフ状態のスルーＦＥＴと接続された第２の端子に高周波信号が漏れてしまう場合があるが、この時、オン状態のシャントＦＥＴを介して、漏れた高周波信号をグランドに逃がすことができる。
【００８１】
例えば、第２の端子Ｐ０１と第１の端子Ｐ１０との間を導通するには、第２の端子Ｐ０１と第１の端子Ｐ１０との間のｎ段直列接続スルーＦＥＴ Ｔ１１〜Ｔ１ｎをオンとし、第２の端子Ｐ０１とグランドとの間のｍ段直列接続シャントＦＥＴ Ｓ１１〜Ｓ１ｍをオフとする。同時に他の第２の端子Ｐ０２〜Ｐ０６と第１の端子Ｐ１０との間のスルーＦＥＴをすべてオフとし、他の各第２の端子Ｐ０２〜Ｐ０６とグランドとの間のシャントＦＥＴをすべてオンとすればよい。
【００８２】
すなわち、上記の場合、制御端子Ｃｏｎ１ａにはオン電位Ｖｏｎ、制御端子Ｃｏｎ２ｂ〜Ｃｏｎ６ｂにはオン電位Ｖｏｎ、制御端子Ｃｏｎ１ｂにはオフ電位Ｖｏｆｆ、制御端子Ｃｏｎ２ａ〜Ｃｏｎ６ａにはオフ電位Ｖｏｆｆの電位が与えられる。オン電位Ｖｏｎは、各ＦＥＴが導通状態となりそのオン抵抗が十分小さい値になるゲート電位であり、オフ電位Ｖｏｆｆは各ＦＥＴが遮断状態となり高周波信号が重畳しても遮断状態を十分維持できるゲート電位である。各ＦＥＴのしきい値電圧Ｖｔｈは例えば０．１Ｖである。
【００８３】
オン電位Ｖｏｎが所望の電位（例えば３Ｖ）よりも低いと導通状態のＦＥＴのオン抵抗が高くなり、挿入損失が劣化すると共に、導通状態のＦＥＴで発生する歪（オン歪）が増大する。また、オフ電位Ｖｏｆｆが所望の電位（例えば−１Ｖ）よりも高いと、最大許容入力電力が下がると共に、規定入力時に遮断状態のＦＥＴで発生する歪（オフ歪）が増大する。
ただし、オン電位Ｖｏｎが高すぎたり、オフ電位Ｖｏｆｆが低すぎるとＦＥＴの耐圧を超えてしまうので、オン電位Ｖｏｎおよびオフ電位Ｖｏｆｆには最適な範囲がある。
【００８４】
スイッチ部１０ｂの各ＦＥＴのゲート電位を制御する制御信号は、図８に表したデコーダ部３０、ドライバ部２０で生成される。
図１０は、デコーダ部及びドライバ部の構成を例示する回路図である。
図１０に表したように、ドライバ部２０ｂは、レベルシフタ２３ａ〜２３ｆが並置されている。各レベルシフタ２３ａ〜２３ｆには、他の回路部に供給される電源電位Ｖｄｄよりも高い電圧ＶＰが高電位電源７２として供給されている。
【００８５】
また、ドライバ部２０ｂには、負電圧Ｖｎが供給される場合もあるが、図１０においては、低電位電源７２ａは接地されているものとして説明する。
スイッチ回路８１ｂは、ＳＰ６Ｔのスイッチ部１０ｂを備えている。そのため、デコーダ部３０ｂは、制御端子Ｃｔｌに入力される３ビットの端子切替信号Ｖｃをデコードしている。また、レベルシフタ２３ａ〜２３ｆは、差動回路であるため、デコーダ部３０ｂとレベルシフタ２３ａ〜２３ｆとの間に、反転・非反転信号生成回路部が設けられている。
【００８６】
図１１は、ドライバ部の構成を例示する回路図である。
図１１においては、図１０に表したドライバ部２０ｂを構成するレベルシフタ２３の回路図を表している。
ドライバ部２０ｂは、図１１に表したレベルシフタ２３と同一構成の６つのレベルシフタ２３ａ〜２３ｆにより構成される。
【００８７】
レベルシフタ２３は、初段レベルシフタ２１と後段レベルシフタ２２とを有する。初段レベルシフタ２１は、一対のＮチャンネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳ）Ｎ１１、Ｎ１２と、一対のＰチャンネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳ）Ｐ１１、Ｐ１２とを有する。後段レベルシフタ２２は、一対のＰＭＯＳ Ｐ２１、Ｐ２２と、一対のＮＭＯＳ Ｎ２１、Ｎ２２とを有する。
【００８８】
ＮＭＯＳ Ｎ１１及びＮ１２のそれぞれのソースはグランドに接続されている。ＮＭＯＳ Ｎ１１、Ｎ１２のゲートはそれぞれ入力端子ＩＮＡ、ＩＮＢを介して図示されない前段のデコーダ部に接続されている。
【００８９】
ＮＭＯＳ Ｎ１１、Ｎ１２のドレインは、それぞれＰＭＯＳ Ｐ１１、Ｐ１２のドレインと接続されている。ＰＭＯＳ Ｐ１１、Ｐ１２のそれぞれのソースは、高電位電源端子を介して、正の電圧ＶＰが供給されるＤＣ−ＤＣ変換部４０ｂ（図示せず）の出力７２に接続されている。ＰＭＯＳ Ｐ１１のゲートは、ＰＭＯＳ Ｐ１２のドレインと接続され、これらは初段レベルシフタ２１の差動出力の一方のラインＬ２に接続されている。ＰＭＯＳ Ｐ１２のゲートは、ＰＭＯＳ Ｐ１１のドレインと接続され、これらは初段レベルシフタ２１の差動出力の他方のラインＬ１に接続されている。
【００９０】
上記ラインＬ１、Ｌ２はそれぞれ後段レベルシフタ２２のＰＭＯＳ Ｐ２１、Ｐ２２のゲートに接続される。ラインＬ１、Ｌ２を介して、初段レベルシフタ２１の出力は、後段レベルシフタ２２への入力される。ＰＭＯＳ Ｐ２１、Ｐ２２のそれぞれのソースは、高電位電源端子を介して、正の電圧ＶＰが供給されるＤＣ−ＤＣ変換部４０ｂ（図示せず）の出力７２に接続されている。
【００９１】
ＰＭＯＳ Ｐ２１のドレインは、ＮＭＯＳ Ｎ２１のドレインと接続され、これらの接続ノードは出力端子ＯＵＴＡに接続されている。ＰＭＯＳ Ｐ２２のドレインはＮＭＯＳ Ｎ２２のドレインと接続され、これらの接続ノードは出力端子ＯＵＴＢに接続されている。出力端子ＯＵＴＡ、ＯＵＴＢを介して前述したオン電位Ｖｏｎ、オフ電位Ｖｏｆｆが、図９に表したスイッチ部１０ｂのスルーＦＥＴ、シャントＦＥＴのゲートに供給される。
【００９２】
初段レベルシフタ２１の差動入力ＩＮＡ、ＩＮＢの入力レベルは例えばハイレベルが１．８Ｖ、ローレベルが０Ｖであり、図示されない前段のデコーダ部３０ｂ、反転・非反転信号生成回路部から供給される。高電位電源端子には、正の電圧ＶＰとして、例えば３．５Ｖが供給される。
【００９３】
例えば、ＩＮＡにハイレベル（１．８Ｖ）、ＩＮＢにローレベル（０Ｖ）が入力すると、ラインＬ１の電位はローレベル（０Ｖ）になり、ラインＬ２の電位は、ＶＰと等しい３．５Ｖになる。すなわち、初段レベルシフタ２１における出力振幅は０〜ＶＰの３．５Ｖ程度となる。
【００９４】
後段レベルシフタ２２は、初段レベルシフタ２１の出力信号を入力とする。高電位電源端子７２には、初段レベルシフタ２１と同様正の電圧ＶＰとして、例えば３．５Ｖが供給される。また、低電位電源端子７２ａには、負電圧Ｖｎとして、例えば−１．５Ｖが供給されるとする。
【００９５】
例えば、ラインＬ１がローレベル（０Ｖ）、ラインＬ２がハイレベル（３．５Ｖ）とすると、出力端子ＯＵＴＡの電位は、正の電圧ＶＰと等しい３．５Ｖになり、出力端子ＯＵＴＢの電位は、負電圧Ｖｎと等しい−１．５Ｖになる。したがって、オン電位Ｖｏｎとして３．５Ｖを、オフ電位Ｖｏｆｆとして−１．５Ｖを、図９に示すスイッチ部１０ｂのスルーＦＥＴ、シャントＦＥＴのゲートに供給することができ、スイッチ部１０ｂが駆動される。
【００９６】
すなわち、初段レベルシフタ２１は、入力のハイレベルがＶｄｄ、ローレベルが０Ｖである差動入力信号を、ハイレベルが正の電圧ＶＰ、ローレベルが０Ｖの差動信号に電圧変換する。また後段レベルシフタ２２は、その出力レベルをハイレベルが正の電圧ＶＰ、ローレベルが負電圧Ｖｎに変換する。
【００９７】
従って、レベルシフタ２３は、入力のハイレベルがＶｄｄ、ローレベルが０Ｖである差動入力信号を、ハイレベルが正の電圧ＶＰ、ローレベルが負電圧Ｖｎの差動信号に電圧変換する。
負電圧Ｖｎが接地電位の場合は、レベルシフタ２３は、ハイレベルがＶｄｄ、ローレベルが０Ｖの差動入力信号を、ハイレベルが正の電圧ＶＰ、ローレベルが０Ｖの差動出力信号に変換する。なお、負電圧Ｖｎが接地電位の場合は、後段レベルシフタ２２はなくてもよく、ラインＬ１、Ｌ２を差動出力とすることができる。
【００９８】
図１２は、オシレータ及びチャージポンプの構成を例示する回路図である。
図１２に表したように、チャージポンプ４２ｂは、高電位電源端子７２と接地との間に直列接続した複数のダイオードと、各ダイオード間とオシレータ４１ｂの出力である差動クロックＣＬＫ、ＣＬＫ−とに接続された複数のコンデンサを有する。
差動クロックＣＬＫ、ＣＬＫ−によるコンデンサの電荷の蓄積、移動により高電位電源端子７２に正の電圧ＶＰが生成される。
【００９９】
オシレータ４１ｂは、リングオシレータ、バッファ、ＮＭＯＳ Ｎ１、抵抗Ｒ１、Ｒ２などで構成される。リングオシレータは、カレントミラー負荷のＣＭＯＳインバータ３段で構成されている。また、ＣＭＯＳインバータの段間には、遅延時間を大きくするためにコンデンサが接地との間に接続されている。リングオシレータの出力は、カレントミラー負荷のＣＭＯＳインバータ２段のバッファに入力され、差動クロックＣＬＫ、ＣＬＫ−が出力される。
【０１００】
差動クロックＣＬＫ、ＣＬＫ−の周波数が高くなると、チャージポンプ４２ｂの出力電流も上昇する。また、差動クロックＣＬＫ、ＣＬＫ−を供給するバッファの電流駆動能力が上昇すると、チャージポンプ４２ｂの出力電流も上昇する。
カレントミラーの基準側には、抵抗Ｒ２が挿入されている。また、抵抗Ｒ２の両端には、直列接続したＮＭＯＳ Ｎ１及び抵抗Ｒ１が接続されている。ＮＭＯＳ Ｎ１のゲートには、電源制御信号Ｖｍｏｄｅが入力される。
【０１０１】
カレントミラーの電流は、抵抗Ｒ１、Ｒ２により制限される。また、カレントミラーの電流により、リングオシレータ４１ｂの出力電流が制御される。従って、抵抗Ｒ１、Ｒ２により、リングオシレータ４１ｂの出力電流が制御される。
ここで、カレントミラーの抵抗Ｒ１、Ｒ２は、Ｒ１＜Ｒ２の関係を有し、かつ、ＮＭＯＳ Ｎ１のオン抵抗は、抵抗Ｒ１に比べて十分小さいものとする。
【０１０２】
電源制御信号Ｖｍｏｄｅがローレベルのとき、リングオシレータ４１ｂ、ＤＣ−ＤＣ変換部４０ｂは、第２の状態である。ＮＭＯＳ Ｎ１はオフ状態となり、リングオシレータ４１ｂの出力電流は、抵抗Ｒ２により制限された電流となる。また、電源制御信号Ｖｍｏｄｅがハイレベルのとき、リングオシレータ４１ｂ、ＤＣ−ＤＣ変換部４０ｂは第１の状態である。ＮＭＯＳ Ｎ１はオン状態となり、リングオシレータ４１ｂの出力電流は、抵抗Ｒ１、Ｒ２の並列接続により制限された電流となる。
【０１０３】
従って、チャージポンプ４２ｂの出力電流は、第２の状態のときの出力電流Ｉ２から、第１の状態のときはＩ２よりも絶対値の大きいＩ１に上昇する。
これにより、正の電圧ＶＰが所望の値に達する時定数が短縮する。
【０１０４】
なお、電源制御信号Ｖｍｏｄｅがハイレベルの期間、すなわち第１の時間は、リングオシレータに定常状態と比べると大きな電流が生じるが、その期間は、全動作期間の内、僅かな期間であるので、消費電流の増加も僅少である。
【０１０５】
電源制御部６０は、図１において説明したとおり、外部から入力される端子切替信号Ｖｃに変化がない第２の時間、すなわち定常状態においては、第２の状態となるように、ＤＣ−ＤＣ変換部４０ｂを制御している。そして、外部から入力される端子切替信号Ｖｃの変化に対応した一定時間Ｔ１の間、すなわち第１の時間だけ、ＤＣ−ＤＣ変換部４０ｂを第１の状態となるように制御する。さらに、第１の時間の経過後は、第２の時間としてＤＣ−ＤＣ変換部４０ｂを第２の状態となるように制御する。
【０１０６】
電源制御部６０は、例えば、端子切替信号Ｖｃの立上がり及び立ち下がりの両エッジを検出する回路を用いて構成できる。
図１３は、エッジ検出回路の構成を例示する回路図である。
図１３に表したように、エッジ検出回路６１においては、端子切替信号Ｖｃの否定をＲＣ遅延回路ＤＬＹで遅延させ、バッファＢＵＦで波形整形した信号Ｖｄを生成している。そして、端子切替信号Ｖｃと信号Ｖｄとの排他的論理和の否定をとることにより、端子切替信号の変化を検出している。
【０１０７】
なお、図１３に表したバッファＢＵＦは、シュミットトリガ回路である。ＲＣ遅延回路ＤＬＹにより立上がり及び立ち下がりの遅くなった信号をバッファＢＵＦに通して、ノイズなどによる誤動作を回避している。
【０１０８】
図１４は、エッジ検出回路の主要な信号のタイミングチャートである。
図１４においては、エッジ検出回路６１の主要な信号、制御端子Ｃｔｌの端子切替信号Ｖｃ（図１４（ａ））、遅延信号Ｖｄ（図１４（ｂ））、出力ＯＵＴ（図１４（ｃ））のタイミングチャートを表している。
図１４（ｃ）に表したように、端子切替信号Ｖｃが変化する立上がり及び立ち下がりにおいて、出力ＯＵＴには一定幅のパルスが発生している。
【０１０９】
図１５は、電源制御部の構成を例示する回路図である。
図１５に表したように、電源制御部６０ｂは、３つのエッジ検出回路６１ａ〜６１ｃ、論理和回路ＯＲ１などにより構成される。端子切替信号Ｖｃの各ビットＶｃ１〜Ｖｃ３のそれぞれにエッジ検出回路６１ａ〜６１ｃが設けられている。そして、エッジ検出回路６１ａ〜６１ｃの出力の論理和（ＯＲ）が電源制御部６０ｂの出力となっている。すなわち、端子切替信号Ｖｃの各ビットＶｃ１〜Ｖｃ３の内、少なくとも１つが変化すれば、電源制御信号Ｖｍｏｄｅに第１の時間Ｔ１の幅のパルスが生じる。
【０１１０】
なお、図１３においては、エッジ検出回路６１ａ〜６１ｃにより、第１の時間Ｔ１の幅のパルスを発生させる構成を例示している。しかし、エッジ検出回路６１ａ〜６１ｃは、第１の時間Ｔ１よりも短いパルスを発生し、電源制御信号Ｖｍｏｄｅを入力する側、すなわちＤＣ−ＤＣ変換部４０ｂが第１の時間Ｔ１の間だけ動作する構成としてもよい。第１の時間Ｔ１は、例えば、タイマー、単安定マルチバイブレータなどにより発生することができる。
【０１１１】
また、図１５に表した電源制御部６０ｂは、制御端子Ｃｔｌに接続されて端子切替信号Ｖｃの切り替えを検出している。しかし、電源制御部６０ｂは、デコーダ部３０ｂとドライバ部２０ｂとの間に接続して切り替えを検出してもよい。ただし、検出する必要のある信号がより少ない制御端子Ｃｔｌに接続するのが最良の形態である。
【０１１２】
図８に表したスイッチ回路８１ｂにおいて、電源制御部６０がない場合の比較例のスイッチ回路をタイミングチャートを用いて説明する。
図１６は、比較例のスイッチ回路の主要な信号のタイミングチャートである。
図１６においては、比較例のスイッチ回路の主要な信号、図１６（ａ）端子切替信号Ｖｃ、図１６（ｂ）チャージポンプの出力電流ＩＰ、図１６（ｃ）ＤＣ−ＤＣ変換部の消費電流Ｉｄｄ、図１６（ｄ）ドライバ部の電源電圧ＶＰのタイミングチャートを表している。
図１６（ａ）に表したように、時間Ｔ＜０で、端子切替信号Ｖｃ＝４＝”１００”の状態である。つまり、スイッチ部１０ｂは、時間Ｔ＜０で、第１の端子Ｐ１０を第２の端子Ｐ０５に接続した状態である。
【０１１３】
図１６（ｂ）に表したように、チャージポンプ４２ｂの出力電流ＩＰは、第１の状態の電流ＩＰ＝Ｉ１で一定である。また、図１６（ｄ）に表したように、ドライバ部２０の電源７２の電圧ＶＰも、ＶＰ＝Ｖ１で一定である。図１６（ｃ）に表したように、ＤＣ−ＤＣ変換部の消費電流Ｉｄｄは、第１の状態の消費電流Ｉｄｄ１で一定である。
このように、時間Ｔ＜０においては、外部から入力される端子切替信号Ｖｃ＝４に応じて第１の端子Ｐ１０と第２の端子Ｐ０５とが接続され、安定した状態となっている。
【０１１４】
この状態より、時間Ｔ＝０において、第１の端子Ｐ１０を第２の端子Ｐ０５から、例えば第２の端子Ｐ０１に接続を切替えた場合を考える。図１６（ａ）に表したように、外部から入力する端子切替信号Ｖｃが、Ｔ＝０でＶｃ＝４からＶｃ＝０に変化した場合である。
【０１１５】
デコーダ部３０は、端子切替信号Ｖｃをデコードしてドライバ部２０に６ビットのスイッチ制御信号”０００００１”を出力する。ドライバ部２０は、スイッチ制御信号”０００００１”を入力してスイッチ駆動信号を生成しスイッチ部１０ｂに出力する。
【０１１６】
このとき、図１６（ｂ）に表したように、チャージポンプ４２ｂの出力電流ＩＰに変化はなく、Ｔ＝０の前後で、ＩＰ＝Ｉ１で一定である。また、ＤＣ−ＤＣ変換部の消費電流Ｉｄｄも、Ｔ＝０の前後で、電流を消費する回路に変化はないため、Ｔ＝０の前後で変化はない。
【０１１７】
一方、スイッチ部１０ｂでは第１の端子Ｐ１０の接続を第２の端子Ｐ０５から第２の端子Ｐ０１に切替えるため、今までオンしていたスイッチ素子がオフし、今までオフしていたスイッチ素子がオンする。例えば、図９に表したように、スイッチ素子をＦＥＴで構成した場合、ＦＥＴをオンするときにはＦＥＴのゲート容量に電荷がチャージされることとなる。そのため、チャージポンプ４２ｂのコンデンサに蓄えられていた電荷の放出が一時的に増え、ドライバ部２０の電源７２の電圧ＶＰは一時的に降下し、再度チャージポンプ４２ｂに電荷が蓄えられるまで数〜数十μｓ程度かけてスイッチ部１０ｂの切替前の電圧に戻ることになる。
【０１１８】
以上のように、ドライバ部２０の電源７２の電圧ＶＰは、スイッチ部１０ｂの第２の端子Ｐ０１〜Ｐ０６の切り替えの際に一度降下し、再度チャージポンプ４２ｂのコンデンサにチャージされていくことで定常状態の電圧に戻る動作となる。スイッチ部１０ｂの第２の端子Ｐ０１〜Ｐ０６の切り替えた時の電圧ＶＰの電圧降下後に、チャージポンプ４２ｂのコンデンサに電荷をチャージし定常状態の電圧に戻るための時間は、チャージポンプ４２ｂの出力電流が大きい方が早く、小さい方が遅い。またスイッチ回路８１ｂ全体の消費電流Ｉｄｄは、チャージポンプ４２ｂの出力電流が大きい方が多く、小さい方が少ないという特徴がある。
【０１１９】
一方、例えば、携帯端末などにおいては、スイッチ回路の第２の端子Ｐ０１〜Ｐ０６の切り替え時には数〜数十μs以内に切り替えが完了し、所望のＲＦ特性が得られなければならないという規定がある。そのため、チャージポンプ４２ｂの出力電流は規定を満足するために十分大きくする必要がある。
【０１２０】
しかし、電源制御部６０のない比較例では、切替え完了後の定常状態でも同じ出力電流ＩＰ＝Ｉ１でチャージポンプを動作させている。そのため、所定の切替時間を満足しながら、スイッチ回路の消費電流を下げることには限界がある。なお、チャージポンプ４２ｂのコンデンサに十分電荷がチャージされた後は、チャージポンプ４２ｂの出力電流は、クランプ回路５１を経由して使用されることなく消費される。
【０１２１】
次に、図８に表したスイッチ回路８１ｂの動作について説明する。すなわち、電源制御部６０がある場合である。
図１７は、図８に表したスイッチ回路の主要な信号のタイミングチャートである。
図１７においては、スイッチ回路８１ｂの主要な信号、図１７（ａ）端子切替信号Ｖｃ、図１７（ｂ）電源制御信号Ｖｍｏｄｅ、図１７（ｃ）チャージポンプの出力電流ＩＰ、図１７（ｄ）ＤＣ−ＤＣ変換部の消費電流Ｉｄｄ、図１７（ｅ）ドライバ部の電源電圧ＶＰのタイミングチャートを表している。
【０１２２】
図１７（ａ）に表したように、時間Ｔ＜０で、端子切替信号Ｖｃ＝４＝”１００”の状態である。つまり、スイッチ部１０ｂは、時間Ｔ＜０で、第１の端子Ｐ１０を第２の端子Ｐ０５に接続した状態である。
また、図１７（ｂ）に表したように、時間Ｔ＜０で、端子切替信号Ｖｃに変化がないため、電源制御信号Ｖｍｏｄｅは、”０”である。
【０１２３】
図１７（ｃ）〜（ｄ）に表したように、時間Ｔ＜０で、チャージポンプ４２ｂの出力電流ＩＰ＝Ｉ２であり、チャージポンプ４２より供給されるドライバ部２０ｂの電源電圧ＶＰも、ＶＰ＝Ｖ１で一定である。そのため、ＤＣ−ＤＣ変換部の消費電流Ｉｄｄは、Ｉｄｄ＝Ｉｄｄ２で一定である。
【０１２４】
このように、時間Ｔ＜０においては、外部から入力される端子切替信号Ｖｃ＝４に応じて第１の端子Ｐ１０と第２の端子Ｐ０５とが接続され、安定した状態となっている。また、チャージポンプ４２ｂは定常状態の電流Ｉ２を出力しており、ＤＣ−ＤＣ変換部４０ｂは第２の状態である。つまり、スイッチ回路８１ｂは低消費電流の状態になっている。
【０１２５】
この状態より、時間Ｔ＝０において、第１の端子Ｐ１０を第２の端子Ｐ０５から、例えば第２の端子Ｐ０１に接続を切替えた場合を考える。図１７（ａ）に表したように、外部から入力する端子切替信号Ｖｃが、Ｔ＝０でＶｃ＝４＝”１００”からＶｃ＝０＝”０００”に変化した場合である。
【０１２６】
デコーダ部３０は、端子切替信号Ｖｃをデコードしてドライバ部２０にスイッチ制御信号を出力する。ドライバ部２０は、スイッチ制御信号を入力してスイッチ駆動信号を生成しスイッチ部１０ｂに出力する。
【０１２７】
このとき、図１７（ｂ）〜（ｄ）に表したように、電源制御信号Ｖｍｏｄｅが”０”から”１”に変化し、チャージポンプ４２ｂの出力電流は、ＩＰ＝Ｉ２からＩ１に変化する。ＤＣ−ＤＣ変換部の消費電流Ｉｄｄも、Ｉｄｄ＝Ｉｄｄ２からＩｄｄ１に変化する。すなわち、負荷変動に対する応答の早い第１の状態であり、消費電流が大きい状態である。
【０１２８】
図１７（ｅ）に表したように、ドライバ部２０の電源電圧ＶＰは、時間Ｔ＝０でスイッチ部１０のスイッチ素子が切替わるため、降下する。
このとき、図１７（ｂ）〜（ｄ）に表したように、電源制御信号Ｖｍｏｄｅが”１”のため、チャージポンプ４２ｂの出力電流ＩＰは、第１の状態のときの電流Ｉ１に切り替わっている。降下した電圧ＶＰを所定時間内に定常状態の電圧に戻すようにチャージポンプ４２ｂのコンデンサに電荷がチャージされる。このため、ＤＣ−ＤＣ変換部の消費電流Ｉｄｄは、電源制御信号Ｖｍｏｄｅが”１”の間は、Ｉｄｄ１に増えることになる。
【０１２９】
すなわち、電源制御信号Ｖｍｏｄｅが”１”の間、ＤＣ−ＤＣ変換部４０ｂは負荷変動に対する応答の早い第１の状態となっている。この第１の状態におけるチャージポンプ４２ｂの出力電流ＩＰはＩ１で、図１６に表した比較例のスイッチ回路のそれと等しい。
そのため、図１７（ｅ）に表したように、比較例のスイッチ回路と同様に、ドライバ部２０の電源電圧ＶＰは数〜数十μｓで定常状態の電圧に戻る。
【０１３０】
電源制御部６０は、このドライバ部２０の電源電圧ＶＰが定常状態に戻る時間を第１の時間Ｔ１として、第１の時間Ｔ１の経過後に電源制御信号Ｖｍｏｄｅが”１”から”０”に戻るように制御する（図１７（ｂ））。
電源制御信号Ｖｍｏｄｅが”０”になると、チャージポンプ４２ｂの出力電流ＩＰは、再び電流Ｉ２に戻り、ＤＣ−ＤＣ変換部の消費電流Ｉｄｄも低消費電流Ｉｄｄ２に戻る。
【０１３１】
以下、Ｔ＞Ｔ１は、再び第２の時間Ｔ２として、低消費電流の状態となる。このとき、チャージポンプ４２ｂのコンデンサにはスイッチ素子を切替えるために放出した電荷がすでにチャージされているために、チャージポンプ４２ｂの出力電流ＩＰが定常状態の電流Ｉ２の第２の状態となっても動作に問題がない。
【０１３２】
このように、スイッチ回路８１ｂにおいては、第１の状態のときのチャージポンプの出力電流Ｉ１を、電源制御部６０のない比較例のチャージポンプの出力電流と等しく設定できる。
そのため、スイッチ回路８１ｂにおいては、電源制御部６０のない比較例のスイッチ回路に対し、端子切り替え動作時以外の定常状態では低消費電流に抑える事が可能となる。
【０１３３】
例えば、ＵＭＴＳ／ＧＳＭデュアルモードの携帯電話端末において、スイッチ回路８１ｂを使用した場合には、ＵＭＴＳモードでは待ち受け中、通話中ともにハンドオーバする時だけ第１の端子と接続する第２の端子の切替えが実施される。また、ＧＳＭでは通話中は送信と受信で端子切替が発生するため常時、待ち受け中はハンドオーバする時だけ端子切替が実施される事となる。すなわち、スイッチ回路８１ｂとしては、低消費電流の第２の状態が定常的である。
【０１３４】
このように、スイッチ回路８１ｂによれば、外部から入力される端子切替信号が変化して、第１の端子Ｐ１０と接続する第２の端子Ｐ０１〜Ｐ０６が切り替わったときだけ、消費電流の大きい第１の状態となる。また、端子切替後に定常状態に戻った第２の時間は低消費電流の第２の状態に戻るため、低消費電流を実現することができる。
また、定常状態の第２の状態においては、ドライバ部２０の電源電圧ＶＰは、比較例のスイッチ回路の電源電圧ＶＰ＝Ｖ１と等しいため、低歪み特性も維持される。
【０１３５】
従って、スイッチ回路８１ｂを例えば携帯電話端末に用いた場合、低消費電流の第２の状態が定常的であり、携帯電話端末のセットとしての消費電流低減に繋がることになる。
また、スイッチ回路８１ｂにおいては、スイッチ回路８１ｂが備える電源制御部６０により外部からの端子切替え信号を検出して、第２の状態から第１の状態に動作モードの切り替え制御を行う。そのため、スイッチ回路８１ｂに外部からＤＣ−ＤＣ変換部４０ｂの制御をする端子が不要であり、スイッチ回路８１ｂの端子切替信号とＤＣ−ＤＣ変換部４０ｂを制御する電源制御信号とのタイミングを同期させるなどの制御も不要となる。
【０１３６】
なお、スイッチ回路８１ｂにおいては、ＤＣ−ＤＣ変換部４０ｂより供給されるドライバ部の電源７２が、外部から供給される電源Ｖｄｄより高い場合を例示している。すなわち、ＤＣ−ＤＣ変換部４０ｂは昇圧電源である場合を例示している。しかし、本発明はこれに限定されるものではなく、昇圧、降圧、負電圧のいずれか、またはこれらを組合せた電圧に変換する場合でも、同様の効果を得ることができる。
【０１３７】
図１８は、本発明の実施形態に係るスイッチ回路の他の構成を例示するブロック図である。
図１８に表したように、スイッチ回路８１ｃにおいては、ＤＣ−ＤＣ変換部４０ｃが負電圧Ｖｎを生成するチャージポンプ４２ｃをさらに有する点が、図８に表したスイッチ回路８１ｂと相違する。なお、チャージポンプ４２ｃの出力には、クランプ回路５２とコンデンサＣｎが接続されている。
【０１３８】
図１９は、オシレータ及びチャージポンプの構成を例示する回路図である。
図１９に表したように、オシレータ４１ｂ、チャージポンプ４２ｂについては、図１２に表したリングオシレータ４１ｂ、チャージポンプ４２ｂと同様である。また、チャージポンプ４２ｃは、低電位電源７２ａに負電圧Ｖｎを出力する。チャージポンプ４２ｃは、ダイオードの向きが逆であることと段数が少ないこと以外は、チャージポンプ４２ｂと同様である。
【０１３９】
リングオシレータ４１ｂは、図１２に表したものと同様であり、チャージポンプ４２ｂ、４２ｃの出力電流は、電源制御信号Ｖｍｏｄｅが”０”の第２の状態のときは、それぞれ消費電流の小さい状態となっている。また、電源制御信号Ｖｍｏｄｅが”１”の第１の状態のときは、それぞれ第２の状態のときよりも大きい出力電流となる。
【０１４０】
図２０は、図１８に表したスイッチ回路８１ｃの主要な信号のタイミングチャートである。
図２０においては、スイッチ回路８１ｃの主要な信号、図２０（ａ）端子切替信号Ｖｃ、図２０（ｂ）電源制御信号Ｖｍｏｄｅ、図２０（ｃ）チャージポンプ４２ｂの出力電流Ｉｐ、図２０（ｄ）チャージポンプ４２ｃの出力電流Ｉｎ、図２０（ｅ）ＤＣ−ＤＣ変換部の消費電流Ｉｄｄ、図２０（ｆ）ドライバ部入力正電圧（高電位電源電圧）ＶＰ、図２０（ｇ）ドライバ部入力負電圧（低電位電源電圧）Ｖｎのタイミングチャートを表している。
【０１４１】
図２０（ａ）に表したように、時間Ｔ＜０で、端子切替信号Ｖｃ＝４＝”１００”の状態である。つまり、スイッチ部１０ｂは、時間Ｔ＜０で、第１の端子Ｐ１０を第２の端子Ｐ０５に接続した状態である。
また、図２０（ｂ）に表したように、時間Ｔ＜０で、端子切替信号Ｖｃに変化がないため、電源制御信号Ｖｍｏｄｅは、”０”である。
【０１４２】
図２０（ｃ）〜（ｄ）に表したように、時間Ｔ＜０で、チャージポンプ４２ｂ、４２ｃの出力電流ＩＰ、Ｉｎは、それぞれＩＰ＝Ｉ２、Ｉｎ＝Ｉｎ２で一定ある。チャージポンプ４２より供給されるドライバ部２０の電源電圧ＶＰ、Ｖｎも、ＶＰ＝Ｖ１、Ｖｎ＝Ｖｎ１で一定である。そのため、ＤＣ−ＤＣ変換部の消費電流ＩｄｄもＩｄｄ＝Ｉｄｄ２の低消費電流の状態で一定である。
【０１４３】
このように、時間Ｔ＜０においては、外部から入力される端子切替信号Ｖｃ＝４に応じて第１の端子Ｐ１０と第２の端子Ｐ０５とが接続され、安定した状態となっている。また、チャージポンプ４２ｂ、４２ｃはそれぞれ定常状態の電流Ｉ２、Ｉｎ２を出力しており、ＤＣ−ＤＣ変換部４０ｃは第２の状態である。つまり、スイッチ回路８１ｃは低消費電流の状態になっている。
【０１４４】
この状態より、時間Ｔ＝０において、第１の端子Ｐ１０を第２の端子Ｐ０５から、例えば第２の端子Ｐ０１に接続を切替えた場合を考える。図２０（ａ）に表したように、外部から入力する端子切替信号Ｖｃが、Ｔ＝０でＶｃ＝４＝”１００”からＶｃ＝０＝”０００”に変化した場合である。
【０１４５】
デコーダ部３０は、端子切替信号Ｖｃをデコードしてドライバ部２０にスイッチ制御信号を出力する。ドライバ部２０は、スイッチ制御信号を入力してスイッチ駆動信号を生成しスイッチ部１０ｂに出力する。
【０１４６】
このとき、図２０（ｂ）〜（ｅ）に表したように、電源制御信号Ｖｍｏｄｅが”０”から”１”に変化し、チャージポンプ４２ｂ、４２ｃの出力電流は、ＩＰ＝Ｉ２からＩ１に、Ｉｎ＝Ｉｎ２からＩｎ１にそれぞれ変化する。ＤＣ−ＤＣ変換部の消費電流Ｉｄｄも、Ｉｄｄ＝Ｉｄｄ２からＩｄｄ１に変化する。すなわち、負荷変動に対する応答の早い第１の状態であり、消費電流が大きい状態である。
【０１４７】
図２０（ｆ）に表したように、ドライバ部２０の高電位電源電圧ＶＰは、時間Ｔ＝０でスイッチ部１０のスイッチ素子が切替わるため、降下する。同様に、低電位電源電圧Ｖｎは、時間Ｔ＝０で上昇する（図２０（ｇ））。
【０１４８】
このとき、図２０（ｂ）〜（ｅ）に表したように、電源制御信号Ｖｍｏｄｅが”１”のため、チャージポンプ４２ｂ、４２ｃの出力電流ＩＰ、Ｉｎは、それぞれ電流Ｉ１、Ｉｎ１に切り替わっている。降下した電圧ＶＰを所定時間内に定常状態の電圧に戻すようにチャージポンプ４２ｂのコンデンサに電荷がチャージされる。同様に、上昇した電圧Ｖｎを所定期間内に定常状態の電圧に戻すように、チャージポンプ４２ｃのコンデンサに電荷がチャージされる。このため、ＤＣ−ＤＣ変換部の消費電流Ｉｄｄは、電源制御信号Ｖｍｏｄｅが”１”の間は、Ｉｄｄ１に増えることになる。
【０１４９】
すなわち、電源制御信号Ｖｍｏｄｅが”１”の間、ＤＣ−ＤＣ変換部４０ｃは負荷変動に対する応答の早い第１の状態となっている。この第１の状態におけるチャージポンプ４２ｂ、４２ｃの出力電流はＩＰ＝Ｉ１、Ｉｎ＝Ｉｎ１である。
図２０（ｆ）、図２０（ｇ）に表したように、比較例のスイッチ回路と同様に、ドライバ部２０の電源電圧ＶＰ、Ｖｎは数〜数十μｓで定常状態の電圧に戻る。
【０１５０】
電源制御部６０は、このドライバ部２０の電源電圧ＶＰ、Ｖｎが定常状態に戻る時間を第１の時間Ｔ１として、第１の時間Ｔ１の経過後に電源制御信号Ｖｍｏｄｅが”１”から”０”に戻るように制御する（図２０（ｂ））。
電源制御信号Ｖｍｏｄｅが”０”になると、チャージポンプ４２ｂ、４２ｃの出力電流ＩＰ、Ｉｎは、再び電流Ｉ２、Ｉｎ２に戻り、ＤＣ−ＤＣ変換部の消費電流Ｉｄｄも低消費電流Ｉｄｄ１２に戻る。
【０１５１】
以下、Ｔ＞Ｔ１は、再び第２の時間Ｔ２として、低消費電流の状態となる。このとき、チャージポンプ４２ｂ、４２ｃのコンデンサにはスイッチ素子を切替えるために放出した電荷がすでにチャージされているために、チャージポンプ４２ｂ、４２ｃの出力電流ＩＰ＝Ｉ２、Ｉｎ＝Ｉｎ２の第２の状態となっても動作に問題がない。
【０１５２】
このように、スイッチ回路８１ｃにおいては、第１の状態のときのチャージポンプの出力電流を、電源制御部６０のない場合のチャージポンプの出力電流と等しく設定できる。
そのため、スイッチ回路８１ｃにおいては、電源制御部６０のない場合のスイッチ回路に対し、端子切り替え動作時以外の定常状態では低消費電流に抑える事が可能となる。
【０１５３】
例えば、ＵＭＴＳ／ＧＳＭデュアルモードの携帯電話端末において、スイッチ回路８１ｂを使用した場合には、ＵＭＴＳモードでは待ち受け中、通話中ともにハンドオーバする時だけ第１の端子と接続する第２の端子の切替えが実施される。また、ＧＳＭでは通話中は送信と受信で端子切替が発生するため常時、待ち受け中はハンドオーバする時だけ端子切替が実施される事となる。すなわち、スイッチ回路８１ｃとしては、低消費電流の第２の状態が定常的である。
【０１５４】
このように、スイッチ回路８１ｃによれば、外部から入力される端子切替信号が変化して、第１の端子Ｐ１０と接続する第２の端子Ｐ０１〜Ｐ０６が切り替わったときだけ、消費電流の大きい第１の状態となる。また、端子切替後に定常状態に戻った第２の時間は低消費電流の第２の状態に戻るため、低消費電流を実現することができる。
また、定常状態の第２の状態においては、ドライバ部２０の高電位電源電圧ＶＰ、低電位電源電圧Ｖｎは、電源制御部のないスイッチ回路の電源電圧ＶＰ＝Ｖ１、Ｖｎ＝Ｖｎ１と等しいため、低歪み特性も維持される。
【０１５５】
従って、スイッチ回路８１ｃを例えば携帯電話端末に用いた場合、低消費電流の第２の状態が定常的であり、携帯電話端末のセットとしての消費電流低減に繋がることになる。
また、スイッチ回路８１ｃにおいては、スイッチ回路８１ｃが備える電源制御部６０により外部からの端子切替え信号を検出して、第２の状態から第１の状態に動作モードの切り替え制御を行う。そのため、スイッチ回路８１ｃに外部からＤＣ−ＤＣ変換部４０ｂの制御をする端子が不要であり、スイッチ回路８１ｃの端子切替信号とＤＣ−ＤＣ変換部４０ｂを制御する電源制御信号とのタイミングを同期させるなどの制御も不要となる。
【０１５６】
なお、スイッチ回路８１ｂ及び８１ｃにおいては、第１の状態のときのオシレータ４１ｂの出力電流を、第２の状態よりも大きく設定している。これにより第１の状態のときのチャージポンプ４２ｂ及び４２ｃの出力電流を、第２の状態よりも大きくしている。すなわち、第１の状態のときのＤＣ−ＤＣ変換部４０ｂ及び４０ｃは負荷変動に対する応答が、第２の状態よりも速くなっている。
【０１５７】
しかし、図４に表したオシレータ４１ａのように、第１の状態のときのオシレータの発振周波数ｆ１を第２の状態よりも高く設定することによっても、第１の状態のときのチャージポンプ４０の出力電流を第２の状態よりも大きくすることができる。すなわち、第１の状態のときのＤＣ−ＤＣ変換部４０の負荷変動に対する応答を第２の状態のときよりも速くすることができる。
【０１５８】
また、第１の状態のときのオシレータの発振周波数と出力電流とをともに、第２の状態よりも大きく設定することにより、第１の状態のときのチャージポンプの出力電流を第２の状態よりも大きくすることができる。すなわち、第１の状態のときのＤＣ−ＤＣ変換部の負荷変動に対する応答を第２の状態よりも速くすることができる。
【０１５９】
なお、スイッチ回路８１ｃにおいては、１つの第１の端子Ｐ１０を６つの第２の端子Ｐ０１〜Ｐ０６のいずれか１つと接続させるＳＰ６Ｔの構成を例示して動作を説明した。しかし、本発明は、これに限定されるものではなく、ｎ個（ｎは、２以上）の第２の端子Ｐ０１〜Ｐ０Ｎを備えたＳＰｎＴのスイッチ回路についても同様に構成することができる。
【０１６０】
また、任意数のｍ個の第１の端子を備えたｍＰｎＴ（m-Pole n-Throw）のスイッチ回路についても同様に構成することができる。
また、スイッチ回路８１ｃは、図１１において説明したように、正の電源電圧ＶＰと負の電源電圧Ｖｎとを用いてスイッチＦＥＴを駆動することにより、より優れた挿入損失特性や歪み特性を得ることが可能となる。
【０１６１】
図２１は、本発明の他の実施形態に係るスイッチ回路の構成を例示するブロック図である。
図２１に表したように、本実施例のスイッチ回路８２は、クランプ回路５０を備えている点がスイッチ回路８１と異なり、これ以外については、図１に表したスイッチ回路８１と同様である。
【０１６２】
クランプ回路５０は、ＤＣ−ＤＣ変換部４０から出力される電圧を安定化して、ドライバ部２０に電源を供給する。クランプ回路５０としては、例えば、複数の直列接続したダイオードにより構成することができる。ダイオードがオンすることにより、順方向の電圧をクランプすることができる。また、ＦＥＴによりクランプ回路５０を構成することもできる。ＦＥＴで構成した場合は、電源制御部６０によりＦＥＴをオンまたはオフに制御することにより、オン、オフ制御可能なクランプ回路５０が構成される。
【０１６３】
電源制御信号Ｖｍｏｄｅが”０”のとき、すなわち、ＤＣ−ＤＣ変換部４０が第２の状態のとき、クランプ回路５０はオンで、ＤＣ−ＤＣ変換部４０から出力される電圧を安定化して、ドライバ部２０に供給する。
また、電源制御信号Ｖｍｏｄｅが”１”のとき、すなわち、第２の端子の切替が発生してＤＣ−ＤＣ変換部４０が第１の状態に制御されるとき、クランプ回路５０はオフで、ＤＣ−ＤＣ変換部４０から出力されるドライバ電源の電圧はそのまま、ドライバ部２０に供給される。
【０１６４】
図２２は、図２１に表したスイッチ回路の主要な信号のタイミングチャートである。
図２２においては、スイッチ回路８２の主要な信号、図２２（ａ）端子切替信号Ｖｃ、図２２（ｂ）電源制御信号Ｖｍｏｄｅ、図２２（ｃ）クランプ回路の動作、図２２（ｄ）オシレータ発振周波数ｆ、図２２（ｅ）ＤＣ−ＤＣ変換部の消費電流Ｉｄｄ、図２２（ｆ）ドライバ部の電源電圧ＶＰのタイミングチャートを表している。
【０１６５】
図２２（ａ）に表したように、時間Ｔ＜０で、端子切替信号Ｖｃ＝２＝”１０”の状態である。つまり、スイッチ部１０は、時間Ｔ＜０で、第１の端子Ｐ１０を第２の端子Ｐ０３に接続した状態である。
また、図２２（ｂ）に表したように、時間Ｔ＜０で、端子切替信号Ｖｃに変化がないため、電源制御信号Ｖｍｏｄｅは、”０”である。
【０１６６】
図２２（ｄ）〜（ｅ）に表したように、時間Ｔ＜０で、オシレータ４１の発振周波数ｆは、ｆ＝ｆ２であり、チャージポンプ４２より供給されるドライバ部２０の電源７２の電圧ＶＰも、ＶＰ＝Ｖ１で一定である。ＤＣ−ＤＣ変換部４０の消費電流Ｉｄｄは、Ｉｄｄ＝Ｉｄｄ２で一定である。
図２２（ｃ）に表したように、時間Ｔ＜０で、クランプ回路５０はオンの状態であり、ＤＣ−ＤＣ変換部４０の出力を安定化してドライバ部２０に電源を供給している。
【０１６７】
このように、時間Ｔ＜０においては、外部から入力される端子切替信号Ｖｃ＝２に応じて第１の端子Ｐ１０と第２の端子Ｐ０３とが接続され、安定した状態となっている。また、オシレータ４１は第２の周波数ｆ２の低い周波数で発振しており、ＤＣ−ＤＣ変換部４０は第２の状態である。つまり、スイッチ回路８１は低消費電流の状態になっている。
【０１６８】
この状態より、時間Ｔ＝０において、第１の端子Ｐ１０を第２の端子Ｐ０３から、例えば第２の端子Ｐ０２に接続を切替えた場合を考える。図２２（ａ）に表したように、外部から入力する端子切替信号Ｖｃが、Ｔ＝０でＶｃ＝２＝”１０”からＶｃ＝１＝”０１”に変化した場合である。
デコーダ部３０は、端子切替信号Ｖｃをデコードしてドライバ部２０にスイッチ制御信号を出力する。ドライバ部２０は、スイッチ制御信号を入力してスイッチ駆動信号を生成しスイッチ部１０に出力する。
【０１６９】
このとき、図２２（ｂ）〜（ｅ）に表したように、電源制御信号Ｖｍｏｄｅが”０”から”１”に変化し、クランプ回路５０はオフとなる。オシレータ４１の発振周波数ｆは、ｆ＝ｆ２からｆ１に変化する。また、ＤＣ−ＤＣ変換部４０の消費電流Ｉｄｄも、Ｉｄｄ＝Ｉｄｄ１に変化する。つまり、負荷変動に対する応答の早い第１の状態であり、消費電流が大きい状態である。
【０１７０】
図２２（ｆ）に表したように、ドライバ部２０の電源電圧ＶＰは、時間Ｔ＝０でスイッチ部１０のスイッチ素子が切替わったため、降下する。
このとき、図２２（ｂ）〜（ｄ）に表したように、電源制御信号Ｖｍｏｄｅが”１”のため、オシレータ４１の発振周波数ｆが周波数の高いｆ１となる。
【０１７１】
すなわち、電源制御信号Ｖｍｏｄｅが”１”の間、ＤＣ−ＤＣ変換部４０は負荷変動に対する応答の早い第１の状態となっている。
この第１の状態は、チャージポンプ４２のコンデンサの電荷が放電され、チャージポンプ４２のコンデンサの電荷を充電中の状態であり、クランプ回路５０で電位を安定化する必要はない。この第１の状態のときクランプ回路５０をオンさせたままでは、クランプ回路５０の不要な電流が流れることになる。このため、本実施例のように、ＤＣ−ＤＣ変換部４０の状態に連動してオン、オフさせることにより、電流消費を抑えることができる。
【０１７２】
第１の時間Ｔ１の後、ドライバ部２０の電源電圧ＶＰが定常状態に戻り、電源制御信号Ｖｍｏｄｅが”１”から”０”に戻ることは、図７に表したスイッチ回路８１と同様である。
【０１７３】
このように、本実施例のスイッチ回路８２によれば、外部から入力される端子切替信号が変化して、第１の端子Ｐ１０と接続する第２の端子Ｐ０１〜Ｐ０３が切り替わったときだけ、消費電流の大きい第１の状態となり、クランプ回路５０がオフする。また、端子切替後に定常状態に戻った第２の時間は、低消費電流の第２の状態に戻り、クランプ回路５０がオンし、低消費電流を実現することができる。
【０１７４】
なお、本実施例のスイッチ回路８２においては、１つの第１の端子Ｐ１０を３つの第２の端子Ｐ０１〜Ｐ０３のいずれか１つと接続させるＳＰ３Ｔの構成を例示して動作を説明した。しかし、本発明はこれに限定されるものではなく、ｎ個（ｎは、２以上）の第２の端子Ｐ０１〜Ｐ０Ｎを備えたＳＰｎＴのスイッチ回路についても同様に構成することができる。さらに、任意数のｍ個の第１の端子を備えたｍＰｎＴ（m-Pole n-Throw）のスイッチ回路についても同様に構成することができる。
【０１７５】
また、スイッチ回路８２においては、図１に表したスイッチ回路８１をもとに電源制御信号Ｖｍｏｄｅにより制御されるクランプ回路５０を追加した構成を例示した。同様に、図８、図１８にそれぞれ表したスイッチ回路８１ｂ、８１ｃをもとに、電源制御信号Ｖｍｏｄｅにより制御されるクランプ回路５０を追加した構成も可能である。
【０１７６】
以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、スイッチ回路を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１７７】
その他、本発明の実施形態として上述したスイッチ回路を基にして、当業者が適宜設計変更して実施し得る全てのスイッチ回路も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【符号の説明】
【０１７８】
１０、１０ａ、１０ｂ スイッチ部
２０、２０ａ、２０ｂ ドライバ部
２１ａ〜２１ｃ、４３ａ〜４３ｅ インバータ（否定回路）
２１、２２、２３、２３ａ〜２３ｆ レベルシフタ
３０、３０ｂ デコーダ部
４０、４０ｂ、４０ｃ ＤＣ−ＤＣ変換部
４１、４１ａ、４１ｂ オシレータ（リングオシレータ）
４２、４２ｂ、４２ｃ チャージポンプ
４３ 遅延回路
４５ 選択回路（マルチプレクサ）
５０、５１、５２ クランプ回路
６０、６０ｂ 電源制御部
６１、６１ａ〜６１ｃ エッジ検出回路
７１ ドライバ部の出力
７２、７２ａ ドライバ部の電源（チャージポンプの出力）
７３ デコーダ部の出力
７４ オシレータ出力
８１、８１ｂ、８１ｃ、８２ スイッチ回路
１１０ スイッチ部
１４０ ＤＣ−ＤＣ変換部
１４１ オシレータ
１４２ チャージポンプ
１７２ 電源
１８１ スイッチ回路
Ｃｐ、Ｃｎ コンデンサ
Ｃｔｌ 制御端子
Ｎ１ ＮＭＯＳ
Ｐ０１、Ｐ０２、Ｐ０３、Ｐ０４、Ｐ０５、Ｐ０６、Ｐ０Ｎ 第２の端子
Ｐ１０ 第１の端子
Ｒ１、Ｒ２ 抵抗
Ｖｄｄ 電源
【特許請求の範囲】
【請求項１】
少なくとも１つの第１の端子、複数の第２の端子及び前記第１の端子を前記第２の端子のいずれか１つと接続させるスイッチ素子を有するスイッチ部と、
外部からの端子切替信号により前記スイッチ素子を駆動するドライバ部と、
負荷変動に対する応答特性が第１の状態と、負荷変動に対する応答特性が前記第１の状態よりも遅い第２の状態とを有し、前記ドライバ部に電源を供給するＤＣ−ＤＣ変換部と、
前記端子切替信号の変化に対応した第１の時間は前記ＤＣ−ＤＣ変換部を前記第１の状態に制御し、前記第１の時間以外の第２の時間は前記ＤＣ−ＤＣ変換部を前記第２の状態に制御することにより前記ＤＣ−ＤＣ変換部の前記第２の状態を定常状態とするように制御する電源制御部と、
を備えることを特徴とするスイッチ回路。
【請求項２】
前記ＤＣ−ＤＣ変換部から供給される電源の電圧を安定化するクランプ回路と、
前記クランプ回路を制御するクランプ制御回路と、
をさらに備え、
前記クランプ制御回路は、前記第１の時間は前記クランプ回路をオフし、前記第２の時間は前記クランプ回路をオンすることを特徴とする請求項１記載のスイッチ回路。
【請求項３】
前記ＤＣ−ＤＣ変換部において、前記第１の状態のときの出力電流は、前記第２の状態よりも大きくなることを特徴とする請求項１または２に記載のスイッチ回路。
【請求項４】
前記ＤＣ−ＤＣ変換部は、
オシレータと、
前記オシレータの出力により動作するチャージポンプと、
を有し、
前記第１の状態は、前記オシレータの発振周波数が第１の周波数であり、前記第２の状態は、前記第１の周波数より発振周波数が低い第２の周波数であることを特徴とする請求項１〜３のいずれか１つに記載のスイッチ回路。
【請求項５】
前記ＤＣ−ＤＣ変換部は、
オシレータと、
前記オシレータの出力により動作するチャージポンプと、
を有し、
前記第１の状態のときの前記オシレータの出力電流は、前記第２の状態よりも大きくなることを特徴とする請求項１〜４のいずれか１つに記載のスイッチ回路。
【請求項６】
前記オシレータは、電圧制御オシレータを有し、
前記第１の状態は、前記オシレータの入力電圧が第１の電圧であり、前記第２の状態は、前記入力電圧が前記第１の電圧と異なる第２の電圧であることを特徴とする請求項４記載のスイッチ回路。
【請求項７】
前記オシレータは、リングオシレータを有し、
前記第１の状態と前記第２の状態とで前記リングオシレータの段数が異なることを特徴とする請求項４記載のスイッチ回路。
【請求項１】
少なくとも１つの第１の端子、複数の第２の端子及び前記第１の端子を前記第２の端子のいずれか１つと接続させるスイッチ素子を有するスイッチ部と、
外部からの端子切替信号により前記スイッチ素子を駆動するドライバ部と、
負荷変動に対する応答特性が第１の状態と、負荷変動に対する応答特性が前記第１の状態よりも遅い第２の状態とを有し、前記ドライバ部に電源を供給するＤＣ−ＤＣ変換部と、
前記端子切替信号の変化に対応した第１の時間は前記ＤＣ−ＤＣ変換部を前記第１の状態に制御し、前記第１の時間以外の第２の時間は前記ＤＣ−ＤＣ変換部を前記第２の状態に制御することにより前記ＤＣ−ＤＣ変換部の前記第２の状態を定常状態とするように制御する電源制御部と、
を備えることを特徴とするスイッチ回路。
【請求項２】
前記ＤＣ−ＤＣ変換部から供給される電源の電圧を安定化するクランプ回路と、
前記クランプ回路を制御するクランプ制御回路と、
をさらに備え、
前記クランプ制御回路は、前記第１の時間は前記クランプ回路をオフし、前記第２の時間は前記クランプ回路をオンすることを特徴とする請求項１記載のスイッチ回路。
【請求項３】
前記ＤＣ−ＤＣ変換部において、前記第１の状態のときの出力電流は、前記第２の状態よりも大きくなることを特徴とする請求項１または２に記載のスイッチ回路。
【請求項４】
前記ＤＣ−ＤＣ変換部は、
オシレータと、
前記オシレータの出力により動作するチャージポンプと、
を有し、
前記第１の状態は、前記オシレータの発振周波数が第１の周波数であり、前記第２の状態は、前記第１の周波数より発振周波数が低い第２の周波数であることを特徴とする請求項１〜３のいずれか１つに記載のスイッチ回路。
【請求項５】
前記ＤＣ−ＤＣ変換部は、
オシレータと、
前記オシレータの出力により動作するチャージポンプと、
を有し、
前記第１の状態のときの前記オシレータの出力電流は、前記第２の状態よりも大きくなることを特徴とする請求項１〜４のいずれか１つに記載のスイッチ回路。
【請求項６】
前記オシレータは、電圧制御オシレータを有し、
前記第１の状態は、前記オシレータの入力電圧が第１の電圧であり、前記第２の状態は、前記入力電圧が前記第１の電圧と異なる第２の電圧であることを特徴とする請求項４記載のスイッチ回路。
【請求項７】
前記オシレータは、リングオシレータを有し、
前記第１の状態と前記第２の状態とで前記リングオシレータの段数が異なることを特徴とする請求項４記載のスイッチ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１０−２４６０８１（Ｐ２０１０−２４６０８１Ａ）
【公開日】平成２２年１０月２８日（２０１０．１０．２８）
【国際特許分類】
【出願番号】特願２００９−２０８２８６（Ｐ２００９−２０８２８６）
【出願日】平成２１年９月９日（２００９．９．９）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＧＳＭ
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年１０月２８日（２０１０．１０．２８）
【国際特許分類】
【出願日】平成２１年９月９日（２００９．９．９）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＧＳＭ
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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