【課題】本発明は、半導体装置に負電流が流れた場合でも、回路素子を構成する深い半導体層の電位に対して、半導体基板の電位が低くなるのを抑制して寄生素子を作動させず、半導体装置の誤動作を防止する。
【解決手段】本発明は、ｎ型の半導体基板３と、半導体基板３の一面に形成し、接続する負荷に電力を供給する電力素子１と、ｎ型のソース・ドレイン領域を有するＭＯＳトランジスタ２ｃを少なくとも１つ含む回路素子２と、電力素子１および回路素子２に対し独立して配置したｐ型の半導体層４と、半導体基板３および半導体層４と接続する外部回路とを備えている。外部回路は、電源と、電源に一端を接続する抵抗素子と、抵抗素子の他端にアノード電極を接続し、カソード電極をＧＮＤ接地するダイオードとを有し、抵抗素子の他端に半導体層４を接続する。 （もっと読む）

【課題】高い電圧を有する入力信号に対して適切に動作するアナログスイッチを有する半導体装置を提供する。
【解決手段】入力端子と出力端子との間にＰチャネルトランジスタとＮチャネルトランジスタとを並列に接続したアナログスイッチと，入力端子に印加される入力電圧に応じて，Ｐチャネルトランジスタの第１ゲート電圧及び第１バックゲート電圧と，Ｎチャネルトランジスタの第２ゲート電圧及び第２バックゲート電圧とのそれぞれの電位を可変生成する可変電圧回路と，アナログスイッチを導通または非導通に制御する制御信号を可変電圧回路に供給する制御回路とを有する。可変電圧回路は，導通に制御する制御信号に応答して，可変生成される第１ゲート電圧と第２ゲート電圧とをＰチャネルトランジスタとＮチャネルトランジスタのゲートにそれぞれ出力する。 （もっと読む）

【課題】プリント配線基板上の実装面積削減やコスト削減を実現することのできるチャージポンプを提供する。
【解決手段】チャージポンプ１００は、フライングキャパシタ１２０の充放電用スイッチとして、半導体装置１１０に集積化されたフローティングＮＭＯＳＦＥＴ１１１及び１１２のボディダイオード１１１ｄ及び１１２ｄを用いる。 （もっと読む）

【課題】性能が向上されたフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を提供する。
【解決手段】フィールドプログラマブルゲートアレイ（ＦＰＧＡ）１０３であって、該ＦＰＧＡは、該ＦＰＧＡ内の少なくとも１つの回路に対するプロセス、電圧、および温度の表示を提供するように適合された監視回路のセット１１５と、該少なくとも１つの回路に対するプロセス、電圧、および温度の該表示から該少なくとも１つの回路に対するボディバイアス値の範囲を導出するように適合されたコントローラ１４０と、該少なくとも１つの回路内の少なくとも１つのトランジスターにボディバイアス信号を提供するように適合されたボディバイアス生成器とを含み、該ボディバイアス信号は、該ボディバイアス値の範囲内の値を有する。 （もっと読む）

【課題】高周波回路に於いては、トランジスタ等の能動素子間および能動素子と外部端子の間を直流的に遮断する必要がありため、ＭＩＭキャパシタ等が多用される。これらのＭＩＭキャパシタのうち、外部端子に接続されたものは、外部からの静電気の影響を受けやすく、静電破壊等の問題を発生しやすい。
【解決手段】本願発明は、半絶縁性化合物半導体基板上に形成された半導体集積回路装置であって、外部パッドに電気的に接続されたＭＩＭキャパシタの第１の電極は前記半絶縁性化合物半導体基板に電気的に接続されており、一方、前記ＭＩＭキャパシタの第２の電極は前記半絶縁性化合物半導体基板に電気的に接続されている。 （もっと読む）

【課題】共通放電経路との間の異種電源間ＥＳＤ保護回路をそれぞれの電源のパッドの近くに配置することのできる半導体集積装置を提供する。
【解決手段】実施形態の半導体集積装置１は、パッドＰと、自己電源用ＥＳＤ保護回路ＥＳＤ１とを有し、ＶＤＤｃ系統の電源供給に使用の電源用Ｉ／ＯセルＩＯＣ１と、パッドＰと、自己電源用ＥＳＤ保護回路ＥＳＤ１と、異種電源間ＥＳＤ保護回路ＥＳＤ２とを有し、ＶＤＤａ、ＶＤＤｂ系統の電源供給に使用の電源用Ｉ／ＯセルＩＯＣ２とを備える。信号入出力用Ｉ／ＯセルＩＯＣ１００と同一外形寸法の電源用Ｉ／ＯセルＩＯＣ１およびＩＯＣ２が、列状に配置されたＩＯＣ１００と同列に配置され、電源用Ｉ／ＯセルＩＯＣ２の異種電源間ＥＳＤ保護回路ＥＳＤ２へ接続される共通放電経路ＣＤＬが、電源用Ｉ／ＯセルＩＯＣ１から、列状に配置されたＩＯＣ１００を貫通して、電源用Ｉ／ＯセルＩＯＣ２へ配線される。 （もっと読む）

【課題】ＳＯＩ型の半導体集積回路において電源遮断時の低消費電力及び電源供給時の動作性能向上に資することができる電源遮断制御を可能にする。
【解決手段】本発明に係る半導体集積回路は、第１電源スイッチと、前記第１電源スイッチに直列接続される論理回路を有する。前記論理回路は、順序回路（ＦＦ１，ＦＦ２）及び組み合わせ回路（ＬＯＧ１，ＬＯＧ２）を含み、前記第１電源スイッチと前記組み合わせ回路との間に第２電源スイッチが接続される。第１モードにおいて前記第１電源スイッチをオフ状態に制御し、前記順序回路及び前記組み合わせ回路を非通電状態にし、第２モードにおいて前記第１電源スイッチをオン状態に維持し且つ前記第２電源スイッチをオフ状態に制御し、前記順序回路を通電状態、前記組み合わせ回路を非通電状態にする電源スイッチ制御回路を有する。 （もっと読む）

【課題】精度良く形成されたフィンを有しつつ、十分な特性を有するＥＳＤ保護素子を形成することができる半導体装置を提供する。
【解決手段】実施形態にかかる半導体装置は、制御整流素子を有し、このシリコン制御整流素子は、半導体基板と、第１のウェル領域と、第２のウェル領域と、複数のフィン領域とを有する。第１のウェル領域は半導体基板の最外周に位置する。さらに、ウェルコンタクト領域よりも外周に位置し、第１の導電型の不純物拡散層領域を有し、且つ、電気的に浮遊状態にある最外周フィン領域を有する。 （もっと読む）

【課題】低電圧、低電流、或いは低電力といった条件下でも使用することが可能な検波器を提供する。
【解決手段】検波器は、信号入力端子に接続された第１導電型の第１の半導体領域と、信号出力端子に接続された第２導電型の第２の半導体領域であって、第１の半導体領域に接して位置する第２の半導体領域と、交流的に接地された第１導電型の第３の半導体領域であって、第１の半導体領域から離間し且つ第２の半導体領域に接して位置する第３の半導体領域と、一端が第２の半導体領域に接続され、他端が交流的に接地された第１の抵抗素子と、を含む。 （もっと読む）

【課題】低電圧、低電流、或いは低電力といった条件下でも使用することが可能な混合器、送信機及び通信システムを提供する。
【解決手段】混合器は、交流的に接地された第１導電型の第１の半導体領域と、第１の信号入力端子に接続された第２導電型の第２の半導体領域であって、第１の半導体領域に接して位置する第２の半導体領域と、第１の信号出力端子に接続された第１導電型の第３の半導体領域であって、第１の半導体領域から離間し且つ第２の半導体領域に接して位置する第３の半導体領域と、第２の半導体領域上に位置する第１の絶縁膜と、第２の信号入力端子に接続された第１の導電体膜であって、第１の絶縁膜上に位置する第１の導電体膜と、を含む。 （もっと読む）

【課題】信号処理回路に対する電源電圧の供給及び遮断を選択することができるスイッチとして機能する回路（電源供給制御回路）として好ましい回路を提供する。
【解決手段】信号処理回路に対する電源電位の供給を担う第１の配線と、電源電位を供給する第２の配線との電気的な接続を制御するトランジスタ、及び、信号処理回路に対する電源電位の供給を担う第１の配線を接地させるか否かを制御するトランジスタとを設け、当該２つのトランジスタの少なくとも一方として、チャネルが酸化物半導体層に形成されるトランジスタを適用する。これにより、２つのトランジスタの少なくとも一のカットオフ電流に起因する消費電力を低減することが可能となる。 （もっと読む）

【課題】チップ面積を削減することのできる不揮発性半導体記憶装置を提供する。
【解決手段】一の実施形態に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板上に積層され、垂直方向に直列接続された複数のメモリセルを含むメモリセルアレイと、半導体基板上に設けられ、所望の電圧をメモリセルアレイに供給する電源回路とを備える。電源回路は、電圧を生成するポンプ回路と、ポンプ回路の出力端子に接続され、出力端子の電圧値が所定の値を下回った場合にポンプ回路へ制御信号を出力するリミッタ回路と、出力端子に一端が接続され、出力端子の電圧を調整するように構成されたキャパシタと、キャパシタの他端に接続され、制御信号に基づき所定の電流値の定電流を用いてキャパシタを充電するブースト回路と、ブースト回路の充電動作を停止させるスイッチとを備える。キャパシタは、メモリセルアレイの直下に設けられる。 （もっと読む）

【課題】外部電源電圧の規格が異なるＳＤＲＡＭの設計を共通化しつつ、該ＳＤＲＡＭの消費電流の増大を抑制できる電源電圧判定回路を提供する。
【解決手段】第１外部電源電圧と第２外部電源電圧間の電位差に比例する比例電圧と所定の一定電圧とを比較し、該比較結果を基に第１外部電源電圧がしきい値よりも低いとき、Ｐｃｈ基板電位設定回路は第１外部電源電圧をＰチャネルトランジスタの基板へ供給し、Ｎｃｈ基板電位設定回路は第２外部電源電圧をＮチャネルトランジスタの基板へ供給する。また、第１外部電源電圧がしきい値以上であるとき、Ｐｃｈ基板電位設定回路は第１外部電源電圧よりも高い電圧をＰチャネルトランジスタの基板へ供給し、Ｎｃｈ基板電位設定回路は、第２外部電源電圧よりも低い電圧をＮチャネルトランジスタの基板へ供給する。 （もっと読む）

【課題】安定したボディ固定動作と共に、高集積化、低寄生容量化や配線容量の低減化を図ることができる、ＳＯＩ基板上に形成される半導体装置を得る。
【解決手段】ソース領域１，ドレイン領域２及びゲート電極３で形成されるＭＯＳトランジスタにおいて、ゲート一端領域及びゲート他端領域に部分分離領域１１ａ及び１１ｂが形成され、部分分離領域１１ａに隣接してタップ領域２１ａが形成され、部分分離領域１１ｂに隣接してタップ領域２１ｂが形成される。部分分離領域１１ａ，１１ｂ、タップ領域２１ａ，２１ｂ及び活性領域１，２の周辺領域は全て完全分離領域１０が形成される。 （もっと読む）

【課題】電源電圧線とグランド線の両方を外部サージから保護することができる半導体集積回路を提供する。
【解決手段】ＧＣＮＭＯＳ回路７０は、電源電圧線６３またはグランド線６４にサージ電圧が加えられたときに、サージ電圧を放電する。スイッチ７２は、内部回路と電源電圧線６３およびグランド線６４とを接続または分離する。制御回路７１は、スイッチ７２を制御する。ＧＣＮＭＯＳ回路７０、スイッチ７２、および制御回路７２のトランジスタは、厚膜トランジスタで構成され、コア領域６１の内部回路のトランジスタは、薄膜トランジスタで構成される。制御回路７１は、電源電圧線６３またはグランド線６４にサージ電圧が加えられたときに、スイッチ７２をオフにする。 （もっと読む）

【課題】トランジスタのしきい値電圧を最適な値に保持可能な半導体回路を提供すること。またトランジスタのしきい値電圧を制御可能な半導体回路、及びその駆動方法を提供すること。また上記半導体回路を適用した記憶装置、表示装置、及び電子機器を提供すること。
【解決手段】被制御トランジスタのバックゲートに接続されるノードに、ダイオードと第１の容量素子を設け、トランジスタのしきい値電圧が最適になるように所望の電圧を印加可能で且つその電圧を保持することができる構成とし、さらにダイオードに並列に接続された第２の容量素子を設け、当該ノードの電圧を一時的に変化させられる構成とすればよい。 （もっと読む）

【課題】メーカーの設計負担を増加させることなくセルタイプの異なるＩＣを実現することができるとともに、チップサイズおよび消費電力並びに動作速度が最適化された半導体集積回路を容易に実現可能な設計技術を提供する。
【解決手段】所望の機能を有する回路セルの設計情報を目的別にオブジェクトとして記述し、所定のオブジェクトの情報の削除もしくは追加のみで基体電位固定型セルと基体電位可変型セルのいずれをも構成可能なセル情報として、セルライブラリに登録するようにした。 （もっと読む）

【課題】複数のフローティング領域の間の電位差の不均一を軽減することができる半導体装置を提供する。
【解決手段】半導体装置は、領域３（ｋ）と領域３（ｋ＋１）間に、外部容量６（ｋ）を備えている。複数の外部容量６（ｋ）は、その容量がｋの増加とともに（即ち、図１の紙面右側から紙面左側に向かうほど）大きくなるように選定されている。この構造により、領域３（ｋ）と領域３（ｋ＋１）間の電位差の不均一を軽減することができる。 （もっと読む）

【課題】無駄な電流や信号の歪みを発生させることなく、抵抗素子層の周辺の半導体基板や、抵抗素子層の上部を通過する電源線、信号線等の電位によって抵抗値が変化するのを抑えることのできる抵抗素子及び反転バッファ回路を提供する。
【解決手段】抵抗素子１０は、半導体基板１４上に、第１の電極１１及び第２の電極１２を有する抵抗素子層１３が形成されている。第１の電極１１の電位によってバイアスされた第１の導電層１５と、第２の電極１２の電位によってバイアスされた第２の導電層１６とで、抵抗素子層１３の下部が均等に覆われている。このように、両端をバイアスされた抵抗素子層１３の下部又は上部の少なくとも一方を覆う第１の導電層１５及び第２の導電層１６によって、抵抗素子層１３の周辺の半導体基板１４等との電圧差による抵抗値の変化を相殺することで、抵抗値の変化を抑える。 （もっと読む）