半導体集積装置
【課題】共通放電経路との間の異種電源間ＥＳＤ保護回路をそれぞれの電源のパッドの近くに配置することのできる半導体集積装置を提供する。
【解決手段】実施形態の半導体集積装置１は、パッドＰと、自己電源用ＥＳＤ保護回路ＥＳＤ１とを有し、ＶＤＤｃ系統の電源供給に使用の電源用Ｉ／ＯセルＩＯＣ１と、パッドＰと、自己電源用ＥＳＤ保護回路ＥＳＤ１と、異種電源間ＥＳＤ保護回路ＥＳＤ２とを有し、ＶＤＤａ、ＶＤＤｂ系統の電源供給に使用の電源用Ｉ／ＯセルＩＯＣ２とを備える。信号入出力用Ｉ／ＯセルＩＯＣ１００と同一外形寸法の電源用Ｉ／ＯセルＩＯＣ１およびＩＯＣ２が、列状に配置されたＩＯＣ１００と同列に配置され、電源用Ｉ／ＯセルＩＯＣ２の異種電源間ＥＳＤ保護回路ＥＳＤ２へ接続される共通放電経路ＣＤＬが、電源用Ｉ／ＯセルＩＯＣ１から、列状に配置されたＩＯＣ１００を貫通して、電源用Ｉ／ＯセルＩＯＣ２へ配線される。
【解決手段】実施形態の半導体集積装置１は、パッドＰと、自己電源用ＥＳＤ保護回路ＥＳＤ１とを有し、ＶＤＤｃ系統の電源供給に使用の電源用Ｉ／ＯセルＩＯＣ１と、パッドＰと、自己電源用ＥＳＤ保護回路ＥＳＤ１と、異種電源間ＥＳＤ保護回路ＥＳＤ２とを有し、ＶＤＤａ、ＶＤＤｂ系統の電源供給に使用の電源用Ｉ／ＯセルＩＯＣ２とを備える。信号入出力用Ｉ／ＯセルＩＯＣ１００と同一外形寸法の電源用Ｉ／ＯセルＩＯＣ１およびＩＯＣ２が、列状に配置されたＩＯＣ１００と同列に配置され、電源用Ｉ／ＯセルＩＯＣ２の異種電源間ＥＳＤ保護回路ＥＳＤ２へ接続される共通放電経路ＣＤＬが、電源用Ｉ／ＯセルＩＯＣ１から、列状に配置されたＩＯＣ１００を貫通して、電源用Ｉ／ＯセルＩＯＣ２へ配線される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積装置に関する。
【背景技術】
【０００２】
近年の半導体集積装置は、ＳｏＣ（System On Chip）化、製造プロセスの微細化、低消費電力化などの進展により、電源系統の異なる複数の内部回路を搭載する傾向にある。
【０００３】
複数の電源系統から駆動される内部回路を含んだ半導体集積装置においては、個々の電源系統に「自己電源系ＥＳＤ保護回路」を設けるほかに、各電源系統間に、「異種電源系統間ＥＳＤ保護回路」を挿入することが行われる。したがって、電源系統数が多くなるほど、異種電源系統間ＥＳＤ保護回路の数も多くなる。そこで、異種電源系統間ＥＳＤ保護回路の挿入経路を効果的かつ小回路規模で構成するために、ある一つの電源系統を共通放電経路とし、共通放電経路となる電源系統に対して、それ以外の電源系統との間に異種電源間ＥＳＤ保護回路を挿入することが行われる。
【０００４】
また、サージ耐圧を向上させる観点からは、半導体集積装置のチップレイアウトにおいて、共通放電経路との間の異種電源間ＥＳＤ保護回路が、それぞれの電源が入力されるパッドの近くに配置されることが望ましい。
【０００５】
ところが、近年の半導体集積装置の多ピン化に伴い、電源用パッドが配置される領域である半導体集積装置の周辺領域には、信号入出力用の回路を構成するＩ／Ｏセルが、ほぼ隙間なく敷き詰められている。そのため、従来、チップレイアウト上、共通放電経路との間の異種電源間ＥＳＤ保護回路を、それぞれの電源が入力されるパッドの近くに配置することが困難である、という問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１００６０６号公報
【特許文献２】特開２００２−１４１４１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、本発明が解決しようとする課題は、共通放電経路との間の異種電源間ＥＳＤ保護回路をそれぞれの電源のパッドの近くに配置することのできる半導体集積装置を提供することにある。
【課題を解決するための手段】
【０００８】
第１の電源系統および第２から第ｎまでの電源系統の電源が供給され、チップの周辺領域に多数の信号入出力用Ｉ／Ｏセルが列状に配置される半導体集積装置である、実施形態の半導体集積装置は、前記信号入出力用Ｉ／Ｏセルと同一外形寸法で、パッドと、自己電源用ＥＳＤ保護回路とを有し、前記第１の電源系統の電源の供給に使用される第１の電源用Ｉ／Ｏセルと、前記信号入出力用Ｉ／Ｏセルと同一外形寸法で、パッドと、自己電源用ＥＳＤ保護回路と、異種電源間ＥＳＤ保護回路とを有し、前記第２から第ｎまでの電源系統の電源の供給に使用される第２の電源用Ｉ／Ｏセルとを備える。この半導体集積装置は、前記第１の電源用Ｉ／Ｏセルおよび前記第２の電源用Ｉ／Ｏセルが、前記信号入出力用Ｉ／Ｏセルと同列に配置される。この半導体集積装置では、前記第２の電源用Ｉ／Ｏセルの前記異種電源間ＥＳＤ保護回路へ接続される共通放電経路が、前記第１の電源用Ｉ／Ｏセルから、列状に配置された前記信号入出力用Ｉ／Ｏセルを貫通して、前記第２の電源用Ｉ／Ｏセルへ配線される。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態の半導体集積装置の構成の例を示す模式的レイアウト図。
【図２】信号入出力用Ｉ／Ｏセルの構成の例を示す模式的レイアウト図。
【図３】第１の実施形態の半導体集積装置における、共通放電経路の接続元となる電源用Ｉ／Ｏセルの構成の例を示す模式的レイアウト図。
【図４】第１の実施形態の半導体集積装置における、共通放電経路へ接続される異種電源間ＥＳＤ保護回路を有する電源用Ｉ／Ｏセルの構成の例を示す模式的レイアウト図。
【図５】第１の実施形態の半導体集積装置の各電源のＥＳＤ保護回路の接続関係を模式的に示す図。
【図６】Ｐ型基板上に形成された第１の実施形態の半導体集積装置の共通放電経路と基板との電気的接続の例を示す図。
【図７】Ｎ型基板上に形成された第１の実施形態の半導体集積装置の共通放電経路と基板との電気的接続の例を示す図。
【図８】図７に示す半導体集積装置における共通放電経路の接続元となる電源用Ｉ／Ｏセルの構成の例を示す模式的レイアウト図。
【図９】図７に示す半導体集積装置における共通放電経路へ接続される異種電源間ＥＳＤ保護回路を有する電源用Ｉ／Ｏセルの構成の例を示す模式的レイアウト図。
【図１０】本発明の第２の実施形態の半導体集積装置の構成の例を示す模式的レイアウト図。
【図１１】第２の実施形態の半導体集積装置における、共通放電経路の接続元となる電源用Ｉ／Ｏセルの構成の例を示す模式的レイアウト図。
【図１２】第２の実施形態の半導体集積装置における、共通放電経路へ接続される異種電源間ＥＳＤ保護回路を有する電源用Ｉ／Ｏセルの構成の例を示す模式的レイアウト図。
【図１３】第２の実施形態の半導体集積装置の各電源のＥＳＤ保護回路の接続関係を模式的に示す図。
【図１４】Ｐ型基板上に形成された第２の実施形態の半導体集積装置の共通放電経路と基板との電気的接続の例を示す図。
【図１５】Ｎ型基板上に形成された第２の実施形態の半導体集積装置の共通放電経路と基板との電気的接続の例を示す図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１１】
（第１の実施形態）
図１は、本発明の第１の実施形態の半導体集積装置の構成の例を示す模式的レイアウト図である。
【００１２】
本実施形態の半導体集積装置１は、それぞれ異なる電源系統で動作する内部回路Ａ、内部回路Ｂおよび内部回路Ｃを有し、チップの周辺領域に多数の信号入出力用Ｉ／ＯセルＩＯＣ１００が列状に配置される半導体集積装置である。
【００１３】
内部回路Ａへは、ＶＤＤａ電源系統により電源電圧ＶＤＤａおよび基準電圧ＶＳＳａが供給され、内部回路Ｂへは、ＶＤＤｂ電源系統により電源電圧ＶＤＤｂおよび基準電圧ＶＳＳｂが供給される。
【００１４】
また、内部回路Ｃへは、ＶＤＤｃ電源系統により電源電圧ＶＤＤｃおよび基準電圧ＶＳＳｃが供給される。
【００１５】
本実施形態では、ＶＤＤｃ電源系統の基準電圧ＶＳＳｃを共通放電経路ＣＤＬとし、この共通放電経路ＣＤＬとＶＤＤａ電源系統およびＶＤＤｂ電源系統との間に、異種電源間ＥＳＤ保護回路が接続されるものとする。
【００１６】
そのため、本実施形態では、ＶＤＤｃ電源系統と、ＶＤＤａ電源系統およびＶＤＤｂ電源系統とでは、異なるタイプの電源用Ｉ／Ｏセルが用いられる。
【００１７】
すなわち、ＶＤＤｃ電源系統には、パッドＰと、自己電源用ＥＳＤ保護回路ＥＳＤ１とを有する電源用Ｉ／ＯセルＩＯＣ１が用いられ、ＶＤＤａ電源系統およびＶＤＤｂ電源系統には、パッドＰと、自己電源用ＥＳＤ保護回路ＥＳＤ１と、異種電源間ＥＳＤ保護回路ＥＳＤ２とを有する電源用Ｉ／ＯセルＩＯＣ２が用いられる。
【００１８】
この電源用Ｉ／ＯセルＩＯＣ１および電源用Ｉ／ＯセルＩＯＣ２は、信号入出力用Ｉ／ＯセルＩＯＣ１００と同一外形寸法を有し、信号入出力用Ｉ／ＯセルＩＯＣ１００と同列に配置される。
【００１９】
図１では、ＶＤＤｃ、ＶＳＳｃ供給用の電源用Ｉ／ＯセルＩＯＣ１をＩＯＣ１−１、ＩＯＣ１−２と表し、ＶＤＤａ、ＶＳＳａ供給用の電源用Ｉ／ＯセルＩＯＣ２をＩＯＣ２−１、ＩＯＣ２−２、ＶＤＤｂ、ＶＳＳｂ供給用の電源用Ｉ／ＯセルＩＯＣ２をＩＯＣ２−３、ＩＯＣ２−４と表す。
【００２０】
また、共通放電経路ＣＤＬは、接続元の基準電圧ＶＳＳｃ用の電源用Ｉ／ＯセルＩＯＣ１（ＩＯＣ１−２）から接続先の電源用Ｉ／ＯセルＩＯＣ２（ＩＯＣ２−１〜ＩＯＣ２−４）へ、その間に配置される信号入出力用Ｉ／ＯセルＩＯＣ１００を貫通して配線される。
【００２１】
次に、図２〜図４を用いて、信号入出力用Ｉ／ＯセルＩＯＣ１００、電源用Ｉ／ＯセルＩＯＣ１および電源用Ｉ／ＯセルＩＯＣ２のレイアウト的な構成について説明する。
【００２２】
図２は、信号入出力用Ｉ／ＯセルＩＯＣ１００の構成の例を示す模式的レイアウト図である。
【００２３】
信号入出力用Ｉ／ＯセルＩＯＣ１００は、パッドＰと、ＥＳＤ保護回路ＥＳＤ１００と、信号処理部ＣＣＴ１００とを有する。また、共通放電経路ＣＤＬの配線領域が設けられている。
【００２４】
図２（ａ）は、信号入出力用Ｉ／ＯセルＩＯＣ１００を入力信号用に用いた例である。この場合、ＥＳＤ保護回路ＥＳＤ１００には、電源電圧ＶＤＤ配線へのＥＳＤ保護回路ＥＳＤａと、基準電圧ＶＳＳ配線へのＥＳＤ保護回路ＥＳＤｂと、保護抵抗Ｒが設けられる。また、信号処理部１００には、入力バッファＩＢＵＦが形成される。
【００２５】
図２（ｂ）は、信号入出力用Ｉ／ＯセルＩＯＣ１００を出力信号用に用いた例である。この場合、ＥＳＤ保護回路ＥＳＤ１００には、電源電圧ＶＤＤ配線へのＥＳＤ保護回路ＥＳＤａと、基準電圧ＶＳＳ配線へのＥＳＤ保護回路ＥＳＤｂとが設けられる。また、信号処理部１００には、出力バッファＯＢＵＦが形成される。
【００２６】
図３（ａ）は、電源用Ｉ／ＯセルＩＯＣ１の構成の例を示す模式的レイアウト図である。電源用Ｉ／ＯセルＩＯＣ１は、パッドＰと、自己電源用ＥＳＤ保護回路ＥＳＤ１とを有する。
【００２７】
自己電源用ＥＳＤ保護回路ＥＳＤ１には、正方向ＥＳＤ保護回路ＥＳＤｘと負方向ＥＳＤ保護回路ＥＳＤｙが含まれる。
【００２８】
また、電源用Ｉ／ＯセルＩＯＣ１には、自電源のＶＤＤ電源線、ＶＳＳ電源線が配線され、共通放電経路ＣＤＬも配線されている。
【００２９】
図３（ｂ）に、電源用Ｉ／ＯセルＩＯＣ１を電源電圧の供給用に用いた場合の構成例を、電源電圧ＶＤＤｃの供給に用いられるＩＯＣ１−１を例にとって示す。
【００３０】
この場合、自己電源用ＥＳＤ保護回路ＥＳＤ１は、正方向ＥＳＤ保護回路ＥＳＤｘが自電源の基準電圧ＶＳＳｃ電源線に接続される。
【００３１】
図３（ｃ）に、電源用Ｉ／ＯセルＩＯＣ１を基準電圧の供給用に用いた場合の構成例を、基準電圧ＶＳＳｃの供給に用いられるＩＯＣ１−２を例にとって示す。
【００３２】
この場合、自己電源用ＥＳＤ保護回路ＥＳＤ１は、負方向ＥＳＤ保護回路ＥＳＤｙが自電源の電源電圧ＶＤＤｃ電源線に接続される。
【００３３】
また、ＶＳＳｃ電源線が、共通放電経路ＣＤＬに接続される。
【００３４】
ここで、図３（ａ）に示した電源用Ｉ／ＯセルＩＯＣ１のレイアウトを図２に示した信号入出力用Ｉ／ＯセルＩＯＣ１００のレイアウトと比較してみると、電源用Ｉ／ＯセルＩＯＣ１では、信号入出力用Ｉ／ＯセルＩＯＣ１００にて信号処理部１００が形成される領域が空きスペースとなっている。
【００３５】
そこで、本実施形態では、電源用Ｉ／ＯセルＩＯＣ２のレイアウトにおいて、この空きスペースに異種電源間ＥＳＤ保護回路ＥＳＤ２が配置されるように設計されている。そのため、本実施形態では、異種電源間ＥＳＤ保護回路を電源が供給されるパッドの近くに配置し、低抵抗でサージ放電経路を形成することができる。
【００３６】
図４（ａ）は、電源用Ｉ／ＯセルＩＯＣ２の構成の例を示す模式的レイアウト図である。電源用Ｉ／ＯセルＩＯＣ２は、パッドＰと、自己電源用ＥＳＤ保護回路ＥＳＤ１と、異種電源間ＥＳＤ保護回路ＥＳＤ２とを有する。
【００３７】
自己電源用ＥＳＤ保護回路ＥＳＤ１には、正方向ＥＳＤ保護回路ＥＳＤｘと負方向ＥＳＤ保護回路ＥＳＤｙが含まれる。
【００３８】
異種電源間ＥＳＤ保護回路ＥＳＤ２には、正方向ＥＳＤ保護回路ＥＳＤｖと負方向ＥＳＤ保護回路ＥＳＤｗが含まれる。
【００３９】
また、電源用Ｉ／ＯセルＩＯＣ２には、自電源のＶＤＤ電源線、ＶＳＳ電源線および共通放電経路ＣＤＬが配線されている。
【００４０】
図４（ｂ）に、電源用Ｉ／ＯセルＩＯＣ２を電源電圧の供給用に用いた場合の構成例を、電源電圧ＶＤＤａの供給に用いられるＩＯＣ２−１を例にとって示す。
【００４１】
この場合、自己電源用ＥＳＤ保護回路ＥＳＤ１は、正方向ＥＳＤ保護回路ＥＳＤｘが自電源の基準電圧ＶＳＳａ電源線に接続される。
【００４２】
また、異種電源間ＥＳＤ保護回路ＥＳＤ２は、正方向ＥＳＤ保護回路ＥＳＤｖが共通放電経路ＣＤＬに接続される。
【００４３】
図４（ｃ）に、電源用Ｉ／ＯセルＩＯＣ２を基準電圧の供給用に用いた場合の構成例を、基準電圧ＶＳＳａの供給に用いられるＩＯＣ２−２を例にとって示す。
【００４４】
この場合、自己電源用ＥＳＤ保護回路ＥＳＤ１は、負方向ＥＳＤ保護回路ＥＳＤｙが自電源の電源電圧ＶＤＤａ電源線に接続される。
【００４５】
また、異種電源間ＥＳＤ保護回路ＥＳＤ２は、負方向ＥＳＤ保護回路ＥＳＤｗが共通放電経路ＣＤＬに接続される。
【００４６】
図５に、本実施形態における各電源系統のＥＳＤ保護回路の接続関係を示す。本実施形態では、各電源系統内は自己電源用ＥＳＤ保護回路ＥＳＤ１によるサージ放電経路が形成されるとともに、各電源系統間には共通放電経路ＣＤＬに接続された異種電源間ＥＳＤ保護回路ＥＳＤ２によるサージ放電経路が相互に形成される。各電源系統間のサージ放電経路は、次のような接続となる。
【００４７】
ＶＤＤａとＶＤＤｂは、ＥＳＤ２（２１）、ＥＳＤ２（２３）により接続され、ＶＤＤａとＶＤＤｃは、ＥＳＤ２（２１）、ＥＳＤ１（１１）により接続される。また、ＶＤＤａとＶＳＳｂは、ＥＳＤ２（２１）、ＥＳＤ２（２４）により接続され、ＶＤＤａとＶＳＳｃは、ＥＳＤ２（２１）により接続される。
【００４８】
ＶＤＤｂとＶＤＤｃは、ＥＳＤ２（２３）、ＥＳＤ１（１１）により接続され、ＶＤＤｂとＶＳＳｃは、ＥＳＤ２（２３）により接続される。
【００４９】
ＶＳＳａとＶＤＤｂは、ＥＳＤ２（２２）、ＥＳＤ２（２３）により接続され、ＶＳＳａとＶＤＤｃは、ＥＳＤ２（２２）、ＥＳＤ１（１１）により接続される。
【００５０】
ＶＳＳｂとＶＤＤｃは、ＥＳＤ２（２４）、ＥＳＤ１（１１）により接続され、ＶＳＳｂとＶＳＳｃは、ＥＳＤ２（２４）により接続される。
【００５１】
図６は、半導体集積装置１がＰ型基板上に形成されている例を示す。ここでは、基準電圧ＶＳＳｃ電源線に接続されている共通放電経路ＣＤＬが、基板コンタクトＣＮＴ１により、Ｐ型基板に電気的に接続されている例を示す。
【００５２】
共通放電経路ＣＤＬを半導体基板に電気的に接続することにより、共通放電経路ＣＤＬの配線抵抗の低下および配線寄生容量の増加を図ることができるので、ＥＳＤ保護性能を向上させることができる。
【００５３】
一方、図７には、Ｎ型基板上に形成された半導体集積装置１Ａの構成の例を示す。
【００５４】
Ｎ型基板上に形成する場合は、共通放電経路ＣＤＬを電源電圧ＶＤＤｃ電源線に接続することにより、基板コンタクトＣＮＴ２を介して、共通放電経路ＣＤＬをＮ型基板に電気的に接続することができる。
【００５５】
図８（ａ）は、半導体集積装置１Ａにおいて電源電圧ＶＤＤｃの供給に用いられる、電源用Ｉ／ＯセルＩＯＣ１（ＩＯＣ１−１Ａ）の構成の例である。ＩＯＣ１−１Ａでは、図３（ｂ）に示したＩＯＣ１−１とは異なり、ＶＤＤｃ電源線が、共通放電経路ＣＤＬに接続される。
【００５６】
図８（ｂ）は、半導体集積装置１Ａにおいて基準電圧ＶＳＳｃの供給に用いられる、電源用Ｉ／ＯセルＩＯＣ１（ＩＯＣ１−２Ａ）の構成の例である。ＩＯＣ２−１Ａでは、図３（ｃ）に示したＩＯＣ１−３とは異なり、ＶＳＳｃ電源線は、共通放電経路ＣＤＬに接続されない。
【００５７】
図９（ａ）には、半導体集積装置１Ａにおいて電源電圧の供給に用いられる電源用Ｉ／ＯセルＩＯＣ２の構成の例を、電源電圧ＶＤＤａの供給に用いられるＩＯＣ２−１Ａを例にとって示す。ＩＯＣ２−１Ａでは、図４（ｂ）に示したＩＯＣ２−１とは異なり、異種電源間ＥＳＤ保護回路ＥＳＤ２は、負方向ＥＳＤ保護回路ＥＳＤｗが共通放電経路ＣＤＬに接続される。
【００５８】
図９（ｂ）には、半導体集積装置１Ａにおいて基準電圧の供給に用いられる電源用Ｉ／ＯセルＩＯＣ２の構成の例を、基準電圧ＶＳＳａの供給に用いられるＩＯＣ２−２Ａを例にとって示す。ＩＯＣ２−２Ａでは、図４（ｃ）に示したＩＯＣ２−２とは異なり、異種電源間ＥＳＤ保護回路ＥＳＤ２は、正方向ＥＳＤ保護回路ＥＳＤｖが共通放電経路ＣＤＬに接続される。
【００５９】
このような本実施形態によれば、共通放電経路ＣＤＬに接続される電源系統用の電源用Ｉ／ＯセルＩＯＣ１と、その他の電源系統用の、異種電源間ＥＳＤ保護回路ＥＳＤ２を有する電源用Ｉ／ＯセルＩＯＣ２とが、信号入出力用Ｉ／ＯセルＩＯＣ１００と同一外形寸法で形成され、列状に配置される信号入出力用Ｉ／ＯセルＩＯＣ１００と同列に配置され、それぞれの電源用Ｉ／ＯセルＩＯＣ２の異種電源間ＥＳＤ保護回路ＥＳＤ２が、共通放電経路ＣＤＬに接続される。これにより、異種電源間ＥＳＤ保護回路を電源が供給されるパッドの近くに配置し、低抵抗でサージ放電経路を形成することができる。
【００６０】
また、共通放電経路ＣＤＬに接続される異種電源間ＥＳＤ保護回路ＥＳＤ２と、電源用Ｉ／ＯセルＩＯＣ１およびＩＯＣ２にそれぞれ含まれる自己電源用ＥＳＤ保護回路ＥＳＤ１とにより、各電源系統間にサージ放電経路を形成することができる。
【００６１】
また、共通放電経路ＣＤＬを半導体基板に電気的に接続することにより、共通放電経路ＣＤＬの配線抵抗の低下および配線寄生容量の増加を行うことができ、ＥＳＤ保護性能を向上させることができる。
【００６２】
なお、チップの４辺に信号入出力用Ｉ／ＯセルＩＯＣ１００が配置されている場合は、チップの周辺領域を周回するように共通放電経路ＣＤＬを配線することができるが、ＣＭＯＳイメージセンサなどのようにチップの対向する２辺にしか信号入出力用Ｉ／ＯセルＩＯＣ１００が配置されない場合は、それぞれの辺に配線された共通放電経路ＣＤＬを内部回路の電源網を使用して接続するようにする。
【００６３】
（第２の実施形態）
第１の実施形態では、ＶＳＳｃ電源線あるいはＶＤＤｃ電源線のいずれかを共通放電経路とする例を示したが、本実施形態では、ＶＳＳｃ電源線およびＶＤＤｃ電源線をともに共通放電経路とする例を示す。
【００６４】
図１０は、本発明の第２の実施形態の半導体集積装置の構成の例を示す模式的レイアウト図である。
【００６５】
本実施形態の半導体集積装置２が、第１の実施形態の半導体集積装置と異なる点は、ＶＳＳｃ電源線に接続される共通放電経路ＣＤＬ１と、ＶＤＤｃ電源線に接続される共通放電経路ＣＤＬ２と、いう２本の共通放電経路を有する点である。
【００６６】
また、本実施形態では、ＶＤＤｃ電源系統に電源用Ｉ／ＯセルＩＯＣ１１が使用され、ＶＤＤａおよびＶＤＤｂ電源系統に電源用Ｉ／ＯセルＩＯＣ２１が使用される。
【００６７】
共通放電経路ＣＤＬ１は、接続元の基準電圧ＶＳＳｃ用の電源用Ｉ／ＯセルＩＯＣ１１（ＩＯＣ１１−２）から、また、共通放電経路ＣＤＬ２は、接続元の電源電圧ＶＤＤｃ用の電源用Ｉ／ＯセルＩＯＣ１１（ＩＯＣ１１−１）から、それぞれ、接続先の電源用Ｉ／ＯセルＩＯＣ２１（ＩＯＣ２１−１〜ＩＯＣ２１−４）へ、その間に配置される信号入出力用Ｉ／ＯセルＩＯＣ１００を貫通して配線される。
【００６８】
図１１（ａ）は、電源用Ｉ／ＯセルＩＯＣ１１の構成の例を示す模式的レイアウト図である。電源用Ｉ／ＯセルＩＯＣ１１は、パッドＰと、自己電源用ＥＳＤ保護回路ＥＳＤ１とを有し、共通放電経路ＣＤＬ１および共通放電経路ＣＤＬ２が配線されている。
【００６９】
図１１（ｂ）に、電源用Ｉ／ＯセルＩＯＣ１１を電源電圧の供給用に用いた場合の構成例を、電源電圧ＶＤＤｃの供給に用いられるＩＯＣ１１−１を例にとって示す。
【００７０】
この場合、自己電源用ＥＳＤ保護回路ＥＳＤ１は、正方向ＥＳＤ保護回路ＥＳＤｘが自電源の基準電圧ＶＳＳｃ電源線に接続される。また、ＶＤＤｃ電源線が、共通放電経路ＣＤＬ２に接続される。
【００７１】
図１１（ｃ）に、電源用Ｉ／ＯセルＩＯＣ１１を基準電圧の供給用に用いた場合の構成例を、基準電圧ＶＳＳｃの供給に用いられるＩＯＣ１１−２を例にとって示す。
【００７２】
この場合、自己電源用ＥＳＤ保護回路ＥＳＤ１は、負方向ＥＳＤ保護回路ＥＳＤｙが自電源の電源電圧ＶＤＤｃ電源線に接続される。また、ＶＳＳｃ電源線が、共通放電経路ＣＤＬ１に接続される。
【００７３】
図１２（ａ）は、電源用Ｉ／ＯセルＩＯＣ２１の構成の例を示す模式的レイアウト図である。電源用Ｉ／ＯセルＩＯＣ２１は、パッドＰと、自己電源用ＥＳＤ保護回路ＥＳＤ１と、異種電源間ＥＳＤ保護回路ＥＳＤ２１と、異種電源間ＥＳＤ保護回路ＥＳＤ２２とを有する。異種電源間ＥＳＤ保護回路ＥＳＤ２１には、正方向ＥＳＤ保護回路ＥＳＤｖが含まれ、異種電源間ＥＳＤ保護回路ＥＳＤ２２には、負方向ＥＳＤ保護回路ＥＳＤｗが含まれる。
【００７４】
また、共通放電経路ＣＤＬ１および共通放電経路ＣＤＬ２が配線されている。
【００７５】
図１２（ｂ）に、電源用Ｉ／ＯセルＩＯＣ２１を電源電圧の供給用に用いた場合の構成例を、電源電圧ＶＤＤａの供給に用いられるＩＯＣ２１−１を例にとって示す。
【００７６】
この場合、自己電源用ＥＳＤ保護回路ＥＳＤ１は、正方向ＥＳＤ保護回路ＥＳＤｘが自電源の基準電圧ＶＳＳａ電源線に接続される。
【００７７】
また、異種電源間ＥＳＤ保護回路ＥＳＤ２１が、共通放電経路ＣＤＬ１に接続され、異種電源間ＥＳＤ保護回路ＥＳＤ２２が、共通放電経路ＣＤＬ２に接続される。
【００７８】
図１２（ｃ）に、電源用Ｉ／ＯセルＩＯＣ２１を基準電圧の供給用に用いた場合の構成例を、基準電圧ＶＳＳａの供給に用いられるＩＯＣ２１−２を例にとって示す。
【００７９】
この場合、自己電源用ＥＳＤ保護回路ＥＳＤ１は、負方向ＥＳＤ保護回路ＥＳＤｙが自電源の電源電圧ＶＤＤａ電源線に接続される。
【００８０】
また、異種電源間ＥＳＤ保護回路ＥＳＤ２１が、共通放電経路ＣＤＬ２に接続され、異種電源間ＥＳＤ保護回路ＥＳＤ２２が、共通放電経路ＣＤＬ１に接続される。
【００８１】
図１３に、本実施形態における各電源系統のＥＳＤ保護回路の接続関係を示す。本実施形態では、各電源系統内は自己電源用ＥＳＤ保護回路ＥＳＤ１によるサージ放電経路が形成されるとともに、各電源系統間には、共通放電経路ＣＤＬ１あるいはＣＤＬ２に接続された異種電源間ＥＳＤ保護回路ＥＳＤ２１およびＥＳＤ２２によるサージ放電経路が相互に形成される。
【００８２】
これを図５に示した第１の実施形態のＥＳＤ保護回路の接続関係と比較すると、図５では、ＶＤＤｃ電源線と他の電源系統のサージ放電経路が、自己電源用ＥＳＤ保護回路ＥＳＤ１（１１）を介して、他の電源系統の異種電源間ＥＳＤ保護回路ＥＳＤ２に接続される２段構成になっている。これに対して、図１３では、ＶＤＤｃ電源線と他の電源系統のサージ放電経路が、共通放電経路ＣＤＬ２にされた異種電源間ＥＳＤ保護回路ＥＳＤ２１あるいはＥＳＤ２２のみの１段構成となっている。
【００８３】
サージ放電経路が１段で構成されることにより、ＶＤＤｃ電源線のＥＳＤ保護性能を向上させることができる。
【００８４】
図１４は、半導体集積装置２がＰ型基板上に形成されている例を示す。ここでは、基準電圧ＶＳＳｃ電源線に接続されている共通放電経路ＣＤＬ１が、基板コンタクトＣＮＴ１により、Ｐ型基板に電気的に接続されている例を示す。
【００８５】
共通放電経路ＣＤＬ１を半導体基板に電気的に接続することにより、共通放電経路ＣＤＬ１の配線抵抗の低下および配線寄生容量の増加を図ることができるので、ＥＳＤ保護性能を向上させることができる。
【００８６】
一方、図１５には、Ｎ型基板上に形成された半導体集積装置２Ａの構成の例を示す。
【００８７】
この場合は、電源電圧ＶＤＤｃ電源線に接続されている共通放電経路ＣＤＬ２が、基板コンタクトＣＮＴ２により、Ｎ型基板に電気的に接続される。
【００８８】
共通放電経路ＣＤＬ２を半導体基板に電気的に接続することにより、共通放電経路ＣＤＬ２の配線抵抗の低下および配線寄生容量の増加を図ることができるので、ＥＳＤ保護性能を向上させることができる。
【００８９】
このような本実施形態によれば、ＶＳＳｃ電源線に接続される共通放電経路ＣＤＬ１と、ＶＤＤｃ電源線に接続される共通放電経路ＣＤＬ２と設けることにより、ＶＳＳｃ電源系統と他の電源系統の間のサージ放電経路を１段の異種電源間ＥＳＤ保護回路ＥＳＤ２１あるいはＥＳＤ２２で構成することができ、ＥＳＤ保護性能を向上させることができる。
【００９０】
なお、チップの４辺に信号入出力用Ｉ／ＯセルＩＯＣ１００が配置されている場合は、チップの周辺領域を周回するように共通放電経路ＣＤＬ１およびＣＤＬ２を配線することができるが、ＣＭＯＳイメージセンサなどのようにチップの対向する２辺にしか信号入出力用Ｉ／ＯセルＩＯＣ１００が配置されない場合は、それぞれの辺に配線された共通放電経路ＣＤＬ１および共通放電経路ＣＤＬ２を、それぞれ内部回路の電源網を使用して接続するようにする。
【００９１】
以上説明した少なくとも１つの実施形態の半導体集積装置によれば、共通放電経路との間の異種電源間ＥＳＤ保護回路をそれぞれの電源のパッドの近くに配置することができる。
【００９２】
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９３】
１、１Ａ、２、２Ａ 半導体集積装置
ＩＯＣ１、ＩＯＣ１１、ＩＯＣ２、ＩＯＣ２１ 電源用Ｉ／Ｏセル
ＥＳＤ１ 自己電源用ＥＳＤ保護回路
ＥＳＤ２、ＥＳＤ２１、ＥＳＤ２２ 異種電源間ＥＳＤ保護回路
Ｐ パッド
ＣＤＬ、ＣＤＬ１、ＣＤＬ２ 共通放電経路
ＣＮＴ１、ＣＮＴ２ 基板コンタクト
【技術分野】
【０００１】
本発明の実施形態は、半導体集積装置に関する。
【背景技術】
【０００２】
近年の半導体集積装置は、ＳｏＣ（System On Chip）化、製造プロセスの微細化、低消費電力化などの進展により、電源系統の異なる複数の内部回路を搭載する傾向にある。
【０００３】
複数の電源系統から駆動される内部回路を含んだ半導体集積装置においては、個々の電源系統に「自己電源系ＥＳＤ保護回路」を設けるほかに、各電源系統間に、「異種電源系統間ＥＳＤ保護回路」を挿入することが行われる。したがって、電源系統数が多くなるほど、異種電源系統間ＥＳＤ保護回路の数も多くなる。そこで、異種電源系統間ＥＳＤ保護回路の挿入経路を効果的かつ小回路規模で構成するために、ある一つの電源系統を共通放電経路とし、共通放電経路となる電源系統に対して、それ以外の電源系統との間に異種電源間ＥＳＤ保護回路を挿入することが行われる。
【０００４】
また、サージ耐圧を向上させる観点からは、半導体集積装置のチップレイアウトにおいて、共通放電経路との間の異種電源間ＥＳＤ保護回路が、それぞれの電源が入力されるパッドの近くに配置されることが望ましい。
【０００５】
ところが、近年の半導体集積装置の多ピン化に伴い、電源用パッドが配置される領域である半導体集積装置の周辺領域には、信号入出力用の回路を構成するＩ／Ｏセルが、ほぼ隙間なく敷き詰められている。そのため、従来、チップレイアウト上、共通放電経路との間の異種電源間ＥＳＤ保護回路を、それぞれの電源が入力されるパッドの近くに配置することが困難である、という問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１００６０６号公報
【特許文献２】特開２００２−１４１４１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、本発明が解決しようとする課題は、共通放電経路との間の異種電源間ＥＳＤ保護回路をそれぞれの電源のパッドの近くに配置することのできる半導体集積装置を提供することにある。
【課題を解決するための手段】
【０００８】
第１の電源系統および第２から第ｎまでの電源系統の電源が供給され、チップの周辺領域に多数の信号入出力用Ｉ／Ｏセルが列状に配置される半導体集積装置である、実施形態の半導体集積装置は、前記信号入出力用Ｉ／Ｏセルと同一外形寸法で、パッドと、自己電源用ＥＳＤ保護回路とを有し、前記第１の電源系統の電源の供給に使用される第１の電源用Ｉ／Ｏセルと、前記信号入出力用Ｉ／Ｏセルと同一外形寸法で、パッドと、自己電源用ＥＳＤ保護回路と、異種電源間ＥＳＤ保護回路とを有し、前記第２から第ｎまでの電源系統の電源の供給に使用される第２の電源用Ｉ／Ｏセルとを備える。この半導体集積装置は、前記第１の電源用Ｉ／Ｏセルおよび前記第２の電源用Ｉ／Ｏセルが、前記信号入出力用Ｉ／Ｏセルと同列に配置される。この半導体集積装置では、前記第２の電源用Ｉ／Ｏセルの前記異種電源間ＥＳＤ保護回路へ接続される共通放電経路が、前記第１の電源用Ｉ／Ｏセルから、列状に配置された前記信号入出力用Ｉ／Ｏセルを貫通して、前記第２の電源用Ｉ／Ｏセルへ配線される。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態の半導体集積装置の構成の例を示す模式的レイアウト図。
【図２】信号入出力用Ｉ／Ｏセルの構成の例を示す模式的レイアウト図。
【図３】第１の実施形態の半導体集積装置における、共通放電経路の接続元となる電源用Ｉ／Ｏセルの構成の例を示す模式的レイアウト図。
【図４】第１の実施形態の半導体集積装置における、共通放電経路へ接続される異種電源間ＥＳＤ保護回路を有する電源用Ｉ／Ｏセルの構成の例を示す模式的レイアウト図。
【図５】第１の実施形態の半導体集積装置の各電源のＥＳＤ保護回路の接続関係を模式的に示す図。
【図６】Ｐ型基板上に形成された第１の実施形態の半導体集積装置の共通放電経路と基板との電気的接続の例を示す図。
【図７】Ｎ型基板上に形成された第１の実施形態の半導体集積装置の共通放電経路と基板との電気的接続の例を示す図。
【図８】図７に示す半導体集積装置における共通放電経路の接続元となる電源用Ｉ／Ｏセルの構成の例を示す模式的レイアウト図。
【図９】図７に示す半導体集積装置における共通放電経路へ接続される異種電源間ＥＳＤ保護回路を有する電源用Ｉ／Ｏセルの構成の例を示す模式的レイアウト図。
【図１０】本発明の第２の実施形態の半導体集積装置の構成の例を示す模式的レイアウト図。
【図１１】第２の実施形態の半導体集積装置における、共通放電経路の接続元となる電源用Ｉ／Ｏセルの構成の例を示す模式的レイアウト図。
【図１２】第２の実施形態の半導体集積装置における、共通放電経路へ接続される異種電源間ＥＳＤ保護回路を有する電源用Ｉ／Ｏセルの構成の例を示す模式的レイアウト図。
【図１３】第２の実施形態の半導体集積装置の各電源のＥＳＤ保護回路の接続関係を模式的に示す図。
【図１４】Ｐ型基板上に形成された第２の実施形態の半導体集積装置の共通放電経路と基板との電気的接続の例を示す図。
【図１５】Ｎ型基板上に形成された第２の実施形態の半導体集積装置の共通放電経路と基板との電気的接続の例を示す図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１１】
（第１の実施形態）
図１は、本発明の第１の実施形態の半導体集積装置の構成の例を示す模式的レイアウト図である。
【００１２】
本実施形態の半導体集積装置１は、それぞれ異なる電源系統で動作する内部回路Ａ、内部回路Ｂおよび内部回路Ｃを有し、チップの周辺領域に多数の信号入出力用Ｉ／ＯセルＩＯＣ１００が列状に配置される半導体集積装置である。
【００１３】
内部回路Ａへは、ＶＤＤａ電源系統により電源電圧ＶＤＤａおよび基準電圧ＶＳＳａが供給され、内部回路Ｂへは、ＶＤＤｂ電源系統により電源電圧ＶＤＤｂおよび基準電圧ＶＳＳｂが供給される。
【００１４】
また、内部回路Ｃへは、ＶＤＤｃ電源系統により電源電圧ＶＤＤｃおよび基準電圧ＶＳＳｃが供給される。
【００１５】
本実施形態では、ＶＤＤｃ電源系統の基準電圧ＶＳＳｃを共通放電経路ＣＤＬとし、この共通放電経路ＣＤＬとＶＤＤａ電源系統およびＶＤＤｂ電源系統との間に、異種電源間ＥＳＤ保護回路が接続されるものとする。
【００１６】
そのため、本実施形態では、ＶＤＤｃ電源系統と、ＶＤＤａ電源系統およびＶＤＤｂ電源系統とでは、異なるタイプの電源用Ｉ／Ｏセルが用いられる。
【００１７】
すなわち、ＶＤＤｃ電源系統には、パッドＰと、自己電源用ＥＳＤ保護回路ＥＳＤ１とを有する電源用Ｉ／ＯセルＩＯＣ１が用いられ、ＶＤＤａ電源系統およびＶＤＤｂ電源系統には、パッドＰと、自己電源用ＥＳＤ保護回路ＥＳＤ１と、異種電源間ＥＳＤ保護回路ＥＳＤ２とを有する電源用Ｉ／ＯセルＩＯＣ２が用いられる。
【００１８】
この電源用Ｉ／ＯセルＩＯＣ１および電源用Ｉ／ＯセルＩＯＣ２は、信号入出力用Ｉ／ＯセルＩＯＣ１００と同一外形寸法を有し、信号入出力用Ｉ／ＯセルＩＯＣ１００と同列に配置される。
【００１９】
図１では、ＶＤＤｃ、ＶＳＳｃ供給用の電源用Ｉ／ＯセルＩＯＣ１をＩＯＣ１−１、ＩＯＣ１−２と表し、ＶＤＤａ、ＶＳＳａ供給用の電源用Ｉ／ＯセルＩＯＣ２をＩＯＣ２−１、ＩＯＣ２−２、ＶＤＤｂ、ＶＳＳｂ供給用の電源用Ｉ／ＯセルＩＯＣ２をＩＯＣ２−３、ＩＯＣ２−４と表す。
【００２０】
また、共通放電経路ＣＤＬは、接続元の基準電圧ＶＳＳｃ用の電源用Ｉ／ＯセルＩＯＣ１（ＩＯＣ１−２）から接続先の電源用Ｉ／ＯセルＩＯＣ２（ＩＯＣ２−１〜ＩＯＣ２−４）へ、その間に配置される信号入出力用Ｉ／ＯセルＩＯＣ１００を貫通して配線される。
【００２１】
次に、図２〜図４を用いて、信号入出力用Ｉ／ＯセルＩＯＣ１００、電源用Ｉ／ＯセルＩＯＣ１および電源用Ｉ／ＯセルＩＯＣ２のレイアウト的な構成について説明する。
【００２２】
図２は、信号入出力用Ｉ／ＯセルＩＯＣ１００の構成の例を示す模式的レイアウト図である。
【００２３】
信号入出力用Ｉ／ＯセルＩＯＣ１００は、パッドＰと、ＥＳＤ保護回路ＥＳＤ１００と、信号処理部ＣＣＴ１００とを有する。また、共通放電経路ＣＤＬの配線領域が設けられている。
【００２４】
図２（ａ）は、信号入出力用Ｉ／ＯセルＩＯＣ１００を入力信号用に用いた例である。この場合、ＥＳＤ保護回路ＥＳＤ１００には、電源電圧ＶＤＤ配線へのＥＳＤ保護回路ＥＳＤａと、基準電圧ＶＳＳ配線へのＥＳＤ保護回路ＥＳＤｂと、保護抵抗Ｒが設けられる。また、信号処理部１００には、入力バッファＩＢＵＦが形成される。
【００２５】
図２（ｂ）は、信号入出力用Ｉ／ＯセルＩＯＣ１００を出力信号用に用いた例である。この場合、ＥＳＤ保護回路ＥＳＤ１００には、電源電圧ＶＤＤ配線へのＥＳＤ保護回路ＥＳＤａと、基準電圧ＶＳＳ配線へのＥＳＤ保護回路ＥＳＤｂとが設けられる。また、信号処理部１００には、出力バッファＯＢＵＦが形成される。
【００２６】
図３（ａ）は、電源用Ｉ／ＯセルＩＯＣ１の構成の例を示す模式的レイアウト図である。電源用Ｉ／ＯセルＩＯＣ１は、パッドＰと、自己電源用ＥＳＤ保護回路ＥＳＤ１とを有する。
【００２７】
自己電源用ＥＳＤ保護回路ＥＳＤ１には、正方向ＥＳＤ保護回路ＥＳＤｘと負方向ＥＳＤ保護回路ＥＳＤｙが含まれる。
【００２８】
また、電源用Ｉ／ＯセルＩＯＣ１には、自電源のＶＤＤ電源線、ＶＳＳ電源線が配線され、共通放電経路ＣＤＬも配線されている。
【００２９】
図３（ｂ）に、電源用Ｉ／ＯセルＩＯＣ１を電源電圧の供給用に用いた場合の構成例を、電源電圧ＶＤＤｃの供給に用いられるＩＯＣ１−１を例にとって示す。
【００３０】
この場合、自己電源用ＥＳＤ保護回路ＥＳＤ１は、正方向ＥＳＤ保護回路ＥＳＤｘが自電源の基準電圧ＶＳＳｃ電源線に接続される。
【００３１】
図３（ｃ）に、電源用Ｉ／ＯセルＩＯＣ１を基準電圧の供給用に用いた場合の構成例を、基準電圧ＶＳＳｃの供給に用いられるＩＯＣ１−２を例にとって示す。
【００３２】
この場合、自己電源用ＥＳＤ保護回路ＥＳＤ１は、負方向ＥＳＤ保護回路ＥＳＤｙが自電源の電源電圧ＶＤＤｃ電源線に接続される。
【００３３】
また、ＶＳＳｃ電源線が、共通放電経路ＣＤＬに接続される。
【００３４】
ここで、図３（ａ）に示した電源用Ｉ／ＯセルＩＯＣ１のレイアウトを図２に示した信号入出力用Ｉ／ＯセルＩＯＣ１００のレイアウトと比較してみると、電源用Ｉ／ＯセルＩＯＣ１では、信号入出力用Ｉ／ＯセルＩＯＣ１００にて信号処理部１００が形成される領域が空きスペースとなっている。
【００３５】
そこで、本実施形態では、電源用Ｉ／ＯセルＩＯＣ２のレイアウトにおいて、この空きスペースに異種電源間ＥＳＤ保護回路ＥＳＤ２が配置されるように設計されている。そのため、本実施形態では、異種電源間ＥＳＤ保護回路を電源が供給されるパッドの近くに配置し、低抵抗でサージ放電経路を形成することができる。
【００３６】
図４（ａ）は、電源用Ｉ／ＯセルＩＯＣ２の構成の例を示す模式的レイアウト図である。電源用Ｉ／ＯセルＩＯＣ２は、パッドＰと、自己電源用ＥＳＤ保護回路ＥＳＤ１と、異種電源間ＥＳＤ保護回路ＥＳＤ２とを有する。
【００３７】
自己電源用ＥＳＤ保護回路ＥＳＤ１には、正方向ＥＳＤ保護回路ＥＳＤｘと負方向ＥＳＤ保護回路ＥＳＤｙが含まれる。
【００３８】
異種電源間ＥＳＤ保護回路ＥＳＤ２には、正方向ＥＳＤ保護回路ＥＳＤｖと負方向ＥＳＤ保護回路ＥＳＤｗが含まれる。
【００３９】
また、電源用Ｉ／ＯセルＩＯＣ２には、自電源のＶＤＤ電源線、ＶＳＳ電源線および共通放電経路ＣＤＬが配線されている。
【００４０】
図４（ｂ）に、電源用Ｉ／ＯセルＩＯＣ２を電源電圧の供給用に用いた場合の構成例を、電源電圧ＶＤＤａの供給に用いられるＩＯＣ２−１を例にとって示す。
【００４１】
この場合、自己電源用ＥＳＤ保護回路ＥＳＤ１は、正方向ＥＳＤ保護回路ＥＳＤｘが自電源の基準電圧ＶＳＳａ電源線に接続される。
【００４２】
また、異種電源間ＥＳＤ保護回路ＥＳＤ２は、正方向ＥＳＤ保護回路ＥＳＤｖが共通放電経路ＣＤＬに接続される。
【００４３】
図４（ｃ）に、電源用Ｉ／ＯセルＩＯＣ２を基準電圧の供給用に用いた場合の構成例を、基準電圧ＶＳＳａの供給に用いられるＩＯＣ２−２を例にとって示す。
【００４４】
この場合、自己電源用ＥＳＤ保護回路ＥＳＤ１は、負方向ＥＳＤ保護回路ＥＳＤｙが自電源の電源電圧ＶＤＤａ電源線に接続される。
【００４５】
また、異種電源間ＥＳＤ保護回路ＥＳＤ２は、負方向ＥＳＤ保護回路ＥＳＤｗが共通放電経路ＣＤＬに接続される。
【００４６】
図５に、本実施形態における各電源系統のＥＳＤ保護回路の接続関係を示す。本実施形態では、各電源系統内は自己電源用ＥＳＤ保護回路ＥＳＤ１によるサージ放電経路が形成されるとともに、各電源系統間には共通放電経路ＣＤＬに接続された異種電源間ＥＳＤ保護回路ＥＳＤ２によるサージ放電経路が相互に形成される。各電源系統間のサージ放電経路は、次のような接続となる。
【００４７】
ＶＤＤａとＶＤＤｂは、ＥＳＤ２（２１）、ＥＳＤ２（２３）により接続され、ＶＤＤａとＶＤＤｃは、ＥＳＤ２（２１）、ＥＳＤ１（１１）により接続される。また、ＶＤＤａとＶＳＳｂは、ＥＳＤ２（２１）、ＥＳＤ２（２４）により接続され、ＶＤＤａとＶＳＳｃは、ＥＳＤ２（２１）により接続される。
【００４８】
ＶＤＤｂとＶＤＤｃは、ＥＳＤ２（２３）、ＥＳＤ１（１１）により接続され、ＶＤＤｂとＶＳＳｃは、ＥＳＤ２（２３）により接続される。
【００４９】
ＶＳＳａとＶＤＤｂは、ＥＳＤ２（２２）、ＥＳＤ２（２３）により接続され、ＶＳＳａとＶＤＤｃは、ＥＳＤ２（２２）、ＥＳＤ１（１１）により接続される。
【００５０】
ＶＳＳｂとＶＤＤｃは、ＥＳＤ２（２４）、ＥＳＤ１（１１）により接続され、ＶＳＳｂとＶＳＳｃは、ＥＳＤ２（２４）により接続される。
【００５１】
図６は、半導体集積装置１がＰ型基板上に形成されている例を示す。ここでは、基準電圧ＶＳＳｃ電源線に接続されている共通放電経路ＣＤＬが、基板コンタクトＣＮＴ１により、Ｐ型基板に電気的に接続されている例を示す。
【００５２】
共通放電経路ＣＤＬを半導体基板に電気的に接続することにより、共通放電経路ＣＤＬの配線抵抗の低下および配線寄生容量の増加を図ることができるので、ＥＳＤ保護性能を向上させることができる。
【００５３】
一方、図７には、Ｎ型基板上に形成された半導体集積装置１Ａの構成の例を示す。
【００５４】
Ｎ型基板上に形成する場合は、共通放電経路ＣＤＬを電源電圧ＶＤＤｃ電源線に接続することにより、基板コンタクトＣＮＴ２を介して、共通放電経路ＣＤＬをＮ型基板に電気的に接続することができる。
【００５５】
図８（ａ）は、半導体集積装置１Ａにおいて電源電圧ＶＤＤｃの供給に用いられる、電源用Ｉ／ＯセルＩＯＣ１（ＩＯＣ１−１Ａ）の構成の例である。ＩＯＣ１−１Ａでは、図３（ｂ）に示したＩＯＣ１−１とは異なり、ＶＤＤｃ電源線が、共通放電経路ＣＤＬに接続される。
【００５６】
図８（ｂ）は、半導体集積装置１Ａにおいて基準電圧ＶＳＳｃの供給に用いられる、電源用Ｉ／ＯセルＩＯＣ１（ＩＯＣ１−２Ａ）の構成の例である。ＩＯＣ２−１Ａでは、図３（ｃ）に示したＩＯＣ１−３とは異なり、ＶＳＳｃ電源線は、共通放電経路ＣＤＬに接続されない。
【００５７】
図９（ａ）には、半導体集積装置１Ａにおいて電源電圧の供給に用いられる電源用Ｉ／ＯセルＩＯＣ２の構成の例を、電源電圧ＶＤＤａの供給に用いられるＩＯＣ２−１Ａを例にとって示す。ＩＯＣ２−１Ａでは、図４（ｂ）に示したＩＯＣ２−１とは異なり、異種電源間ＥＳＤ保護回路ＥＳＤ２は、負方向ＥＳＤ保護回路ＥＳＤｗが共通放電経路ＣＤＬに接続される。
【００５８】
図９（ｂ）には、半導体集積装置１Ａにおいて基準電圧の供給に用いられる電源用Ｉ／ＯセルＩＯＣ２の構成の例を、基準電圧ＶＳＳａの供給に用いられるＩＯＣ２−２Ａを例にとって示す。ＩＯＣ２−２Ａでは、図４（ｃ）に示したＩＯＣ２−２とは異なり、異種電源間ＥＳＤ保護回路ＥＳＤ２は、正方向ＥＳＤ保護回路ＥＳＤｖが共通放電経路ＣＤＬに接続される。
【００５９】
このような本実施形態によれば、共通放電経路ＣＤＬに接続される電源系統用の電源用Ｉ／ＯセルＩＯＣ１と、その他の電源系統用の、異種電源間ＥＳＤ保護回路ＥＳＤ２を有する電源用Ｉ／ＯセルＩＯＣ２とが、信号入出力用Ｉ／ＯセルＩＯＣ１００と同一外形寸法で形成され、列状に配置される信号入出力用Ｉ／ＯセルＩＯＣ１００と同列に配置され、それぞれの電源用Ｉ／ＯセルＩＯＣ２の異種電源間ＥＳＤ保護回路ＥＳＤ２が、共通放電経路ＣＤＬに接続される。これにより、異種電源間ＥＳＤ保護回路を電源が供給されるパッドの近くに配置し、低抵抗でサージ放電経路を形成することができる。
【００６０】
また、共通放電経路ＣＤＬに接続される異種電源間ＥＳＤ保護回路ＥＳＤ２と、電源用Ｉ／ＯセルＩＯＣ１およびＩＯＣ２にそれぞれ含まれる自己電源用ＥＳＤ保護回路ＥＳＤ１とにより、各電源系統間にサージ放電経路を形成することができる。
【００６１】
また、共通放電経路ＣＤＬを半導体基板に電気的に接続することにより、共通放電経路ＣＤＬの配線抵抗の低下および配線寄生容量の増加を行うことができ、ＥＳＤ保護性能を向上させることができる。
【００６２】
なお、チップの４辺に信号入出力用Ｉ／ＯセルＩＯＣ１００が配置されている場合は、チップの周辺領域を周回するように共通放電経路ＣＤＬを配線することができるが、ＣＭＯＳイメージセンサなどのようにチップの対向する２辺にしか信号入出力用Ｉ／ＯセルＩＯＣ１００が配置されない場合は、それぞれの辺に配線された共通放電経路ＣＤＬを内部回路の電源網を使用して接続するようにする。
【００６３】
（第２の実施形態）
第１の実施形態では、ＶＳＳｃ電源線あるいはＶＤＤｃ電源線のいずれかを共通放電経路とする例を示したが、本実施形態では、ＶＳＳｃ電源線およびＶＤＤｃ電源線をともに共通放電経路とする例を示す。
【００６４】
図１０は、本発明の第２の実施形態の半導体集積装置の構成の例を示す模式的レイアウト図である。
【００６５】
本実施形態の半導体集積装置２が、第１の実施形態の半導体集積装置と異なる点は、ＶＳＳｃ電源線に接続される共通放電経路ＣＤＬ１と、ＶＤＤｃ電源線に接続される共通放電経路ＣＤＬ２と、いう２本の共通放電経路を有する点である。
【００６６】
また、本実施形態では、ＶＤＤｃ電源系統に電源用Ｉ／ＯセルＩＯＣ１１が使用され、ＶＤＤａおよびＶＤＤｂ電源系統に電源用Ｉ／ＯセルＩＯＣ２１が使用される。
【００６７】
共通放電経路ＣＤＬ１は、接続元の基準電圧ＶＳＳｃ用の電源用Ｉ／ＯセルＩＯＣ１１（ＩＯＣ１１−２）から、また、共通放電経路ＣＤＬ２は、接続元の電源電圧ＶＤＤｃ用の電源用Ｉ／ＯセルＩＯＣ１１（ＩＯＣ１１−１）から、それぞれ、接続先の電源用Ｉ／ＯセルＩＯＣ２１（ＩＯＣ２１−１〜ＩＯＣ２１−４）へ、その間に配置される信号入出力用Ｉ／ＯセルＩＯＣ１００を貫通して配線される。
【００６８】
図１１（ａ）は、電源用Ｉ／ＯセルＩＯＣ１１の構成の例を示す模式的レイアウト図である。電源用Ｉ／ＯセルＩＯＣ１１は、パッドＰと、自己電源用ＥＳＤ保護回路ＥＳＤ１とを有し、共通放電経路ＣＤＬ１および共通放電経路ＣＤＬ２が配線されている。
【００６９】
図１１（ｂ）に、電源用Ｉ／ＯセルＩＯＣ１１を電源電圧の供給用に用いた場合の構成例を、電源電圧ＶＤＤｃの供給に用いられるＩＯＣ１１−１を例にとって示す。
【００７０】
この場合、自己電源用ＥＳＤ保護回路ＥＳＤ１は、正方向ＥＳＤ保護回路ＥＳＤｘが自電源の基準電圧ＶＳＳｃ電源線に接続される。また、ＶＤＤｃ電源線が、共通放電経路ＣＤＬ２に接続される。
【００７１】
図１１（ｃ）に、電源用Ｉ／ＯセルＩＯＣ１１を基準電圧の供給用に用いた場合の構成例を、基準電圧ＶＳＳｃの供給に用いられるＩＯＣ１１−２を例にとって示す。
【００７２】
この場合、自己電源用ＥＳＤ保護回路ＥＳＤ１は、負方向ＥＳＤ保護回路ＥＳＤｙが自電源の電源電圧ＶＤＤｃ電源線に接続される。また、ＶＳＳｃ電源線が、共通放電経路ＣＤＬ１に接続される。
【００７３】
図１２（ａ）は、電源用Ｉ／ＯセルＩＯＣ２１の構成の例を示す模式的レイアウト図である。電源用Ｉ／ＯセルＩＯＣ２１は、パッドＰと、自己電源用ＥＳＤ保護回路ＥＳＤ１と、異種電源間ＥＳＤ保護回路ＥＳＤ２１と、異種電源間ＥＳＤ保護回路ＥＳＤ２２とを有する。異種電源間ＥＳＤ保護回路ＥＳＤ２１には、正方向ＥＳＤ保護回路ＥＳＤｖが含まれ、異種電源間ＥＳＤ保護回路ＥＳＤ２２には、負方向ＥＳＤ保護回路ＥＳＤｗが含まれる。
【００７４】
また、共通放電経路ＣＤＬ１および共通放電経路ＣＤＬ２が配線されている。
【００７５】
図１２（ｂ）に、電源用Ｉ／ＯセルＩＯＣ２１を電源電圧の供給用に用いた場合の構成例を、電源電圧ＶＤＤａの供給に用いられるＩＯＣ２１−１を例にとって示す。
【００７６】
この場合、自己電源用ＥＳＤ保護回路ＥＳＤ１は、正方向ＥＳＤ保護回路ＥＳＤｘが自電源の基準電圧ＶＳＳａ電源線に接続される。
【００７７】
また、異種電源間ＥＳＤ保護回路ＥＳＤ２１が、共通放電経路ＣＤＬ１に接続され、異種電源間ＥＳＤ保護回路ＥＳＤ２２が、共通放電経路ＣＤＬ２に接続される。
【００７８】
図１２（ｃ）に、電源用Ｉ／ＯセルＩＯＣ２１を基準電圧の供給用に用いた場合の構成例を、基準電圧ＶＳＳａの供給に用いられるＩＯＣ２１−２を例にとって示す。
【００７９】
この場合、自己電源用ＥＳＤ保護回路ＥＳＤ１は、負方向ＥＳＤ保護回路ＥＳＤｙが自電源の電源電圧ＶＤＤａ電源線に接続される。
【００８０】
また、異種電源間ＥＳＤ保護回路ＥＳＤ２１が、共通放電経路ＣＤＬ２に接続され、異種電源間ＥＳＤ保護回路ＥＳＤ２２が、共通放電経路ＣＤＬ１に接続される。
【００８１】
図１３に、本実施形態における各電源系統のＥＳＤ保護回路の接続関係を示す。本実施形態では、各電源系統内は自己電源用ＥＳＤ保護回路ＥＳＤ１によるサージ放電経路が形成されるとともに、各電源系統間には、共通放電経路ＣＤＬ１あるいはＣＤＬ２に接続された異種電源間ＥＳＤ保護回路ＥＳＤ２１およびＥＳＤ２２によるサージ放電経路が相互に形成される。
【００８２】
これを図５に示した第１の実施形態のＥＳＤ保護回路の接続関係と比較すると、図５では、ＶＤＤｃ電源線と他の電源系統のサージ放電経路が、自己電源用ＥＳＤ保護回路ＥＳＤ１（１１）を介して、他の電源系統の異種電源間ＥＳＤ保護回路ＥＳＤ２に接続される２段構成になっている。これに対して、図１３では、ＶＤＤｃ電源線と他の電源系統のサージ放電経路が、共通放電経路ＣＤＬ２にされた異種電源間ＥＳＤ保護回路ＥＳＤ２１あるいはＥＳＤ２２のみの１段構成となっている。
【００８３】
サージ放電経路が１段で構成されることにより、ＶＤＤｃ電源線のＥＳＤ保護性能を向上させることができる。
【００８４】
図１４は、半導体集積装置２がＰ型基板上に形成されている例を示す。ここでは、基準電圧ＶＳＳｃ電源線に接続されている共通放電経路ＣＤＬ１が、基板コンタクトＣＮＴ１により、Ｐ型基板に電気的に接続されている例を示す。
【００８５】
共通放電経路ＣＤＬ１を半導体基板に電気的に接続することにより、共通放電経路ＣＤＬ１の配線抵抗の低下および配線寄生容量の増加を図ることができるので、ＥＳＤ保護性能を向上させることができる。
【００８６】
一方、図１５には、Ｎ型基板上に形成された半導体集積装置２Ａの構成の例を示す。
【００８７】
この場合は、電源電圧ＶＤＤｃ電源線に接続されている共通放電経路ＣＤＬ２が、基板コンタクトＣＮＴ２により、Ｎ型基板に電気的に接続される。
【００８８】
共通放電経路ＣＤＬ２を半導体基板に電気的に接続することにより、共通放電経路ＣＤＬ２の配線抵抗の低下および配線寄生容量の増加を図ることができるので、ＥＳＤ保護性能を向上させることができる。
【００８９】
このような本実施形態によれば、ＶＳＳｃ電源線に接続される共通放電経路ＣＤＬ１と、ＶＤＤｃ電源線に接続される共通放電経路ＣＤＬ２と設けることにより、ＶＳＳｃ電源系統と他の電源系統の間のサージ放電経路を１段の異種電源間ＥＳＤ保護回路ＥＳＤ２１あるいはＥＳＤ２２で構成することができ、ＥＳＤ保護性能を向上させることができる。
【００９０】
なお、チップの４辺に信号入出力用Ｉ／ＯセルＩＯＣ１００が配置されている場合は、チップの周辺領域を周回するように共通放電経路ＣＤＬ１およびＣＤＬ２を配線することができるが、ＣＭＯＳイメージセンサなどのようにチップの対向する２辺にしか信号入出力用Ｉ／ＯセルＩＯＣ１００が配置されない場合は、それぞれの辺に配線された共通放電経路ＣＤＬ１および共通放電経路ＣＤＬ２を、それぞれ内部回路の電源網を使用して接続するようにする。
【００９１】
以上説明した少なくとも１つの実施形態の半導体集積装置によれば、共通放電経路との間の異種電源間ＥＳＤ保護回路をそれぞれの電源のパッドの近くに配置することができる。
【００９２】
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９３】
１、１Ａ、２、２Ａ 半導体集積装置
ＩＯＣ１、ＩＯＣ１１、ＩＯＣ２、ＩＯＣ２１ 電源用Ｉ／Ｏセル
ＥＳＤ１ 自己電源用ＥＳＤ保護回路
ＥＳＤ２、ＥＳＤ２１、ＥＳＤ２２ 異種電源間ＥＳＤ保護回路
Ｐ パッド
ＣＤＬ、ＣＤＬ１、ＣＤＬ２ 共通放電経路
ＣＮＴ１、ＣＮＴ２ 基板コンタクト
【特許請求の範囲】
【請求項１】
第１の電源系統および第２から第ｎまでの電源系統の電源が供給され、チップの周辺領域に多数の信号入出力用Ｉ／Ｏセルが列状に配置される半導体集積装置であって、
前記信号入出力用Ｉ／Ｏセルと同一外形寸法で、パッドと、自己電源用ＥＳＤ保護回路とを有し、前記第１の電源系統の電源の供給に使用される第１の電源用Ｉ／Ｏセルと、
前記信号入出力用Ｉ／Ｏセルと同一外形寸法で、パッドと、自己電源用ＥＳＤ保護回路と、異種電源間ＥＳＤ保護回路とを有し、前記第２から第ｎまでの電源系統の電源の供給に使用される第２の電源用Ｉ／Ｏセルと
を備え、
前記第１の電源用Ｉ／Ｏセルおよび前記第２の電源用Ｉ／Ｏセルが、前記信号入出力用Ｉ／Ｏセルと同列に配置され、
前記第２の電源用Ｉ／Ｏセルの前記異種電源間ＥＳＤ保護回路へ接続される共通放電経路が、前記第１の電源用Ｉ／Ｏセルから、列状に配置された前記信号入出力用Ｉ／Ｏセルを貫通して、前記第２の電源用Ｉ／Ｏセルへ配線される
ことを特徴とする半導体集積装置。
【請求項２】
前記共通放電経路が、前記第１の電源系統の基準電圧線である
ことを特徴とする請求項１に記載の半導体集積装置。
【請求項３】
前記共通放電経路が、前記第１の電源系統の電源電圧線である
ことを特徴とする請求項１に記載の半導体集積装置。
【請求項４】
前記共通放電経路が、前記チップの基板と電気的に接続されている
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積装置。
【請求項５】
前記信号入出力用Ｉ／Ｏセルがチップの対向辺にのみ配置されるときは、それぞれの辺の前記共通放電経路を内部回路内の電源網を使用して接続する
ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積装置。
【請求項６】
第１の電源系統および第２から第ｎまでの電源系統の電源が供給され、チップの周辺領域に多数の信号入出力用Ｉ／Ｏセルが列状に配置される半導体集積装置であって、
前記信号入出力用Ｉ／Ｏセルと同一外形寸法で、パッドと、自己電源用ＥＳＤ保護回路とを有し、前記第１の電源系統の基準電圧の供給に使用される第１の電源用Ｉ／Ｏセルと、
前記信号入出力用Ｉ／Ｏセルと同一外形寸法で、パッドと、自己電源用ＥＳＤ保護回路とを有し、前記第１の電源系統の電源電圧の供給に使用される第２の電源用Ｉ／Ｏセルと、
前記信号入出力用Ｉ／Ｏセルと同一外形寸法で、パッドと、自己電源用ＥＳＤ保護回路と、第１の異種電源間ＥＳＤ保護回路と、第２の異種電源間ＥＳＤ保護回路とを有し、前記第２から第ｎまでの電源系統の電源の供給に使用される第３の電源用Ｉ／Ｏセルと
を備え、
前記第１の電源用Ｉ／Ｏセル、前記第２の電源用Ｉ／Ｏセルおよび前記第３の電源用Ｉ／Ｏセルが、前記信号入出力用Ｉ／Ｏセルと同列に配置され、
前記第３の電源用Ｉ／Ｏセルの前記第１の異種電源間ＥＳＤ保護回路へ接続される第１の共通放電経路が、前記第１の電源用Ｉ／Ｏセルから、列状に配置された前記信号入出力用Ｉ／Ｏセルを貫通して、前記第３の電源用Ｉ／Ｏセルへ配線され、
前記第３の電源用Ｉ／Ｏセルの前記第２の異種電源間ＥＳＤ保護回路へ接続される第２の共通放電経路が、前記第２の電源用Ｉ／Ｏセルから、列状に配置された前記信号入出力用Ｉ／Ｏセルを貫通して、前記第３の電源用Ｉ／Ｏセルへ配線される
ことを特徴とする半導体集積装置。
【請求項７】
前記第１の共通放電経路または前記第２の共通放電経路のいずれかが、前記チップの基板と電気的に接続されている
ことを特徴とする請求項６に記載の半導体集積装置。
【請求項８】
前記信号入出力用Ｉ／Ｏセルがチップの対向辺にのみ配置されるときは、それぞれの辺の前記第１の共通放電経路および前記第２の共通放電経路をそれぞれ内部回路内の電源網を使用して接続する
ことを特徴とする請求項６または７に記載の半導体集積装置。
【請求項１】
第１の電源系統および第２から第ｎまでの電源系統の電源が供給され、チップの周辺領域に多数の信号入出力用Ｉ／Ｏセルが列状に配置される半導体集積装置であって、
前記信号入出力用Ｉ／Ｏセルと同一外形寸法で、パッドと、自己電源用ＥＳＤ保護回路とを有し、前記第１の電源系統の電源の供給に使用される第１の電源用Ｉ／Ｏセルと、
前記信号入出力用Ｉ／Ｏセルと同一外形寸法で、パッドと、自己電源用ＥＳＤ保護回路と、異種電源間ＥＳＤ保護回路とを有し、前記第２から第ｎまでの電源系統の電源の供給に使用される第２の電源用Ｉ／Ｏセルと
を備え、
前記第１の電源用Ｉ／Ｏセルおよび前記第２の電源用Ｉ／Ｏセルが、前記信号入出力用Ｉ／Ｏセルと同列に配置され、
前記第２の電源用Ｉ／Ｏセルの前記異種電源間ＥＳＤ保護回路へ接続される共通放電経路が、前記第１の電源用Ｉ／Ｏセルから、列状に配置された前記信号入出力用Ｉ／Ｏセルを貫通して、前記第２の電源用Ｉ／Ｏセルへ配線される
ことを特徴とする半導体集積装置。
【請求項２】
前記共通放電経路が、前記第１の電源系統の基準電圧線である
ことを特徴とする請求項１に記載の半導体集積装置。
【請求項３】
前記共通放電経路が、前記第１の電源系統の電源電圧線である
ことを特徴とする請求項１に記載の半導体集積装置。
【請求項４】
前記共通放電経路が、前記チップの基板と電気的に接続されている
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積装置。
【請求項５】
前記信号入出力用Ｉ／Ｏセルがチップの対向辺にのみ配置されるときは、それぞれの辺の前記共通放電経路を内部回路内の電源網を使用して接続する
ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積装置。
【請求項６】
第１の電源系統および第２から第ｎまでの電源系統の電源が供給され、チップの周辺領域に多数の信号入出力用Ｉ／Ｏセルが列状に配置される半導体集積装置であって、
前記信号入出力用Ｉ／Ｏセルと同一外形寸法で、パッドと、自己電源用ＥＳＤ保護回路とを有し、前記第１の電源系統の基準電圧の供給に使用される第１の電源用Ｉ／Ｏセルと、
前記信号入出力用Ｉ／Ｏセルと同一外形寸法で、パッドと、自己電源用ＥＳＤ保護回路とを有し、前記第１の電源系統の電源電圧の供給に使用される第２の電源用Ｉ／Ｏセルと、
前記信号入出力用Ｉ／Ｏセルと同一外形寸法で、パッドと、自己電源用ＥＳＤ保護回路と、第１の異種電源間ＥＳＤ保護回路と、第２の異種電源間ＥＳＤ保護回路とを有し、前記第２から第ｎまでの電源系統の電源の供給に使用される第３の電源用Ｉ／Ｏセルと
を備え、
前記第１の電源用Ｉ／Ｏセル、前記第２の電源用Ｉ／Ｏセルおよび前記第３の電源用Ｉ／Ｏセルが、前記信号入出力用Ｉ／Ｏセルと同列に配置され、
前記第３の電源用Ｉ／Ｏセルの前記第１の異種電源間ＥＳＤ保護回路へ接続される第１の共通放電経路が、前記第１の電源用Ｉ／Ｏセルから、列状に配置された前記信号入出力用Ｉ／Ｏセルを貫通して、前記第３の電源用Ｉ／Ｏセルへ配線され、
前記第３の電源用Ｉ／Ｏセルの前記第２の異種電源間ＥＳＤ保護回路へ接続される第２の共通放電経路が、前記第２の電源用Ｉ／Ｏセルから、列状に配置された前記信号入出力用Ｉ／Ｏセルを貫通して、前記第３の電源用Ｉ／Ｏセルへ配線される
ことを特徴とする半導体集積装置。
【請求項７】
前記第１の共通放電経路または前記第２の共通放電経路のいずれかが、前記チップの基板と電気的に接続されている
ことを特徴とする請求項６に記載の半導体集積装置。
【請求項８】
前記信号入出力用Ｉ／Ｏセルがチップの対向辺にのみ配置されるときは、それぞれの辺の前記第１の共通放電経路および前記第２の共通放電経路をそれぞれ内部回路内の電源網を使用して接続する
ことを特徴とする請求項６または７に記載の半導体集積装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１３−２１２４９（Ｐ２０１３−２１２４９Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１１−１５５４５０（Ｐ２０１１−１５５４５０）
【出願日】平成２３年７月１４日（２０１１．７．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２３年７月１４日（２０１１．７．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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