【課題】回路規模を低減しつつ任意の論理を実現可能な半導体集積回路を提供する。
【解決手段】実施形態の半導体集積回路は、第１論理ブロックを少なくとも１つ含む第１回路群と、第１論理ブロックよりも多い数の第２論理ブロックを含む第２回路群と、入力データを第１論理ブロックまたは第２論理ブロックへ入力する機能、および、第１論理ブロックまたは第２論理ブロックから出力される出力データを外部へ出力する機能を有する入出力部とを含む。第１回路群は、第１スイッチブロックと、第１電源制御回路とを有する。第１電源制御回路は、第１回路群に含まれる第１論理ブロックおよび第１スイッチブロックに対する電力の供給および停止を共通に制御する。第２回路群は、第２スイッチブロックと第２電源制御回路とを有する。第２電源制御回路は、第２回路群に含まれる論理ブロックおよび第２スイッチブロックに対する電力の供給および停止を共通に制御する。 （もっと読む）

【課題】高品質な半導体装置を提供する。
【解決手段】第１の絶縁膜１１１、第１の電極１１２、第２の絶縁膜１１３、及び第２の電極１１４を含むゲート構造を有するメモリセルＭＣが複数設けられた記憶部１１と、少なくとも外部１００からのデータを受信し、記憶部にデータを供給する端子１５と、第１の絶縁膜、第１及び第２の電極とを含むゲート構造を有し、電流経路の一端に第１の電圧が印加される第１導電型の第１のトランジスタ１６ａ、一端が第１のトランジスタの電流経路の他端に接続され、他端が端子に接続される第１の抵抗素子１６ｂ、一端が端子及び第１の抵抗素子の他端に接続される第２の抵抗素子１６ｃ及び、ゲート構造を有し、電流経路の一端が第２の抵抗素子の他端に接続され、電流経路の他端に第２の電圧が印加される第２導電型の第２のトランジスタ１６ｄを含む第１の回路１６と、を備える。 （もっと読む）

【課題】共通放電経路との間の異種電源間ＥＳＤ保護回路をそれぞれの電源のパッドの近くに配置することのできる半導体集積装置を提供する。
【解決手段】実施形態の半導体集積装置１は、パッドＰと、自己電源用ＥＳＤ保護回路ＥＳＤ１とを有し、ＶＤＤｃ系統の電源供給に使用の電源用Ｉ／ＯセルＩＯＣ１と、パッドＰと、自己電源用ＥＳＤ保護回路ＥＳＤ１と、異種電源間ＥＳＤ保護回路ＥＳＤ２とを有し、ＶＤＤａ、ＶＤＤｂ系統の電源供給に使用の電源用Ｉ／ＯセルＩＯＣ２とを備える。信号入出力用Ｉ／ＯセルＩＯＣ１００と同一外形寸法の電源用Ｉ／ＯセルＩＯＣ１およびＩＯＣ２が、列状に配置されたＩＯＣ１００と同列に配置され、電源用Ｉ／ＯセルＩＯＣ２の異種電源間ＥＳＤ保護回路ＥＳＤ２へ接続される共通放電経路ＣＤＬが、電源用Ｉ／ＯセルＩＯＣ１から、列状に配置されたＩＯＣ１００を貫通して、電源用Ｉ／ＯセルＩＯＣ２へ配線される。 （もっと読む）

【課題】複数の回路ブロックの特性を正確に一致させる。
【解決手段】例えば、端子３１Ａ，３１Ｂと、これら端子間に設けられた回路１１０Ａ，１１０Ｂを備える。回路１１０Ａは端子３１Ａに接続され、端子３１Ａから端子３１Ｂへ向かって配置されたセル１２０Ａ，１３０Ａ，１４０Ａを含む。回路１１０Ｂは端子３１Ｂに接続され、端子３１Ｂから端子３１Ａへ向かって配置されたセル１２０Ｂ，１３０Ｂ，１４０Ｂを含む。セル１２０Ａ，１２０Ｂのレイアウトは、形状、サイズ及び向きがトランジスタレベルで同一である。セル１３０Ａ，１３０Ｂ及びセル１４０Ａ，１４０Ｂのレイアウトは、形状及びサイズが同一であり、トランジスタの向きが１８０°相違している。これにより各セルを対称配置しつつ、センシティブなセル１２０Ａ，１２０Ｂにおいては電流方向の違いによる特性差が生じない。 （もっと読む）

【課題】ウエハーテストにおいて、キャリブレーション動作の評価を、容易、かつ高精度に行うことができる半導体装置を提供する。
【解決手段】キャリブレーション端子ＺＱを駆動するレプリカバッファ（１３１）と、レプリカバッファの出力インピーダンスを変化させる際に目標となるインピーダンスが設定され、キャリブレーション端子ＺＱに接続される可変インピーダンス回路（１７０）と、を備える。 （もっと読む）

【課題】内部コアエリアのトランジスタを犠牲にすることなく、周辺エリアのトランジスタを用いてリップルフィルタによる電源供給回路を構成する。
【解決手段】入出力回路を構成するためのトランジスタが配列されてなる周辺エリア（図２の１２に相当）をチップ上に有する半導体集積回路装置であって、ドレインを電源に接続し、ソースを負荷側に接続し、ゲートを容量素子（図２のＣ１）を介して交流的に接地する第１のトランジスタ（図２のＭＮ１）と、容量素子をゲート・基板間によって形成する第２のトランジスタと、を周辺エリアに備える。 （もっと読む）

【課題】ドライバの故障による出力異常を救済することが可能な故障検出救済回路を含んだ半導体装置を提供すること。
【解決手段】故障検知部１は、ドライバ１０の出力の期待電位の逆電位となるようにドライバ１０の出力にプルアップ抵抗１５またはプルダウン抵抗１８を接続し、ドライバ１０の入力電位と出力電位とを比較することによりドライバ１０の故障を検出する。故障救済部２は、故障検知部１によってドライバ１０の故障が検出された場合に、期待電位と同電位となるようにドライバ１０の出力にプルアップ抵抗２６またはプルダウン抵抗２９を接続してドライバ１０の故障を救済する。したがって、ドライバ１０の故障による出力異常を救済することが可能となる。 （もっと読む）

【課題】半導体集積回路の自動レイアウト設計において、必要な領域に対しては配線混雑の緩和を行い、かつ、不必要な面積増大を抑制する。
【解決手段】単位領域当たりのネットの数の上限をネット密度制約として設定する（ST105）。ネット密度制約を満たすようにセルを配置する（ST106）。セル配置工程（ST106）では、仮配置されたセルのレイアウトに対し、単位領域に存在する端子を抽出する。そして、抽出した端子に接続されるネットをネットリストを参照して抽出する。抽出したネットの数が前記ネット密度制約を満たすようにセルの配置を変更する。 （もっと読む）

【課題】短時間でレイアウト構成を行うことができる半導体集積回路及びそのレイアウト方法を提供すること。
【解決手段】本発明の一態様である半導体集積回路１００は、出力回路１１、信号分岐用セル１２、マスタ回路１３及びチェッカ回路１４を有する。出力回路１１は、出力信号を出力する。信号分岐用セル１２は、出力信号を分岐した第１及び第２の出力信号を出力する。第１及び第２の出力信号に分岐される前の出力信号が伝搬する共通線部である第１の配線１６の長さは、制約値Ｘ以下である。マスタ回路１３は、第１の出力信号を受ける。チェッカ回路１４は、第２の出力信号を受け、マスタ回路１３と冗長構成回路を構成する。 （もっと読む）

【課題】入出力（Ｉ／Ｏ）積層体を含むシステムを提供する。
【解決手段】入出力（Ｉ／Ｏ）積層体を含むシステム及びこのシステムを製造する方法が記述されている。一実装において、本方法は、Ｉ／Ｏ素子を含むと共に論理素子を含まないＩ／Ｏダイを積層するステップを有する。又、一実装において、本方法は、Ｉ／Ｏダイに対して集積回路ダイを積層するステップを更に含む。集積回路は、論理素子を含み、且つ、Ｉ／Ｏ素子を含まない。集積回路ダイからＩ／Ｏダイを分離することにより、それぞれのダイの独立的な開発や従来のダイのものとの比較におけるＩ／ＯダイのＩ／Ｏ基板上のＩ／Ｏ素子用の相対的に大きな空間などの様々な利益が得られる。空間の増大により、多数の論理素子を集積回路ダイの基板の同一の表面積内に収容する集積回路ダイの新しいプロセス世代が可能となる。 （もっと読む）

【課題】内側のセル列と外側のセル列とでセルの形状が同じ場合において、内側のセル列におけるセルの配列ピッチを外側のセル列におけるセルの配列ピッチより大きくしなくても外側のセル列のセルに接続される配線のための領域を確保することができる。
【解決手段】半導体集積回路は、半導体チップの外周１１に沿って配置される複数の第１セル４０と、複数の第１セル４０の内側で外周１１に沿って配置される複数の第２セル４０とを具備する。複数の第１セル４０及び複数の第２セル４０は同一の長方形形状に形成される。複数の第１セル４０のそれぞれの長辺４ａは外周１１に平行である。複数の第２セル４０のそれぞれの長辺４ａは外周１１に垂直である。 （もっと読む）

【課題】過度にシステムの中にスキューを増加させずに、増加した数の入力／出力デバイスを有するシステムを提供する。
【解決手段】論理回路を備えるコアと、処理コアからおよび処理コアへ信号を伝送するための、複数のインターフェースデバイスであって、２つのタイプのインターフェースデバイスを備える、複数のインターフェースデバイスと、コアに電力を送達するための、電力インターフェースデバイスである、１つのタイプと、コアと集積回路の外部のデバイスとの間で、データ信号を伝送するための信号インターフェースデバイスである、第２のタイプと、を備え、複数のインターフェースデバイスは、コアの外縁に向かう外側列、およびコアの中心により近い外側列の内側にある内側列の、２列に配設され、内側列は、２つのタイプのインターフェースデバイスのうちの一方を備え、外側列は、２つのタイプのインターフェースデバイスのうちの他方を備える、集積回路が開示される。 （もっと読む）

【課題】メーカーの設計負担を増加させることなくセルタイプの異なるＩＣを実現することができるとともに、チップサイズおよび消費電力並びに動作速度が最適化された半導体集積回路を容易に実現可能な設計技術を提供する。
【解決手段】所望の機能を有する回路セルの設計情報を目的別にオブジェクトとして記述し、所定のオブジェクトの情報の削除もしくは追加のみで基体電位固定型セルと基体電位可変型セルのいずれをも構成可能なセル情報として、セルライブラリに登録するようにした。 （もっと読む）

【課題】プログラマブルゲートアレイ部を備えるマスクプログラマブル論理装置を提供すること。
【解決手段】集積回路の基板上に配置される複数のマスク−プログラマブル領域と、上記マスク−プログラマブル領域に結合されると共に上記マスク−プログラマブル領域を相互接続するために基板上に配置される複数の相互接続導体と、基板上に配置される複数のゲートアレイ部とからなり、ゲートアレイ部はマスクプログラマブル論理装置上の回路設計の実行を促進する少なくとも一つの機能を達成するようにプログラム可能である集積回路上に配置されるマスク−プログラマブル論理装置。 （もっと読む）

【課題】積層チップシステムにおいて、各チップのＩＯ回路の大きさを、そのドライブ能力やＥＳＤ耐性能力を維持した上で、従来のサイズから縮小し、積層システムでは積層数に応じてＩＯ数を変化させることができる半導体装置を提供する。
【解決手段】積層チップシステムにおいて、各チップは、各ＩＯ用の貫通ビア接続用パッド２０１に接続するＩＯ回路２０２、スイッチ回路２０６にてＩＯチャネル２０７を構成し、このＩＯチャネル２０７を最大積層予定数のＩＯチャネル分まとめて接続してＩＯグループを構成し、このＩＯグループを１個以上持つ。各ＩＯ用の貫通ビア接続用パッド２０１は、貫通ビアにて別層のチップの同一位置のＩＯ端子と接続される。インターポーザにおいては、実際の積層数が最大積層予定数に満たない場合はインターポーザ上で隣接するＩＯグループ内のＩＯ用の接続用パッドが導体で接続されている。 （もっと読む）

【課題】半導体基板のデッドスペースにロジックセルを配置することで、半導体装置の集積率を向上させる、半導体装置の設計方法および半導体装置を提供する。
【解決手段】長さが異なる複数サイズのＩ／Ｏバッファセルからなる複数種類のセルセットを用意するステップと、セルセットの中で長手方向の長さが最も長い第１のＩ／ＯバッファセルとダミーＩ／Ｏセルとを、Ｉ／Ｏ領域に半導体基板の辺に沿って長手方向が該辺に直交するように隣接して配置するステップと、ダミーＩ／Ｏセルを削除して空き領域を形成し該削除されたセルに隣接する所定数の第１のＩ／Ｏバッファセルを、機能および駆動能力が等しく、長手方向の長さが短い第２のＩ／Ｏバッファセルに置き換えることによりコア部と空き領域とをつなぐ接続領域を広げるステップと、該空き領域に内部回路の一部を配置するステップとを有することにより、上記課題を解決する。 （もっと読む）

【課題】ＲＤＲに従い設計され、活性領域と電源配線との境界部や周辺部における不具合の発生が抑制された、小型化かつ高集積化された半導体装置を提供する。
【解決手段】少なくとも１つのスタンダードセル内における半導体基板ＳＢの主表面に形成される第１導電型の機能素子用不純物領域Ａｐと、電源電位が印加される第２導電型の電源電位用不純物領域Ａｎとを備える。半導体基板ＳＢの主表面上に形成され、かつ半導体基板ＳＢの主表面に達する貫通孔ＳＣＴＨを有する絶縁層ＩＩ１、ＩＩ２と、絶縁層ＩＩ１、ＩＩ２の貫通孔内に形成されたコンタクト用導電層ＰＣＬとを備える。上記機能素子用不純物領域Ａｐと電源電位用不純物領域Ａｎとをまたぐように形成されるコンタクト用導電層ＰＣＬを通じて電気的に接続される。 （もっと読む）

【課題】半導体集積回路装置の性能を下げることなく、コスト低減及び小型化を図ることができる半導体集積回路装置を提供する。
【解決手段】内部回路と、外部から入力された入力信号を内部回路に供給及び内部回路から供給された出力信号を外部に出力する入出力回路と、を有する半導体集積回路装置であって、内部回路に駆動電圧を供給するための内部回路用電源端子と、入出力回路に駆動電圧を供給するための入出力回路用電源端子と、内部回路及び入出力回路に共通のグランド電圧を供給するための共通グランド端子と、を有し、内部回路用電源端子、入出力回路用電源端子、及び共通グランド端子が隣り合って配置されることによって当該３つの端子から単位端子群が形成されていること。 （もっと読む）

【課題】チップの設計期間を短縮する。
【解決手段】ＣＰＵ１は、設計対象の回路を構成するセルのうち、所定のサイズより大きいセルサイズを有するセルのみの回路情報をゲートレベルで記述した簡易ネットリスト４３と、所定のサイズより大きいセルサイズを有するセルのみの仕様データを含むセルリスト４４とを用いてフロアプランを行い、仮フロアプランデータ４７を生成する。ＣＰＵ１は、ユーザによって回路全体のフロアプランが行われるときに、回路を構成するセルの仕様データである全体ライブラリ４２と、回路を構成するセルの回路情報をゲートレベルで記述した全体ネットリスト４５と、仮フロアプランデータ４７と、簡易ネットリスト４３を全体ネットリスト４５に整合させるためのセルリスト４４とを出力する。 （もっと読む）