フロアプランデータ生成装置及び方法
【課題】チップの設計期間を短縮する。
【解決手段】ＣＰＵ１は、設計対象の回路を構成するセルのうち、所定のサイズより大きいセルサイズを有するセルのみの回路情報をゲートレベルで記述した簡易ネットリスト４３と、所定のサイズより大きいセルサイズを有するセルのみの仕様データを含むセルリスト４４とを用いてフロアプランを行い、仮フロアプランデータ４７を生成する。ＣＰＵ１は、ユーザによって回路全体のフロアプランが行われるときに、回路を構成するセルの仕様データである全体ライブラリ４２と、回路を構成するセルの回路情報をゲートレベルで記述した全体ネットリスト４５と、仮フロアプランデータ４７と、簡易ネットリスト４３を全体ネットリスト４５に整合させるためのセルリスト４４とを出力する。
【解決手段】ＣＰＵ１は、設計対象の回路を構成するセルのうち、所定のサイズより大きいセルサイズを有するセルのみの回路情報をゲートレベルで記述した簡易ネットリスト４３と、所定のサイズより大きいセルサイズを有するセルのみの仕様データを含むセルリスト４４とを用いてフロアプランを行い、仮フロアプランデータ４７を生成する。ＣＰＵ１は、ユーザによって回路全体のフロアプランが行われるときに、回路を構成するセルの仕様データである全体ライブラリ４２と、回路を構成するセルの回路情報をゲートレベルで記述した全体ネットリスト４５と、仮フロアプランデータ４７と、簡易ネットリスト４３を全体ネットリスト４５に整合させるためのセルリスト４４とを出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ（Large Scale Integrated Circuit）の開発時のレイアウト設計において、チップを構成する各セルの配置を決定するフロアプランを行うためのフロアプランデータを生成するフロアプランデータ生成装置及び方法に関する。
【背景技術】
【０００２】
従来、ＬＳＩの開発時のレイアウト設計において、チップを構成する各セルの配置を決定するフロアプラン装置が知られている。このようなフロアプラン装置は、レジスタトランスファレベルでの設計対象のチップの記述データであるＲＴＬ（Ｒｅｇｅｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）記述データを、ゲートレベルでの設計対象のチップの記述データであるネットリストに論理合成する。そして、設計者は、フロアプラン装置を用いて、ネットリストと、各セルの仕様（セル名、セル種、セル形状、セルサイズ及び端子位置）の図形データであるライブラリとに基づいて、対話形式で設計対象のチップのフロアプランを行う（特許文献１及び２参照。）。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかしながら、フロアプランを行うためには、設計対象のチップ全体のＲＴＬ記述データ及びライブラリを設計者が予め作成しておく必要があり、当該作成のための期間をさらに短縮することは困難である。また、設計者は経験に基づいてフロアプランを行うので、フロアプランのための期間を大幅に短縮することも困難である。このため、チップの設計期間を大幅に短縮することは難しかった。
【０００４】
本発明の目的は以上の問題点を解決し、チップの設計期間を従来技術に比較して短縮できる、フロアプランに用いるフロアプランデータを生成するフロアプランデータ生成装置及び方法を提供することにある。
【課題を解決するための手段】
【０００５】
第１の発明に係るフロアプランデータ生成装置は、所定のサイズより大きいセルサイズを有する第１のセルと、上記サイズ以下のセルサイズを有する第２のセルとを含む設計対象の回路のフロアプランに用いるフロアプランデータを生成して出力する制御手段を備えたフロアプランデータ生成装置において、
（ａ）上記回路全体の回路情報をレジスタトランスファレベルで記述したＲＴＬ（Register Transfer Level）記述データと、（ｂ）上記第１のセルの仕様データ及び上記第２のセルの仕様データを含む図形データである全体ライブラリと、（ｃ）上記第１のセルのみの回路情報をゲートレベルで記述した簡易ネットリストと、（ｄ）上記第１のセルのみの仕様データを含むセルリストとを予め格納する記憶手段を備え、
上記制御手段は、
上記セルリストを図形データである簡易ライブラリに変換し、
上記簡易ライブラリと上記簡易ネットリストとを用いて上記第１のセルの配置情報を含む仮フロアプランデータを生成し、
上記仮フロアプランデータの生成後に、上記ＲＴＬ記述データを、上記第１及び第２のセルの回路情報をゲートレベルで記述した全体ネットリストに論理合成し、
上記全体ネットリストと上記簡易ネットリストとに基づいて、上記簡易ネットリストを上記全体ネットリストに整合させるためのマッチングリストを生成し、
上記全体ライブラリと、上記全体ネットリストと、上記マッチングリストと、上記仮フロアプランデータとを、上記フロアプランデータとして出力することを特徴とする。
【０００６】
上記フロアプランデータ生成装置において、上記セルリストは、エクセル（登録商標）形式の表データであることを特徴とする。
【０００７】
第２の発明に係るフロアプランデータ生成方法は、所定のサイズより大きいセルサイズを有する第１のセルと、上記サイズ以下のセルサイズを有する第２のセルとを含む設計対象の回路のフロアプランに用いるフロアプランデータを生成して出力する制御手段を備えたフロアプランデータ生成装置のためのフロアプランデータ生成方法において、
上記フロアプランデータ生成装置は、（ａ）上記回路全体の回路情報をレジスタトランスファレベルで記述したＲＴＬ（Register Transfer Level）記述データと、（ｂ）上記第１のセルの仕様データ及び上記第２のセルの仕様データを含む図形データである全体ライブラリと、（ｃ）上記第１のセルのみの回路情報をゲートレベルで記述した簡易ネットリストと、（ｄ）上記第１のセルのみの仕様データを含むセルリストとを予め格納する記憶手段を備え、
上記フロアプランデータ生成方法は、
上記制御手段が、上記セルリストを図形データである簡易ライブラリに変換するステップと、
上記制御手段が、上記簡易ライブラリと上記簡易ネットリストとを用いて上記第１のセルの配置情報を含む仮フロアプランデータを生成するステップと、
上記制御手段が、上記仮フロアプランデータの生成後に、上記ＲＴＬ記述データを、上記第１及び第２のセルの回路情報をゲートレベルで記述した全体ネットリストに論理合成するステップと、
上記制御手段が、上記全体ネットリストと上記簡易ネットリストとに基づいて、上記簡易ネットリストを上記全体ネットリストに整合させるためのマッチングリストを生成するステップと、
上記制御手段が、上記全体ライブラリと、上記全体ネットリストと、上記マッチングリストと、上記仮フロアプランデータとを、上記フロアプランデータとして出力するステップとを含むことを特徴とする。
【０００８】
上記フロアプランデータ生成方法において、上記セルリストは、エクセル（登録商標）形式の表データであることを特徴とする。
【発明の効果】
【０００９】
本発明に係るフロアプランデータ生成装置及び方法によれば、全体ライブラリ及び全体ネットリストに加えて、マッチングリストと、仮フロアプランデータとをさらに出力するので、設計者が設計対象の回路全体のフロアプランを行うために必要とする時間を従来技術に比較して短縮でき、これにより、チップの設計期間を従来技術に比較して短縮できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係るフロアプランデータ生成装置であるパーソナルコンピュータ１０の構成を示すブロック図である。
【図２】図１のＣＰＵ１によって実行されるフロアプランデータ生成処理を示すフローチャートである。
【図３】図１のパーソナルコンピュータ１０によってフロアプランを行う設計対象のチップ１００の回路図である。
【図４】図３の回路のＲＴＬ記述データ４１の一例を示すブロック図である。
【図５】図３の回路の全体ライブラリ４２の図形データの、ディスプレイ５における表示例を示すブロック図である。
【図６】図３の回路の簡易ネットリスト４３の一例を示すブロック図である。
【図７】図３の回路のセルリスト４４の一例を示す表である。
【図８】図３のセルリスト４４に基づいて生成される簡易ライブラリの、ディスプレイ５における表示例を示すブロック図である。
【図９】図６の簡易ネットリスト４３と、図８の簡易ライブラリとに基づいて生成される仮フロアプランデータ４７の、ディスプレイ５における表示例を示すブロック図である。
【図１０】図４のＲＴＬ記述データ４１に基づいて生成される全体ネットリスト４５の一例を示すブロック図である。
【図１１】図１０の全体ネットリスト４５と、図６の簡易ネットリスト４３とに基づいて生成されるマッチングリスト４６の一例を示すブロック図である。
【図１２】図１０の全体ネットリスト４５と、図５の全体ライブラリ４２と、図１１のマッチングリスト４６と、図９の仮フロアプランデータ４７とを用いて図３の回路のフロアプランを行った結果の、ディスプレイ５における表示例を示すブロック図である。
【発明を実施するための形態】
【００１１】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の実施形態において、同様の構成要素については同一の符号を付している。
【００１２】
図１は、本発明の実施形態に係るフロアプランデータ生成装置であるパーソナルコンピュータ１０の構成を示すブロック図である。図１において、パーソナルコンピュータ１０は、ＣＰＵ（Central Processing Unit）１と、ＲＯＭ（Read Only Memory）２と、ＲＡＭ（Random Access Memory）３と、ハードディスクドライブ４と、ディスプレイ５と、マウス６と、キーボード７とを備えて構成される。ＣＰＵ１は、ＲＯＭ２、ＲＡＭ３、ハードディスクドライブ４、ディスプレイ５、マウス６及びキーボード７と接続されていてそれらを制御するほか、種々のソフトウェアの機能を実行する。また、ＲＯＭ２は、パーソナルコンピュータ１０の動作に必要であってＣＰＵ１によって実行される種々のソフトウェアのプログラムを予め格納する。また、ＲＡＭ３は、ＳＲＡＭ（Static RAM）、ＤＲＡＭ（Dynamic RAM）、ＳＤＲＡＭ（Synchronous DRAM）などで構成され、ＣＰＵ１のワーキングエリアとして使用されてプログラムの実行時に発生する一時的なデータを記憶する。さらに、ハードディスクドライブ４は、記録媒体を内蔵する記憶装置であり、詳細後述するように、ＲＴＬ記述データ４１と、全体ライブラリ４２と、簡易ネットリスト４３と、セルリスト４４と、全体ネットリスト４５と、マッチングリスト４６と、仮フロアプランデータ４７とを格納するために用いられる。ディスプレイ５は、液晶表示装置（ＬＣＤ（Liquid Crystal Display））又はＣＲＴ（Cathode Ray Tube）ディスプレイなどの表示装置であり、パーソナルコンピュータ１０の動作状態の表示及び、簡易ネットリスト４３の図形データの表示などを行う。マウス６及びキーボード７は、設計者がフロアプランを行うための指示コマンドなどを入力するためのものである。
【００１３】
詳細後述するように、本実施形態に係るフロアプランデータ生成装置であるパーソナルコンピュータ１０は、所定のサイズより大きいセルサイズを有する第１のセル（例えば、図３の入力端子ＩＯ１、ＩＯ２、ＩＯ３と、出力端子ＩＯ４と、Ａ／Ｄ変換器ＡＤＣ１、ＡＤＣ２、ＡＤＣ３と、Ｄ／Ａ変換器ＤＡＣである。）と、上記サイズ以下のセルサイズを有する第２のセル（例えば、図３のアンドゲートＡＮＤおと、インバータＩＮＶと、オアゲートＯＲである。）とを含む設計対象の回路（例えば、図３参照。）のフロアプランに用いるフロアプランデータを生成して出力するＣＰＵ１を備える。ここで、パーソナルコンピュータ１０は、（ａ）設計対象の回路全体の回路情報をレジスタトランスファレベルで記述したＲＴＬ記述データ４１と、（ｂ）第１のセルの仕様データ及び第２のセルの仕様データを含む図形データである全体ライブラリ４２と、（ｃ）第１のセルのみの回路情報をゲートレベルで記述した簡易ネットリスト４３と、（ｄ）第１のセルのみの仕様データを含むセルリスト４４とを予め格納するハードディスクドライブ４を備えて構成されたことを特徴としている。さらに、ＣＰＵ１は、セルリスト４４を図形データである簡易ライブラリに変換し、上記簡易ライブラリと簡易ネットリスト４３とを用いて第１のセルの配置情報を含む仮フロアプランデータ４７を生成し、仮フロアプランデータ４７の生成後に、ＲＴＬ記述データ４１を、第１及び第２のセルの回路情報をゲートレベルで記述した全体ネットリスト４５に論理合成し、全体ネットリスト４５と簡易ネットリスト４３とに基づいて、簡易ネットリスト４３を全体ネットリスト４５に整合させるためのマッチングリスト４６を生成し、全体ライブラリ４２と、全体ネットリスト４５と、マッチングリスト４６と、仮フロアプランデータ４７とを、フロアプランデータとして出力することを特徴としている。
【００１４】
以下、図３の回路を搭載するチップ１００のフロアプランを行う場合を例に挙げて、図１のパーソナルコンピュータ１０の動作を説明する。図３は、図１のパーソナルコンピュータ１０によってフロアプランを行う設計対象のチップ１００の回路図である。図３において、設計対象の回路は、入力端子ＩＯ１、ＩＯ２及びＩＯ３と、Ａ／Ｄ変換器ＡＤＣ１、ＡＤＣ２及びＡＤＣ３と、アンドゲートＡＮＤと、インバータＩＮＶと、オアゲートＯＲと、Ｄ／Ａ変換器ＤＡＣと、出力端子ＩＯ４とを備えて構成される。以下、設計対象のチップ１００の構成要素を、セルともいう。図３において、入力信号ＡＤＩ１は、チップ１００の周囲に設けられた入出力端子２０（図１２参照。）から、入力端子ＩＯ１を介してＡ／Ｄ変換器ＡＤＣ１の入力端子Ｔ１に出力され、デジタル信号Ｉ１に変換されて、Ａ／Ｄ変換器ＡＤＣ１の出力端子Ｔ２から、アンドゲートＡＮＤの入力端子Ｔ７に出力される。また、入力信号ＡＤＩ２は、チップ１００の周囲に設けられた入出力端子２０から、入力端子ＩＯ２を介してＡ／Ｄ変換器ＡＤＣ２の入力端子Ｔ３に出力され、デジタル信号Ｉ２に変換されて、Ａ／Ｄ変換器ＡＤＣ２の出力端子Ｔ４から、アンドゲートＡＮＤの入力端子Ｔ８に出力される。さらに、入力信号ＡＤＩ３は、チップ１００の周囲に設けられた入出力端子２０から、入力端子ＩＯ３を介してＡ／Ｄ変換器ＡＤＣ３の入力端子Ｔ５に出力され、デジタル信号Ｉ３に変換されて、Ａ／Ｄ変換器ＡＤＣ３の出力端子Ｔ６から、インバータＩＮＶの入力端子Ｔ１０に出力される。そして、アンドゲートＡＮＤからの出力信号ＡＯは、アンドゲートＡＮＤの出力端子Ｔ９からオアゲートＯＲの入力端子Ｔ１２に出力され、インバータＩＮＶからの出力信号Ｏ１は、インバータＩＮＶの出力端子Ｔ１１からオアゲートＯＲの入力端子Ｔ１３に出力される。オアゲートＯＲからの出力信号Ｏ２は、オアゲートＯＲの出力端子Ｔ１４からＤ／Ａ変換器ＤＡＣの入力端子Ｔ１５に出力され、出力信号ＤＯＵＴに変換された後に、Ｄ／Ａ変換器ＤＡＣの出力端子Ｔ１６及び出力端子ＩＯを介してチップ１００の周囲に設けられた入出力端子２０に出力される。
【００１５】
図１において、ＲＴＬ記述データ４１と、全体ライブラリ４２と、簡易ネットリスト４３と、セルリスト４４とは、設計者によって予め作成されてハードディスクドライブ４に格納されている。図４は、図３の回路のＲＴＬ記述データ４１の一例を示すブロック図であり、図５は、図３の回路の全体ライブラリ４２の図形データの、ディスプレイ５における表示例を示すブロック図であり、図６は、図３の回路の簡易ネットリスト４３の一例を示すブロック図であり、図７は、図３の回路のセルリスト４４の一例を示す表である。
【００１６】
図４に示すように、ＲＴＬ記述データ４１は、設計対象の回路全体の回路情報を所定のハードウエア記述言語を用いてレジスタトランスファレベルで記述したものである。ここで、ＲＴＬ記述データ４１における「回路情報」とは、回路における各信号の流れの情報である。ＲＴＬ記述データ４１設計では、回路の接続形態をフリップフロップなどのハードウェアレジスタとブール論理回路の間の信号の流れとして定義する。具体的には、図４において、「ｗｉｒｅ Ｏ２＝ＡＯ｜Ｏ１」は、入力信号ＡＯ及び入力信号Ｏ１に対して論理和演算を行い、出力信号Ｏ２として出力することを意味する。また、「Ｄ／Ａ＿ｘ Ｄ／Ａ１（ＤＯＵＴ，Ｏ２）」は、入力信号Ｏ２を出力信号ＤＯＵＴにＤ／Ａ変換して出力することを意味する。
【００１７】
また、図５に示すように、全体ライブラリ４２は、設計対象の回路を構成する全てのセルの仕様データを含む図形データである。具体的には、仕様データは、セルのセル名と、セルサイズと、セル種と、端子位置との各情報を含む。例えば、図５に示すように、全体ライブラリ４２内のＡ／Ｄ変換器ＡＤＣ１は、セル名「ＡＤＣ１」と、セル種「ａｎａｌｏｇ」と、セルサイズ（１５００μｍ×１０００μｍ）と、端子Ｔ１及びＴ２とともにディスプレイ５に表示される。
【００１８】
さらに、簡易ネットリスト４３は、設計対象の回路を構成するセルのうち、入出力端子、Ａ／Ｄ変換器、及びＤ／Ａ変換器などの所定のサイズより大きいセルサイズを有するセルの回路情報を、所定のハードウエア記述言語を用いてゲートレベルで記述したものである。ここで、簡易ネットリスト４３における「回路情報」は、回路を構成する各セルのセル名と端子名とを含む。図６において、図３の回路の簡易ネットリスト４３は、入力端子ＩＯ１、ＩＯ２及びＩＯ３と、Ａ／Ｄ変換器ＡＤＣ１、ＡＤＣ２及びＡＤＣ３と、Ｄ／Ａ変換器ＤＡＣと、出力端子ＩＯ４との各回路情報を含む。例えば、図６の簡易ネットリスト４３において、「ＩＮＳＴ＿Ａ Ａ／Ｄ１（Ｔ１，Ｔ２）」は、インスタンスＩＮＳＴ＿Ａにおいて、セル名Ａ／Ｄ１を有するセルが入力端子Ｔ１及び出力端子Ｔ２を有することを意味する。
【００１９】
また、セルリスト４４は、設計対象の回路を構成するセルのうち、入出力端子、Ａ／Ｄ変換器、及びＤ／Ａ変換器などの所定のサイズより大きいセルサイズを有するセルの仕様データを、Ｅｘｃｅｌｌ（エクセル（登録商標））形式の表データとして記述したものである。ここで、セルリスト４４に含まれる仕様データは、各セルのセル名と、セルサイズと、セル種とを含むが、各セルの端子情報を含まない。図７に示すように、図３の回路のセルリスト４４は、入力端子ＩＯ１、ＩＯ２及びＩＯ３と、Ａ／Ｄ変換器ＡＤＣ１、ＡＤＣ２及びＡＤＣ３と、Ｄ／Ａ変換器ＤＡＣと、出力端子ＩＯ４との各セル名と、各セルサイズと、各セル種とを含む。
【００２０】
図２は、図１のＣＰＵ１によって実行されるフロアプランデータ生成処理を示すフローチャートである。図１において、まず始めにステップＳ１において、ＣＰＵ１は、セルリスト４４を、所定のコンパイラを用いて図形データである簡易ライブラリに変換し、ディスプレイ５に表示する。図８は、図３のセルリスト４４に基づいて生成される簡易ライブラリの、ディスプレイ５における表示例を示すブロック図である。図８に示すように、簡易ライブラリ内のＡ／Ｄ変換器ＡＤＣ１は、セル名「ＡＤＣ１」と、セル種「ａｎａｌｏｇ（アナログ）」と、セルサイズ（１５００μｍ×１０００μｍである。）とともにディスプレイ５に表示される。
【００２１】
図２において、ステップＳ１に続いて、ステップＳ２において、簡易ライブラリ及び簡易ネットリスト４３を用いて、入力端子ＩＯ１、ＩＯ２、ＩＯ３及び出力端子ＩＯ４をチップ１００の端部に配置し、Ａ／Ｄ変換器ＡＤＣ１、ＡＤＣ２、ＡＤＣ３及びＤ／Ａ変換器ＤＡＣを入出力端子の近傍に配置し、かつチップ１００のサイズが所定のサイズ以下になるように、フロアプランを行って、仮フロアプランデータ４７を生成してハードディスクドライブ４に出力するとともに、ディスプレイ５に表示する。図９は、図６の簡易ネットリスト４３と、図８の簡易ライブラリとに基づいて生成される仮フロアプランデータ４７の、ディスプレイ５における表示例を示すブロック図である。図９に示すように、設計対象の回路を搭載するチップ１００の周囲には入出力端子２０が設けられる。入出力端子ＩＯ１、ＩＯ２、ＩＯ３及びＩＯ４は、チップ１００の４隅にそれぞれ配置され、Ａ／Ｄ変換器ＡＤＣ１、ＡＤＣ２及びＡＤＣ３は、入出力端子ＩＯ１、ＩＯ２、及びＩＯ３の近傍にそれぞれ配置され、Ｄ／Ａ変換器ＤＡＣは入出力端子ＩＯ４の近傍に配置されている。仮フロアプランデータ４７は、設計対象の回路を構成するセルのうち、入出力端子ＩＯ１、ＩＯ２、ＩＯ３及びＩＯ４、Ａ／Ｄ変換器ＡＤＣ１、ＡＤＣ２及びＡＤＣ３、及びＤ／Ａ変換器ＤＡＣなどの所定のサイズより大きいセルサイズを有するセルに対してフロアプランを行ったときの各セルの配置情報を含む。ここで、「配置情報」は、セルの位置情報を含む。
【００２２】
図２に戻り、ステップＳ２に引き続いて、ステップＳ３において、ＲＴＬ記述データ４１は、所定のコンパイラを用いて全体ネットリスト４５に論理合成される。ここで、「論理合成」とは、所定のハードウェア記述言語で書かれた回路動作仕様データ（例えば、ＲＴＬ記述データ４１である。）を、ゲートの接続形態で表現された論理回路（例えば、全体ネットリスト４５）に変換することを意味する。図１０は、図４のＲＴＬ記述データ４１に基づいて生成される全体ネットリスト４５の一例を示すブロック図である。さらに、図２のステップＳ４において、全体ネットリスト４５と簡易ネットリスト４３とに基づいて、マッチングリスト４６を生成する。ここで、マッチングリスト４６は、簡易ネットリスト４３を全体ネットリスト４５に整合させるためのリストであり、設計対象の回路に含まれる全てのセルと簡易ネットリスト４３に含まれるセルとの対応関係を示す。図１１は、図１０の全体ネットリスト４５と、図６の簡易ネットリスト４３とに基づいて生成されるマッチングリスト４６の一例を示すブロック図である。図１１に示すように、マッチングリスト４６は、全体ネットリスト４５におけるセル名と、簡易ネットリスト４３におけるセル名との対応関係を含む。ここで、マッチングリスト４６において、全体ネットリスト４５におけるセル名に対応するセルが簡易ネットリスト４３に存在しないときには、「なし」と記載される。
【００２３】
最後に、ステップＳ５において、全体ライブラリ４２をディスプレイ５に表示し、全体ネットリスト４５とマッチングリスト４６とをハードディスクドライブ４に出力し、フロアプランデータ生成処理を終了する。ＣＰＵ１は、設計者によって設計対象の回路全体のフロアプランが行われるときに、全体ライブラリ４２と、全体ネットリスト４５と、仮フロアプランデータ４７と、マッチングリスト４６とを、上記フロアプランに用いるフロアプランデータとして出力する。そして、設計者は、全体ライブラリ４２と、全体ネットリスト４５と、仮フロアプランデータ４７と、マッチングリスト４６とを用いて、フロアプランを行う。具体的には、設計者は、仮フロアプランデータ４７を初期値又は位置が固定されたセルの回路情報として用いる。図１２は、図１０の全体ネットリスト４５と、図５の全体ライブラリ４２と、図１１のマッチングリスト４６と、図９の仮フロアプランデータ４７とを用いて図３の回路のフロアプランを行った結果の、ディスプレイ５における表示例を示すブロック図である。
【００２４】
以上説明したように、本実施形態によれば、設計者は、従来技術に比較して、セルリスト４４及び簡易ネットリスト４３をさらに作成しておく必要があるが、セルリスト４４及び簡易ネットリスト４３は、設計対象の回路を構成するセルのうち所定のサイズより大きいセルサイズを有するセルの回路情報のみを含み、セルリスト４４は、エクセルを用いて比較的に容易に作成可能である。従って、設計者の負担を従来技術に比較して大きく増やすことなく仮フロアプランデータ４７を作成することができる。本実施形態によれば、設計者は仮フロアプランデータ４７を、回路全体のフロアプランにおける初期値又は位置が固定されたセルの回路情報として用いることができるので、仮フロアプランデータ４７を用いない場合に比較して、チップの設計期間を短縮できる。
【産業上の利用可能性】
【００２５】
以上説明したように、本発明に係るフロアプランデータ生成装置及び方法によれば、全体ライブラリ及び全体ネットリストに加えて、マッチングリストと、仮フロアプランデータとをさらに出力するので、設計者が設計対象の回路全体のフロアプランを行うために必要とする時間を従来技術に比較して短縮でき、これにより、チップの設計期間を従来技術に比較して短縮できる。
【符号の説明】
【００２６】
１…ＣＰＵ、
２…ＲＯＭ、
３…ＲＡＭ、
４…ハードディスクドライブ、
５…ディスプレイ、
６…マウス、
７…キーボード、
１０…パーソナルコンピュータ、
４１…ＲＴＬ記述データ、
４２…全体ライブラリ、
４３…簡易ネットリスト、
４４…セルリスト、
４５…全体ネットリスト、
４６…マッチングリスト、
４７…仮フロアプランデータ。
【先行技術文献】
【特許文献】
【００２７】
【特許文献１】特表２００４−５１３４３６号公報。
【特許文献２】特開平５−２１７６０号公報。
【技術分野】
【０００１】
本発明は、ＬＳＩ（Large Scale Integrated Circuit）の開発時のレイアウト設計において、チップを構成する各セルの配置を決定するフロアプランを行うためのフロアプランデータを生成するフロアプランデータ生成装置及び方法に関する。
【背景技術】
【０００２】
従来、ＬＳＩの開発時のレイアウト設計において、チップを構成する各セルの配置を決定するフロアプラン装置が知られている。このようなフロアプラン装置は、レジスタトランスファレベルでの設計対象のチップの記述データであるＲＴＬ（Ｒｅｇｅｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）記述データを、ゲートレベルでの設計対象のチップの記述データであるネットリストに論理合成する。そして、設計者は、フロアプラン装置を用いて、ネットリストと、各セルの仕様（セル名、セル種、セル形状、セルサイズ及び端子位置）の図形データであるライブラリとに基づいて、対話形式で設計対象のチップのフロアプランを行う（特許文献１及び２参照。）。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかしながら、フロアプランを行うためには、設計対象のチップ全体のＲＴＬ記述データ及びライブラリを設計者が予め作成しておく必要があり、当該作成のための期間をさらに短縮することは困難である。また、設計者は経験に基づいてフロアプランを行うので、フロアプランのための期間を大幅に短縮することも困難である。このため、チップの設計期間を大幅に短縮することは難しかった。
【０００４】
本発明の目的は以上の問題点を解決し、チップの設計期間を従来技術に比較して短縮できる、フロアプランに用いるフロアプランデータを生成するフロアプランデータ生成装置及び方法を提供することにある。
【課題を解決するための手段】
【０００５】
第１の発明に係るフロアプランデータ生成装置は、所定のサイズより大きいセルサイズを有する第１のセルと、上記サイズ以下のセルサイズを有する第２のセルとを含む設計対象の回路のフロアプランに用いるフロアプランデータを生成して出力する制御手段を備えたフロアプランデータ生成装置において、
（ａ）上記回路全体の回路情報をレジスタトランスファレベルで記述したＲＴＬ（Register Transfer Level）記述データと、（ｂ）上記第１のセルの仕様データ及び上記第２のセルの仕様データを含む図形データである全体ライブラリと、（ｃ）上記第１のセルのみの回路情報をゲートレベルで記述した簡易ネットリストと、（ｄ）上記第１のセルのみの仕様データを含むセルリストとを予め格納する記憶手段を備え、
上記制御手段は、
上記セルリストを図形データである簡易ライブラリに変換し、
上記簡易ライブラリと上記簡易ネットリストとを用いて上記第１のセルの配置情報を含む仮フロアプランデータを生成し、
上記仮フロアプランデータの生成後に、上記ＲＴＬ記述データを、上記第１及び第２のセルの回路情報をゲートレベルで記述した全体ネットリストに論理合成し、
上記全体ネットリストと上記簡易ネットリストとに基づいて、上記簡易ネットリストを上記全体ネットリストに整合させるためのマッチングリストを生成し、
上記全体ライブラリと、上記全体ネットリストと、上記マッチングリストと、上記仮フロアプランデータとを、上記フロアプランデータとして出力することを特徴とする。
【０００６】
上記フロアプランデータ生成装置において、上記セルリストは、エクセル（登録商標）形式の表データであることを特徴とする。
【０００７】
第２の発明に係るフロアプランデータ生成方法は、所定のサイズより大きいセルサイズを有する第１のセルと、上記サイズ以下のセルサイズを有する第２のセルとを含む設計対象の回路のフロアプランに用いるフロアプランデータを生成して出力する制御手段を備えたフロアプランデータ生成装置のためのフロアプランデータ生成方法において、
上記フロアプランデータ生成装置は、（ａ）上記回路全体の回路情報をレジスタトランスファレベルで記述したＲＴＬ（Register Transfer Level）記述データと、（ｂ）上記第１のセルの仕様データ及び上記第２のセルの仕様データを含む図形データである全体ライブラリと、（ｃ）上記第１のセルのみの回路情報をゲートレベルで記述した簡易ネットリストと、（ｄ）上記第１のセルのみの仕様データを含むセルリストとを予め格納する記憶手段を備え、
上記フロアプランデータ生成方法は、
上記制御手段が、上記セルリストを図形データである簡易ライブラリに変換するステップと、
上記制御手段が、上記簡易ライブラリと上記簡易ネットリストとを用いて上記第１のセルの配置情報を含む仮フロアプランデータを生成するステップと、
上記制御手段が、上記仮フロアプランデータの生成後に、上記ＲＴＬ記述データを、上記第１及び第２のセルの回路情報をゲートレベルで記述した全体ネットリストに論理合成するステップと、
上記制御手段が、上記全体ネットリストと上記簡易ネットリストとに基づいて、上記簡易ネットリストを上記全体ネットリストに整合させるためのマッチングリストを生成するステップと、
上記制御手段が、上記全体ライブラリと、上記全体ネットリストと、上記マッチングリストと、上記仮フロアプランデータとを、上記フロアプランデータとして出力するステップとを含むことを特徴とする。
【０００８】
上記フロアプランデータ生成方法において、上記セルリストは、エクセル（登録商標）形式の表データであることを特徴とする。
【発明の効果】
【０００９】
本発明に係るフロアプランデータ生成装置及び方法によれば、全体ライブラリ及び全体ネットリストに加えて、マッチングリストと、仮フロアプランデータとをさらに出力するので、設計者が設計対象の回路全体のフロアプランを行うために必要とする時間を従来技術に比較して短縮でき、これにより、チップの設計期間を従来技術に比較して短縮できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係るフロアプランデータ生成装置であるパーソナルコンピュータ１０の構成を示すブロック図である。
【図２】図１のＣＰＵ１によって実行されるフロアプランデータ生成処理を示すフローチャートである。
【図３】図１のパーソナルコンピュータ１０によってフロアプランを行う設計対象のチップ１００の回路図である。
【図４】図３の回路のＲＴＬ記述データ４１の一例を示すブロック図である。
【図５】図３の回路の全体ライブラリ４２の図形データの、ディスプレイ５における表示例を示すブロック図である。
【図６】図３の回路の簡易ネットリスト４３の一例を示すブロック図である。
【図７】図３の回路のセルリスト４４の一例を示す表である。
【図８】図３のセルリスト４４に基づいて生成される簡易ライブラリの、ディスプレイ５における表示例を示すブロック図である。
【図９】図６の簡易ネットリスト４３と、図８の簡易ライブラリとに基づいて生成される仮フロアプランデータ４７の、ディスプレイ５における表示例を示すブロック図である。
【図１０】図４のＲＴＬ記述データ４１に基づいて生成される全体ネットリスト４５の一例を示すブロック図である。
【図１１】図１０の全体ネットリスト４５と、図６の簡易ネットリスト４３とに基づいて生成されるマッチングリスト４６の一例を示すブロック図である。
【図１２】図１０の全体ネットリスト４５と、図５の全体ライブラリ４２と、図１１のマッチングリスト４６と、図９の仮フロアプランデータ４７とを用いて図３の回路のフロアプランを行った結果の、ディスプレイ５における表示例を示すブロック図である。
【発明を実施するための形態】
【００１１】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の実施形態において、同様の構成要素については同一の符号を付している。
【００１２】
図１は、本発明の実施形態に係るフロアプランデータ生成装置であるパーソナルコンピュータ１０の構成を示すブロック図である。図１において、パーソナルコンピュータ１０は、ＣＰＵ（Central Processing Unit）１と、ＲＯＭ（Read Only Memory）２と、ＲＡＭ（Random Access Memory）３と、ハードディスクドライブ４と、ディスプレイ５と、マウス６と、キーボード７とを備えて構成される。ＣＰＵ１は、ＲＯＭ２、ＲＡＭ３、ハードディスクドライブ４、ディスプレイ５、マウス６及びキーボード７と接続されていてそれらを制御するほか、種々のソフトウェアの機能を実行する。また、ＲＯＭ２は、パーソナルコンピュータ１０の動作に必要であってＣＰＵ１によって実行される種々のソフトウェアのプログラムを予め格納する。また、ＲＡＭ３は、ＳＲＡＭ（Static RAM）、ＤＲＡＭ（Dynamic RAM）、ＳＤＲＡＭ（Synchronous DRAM）などで構成され、ＣＰＵ１のワーキングエリアとして使用されてプログラムの実行時に発生する一時的なデータを記憶する。さらに、ハードディスクドライブ４は、記録媒体を内蔵する記憶装置であり、詳細後述するように、ＲＴＬ記述データ４１と、全体ライブラリ４２と、簡易ネットリスト４３と、セルリスト４４と、全体ネットリスト４５と、マッチングリスト４６と、仮フロアプランデータ４７とを格納するために用いられる。ディスプレイ５は、液晶表示装置（ＬＣＤ（Liquid Crystal Display））又はＣＲＴ（Cathode Ray Tube）ディスプレイなどの表示装置であり、パーソナルコンピュータ１０の動作状態の表示及び、簡易ネットリスト４３の図形データの表示などを行う。マウス６及びキーボード７は、設計者がフロアプランを行うための指示コマンドなどを入力するためのものである。
【００１３】
詳細後述するように、本実施形態に係るフロアプランデータ生成装置であるパーソナルコンピュータ１０は、所定のサイズより大きいセルサイズを有する第１のセル（例えば、図３の入力端子ＩＯ１、ＩＯ２、ＩＯ３と、出力端子ＩＯ４と、Ａ／Ｄ変換器ＡＤＣ１、ＡＤＣ２、ＡＤＣ３と、Ｄ／Ａ変換器ＤＡＣである。）と、上記サイズ以下のセルサイズを有する第２のセル（例えば、図３のアンドゲートＡＮＤおと、インバータＩＮＶと、オアゲートＯＲである。）とを含む設計対象の回路（例えば、図３参照。）のフロアプランに用いるフロアプランデータを生成して出力するＣＰＵ１を備える。ここで、パーソナルコンピュータ１０は、（ａ）設計対象の回路全体の回路情報をレジスタトランスファレベルで記述したＲＴＬ記述データ４１と、（ｂ）第１のセルの仕様データ及び第２のセルの仕様データを含む図形データである全体ライブラリ４２と、（ｃ）第１のセルのみの回路情報をゲートレベルで記述した簡易ネットリスト４３と、（ｄ）第１のセルのみの仕様データを含むセルリスト４４とを予め格納するハードディスクドライブ４を備えて構成されたことを特徴としている。さらに、ＣＰＵ１は、セルリスト４４を図形データである簡易ライブラリに変換し、上記簡易ライブラリと簡易ネットリスト４３とを用いて第１のセルの配置情報を含む仮フロアプランデータ４７を生成し、仮フロアプランデータ４７の生成後に、ＲＴＬ記述データ４１を、第１及び第２のセルの回路情報をゲートレベルで記述した全体ネットリスト４５に論理合成し、全体ネットリスト４５と簡易ネットリスト４３とに基づいて、簡易ネットリスト４３を全体ネットリスト４５に整合させるためのマッチングリスト４６を生成し、全体ライブラリ４２と、全体ネットリスト４５と、マッチングリスト４６と、仮フロアプランデータ４７とを、フロアプランデータとして出力することを特徴としている。
【００１４】
以下、図３の回路を搭載するチップ１００のフロアプランを行う場合を例に挙げて、図１のパーソナルコンピュータ１０の動作を説明する。図３は、図１のパーソナルコンピュータ１０によってフロアプランを行う設計対象のチップ１００の回路図である。図３において、設計対象の回路は、入力端子ＩＯ１、ＩＯ２及びＩＯ３と、Ａ／Ｄ変換器ＡＤＣ１、ＡＤＣ２及びＡＤＣ３と、アンドゲートＡＮＤと、インバータＩＮＶと、オアゲートＯＲと、Ｄ／Ａ変換器ＤＡＣと、出力端子ＩＯ４とを備えて構成される。以下、設計対象のチップ１００の構成要素を、セルともいう。図３において、入力信号ＡＤＩ１は、チップ１００の周囲に設けられた入出力端子２０（図１２参照。）から、入力端子ＩＯ１を介してＡ／Ｄ変換器ＡＤＣ１の入力端子Ｔ１に出力され、デジタル信号Ｉ１に変換されて、Ａ／Ｄ変換器ＡＤＣ１の出力端子Ｔ２から、アンドゲートＡＮＤの入力端子Ｔ７に出力される。また、入力信号ＡＤＩ２は、チップ１００の周囲に設けられた入出力端子２０から、入力端子ＩＯ２を介してＡ／Ｄ変換器ＡＤＣ２の入力端子Ｔ３に出力され、デジタル信号Ｉ２に変換されて、Ａ／Ｄ変換器ＡＤＣ２の出力端子Ｔ４から、アンドゲートＡＮＤの入力端子Ｔ８に出力される。さらに、入力信号ＡＤＩ３は、チップ１００の周囲に設けられた入出力端子２０から、入力端子ＩＯ３を介してＡ／Ｄ変換器ＡＤＣ３の入力端子Ｔ５に出力され、デジタル信号Ｉ３に変換されて、Ａ／Ｄ変換器ＡＤＣ３の出力端子Ｔ６から、インバータＩＮＶの入力端子Ｔ１０に出力される。そして、アンドゲートＡＮＤからの出力信号ＡＯは、アンドゲートＡＮＤの出力端子Ｔ９からオアゲートＯＲの入力端子Ｔ１２に出力され、インバータＩＮＶからの出力信号Ｏ１は、インバータＩＮＶの出力端子Ｔ１１からオアゲートＯＲの入力端子Ｔ１３に出力される。オアゲートＯＲからの出力信号Ｏ２は、オアゲートＯＲの出力端子Ｔ１４からＤ／Ａ変換器ＤＡＣの入力端子Ｔ１５に出力され、出力信号ＤＯＵＴに変換された後に、Ｄ／Ａ変換器ＤＡＣの出力端子Ｔ１６及び出力端子ＩＯを介してチップ１００の周囲に設けられた入出力端子２０に出力される。
【００１５】
図１において、ＲＴＬ記述データ４１と、全体ライブラリ４２と、簡易ネットリスト４３と、セルリスト４４とは、設計者によって予め作成されてハードディスクドライブ４に格納されている。図４は、図３の回路のＲＴＬ記述データ４１の一例を示すブロック図であり、図５は、図３の回路の全体ライブラリ４２の図形データの、ディスプレイ５における表示例を示すブロック図であり、図６は、図３の回路の簡易ネットリスト４３の一例を示すブロック図であり、図７は、図３の回路のセルリスト４４の一例を示す表である。
【００１６】
図４に示すように、ＲＴＬ記述データ４１は、設計対象の回路全体の回路情報を所定のハードウエア記述言語を用いてレジスタトランスファレベルで記述したものである。ここで、ＲＴＬ記述データ４１における「回路情報」とは、回路における各信号の流れの情報である。ＲＴＬ記述データ４１設計では、回路の接続形態をフリップフロップなどのハードウェアレジスタとブール論理回路の間の信号の流れとして定義する。具体的には、図４において、「ｗｉｒｅ Ｏ２＝ＡＯ｜Ｏ１」は、入力信号ＡＯ及び入力信号Ｏ１に対して論理和演算を行い、出力信号Ｏ２として出力することを意味する。また、「Ｄ／Ａ＿ｘ Ｄ／Ａ１（ＤＯＵＴ，Ｏ２）」は、入力信号Ｏ２を出力信号ＤＯＵＴにＤ／Ａ変換して出力することを意味する。
【００１７】
また、図５に示すように、全体ライブラリ４２は、設計対象の回路を構成する全てのセルの仕様データを含む図形データである。具体的には、仕様データは、セルのセル名と、セルサイズと、セル種と、端子位置との各情報を含む。例えば、図５に示すように、全体ライブラリ４２内のＡ／Ｄ変換器ＡＤＣ１は、セル名「ＡＤＣ１」と、セル種「ａｎａｌｏｇ」と、セルサイズ（１５００μｍ×１０００μｍ）と、端子Ｔ１及びＴ２とともにディスプレイ５に表示される。
【００１８】
さらに、簡易ネットリスト４３は、設計対象の回路を構成するセルのうち、入出力端子、Ａ／Ｄ変換器、及びＤ／Ａ変換器などの所定のサイズより大きいセルサイズを有するセルの回路情報を、所定のハードウエア記述言語を用いてゲートレベルで記述したものである。ここで、簡易ネットリスト４３における「回路情報」は、回路を構成する各セルのセル名と端子名とを含む。図６において、図３の回路の簡易ネットリスト４３は、入力端子ＩＯ１、ＩＯ２及びＩＯ３と、Ａ／Ｄ変換器ＡＤＣ１、ＡＤＣ２及びＡＤＣ３と、Ｄ／Ａ変換器ＤＡＣと、出力端子ＩＯ４との各回路情報を含む。例えば、図６の簡易ネットリスト４３において、「ＩＮＳＴ＿Ａ Ａ／Ｄ１（Ｔ１，Ｔ２）」は、インスタンスＩＮＳＴ＿Ａにおいて、セル名Ａ／Ｄ１を有するセルが入力端子Ｔ１及び出力端子Ｔ２を有することを意味する。
【００１９】
また、セルリスト４４は、設計対象の回路を構成するセルのうち、入出力端子、Ａ／Ｄ変換器、及びＤ／Ａ変換器などの所定のサイズより大きいセルサイズを有するセルの仕様データを、Ｅｘｃｅｌｌ（エクセル（登録商標））形式の表データとして記述したものである。ここで、セルリスト４４に含まれる仕様データは、各セルのセル名と、セルサイズと、セル種とを含むが、各セルの端子情報を含まない。図７に示すように、図３の回路のセルリスト４４は、入力端子ＩＯ１、ＩＯ２及びＩＯ３と、Ａ／Ｄ変換器ＡＤＣ１、ＡＤＣ２及びＡＤＣ３と、Ｄ／Ａ変換器ＤＡＣと、出力端子ＩＯ４との各セル名と、各セルサイズと、各セル種とを含む。
【００２０】
図２は、図１のＣＰＵ１によって実行されるフロアプランデータ生成処理を示すフローチャートである。図１において、まず始めにステップＳ１において、ＣＰＵ１は、セルリスト４４を、所定のコンパイラを用いて図形データである簡易ライブラリに変換し、ディスプレイ５に表示する。図８は、図３のセルリスト４４に基づいて生成される簡易ライブラリの、ディスプレイ５における表示例を示すブロック図である。図８に示すように、簡易ライブラリ内のＡ／Ｄ変換器ＡＤＣ１は、セル名「ＡＤＣ１」と、セル種「ａｎａｌｏｇ（アナログ）」と、セルサイズ（１５００μｍ×１０００μｍである。）とともにディスプレイ５に表示される。
【００２１】
図２において、ステップＳ１に続いて、ステップＳ２において、簡易ライブラリ及び簡易ネットリスト４３を用いて、入力端子ＩＯ１、ＩＯ２、ＩＯ３及び出力端子ＩＯ４をチップ１００の端部に配置し、Ａ／Ｄ変換器ＡＤＣ１、ＡＤＣ２、ＡＤＣ３及びＤ／Ａ変換器ＤＡＣを入出力端子の近傍に配置し、かつチップ１００のサイズが所定のサイズ以下になるように、フロアプランを行って、仮フロアプランデータ４７を生成してハードディスクドライブ４に出力するとともに、ディスプレイ５に表示する。図９は、図６の簡易ネットリスト４３と、図８の簡易ライブラリとに基づいて生成される仮フロアプランデータ４７の、ディスプレイ５における表示例を示すブロック図である。図９に示すように、設計対象の回路を搭載するチップ１００の周囲には入出力端子２０が設けられる。入出力端子ＩＯ１、ＩＯ２、ＩＯ３及びＩＯ４は、チップ１００の４隅にそれぞれ配置され、Ａ／Ｄ変換器ＡＤＣ１、ＡＤＣ２及びＡＤＣ３は、入出力端子ＩＯ１、ＩＯ２、及びＩＯ３の近傍にそれぞれ配置され、Ｄ／Ａ変換器ＤＡＣは入出力端子ＩＯ４の近傍に配置されている。仮フロアプランデータ４７は、設計対象の回路を構成するセルのうち、入出力端子ＩＯ１、ＩＯ２、ＩＯ３及びＩＯ４、Ａ／Ｄ変換器ＡＤＣ１、ＡＤＣ２及びＡＤＣ３、及びＤ／Ａ変換器ＤＡＣなどの所定のサイズより大きいセルサイズを有するセルに対してフロアプランを行ったときの各セルの配置情報を含む。ここで、「配置情報」は、セルの位置情報を含む。
【００２２】
図２に戻り、ステップＳ２に引き続いて、ステップＳ３において、ＲＴＬ記述データ４１は、所定のコンパイラを用いて全体ネットリスト４５に論理合成される。ここで、「論理合成」とは、所定のハードウェア記述言語で書かれた回路動作仕様データ（例えば、ＲＴＬ記述データ４１である。）を、ゲートの接続形態で表現された論理回路（例えば、全体ネットリスト４５）に変換することを意味する。図１０は、図４のＲＴＬ記述データ４１に基づいて生成される全体ネットリスト４５の一例を示すブロック図である。さらに、図２のステップＳ４において、全体ネットリスト４５と簡易ネットリスト４３とに基づいて、マッチングリスト４６を生成する。ここで、マッチングリスト４６は、簡易ネットリスト４３を全体ネットリスト４５に整合させるためのリストであり、設計対象の回路に含まれる全てのセルと簡易ネットリスト４３に含まれるセルとの対応関係を示す。図１１は、図１０の全体ネットリスト４５と、図６の簡易ネットリスト４３とに基づいて生成されるマッチングリスト４６の一例を示すブロック図である。図１１に示すように、マッチングリスト４６は、全体ネットリスト４５におけるセル名と、簡易ネットリスト４３におけるセル名との対応関係を含む。ここで、マッチングリスト４６において、全体ネットリスト４５におけるセル名に対応するセルが簡易ネットリスト４３に存在しないときには、「なし」と記載される。
【００２３】
最後に、ステップＳ５において、全体ライブラリ４２をディスプレイ５に表示し、全体ネットリスト４５とマッチングリスト４６とをハードディスクドライブ４に出力し、フロアプランデータ生成処理を終了する。ＣＰＵ１は、設計者によって設計対象の回路全体のフロアプランが行われるときに、全体ライブラリ４２と、全体ネットリスト４５と、仮フロアプランデータ４７と、マッチングリスト４６とを、上記フロアプランに用いるフロアプランデータとして出力する。そして、設計者は、全体ライブラリ４２と、全体ネットリスト４５と、仮フロアプランデータ４７と、マッチングリスト４６とを用いて、フロアプランを行う。具体的には、設計者は、仮フロアプランデータ４７を初期値又は位置が固定されたセルの回路情報として用いる。図１２は、図１０の全体ネットリスト４５と、図５の全体ライブラリ４２と、図１１のマッチングリスト４６と、図９の仮フロアプランデータ４７とを用いて図３の回路のフロアプランを行った結果の、ディスプレイ５における表示例を示すブロック図である。
【００２４】
以上説明したように、本実施形態によれば、設計者は、従来技術に比較して、セルリスト４４及び簡易ネットリスト４３をさらに作成しておく必要があるが、セルリスト４４及び簡易ネットリスト４３は、設計対象の回路を構成するセルのうち所定のサイズより大きいセルサイズを有するセルの回路情報のみを含み、セルリスト４４は、エクセルを用いて比較的に容易に作成可能である。従って、設計者の負担を従来技術に比較して大きく増やすことなく仮フロアプランデータ４７を作成することができる。本実施形態によれば、設計者は仮フロアプランデータ４７を、回路全体のフロアプランにおける初期値又は位置が固定されたセルの回路情報として用いることができるので、仮フロアプランデータ４７を用いない場合に比較して、チップの設計期間を短縮できる。
【産業上の利用可能性】
【００２５】
以上説明したように、本発明に係るフロアプランデータ生成装置及び方法によれば、全体ライブラリ及び全体ネットリストに加えて、マッチングリストと、仮フロアプランデータとをさらに出力するので、設計者が設計対象の回路全体のフロアプランを行うために必要とする時間を従来技術に比較して短縮でき、これにより、チップの設計期間を従来技術に比較して短縮できる。
【符号の説明】
【００２６】
１…ＣＰＵ、
２…ＲＯＭ、
３…ＲＡＭ、
４…ハードディスクドライブ、
５…ディスプレイ、
６…マウス、
７…キーボード、
１０…パーソナルコンピュータ、
４１…ＲＴＬ記述データ、
４２…全体ライブラリ、
４３…簡易ネットリスト、
４４…セルリスト、
４５…全体ネットリスト、
４６…マッチングリスト、
４７…仮フロアプランデータ。
【先行技術文献】
【特許文献】
【００２７】
【特許文献１】特表２００４−５１３４３６号公報。
【特許文献２】特開平５−２１７６０号公報。
【特許請求の範囲】
【請求項１】
所定のサイズより大きいセルサイズを有する第１のセルと、上記サイズ以下のセルサイズを有する第２のセルとを含む設計対象の回路のフロアプランに用いるフロアプランデータを生成して出力する制御手段を備えたフロアプランデータ生成装置において、
（ａ）上記回路全体の回路情報をレジスタトランスファレベルで記述したＲＴＬ（Register Transfer Level）記述データと、（ｂ）上記第１のセルの仕様データ及び上記第２のセルの仕様データを含む図形データである全体ライブラリと、（ｃ）上記第１のセルのみの回路情報をゲートレベルで記述した簡易ネットリストと、（ｄ）上記第１のセルのみの仕様データを含むセルリストとを予め格納する記憶手段を備え、
上記制御手段は、
上記セルリストを図形データである簡易ライブラリに変換し、
上記簡易ライブラリと上記簡易ネットリストとを用いて上記第１のセルの配置情報を含む仮フロアプランデータを生成し、
上記仮フロアプランデータの生成後に、上記ＲＴＬ記述データを、上記第１及び第２のセルの回路情報をゲートレベルで記述した全体ネットリストに論理合成し、
上記全体ネットリストと上記簡易ネットリストとに基づいて、上記簡易ネットリストを上記全体ネットリストに整合させるためのマッチングリストを生成し、
上記全体ライブラリと、上記全体ネットリストと、上記マッチングリストと、上記仮フロアプランデータとを、上記フロアプランデータとして出力することを特徴とするフロアプランデータ生成装置。
【請求項２】
上記セルリストは、エクセル（登録商標）形式の表データであることを特徴とする請求項１記載のフロアプランデータ生成装置。
【請求項３】
所定のサイズより大きいセルサイズを有する第１のセルと、上記サイズ以下のセルサイズを有する第２のセルとを含む設計対象の回路のフロアプランに用いるフロアプランデータを生成して出力する制御手段を備えたフロアプランデータ生成装置のためのフロアプランデータ生成方法において、
上記フロアプランデータ生成装置は、（ａ）上記回路全体の回路情報をレジスタトランスファレベルで記述したＲＴＬ（Register Transfer Level）記述データと、（ｂ）上記第１のセルの仕様データ及び上記第２のセルの仕様データを含む図形データである全体ライブラリと、（ｃ）上記第１のセルのみの回路情報をゲートレベルで記述した簡易ネットリストと、（ｄ）上記第１のセルのみの仕様データを含むセルリストとを予め格納する記憶手段を備え、
上記フロアプランデータ生成方法は、
上記制御手段が、上記セルリストを図形データである簡易ライブラリに変換するステップと、
上記制御手段が、上記簡易ライブラリと上記簡易ネットリストとを用いて上記第１のセルの配置情報を含む仮フロアプランデータを生成するステップと、
上記制御手段が、上記仮フロアプランデータの生成後に、上記ＲＴＬ記述データを、上記第１及び第２のセルの回路情報をゲートレベルで記述した全体ネットリストに論理合成するステップと、
上記制御手段が、上記全体ネットリストと上記簡易ネットリストとに基づいて、上記簡易ネットリストを上記全体ネットリストに整合させるためのマッチングリストを生成するステップと、
上記制御手段が、上記全体ライブラリと、上記全体ネットリストと、上記マッチングリストと、上記仮フロアプランデータとを、上記フロアプランデータとして出力するステップとを含むことを特徴とするフロアプランデータ生成方法。
【請求項４】
上記セルリストは、エクセル（登録商標）形式の表データであることを特徴とする請求項３記載のフロアプランデータ生成方法。
【請求項１】
所定のサイズより大きいセルサイズを有する第１のセルと、上記サイズ以下のセルサイズを有する第２のセルとを含む設計対象の回路のフロアプランに用いるフロアプランデータを生成して出力する制御手段を備えたフロアプランデータ生成装置において、
（ａ）上記回路全体の回路情報をレジスタトランスファレベルで記述したＲＴＬ（Register Transfer Level）記述データと、（ｂ）上記第１のセルの仕様データ及び上記第２のセルの仕様データを含む図形データである全体ライブラリと、（ｃ）上記第１のセルのみの回路情報をゲートレベルで記述した簡易ネットリストと、（ｄ）上記第１のセルのみの仕様データを含むセルリストとを予め格納する記憶手段を備え、
上記制御手段は、
上記セルリストを図形データである簡易ライブラリに変換し、
上記簡易ライブラリと上記簡易ネットリストとを用いて上記第１のセルの配置情報を含む仮フロアプランデータを生成し、
上記仮フロアプランデータの生成後に、上記ＲＴＬ記述データを、上記第１及び第２のセルの回路情報をゲートレベルで記述した全体ネットリストに論理合成し、
上記全体ネットリストと上記簡易ネットリストとに基づいて、上記簡易ネットリストを上記全体ネットリストに整合させるためのマッチングリストを生成し、
上記全体ライブラリと、上記全体ネットリストと、上記マッチングリストと、上記仮フロアプランデータとを、上記フロアプランデータとして出力することを特徴とするフロアプランデータ生成装置。
【請求項２】
上記セルリストは、エクセル（登録商標）形式の表データであることを特徴とする請求項１記載のフロアプランデータ生成装置。
【請求項３】
所定のサイズより大きいセルサイズを有する第１のセルと、上記サイズ以下のセルサイズを有する第２のセルとを含む設計対象の回路のフロアプランに用いるフロアプランデータを生成して出力する制御手段を備えたフロアプランデータ生成装置のためのフロアプランデータ生成方法において、
上記フロアプランデータ生成装置は、（ａ）上記回路全体の回路情報をレジスタトランスファレベルで記述したＲＴＬ（Register Transfer Level）記述データと、（ｂ）上記第１のセルの仕様データ及び上記第２のセルの仕様データを含む図形データである全体ライブラリと、（ｃ）上記第１のセルのみの回路情報をゲートレベルで記述した簡易ネットリストと、（ｄ）上記第１のセルのみの仕様データを含むセルリストとを予め格納する記憶手段を備え、
上記フロアプランデータ生成方法は、
上記制御手段が、上記セルリストを図形データである簡易ライブラリに変換するステップと、
上記制御手段が、上記簡易ライブラリと上記簡易ネットリストとを用いて上記第１のセルの配置情報を含む仮フロアプランデータを生成するステップと、
上記制御手段が、上記仮フロアプランデータの生成後に、上記ＲＴＬ記述データを、上記第１及び第２のセルの回路情報をゲートレベルで記述した全体ネットリストに論理合成するステップと、
上記制御手段が、上記全体ネットリストと上記簡易ネットリストとに基づいて、上記簡易ネットリストを上記全体ネットリストに整合させるためのマッチングリストを生成するステップと、
上記制御手段が、上記全体ライブラリと、上記全体ネットリストと、上記マッチングリストと、上記仮フロアプランデータとを、上記フロアプランデータとして出力するステップとを含むことを特徴とするフロアプランデータ生成方法。
【請求項４】
上記セルリストは、エクセル（登録商標）形式の表データであることを特徴とする請求項３記載のフロアプランデータ生成方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１１−１９２１７２（Ｐ２０１１−１９２１７２Ａ）
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願番号】特願２０１０−５９５６０（Ｐ２０１０−５９５６０）
【出願日】平成２２年３月１６日（２０１０．３．１６）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願日】平成２２年３月１６日（２０１０．３．１６）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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