【課題】レイアウトデータの検証を行うＬＶＳ処理やＤＲＣ処理と、ＯＰＣ処理には、プログラムの実装に重複（冗長）な処理が存在する。そこで、これらの処理を、統合することも考えられる。しかし、そのような統合を実際に行えば、プログラムの変更が大規模になり、半導体設計装置のコストを上昇させてしまう。そのため、既存のリソースを有効活用しつつ、ＯＰＣ処理の処理スピードを向上させた半導体設計装置が、望まれる。
【解決手段】半導体設計装置は、半導体集積回路のレイアウトデータの検証を行うレイアウトデータ検証部と、レイアウトデータ検証部が生成するＯＰＣ処理用中間データを用いて、ＯＰＣ処理を行うＯＰＣ処理部と、を備えている。 （もっと読む）

【課題】 より簡易な設計手法で作製可能なテスト回路を提供する。
【解決手段】 テスト回路１００は、基板と、基板上に形成された配線部及び被試験デバイス部１０とを備える構成とする。テスト回路１００では、被試験デバイス本体のパターン形成面内における回転中心位置Ｏと複数の接続電極１３ａ〜１３ｄのそれぞれとを結ぶ直線Ｌ１の延在方向が、配線２１の延在方向に対して所定の角度で傾いている。さらに、被試験デバイス本体及び複数の接続電極１３ａ〜１３ｄをパターン形成面内で９０度回転させた際にも、複数の接続電極１３ａ〜１３ｄ及び複数の配線２１〜２４間の接続が維持されるような位置に複数の接続電極１３ａ〜１３ｄが配置される。 （もっと読む）

【課題】従来の設計支援装置により生成したインダクタは、周囲の回路の影響により特性ずれが生じる問題があった。
【解決手段】本発明の設計支援装置は、生成対象のインダクタに接続される接続対象回路領域の第１、第２の接続端子の位置情報を回路設計情報から生成されるフロアプラン結果から得て、インダクタを他の回路と接続する第３、第４の接続端子を、第１の接続端子と第３の接続端子との間及び第２の接続端子と第４の接続端子との間が最短の配線によって接続可能な位置に設定する端子位置設定部１０と、第３、第４の接続端子の位置を基準としてインダクタの配線パターンを生成し、当該配線パターンに基づきインダクタのレイアウト情報を生成するパターン生成部１３と、を有する。 （もっと読む）

【課題】タイミング検証におけるクロック系統の解析時間を短縮することのできるクロック経路抽出装置を提供する。
【解決手段】実施形態のクロック経路抽出装置１は、クロック経路探索部１１が、ＲＴＬ記述データ１００を解析し、指定されたモジュールのクロック端子からクロック生成起点までのクロック経路を探索し、クロック経路抽出部１２が、クロック制御情報２００にもとづいて無効クロック経路を除外し、有効クロック経路のみを抽出する。さらに、クロック系統図生成部１３が、クロック生成起点のクロック周波数情報３００にもとづいて、クロック周波数が同一である有効クロック経路を有する複数のモジュールを、クロック周波数ごとに１つのブロックに集約し、そのブロックおよびクロック生成起点をそれぞれ図形で表し、その図形間を１本のクロック線で結んだクロック系統図を生成する。 （もっと読む）

【課題】設計効率の向上を図ること。
【解決手段】設計支援装置１０は、既存の半導体集積回路に含まれる機能マクロの情報と、機能マクロ間の接続情報を含むアーキテクチャ情報が品種毎に管理されたデータベースから、作成する半導体集積回路に搭載する機能マクロを含む品種を検索する。そして、設計支援装置１０は、検索により得られた品種のアーキテクチャ情報を前記データベースから抽出し、作成する半導体集積回路のアーキテクチャ情報と、抽出した前記品種のアーキテクチャ情報を比較し、設計する半導体集積回路のアーキテクチャ情報に類似するアーキテクチャ情報の品種を抽出する。 （もっと読む）

【課題】配線の効率化を図ること。
【解決手段】設計支援装置１は、表示部２に接続されており、記憶部１ａと、選択部１ｂと、配置部１ｃと、判断部１ｄと、配線部１ｅと、確定部１ｆとを有している。記憶部１ａは、回路の論理接続情報と配置対象のセルのセル情報を記憶する。選択部１ｂは、記憶部１ａに記憶されたセル情報のうち、配置対象のセルのセル情報を選択する。配置部１ｃは、入力された座標に基づき、選択されたセル情報のセルの仮の配置を行う。判断部１ｄは、配線モードであるか否かを判断する。配線部１ｅは、判断部１ｄが配線モードであると判断した場合、仮の配置がされたセルに接続する配線について仮の配線を行う。確定部１ｆは、セルの配置位置の確定に基づいて、配線されたセルの仮の配線の配置位置を確定する。 （もっと読む）

【課題】多入力セルにおいて同時スイッチングが発生している可能性の有無を高速に判定し、同時スイッチングを考慮した遅延要因の解析を高精度かつ高速に行なえるようにする。
【解決手段】遅延試験時に信号が伝播した活性化パスが複数存在する場合、抽出部１１により２以上の活性化パスが入力されている多入力セルが抽出される。抽出された多入力セルについて、判定部１２により、２以上の活性化パスにおける各信号の多入力セルへの入力タイミングに基づき、多入力セルにおいて同時スイッチングが発生している可能性の有無が判定される。そして、解析部１３により、判定部１２による判定結果および遅延試験の結果に基づき、同時スイッチングの発生状況が遅延要因の一つとして解析される。 （もっと読む）

【課題】チップの設計期間を短縮する。
【解決手段】ＣＰＵ１は、設計対象の回路を構成するセルのうち、所定のサイズより大きいセルサイズを有するセルのみの回路情報をゲートレベルで記述した簡易ネットリスト４３と、所定のサイズより大きいセルサイズを有するセルのみの仕様データを含むセルリスト４４とを用いてフロアプランを行い、仮フロアプランデータ４７を生成する。ＣＰＵ１は、ユーザによって回路全体のフロアプランが行われるときに、回路を構成するセルの仕様データである全体ライブラリ４２と、回路を構成するセルの回路情報をゲートレベルで記述した全体ネットリスト４５と、仮フロアプランデータ４７と、簡易ネットリスト４３を全体ネットリスト４５に整合させるためのセルリスト４４とを出力する。 （もっと読む）

【課題】 ソース領域側だけに不活性イオン注入領域が形成される非対称型ＳＯＩ電界効果トランジスタを容易に実現する半導体装置の製造方法を提供する。
【解決手段】 イオン注入前にトランジスタが形成される半導体層のゲート電極について対称構造をなす２つの電極のいずれか一方をソース又はドレインとして指定する電極指定データを予め保持する設計工程と、電極指定データに応じてソース領域側だけのイオン注入を可能にするためのイオン注入用マスクを製作するマスク製作工程と、対称をなす２つの電極を有する半導体層表面にフォトレジストを塗布しイオン注入用マスクを用いて露光してフォトレジストの少なくともソース領域に対応する部分を除去するレジスト形成工程と、レジスト形成工程の実行後、イオン注入用マスクに対応して残されたフォトレジストを有する半導体層表面からイオンを注入する工程と、を備える。 （もっと読む）

Ｔ−コイル回路網を備える回路設計を生成する方法の１つの実施形態は、インダクタのインダクタンスおよびＴ−コイル回路網の寄生ブリッジ容量を決定するステップ（３０５−３４０）を含み得る。寄生ブリッジ容量は、Ｔ−コイル回路網の出力に結合された負荷の寄生容量に依存する負荷容量基準と比較され得る（３４５，３５５）。Ｔ−コイル回路網の出力に結合された回路設計の静電放電（ＥＳＤ）保護の量、または、Ｔ−コイル回路網のインダクタのパラメータが、寄生ブリッジ容量と負荷容量基準との比較に従って、選択的に調整され得る（３５０，３６０）。インダクタのインダクタンスと、静電放電保護の量と、インダクタの巻線の幅とを特定可能な回路設計が出力され得る（３６５）。
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【課題】レイアウトデータのシールドについて精度良く検証する検証装置を提供すること。
【解決手段】検証装置は、レイアウトデータ３０の被シールド配線パターンに対して検索領域を設定する。検証装置は、検証領域において、被シールド配線パターン、シールド配線パターン及びその他配線パターンを除く領域に複数の矩形領域を設定する。検証装置は、複数の矩形領域のうち被シールド配線パターンに接触する矩形領域を基にして、矩形領域を合成して合成領域を生成する。検証装置は、合成領域と接触するシールド配線パターン及びその他の配線パターンの情報に基づいて、抽出結果データＤｅを生成する。検証装置は、生成した抽出結果データＤｅ及び制御カード２１に基づいて、レイアウトデータ３０のシールドが正常に行われているかを判定する。 （もっと読む）

【課題】設計支援装置、設計支援方法及び設計支援プログラムにおいて、ＬＳＩの配線の解析及び設計変更を容易に行うことを目的とする。
【解決手段】半導体装置の物理設計を行う設計支援装置において、表示装置と、配線を前記表示装置に表示する際に、各配線の消費電力に関する要素に基づく強調表示と、各配線の設計変更の難易度に関する要素に基づく強調表示の少なくとも一方を前記表示装置に表示させる演算処理装置を備えるようにする。 （もっと読む）

【課題】クロックゲーティング回路の配置位置に依存しない適切なクロックパスを配線し、クロックスキューの調整の容易化を図ること。
【解決手段】設計支援装置４００は、第１のレイアウトデータ２００の中から選択されたクロックゲーティング回路の出力先ＦＦを特定部４０１により特定し、クロックゲーティング回路が削除されてクロックツリーが構築された第２のレイアウトデータ４１０を取得部４０２により取得し、第２のレイアウトデータ４１０内の特定されたＦＦごとに、ＦＦの出力元のクロックバッファを探索部４０５により探索し、特定されたＦＦの中から探索されたクロックバッファごとに出力先ＦＦ群を選択部４０６により選択し、ＦＦ群ごとにクロックバッファの配置位置情報を出力部４０７により出力する。 （もっと読む）

【課題】総和電流と瞬時電流とを共に低減可能な半導体集積回路の設計装置および半導体集積回路の設計方法を提供する。
【解決手段】半導体集積回路の設計装置は、配置部１と、タイミング解析部２と、クロックライン配線部３と、ロジック配線部４と、ライブラリ５と、設定値取得部６とを備えている。タイミング解析部２が、各フリップフロップＦ０〜Ｆｎのタイミングウィンドウを算出し、タイミングウィンドウに基づいて各フリップフロップＦ０〜Ｆｎを駆動するクロックの遅延時間を適切に設定するため、半導体集積回路の総和電流および瞬時電流の少なくとも一方を必要に応じて低減できる。また、ユーザの設定に応じて、総和電流または瞬時電流のいずれかを特に優先して低減させることも可能である。 （もっと読む）

【課題】タイミング検証における収束時間を短くしてレイアウト設計の効率化を図る。
【解決手段】ハードマクロとハードマクロを跨ぐ通過用配線とを含み、ハードマクロ内に含まれる複数の交点セル配置領域に関し、通過用配線が交点セル配置領域間を繋ぐ第１の配線と交点セル配置領域内を第１の配線に接続可能となるように繋ぐ第２の配線とを含んで構成される半導体集積回路装置における設計方法である。この設計方法は、全ての交点セル配置領域に関して第１の配線のみを配線した場合（図７のステップＳ２３）のハードマクロにおける第１のタイミング検証を行うステップ（図７のＳ２５）と、全ての交点セル配置領域に関して第２の配線を第１の配線に最大限接続するようにさらに配線した場合（図７のステップＳ２６）のハードマクロにおける第２のタイミング検証を行うステップ（図７のＳ２７）と、を含む。 （もっと読む）

【課題】基本セルから変更セルに置き換える場合、変更セルの周囲のセルや配線も考慮して半導体集積回路を設計すること。
【解決手段】本発明では、基本セルを表すデータ、及び、基本セルとは論理が異なるセル群を表すデータを生成する（Ｓ１１）。ここで、セル群の外形及び配線パターンの位置は、基本セルの外形及び配線パターンの位置と同一である。基本セルの配線パターン、及び、セル群の配線パターンは、通過配線を禁止する領域（ＯＢＳ；Ｏｂｓｔｒｕｃｔｉｏｎ）を表す通過配線禁止部を含んでいる。設計変更が行われるときに、前記基本セルは、セル群のうちの、設計変更に対応する変更セルに置き換えられる。次に、基本セルを表すデータ、及び、セル群を表すデータをライブラリ２０に格納する（Ｓ１２）。 （もっと読む）

【課題】シミュレーション結果に基づいて不良部分を検出する手法を用いた場合であっても、端子の位置を固定したまま配置配線データの修正を可能とする。
【解決手段】プリミティブセル群と前記プリミティブセル群に接続される接続配線との位置を示す配置配線データに基づいて、マスクに描かれるマスクパターンを示すマスクデータを取得し、前記マスクデータに基づいて前記マスクパターンの位置を検証し、エラー部分を検出する検証手段と、前記エラー部分に基づいて修正ヒント情報を生成し、前記配置配線データを修正する配置配線手段に対して前記修正ヒント情報を通知する修正ヒント作成手段とを具備し、前記修正ヒント作成手段は、前記プリミティブセル群に含まれる端子群の位置を示す端子情報を取得し、前記端子情報に基づいて、前記端子の位置が前記配置配線手段により変更されないように、前記修正ヒント情報を生成する。 （もっと読む）

【課題】パッド律則とコア律則を意識しないレイアウト設計を容易に実現し、半導体集積回路の面積の縮小化とコストの低減化を図ること。
【解決手段】レイアウト設計装置３００は、設計対象回路の回路情報の入力を入力部３０１により受け付け、入力された回路情報に含まれているコアの領域が確保された設計対象回路のレイアウト情報を生成部３０２が生成する。生成されたレイアウト情報上のコアの領域以外の領域に、回路情報に含まれているＩ／Ｏ回路をレイアウト部３０３により配置および配線する。回路情報に含まれているパッドの配置可能領域を決定部３０８により作成したレイアウト情報上に決定する。必要配置数分のパッドの総面積が配置可能領域の面積を超えない最大の大きさに、パッドの面積を最適化部３０９により最適化する。最適化されたパッドを配置部３１０により配置可能領域に配置する。 （もっと読む）

【課題】限られた大きさの配線領域であっても、当該配線領域の形状とパッド位置との関係を考慮することで、当該配線領域に対する配線パターンの自動生成を良好に行えるようにする。
【解決手段】配線パターンを自動生成に必要な情報を取得する情報取得手段４ａと、前記情報取得手段４ａが取得した各情報を基に、接続対応関係にあるパッド同士の位置関係によって、前記各パッドを複数のパッド群にグループ分けするグループ分け手段４ｂと、前記グループ分け手段４ｂがグループ分けした複数のパッド群についての処理優先順を決定する優先順決定手段４ｃと、前記優先順決定手段４ｃが決定した処理優先順に従いつつ、前記パッド群毎に個別に、当該パッド群で接続対応関係にあるパッド同士の間を導通させる配線のレイアウトパターンを決定する配線処理手段４ｄと、を備えて配線パターン生成装置を構成する。 （もっと読む）

【課題】配線のレイアウトパターンを決定する際の処理モードを適宜選択し得るようにして、配線パターンの自動生成を良好に行えるようにする。
【解決手段】配線パターンを自動生成に必要な情報を取得する情報取得手段４ａと、前記情報取得手段４ａが取得した各情報に基づき、接続対応関係にあるパッド同士の間を導通させる配線のレイアウトパターンを決定するとともに、当該レイアウトパターンの決定を予め規定された互いに異なる複数の処理モードのいずれかに対応して行う配線処理手段４ｂと、前記配線処理手段４ｂが対応する処理モードを選択し、その選択結果を前記配線処理手段４ｂに指示するモード選択手段４ｃと、を備えて配線パターン生成装置を構成する。 （もっと読む）