半導体装置の設計支援装置、設計支援プログラム及びレイアウト情報生成方法
【課題】従来の設計支援装置により生成したインダクタは、周囲の回路の影響により特性ずれが生じる問題があった。
【解決手段】本発明の設計支援装置は、生成対象のインダクタに接続される接続対象回路領域の第１、第２の接続端子の位置情報を回路設計情報から生成されるフロアプラン結果から得て、インダクタを他の回路と接続する第３、第４の接続端子を、第１の接続端子と第３の接続端子との間及び第２の接続端子と第４の接続端子との間が最短の配線によって接続可能な位置に設定する端子位置設定部１０と、第３、第４の接続端子の位置を基準としてインダクタの配線パターンを生成し、当該配線パターンに基づきインダクタのレイアウト情報を生成するパターン生成部１３と、を有する。
【解決手段】本発明の設計支援装置は、生成対象のインダクタに接続される接続対象回路領域の第１、第２の接続端子の位置情報を回路設計情報から生成されるフロアプラン結果から得て、インダクタを他の回路と接続する第３、第４の接続端子を、第１の接続端子と第３の接続端子との間及び第２の接続端子と第４の接続端子との間が最短の配線によって接続可能な位置に設定する端子位置設定部１０と、第３、第４の接続端子の位置を基準としてインダクタの配線パターンを生成し、当該配線パターンに基づきインダクタのレイアウト情報を生成するパターン生成部１３と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の設計支援装置、設計支援プログラム及びレイアウト情報生成方法に関し、特にインダクタを含む半導体装置の設計支援装置、設計支援プログラム及びレイアウト情報生成方法に関する。
【背景技術】
【０００２】
ＲＦ（Radio Frequency）回路では、インダクタを用いる。近年、このインダクタをＲＦ回路と同一の半導体基板上に形成することが行われている。このインダクタは、スパイラル形状に配線パターンを形成することで形成されるため、スパイラルインダクタとも呼ばれる。そこで、インダクタのレイアウト情報を生成するインダクタ合成システムについての技術が特許文献１に開示されている。
【０００３】
特許文献１では、入力データに応じて目標特性条件を満足するインダクタのレイアウトパターン及び作成したインダクタのシミュレーションモデルを生成する。そこで、特許文献１に記載のインダクタ合成システムの動作を示すフローチャートを図１２に示す。図１２に示すように、特許文献１のインダクタ合成システムでは、まず、目標特性情報１００、幾何学的制約条件１０２、プロセス設計基準１０４を入力データとしてインダクタのレイアウトパターンを決定し、当該インダクタのシミュレーションモデルを作成する（１０６）。続いて、作成されたシミュレーションモデルに基づきシミュレーションを行い、作成したインダクタのレイアウトパターンの特性をシミュレーションにより算出する（１０８）。続いて、シミュレーションにより算出された特性が目標特性条件を満足しているか否かを判断する（１１０）。
【０００４】
そして、インダクタの特性が目標特性条件を満足していなければ、インダクタを生成するためのパラメータを設定する（１１２）。そして、処理１１２において作成されたパラメータに基づきインダクタのレイアウトパターンの候補を作成する（１１４）。その後、再度処理１０６、１０８、１１０の処理を行う。一方、インダクタの特性が目標特性条件を満足していれば、当該インダクタのレイアウトパターン及びそのシミュレーションモデルをユーザーインタフェースに出力する（１１６）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２０１０／００８８６５７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
このようなインダクタを内蔵したＲＦ回路は、インダクタを配置したレイアウトパターンを作成した後にバックアノテーション又は試作品評価等の特性検証工程を行うことでインダクタに接続される回路等の周囲影響を考慮した特性の最終的な確認が行われる。
【０００７】
特許文献１に記載のインダクタ合成システムを用いて生成されるインダクタは、単体での特性では目標特性条件を満たすことができる。しかし、特許文献１に記載のインダクタ合成システムでは、インダクタの特性評価に周囲影響を考慮していないため、インダクタに後の工程で追加された配線等の寄生成分が影響し、上記バックアノテーション又は試作品評価等でインダクタの特性が十分に目標特性条件を満たせない問題が発生する。
【０００８】
この問題について、さらに詳しく説明する。そこで、図１３、図１４に特許文献１に記載のインダクタ合成システムにおいて生じる問題を説明するために発明者が考えた図を示す。図１３は、特許文献１に記載のインダクタ合成システムにより生成されるインダクタのレイアウトパターンの一例である。また、図１４は、図１３に示したインダクタをインダクタに接続される回路を含む回路領域と共に配置した場合のレイアウトパターンの一例である。
【０００９】
図１３に示すように、インダクタのレイアウトパターンは、インダクタの最大サイズ２００の内側に巻線部サイズ２０１が規定される。そして、巻線パターン２０２によりインダクタが形成される。また、巻線パターン２０２に対して引き出し配線パターン２０３が形成され、引き出し配線パターン２０３と巻線パターン２０２とはスルーホール部２０６により接続される。さらに、巻線パターン２０２の一端に接続端子２０４が形成され、引き出し配線パターン２０３の一端に接続端子２０５が形成される。ここで、接続端子２０４、２０５は、インダクタの最大サイズ２００に沿って任意の位置に配置される。特許文献１のインダクタ合成システムでは、このインダクタのレイアウトパターンの特性が目標特性条件を満足するように合成処理を行う。
【００１０】
そして、図１４に示すように、図１３に示したインダクタのレイアウトパターンは、インダクタに接続される回路を含む回路領域２１０の接続端子２１１、２１２と接続される。ここで、図１４に示す例では、接続端子２１１と接続端子２０４が接続配線２１３により接続され、接続端子２１２と接続端子２０５が接続配線２１４により接続される。
【００１１】
バックアノテーション等の特性検証工程では、接続配線２１３、２１４を含めた特性確認が行われる。しかし、接続配線２１３、２１４は寄生成分（例えば、抵抗、容量、インダクタ）を有しており、この寄生成分によりインダクタの実際の特性と、特許文献１のインダクタ合成システムのシミュレーションで算出された特性と、の間にずれが生じる。
【００１２】
つまり、特許文献１に記載のインダクタ合成システムを用いてインダクタのレイアウトパターンを生成しても、上記特性のずれに起因した戻り工程の問題が生じる。このような問題が発生した場合、多くの工程をさかのぼって再設計しなければならず開発期間が長くなるため大きな問題となる。
【課題を解決するための手段】
【００１３】
本発明にかかる半導体装置の設計支援装置の一態様は、生成対象のインダクタに接続される接続対象回路領域の第１、第２の接続端子の位置情報を回路設計情報から生成されるフロアプラン結果から得て、前記インダクタを他の回路と接続する第３、第４の接続端子を、前記第１の接続端子と前記第３の接続端子との間及び前記第２の接続端子と前記第４の接続端子との間が最短の配線によって接続可能な位置に設定する端子位置設定部と、前記第３、第４の接続端子の位置を基準として前記インダクタの配線パターンを生成し、当該配線パターンに基づき前記インダクタのレイアウト情報を生成するパターン生成部と、を有する。
【００１４】
本発明にかかる半導体装置の設計支援プログラムの一態様は、記憶部と演算部とを有する演算装置において実行される半導体装置の設計支援プログラムであって、回路設計情報から生成されたフロアプラン結果を前記記憶部から読み出し、生成対象のインダクタに接続される接続対象回路領域の第１、第２の接続端子の位置情報を前記フロアプラン結果から得て、前記インダクタを他の回路と接続する第３、第４の接続端子を、前記第１の接続端子と前記第３の接続端子との間及び前記第２の接続端子と前記第４の接続端子との間が最短の配線によって接続可能な位置に設定し、前記第３、第４の接続端子の位置を基準として前記インダクタの配線パターンを生成し、前記配線パターンに基づき前記インダクタのレイアウト情報を生成する。
【００１５】
本発明にかかる半導体装置のレイアウト情報生成方法は、インダクタのレイアウト情報を、前記インダクタと接続される接続対象回路の第１、第２の接続端子の位置に応じて生成する半導体装置のレイアウト情報生成方法であって、回路設計情報から生成されたフロアプラン結果から生成対象のインダクタに接続される接続対象回路領域の第１、第２の接続端子の位置情報を得て、前記インダクタを他の回路と接続する第３、第４の接続端子を、前記第１の接続端子と前記第３の接続端子との間及び前記第２の接続端子と前記第４の接続端子との間が最短の配線によって接続可能な位置に設定し、前記第３、第４の接続端子の位置を基準として前記インダクタの配線パターンを生成し、前記配線パターンに基づき前記インダクタのレイアウト情報を生成する。
【００１６】
本発明にかかる半導体装置の設計支援装置、設計支援プログラム及びレイアウト情報生成方法によれば、接続対象回路とインダクタとが最短の配線で接続されるため、生成したインダクタと実際のインダクタとの特性ずれを少なくすることができる。
【発明の効果】
【００１７】
本発明にかかる半導体装置の設計支援装置、設計支援プログラム及びレイアウト情報生成方法によれば、生成したインダクタと実際のインダクタとの特性ずれを少なくし戻り工程を少なくすることができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態１にかかる設計支援装置のブロック図である。
【図２】実施の形態１にかかる設計支援装置の動作を示すフローチャートである。
【図３】図２で示したフローチャートのステップＳ５ｂの処理の詳細な動作を示すフローチャートである。
【図４】図２で示したフローチャートのステップＳ７の処理の詳細な動作を示すフローチャートである。
【図５】実施の形態１にかかる設計支援装置で生成されたインダクタを含む半導体装置のレイアウトパターンを示す概略図である。
【図６】実施の形態２にかかる設計支援装置で処理を説明するための半導体装置のレイアウトパターンの一例を示す概略図である。
【図７】実施の形態２にかかる設計支援装置のブロック図である。
【図８】実施の形態２にかかる設計支援装置の動作を示すフローチャートである。
【図９】図８で示したフローチャートのステップＳ４１の処理の詳細な動作を示すフローチャートである。
【図１０】図８で示したフローチャートのステップＳ４２の処理の詳細な動作を示すフローチャートである。
【図１１】実施の形態２にかかる設計支援装置により生成されたインダクタを含む半導体装置のレイアウトパターンを示す概略図である。
【図１２】特許文献１に記載のインダクタ合成システムの動作を示すフローチャートである。
【図１３】特許文献１に記載のインダクタ合成システムの課題を説明するためのインダクタのレイアウトパターンの概略図である。
【図１４】特許文献１に記載のインダクタ合成システムの課題を説明するための半導体装置のレイアウトパターンの概略図である。
【発明を実施するための形態】
【００１９】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。本発明にかかる設計支援装置は、専用の装置として実現できる。また、本発明にかかる設計支援装置は、コンピュータ等の演算器で設計支援プログラムを実行することでも実現できる。以下の説明では、本発明の構成及び動作を明確にするために専用装置として設計支援装置を構成した場合について説明する。設計支援プログラムにより設計支援装置の機能を実現するためには、設計支援プログラムにより以下で説明する設計支援装置の各ブロックの処理を行うようにすればよい。
【００２０】
実施の形態１にかかる設計支援装置のブロック図を図１に示す。図１に示すように、実施の形態１にかかる設計支援装置は、演算部１と、記憶部２とを有する。演算部１は、設計支援プログラムにより設計支援装置を実現する場合は、例えば、コンピュータのＣＰＵ（Central Processer Unit）等である。
【００２１】
演算部１は、端子位置設定部１０、パターン生成部１３、接続配線生成部１４、シミュレーションモデル生成部１５、シミュレーション実行部１６、制御部１７を有する。実施の形態１にかかる設計支援装置では、端子位置設定部１０とパターン生成部１３とにより後工程での特性ずれが少ないインダクタのレイアウト情報を生成することができる。演算部１は、端子位置設定部１０とパターン生成部１３とに加えて、接続配線生成部１４、シミュレーションモデル生成部１５、シミュレーション実行部１６、制御部１７を有することで、より精度の高い（後工程での特性ずれがさらに少ない）インダクタのレイアウト情報を生成することが可能である。
【００２２】
記憶部２は、例えば、ハードディスク、フラッシュメモリ等の記憶装置であって、演算部１が用いる情報を格納する。実施の形態１にかかる設計支援装置では、記憶部２に周囲影響制約条件２１、目標特性条件２２、幾何学的制約条件２３、プロセス設計基準２４、インダクタレイアウト情報２５が格納される。
【００２３】
周囲影響制約条件２１は、回路設計情報から生成されるフロアプラン結果のデータである。このフロアプラン結果には、レイアウト情報の生成対象であるインダクタの配置位置、インダクタに接続される回路を含む接続対象回路領域の領域情報（位置、大きさ、端子情報）が含まれる。目標特性条件２２は、インダクタの特性の目標値が規定されるデータである。目標値としては、例えば、インダクタンス値、Ｑ値、動作周波数、目標値それぞれの許容誤差等が規定される。幾何学的制約条件２３は、インダクタの形状に関する制約条件が規定されるデータである。形状に関する制約条件としては、例えば、インダクタの最大サイズ、巻線部のサイズ、シールドパターンの有無、巻線方向等が規定される。プロセス設計基準２４は、半導体装置を製造する製造プロセスにより決まる制約条件を規定するデータである。製造プロセスに関する制約条件では、例えば、配線の最小線幅、最小配線間距離等が規定される。インダクタレイアウト情報２５は、演算部１において生成されるインダクタのレイアウト情報である。
【００２４】
続いて、演算部１についてさらに詳細に説明する。端子位置設定部１０は、生成対象のインダクタに接続される回路を含む接続対象回路領域の第１、第２の接続端子の位置情報を周囲影響制約条件２１（例えば、フロアプラン結果）から得て、インダクタを前後回路と接続する第３、第４の接続端子を、第１の接続端子と第３の接続端子との間及び第２の接続端子と第４の接続端子との間が最短の配線によって接続可能な位置に設定する。
【００２５】
実施の形態１にかかる端子位置設定部１０では、幾何学的制約条件に基づきインダクタの第３、第４の接続端子の位置を設定し、その後、フロアプラン結果に基づき第３、第４の接続端子の位置を補正することで、上記処理を実現する。そこで、端子位置設定部１０は、生成パラメータ設定部１１と、生成パラメータ補正部１２とを有する。生成パラメータ設定部１１は、幾何学的制約条件２３を読み込み、幾何学的制約条件２３に基づき第３、第４の接続端子を予め設定された初期位置に配置する。また、生成パラメータ設定部１１は、インダクタを構成する配線パターンに関する座標情報を生成する。さらに、本実施の形態では、生成パラメータ設定部１１において接続配線パターンの座標情報（接続配線生成パラメータ）を生成する。
【００２６】
生成パラメータ補正部１２は、フロアプラン結果から接続対象回路領域に設けられる第１、第２の接続端子の位置情報を得て、第１、第２の接続端子の位置情報に基づきインダクタの第３、第４の接続端子の位置を前記初期位置からずらす。実施の形態１では、生成パラメータ補正部１２は、インダクタの第３、第４の接続端子のＸ座標とＹ座標との少なくとも一方を接続対象回路領域の第１、第２の接続端子のＸ座標とＹ座標とのいずれか一方と一致させる。また、実施の形態１では、生成パラメータ補正部１２は、第３、第４の接続端子の位置に応じてインダクタを構成する配線パターンに関する座標情報を補正する。なお、パラメータの補正方法は、ツールの仕様、配線パターンの延在方向の自由度（例えば、配線の延在方向がＸ方向（横方向）とＹ方向（縦方向）に制限されるか、斜め方向を許容するのか）に応じて様々な方法を用いることができる。
【００２７】
パターン生成部１３は、第３、第４の接続端子の位置を基準としてインダクタの配線パターンを生成し、当該配線パターンに基づきインダクタのレイアウト情報を生成する。より具体的には、パターン生成部１３は、第３、第４の接続端子の位置の情報とインダクタを構成する配線パターンの座標情報と、に基づき具体的は配線パターンを生成する。なお、パターン生成部１３、配線パターンを生成するために、目標特性条件２２、幾何学的制約条件２３及びプロセス設計基準２４を用いる。
【００２８】
接続配線生成部１４は、第１の接続端子と第３の接続端子とを接続する第１の接続配線のレイアウト情報と、第２の接続端子と第４の接続端子とを接続する第２の接続配線のレイアウト情報と、を生成する。なお、実施の形態１では、生成パラメータ設定部１１において接続配線パターンの座標情報（接続配線生成パラメータ）を生成しているため、接続配線生成部１４は、当該接続配線生成パラメータを補正した後に接続配線パターンを生成する。
【００２９】
シミュレーションモデル生成部１５は、インダクタのレイアウト情報と、第１の接続配線のレイアウト情報と、第２の接続配線のレイアウト情報と、に基づき第１、第２の接続配線の特性情報を含むインダクタのシミュレーションモデルを生成する。より具体的には、シミュレーションモデル生成部１５は、例えば、各レイアウト情報に対してＬＰＥ（Layout Parasitic Extract）等のレイアウト寄生パラメータ抽出方法を用いてシミュレーションモデルを生成する。なお、シミュレーションモデルの生成には、電磁解析ツール、インダクタと接続配線を含む等価回路モデルを生成する方法等の様々な方法を用いることができる。
【００３０】
シミュレーション実行部１６は、シミュレーションモデルに基づきインダクタの予測特性を算出する。このシミュレーションは、シミュレーションモデル生成部１５が生成するシミュレーションモデルを扱うことができるシミュレーションツールを用いて行われる。シミュレーションツールは、例えば、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）を用いることができる。
【００３１】
制御部１７は、シミュレーション実行部１６が算出した予測特性が目標特性条件２２の範囲内にない場合にインダクタのレイアウト情報の再生成処理の開始を端子位置設定部１０に指示する。なお、実施の形態１では、制御部１７により自動的に繰り返し処理が行われる構成としたが、繰り返し処理は、設計支援装置の表示画面上に表示された結果に基づき利用者が指示してもよい。この場合、制御部１７は不要になる。
【００３２】
続いて、実施の形態１にかかる設計支援装置の動作について説明する。以下の説明では、接続対象回路領域に含まれるインダクタに接続される回路を前後回路と称し、第１、第２の接続端子は前後回路に設けられるものとする。図２に、実施の形態１にかかる設計支援装置の動作を示すフローチャートを示す。
【００３３】
図２に示すように、設計支援装置では、処理が開始されると、演算部１がステップＳ１〜Ｓ４においてインダクタ生成処理に用いる情報を記憶部２から読み込む。具体的には、ステップＳ１では、周囲影響制約条件（例えば、フロアプラン結果）２１を読み込む。ステップＳ２では、目標特性条件２２を読み込む。ステップＳ３では、幾何学的制約条件２３を読み込む。ステップＳ４では、プロセス設計基準２４を読み込む。
【００３４】
次いで、設計支援装置では、端子位置設定部１０により端子位置設定処理が行われる（ステップＳ５）。端子位置設定処理は、さらに２つの処理（生成パラメータ設定部１１が行う処理と生成パラメータ補正部１２が行う処理）に分けることができる。図２に示す例では、ステップＳ５ａにおいて、生成対象のインダクタに接続される前後回路の第１、第２の接続端子の位置情報をフロアプラン結果から得る生成パラメータ設定処理が行われる。より具体的には、生成パラメータ設定処理では、幾何学的制約条件２３に基づき第３、第４の接続端子を予め設定された初期位置に配置する。また、ステップＳ５ａでは、初期位置に設定された第３の接続端子と第４の接続端子とを接続し、かつ、インダクタを構成する配線パターンの座標情報を生成する。さらに、ステップＳ５ａでは、インダクタと前後回路とを接続する接続配線の座標情報（接続配線パラメータ）を生成する。
【００３５】
また、ステップＳ５ａに続いてステップＳ５ｂの処理が行われる。ステップＳ５ｂでは、インダクタを前後回路と接続する第３、第４の接続端子を、第１の接続端子と第３の接続端子との間及び第２の接続端子と第４の接続端子との間が最短の配線によって接続可能な位置に設定する生成パラメータ補正処理が行われる。より具体的には、生成パラメータ補正処理では、第１、第２の接続端子の位置情報に基づき第３、第４の接続端子の位置を初期位置からずらす。このとき、実施の形態１にかかる生成パラメータ補正処理では、第３、第４の接続端子のＸ座標とＹ座標との少なくとも一方を第１、第２の接続端子のＸ座標とＹ座標とのいずれか一方と一致させる。また、ステップＳ５ａでは、第３、第４の接続端子の位置の補正に伴い、インダクタを構成する配線パターンの座標情報の補正も行われる。
【００３６】
ここで、上記ステップＳ５ｂの生成パラメータ補正処理のさらに詳細な動作を示すフローチャートを図３に示す。図３に示すように、設計支援装置では、生成パラメータ補正処理が開始されると、まず、端子位置の補正が必要か否かを判断する（ステップＳ２１）。実施の形態１では、ステップＳ５ａで設定された第３の接続端子の位置が前後回路の第１の接続端子のＸ座標とＹ座標のいずれにおいても不一致であること、及び、第３の接続端子の位置が前後回路の第１の接続端子のＸ座標とＹ座標のいずれにおいても不一致であること、の少なくとも一方の条件を満たしている場合には端子位置の補正が必要と判断しステップＳ２２の処理を行う。また、ステップＳ２１において２つの条件のいずれの条件も満たされていない場合は、ステップＳ２２の処理を行うことなくステップＳ２３の処理に進む。
【００３７】
ステップＳ２２では、インダクタの第３、第４の接続端子を前後回路の第１、第２の接続端子の位置に基づき補正する。具体的には、第３の接続端子のＸ座標とＹ座標との少なくとも一方をずらして、第３の接続端子と第１の接続端子とが最短距離になるように第３の接続端子の位置をずらす。また、第２の接続端子のＸ座標とＹ座標との少なくとも一方をずらして、第４の接続端子と第２の接続端子とが最短距離になるように第３の接続端子の位置をずらす。この第３、第４の接続端子の座標情報を以下では接続端子生成パラメータと称す。
【００３８】
ステップＳ２３では、インダクタを構成する配線パターンのうち引き出し配線パターンの補正を行うか否かが判断される。具体的には、ステップＳ２３では、ステップＳ２２の処理において引き出し配線パターンが接続される接続端子の位置の補正が行われた場合に引き出し配線パターンの補正が必要と判断してステップＳ２４の処理に進む。また、ステップＳ２２の処理において引き出し配線パターンが接続される接続端子の位置の補正が行われなかった場合に引き出し配線パターンの補正が不要と判断してステップＳ２３に続いてステップＳ２５の処理を行う。
【００３９】
ステップＳ２４では、インダクタの第３、第４の接続端子位置に基づき引き出し配線パターンの座標情報（引き出し配線生成パラメータ）を補正する。具体的には、第３、第４の接続端子のうち引き出し配線パターンが接続される端子の位置に応じて引き出し配線パターンと接続端子とが接続可能な位置に引き出し配線パターンの座標情報を補正する。
【００４０】
ステップＳ２５では、巻線パターンの補正を行うか否かを判断する。より具体的には、ステップＳ２２又はステップＳ２４の少なくとも一方の補正処理が行われた場合には、インダクタの巻線パターンの補正を行うステップＳ２６の処理に進む。一方、ステップＳ２２又はステップＳ２４のいずれの処理も行われなかった場合には、インダクタの巻線パターンの補正は必要無いと判断して生成パラメータ補正処理（ステップＳ５ｂ）を終了する。
【００４１】
ステップＳ２６では、引き出し配線生成パラメータと、接続端子生成パラメータと、に基づき巻線パターンの座標情報（巻線生成パラメータ）を補正する。具体的には、ステップＳ２６では、巻線パターンと引き出し配線パターンとが連続し、かつ、インダクタを構成する連続した配線パターンが第３、第４の接続端子と接続されるように巻線パターンの座標情報を補正する。そして、ステップＳ２６が終了することで生成パラメータ補正処理が終了する。
【００４２】
次いで、図２に示すように、設計支援装置は、パターン生成部１３においてパターン生成処理を行う（ステップＳ６）。パターン生成処理では、第３、第４の接続端子の位置を基準として前記インダクタの配線パターンを生成し、配線パターンに基づき前記インダクタのレイアウト情報を生成する。より具体的には、ステップＳ５の処理において生成された第３、第４の接続端子の座標情報（接続端子生成パラメータ）、引き出し配線パターンの座標情報（引き出し配線生成パラメータ）、及び、巻線パターンの座標情報（巻線生成パラメータ）に基づき具体的な配線パターンを規定するレイアウト情報を生成する。
【００４３】
次いで、設計支援装置は、接続配線生成部１４において接続配線生成処理を行う（ステップＳ７）。接続配線生成処理では、第１の接続端子と第３の接続端子とを接続する第１の接続配線のレイアウト情報と、第２の接続端子と第４の接続端子とを接続する第２の接続配線のレイアウト情報と、を生成する。ここで、接続配線生成処理のより詳細な動作を示すフローチャートを図４に示す。
【００４４】
図４に示すように、接続配線生成処理では、ステップＳ３１において接続配線生成パラメータの補正を行うか否かを判断する。具体的には、ステップＳ３１の判断は、ステップＳ５において、インダクタの第３、第４の接続端子の位置の補正が行われたか否かにより判断される。インダクタの第３、第４の接続端子の位置の補正が行われていた場合は、ステップＳ３２の処理に進む。一方、インダクタの第３、第４の接続端子の位置の補正が行われていなかった場合は、ステップＳ３３の処理に進む。なお、生成パラメータ設定処理（ステップＳ５ａ）において接続配線生成パラメータが生成されなかった場合、ステップＳ３１の処理は必要無い。
【００４５】
ステップＳ３２では、接続配線パラメータの補正処理を行う。具体的には、補正後のインダクタの接続端子の位置に基づき、前後回路の第１の接続端子とインダクタの第３の接続端子とが互いに接続されるように第１の接続配線の座標情報を補正し、前後回路の第２の接続端子とインダクタの第４の接続端子とが互いに接続されるように第２の接続配線の座標情報を補正する。そして、補正後に新たな接続配線生成パラメータを生成する。
【００４６】
ステップＳ３３では、接続配線生成パラメータに基づき具体的な接続配線パターンを生成する。なお、接続配線パターンは、レイアウト情報として出力される。
【００４７】
次いで、図２に示すように、設計支援装置は、シミュレーションモデル生成部１５においてシミュレーションモデル生成処理を行う（ステップＳ８）。具体的には、シミュレーションモデル生成処理では、インダクタのレイアウト情報と、第１の接続配線のレイアウト情報と、第２の接続配線のレイアウト情報と、に基づき第１、第２の接続配線の特性情報を含むインダクタのシミュレーションモデルを生成する。
【００４８】
次いで、設計支援装置は、シミュレーション実行部１６において特性シミュレーションを行う（ステップＳ９）。具体的には、特性シミュレーションでは、ステップＳ８で生成されたシミュレーションモデルに基づきインダクタの予測特性を算出する。
【００４９】
次いで、設計支援装置は、制御部１７においてインダクタの特性評価を行う（ステップＳ１０）。具体的には、特性評価では、ステップＳ９で生成された予測特性が予め設定された目標特性条件の範囲内にない場合にインダクタのレイアウト情報の再生成処理の開始を端子位置設定部１０に指示する。一方、ステップＳ１０では、予測特性が予め設定された目標特性条件の範囲内であった場合、処理をステップＳ１１に進める。ステップＳ１１では、生成されたインダクタのレイアウト情報を記憶部２に出力する。
【００５０】
ここで、上記設計支援装置が生成するインダクタのレイアウトパターンについて詳細に説明する。このレイアウトパターンの説明では、比較例として、特許文献１のインダクタ合成システムで生成したインダクタのレイアウトパターン（図１３）を参照する。図１３に示すように、インダクタは、最大サイズを規定した最大サイズ境界線２００の内側に巻線部のサイズを規定した巻線部境界線２０１を有する。そして、巻線部境界線２０１の内側に巻線パターン２０２によりインダクタが形成される。巻線パターン２０２の一端は、スルーホール２０６を介して引き出し配線パターン２０３の一端に接続される。引き出し配線パターン２０３の他端は、第４の接続端子２０５に接続される。第３の接続端子２０４及び第４の接続端子２０５は、最大サイズ境界線２００（例えば、インダクタの外周）に沿った任意の位置に配置される。そして、このインダクタのレイアウトパターン（図１３）を含む半導体装置のレイアウトパターン（図１４）を参照する。図１４に示すインダクタのレイアウトパターンは、前後回路の影響を考慮していないため、このレイアウトパターンを用いた場合、第１の接続配線２１３及び第２の接続配線２１４の距離が予測できず、接続配線等の寄生成分により特性ずれが生じる問題が生じる。
【００５１】
続いて、図５に実施の形態１にかかる設計支援装置によって形成されるインダクタのレイアウトパターンの概略図を示す。図５に示すように、インダクタは、最大サイズを規定した最大サイズ境界線３０の内側に巻線部のサイズを規定した巻線部境界線３１を有する。そして、巻線部境界線３１の内側に巻線パターン３２によりインダクタが形成される。巻線パターン３２の一端には第３の接続端子３４が設けられる。また、巻線パターン３２の他端は、スルーホール３６を介して引き出し配線パターン３３の一端に接続される。引き出し配線パターン３３の他端は、第４の接続端子３５に接続される。このとき、第３の接続端子３４及び第４の接続端子３５は、最大サイズ境界線３０（例えば、インダクタの外周）に沿った任意の位置に配置される。なお、実施の形態１にかかる設計支援装置は、第１の接続端子４１、第２の接続端子４２、第１の接続配線４３、第２の接続配線４４を含めたレイアウトパターンをインダクタのレイアウトパターンとして生成する。そこで、図５では、第１の接続端子４１、第２の接続端子４２、第１の接続配線４３、第２の接続配線４４をインダクタのレイアウトパターンとして示した。
【００５２】
実施の形態１にかかる設計支援装置を用いることで、図１４で示したインダクタの第３の接続端子２０４は、移動され新たな位置に第３の接続端子３４として生成される。第３の接続端子３４は、前後回路の第１の接続端子４１とＹ座標において一致する位置に形成される。また、第４の接続端子２０５は、移動され新たな位置に第４の接続端子３５として生成される。第４の接続端子３５は、前後回路の第２の接続端子４２とＹ座標において一致する位置に形成される。第３の接続端子３４及び第４の接続端子３５は、図５の例においてもインダクタの最大サイズ境界線３０に沿った位置に形成される。
【００５３】
また、図５に示すように、第１の接続端子４１と第３の接続端子３４は、２つの端子を最短距離で結ぶ第１の接続配線４３により接続される。また、第２の接続端子４２と第４の接続端子３５は、２つの端子を最短距離で結ぶ第２の接続配線４４により接続される。図５に示すインダクタと図５に示すインダクタとを比較すると、図５に示す巻線パターン３２は、第３の接続端子３４及び第４の接続端子３５の位置に応じて形状が調整されている。引き出し配線パターン３３は、第４の接続端子３５の位置に応じて位置が調整されている。
【００５４】
特許文献１に記載のインダクタ合成システムにより生成されるインダクタのレイアウトパターンを用いた場合、接続配線が長くなること、及び、接続配線の長さが予測できない。そのため、特許文献１に記載のインダクタ合成システムによりインダクタのレイアウトパターンを生成した場合、その後の工程において特性ずれが大きくなること及び特性ずれの予測できないことに起因して戻り工程が生じる問題がある。
【００５５】
しかし、実施の形態１にかかる設計支援装置により生成されるインダクタは、図５に示したように、前後回路と最短の長さの接続配線により接続される。従って、その後の工程において特性ずれを生じにくい形状を有する。また、実施の形態１にかかる設計支援装置により生成されるインダクタは、接続配線の距離がインダクタの最大サイズから容易に予測できるため、当該予測に基づき生成するインダクタの目標特性条件に特性ずれを考慮した値を設定することができる。つまり、実施の形態１にかかる設計支援装置は、特性ずれの少ないインダクタのレイアウトパターンを生成し、戻り工程を少なくすることが可能である。
【００５６】
また、実施の形態１にかかる設計支援装置では、インダクタと前後回路とを接続する接続配線の寄生成分を含めたインダクタのシミュレーションモデルを生成する。これにより、接続配線を含めたインダクタの特性を目標性能の範囲内とすることができる。つまり、実施の形態１にかかる設計支援装置を用いることで、接続配線の寄生成分に起因した特性ずれをほぼ無くすことが可能である。
【００５７】
また、実施の形態１にかかる設計支援装置では、インダクタのレイアウトパターンを前後回路に含むフロアプラン結果を用いて生成する。フロアプラン結果は、前後回路の詳細な回路レイアウトを行う前に生成されるものである。つまり、実施の形態１にかかる設計支援装置を用いることで、より前の工程で最適な特性を有するインダクタを形成でき、その後の設計フローにかかる時間を短縮することができる。
【００５８】
なお、上記説明では、インダクタの巻線パターンを矩形形状で形成したが、巻線パターンは、六角形、八角形等の多角形、円形、巻線部対称型、センタータップ型、トランスフォーマ型等の様々の形状とすることが可能である。また、巻線パターンの巻数は、任意に設定することが可能である。
【００５９】
実施の形態２
実施の形態２では、前後回路との接続配線に加えて、インダクタを構成する配線と隣り合う位置に形成される配線（例えば、回路ブロック間を接続するグローバル配線）との相互結合を含めた特性が目標性能を満たすことができるインダクタのレイアウトパターンを生成する例について説明する。
【００６０】
そこで、実施の形態２にかかる設計支援装置の処理対象となるレイアウトパターンの例を図６に示す。図６に示すレイアウトパターンは、特許文献１で生成されたインダクタを配置したレイアウトパターンであって、前後回路との関係を明示するために、前後回路６０、第１の接続端子６１、第２の接続端子６２、第１の接続配線６３、第２の接続配線６４、グローバル配線６５をインダクタのレイアウトパターンと共に示した。図６に示す例では、インダクタは、最大サイズを規定した最大サイズ境界線５０の内側に巻線部のサイズを規定した巻線部境界線５１を有する。そして、巻線部境界線５１の内側に巻線パターン５２によりインダクタが形成される。巻線パターン５２の一端には第３の接続端子５４が設けられる。また、巻線パターン５２の他端は、スルーホール５６を介して引き出し配線パターン５３の一端に接続される。引き出し配線パターン５３の他端は、第４の接続端子５５に接続される。
【００６１】
また、インダクタの周囲には、前後回路６０、第１の接続端子６１、第２の接続端子６２、第１の接続配線６３、第２の接続配線６４が配置される。そして、第１の接続配線６３は、第１の接続端子６１と第３の接続端子５４を最短距離で接続する。また、第２の接続配線６４は、第２の接続端子６２と第４の接続端子５５を最短距離で接続する。そして、図６に示す例では、インダクタと隣り合う位置にグローバル配線６５が配置される。
【００６２】
ここで、半導体装置では、隣り合う配線は、相互結合Ｋｍを有する。そして、相互結合Ｋｍに起因して全体のレイアウトが完了した後のインダクタの特性が目標特性条件からずれてしまうことが生じる。そこで、実施の形態２にかかる設計支援装置では、相互結合Ｋｍを考慮したシミュレーションモデルを作成し、相互結合Ｋｍを含めたインダクタの特性が目標特性条件を満たすようにインダクタを形成する。実施の形態２にかかる設計支援装置のブロック図を図７に示す。なお、実施の形態２にかかる設計支援装置において、実施の形態１にかかる設計支援装置と同じ構成要素については、実施の形態１と同じ符号を付して説明を省略する。
【００６３】
図７に示すように、実施の形態２にかかる設計支援装置は、演算部１ａと記憶部２とを有する。演算部１ａは、実施の形態１にかかる演算部１にネットリスト補正部１８と目標特性補正部１９とを追加したものである。
【００６４】
ネットリスト補正部１８は、インダクタと隣り合う位置に形成される隣接配線（例えば、グローバル配線６５）に関する情報をフロアプラン結果から得て、近接配線とインダクタとの相互結合をシミュレーションするための相互結合シミュレーション情報をシミュレーションモデルに追加する。なお、シミュレーションモデルは、ネットリストとして出力されるものとする。
【００６５】
より具体的には、ネットリスト補正部１８は、Ｓパラメータ解析用のポート設定、及び、シミュレーション条件を生成し、シミュレーションモデル生成部１５が生成したシミュレーションモデル（ネットリスト）に追加する。
【００６６】
目標特性補正部１９は、相互結合の特性に関する制約情報を予め設定された目標特性条件に追加する目標特性補正部を有する。例えば、インダクタの配線パターンとグローバル配線との相互結合をＫｍ、Ｋｍが満たすべき目標値をＫｘとした場合、制約条件はＫｍ＜Ｋｘとなる。
【００６７】
続いて、実施の形態２にかかる設計支援装置の動作を示すフローチャートを図８に示す。図８に示すように、実施の形態２にかかる設計支援装置は、実施の形態１にかかる設計支援装置の動作のフローチャートにステップＳ４１、Ｓ４２の処理を追加して行う。ステップＳ４１は、シミュレーションモデル生成処理（ステップＳ８）と特性シミュレーション（ステップＳ９）との間で行われる。また、ステップＳ４２は、特性シミュレーション（ステップＳ９）と特性評価処理（ステップＳ１０）との間で行われる。
【００６８】
ステップＳ４１は、ネットリスト補正部１８において行われる処理である。つまり、ステップＳ４１では、インダクタと隣り合う位置に形成される隣接配線に関する情報をフロアプラン結果から得て、近接配線とインダクタとの相互結合をシミュレーションするための相互結合シミュレーション情報をシミュレーションモデルに追加する。このステップＳ４１の処理の詳細なフローチャートを図９に示す。
【００６９】
図９に示すように、ネットリスト補正処理（ステップＳ４１）では、まず、ネットリストの補正の要否を判断する（ステップＳ５１）。具体的には、ステップＳ５１では、グローバル配線６５とインダクタとの距離が所定の距離以下である場合には、補正処理が必要であると判断する。判断の結果、ネットリスト補正処理が必要と判断された場合には、ステップＳ５２の処理に進み、ネットリスト補正処理が不要と判断された場合には、ネットリスト補正処理を終了する。
【００７０】
ステップＳ５２では、隣接配線パターンのネット情報をシミュレーションモデルに追加する処理が行われる。続いて、ステップＳ５３では、相互結合を解析するための相互シミュレーション条件（Ｓパラメータ解析ようのポート設定等）を生成する。続いて、ステップＳ５４では、シミュレーションモデルに相互結合シミュレーション条件を追加する。ステップＳ５４の処理が完了することで、ネットリスト補正処理が完了する。
【００７１】
ステップＳ４２は、目標特性補正部１９において行われる処理である。つまり、ステップＳ４２では、相互結合の特性に関する制約情報を予め設定された目標特性条件に追加する目標特性条件補正処理が行われる。このステップＳ４２の処理の詳細なフローチャートを図１０に示す。
【００７２】
図１０に示すように、目標特性条件補正処理（ステップＳ４２）では、まず、目標特性条件の補正の要否が判断される（ステップＳ６１）。具体的には、ステップＳ４１の処理が行われたか否かにより目標特性条件の補正の要否が判断される。ステップＳ６１では、ステップＳ４１の処理が行われていれば目標特性条件を補正するためにステップＳ６２の処理が行われる。また、ステップＳ６１では、ステップＳ４１の処理が行われていなければ目標特性条件を補正せずに、目標特性条件補正処理は終了する。
【００７３】
ステップＳ６２では、相互結合の目標値Ｋｘを生成する。次いで、ステップＳ６３では、目標特性条件に相互結合の目標値Ｋｘを追加する。そして、ステップＳ６３の処理が完了することで、目標特性条件補正処理が終了する。
【００７４】
ここで、実施の形態２にかかる設計支援装置により生成されたインダクタのレイアウトパターンを図１１に示す。図１１に示すインダクタのレイアウトパターンは、実施の形態２にかかる設計支援装置を用いずに生成したインダクタのレイアウトパターン（例えば、図６に示すインダクタのレイアウトパターン）に対して、巻線方向が逆になるように補正され、グローバル配線との距離がより遠くなるように生成される。なお、図１１に示したレイアウトパターンは、例えば、１度目特性シミュレーションの結果が目標性能を満足していないとされた場合に２度目のパターン候補生成処理（ステップＳ６）において、１度目のパターン候補生成処理とは異なるパターンとして再生成された結果得られるものである。
【００７５】
上記説明より、実施の形態２にかかる設計支援装置では、配線間の相互結合を考慮してシミュレーションを実行し、相互結合Ｋｍが目標値Ｋｘまで制御部１７による反復処理を行うことで、相互結合Ｋｍを含めた特性が目標特性条件を満たすインダクタを生成することができる。このように、相互結合Ｋｍを含めた特性が目標特性条件を満たすインダクタを生成することで、後の工程で生じる特性ずれをさらに低減して、戻り工程を実施の形態１にかかる設計支援装置を用いた場合よりも削減することが可能である。
【００７６】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、動作の判断ステップで用いる条件は、適宜変更可能である。
【符号の説明】
【００７７】
１、１ａ 演算部
２ 記憶部
１０ 端子位置設定部
１１ 生成パラメータ設定部
１２ 生成パラメータ補正部
１３ パターン生成部
１４ 接続配線生成部
１５ シミュレーションモデル生成部
１６ シミュレーション実行部
１７ 制御部
１８ ネットリスト補正部
１９ 目標特性補正部
２１ 周囲影響制約条件
２２ 目標特性条件
２３ 幾何学的制約条件
２４ プロセス設計基準
２５ インダクタレイアウト情報
３０、５０ 最大サイズ境界線
３１、５１ 巻線部境界線
３２、５２ 巻線パターン
３３、５３ 引き出し配線パターン
３４、５４ 第３の接続端子
３５、５５ 第４の接続端子
３６、５６ スルーホール
４０、６０ 前後回路
４１、６１ 第１の接続端子
４２、６２ 第２の接続端子
４３、６３ 第１の接続配線
４４、６４ 第１の接続配線
６５ グローバル配線
【技術分野】
【０００１】
本発明は半導体装置の設計支援装置、設計支援プログラム及びレイアウト情報生成方法に関し、特にインダクタを含む半導体装置の設計支援装置、設計支援プログラム及びレイアウト情報生成方法に関する。
【背景技術】
【０００２】
ＲＦ（Radio Frequency）回路では、インダクタを用いる。近年、このインダクタをＲＦ回路と同一の半導体基板上に形成することが行われている。このインダクタは、スパイラル形状に配線パターンを形成することで形成されるため、スパイラルインダクタとも呼ばれる。そこで、インダクタのレイアウト情報を生成するインダクタ合成システムについての技術が特許文献１に開示されている。
【０００３】
特許文献１では、入力データに応じて目標特性条件を満足するインダクタのレイアウトパターン及び作成したインダクタのシミュレーションモデルを生成する。そこで、特許文献１に記載のインダクタ合成システムの動作を示すフローチャートを図１２に示す。図１２に示すように、特許文献１のインダクタ合成システムでは、まず、目標特性情報１００、幾何学的制約条件１０２、プロセス設計基準１０４を入力データとしてインダクタのレイアウトパターンを決定し、当該インダクタのシミュレーションモデルを作成する（１０６）。続いて、作成されたシミュレーションモデルに基づきシミュレーションを行い、作成したインダクタのレイアウトパターンの特性をシミュレーションにより算出する（１０８）。続いて、シミュレーションにより算出された特性が目標特性条件を満足しているか否かを判断する（１１０）。
【０００４】
そして、インダクタの特性が目標特性条件を満足していなければ、インダクタを生成するためのパラメータを設定する（１１２）。そして、処理１１２において作成されたパラメータに基づきインダクタのレイアウトパターンの候補を作成する（１１４）。その後、再度処理１０６、１０８、１１０の処理を行う。一方、インダクタの特性が目標特性条件を満足していれば、当該インダクタのレイアウトパターン及びそのシミュレーションモデルをユーザーインタフェースに出力する（１１６）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２０１０／００８８６５７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
このようなインダクタを内蔵したＲＦ回路は、インダクタを配置したレイアウトパターンを作成した後にバックアノテーション又は試作品評価等の特性検証工程を行うことでインダクタに接続される回路等の周囲影響を考慮した特性の最終的な確認が行われる。
【０００７】
特許文献１に記載のインダクタ合成システムを用いて生成されるインダクタは、単体での特性では目標特性条件を満たすことができる。しかし、特許文献１に記載のインダクタ合成システムでは、インダクタの特性評価に周囲影響を考慮していないため、インダクタに後の工程で追加された配線等の寄生成分が影響し、上記バックアノテーション又は試作品評価等でインダクタの特性が十分に目標特性条件を満たせない問題が発生する。
【０００８】
この問題について、さらに詳しく説明する。そこで、図１３、図１４に特許文献１に記載のインダクタ合成システムにおいて生じる問題を説明するために発明者が考えた図を示す。図１３は、特許文献１に記載のインダクタ合成システムにより生成されるインダクタのレイアウトパターンの一例である。また、図１４は、図１３に示したインダクタをインダクタに接続される回路を含む回路領域と共に配置した場合のレイアウトパターンの一例である。
【０００９】
図１３に示すように、インダクタのレイアウトパターンは、インダクタの最大サイズ２００の内側に巻線部サイズ２０１が規定される。そして、巻線パターン２０２によりインダクタが形成される。また、巻線パターン２０２に対して引き出し配線パターン２０３が形成され、引き出し配線パターン２０３と巻線パターン２０２とはスルーホール部２０６により接続される。さらに、巻線パターン２０２の一端に接続端子２０４が形成され、引き出し配線パターン２０３の一端に接続端子２０５が形成される。ここで、接続端子２０４、２０５は、インダクタの最大サイズ２００に沿って任意の位置に配置される。特許文献１のインダクタ合成システムでは、このインダクタのレイアウトパターンの特性が目標特性条件を満足するように合成処理を行う。
【００１０】
そして、図１４に示すように、図１３に示したインダクタのレイアウトパターンは、インダクタに接続される回路を含む回路領域２１０の接続端子２１１、２１２と接続される。ここで、図１４に示す例では、接続端子２１１と接続端子２０４が接続配線２１３により接続され、接続端子２１２と接続端子２０５が接続配線２１４により接続される。
【００１１】
バックアノテーション等の特性検証工程では、接続配線２１３、２１４を含めた特性確認が行われる。しかし、接続配線２１３、２１４は寄生成分（例えば、抵抗、容量、インダクタ）を有しており、この寄生成分によりインダクタの実際の特性と、特許文献１のインダクタ合成システムのシミュレーションで算出された特性と、の間にずれが生じる。
【００１２】
つまり、特許文献１に記載のインダクタ合成システムを用いてインダクタのレイアウトパターンを生成しても、上記特性のずれに起因した戻り工程の問題が生じる。このような問題が発生した場合、多くの工程をさかのぼって再設計しなければならず開発期間が長くなるため大きな問題となる。
【課題を解決するための手段】
【００１３】
本発明にかかる半導体装置の設計支援装置の一態様は、生成対象のインダクタに接続される接続対象回路領域の第１、第２の接続端子の位置情報を回路設計情報から生成されるフロアプラン結果から得て、前記インダクタを他の回路と接続する第３、第４の接続端子を、前記第１の接続端子と前記第３の接続端子との間及び前記第２の接続端子と前記第４の接続端子との間が最短の配線によって接続可能な位置に設定する端子位置設定部と、前記第３、第４の接続端子の位置を基準として前記インダクタの配線パターンを生成し、当該配線パターンに基づき前記インダクタのレイアウト情報を生成するパターン生成部と、を有する。
【００１４】
本発明にかかる半導体装置の設計支援プログラムの一態様は、記憶部と演算部とを有する演算装置において実行される半導体装置の設計支援プログラムであって、回路設計情報から生成されたフロアプラン結果を前記記憶部から読み出し、生成対象のインダクタに接続される接続対象回路領域の第１、第２の接続端子の位置情報を前記フロアプラン結果から得て、前記インダクタを他の回路と接続する第３、第４の接続端子を、前記第１の接続端子と前記第３の接続端子との間及び前記第２の接続端子と前記第４の接続端子との間が最短の配線によって接続可能な位置に設定し、前記第３、第４の接続端子の位置を基準として前記インダクタの配線パターンを生成し、前記配線パターンに基づき前記インダクタのレイアウト情報を生成する。
【００１５】
本発明にかかる半導体装置のレイアウト情報生成方法は、インダクタのレイアウト情報を、前記インダクタと接続される接続対象回路の第１、第２の接続端子の位置に応じて生成する半導体装置のレイアウト情報生成方法であって、回路設計情報から生成されたフロアプラン結果から生成対象のインダクタに接続される接続対象回路領域の第１、第２の接続端子の位置情報を得て、前記インダクタを他の回路と接続する第３、第４の接続端子を、前記第１の接続端子と前記第３の接続端子との間及び前記第２の接続端子と前記第４の接続端子との間が最短の配線によって接続可能な位置に設定し、前記第３、第４の接続端子の位置を基準として前記インダクタの配線パターンを生成し、前記配線パターンに基づき前記インダクタのレイアウト情報を生成する。
【００１６】
本発明にかかる半導体装置の設計支援装置、設計支援プログラム及びレイアウト情報生成方法によれば、接続対象回路とインダクタとが最短の配線で接続されるため、生成したインダクタと実際のインダクタとの特性ずれを少なくすることができる。
【発明の効果】
【００１７】
本発明にかかる半導体装置の設計支援装置、設計支援プログラム及びレイアウト情報生成方法によれば、生成したインダクタと実際のインダクタとの特性ずれを少なくし戻り工程を少なくすることができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態１にかかる設計支援装置のブロック図である。
【図２】実施の形態１にかかる設計支援装置の動作を示すフローチャートである。
【図３】図２で示したフローチャートのステップＳ５ｂの処理の詳細な動作を示すフローチャートである。
【図４】図２で示したフローチャートのステップＳ７の処理の詳細な動作を示すフローチャートである。
【図５】実施の形態１にかかる設計支援装置で生成されたインダクタを含む半導体装置のレイアウトパターンを示す概略図である。
【図６】実施の形態２にかかる設計支援装置で処理を説明するための半導体装置のレイアウトパターンの一例を示す概略図である。
【図７】実施の形態２にかかる設計支援装置のブロック図である。
【図８】実施の形態２にかかる設計支援装置の動作を示すフローチャートである。
【図９】図８で示したフローチャートのステップＳ４１の処理の詳細な動作を示すフローチャートである。
【図１０】図８で示したフローチャートのステップＳ４２の処理の詳細な動作を示すフローチャートである。
【図１１】実施の形態２にかかる設計支援装置により生成されたインダクタを含む半導体装置のレイアウトパターンを示す概略図である。
【図１２】特許文献１に記載のインダクタ合成システムの動作を示すフローチャートである。
【図１３】特許文献１に記載のインダクタ合成システムの課題を説明するためのインダクタのレイアウトパターンの概略図である。
【図１４】特許文献１に記載のインダクタ合成システムの課題を説明するための半導体装置のレイアウトパターンの概略図である。
【発明を実施するための形態】
【００１９】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。本発明にかかる設計支援装置は、専用の装置として実現できる。また、本発明にかかる設計支援装置は、コンピュータ等の演算器で設計支援プログラムを実行することでも実現できる。以下の説明では、本発明の構成及び動作を明確にするために専用装置として設計支援装置を構成した場合について説明する。設計支援プログラムにより設計支援装置の機能を実現するためには、設計支援プログラムにより以下で説明する設計支援装置の各ブロックの処理を行うようにすればよい。
【００２０】
実施の形態１にかかる設計支援装置のブロック図を図１に示す。図１に示すように、実施の形態１にかかる設計支援装置は、演算部１と、記憶部２とを有する。演算部１は、設計支援プログラムにより設計支援装置を実現する場合は、例えば、コンピュータのＣＰＵ（Central Processer Unit）等である。
【００２１】
演算部１は、端子位置設定部１０、パターン生成部１３、接続配線生成部１４、シミュレーションモデル生成部１５、シミュレーション実行部１６、制御部１７を有する。実施の形態１にかかる設計支援装置では、端子位置設定部１０とパターン生成部１３とにより後工程での特性ずれが少ないインダクタのレイアウト情報を生成することができる。演算部１は、端子位置設定部１０とパターン生成部１３とに加えて、接続配線生成部１４、シミュレーションモデル生成部１５、シミュレーション実行部１６、制御部１７を有することで、より精度の高い（後工程での特性ずれがさらに少ない）インダクタのレイアウト情報を生成することが可能である。
【００２２】
記憶部２は、例えば、ハードディスク、フラッシュメモリ等の記憶装置であって、演算部１が用いる情報を格納する。実施の形態１にかかる設計支援装置では、記憶部２に周囲影響制約条件２１、目標特性条件２２、幾何学的制約条件２３、プロセス設計基準２４、インダクタレイアウト情報２５が格納される。
【００２３】
周囲影響制約条件２１は、回路設計情報から生成されるフロアプラン結果のデータである。このフロアプラン結果には、レイアウト情報の生成対象であるインダクタの配置位置、インダクタに接続される回路を含む接続対象回路領域の領域情報（位置、大きさ、端子情報）が含まれる。目標特性条件２２は、インダクタの特性の目標値が規定されるデータである。目標値としては、例えば、インダクタンス値、Ｑ値、動作周波数、目標値それぞれの許容誤差等が規定される。幾何学的制約条件２３は、インダクタの形状に関する制約条件が規定されるデータである。形状に関する制約条件としては、例えば、インダクタの最大サイズ、巻線部のサイズ、シールドパターンの有無、巻線方向等が規定される。プロセス設計基準２４は、半導体装置を製造する製造プロセスにより決まる制約条件を規定するデータである。製造プロセスに関する制約条件では、例えば、配線の最小線幅、最小配線間距離等が規定される。インダクタレイアウト情報２５は、演算部１において生成されるインダクタのレイアウト情報である。
【００２４】
続いて、演算部１についてさらに詳細に説明する。端子位置設定部１０は、生成対象のインダクタに接続される回路を含む接続対象回路領域の第１、第２の接続端子の位置情報を周囲影響制約条件２１（例えば、フロアプラン結果）から得て、インダクタを前後回路と接続する第３、第４の接続端子を、第１の接続端子と第３の接続端子との間及び第２の接続端子と第４の接続端子との間が最短の配線によって接続可能な位置に設定する。
【００２５】
実施の形態１にかかる端子位置設定部１０では、幾何学的制約条件に基づきインダクタの第３、第４の接続端子の位置を設定し、その後、フロアプラン結果に基づき第３、第４の接続端子の位置を補正することで、上記処理を実現する。そこで、端子位置設定部１０は、生成パラメータ設定部１１と、生成パラメータ補正部１２とを有する。生成パラメータ設定部１１は、幾何学的制約条件２３を読み込み、幾何学的制約条件２３に基づき第３、第４の接続端子を予め設定された初期位置に配置する。また、生成パラメータ設定部１１は、インダクタを構成する配線パターンに関する座標情報を生成する。さらに、本実施の形態では、生成パラメータ設定部１１において接続配線パターンの座標情報（接続配線生成パラメータ）を生成する。
【００２６】
生成パラメータ補正部１２は、フロアプラン結果から接続対象回路領域に設けられる第１、第２の接続端子の位置情報を得て、第１、第２の接続端子の位置情報に基づきインダクタの第３、第４の接続端子の位置を前記初期位置からずらす。実施の形態１では、生成パラメータ補正部１２は、インダクタの第３、第４の接続端子のＸ座標とＹ座標との少なくとも一方を接続対象回路領域の第１、第２の接続端子のＸ座標とＹ座標とのいずれか一方と一致させる。また、実施の形態１では、生成パラメータ補正部１２は、第３、第４の接続端子の位置に応じてインダクタを構成する配線パターンに関する座標情報を補正する。なお、パラメータの補正方法は、ツールの仕様、配線パターンの延在方向の自由度（例えば、配線の延在方向がＸ方向（横方向）とＹ方向（縦方向）に制限されるか、斜め方向を許容するのか）に応じて様々な方法を用いることができる。
【００２７】
パターン生成部１３は、第３、第４の接続端子の位置を基準としてインダクタの配線パターンを生成し、当該配線パターンに基づきインダクタのレイアウト情報を生成する。より具体的には、パターン生成部１３は、第３、第４の接続端子の位置の情報とインダクタを構成する配線パターンの座標情報と、に基づき具体的は配線パターンを生成する。なお、パターン生成部１３、配線パターンを生成するために、目標特性条件２２、幾何学的制約条件２３及びプロセス設計基準２４を用いる。
【００２８】
接続配線生成部１４は、第１の接続端子と第３の接続端子とを接続する第１の接続配線のレイアウト情報と、第２の接続端子と第４の接続端子とを接続する第２の接続配線のレイアウト情報と、を生成する。なお、実施の形態１では、生成パラメータ設定部１１において接続配線パターンの座標情報（接続配線生成パラメータ）を生成しているため、接続配線生成部１４は、当該接続配線生成パラメータを補正した後に接続配線パターンを生成する。
【００２９】
シミュレーションモデル生成部１５は、インダクタのレイアウト情報と、第１の接続配線のレイアウト情報と、第２の接続配線のレイアウト情報と、に基づき第１、第２の接続配線の特性情報を含むインダクタのシミュレーションモデルを生成する。より具体的には、シミュレーションモデル生成部１５は、例えば、各レイアウト情報に対してＬＰＥ（Layout Parasitic Extract）等のレイアウト寄生パラメータ抽出方法を用いてシミュレーションモデルを生成する。なお、シミュレーションモデルの生成には、電磁解析ツール、インダクタと接続配線を含む等価回路モデルを生成する方法等の様々な方法を用いることができる。
【００３０】
シミュレーション実行部１６は、シミュレーションモデルに基づきインダクタの予測特性を算出する。このシミュレーションは、シミュレーションモデル生成部１５が生成するシミュレーションモデルを扱うことができるシミュレーションツールを用いて行われる。シミュレーションツールは、例えば、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）を用いることができる。
【００３１】
制御部１７は、シミュレーション実行部１６が算出した予測特性が目標特性条件２２の範囲内にない場合にインダクタのレイアウト情報の再生成処理の開始を端子位置設定部１０に指示する。なお、実施の形態１では、制御部１７により自動的に繰り返し処理が行われる構成としたが、繰り返し処理は、設計支援装置の表示画面上に表示された結果に基づき利用者が指示してもよい。この場合、制御部１７は不要になる。
【００３２】
続いて、実施の形態１にかかる設計支援装置の動作について説明する。以下の説明では、接続対象回路領域に含まれるインダクタに接続される回路を前後回路と称し、第１、第２の接続端子は前後回路に設けられるものとする。図２に、実施の形態１にかかる設計支援装置の動作を示すフローチャートを示す。
【００３３】
図２に示すように、設計支援装置では、処理が開始されると、演算部１がステップＳ１〜Ｓ４においてインダクタ生成処理に用いる情報を記憶部２から読み込む。具体的には、ステップＳ１では、周囲影響制約条件（例えば、フロアプラン結果）２１を読み込む。ステップＳ２では、目標特性条件２２を読み込む。ステップＳ３では、幾何学的制約条件２３を読み込む。ステップＳ４では、プロセス設計基準２４を読み込む。
【００３４】
次いで、設計支援装置では、端子位置設定部１０により端子位置設定処理が行われる（ステップＳ５）。端子位置設定処理は、さらに２つの処理（生成パラメータ設定部１１が行う処理と生成パラメータ補正部１２が行う処理）に分けることができる。図２に示す例では、ステップＳ５ａにおいて、生成対象のインダクタに接続される前後回路の第１、第２の接続端子の位置情報をフロアプラン結果から得る生成パラメータ設定処理が行われる。より具体的には、生成パラメータ設定処理では、幾何学的制約条件２３に基づき第３、第４の接続端子を予め設定された初期位置に配置する。また、ステップＳ５ａでは、初期位置に設定された第３の接続端子と第４の接続端子とを接続し、かつ、インダクタを構成する配線パターンの座標情報を生成する。さらに、ステップＳ５ａでは、インダクタと前後回路とを接続する接続配線の座標情報（接続配線パラメータ）を生成する。
【００３５】
また、ステップＳ５ａに続いてステップＳ５ｂの処理が行われる。ステップＳ５ｂでは、インダクタを前後回路と接続する第３、第４の接続端子を、第１の接続端子と第３の接続端子との間及び第２の接続端子と第４の接続端子との間が最短の配線によって接続可能な位置に設定する生成パラメータ補正処理が行われる。より具体的には、生成パラメータ補正処理では、第１、第２の接続端子の位置情報に基づき第３、第４の接続端子の位置を初期位置からずらす。このとき、実施の形態１にかかる生成パラメータ補正処理では、第３、第４の接続端子のＸ座標とＹ座標との少なくとも一方を第１、第２の接続端子のＸ座標とＹ座標とのいずれか一方と一致させる。また、ステップＳ５ａでは、第３、第４の接続端子の位置の補正に伴い、インダクタを構成する配線パターンの座標情報の補正も行われる。
【００３６】
ここで、上記ステップＳ５ｂの生成パラメータ補正処理のさらに詳細な動作を示すフローチャートを図３に示す。図３に示すように、設計支援装置では、生成パラメータ補正処理が開始されると、まず、端子位置の補正が必要か否かを判断する（ステップＳ２１）。実施の形態１では、ステップＳ５ａで設定された第３の接続端子の位置が前後回路の第１の接続端子のＸ座標とＹ座標のいずれにおいても不一致であること、及び、第３の接続端子の位置が前後回路の第１の接続端子のＸ座標とＹ座標のいずれにおいても不一致であること、の少なくとも一方の条件を満たしている場合には端子位置の補正が必要と判断しステップＳ２２の処理を行う。また、ステップＳ２１において２つの条件のいずれの条件も満たされていない場合は、ステップＳ２２の処理を行うことなくステップＳ２３の処理に進む。
【００３７】
ステップＳ２２では、インダクタの第３、第４の接続端子を前後回路の第１、第２の接続端子の位置に基づき補正する。具体的には、第３の接続端子のＸ座標とＹ座標との少なくとも一方をずらして、第３の接続端子と第１の接続端子とが最短距離になるように第３の接続端子の位置をずらす。また、第２の接続端子のＸ座標とＹ座標との少なくとも一方をずらして、第４の接続端子と第２の接続端子とが最短距離になるように第３の接続端子の位置をずらす。この第３、第４の接続端子の座標情報を以下では接続端子生成パラメータと称す。
【００３８】
ステップＳ２３では、インダクタを構成する配線パターンのうち引き出し配線パターンの補正を行うか否かが判断される。具体的には、ステップＳ２３では、ステップＳ２２の処理において引き出し配線パターンが接続される接続端子の位置の補正が行われた場合に引き出し配線パターンの補正が必要と判断してステップＳ２４の処理に進む。また、ステップＳ２２の処理において引き出し配線パターンが接続される接続端子の位置の補正が行われなかった場合に引き出し配線パターンの補正が不要と判断してステップＳ２３に続いてステップＳ２５の処理を行う。
【００３９】
ステップＳ２４では、インダクタの第３、第４の接続端子位置に基づき引き出し配線パターンの座標情報（引き出し配線生成パラメータ）を補正する。具体的には、第３、第４の接続端子のうち引き出し配線パターンが接続される端子の位置に応じて引き出し配線パターンと接続端子とが接続可能な位置に引き出し配線パターンの座標情報を補正する。
【００４０】
ステップＳ２５では、巻線パターンの補正を行うか否かを判断する。より具体的には、ステップＳ２２又はステップＳ２４の少なくとも一方の補正処理が行われた場合には、インダクタの巻線パターンの補正を行うステップＳ２６の処理に進む。一方、ステップＳ２２又はステップＳ２４のいずれの処理も行われなかった場合には、インダクタの巻線パターンの補正は必要無いと判断して生成パラメータ補正処理（ステップＳ５ｂ）を終了する。
【００４１】
ステップＳ２６では、引き出し配線生成パラメータと、接続端子生成パラメータと、に基づき巻線パターンの座標情報（巻線生成パラメータ）を補正する。具体的には、ステップＳ２６では、巻線パターンと引き出し配線パターンとが連続し、かつ、インダクタを構成する連続した配線パターンが第３、第４の接続端子と接続されるように巻線パターンの座標情報を補正する。そして、ステップＳ２６が終了することで生成パラメータ補正処理が終了する。
【００４２】
次いで、図２に示すように、設計支援装置は、パターン生成部１３においてパターン生成処理を行う（ステップＳ６）。パターン生成処理では、第３、第４の接続端子の位置を基準として前記インダクタの配線パターンを生成し、配線パターンに基づき前記インダクタのレイアウト情報を生成する。より具体的には、ステップＳ５の処理において生成された第３、第４の接続端子の座標情報（接続端子生成パラメータ）、引き出し配線パターンの座標情報（引き出し配線生成パラメータ）、及び、巻線パターンの座標情報（巻線生成パラメータ）に基づき具体的な配線パターンを規定するレイアウト情報を生成する。
【００４３】
次いで、設計支援装置は、接続配線生成部１４において接続配線生成処理を行う（ステップＳ７）。接続配線生成処理では、第１の接続端子と第３の接続端子とを接続する第１の接続配線のレイアウト情報と、第２の接続端子と第４の接続端子とを接続する第２の接続配線のレイアウト情報と、を生成する。ここで、接続配線生成処理のより詳細な動作を示すフローチャートを図４に示す。
【００４４】
図４に示すように、接続配線生成処理では、ステップＳ３１において接続配線生成パラメータの補正を行うか否かを判断する。具体的には、ステップＳ３１の判断は、ステップＳ５において、インダクタの第３、第４の接続端子の位置の補正が行われたか否かにより判断される。インダクタの第３、第４の接続端子の位置の補正が行われていた場合は、ステップＳ３２の処理に進む。一方、インダクタの第３、第４の接続端子の位置の補正が行われていなかった場合は、ステップＳ３３の処理に進む。なお、生成パラメータ設定処理（ステップＳ５ａ）において接続配線生成パラメータが生成されなかった場合、ステップＳ３１の処理は必要無い。
【００４５】
ステップＳ３２では、接続配線パラメータの補正処理を行う。具体的には、補正後のインダクタの接続端子の位置に基づき、前後回路の第１の接続端子とインダクタの第３の接続端子とが互いに接続されるように第１の接続配線の座標情報を補正し、前後回路の第２の接続端子とインダクタの第４の接続端子とが互いに接続されるように第２の接続配線の座標情報を補正する。そして、補正後に新たな接続配線生成パラメータを生成する。
【００４６】
ステップＳ３３では、接続配線生成パラメータに基づき具体的な接続配線パターンを生成する。なお、接続配線パターンは、レイアウト情報として出力される。
【００４７】
次いで、図２に示すように、設計支援装置は、シミュレーションモデル生成部１５においてシミュレーションモデル生成処理を行う（ステップＳ８）。具体的には、シミュレーションモデル生成処理では、インダクタのレイアウト情報と、第１の接続配線のレイアウト情報と、第２の接続配線のレイアウト情報と、に基づき第１、第２の接続配線の特性情報を含むインダクタのシミュレーションモデルを生成する。
【００４８】
次いで、設計支援装置は、シミュレーション実行部１６において特性シミュレーションを行う（ステップＳ９）。具体的には、特性シミュレーションでは、ステップＳ８で生成されたシミュレーションモデルに基づきインダクタの予測特性を算出する。
【００４９】
次いで、設計支援装置は、制御部１７においてインダクタの特性評価を行う（ステップＳ１０）。具体的には、特性評価では、ステップＳ９で生成された予測特性が予め設定された目標特性条件の範囲内にない場合にインダクタのレイアウト情報の再生成処理の開始を端子位置設定部１０に指示する。一方、ステップＳ１０では、予測特性が予め設定された目標特性条件の範囲内であった場合、処理をステップＳ１１に進める。ステップＳ１１では、生成されたインダクタのレイアウト情報を記憶部２に出力する。
【００５０】
ここで、上記設計支援装置が生成するインダクタのレイアウトパターンについて詳細に説明する。このレイアウトパターンの説明では、比較例として、特許文献１のインダクタ合成システムで生成したインダクタのレイアウトパターン（図１３）を参照する。図１３に示すように、インダクタは、最大サイズを規定した最大サイズ境界線２００の内側に巻線部のサイズを規定した巻線部境界線２０１を有する。そして、巻線部境界線２０１の内側に巻線パターン２０２によりインダクタが形成される。巻線パターン２０２の一端は、スルーホール２０６を介して引き出し配線パターン２０３の一端に接続される。引き出し配線パターン２０３の他端は、第４の接続端子２０５に接続される。第３の接続端子２０４及び第４の接続端子２０５は、最大サイズ境界線２００（例えば、インダクタの外周）に沿った任意の位置に配置される。そして、このインダクタのレイアウトパターン（図１３）を含む半導体装置のレイアウトパターン（図１４）を参照する。図１４に示すインダクタのレイアウトパターンは、前後回路の影響を考慮していないため、このレイアウトパターンを用いた場合、第１の接続配線２１３及び第２の接続配線２１４の距離が予測できず、接続配線等の寄生成分により特性ずれが生じる問題が生じる。
【００５１】
続いて、図５に実施の形態１にかかる設計支援装置によって形成されるインダクタのレイアウトパターンの概略図を示す。図５に示すように、インダクタは、最大サイズを規定した最大サイズ境界線３０の内側に巻線部のサイズを規定した巻線部境界線３１を有する。そして、巻線部境界線３１の内側に巻線パターン３２によりインダクタが形成される。巻線パターン３２の一端には第３の接続端子３４が設けられる。また、巻線パターン３２の他端は、スルーホール３６を介して引き出し配線パターン３３の一端に接続される。引き出し配線パターン３３の他端は、第４の接続端子３５に接続される。このとき、第３の接続端子３４及び第４の接続端子３５は、最大サイズ境界線３０（例えば、インダクタの外周）に沿った任意の位置に配置される。なお、実施の形態１にかかる設計支援装置は、第１の接続端子４１、第２の接続端子４２、第１の接続配線４３、第２の接続配線４４を含めたレイアウトパターンをインダクタのレイアウトパターンとして生成する。そこで、図５では、第１の接続端子４１、第２の接続端子４２、第１の接続配線４３、第２の接続配線４４をインダクタのレイアウトパターンとして示した。
【００５２】
実施の形態１にかかる設計支援装置を用いることで、図１４で示したインダクタの第３の接続端子２０４は、移動され新たな位置に第３の接続端子３４として生成される。第３の接続端子３４は、前後回路の第１の接続端子４１とＹ座標において一致する位置に形成される。また、第４の接続端子２０５は、移動され新たな位置に第４の接続端子３５として生成される。第４の接続端子３５は、前後回路の第２の接続端子４２とＹ座標において一致する位置に形成される。第３の接続端子３４及び第４の接続端子３５は、図５の例においてもインダクタの最大サイズ境界線３０に沿った位置に形成される。
【００５３】
また、図５に示すように、第１の接続端子４１と第３の接続端子３４は、２つの端子を最短距離で結ぶ第１の接続配線４３により接続される。また、第２の接続端子４２と第４の接続端子３５は、２つの端子を最短距離で結ぶ第２の接続配線４４により接続される。図５に示すインダクタと図５に示すインダクタとを比較すると、図５に示す巻線パターン３２は、第３の接続端子３４及び第４の接続端子３５の位置に応じて形状が調整されている。引き出し配線パターン３３は、第４の接続端子３５の位置に応じて位置が調整されている。
【００５４】
特許文献１に記載のインダクタ合成システムにより生成されるインダクタのレイアウトパターンを用いた場合、接続配線が長くなること、及び、接続配線の長さが予測できない。そのため、特許文献１に記載のインダクタ合成システムによりインダクタのレイアウトパターンを生成した場合、その後の工程において特性ずれが大きくなること及び特性ずれの予測できないことに起因して戻り工程が生じる問題がある。
【００５５】
しかし、実施の形態１にかかる設計支援装置により生成されるインダクタは、図５に示したように、前後回路と最短の長さの接続配線により接続される。従って、その後の工程において特性ずれを生じにくい形状を有する。また、実施の形態１にかかる設計支援装置により生成されるインダクタは、接続配線の距離がインダクタの最大サイズから容易に予測できるため、当該予測に基づき生成するインダクタの目標特性条件に特性ずれを考慮した値を設定することができる。つまり、実施の形態１にかかる設計支援装置は、特性ずれの少ないインダクタのレイアウトパターンを生成し、戻り工程を少なくすることが可能である。
【００５６】
また、実施の形態１にかかる設計支援装置では、インダクタと前後回路とを接続する接続配線の寄生成分を含めたインダクタのシミュレーションモデルを生成する。これにより、接続配線を含めたインダクタの特性を目標性能の範囲内とすることができる。つまり、実施の形態１にかかる設計支援装置を用いることで、接続配線の寄生成分に起因した特性ずれをほぼ無くすことが可能である。
【００５７】
また、実施の形態１にかかる設計支援装置では、インダクタのレイアウトパターンを前後回路に含むフロアプラン結果を用いて生成する。フロアプラン結果は、前後回路の詳細な回路レイアウトを行う前に生成されるものである。つまり、実施の形態１にかかる設計支援装置を用いることで、より前の工程で最適な特性を有するインダクタを形成でき、その後の設計フローにかかる時間を短縮することができる。
【００５８】
なお、上記説明では、インダクタの巻線パターンを矩形形状で形成したが、巻線パターンは、六角形、八角形等の多角形、円形、巻線部対称型、センタータップ型、トランスフォーマ型等の様々の形状とすることが可能である。また、巻線パターンの巻数は、任意に設定することが可能である。
【００５９】
実施の形態２
実施の形態２では、前後回路との接続配線に加えて、インダクタを構成する配線と隣り合う位置に形成される配線（例えば、回路ブロック間を接続するグローバル配線）との相互結合を含めた特性が目標性能を満たすことができるインダクタのレイアウトパターンを生成する例について説明する。
【００６０】
そこで、実施の形態２にかかる設計支援装置の処理対象となるレイアウトパターンの例を図６に示す。図６に示すレイアウトパターンは、特許文献１で生成されたインダクタを配置したレイアウトパターンであって、前後回路との関係を明示するために、前後回路６０、第１の接続端子６１、第２の接続端子６２、第１の接続配線６３、第２の接続配線６４、グローバル配線６５をインダクタのレイアウトパターンと共に示した。図６に示す例では、インダクタは、最大サイズを規定した最大サイズ境界線５０の内側に巻線部のサイズを規定した巻線部境界線５１を有する。そして、巻線部境界線５１の内側に巻線パターン５２によりインダクタが形成される。巻線パターン５２の一端には第３の接続端子５４が設けられる。また、巻線パターン５２の他端は、スルーホール５６を介して引き出し配線パターン５３の一端に接続される。引き出し配線パターン５３の他端は、第４の接続端子５５に接続される。
【００６１】
また、インダクタの周囲には、前後回路６０、第１の接続端子６１、第２の接続端子６２、第１の接続配線６３、第２の接続配線６４が配置される。そして、第１の接続配線６３は、第１の接続端子６１と第３の接続端子５４を最短距離で接続する。また、第２の接続配線６４は、第２の接続端子６２と第４の接続端子５５を最短距離で接続する。そして、図６に示す例では、インダクタと隣り合う位置にグローバル配線６５が配置される。
【００６２】
ここで、半導体装置では、隣り合う配線は、相互結合Ｋｍを有する。そして、相互結合Ｋｍに起因して全体のレイアウトが完了した後のインダクタの特性が目標特性条件からずれてしまうことが生じる。そこで、実施の形態２にかかる設計支援装置では、相互結合Ｋｍを考慮したシミュレーションモデルを作成し、相互結合Ｋｍを含めたインダクタの特性が目標特性条件を満たすようにインダクタを形成する。実施の形態２にかかる設計支援装置のブロック図を図７に示す。なお、実施の形態２にかかる設計支援装置において、実施の形態１にかかる設計支援装置と同じ構成要素については、実施の形態１と同じ符号を付して説明を省略する。
【００６３】
図７に示すように、実施の形態２にかかる設計支援装置は、演算部１ａと記憶部２とを有する。演算部１ａは、実施の形態１にかかる演算部１にネットリスト補正部１８と目標特性補正部１９とを追加したものである。
【００６４】
ネットリスト補正部１８は、インダクタと隣り合う位置に形成される隣接配線（例えば、グローバル配線６５）に関する情報をフロアプラン結果から得て、近接配線とインダクタとの相互結合をシミュレーションするための相互結合シミュレーション情報をシミュレーションモデルに追加する。なお、シミュレーションモデルは、ネットリストとして出力されるものとする。
【００６５】
より具体的には、ネットリスト補正部１８は、Ｓパラメータ解析用のポート設定、及び、シミュレーション条件を生成し、シミュレーションモデル生成部１５が生成したシミュレーションモデル（ネットリスト）に追加する。
【００６６】
目標特性補正部１９は、相互結合の特性に関する制約情報を予め設定された目標特性条件に追加する目標特性補正部を有する。例えば、インダクタの配線パターンとグローバル配線との相互結合をＫｍ、Ｋｍが満たすべき目標値をＫｘとした場合、制約条件はＫｍ＜Ｋｘとなる。
【００６７】
続いて、実施の形態２にかかる設計支援装置の動作を示すフローチャートを図８に示す。図８に示すように、実施の形態２にかかる設計支援装置は、実施の形態１にかかる設計支援装置の動作のフローチャートにステップＳ４１、Ｓ４２の処理を追加して行う。ステップＳ４１は、シミュレーションモデル生成処理（ステップＳ８）と特性シミュレーション（ステップＳ９）との間で行われる。また、ステップＳ４２は、特性シミュレーション（ステップＳ９）と特性評価処理（ステップＳ１０）との間で行われる。
【００６８】
ステップＳ４１は、ネットリスト補正部１８において行われる処理である。つまり、ステップＳ４１では、インダクタと隣り合う位置に形成される隣接配線に関する情報をフロアプラン結果から得て、近接配線とインダクタとの相互結合をシミュレーションするための相互結合シミュレーション情報をシミュレーションモデルに追加する。このステップＳ４１の処理の詳細なフローチャートを図９に示す。
【００６９】
図９に示すように、ネットリスト補正処理（ステップＳ４１）では、まず、ネットリストの補正の要否を判断する（ステップＳ５１）。具体的には、ステップＳ５１では、グローバル配線６５とインダクタとの距離が所定の距離以下である場合には、補正処理が必要であると判断する。判断の結果、ネットリスト補正処理が必要と判断された場合には、ステップＳ５２の処理に進み、ネットリスト補正処理が不要と判断された場合には、ネットリスト補正処理を終了する。
【００７０】
ステップＳ５２では、隣接配線パターンのネット情報をシミュレーションモデルに追加する処理が行われる。続いて、ステップＳ５３では、相互結合を解析するための相互シミュレーション条件（Ｓパラメータ解析ようのポート設定等）を生成する。続いて、ステップＳ５４では、シミュレーションモデルに相互結合シミュレーション条件を追加する。ステップＳ５４の処理が完了することで、ネットリスト補正処理が完了する。
【００７１】
ステップＳ４２は、目標特性補正部１９において行われる処理である。つまり、ステップＳ４２では、相互結合の特性に関する制約情報を予め設定された目標特性条件に追加する目標特性条件補正処理が行われる。このステップＳ４２の処理の詳細なフローチャートを図１０に示す。
【００７２】
図１０に示すように、目標特性条件補正処理（ステップＳ４２）では、まず、目標特性条件の補正の要否が判断される（ステップＳ６１）。具体的には、ステップＳ４１の処理が行われたか否かにより目標特性条件の補正の要否が判断される。ステップＳ６１では、ステップＳ４１の処理が行われていれば目標特性条件を補正するためにステップＳ６２の処理が行われる。また、ステップＳ６１では、ステップＳ４１の処理が行われていなければ目標特性条件を補正せずに、目標特性条件補正処理は終了する。
【００７３】
ステップＳ６２では、相互結合の目標値Ｋｘを生成する。次いで、ステップＳ６３では、目標特性条件に相互結合の目標値Ｋｘを追加する。そして、ステップＳ６３の処理が完了することで、目標特性条件補正処理が終了する。
【００７４】
ここで、実施の形態２にかかる設計支援装置により生成されたインダクタのレイアウトパターンを図１１に示す。図１１に示すインダクタのレイアウトパターンは、実施の形態２にかかる設計支援装置を用いずに生成したインダクタのレイアウトパターン（例えば、図６に示すインダクタのレイアウトパターン）に対して、巻線方向が逆になるように補正され、グローバル配線との距離がより遠くなるように生成される。なお、図１１に示したレイアウトパターンは、例えば、１度目特性シミュレーションの結果が目標性能を満足していないとされた場合に２度目のパターン候補生成処理（ステップＳ６）において、１度目のパターン候補生成処理とは異なるパターンとして再生成された結果得られるものである。
【００７５】
上記説明より、実施の形態２にかかる設計支援装置では、配線間の相互結合を考慮してシミュレーションを実行し、相互結合Ｋｍが目標値Ｋｘまで制御部１７による反復処理を行うことで、相互結合Ｋｍを含めた特性が目標特性条件を満たすインダクタを生成することができる。このように、相互結合Ｋｍを含めた特性が目標特性条件を満たすインダクタを生成することで、後の工程で生じる特性ずれをさらに低減して、戻り工程を実施の形態１にかかる設計支援装置を用いた場合よりも削減することが可能である。
【００７６】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、動作の判断ステップで用いる条件は、適宜変更可能である。
【符号の説明】
【００７７】
１、１ａ 演算部
２ 記憶部
１０ 端子位置設定部
１１ 生成パラメータ設定部
１２ 生成パラメータ補正部
１３ パターン生成部
１４ 接続配線生成部
１５ シミュレーションモデル生成部
１６ シミュレーション実行部
１７ 制御部
１８ ネットリスト補正部
１９ 目標特性補正部
２１ 周囲影響制約条件
２２ 目標特性条件
２３ 幾何学的制約条件
２４ プロセス設計基準
２５ インダクタレイアウト情報
３０、５０ 最大サイズ境界線
３１、５１ 巻線部境界線
３２、５２ 巻線パターン
３３、５３ 引き出し配線パターン
３４、５４ 第３の接続端子
３５、５５ 第４の接続端子
３６、５６ スルーホール
４０、６０ 前後回路
４１、６１ 第１の接続端子
４２、６２ 第２の接続端子
４３、６３ 第１の接続配線
４４、６４ 第１の接続配線
６５ グローバル配線
【特許請求の範囲】
【請求項１】
生成対象のインダクタに接続される接続対象回路領域の第１、第２の接続端子の位置情報を回路設計情報から生成されるフロアプラン結果から得て、前記インダクタを他の回路と接続する第３、第４の接続端子を、前記第１の接続端子と前記第３の接続端子との間及び前記第２の接続端子と前記第４の接続端子との間が最短の配線によって接続可能な位置に設定する端子位置設定部と、
前記第３、第４の接続端子の位置を基準として前記インダクタの配線パターンを生成し、当該配線パターンに基づき前記インダクタのレイアウト情報を生成するパターン生成部と、
を有する半導体装置の設計支援装置。
【請求項２】
前記３、第４の接続端子は、前記インダクタが形成されるインダクタ形成領域の外周に沿って配置される請求項１に記載の半導体装置の設計支援装置。
【請求項３】
前記端子位置設定部は、外部から前記インダクタの形状を規定する幾何学的制約条件を読み込み、前記幾何学的制約条件に基づき前記第３、第４の接続端子を予め設定された初期位置に配置する生成パラメータ設定部と、
前記第１、第２の接続端子の位置情報に基づき前記第３、第４の接続端子の位置を前記初期位置からずらす生成パラメータ補正部と、
を有する請求項１又は２に記載の半導体装置の設計支援装置。
【請求項４】
前記生成パラメータ補正部は、前記第３、第４の接続端子のＸ座標とＹ座標との少なくとも一方を前記第１、第２の接続端子のＸ座標とＹ座標とのいずれか一方と一致させる請求項３に記載の半導体装置の設計支援装置。
【請求項５】
前記第１の接続端子と前記第３の接続端子とを接続する第１の接続配線のレイアウト情報と、前記第２の接続端子と前記第４の接続端子とを接続する第２の接続配線のレイアウト情報と、を生成する接続配線生成部と、
前記インダクタのレイアウト情報と、前記第１の接続配線のレイアウト情報と、前記第２の接続配線のレイアウト情報と、に基づき前記第１、第２の接続配線の特性情報を含む前記インダクタのシミュレーションモデルを生成するシミュレーションモデル生成部と、
前記シミュレーションモデルに基づき前記インダクタの予測特性を算出するシミュレーション実行部と、
を有する請求項１乃至４のいずれか１項に記載の半導体装置の設計支援装置。
【請求項６】
前記インダクタと隣り合う位置に形成される隣接配線に関する情報を前記フロアプラン結果から得て、前記近接配線と前記インダクタとの相互結合をシミュレーションするための相互結合シミュレーション情報を前記シミュレーションモデルに追加するシミュレーションモデル補正部を有する請求項５に記載の半導体装置の設計支援装置。
【請求項７】
前記相互結合の特性に関する制約情報を予め設定された目標特性条件に追加する目標特性補正部を有する請求項６に記載の半導体装置の設計支援装置。
【請求項８】
前記予測特性が予め設定された目標特性条件の範囲内にない場合に前記インダクタのレイアウト情報の再生成処理の開始を前記端子位置設定部に指示する制御部を有する請求項５又は７に記載の半導体装置の設計支援装置。
【請求項９】
記憶部と演算部とを有する演算装置において実行される半導体装置の設計支援プログラムであって、
回路設計情報から生成されたフロアプラン結果を前記記憶部から読み出し、
生成対象のインダクタに接続される接続対象回路領域の第１、第２の接続端子の位置情報を前記フロアプラン結果から得て、
前記インダクタを他の回路と接続する第３、第４の接続端子を、前記第１の接続端子と前記第３の接続端子との間及び前記第２の接続端子と前記第４の接続端子との間が最短の配線によって接続可能な位置に設定し、
前記第３、第４の接続端子の位置を基準として前記インダクタの配線パターンを生成し、
前記配線パターンに基づき前記インダクタのレイアウト情報を生成する半導体装置の設計支援プログラム。
【請求項１０】
前記３、第４の接続端子を、前記インダクタが形成されるインダクタ形成領域の外周に沿って配置する請求項９に記載の半導体装置の設計支援プログラム。
【請求項１１】
前記記憶部から前記インダクタの形状を規定する幾何学的制約条件を読み込み、前記幾何学的制約条件に基づき前記第３、第４の接続端子を予め設定された初期位置に配置し、
前記第１、第２の接続端子の位置情報に基づき前記第３、第４の接続端子の位置を前記初期位置からずらす請求項９又は１０に記載の半導体装置の設計支援プログラム。
【請求項１２】
前記第３、第４の接続端子のＸ座標とＹ座標との少なくとも一方を前記第１、第２の接続端子のＸ座標とＹ座標とのいずれか一方と一致させる請求項１１に記載の半導体装置の設計支援プログラム。
【請求項１３】
前記第１の接続端子と前記第３の接続端子とを接続する第１の接続配線のレイアウト情報と、前記第２の接続端子と前記第４の接続端子とを接続する第２の接続配線のレイアウト情報と、を生成し、
前記インダクタのレイアウト情報と、前記第１の接続配線のレイアウト情報と、前記第２の接続配線のレイアウト情報と、に基づき前記第１、第２の接続配線の特性情報を含む前記インダクタのシミュレーションモデルを生成するシミュレーションモデル生成部と、
前記シミュレーションモデルに基づき前記インダクタの予測特性をシミュレーションにより算出する請求項９乃至１２のいずれか１項に記載の半導体装置の設計支援プログラム。
【請求項１４】
前記インダクタと隣り合う位置に形成される隣接配線に関する情報を前記フロアプラン結果から得て、前記近接配線と前記インダクタとの相互結合をシミュレーションするための相互結合シミュレーション情報を前記シミュレーションモデルに追加する請求項１３に記載の半導体装置の設計支援プログラム。
【請求項１５】
前記相互結合の特性に関する制約情報を予め設定された目標特性条件に追加する請求項１４に記載の半導体装置の設計支援プログラム。
【請求項１６】
前記予測特性が予め設定された目標特性条件の範囲内にない場合に前記インダクタのレイアウト情報の再生成処理を開始する請求項１３又は１５に記載の半導体装置の設計支援プログラム。
【請求項１７】
インダクタのレイアウト情報を、前記インダクタと接続される接続対象回路の第１、第２の接続端子の位置に応じて生成する半導体装置のレイアウト情報生成方法であって、
回路設計情報から生成されたフロアプラン結果から生成対象のインダクタに接続される接続対象回路領域の第１、第２の接続端子の位置情報を得て、
前記インダクタを他の回路と接続する第３、第４の接続端子を、前記第１の接続端子と前記第３の接続端子との間及び前記第２の接続端子と前記第４の接続端子との間が最短の配線によって接続可能な位置に設定し、
前記第３、第４の接続端子の位置を基準として前記インダクタの配線パターンを生成し、
前記配線パターンに基づき前記インダクタのレイアウト情報を生成する半導体装置のレイアウト情報生成方法。
【請求項１】
生成対象のインダクタに接続される接続対象回路領域の第１、第２の接続端子の位置情報を回路設計情報から生成されるフロアプラン結果から得て、前記インダクタを他の回路と接続する第３、第４の接続端子を、前記第１の接続端子と前記第３の接続端子との間及び前記第２の接続端子と前記第４の接続端子との間が最短の配線によって接続可能な位置に設定する端子位置設定部と、
前記第３、第４の接続端子の位置を基準として前記インダクタの配線パターンを生成し、当該配線パターンに基づき前記インダクタのレイアウト情報を生成するパターン生成部と、
を有する半導体装置の設計支援装置。
【請求項２】
前記３、第４の接続端子は、前記インダクタが形成されるインダクタ形成領域の外周に沿って配置される請求項１に記載の半導体装置の設計支援装置。
【請求項３】
前記端子位置設定部は、外部から前記インダクタの形状を規定する幾何学的制約条件を読み込み、前記幾何学的制約条件に基づき前記第３、第４の接続端子を予め設定された初期位置に配置する生成パラメータ設定部と、
前記第１、第２の接続端子の位置情報に基づき前記第３、第４の接続端子の位置を前記初期位置からずらす生成パラメータ補正部と、
を有する請求項１又は２に記載の半導体装置の設計支援装置。
【請求項４】
前記生成パラメータ補正部は、前記第３、第４の接続端子のＸ座標とＹ座標との少なくとも一方を前記第１、第２の接続端子のＸ座標とＹ座標とのいずれか一方と一致させる請求項３に記載の半導体装置の設計支援装置。
【請求項５】
前記第１の接続端子と前記第３の接続端子とを接続する第１の接続配線のレイアウト情報と、前記第２の接続端子と前記第４の接続端子とを接続する第２の接続配線のレイアウト情報と、を生成する接続配線生成部と、
前記インダクタのレイアウト情報と、前記第１の接続配線のレイアウト情報と、前記第２の接続配線のレイアウト情報と、に基づき前記第１、第２の接続配線の特性情報を含む前記インダクタのシミュレーションモデルを生成するシミュレーションモデル生成部と、
前記シミュレーションモデルに基づき前記インダクタの予測特性を算出するシミュレーション実行部と、
を有する請求項１乃至４のいずれか１項に記載の半導体装置の設計支援装置。
【請求項６】
前記インダクタと隣り合う位置に形成される隣接配線に関する情報を前記フロアプラン結果から得て、前記近接配線と前記インダクタとの相互結合をシミュレーションするための相互結合シミュレーション情報を前記シミュレーションモデルに追加するシミュレーションモデル補正部を有する請求項５に記載の半導体装置の設計支援装置。
【請求項７】
前記相互結合の特性に関する制約情報を予め設定された目標特性条件に追加する目標特性補正部を有する請求項６に記載の半導体装置の設計支援装置。
【請求項８】
前記予測特性が予め設定された目標特性条件の範囲内にない場合に前記インダクタのレイアウト情報の再生成処理の開始を前記端子位置設定部に指示する制御部を有する請求項５又は７に記載の半導体装置の設計支援装置。
【請求項９】
記憶部と演算部とを有する演算装置において実行される半導体装置の設計支援プログラムであって、
回路設計情報から生成されたフロアプラン結果を前記記憶部から読み出し、
生成対象のインダクタに接続される接続対象回路領域の第１、第２の接続端子の位置情報を前記フロアプラン結果から得て、
前記インダクタを他の回路と接続する第３、第４の接続端子を、前記第１の接続端子と前記第３の接続端子との間及び前記第２の接続端子と前記第４の接続端子との間が最短の配線によって接続可能な位置に設定し、
前記第３、第４の接続端子の位置を基準として前記インダクタの配線パターンを生成し、
前記配線パターンに基づき前記インダクタのレイアウト情報を生成する半導体装置の設計支援プログラム。
【請求項１０】
前記３、第４の接続端子を、前記インダクタが形成されるインダクタ形成領域の外周に沿って配置する請求項９に記載の半導体装置の設計支援プログラム。
【請求項１１】
前記記憶部から前記インダクタの形状を規定する幾何学的制約条件を読み込み、前記幾何学的制約条件に基づき前記第３、第４の接続端子を予め設定された初期位置に配置し、
前記第１、第２の接続端子の位置情報に基づき前記第３、第４の接続端子の位置を前記初期位置からずらす請求項９又は１０に記載の半導体装置の設計支援プログラム。
【請求項１２】
前記第３、第４の接続端子のＸ座標とＹ座標との少なくとも一方を前記第１、第２の接続端子のＸ座標とＹ座標とのいずれか一方と一致させる請求項１１に記載の半導体装置の設計支援プログラム。
【請求項１３】
前記第１の接続端子と前記第３の接続端子とを接続する第１の接続配線のレイアウト情報と、前記第２の接続端子と前記第４の接続端子とを接続する第２の接続配線のレイアウト情報と、を生成し、
前記インダクタのレイアウト情報と、前記第１の接続配線のレイアウト情報と、前記第２の接続配線のレイアウト情報と、に基づき前記第１、第２の接続配線の特性情報を含む前記インダクタのシミュレーションモデルを生成するシミュレーションモデル生成部と、
前記シミュレーションモデルに基づき前記インダクタの予測特性をシミュレーションにより算出する請求項９乃至１２のいずれか１項に記載の半導体装置の設計支援プログラム。
【請求項１４】
前記インダクタと隣り合う位置に形成される隣接配線に関する情報を前記フロアプラン結果から得て、前記近接配線と前記インダクタとの相互結合をシミュレーションするための相互結合シミュレーション情報を前記シミュレーションモデルに追加する請求項１３に記載の半導体装置の設計支援プログラム。
【請求項１５】
前記相互結合の特性に関する制約情報を予め設定された目標特性条件に追加する請求項１４に記載の半導体装置の設計支援プログラム。
【請求項１６】
前記予測特性が予め設定された目標特性条件の範囲内にない場合に前記インダクタのレイアウト情報の再生成処理を開始する請求項１３又は１５に記載の半導体装置の設計支援プログラム。
【請求項１７】
インダクタのレイアウト情報を、前記インダクタと接続される接続対象回路の第１、第２の接続端子の位置に応じて生成する半導体装置のレイアウト情報生成方法であって、
回路設計情報から生成されたフロアプラン結果から生成対象のインダクタに接続される接続対象回路領域の第１、第２の接続端子の位置情報を得て、
前記インダクタを他の回路と接続する第３、第４の接続端子を、前記第１の接続端子と前記第３の接続端子との間及び前記第２の接続端子と前記第４の接続端子との間が最短の配線によって接続可能な位置に設定し、
前記第３、第４の接続端子の位置を基準として前記インダクタの配線パターンを生成し、
前記配線パターンに基づき前記インダクタのレイアウト情報を生成する半導体装置のレイアウト情報生成方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−１９０２６０（Ｐ２０１２−１９０２６０Ａ）
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願番号】特願２０１１−５３１９４（Ｐ２０１１−５３１９４）
【出願日】平成２３年３月１０日（２０１１．３．１０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願日】平成２３年３月１０日（２０１１．３．１０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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