【課題】従来のようにピラーの分割単位が小数点数とならず、単位ピラートランジスタのピラーの径の変更を行う必要が無くなり、半導体装置を製造するプロセスを複雑化することなく、ピラー型のトランジスタによりセルを、セルロウ内に効率的に配置するレイアウトデータ作成装置を提供する。
【解決手段】本発明のレイアウトデータ作成装置は、集積回路における複数の単位ピラー型トランジスタで構成されるピラー型トランジスタを、配置領域内に配置可能な単位ピラー型トランジスタの整数単位に分割し、配置領域内に配置するサブピラー型トランジスタを生成するトランジスタ調整部２を備えている。 （もっと読む）

【課題】半導体集積回路装置に含まれる回路素子および寄生素子の中から電位変動の発生源から観測点への電位変動の伝播経路の要因となる素子を容易に特定する。
【解決手段】半導体集積回路装置に含まれる回路素子および寄生素子の各々の電位変動量が登録された素子電位変動情報(11)と回路素子および寄生素子の各々の配置位置が登録された素子配置情報(12)とを入力する。素子電位変動情報(11)および素子配置情報(12)を参照して、回路素子および寄生素子の中から予め設定された電位変動閾値よりも大きい電位変動量に対応する素子を選別し、選別された素子の電位変動量および配置位置を示す情報を素子選別情報(10)に登録する。 （もっと読む）

【課題】抵抗変化素子の閾値電圧のばらつきを生じさせることなく、閾値電圧を低電圧化すること。
【解決手段】印加されたパルス電圧の極性に応じて抵抗値の異なる第１の状態と第２の状態との間で遷移する抵抗変化層と、抵抗変化層の一端に接続された第１の電極と、他端に接続された第２の電極とを備えた抵抗変化素子の制御方法であって、抵抗変化層を第１の状態から前記第２の状態へ遷移させる第１の極性とは逆の第２の極性を有する第１のパルス電圧を、抵抗変化層を第１の状態に保ちつつ、両電極間に印加した後、第１の極性を有する第２のパルス電圧を両電極間に印加して、抵抗変化層を第１の状態から第２の状態へ遷移させる。 （もっと読む）

【課題】従来の設計支援装置により生成したインダクタは、周囲の回路の影響により特性ずれが生じる問題があった。
【解決手段】本発明の設計支援装置は、生成対象のインダクタに接続される接続対象回路領域の第１、第２の接続端子の位置情報を回路設計情報から生成されるフロアプラン結果から得て、インダクタを他の回路と接続する第３、第４の接続端子を、第１の接続端子と第３の接続端子との間及び第２の接続端子と第４の接続端子との間が最短の配線によって接続可能な位置に設定する端子位置設定部１０と、第３、第４の接続端子の位置を基準としてインダクタの配線パターンを生成し、当該配線パターンに基づきインダクタのレイアウト情報を生成するパターン生成部１３と、を有する。 （もっと読む）

【課題】結晶化半導体薄膜に対して適正かつ効率的なフォトマスクの作成を可能にする。
【解決手段】１実施形態に係る設計ライブラリデータベースは、２次元的に区画して各々薄膜トランジスタのチャネル領域のサイズを超える複数の結晶粒規定領域が配置された結晶化半導体薄膜を用いる薄膜トランジスタ回路の設計ライブラリデータベースであって、各々のチャネル領域が単一の前記結晶粒規定領域内の固定位置に配置される２個以上の薄膜トランジスタおよび前記２個以上の薄膜トランジスタを相互接続する配線を含む様々な論理ゲート回路をそれぞれ表す複数のスタンダードセル、並びに前記様々な論理ゲート回路の様々な組み合わせをそれぞれ表す複数のマクロセルの少なくとも一方のセルのライブラリ、および前記複数の結晶粒規定領域が配置された結晶化アレイパターンのスタンダードセルのライブラリを含みハードディスクに登録される。 （もっと読む）

【課題】配線層の平坦性を維持しつつ、配線とインダクタとの間に生じる寄生容量を低減させた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０１上に形成された第１の層間絶縁膜５０６と、第１の層間絶縁膜５０６のうち配線形成領域内に位置する部分に埋め込まれた配線１０６と、第１の層間絶縁膜５０６のうち配線形成領域内に位置する部分に埋め込まれた第１のダミーパターン１０７と、第１の層間絶縁膜５０６のうちインダクタ領域内に位置する部分に埋め込まれた第２のダミーパターン１０８と、第１の層間絶縁膜５０６の上方に形成された第２の層間絶縁膜と、第２のダミーパターン１０８の上方であって、第２の層間絶縁膜のうちインダクタ領域内に位置する部分に埋め込まれたインダクタ１１１とを備える。第２のダミーパターン１０８として金属が形成されていない。 （もっと読む）

【課題】パッケージにより生じる回路特性のバラツキを簡便にかつ正確に予測する。
【解決手段】設計されたレイアウトデータと、パッケージに起因してシリコンチップに加わる応力値の分布を示す応力マップデータと、シリコンチップに搭載される各素子について、応力値と素子の特性変動量の関係を示す検量線データとを用いる。レイアウトデータから素子の種類、位置、方向、大きさのうち１つ以上の情報を読み取る。その素子の位置での応力値を応力マップデータから読み取る。その応力値に対するその素子の特性変動量をその素子に対応する検量線データから読み取る。その特性変動量に基づいてその素子の特性を修正してネットリストの作成を行なう。 （もっと読む）

Ｔ−コイル回路網を備える回路設計を生成する方法の１つの実施形態は、インダクタのインダクタンスおよびＴ−コイル回路網の寄生ブリッジ容量を決定するステップ（３０５−３４０）を含み得る。寄生ブリッジ容量は、Ｔ−コイル回路網の出力に結合された負荷の寄生容量に依存する負荷容量基準と比較され得る（３４５，３５５）。Ｔ−コイル回路網の出力に結合された回路設計の静電放電（ＥＳＤ）保護の量、または、Ｔ−コイル回路網のインダクタのパラメータが、寄生ブリッジ容量と負荷容量基準との比較に従って、選択的に調整され得る（３５０，３６０）。インダクタのインダクタンスと、静電放電保護の量と、インダクタの巻線の幅とを特定可能な回路設計が出力され得る（３６５）。
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【課題】半導体集積回路をパッケージに実装した後に、インダクタンスを増加および減少させる調整が可能な半導体集積回路を提供する。
【解決手段】ＬＳＩの内部回路１０６が形成された同一の半導体基板に磁気検出素子１００が形成されており、ボンディングパッド１１４とＬＳＩの内部回路１０６の間に接続された第１インダクタ１０１のインダクタンスを磁気検出素子１００と磁気検出回路１０５の出力電圧でモニタし、第１インダクタ１０１の片方の端子と第２インダクタ１０２の一端と第３インダクタ１０３の一端が第１接続部１０７を介して接続される第１スイッチ１０８、第２インダクタ１０２の片方の端子が第２接続部１０９を介して接続される第２スイッチ１１０、および、第３インダクタ１０３の片方の端子が第３接続部１１１を介して接続される第３スイッチ１１２を接続または切断状態に切り替えることにより、第一のインダクタ１０１をトリミングする。 （もっと読む）

【課題】本発明は、高速にインダクタの巻き数を求めることが出来るＣＡＤ装置、インダクタの巻き数求め方法、プログラム及び記憶媒体を提供することを課題とする。
【解決手段】ＣＡＤデータ表示部２２が表示したレイアウト表示上で、インダクタ位置指定部２３によって、ユーザにインダクタの位置を指定させる。この頂点抽出部２４は指定位置の範囲内の頂点の数を求め、巻き数計算部２５はこの頂点の数からインダクタの巻き数を算出する。 （もっと読む）

【課題】電子と正孔の相互作用による、磁化方向が略平行なときの電流Ｉ_Ｄ^Ｐと、磁化方向が略反平行なときの電流Ｉ_Ｄ^ＡＰとの差の絶対値の減少を抑制することを可能にする。
【解決手段】表面にｎ型の半導体領域が設けられた半導体基板１０と、半導体領域上に離間して設けられたソース電極３０ａおよびドレイン電極３０ｂであって、ドレイン電極は半導体領域上に設けられ半導体領域の半導体よりもバンドギャップが大きくかつ価電子帯端が半導体領域の半導体の価電子帯端よりも低いエネルギーを有するｎ型の第１半導体層３１ｂと、第１半導体層上に設けられた第１強磁性層３４ｂとを有し、ソース電極は半導体領域上に設けられた第２強磁性層３４ａを有する、ソース電極およびドレイン電極と、ソース電極とドレイン電極との間の半導体領域に設けられたゲート電極２４と、を備え、第１および第２強磁性層のうちの一方は磁化方向が不変であり、他方は磁化方向が可変である。 （もっと読む）

【課題】インダクタの特性劣化を防止できる配置方法の提供。
【解決手段】外部接続端子の配置を決定する第１ステップと、インダクタの空芯部の最大幅を決定する第２ステップと、第１の方向に隣接する前記外部接続端子の略中央を通る第１の仮想線を描く第３ステップと、前記第１の方向と略直交する第２の方向に隣接する前記外部接続端子の略中央を通る第２の仮想線を描く第４ステップと、前記インダクタと最も近接する前記第１の仮想線及び前記第２の仮想線と、前記インダクタの中心との距離の許容範囲を決定する第５ステップと、前記インダクタと最も近接する前記第１の仮想線と前記インダクタの中心との距離、前記インダクタと最も近接する前記第２の仮想線と前記インダクタの中心との距離の少なくとも何れか一方の距離が、前記許容範囲に入るように前記インダクタを配置する第６ステップと、を有することを特徴とする半導体装置の配置方法。 （もっと読む）

【課題】磁気素子本体に電流を流すことなく、磁性体電極の磁化反転が可能な磁気素子及び集積回路並びに磁気ランダムアクセスメモリを提供する。
【解決手段】磁気素子１は、基板６上に第１の強磁性体電極３及び第２の強磁性体電極４を隔置し磁気素子本体２と、第１の強磁性体電極３に接触して高スピンホール効果を有する電極５を配設し、高スピンホール効果を有する電極５に電流を流して第１の強磁性体電極３へスピン注入して磁化反転する。磁気素子本体２へ電流を流すのではなく、高スピンホール効果を有する電極５に電流を流すことでスピンホール効果によるスピン分極を発生させ、第１の強磁性体電極３への移行により磁化反転できる。高インピーダンスの微小磁気メモリ素子及び磁気論理素子やスピン電界効果トランジスタを多段に接続した再構成可能微小磁気論理素子の磁化反転が可能となる。 （もっと読む）

【課題】不揮発的にコンフィギュレーションデータを格納し、かつ高速でコンフィギュレーションを実行することのできるプログラマブル・ロジック装置を実現する。
【解決手段】プログラマブル・ロジック装置の内部状態を設定するプログラム素子（ＰＥ）を、可変磁気抵抗素子（ＴＭＲ０，ＴＭＲ１）とインバータラッチ（ＩＶ０，ＩＶ１）とで構成する。可変磁気抵抗素子にコンフィギュレーションデータを格納し、インバータラッチのストレージノード（ＮＭ０，ＮＭ１）へのデータ転送時にインバータを構成するトランジスタ（ＰＴ０，ＰＴ１，ＮＴ０，ＮＴ１）のバックゲートバイアスをフォワードバイアス状態に設定するなどのデータ転送アシストを行う。 （もっと読む）

【課題】イオン伝導層を用いたイオン伝導素子をより高速に動作させる。
【解決手段】第１電極１０１と、第２電極１０２と、第１電極１０１および第２電極１０２の間に配置されたイオン伝導層１０３とを備えるイオン伝導素子と、このイオン伝導素子に、正電圧の印加および負電圧の印加を行うことでイオン伝導素子の動作を制御する両極動作制御部１０４と、第１電極１０１に、異なる電圧の負電圧を印加することでイオン伝導素子の動作を制御する単極動作制御部１０５とを備える。 （もっと読む）

【課題】配線層にスイッチ素子を有するプログラム可能な半導体装置の提供。
【解決手段】第１の配線層１０１の配線と第２の配線層１０２の配線を接続するビア１０３の内部、ビアの第１の配線との接触部、第２の配線との接触部のうちの少なくとも１つに、電解質材料１０４等導電率が可変の部材が配設され、ビア１０３は、第１の配線との接触部を第１の端子、第２の配線との接触部を第２の端子とする導電率が可変型のスイッチ素子又は可変抵抗素子として用いられ、スイッチ素子の導電率を変えることで、第１の
端子と第２の端子との接触部との接続状態を、短絡、開放、又はその中間状態に可変に設定自在とされる。金属イオンの酸化還元反応によって、第１の電極と第２の電極間の導電率が変化する２端子スイッチ素子を備え、第１の電極に接続された逆極性の第１、第２のトランジスタと、第２の電極に接続された逆極性の第３、第４のトランジスタを備えている。 （もっと読む）

【課題】歩留りが高く、且つ、配線間容量を十分に低減できる構造を備えた半導体装置を提供する。
【解決手段】半導体装置の製造方法は、基板上に絶縁膜を形成する工程と、絶縁膜の内部に複数の配線溝を形成する工程と、複数の配線溝の内部に複数の配線を形成する工程と、絶縁膜及び複数の配線の上に、複数の配線間の領域のうち選択的に領域を露出する開口部を有するレジストマスクを形成する工程と、レジストマスクを用いたエッチングにより、複数の配線間の領域のうち選択的に露出した領域の絶縁膜を除去してエアギャップ溝を形成する工程と、レジストマスクを除去した後に、複数の配線上を覆うように層間絶縁膜を堆積することによってエアギャップを形成する工程とを含む。 （もっと読む）

【課題】不揮発性メモリに格納された内部回路の動作特性を設定するチューン情報を、メモリセル微細化時においても、電源投入後、正確かつ安定に読出す。
【解決手段】２つのメモリアレイ（１ａ、１ｂ）各々のメモリセルに互いに相補なデータをチューン情報としてツインセルモードで格納する。ツインセル（ＴＷ１、ＴＷ２）は、互いに相補なチューンデータを格納するメモリセル（ＭＣＡ１，ＭＣＡ２，ＭＣＢ１，ＭＣＢ２）で構成され、２つのツインセルが同一チューン情報を格納する。チューン情報読出モード時、ダブルツインセルモードでメモリセルの選択およびデータ読出を行い、２つのツインセルの記憶情報を読出す。読出回路（５）により読出されたデータ（Ｑ）に従って、対象回路の動作特性を設定する。 （もっと読む）

【課題】スピン平行／反平行状態の２値に加えて、リセット／セット状態の書き込みを可能とするＭＴＪ素子を提供する。
【解決手段】磁気トンネル素子は、一対の強磁性層と、前記強磁性層の間に挟まれるトンネルバリア層とを含み、第１の抵抗状態と、前記第１の抵抗状態よりも高抵抗の第２の抵抗状態の間を遷移する第１機能と、前記第１の抵抗状態より低抵抗の第３の抵抗状態と、前記第２の抵抗状態よりも高抵抗の第４の抵抗状態の間を遷移する第２機能と、を有する。 （もっと読む）

【課題】ＰＯＥ技術によって作成されたＩ／Ｏセルを互い違いに配置する場合、レイアウトツールで自動配置することができず、手動によって配置する必要がある。Ｉ／Ｏセルの配置、種類の変更やチップサイズの変更があるたびに、設計者が配置の変更を手動で行うが、自動配置では生じなかったセル配置ミスや配置に要する工数の増加が生じる。
【解決手段】半導体チップの周辺に、周縁に対する内外方向で複数段にＩ／Ｏセルを配置するチップレイアウト設計方法であって、半導体チップに搭載されるべき複数種類のＩ／Ｏセルについて、各Ｉ／Ｏセルを、Ｉ／Ｏセルそれぞれの入出力端子位置を非重複の状態で合わせ有するとともに複数種類のＩ／Ｏセルの配置領域全体をカバーするセルサイズをもつダミーの共通ライブラリセルに置き換え、自動レイアウトツールを用いて共通ライブラリセルの配置を行う。 （もっと読む）