半導体装置およびその製造方法
【課題】配線層の平坦性を維持しつつ、配線とインダクタとの間に生じる寄生容量を低減させた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０１上に形成された第１の層間絶縁膜５０６と、第１の層間絶縁膜５０６のうち配線形成領域内に位置する部分に埋め込まれた配線１０６と、第１の層間絶縁膜５０６のうち配線形成領域内に位置する部分に埋め込まれた第１のダミーパターン１０７と、第１の層間絶縁膜５０６のうちインダクタ領域内に位置する部分に埋め込まれた第２のダミーパターン１０８と、第１の層間絶縁膜５０６の上方に形成された第２の層間絶縁膜と、第２のダミーパターン１０８の上方であって、第２の層間絶縁膜のうちインダクタ領域内に位置する部分に埋め込まれたインダクタ１１１とを備える。第２のダミーパターン１０８として金属が形成されていない。
【解決手段】半導体装置は、半導体基板１０１上に形成された第１の層間絶縁膜５０６と、第１の層間絶縁膜５０６のうち配線形成領域内に位置する部分に埋め込まれた配線１０６と、第１の層間絶縁膜５０６のうち配線形成領域内に位置する部分に埋め込まれた第１のダミーパターン１０７と、第１の層間絶縁膜５０６のうちインダクタ領域内に位置する部分に埋め込まれた第２のダミーパターン１０８と、第１の層間絶縁膜５０６の上方に形成された第２の層間絶縁膜と、第２のダミーパターン１０８の上方であって、第２の層間絶縁膜のうちインダクタ領域内に位置する部分に埋め込まれたインダクタ１１１とを備える。第２のダミーパターン１０８として金属が形成されていない。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の技術は、半導体装置及びその製造方法に関し、特にインダクタを搭載する場合に、インダクタと、インダクタの下層に配線形成用ダミーパターンを設けた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化、高機能化、微細化に伴って、配線を溝の中に埋め込み、且つ配線材料に銅を用いた、配線構造が採用されてきている。この構造を作製するには、基板上に層間絶縁膜を堆積した後、リソグラフィ及びドライエッチング工程などを用いて層間絶縁膜に溝を形成する。次いで、層間絶縁膜上に例えば、めっき法などにより銅を堆積し、Chemical Mechanical Polishing（ＣＭＰ）により銅膜の一部を研磨除去することにより、先に設けた溝の中に銅が埋め込めこまれてなる配線を形成できる。このとき、配線を埋め込む溝の周囲に、ダミーパターンと呼ばれるパターンを設けることにより、配線層及び層間絶縁膜の平坦化を図ることができる。
【０００３】
図８（ａ）〜（ｅ）を用いて、埋め込み型の配線の一般的な形成方法を説明する。
【０００４】
まず、図８（ａ）に示す工程で、半導体基板上に堆積された層間絶縁膜１９０１にリソグラフィ及びドライエッチング工程を用いて溝１９０２、１９０３を形成する。ここで、溝１９０２は配線用の溝であり、溝１９０３はＣＭＰ用のダミーパターンである。
【０００５】
次に、図８（ｂ）に示す工程で、先に形成した溝を含む半導体基板の上面全体に、例えばめっき法などにより銅１９０４を堆積する。
【０００６】
次に、図８（ｃ）に示す工程で、ＣＭＰにより層間絶縁膜１９０１上の銅を除去し、溝の中に埋め込まれた銅を残すことにより、配線１９０５を形成する。この時、配線形成用の溝１９０２の周辺にダミーパターン（ダミーの溝）を設けていなければ溝中に埋め込まれた銅１９０４が過剰に研磨され、基板上面に段差１９０６が生じてしまう。
【０００７】
ここで、図８（ｄ）では、ダミーパターンが形成されていない半導体装置について、ＣＭＰにより層間絶縁膜１９０１上の銅を除去する工程を示している。ダミーパターンも配線も形成されていない領域では、配線及びダミーパターンが設けられている領域に比べて層間絶縁膜１９０１の研磨量が大きくなるので層間絶縁膜厚が互いに異なり、両領域の境界に段差が生じてしまう。
【０００８】
そこで、図８（ｅ）に示すように、ウエハに配線を設けない領域についてもダミーパターンを設けることにより、層間絶縁膜１９０１の上面１９０８はＣＭＰ後も良好な平坦性を示す。このように、層間絶縁膜中に埋め込み型の銅配線を形成する場合には、ダミーパターンを設けることにより、配線を形成した層について良好な平坦性を確保でき、同様の工程を繰り返して配線層を積層することができる。
【０００９】
一方、素子の微細化に伴い、シリコン等からなる半導体基板上に形成したComplementary MOS（ＣＭＯＳ）トランジスタについても高周波用に使用する要望が高まっている。
【００１０】
ＣＭＯＳ構造をベースとした高周波デバイスでは、可変容量や配線部での容量などと合せてインダクタが搭載される。インダクタは、配線層の上層部あるいは、配線層上に形成されるが、銅配線のような埋め込み型配線を利用して形成する場合には、通常の配線と同様にダミーパターンが必要となる。そのため、インダクタを配線層と同層に形成する先行事例では、インダクタ周辺にダミーパターンが配置されている。
【００１１】
図９は、埋め込み型配線とインダクタとを備えた従来の半導体装置を示す断面図である。この例では、素子分離領域１８０２が形成された半導体基板１８０１上にトランジスタ１８０３が形成され、トランジスタ及び半導体基板１８０１上に第１の層間絶縁膜１８０４が形成される。第１の層間絶縁膜１８０４の上部には埋め込み型の配線１８０６が形成されており、この配線１８０６は、コンタクトプラグ１８０５によって半導体基板１８０１の不純物拡散領域に接続されている。配線１８０６の上層には、複数の配線層で構成された積層配線構造１８１０が形成されており、各配線はビア１８０９によって接続されている。
【００１２】
配線１８０６の近傍にはダミーパターン１８０８が、配線１８０６が形成されない領域にはダミーパターン１８０７が適宜形成される。インダクタ１８１１は上層の配線層内に形成される。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００１−１４４６０５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
従来の半導体装置では、インダクタ１８１１が上層の配線層内に配置されるため、インダクタ１８１１の下方に配線層は存在しないが、ダミーパターン１８０７が配置されている。一般にダミーパターンは配線と同時に形成されるため、インダクタ下層に配線ではないが、銅からなるダミーパターンが配置されることになる。この時、インダクタとダミーパターンの間に寄生容量が発生してしまうため、インダクタのＱ値特性が劣化するという不具合が生じる可能性がある。
【００１５】
積層配線構造を有する場合には、各層のダミーパターンについて寄生容量が発生してしまい、インダクタのＱ値を劣化させる可能性がある。従来技術において、同じ配線層内の配線から一定の距離を空けてインダクタを配置することはできるが、その場合でも下層のダミーパターンとの間で発生する寄生容量を低減することはできない。
【００１６】
本発明の目的は、配線層の平坦性を維持しつつ、配線とインダクタとの間に生じる寄生容量を低減させた半導体装置を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の一例に係る半導体装置は、配線形成領域と、インダクタ領域とを備えた半導体装置である。この半導体装置は、半導体基板と、前記半導体基板上または上方に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜のうち前記配線形成領域内に位置する部分に埋め込まれた配線及び第１のダミーパターンと、前記第１の層間絶縁膜のうち前記インダクタ領域内に位置する部分に埋め込まれた第２のダミーパターンと、前記第１の層間絶縁膜の上または上方に形成された第２の層間絶縁膜と、前記第２のダミーパターンの上方であって、前記第２の層間絶縁膜のうち前記インダクタ領域内に位置する部分に埋め込まれたインダクタとを備えている。そして、前記第２のダミーパターンとして導電体が形成されていない。
【００１８】
この構成によれば、インダクタの下方に設けられた第２のダミーパターンが金属で構成されていないので、インダクタと第２のダミーパターンとの間に生じる寄生容量を、第２のダミーパターンが金属で構成される場合に比べて著しく低減することができる。このため、インダクタのＱ値を向上させることができる。
【００１９】
また、第２のダミーパターンが形成されていることで、第１の層間絶縁膜の上面に形成される段差を小さくすることができる。
【００２０】
前記第２のダミーパターンは、空洞で構成されていてもよいし、絶縁膜で構成されていてもよい。
【００２１】
本発明の別の一例に係る半導体装置は、配線形成領域と、インダクタ領域とを備えた半導体装置である。この半導体装置は、半導体基板と、前記半導体基板上または上方に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜のうち前記配線形成領域内に位置する部分に埋め込まれた配線及び第１のダミーパターンと、前記第１の層間絶縁膜のうち前記インダクタ領域内に位置する部分に埋め込まれた第２のダミーパターンと、前記第１の層間絶縁膜の上または上方に形成された第２の層間絶縁膜と、前記第２のダミーパターンの上方であって、前記第２の層間絶縁膜のうち前記インダクタ領域内に位置する部分に埋め込まれたインダクタとを備え、前記第２のダミーパターンと前記インダクタとは、平面的に見て少なくとも一部が重ならない。
【００２２】
この構成によれば、インダクタと、インダクタの下方に設けられた第２のダミーパターンとが平面的に見て少なくとも一部が重ならないことでインダクタと第２のダミーパターンとの間に生じる寄生容量を低減することができるので、インダクタのＱ値を向上させることができる。また、第２のダミーパターンが設けられていることで、第１の層間絶縁膜の上面の平坦性は向上している。
【００２３】
本発明の別の一例に係る半導体装置は、配線形成領域と、インダクタ領域とを備えた半導体装置であって、半導体基板と、前記半導体基板上または上方に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜のうち前記配線形成領域内に位置する部分に埋め込まれた配線及び第１のダミーパターンと、前記第１の層間絶縁膜のうち前記インダクタ領域内に位置する部分に埋め込まれた第２のダミーパターンと、前記第１の層間絶縁膜の上または上方に形成された第２の層間絶縁膜と、前記第２のダミーパターンの上方であって、前記第２の層間絶縁膜のうち前記インダクタ領域内に位置する部分に埋め込まれたインダクタとを備え、前記インダクタ領域内での前記第２のダミーパターンの面積率は、前記配線形成領域内での前記第１のダミーパターンの面積率よりも小さい。
【００２４】
この構成によれば、インダクタ領域内での第２のダミーパターンの面積率は、配線形成領域内での第１のダミーパターンの面積率よりも小さいので、インダクタと第２のダミーパターンとの重なりが小さくなっており、インダクタと第２のダミーパターンとの間の寄生容量を低減することができる。
【００２５】
本発明の別の一例に係る半導体装置の製造方法は、半導体基板上に形成されたトランジスタ及び前記半導体基板の上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜に溝を形成する工程と、前記溝に導電体を埋め込むことで前記第１の層間絶縁膜のうち配線形成領域に位置する部分に配線及び第１のダミーパターンを形成した後、前記第１の層間絶縁膜のうちインダクタ領域に位置する部分に形成された前記溝内の前記導電膜を選択的に除去する工程と、前記第１の層間絶縁膜のうちインダクタ領域に位置する部分に形成された前記溝内に第２のダミーパターンとなる空洞ができるように、前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜の上または上方に第３の層間絶縁膜を形成する工程と、前記第３の層間絶縁膜のうち前記インダクタ領域に位置する部分にインダクタを形成する工程とを備えている。
【００２６】
この方法によれば、第１の層間絶縁膜のうちインダクタ領域に位置する部分に形成された溝内に第２のダミーパターンとなる空洞を形成するので、インダクタと第２のパターンとの間に生じる寄生容量を小さくすることができる。また、第２のダミーパターンを形成することで、導電膜を除去する際などに第１の層間絶縁膜の上面を平坦に保つことができる。
【００２７】
本発明の別の一例に係る半導体装置の製造方法は、半導体基板上に形成されたトランジスタ及び前記半導体基板の上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜に溝を形成する工程と、前記溝に導電体を埋め込むことで前記第１の層間絶縁膜のうち配線形成領域に位置する部分に配線及び第１のダミーパターンを形成した後、前記第１の層間絶縁膜のうちインダクタ領域に位置する部分に形成された前記溝内の前記導電膜を選択的に除去する工程と、前記第１の層間絶縁膜のうち前記インダクタ領域に位置する部分に形成された前記溝内に第２のダミーパターンとなる絶縁膜を埋め込む工程と、前記第１の層間絶縁膜の上方に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜のうち前記インダクタ領域に位置する部分にインダクタを形成する工程とを備えている。
【００２８】
この方法によれば、第２のダミーパターンとして第２の層間絶縁膜に絶縁膜を埋め込むので、インダクタと第２のダミーパターンとの間に生じる寄生容量を低減することができる。そのため、インダクタのＱ値を大きくすることができる。
【発明の効果】
【００２９】
本発明の一例に係る半導体装置及びその製造方法によると、第１のダミーパターン及び第２のダミーパターンを形成することで配線層の平坦化を実現しつつ、インダクタと第２のダミーパターンとの間に生じる寄生容量を低減し、インダクタのＱ値を向上させることができる。
【図面の簡単な説明】
【００３０】
【図１】（ａ）は、本発明の第１の実施形態に係る半導体装置を示す断面図であり、（ｂ）は、当該半導体装置の配線形成領域（左側）とインダクタ領域（右側）を示す平面図であり、（ｃ）は、配線溝を拡大して示す図である。
【図２】（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】（ａ）は、本発明の第２の実施形態に係る半導体装置を示す断面図であり、（ｂ）は、当該半導体装置の配線形成領域（左側）とインダクタ領域（右側）を示す平面図である。
【図５】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】（ａ）は、本発明の第３の実施形態に係る半導体装置を示す断面図であり、（ｂ）は、当該半導体装置の配線形成領域（左側）とインダクタ領域（右側）を示す平面図である。
【図７】（ａ）は、本発明の第４の実施形態に係る半導体装置を示す断面図であり、（ｂ）は、当該半導体装置の配線形成領域（左側）とインダクタ領域（右側）を示す平面図である。
【図８】（ａ）〜（ｅ）は、従来の半導体装置の製造方法を示す断面図である。
【図９】埋め込み型配線とインダクタとを備えた従来の半導体装置を示す断面図である。
【発明を実施するための形態】
【００３１】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。
【００３２】
図１（ａ）は、本発明の第１の実施形態に係る半導体装置を示す断面図であり、（ｂ）は、当該半導体装置の配線形成領域（左側）とインダクタ領域（右側）を示す平面図であり、（ｃ）は、配線溝を拡大して示す図である。
【００３３】
本実施形態の半導体装置では、素子分離領域１０２が設けられたシリコン等からなる半導体基板１０１上にＭＯＳトランジスタ１０３等の素子が設けられている。ＭＯＳトランジスタ１０３及び半導体基板１０１上に第１の層間絶縁膜１０４が設けられており、第１の層間絶縁膜１０４上には第２の層間絶縁膜５０６が設けられている。第２の層間絶縁膜５０６には銅などの金属からなる配線１０６が埋め込まれている。この配線１０６はコンタクトプラグ１０５によって半導体基板１０１の不純物拡散領域に接続されている。第２の層間絶縁膜５０６に設けられた配線１０６の上層には、複数の配線層で構成された積層配線構造１１０が形成されており、各配線はビア１０９によって接続されている。配線１０６、ダミーパターン１０７、空洞１０８は各配線層内に形成されている。
【００３４】
配線１０６の近傍（配線形成領域内）にはダミーパターン１０７が形成されている。ダミーパターン１０７は第２の層間絶縁膜５０６に形成された溝内に配線１０６の構成材料と同じ材料が埋め込まれることで形成されている。
【００３５】
また、配線１０６と同じ配線層のインダクタ領域と、その上層の配線層のインダクタ領域にはダミーパターンとして空洞１０８が設けられている。空洞１０８は第２の層間絶縁膜５０６および各層間絶縁膜に形成された溝内に形成されている。空洞１０８が形成された溝の幅や深さはダミーパターン１０７が設けられた溝と同様であってもよく、溝間の距離は任意に設定可能である。
【００３６】
空洞１０８の上層配線層内には配線１０６と同じ材料で構成されたインダクタ１１１が設けられている。インダクタ１１１は例えば渦巻き状の平面形状を有している。
【００３７】
図１（ｃ）に示すように、ダミーパターン用の溝幅（溝の径）を例えば１μｍとすると、溝上に厚さ５００ｎｍ程度の層間絶縁膜１１３をChemical Vapor Deposition(ＣＶＤ)法などにより形成した場合、溝の底のコーナー部は絶縁膜で埋められずに空洞１１４が形成される（図１（ｃ）左図）。あるいは、層間絶縁膜１１３の形成条件によっては、絶縁膜が溝全体に均一に堆積されず、溝中央部に空洞１１５が形成される。
【００３８】
本実施形態の半導体装置によれば、インダクタ１１１の下層にダミーパターンとして空洞１０８が形成されているので、インダクタ１１１とダミーパターンとの間に寄生容量は発生しない。このため、インダクタとダミーパターン間に寄生容量が発生した場合に比べて、インダクタ１１１のＱ値を向上させることが可能となる。
【００３９】
また、後述のように、インダクタ領域には配線形成領域と同様の溝が形成されているので、配線材料の研磨工程において段差が形成されにくくなっている。このため、各配線層の上面を平坦化することができる。
【００４０】
なお、図１（ａ）、（ｂ）に示す例ではインダクタ領域内の各溝に空洞が設けられているが、溝内の一部に空洞が設けられていれば寄生容量の発生を抑えることができる。また、全ての配線層内に空洞１０８が形成されていてもよいが、少なくとも一部の配線層に空洞１０８が形成されていれば寄生容量の発生を抑えることができる。
【００４１】
また、以上ではダミーパターンとして空洞１０８を設ける例を説明したが、ダミーパターンとして金属などの導電体が設けられていなければ、溝内に形成されるのは空洞１０８に限られない。
【００４２】
−半導体装置の製造方法−
次に、本実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図２（ａ）〜（ｅ）、図３（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【００４３】
まず、図２（ａ）に示す工程で、ＳＴＩ等により半導体基板１０１の上部に素子分離領域１０２を形成した後、ゲート電極を有するＭＯＳトランジスタ１０３を公知の方法によって形成する。次に、ＣＶＤ法などによりＭＯＳトランジスタ１０３及び半導体基板１０１上に第１の層間絶縁膜１０４を形成した後、第１の層間絶縁膜１０４を貫通するコンタクトプラグ１０５を形成する。
【００４４】
次に、図２（ｂ）に示す工程で、ＣＶＤ法などにより、第１の層間絶縁膜１０４上に第２の層間絶縁膜５０６を形成する。
【００４５】
次いで、図２（ｃ）に示す工程で、リソグラフィ及び第２の層間絶縁膜５０６のドライエッチングを行って第２の層間絶縁膜５０６内に配線形成用の溝５０７、配線形成領域におけるダミーパターン形成用の溝５０８、インダクタ領域におけるダミーパターン形成用の溝５０９を形成する。溝５０７の幅は例えば２００ｎｍ程度であり、溝５０８、５０９の幅は例えば２００ｎｍ程度である。溝５０９同士の間隔は例えば２μｍ程度である。
【００４６】
次に、図２（ｄ）に示す工程で、銅膜（導電体）５１０を溝５０７、５０８、５０９を含む基板の上面上に形成する。銅膜５１０は例えばめっき法により形成される。
【００４７】
次に、図２（ｅ）に示す工程で、銅膜５１０をＣＭＰにより研磨することで銅膜５１０のうち溝の外部に設けられた部分を除去し、配線１０６と、配線１０６の近傍に位置し、溝５０８内に埋め込まれた銅膜（ダミーパターン１０７）と、溝５０９内に埋め込まれた銅膜５１３とを形成する。
【００４８】
次に、図３（ａ）に示す工程で、基板（作製中の半導体装置）のうち配線形成領域を覆い、インダクタ領域に開口が形成されたレジストマスク５１４を形成する。レジストマスク５１４は例えばリソグラフィを用いて形成される。
【００４９】
次に、図３（ｂ）に示す工程で、例えば硫酸などの薬液を用いたウェットエッチングによりインダクタ領域内に配置された銅膜５１３を除去する。これにより、溝５０９内は空洞となる。
【００５０】
次いで、図３（ｃ）に示す工程で、レジストマスク５１４を除去する。
【００５１】
続いて、図３（ｄ）に示す工程で、第２の層間絶縁膜５０６及び配線１０６上に絶縁膜からなる層間絶縁膜を形成する。この際に、溝５０９内は絶縁膜で完全に埋め込まれないので、溝５０９内に空洞１０８が形成される。その後、以上の配線及びダミーパターンの形成工程を繰り返すことにより、積層配線構造１１０を形成する。ここで、上層の配線層内には配線１０６と同じ銅などからなるインダクタ１１１を形成する。
【００５２】
本実施形態の製造方法で作製された半導体装置では、インダクタ１１１の下層に設けられたダミーパターンとして空洞１０８が形成されているので、インダクタ１１１とダミーパターンとの間に寄生容量が発生しない。このため、インダクタの下方に金属からなるダミーパターンを設ける場合に比べて寄生容量を大きく低減することができ、インダクタ１１１のＱ値を十分に高くすることが可能となる。
【００５３】
また、インダクタ領域においても配線形成領域と同様に各層間絶縁膜にダミーパターンが形成されているので、配線層内に生じる段差が緩和されている。そのため、段差の形成に起因する接続不良などの不具合を抑えつつ、Ｑ値の優れたインダクタを形成することが可能となる。
【００５４】
(第２の実施形態)
図４（ａ）は、本発明の第２の実施形態に係る半導体装置を示す断面図であり、（ｂ）は、当該半導体装置の配線形成領域（左側）とインダクタ領域（右側）を示す平面図である。
【００５５】
図４（ａ）、（ｂ）に示すように、本実施形態の半導体装置は、第１の実施形態に係る半導体装置と同様に、素子分離領域１０２が形成された半導体基板１０１上に形成されたＭＯＳトランジスタ１０３と、半導体基板１０１上に形成された第１の層間絶縁膜１０４と、第１の層間絶縁膜１０４上に形成された第２の層間絶縁膜５０６と、第２の層間絶縁膜５０６に形成された配線１０６と、配線１０６に接続されたコンタクトプラグ１０５と、ダミーパターン１０７と、インダクタ領域内の第２の層間絶縁膜５０６に形成されたダミーパターン２０８とを備えている。上層の配線層にはインダクタ１１１が形成されている。
【００５６】
また、第２の層間絶縁膜５０６に設けられた配線１０６の上層には複数の配線層で構成された積層配線構造２１０が形成されており、各配線はビア１０９により接続されている。
【００５７】
配線１０６の近傍に設けられたダミーパターン１０７は溝内に埋め込まれ、配線１０６の構成材料と同じ銅などからなっている。
【００５８】
本実施形態の半導体装置が第１の半導体装置と異なるのは、インダクタ領域内の層間絶縁膜内に溝が所定の間隔で形成されており、当該溝内にダミーパターン２０８として絶縁膜が設けられている点である。このダミーパターン２０８は、例えばシリコン窒化膜等の絶縁体で構成されている。
【００５９】
本実施形態の半導体装置では、インダクタ領域内のダミーパターン２０８として絶縁膜が設けられているので、インダクタ１１１とダミーパターン２０８との間に寄生容量が発生しない。このため、インダクタ１１１のＱ値を高くすることができる。
【００６０】
また、後述のように、インダクタ領域には配線形成領域と同様の溝が形成されているので、配線材料の研磨工程において段差が形成されにくくなっている。このため、各配線層の上面を平坦化することができる。
【００６１】
なお、図４（ａ）、（ｂ）に示す例ではインダクタ領域内の各溝に絶縁膜が設けられているが、溝内の一部に絶縁膜が設けられていれば寄生容量の発生を抑えることができる。また、全ての配線層内に絶縁膜が形成されていてもよいが、少なくとも一部の配線層に絶縁膜が形成されていれば寄生容量の発生を抑えることができる。
【００６２】
なお、ダミーパターン２０８である絶縁膜の誘電率が、当該ダミーパターンを設けた層間絶縁膜の誘電率に比べて低ければ、インダクタとダミーパターンとの間の寄生容量を更に低減でき、より高いＱ値を実現することが可能となる。
【００６３】
また、ダミーパターン２０８は単一の絶縁膜で構成されていてもよいが、シリコン窒化膜や酸化膜の積層体であっても同様の効果がある。
【００６４】
−半導体装置の製造方法−
図５（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【００６５】
まず、第１の実施形態で説明したように、図２（ａ）〜（ｅ）、及び図３（ａ）〜（ｃ）に示す工程によって、素子分離領域１０２が形成された半導体基板１０１上にＭＯＳトランジスタ１０３、第１の層間絶縁膜１０４、コンタクトプラグ１０５、第２の層間絶縁膜５０６、配線１０６、ダミーパターン１０７、溝５０９などを形成する。図５（ａ）は図３（ｃ）と同じ状態の半導体装置を示している。
【００６６】
次に、図５（ｂ）に示す工程で、溝５０９を含む基板の上面全体に例えばシリコン窒化膜からなる絶縁膜７０９を形成する。ここで、絶縁膜７０９は溝５０９内に埋め込まれている。
【００６７】
次に、図５（ｃ）に示す工程で、ＣＭＰによって配線１０６や第２の層間絶縁膜５０６が露出するまで絶縁膜７０９を研磨し、溝５０９内に埋め込まれた絶縁膜７０９からなるダミーパターン２０８を形成する。
【００６８】
その後、図５（ｄ）に示すように、配線１０６、ダミーパターン１０７、２０８の形成工程を繰り返すことにより、積層配線構造２１０を形成する。ここで、上層の配線層内には配線１０６と同じ銅などからなるインダクタ１１１を形成する。
【００６９】
本実施形態の製造方法で作製された半導体装置では、インダクタ１１１の下層に絶縁膜で構成されたダミーパターン２０８が形成されているので、インダクタ１１１とダミーパターン２０８との間に寄生容量が発生しない。このため、インダクタの下方に金属からなるダミーパターンを設ける場合に比べて寄生容量を大きく低減することができ、インダクタ１１１のＱ値を十分に高くすることが可能となる。
【００７０】
また、インダクタ領域においても配線形成領域と同様に各層間絶縁膜にダミーパターンが形成されているので、配線層内に生じる段差が緩和されている。そのため、段差の形成に起因する接続不良などの不具合を抑えつつ、Ｑ値の優れたインダクタを形成することが可能となる。
【００７１】
(第３の実施形態)
図６（ａ）は、本発明の第３の実施形態に係る半導体装置を示す断面図であり、（ｂ）は、当該半導体装置の配線形成領域（左側）とインダクタ領域（右側）を示す平面図である。
【００７２】
図６（ａ）、（ｂ）に示すように、本実施形態の半導体装置は、第１の実施形態に係る半導体装置と同様に、素子分離領域１０２が形成された半導体基板１０１上に形成されたＭＯＳトランジスタ１０３と、半導体基板１０１上に形成された第１の層間絶縁膜１０４と、第１の層間絶縁膜１０４上に形成された第２の層間絶縁膜５０６と、第２の層間絶縁膜５０６に形成された配線１０６と、配線１０６に接続されたコンタクトプラグ１０５と、ダミーパターン３０７と、インダクタ領域内の第２の層間絶縁膜５０６に形成されたダミーパターン３０８とを備えている。上層の配線層にはインダクタ１１１が形成されている。
【００７３】
また、第２の層間絶縁膜５０６に設けられた配線１０６の上層には複数の配線層で構成された積層配線構造３１０が形成されており、各配線はビア１０９により接続されている。
【００７４】
配線１０６の近傍に設けられたダミーパターン３０７は溝内に埋め込まれ、配線１０６の構成材料と同じ銅などからなっている。
【００７５】
本実施形態の半導体装置が第１の半導体装置と異なるのは、ダミーパターン３０８が溝に埋め込まれた導電体で構成されていること、及びインダクタ領域内のダミーパターン３０８とインダクタ１１１とが平面的に見て少なくとも部分的に重ならないことである。特に、ダミーパターン３０８とインダクタ１１１とが平面的に見て重ならなければより好ましい。ダミーパターン３０８は配線１０６と同じ材料で構成されていてもよい。インダクタ１１１、配線１０６、ダミーパターン３０８は例えば銅やＡｌ、あるいは金属の積層膜などで構成されていてもよい。
【００７６】
また、図示はしていないが、インダクタ１１１の直下のダミーパターン３０８が平面的に見て重ならないようにしておけば、それより下層のダミーパターン３０８が平面的にみて重なっていたとしても、半導体基板１の垂直方向の距離が離れているため、寄生容量を低減する効果は発揮される。
【００７７】
インダクタ１１１は１つの配線層内にコイル状に形成されており、インダクタ１１１を形成する金属膜の幅は例えば数μｍから１０μｍ程度であり、当該金属膜同士の間隔は数μｍ〜２０μｍ程度である。一方、配線形成領域内のダミーパターン３０７の幅は１μｍ程度、配置間隔は例えば２μｍ程度である。なお、インダクタ１１１を構成する金属膜同士の間にダミーパターン３０８が形成されていてもよい。
【００７８】
本実施形態の半導体装置では、ダミーパターン３０８がインダクタ１１１の直下方に配置されないので、ダミーパターンとインダクタとが平面的に見て重なる場合に比べてダミーパターン３０８とインダクタ１１１との距離を大きくすることができる。このため、ダミーパターン３０８とインダクタ１１１との間に生じる寄生容量を低減することができ、インダクタ１１１のＱ値を向上させることができる。
【００７９】
(第４の実施形態)
図７（ａ）は、本発明の第４の実施形態に係る半導体装置を示す断面図であり、（ｂ）は、当該半導体装置の配線形成領域（左側）とインダクタ領域（右側）を示す平面図である。
【００８０】
図７（ａ）、（ｂ）に示すように、本実施形態の半導体装置は、第１の実施形態に係る半導体装置と同様に、素子分離領域１０２が形成された半導体基板１０１上に形成されたＭＯＳトランジスタ１０３と、半導体基板１０１上に形成された第１の層間絶縁膜１０４と、第１の層間絶縁膜１０４上に形成された第２の層間絶縁膜５０６と、第２の層間絶縁膜５０６に形成された配線１０６と、配線１０６に接続されたコンタクトプラグ１０５と、ダミーパターン４０７と、インダクタ領域内の第２の層間絶縁膜５０６に形成されたダミーパターン４０８とを備えている。上層の配線層にはインダクタ１１１が形成されている。
【００８１】
また、第２の層間絶縁膜５０６に設けられた配線１０６の上層には複数の配線層で構成された積層配線構造４１０が形成されており、各配線はビア１０９により接続されている。配線１０６、ダミーパターン４０７、ダミーパターン４０８は各配線層内に形成されている。
【００８２】
配線１０６の近傍に設けられたダミーパターン４０７は溝内に埋め込まれ、配線１０６の構成材料と同じ銅などからなっている。
【００８３】
本実施形態の半導体装置が第１の半導体装置と異なるのは、インダクタ領域においてインダクタ１１１の下方に形成されたダミーパターン４０８の面積率（所定領域において、基板主面の全体中のダミーパターンが占める面積の割合）が配線形成領域におけるダミーパターン４０７の面積率よりも小さいことである。なお、ダミーパターン４０８は配線１０６と同じ材料で構成されていてもよく、例えば銅やＡｌ、あるいは金属の積層膜などで構成されていてもよい。
【００８４】
図７（ａ）、（ｂ）に示す例では、ダミーパターン４０８の大きさはダミーパターン４０７と同等にしてダミーパターン４０８の形成箇所をダミーパターン４０７よりも少なくしている。すなわち、ダミーパターン４０８のダミーパターン密度をダミーパターン４０７の密度や配線１０６の配線密度よりも小さくしている。ここでの、「ダミーパターンの密度」とは、単位面積当たりのダミーパターン面積を指す。なお、ダミーパターン４０８のサイズをダミーパターン４０７よりも小さくしてダミーパターン４０７と同等の数だけ設けてもよい。
【００８５】
本実施形態の半導体装置では、ダミーパターン４０８の面積率をダミーパターン４０７と同様の面積率で配置した場合に比べてインダクタ１１１とダミーパターン４０８とがオーバーラップする面積を小さくすることができる。そのため、インダクタ１１１とダミーパターン４０８との間に生じる寄生容量を低減し、インダクタ１１１のＱ値を高くすることができる。
【００８６】
ダミーパターンの形成については、基板上面の平坦性を確保するために、局所的な面積率が規定されているが、実際のレイアウトを配置するに当たってはマスクレイアウトツールにて自動で発生される。そのため、通常は一定の値とならず、規定されるダミーパターンの面積率は数１０％の幅を持った値となる。本実施形態の半導体装置においては、配線形成領域とインダクタ領域のそれぞれでダミーパターンの面積率に、例えば１０％以上の差を設ける。
【００８７】
以上で説明した例は本発明の一例であって、各部材の形状や構成材料、ダミーパターンの個数、平面面積などは本発明の趣旨を逸脱しない範囲において適宜変更可能である。また、各実施形態に係る半導体装置の構成を適宜組み合わせてもよい。
【産業上の利用可能性】
【００８８】
以上説明したように、本発明の一例に係る半導体装置及びその製造方法によると、複数の配線層に形成された埋め込み型の金属配線と、インダクタとを搭載する半導体装置を形成する方法等に有用である。
【符号の説明】
【００８９】
１０１ 半導体基板
１０２ 素子分離領域
１０３ ＭＯＳトランジスタ
１０４ 第１の層間絶縁膜
１０５ コンタクトプラグ
１０６ 配線
１０７、２０８、３０７、３０８、４０７、４０８ ダミーパターン
１０８、１１４、１１５ 空洞
１０９ ビア
１１０、２１０、３１０、４１０ 積層配線構造
１１１ インダクタ
１１３ 層間絶縁膜
５０６ 第２の層間絶縁膜
５０７、５０８、５０９ 溝
５１０、５１３ 銅膜
５１４ レジストマスク
７０９ 絶縁膜
【技術分野】
【０００１】
本明細書に記載の技術は、半導体装置及びその製造方法に関し、特にインダクタを搭載する場合に、インダクタと、インダクタの下層に配線形成用ダミーパターンを設けた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化、高機能化、微細化に伴って、配線を溝の中に埋め込み、且つ配線材料に銅を用いた、配線構造が採用されてきている。この構造を作製するには、基板上に層間絶縁膜を堆積した後、リソグラフィ及びドライエッチング工程などを用いて層間絶縁膜に溝を形成する。次いで、層間絶縁膜上に例えば、めっき法などにより銅を堆積し、Chemical Mechanical Polishing（ＣＭＰ）により銅膜の一部を研磨除去することにより、先に設けた溝の中に銅が埋め込めこまれてなる配線を形成できる。このとき、配線を埋め込む溝の周囲に、ダミーパターンと呼ばれるパターンを設けることにより、配線層及び層間絶縁膜の平坦化を図ることができる。
【０００３】
図８（ａ）〜（ｅ）を用いて、埋め込み型の配線の一般的な形成方法を説明する。
【０００４】
まず、図８（ａ）に示す工程で、半導体基板上に堆積された層間絶縁膜１９０１にリソグラフィ及びドライエッチング工程を用いて溝１９０２、１９０３を形成する。ここで、溝１９０２は配線用の溝であり、溝１９０３はＣＭＰ用のダミーパターンである。
【０００５】
次に、図８（ｂ）に示す工程で、先に形成した溝を含む半導体基板の上面全体に、例えばめっき法などにより銅１９０４を堆積する。
【０００６】
次に、図８（ｃ）に示す工程で、ＣＭＰにより層間絶縁膜１９０１上の銅を除去し、溝の中に埋め込まれた銅を残すことにより、配線１９０５を形成する。この時、配線形成用の溝１９０２の周辺にダミーパターン（ダミーの溝）を設けていなければ溝中に埋め込まれた銅１９０４が過剰に研磨され、基板上面に段差１９０６が生じてしまう。
【０００７】
ここで、図８（ｄ）では、ダミーパターンが形成されていない半導体装置について、ＣＭＰにより層間絶縁膜１９０１上の銅を除去する工程を示している。ダミーパターンも配線も形成されていない領域では、配線及びダミーパターンが設けられている領域に比べて層間絶縁膜１９０１の研磨量が大きくなるので層間絶縁膜厚が互いに異なり、両領域の境界に段差が生じてしまう。
【０００８】
そこで、図８（ｅ）に示すように、ウエハに配線を設けない領域についてもダミーパターンを設けることにより、層間絶縁膜１９０１の上面１９０８はＣＭＰ後も良好な平坦性を示す。このように、層間絶縁膜中に埋め込み型の銅配線を形成する場合には、ダミーパターンを設けることにより、配線を形成した層について良好な平坦性を確保でき、同様の工程を繰り返して配線層を積層することができる。
【０００９】
一方、素子の微細化に伴い、シリコン等からなる半導体基板上に形成したComplementary MOS（ＣＭＯＳ）トランジスタについても高周波用に使用する要望が高まっている。
【００１０】
ＣＭＯＳ構造をベースとした高周波デバイスでは、可変容量や配線部での容量などと合せてインダクタが搭載される。インダクタは、配線層の上層部あるいは、配線層上に形成されるが、銅配線のような埋め込み型配線を利用して形成する場合には、通常の配線と同様にダミーパターンが必要となる。そのため、インダクタを配線層と同層に形成する先行事例では、インダクタ周辺にダミーパターンが配置されている。
【００１１】
図９は、埋め込み型配線とインダクタとを備えた従来の半導体装置を示す断面図である。この例では、素子分離領域１８０２が形成された半導体基板１８０１上にトランジスタ１８０３が形成され、トランジスタ及び半導体基板１８０１上に第１の層間絶縁膜１８０４が形成される。第１の層間絶縁膜１８０４の上部には埋め込み型の配線１８０６が形成されており、この配線１８０６は、コンタクトプラグ１８０５によって半導体基板１８０１の不純物拡散領域に接続されている。配線１８０６の上層には、複数の配線層で構成された積層配線構造１８１０が形成されており、各配線はビア１８０９によって接続されている。
【００１２】
配線１８０６の近傍にはダミーパターン１８０８が、配線１８０６が形成されない領域にはダミーパターン１８０７が適宜形成される。インダクタ１８１１は上層の配線層内に形成される。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００１−１４４６０５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
従来の半導体装置では、インダクタ１８１１が上層の配線層内に配置されるため、インダクタ１８１１の下方に配線層は存在しないが、ダミーパターン１８０７が配置されている。一般にダミーパターンは配線と同時に形成されるため、インダクタ下層に配線ではないが、銅からなるダミーパターンが配置されることになる。この時、インダクタとダミーパターンの間に寄生容量が発生してしまうため、インダクタのＱ値特性が劣化するという不具合が生じる可能性がある。
【００１５】
積層配線構造を有する場合には、各層のダミーパターンについて寄生容量が発生してしまい、インダクタのＱ値を劣化させる可能性がある。従来技術において、同じ配線層内の配線から一定の距離を空けてインダクタを配置することはできるが、その場合でも下層のダミーパターンとの間で発生する寄生容量を低減することはできない。
【００１６】
本発明の目的は、配線層の平坦性を維持しつつ、配線とインダクタとの間に生じる寄生容量を低減させた半導体装置を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の一例に係る半導体装置は、配線形成領域と、インダクタ領域とを備えた半導体装置である。この半導体装置は、半導体基板と、前記半導体基板上または上方に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜のうち前記配線形成領域内に位置する部分に埋め込まれた配線及び第１のダミーパターンと、前記第１の層間絶縁膜のうち前記インダクタ領域内に位置する部分に埋め込まれた第２のダミーパターンと、前記第１の層間絶縁膜の上または上方に形成された第２の層間絶縁膜と、前記第２のダミーパターンの上方であって、前記第２の層間絶縁膜のうち前記インダクタ領域内に位置する部分に埋め込まれたインダクタとを備えている。そして、前記第２のダミーパターンとして導電体が形成されていない。
【００１８】
この構成によれば、インダクタの下方に設けられた第２のダミーパターンが金属で構成されていないので、インダクタと第２のダミーパターンとの間に生じる寄生容量を、第２のダミーパターンが金属で構成される場合に比べて著しく低減することができる。このため、インダクタのＱ値を向上させることができる。
【００１９】
また、第２のダミーパターンが形成されていることで、第１の層間絶縁膜の上面に形成される段差を小さくすることができる。
【００２０】
前記第２のダミーパターンは、空洞で構成されていてもよいし、絶縁膜で構成されていてもよい。
【００２１】
本発明の別の一例に係る半導体装置は、配線形成領域と、インダクタ領域とを備えた半導体装置である。この半導体装置は、半導体基板と、前記半導体基板上または上方に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜のうち前記配線形成領域内に位置する部分に埋め込まれた配線及び第１のダミーパターンと、前記第１の層間絶縁膜のうち前記インダクタ領域内に位置する部分に埋め込まれた第２のダミーパターンと、前記第１の層間絶縁膜の上または上方に形成された第２の層間絶縁膜と、前記第２のダミーパターンの上方であって、前記第２の層間絶縁膜のうち前記インダクタ領域内に位置する部分に埋め込まれたインダクタとを備え、前記第２のダミーパターンと前記インダクタとは、平面的に見て少なくとも一部が重ならない。
【００２２】
この構成によれば、インダクタと、インダクタの下方に設けられた第２のダミーパターンとが平面的に見て少なくとも一部が重ならないことでインダクタと第２のダミーパターンとの間に生じる寄生容量を低減することができるので、インダクタのＱ値を向上させることができる。また、第２のダミーパターンが設けられていることで、第１の層間絶縁膜の上面の平坦性は向上している。
【００２３】
本発明の別の一例に係る半導体装置は、配線形成領域と、インダクタ領域とを備えた半導体装置であって、半導体基板と、前記半導体基板上または上方に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜のうち前記配線形成領域内に位置する部分に埋め込まれた配線及び第１のダミーパターンと、前記第１の層間絶縁膜のうち前記インダクタ領域内に位置する部分に埋め込まれた第２のダミーパターンと、前記第１の層間絶縁膜の上または上方に形成された第２の層間絶縁膜と、前記第２のダミーパターンの上方であって、前記第２の層間絶縁膜のうち前記インダクタ領域内に位置する部分に埋め込まれたインダクタとを備え、前記インダクタ領域内での前記第２のダミーパターンの面積率は、前記配線形成領域内での前記第１のダミーパターンの面積率よりも小さい。
【００２４】
この構成によれば、インダクタ領域内での第２のダミーパターンの面積率は、配線形成領域内での第１のダミーパターンの面積率よりも小さいので、インダクタと第２のダミーパターンとの重なりが小さくなっており、インダクタと第２のダミーパターンとの間の寄生容量を低減することができる。
【００２５】
本発明の別の一例に係る半導体装置の製造方法は、半導体基板上に形成されたトランジスタ及び前記半導体基板の上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜に溝を形成する工程と、前記溝に導電体を埋め込むことで前記第１の層間絶縁膜のうち配線形成領域に位置する部分に配線及び第１のダミーパターンを形成した後、前記第１の層間絶縁膜のうちインダクタ領域に位置する部分に形成された前記溝内の前記導電膜を選択的に除去する工程と、前記第１の層間絶縁膜のうちインダクタ領域に位置する部分に形成された前記溝内に第２のダミーパターンとなる空洞ができるように、前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜の上または上方に第３の層間絶縁膜を形成する工程と、前記第３の層間絶縁膜のうち前記インダクタ領域に位置する部分にインダクタを形成する工程とを備えている。
【００２６】
この方法によれば、第１の層間絶縁膜のうちインダクタ領域に位置する部分に形成された溝内に第２のダミーパターンとなる空洞を形成するので、インダクタと第２のパターンとの間に生じる寄生容量を小さくすることができる。また、第２のダミーパターンを形成することで、導電膜を除去する際などに第１の層間絶縁膜の上面を平坦に保つことができる。
【００２７】
本発明の別の一例に係る半導体装置の製造方法は、半導体基板上に形成されたトランジスタ及び前記半導体基板の上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜に溝を形成する工程と、前記溝に導電体を埋め込むことで前記第１の層間絶縁膜のうち配線形成領域に位置する部分に配線及び第１のダミーパターンを形成した後、前記第１の層間絶縁膜のうちインダクタ領域に位置する部分に形成された前記溝内の前記導電膜を選択的に除去する工程と、前記第１の層間絶縁膜のうち前記インダクタ領域に位置する部分に形成された前記溝内に第２のダミーパターンとなる絶縁膜を埋め込む工程と、前記第１の層間絶縁膜の上方に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜のうち前記インダクタ領域に位置する部分にインダクタを形成する工程とを備えている。
【００２８】
この方法によれば、第２のダミーパターンとして第２の層間絶縁膜に絶縁膜を埋め込むので、インダクタと第２のダミーパターンとの間に生じる寄生容量を低減することができる。そのため、インダクタのＱ値を大きくすることができる。
【発明の効果】
【００２９】
本発明の一例に係る半導体装置及びその製造方法によると、第１のダミーパターン及び第２のダミーパターンを形成することで配線層の平坦化を実現しつつ、インダクタと第２のダミーパターンとの間に生じる寄生容量を低減し、インダクタのＱ値を向上させることができる。
【図面の簡単な説明】
【００３０】
【図１】（ａ）は、本発明の第１の実施形態に係る半導体装置を示す断面図であり、（ｂ）は、当該半導体装置の配線形成領域（左側）とインダクタ領域（右側）を示す平面図であり、（ｃ）は、配線溝を拡大して示す図である。
【図２】（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】（ａ）は、本発明の第２の実施形態に係る半導体装置を示す断面図であり、（ｂ）は、当該半導体装置の配線形成領域（左側）とインダクタ領域（右側）を示す平面図である。
【図５】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】（ａ）は、本発明の第３の実施形態に係る半導体装置を示す断面図であり、（ｂ）は、当該半導体装置の配線形成領域（左側）とインダクタ領域（右側）を示す平面図である。
【図７】（ａ）は、本発明の第４の実施形態に係る半導体装置を示す断面図であり、（ｂ）は、当該半導体装置の配線形成領域（左側）とインダクタ領域（右側）を示す平面図である。
【図８】（ａ）〜（ｅ）は、従来の半導体装置の製造方法を示す断面図である。
【図９】埋め込み型配線とインダクタとを備えた従来の半導体装置を示す断面図である。
【発明を実施するための形態】
【００３１】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。
【００３２】
図１（ａ）は、本発明の第１の実施形態に係る半導体装置を示す断面図であり、（ｂ）は、当該半導体装置の配線形成領域（左側）とインダクタ領域（右側）を示す平面図であり、（ｃ）は、配線溝を拡大して示す図である。
【００３３】
本実施形態の半導体装置では、素子分離領域１０２が設けられたシリコン等からなる半導体基板１０１上にＭＯＳトランジスタ１０３等の素子が設けられている。ＭＯＳトランジスタ１０３及び半導体基板１０１上に第１の層間絶縁膜１０４が設けられており、第１の層間絶縁膜１０４上には第２の層間絶縁膜５０６が設けられている。第２の層間絶縁膜５０６には銅などの金属からなる配線１０６が埋め込まれている。この配線１０６はコンタクトプラグ１０５によって半導体基板１０１の不純物拡散領域に接続されている。第２の層間絶縁膜５０６に設けられた配線１０６の上層には、複数の配線層で構成された積層配線構造１１０が形成されており、各配線はビア１０９によって接続されている。配線１０６、ダミーパターン１０７、空洞１０８は各配線層内に形成されている。
【００３４】
配線１０６の近傍（配線形成領域内）にはダミーパターン１０７が形成されている。ダミーパターン１０７は第２の層間絶縁膜５０６に形成された溝内に配線１０６の構成材料と同じ材料が埋め込まれることで形成されている。
【００３５】
また、配線１０６と同じ配線層のインダクタ領域と、その上層の配線層のインダクタ領域にはダミーパターンとして空洞１０８が設けられている。空洞１０８は第２の層間絶縁膜５０６および各層間絶縁膜に形成された溝内に形成されている。空洞１０８が形成された溝の幅や深さはダミーパターン１０７が設けられた溝と同様であってもよく、溝間の距離は任意に設定可能である。
【００３６】
空洞１０８の上層配線層内には配線１０６と同じ材料で構成されたインダクタ１１１が設けられている。インダクタ１１１は例えば渦巻き状の平面形状を有している。
【００３７】
図１（ｃ）に示すように、ダミーパターン用の溝幅（溝の径）を例えば１μｍとすると、溝上に厚さ５００ｎｍ程度の層間絶縁膜１１３をChemical Vapor Deposition(ＣＶＤ)法などにより形成した場合、溝の底のコーナー部は絶縁膜で埋められずに空洞１１４が形成される（図１（ｃ）左図）。あるいは、層間絶縁膜１１３の形成条件によっては、絶縁膜が溝全体に均一に堆積されず、溝中央部に空洞１１５が形成される。
【００３８】
本実施形態の半導体装置によれば、インダクタ１１１の下層にダミーパターンとして空洞１０８が形成されているので、インダクタ１１１とダミーパターンとの間に寄生容量は発生しない。このため、インダクタとダミーパターン間に寄生容量が発生した場合に比べて、インダクタ１１１のＱ値を向上させることが可能となる。
【００３９】
また、後述のように、インダクタ領域には配線形成領域と同様の溝が形成されているので、配線材料の研磨工程において段差が形成されにくくなっている。このため、各配線層の上面を平坦化することができる。
【００４０】
なお、図１（ａ）、（ｂ）に示す例ではインダクタ領域内の各溝に空洞が設けられているが、溝内の一部に空洞が設けられていれば寄生容量の発生を抑えることができる。また、全ての配線層内に空洞１０８が形成されていてもよいが、少なくとも一部の配線層に空洞１０８が形成されていれば寄生容量の発生を抑えることができる。
【００４１】
また、以上ではダミーパターンとして空洞１０８を設ける例を説明したが、ダミーパターンとして金属などの導電体が設けられていなければ、溝内に形成されるのは空洞１０８に限られない。
【００４２】
−半導体装置の製造方法−
次に、本実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図２（ａ）〜（ｅ）、図３（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【００４３】
まず、図２（ａ）に示す工程で、ＳＴＩ等により半導体基板１０１の上部に素子分離領域１０２を形成した後、ゲート電極を有するＭＯＳトランジスタ１０３を公知の方法によって形成する。次に、ＣＶＤ法などによりＭＯＳトランジスタ１０３及び半導体基板１０１上に第１の層間絶縁膜１０４を形成した後、第１の層間絶縁膜１０４を貫通するコンタクトプラグ１０５を形成する。
【００４４】
次に、図２（ｂ）に示す工程で、ＣＶＤ法などにより、第１の層間絶縁膜１０４上に第２の層間絶縁膜５０６を形成する。
【００４５】
次いで、図２（ｃ）に示す工程で、リソグラフィ及び第２の層間絶縁膜５０６のドライエッチングを行って第２の層間絶縁膜５０６内に配線形成用の溝５０７、配線形成領域におけるダミーパターン形成用の溝５０８、インダクタ領域におけるダミーパターン形成用の溝５０９を形成する。溝５０７の幅は例えば２００ｎｍ程度であり、溝５０８、５０９の幅は例えば２００ｎｍ程度である。溝５０９同士の間隔は例えば２μｍ程度である。
【００４６】
次に、図２（ｄ）に示す工程で、銅膜（導電体）５１０を溝５０７、５０８、５０９を含む基板の上面上に形成する。銅膜５１０は例えばめっき法により形成される。
【００４７】
次に、図２（ｅ）に示す工程で、銅膜５１０をＣＭＰにより研磨することで銅膜５１０のうち溝の外部に設けられた部分を除去し、配線１０６と、配線１０６の近傍に位置し、溝５０８内に埋め込まれた銅膜（ダミーパターン１０７）と、溝５０９内に埋め込まれた銅膜５１３とを形成する。
【００４８】
次に、図３（ａ）に示す工程で、基板（作製中の半導体装置）のうち配線形成領域を覆い、インダクタ領域に開口が形成されたレジストマスク５１４を形成する。レジストマスク５１４は例えばリソグラフィを用いて形成される。
【００４９】
次に、図３（ｂ）に示す工程で、例えば硫酸などの薬液を用いたウェットエッチングによりインダクタ領域内に配置された銅膜５１３を除去する。これにより、溝５０９内は空洞となる。
【００５０】
次いで、図３（ｃ）に示す工程で、レジストマスク５１４を除去する。
【００５１】
続いて、図３（ｄ）に示す工程で、第２の層間絶縁膜５０６及び配線１０６上に絶縁膜からなる層間絶縁膜を形成する。この際に、溝５０９内は絶縁膜で完全に埋め込まれないので、溝５０９内に空洞１０８が形成される。その後、以上の配線及びダミーパターンの形成工程を繰り返すことにより、積層配線構造１１０を形成する。ここで、上層の配線層内には配線１０６と同じ銅などからなるインダクタ１１１を形成する。
【００５２】
本実施形態の製造方法で作製された半導体装置では、インダクタ１１１の下層に設けられたダミーパターンとして空洞１０８が形成されているので、インダクタ１１１とダミーパターンとの間に寄生容量が発生しない。このため、インダクタの下方に金属からなるダミーパターンを設ける場合に比べて寄生容量を大きく低減することができ、インダクタ１１１のＱ値を十分に高くすることが可能となる。
【００５３】
また、インダクタ領域においても配線形成領域と同様に各層間絶縁膜にダミーパターンが形成されているので、配線層内に生じる段差が緩和されている。そのため、段差の形成に起因する接続不良などの不具合を抑えつつ、Ｑ値の優れたインダクタを形成することが可能となる。
【００５４】
(第２の実施形態)
図４（ａ）は、本発明の第２の実施形態に係る半導体装置を示す断面図であり、（ｂ）は、当該半導体装置の配線形成領域（左側）とインダクタ領域（右側）を示す平面図である。
【００５５】
図４（ａ）、（ｂ）に示すように、本実施形態の半導体装置は、第１の実施形態に係る半導体装置と同様に、素子分離領域１０２が形成された半導体基板１０１上に形成されたＭＯＳトランジスタ１０３と、半導体基板１０１上に形成された第１の層間絶縁膜１０４と、第１の層間絶縁膜１０４上に形成された第２の層間絶縁膜５０６と、第２の層間絶縁膜５０６に形成された配線１０６と、配線１０６に接続されたコンタクトプラグ１０５と、ダミーパターン１０７と、インダクタ領域内の第２の層間絶縁膜５０６に形成されたダミーパターン２０８とを備えている。上層の配線層にはインダクタ１１１が形成されている。
【００５６】
また、第２の層間絶縁膜５０６に設けられた配線１０６の上層には複数の配線層で構成された積層配線構造２１０が形成されており、各配線はビア１０９により接続されている。
【００５７】
配線１０６の近傍に設けられたダミーパターン１０７は溝内に埋め込まれ、配線１０６の構成材料と同じ銅などからなっている。
【００５８】
本実施形態の半導体装置が第１の半導体装置と異なるのは、インダクタ領域内の層間絶縁膜内に溝が所定の間隔で形成されており、当該溝内にダミーパターン２０８として絶縁膜が設けられている点である。このダミーパターン２０８は、例えばシリコン窒化膜等の絶縁体で構成されている。
【００５９】
本実施形態の半導体装置では、インダクタ領域内のダミーパターン２０８として絶縁膜が設けられているので、インダクタ１１１とダミーパターン２０８との間に寄生容量が発生しない。このため、インダクタ１１１のＱ値を高くすることができる。
【００６０】
また、後述のように、インダクタ領域には配線形成領域と同様の溝が形成されているので、配線材料の研磨工程において段差が形成されにくくなっている。このため、各配線層の上面を平坦化することができる。
【００６１】
なお、図４（ａ）、（ｂ）に示す例ではインダクタ領域内の各溝に絶縁膜が設けられているが、溝内の一部に絶縁膜が設けられていれば寄生容量の発生を抑えることができる。また、全ての配線層内に絶縁膜が形成されていてもよいが、少なくとも一部の配線層に絶縁膜が形成されていれば寄生容量の発生を抑えることができる。
【００６２】
なお、ダミーパターン２０８である絶縁膜の誘電率が、当該ダミーパターンを設けた層間絶縁膜の誘電率に比べて低ければ、インダクタとダミーパターンとの間の寄生容量を更に低減でき、より高いＱ値を実現することが可能となる。
【００６３】
また、ダミーパターン２０８は単一の絶縁膜で構成されていてもよいが、シリコン窒化膜や酸化膜の積層体であっても同様の効果がある。
【００６４】
−半導体装置の製造方法−
図５（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【００６５】
まず、第１の実施形態で説明したように、図２（ａ）〜（ｅ）、及び図３（ａ）〜（ｃ）に示す工程によって、素子分離領域１０２が形成された半導体基板１０１上にＭＯＳトランジスタ１０３、第１の層間絶縁膜１０４、コンタクトプラグ１０５、第２の層間絶縁膜５０６、配線１０６、ダミーパターン１０７、溝５０９などを形成する。図５（ａ）は図３（ｃ）と同じ状態の半導体装置を示している。
【００６６】
次に、図５（ｂ）に示す工程で、溝５０９を含む基板の上面全体に例えばシリコン窒化膜からなる絶縁膜７０９を形成する。ここで、絶縁膜７０９は溝５０９内に埋め込まれている。
【００６７】
次に、図５（ｃ）に示す工程で、ＣＭＰによって配線１０６や第２の層間絶縁膜５０６が露出するまで絶縁膜７０９を研磨し、溝５０９内に埋め込まれた絶縁膜７０９からなるダミーパターン２０８を形成する。
【００６８】
その後、図５（ｄ）に示すように、配線１０６、ダミーパターン１０７、２０８の形成工程を繰り返すことにより、積層配線構造２１０を形成する。ここで、上層の配線層内には配線１０６と同じ銅などからなるインダクタ１１１を形成する。
【００６９】
本実施形態の製造方法で作製された半導体装置では、インダクタ１１１の下層に絶縁膜で構成されたダミーパターン２０８が形成されているので、インダクタ１１１とダミーパターン２０８との間に寄生容量が発生しない。このため、インダクタの下方に金属からなるダミーパターンを設ける場合に比べて寄生容量を大きく低減することができ、インダクタ１１１のＱ値を十分に高くすることが可能となる。
【００７０】
また、インダクタ領域においても配線形成領域と同様に各層間絶縁膜にダミーパターンが形成されているので、配線層内に生じる段差が緩和されている。そのため、段差の形成に起因する接続不良などの不具合を抑えつつ、Ｑ値の優れたインダクタを形成することが可能となる。
【００７１】
(第３の実施形態)
図６（ａ）は、本発明の第３の実施形態に係る半導体装置を示す断面図であり、（ｂ）は、当該半導体装置の配線形成領域（左側）とインダクタ領域（右側）を示す平面図である。
【００７２】
図６（ａ）、（ｂ）に示すように、本実施形態の半導体装置は、第１の実施形態に係る半導体装置と同様に、素子分離領域１０２が形成された半導体基板１０１上に形成されたＭＯＳトランジスタ１０３と、半導体基板１０１上に形成された第１の層間絶縁膜１０４と、第１の層間絶縁膜１０４上に形成された第２の層間絶縁膜５０６と、第２の層間絶縁膜５０６に形成された配線１０６と、配線１０６に接続されたコンタクトプラグ１０５と、ダミーパターン３０７と、インダクタ領域内の第２の層間絶縁膜５０６に形成されたダミーパターン３０８とを備えている。上層の配線層にはインダクタ１１１が形成されている。
【００７３】
また、第２の層間絶縁膜５０６に設けられた配線１０６の上層には複数の配線層で構成された積層配線構造３１０が形成されており、各配線はビア１０９により接続されている。
【００７４】
配線１０６の近傍に設けられたダミーパターン３０７は溝内に埋め込まれ、配線１０６の構成材料と同じ銅などからなっている。
【００７５】
本実施形態の半導体装置が第１の半導体装置と異なるのは、ダミーパターン３０８が溝に埋め込まれた導電体で構成されていること、及びインダクタ領域内のダミーパターン３０８とインダクタ１１１とが平面的に見て少なくとも部分的に重ならないことである。特に、ダミーパターン３０８とインダクタ１１１とが平面的に見て重ならなければより好ましい。ダミーパターン３０８は配線１０６と同じ材料で構成されていてもよい。インダクタ１１１、配線１０６、ダミーパターン３０８は例えば銅やＡｌ、あるいは金属の積層膜などで構成されていてもよい。
【００７６】
また、図示はしていないが、インダクタ１１１の直下のダミーパターン３０８が平面的に見て重ならないようにしておけば、それより下層のダミーパターン３０８が平面的にみて重なっていたとしても、半導体基板１の垂直方向の距離が離れているため、寄生容量を低減する効果は発揮される。
【００７７】
インダクタ１１１は１つの配線層内にコイル状に形成されており、インダクタ１１１を形成する金属膜の幅は例えば数μｍから１０μｍ程度であり、当該金属膜同士の間隔は数μｍ〜２０μｍ程度である。一方、配線形成領域内のダミーパターン３０７の幅は１μｍ程度、配置間隔は例えば２μｍ程度である。なお、インダクタ１１１を構成する金属膜同士の間にダミーパターン３０８が形成されていてもよい。
【００７８】
本実施形態の半導体装置では、ダミーパターン３０８がインダクタ１１１の直下方に配置されないので、ダミーパターンとインダクタとが平面的に見て重なる場合に比べてダミーパターン３０８とインダクタ１１１との距離を大きくすることができる。このため、ダミーパターン３０８とインダクタ１１１との間に生じる寄生容量を低減することができ、インダクタ１１１のＱ値を向上させることができる。
【００７９】
(第４の実施形態)
図７（ａ）は、本発明の第４の実施形態に係る半導体装置を示す断面図であり、（ｂ）は、当該半導体装置の配線形成領域（左側）とインダクタ領域（右側）を示す平面図である。
【００８０】
図７（ａ）、（ｂ）に示すように、本実施形態の半導体装置は、第１の実施形態に係る半導体装置と同様に、素子分離領域１０２が形成された半導体基板１０１上に形成されたＭＯＳトランジスタ１０３と、半導体基板１０１上に形成された第１の層間絶縁膜１０４と、第１の層間絶縁膜１０４上に形成された第２の層間絶縁膜５０６と、第２の層間絶縁膜５０６に形成された配線１０６と、配線１０６に接続されたコンタクトプラグ１０５と、ダミーパターン４０７と、インダクタ領域内の第２の層間絶縁膜５０６に形成されたダミーパターン４０８とを備えている。上層の配線層にはインダクタ１１１が形成されている。
【００８１】
また、第２の層間絶縁膜５０６に設けられた配線１０６の上層には複数の配線層で構成された積層配線構造４１０が形成されており、各配線はビア１０９により接続されている。配線１０６、ダミーパターン４０７、ダミーパターン４０８は各配線層内に形成されている。
【００８２】
配線１０６の近傍に設けられたダミーパターン４０７は溝内に埋め込まれ、配線１０６の構成材料と同じ銅などからなっている。
【００８３】
本実施形態の半導体装置が第１の半導体装置と異なるのは、インダクタ領域においてインダクタ１１１の下方に形成されたダミーパターン４０８の面積率（所定領域において、基板主面の全体中のダミーパターンが占める面積の割合）が配線形成領域におけるダミーパターン４０７の面積率よりも小さいことである。なお、ダミーパターン４０８は配線１０６と同じ材料で構成されていてもよく、例えば銅やＡｌ、あるいは金属の積層膜などで構成されていてもよい。
【００８４】
図７（ａ）、（ｂ）に示す例では、ダミーパターン４０８の大きさはダミーパターン４０７と同等にしてダミーパターン４０８の形成箇所をダミーパターン４０７よりも少なくしている。すなわち、ダミーパターン４０８のダミーパターン密度をダミーパターン４０７の密度や配線１０６の配線密度よりも小さくしている。ここでの、「ダミーパターンの密度」とは、単位面積当たりのダミーパターン面積を指す。なお、ダミーパターン４０８のサイズをダミーパターン４０７よりも小さくしてダミーパターン４０７と同等の数だけ設けてもよい。
【００８５】
本実施形態の半導体装置では、ダミーパターン４０８の面積率をダミーパターン４０７と同様の面積率で配置した場合に比べてインダクタ１１１とダミーパターン４０８とがオーバーラップする面積を小さくすることができる。そのため、インダクタ１１１とダミーパターン４０８との間に生じる寄生容量を低減し、インダクタ１１１のＱ値を高くすることができる。
【００８６】
ダミーパターンの形成については、基板上面の平坦性を確保するために、局所的な面積率が規定されているが、実際のレイアウトを配置するに当たってはマスクレイアウトツールにて自動で発生される。そのため、通常は一定の値とならず、規定されるダミーパターンの面積率は数１０％の幅を持った値となる。本実施形態の半導体装置においては、配線形成領域とインダクタ領域のそれぞれでダミーパターンの面積率に、例えば１０％以上の差を設ける。
【００８７】
以上で説明した例は本発明の一例であって、各部材の形状や構成材料、ダミーパターンの個数、平面面積などは本発明の趣旨を逸脱しない範囲において適宜変更可能である。また、各実施形態に係る半導体装置の構成を適宜組み合わせてもよい。
【産業上の利用可能性】
【００８８】
以上説明したように、本発明の一例に係る半導体装置及びその製造方法によると、複数の配線層に形成された埋め込み型の金属配線と、インダクタとを搭載する半導体装置を形成する方法等に有用である。
【符号の説明】
【００８９】
１０１ 半導体基板
１０２ 素子分離領域
１０３ ＭＯＳトランジスタ
１０４ 第１の層間絶縁膜
１０５ コンタクトプラグ
１０６ 配線
１０７、２０８、３０７、３０８、４０７、４０８ ダミーパターン
１０８、１１４、１１５ 空洞
１０９ ビア
１１０、２１０、３１０、４１０ 積層配線構造
１１１ インダクタ
１１３ 層間絶縁膜
５０６ 第２の層間絶縁膜
５０７、５０８、５０９ 溝
５１０、５１３ 銅膜
５１４ レジストマスク
７０９ 絶縁膜
【特許請求の範囲】
【請求項１】
配線形成領域と、インダクタ領域とを備えた半導体装置であって、
半導体基板と、
前記半導体基板上または上方に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜のうち前記配線形成領域内に位置する部分に埋め込まれた配線及び第１のダミーパターンと、
前記第１の層間絶縁膜のうち前記インダクタ領域内に位置する部分に埋め込まれた第２のダミーパターンと、
前記第１の層間絶縁膜の上または上方に形成された第２の層間絶縁膜と、
前記第２のダミーパターンの上方であって、前記第２の層間絶縁膜のうち前記インダクタ領域内に位置する部分に埋め込まれたインダクタとを備え、
前記第２のダミーパターンとして導電体が形成されていない半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２のダミーパターンは、前記第１の層間絶縁膜内に形成された空洞である半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第２のダミーパターンは、前記第１の層間絶縁膜に埋め込まれた絶縁膜である半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記絶縁膜の誘電率は、前記第１の層間絶縁膜の誘電率よりも低い半導体装置。
【請求項５】
配線形成領域と、インダクタ領域とを備えた半導体装置であって、
半導体基板と、
前記半導体基板上または上方に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜のうち前記配線形成領域内に位置する部分に埋め込まれた配線及び第１のダミーパターンと、
前記第１の層間絶縁膜のうち前記インダクタ領域内に位置する部分に埋め込まれた第２のダミーパターンと、
前記第１の層間絶縁膜の上または上方に形成された第２の層間絶縁膜と、
前記第２のダミーパターンの上方であって、前記第２の層間絶縁膜のうち前記インダクタ領域内に位置する部分に埋め込まれたインダクタとを備え、
前記第２のダミーパターンと前記インダクタとは、平面的に見て少なくとも一部が重ならない半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第２のダミーパターンは、前記第１の層間絶縁膜に埋め込まれ、前記配線と同じ材料で構成されている半導体装置。
【請求項７】
請求項５または６に記載の半導体装置において、
前記第２のダミーパターンと前記インダクタとは、平面的に見て重ならない半導体装置。
【請求項８】
配線形成領域と、インダクタ領域とを備えた半導体装置であって、
半導体基板と、
前記半導体基板上または上方に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜のうち前記配線形成領域内に位置する部分に埋め込まれた配線及び第１のダミーパターンと、
前記第１の層間絶縁膜のうち前記インダクタ領域内に位置する部分に埋め込まれた第２のダミーパターンと、
前記第１の層間絶縁膜の上または上方に形成された第２の層間絶縁膜と、
前記第２のダミーパターンの上方であって、前記第２の層間絶縁膜のうち前記インダクタ領域内に位置する部分に埋め込まれたインダクタとを備え、
前記インダクタ領域内での前記第２のダミーパターンの面積率は、前記配線形成領域内での前記第１のダミーパターンの面積率よりも小さい半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第２のダミーパターンの前記インダクタ領域における密度は前記配線の前記配線形成領域における配線密度よりも小さい半導体装置。
【請求項１０】
請求項８または９に記載の半導体装置において、
前記第２のダミーパターンは、前記第１の層間絶縁膜に埋め込まれ、前記配線と同じ材料で構成されている半導体装置。
【請求項１１】
半導体基板上に形成されたトランジスタ及び前記半導体基板の上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜に溝を形成する工程と、
前記溝に導電体を埋め込むことで前記第１の層間絶縁膜のうち配線形成領域に位置する部分に配線及び第１のダミーパターンを形成した後、前記第１の層間絶縁膜のうちインダクタ領域に位置する部分に形成された前記溝内の前記導電膜を選択的に除去する工程と、
前記第１の層間絶縁膜のうちインダクタ領域に位置する部分に形成された前記溝内に第２のダミーパターンとなる空洞ができるように、前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜の上または上方に第３の層間絶縁膜を形成する工程と、
前記第３の層間絶縁膜のうち前記インダクタ領域に位置する部分にインダクタを形成する工程とを備えている半導体装置の製造方法。
【請求項１２】
半導体基板上に形成されたトランジスタ及び前記半導体基板の上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜に溝を形成する工程と、
前記溝に導電体を埋め込むことで前記第１の層間絶縁膜のうち配線形成領域に位置する部分に配線及び第１のダミーパターンを形成した後、前記第１の層間絶縁膜のうちインダクタ領域に位置する部分に形成された前記溝内の前記導電膜を選択的に除去する工程と、
前記第１の層間絶縁膜のうち前記インダクタ領域に位置する部分に形成された前記溝内に第２のダミーパターンとなる絶縁膜を埋め込む工程と、
前記第１の層間絶縁膜の上方に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜のうち前記インダクタ領域に位置する部分にインダクタを形成する工程とを備えている半導体装置の製造方法。
【請求項１】
配線形成領域と、インダクタ領域とを備えた半導体装置であって、
半導体基板と、
前記半導体基板上または上方に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜のうち前記配線形成領域内に位置する部分に埋め込まれた配線及び第１のダミーパターンと、
前記第１の層間絶縁膜のうち前記インダクタ領域内に位置する部分に埋め込まれた第２のダミーパターンと、
前記第１の層間絶縁膜の上または上方に形成された第２の層間絶縁膜と、
前記第２のダミーパターンの上方であって、前記第２の層間絶縁膜のうち前記インダクタ領域内に位置する部分に埋め込まれたインダクタとを備え、
前記第２のダミーパターンとして導電体が形成されていない半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２のダミーパターンは、前記第１の層間絶縁膜内に形成された空洞である半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第２のダミーパターンは、前記第１の層間絶縁膜に埋め込まれた絶縁膜である半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記絶縁膜の誘電率は、前記第１の層間絶縁膜の誘電率よりも低い半導体装置。
【請求項５】
配線形成領域と、インダクタ領域とを備えた半導体装置であって、
半導体基板と、
前記半導体基板上または上方に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜のうち前記配線形成領域内に位置する部分に埋め込まれた配線及び第１のダミーパターンと、
前記第１の層間絶縁膜のうち前記インダクタ領域内に位置する部分に埋め込まれた第２のダミーパターンと、
前記第１の層間絶縁膜の上または上方に形成された第２の層間絶縁膜と、
前記第２のダミーパターンの上方であって、前記第２の層間絶縁膜のうち前記インダクタ領域内に位置する部分に埋め込まれたインダクタとを備え、
前記第２のダミーパターンと前記インダクタとは、平面的に見て少なくとも一部が重ならない半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第２のダミーパターンは、前記第１の層間絶縁膜に埋め込まれ、前記配線と同じ材料で構成されている半導体装置。
【請求項７】
請求項５または６に記載の半導体装置において、
前記第２のダミーパターンと前記インダクタとは、平面的に見て重ならない半導体装置。
【請求項８】
配線形成領域と、インダクタ領域とを備えた半導体装置であって、
半導体基板と、
前記半導体基板上または上方に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜のうち前記配線形成領域内に位置する部分に埋め込まれた配線及び第１のダミーパターンと、
前記第１の層間絶縁膜のうち前記インダクタ領域内に位置する部分に埋め込まれた第２のダミーパターンと、
前記第１の層間絶縁膜の上または上方に形成された第２の層間絶縁膜と、
前記第２のダミーパターンの上方であって、前記第２の層間絶縁膜のうち前記インダクタ領域内に位置する部分に埋め込まれたインダクタとを備え、
前記インダクタ領域内での前記第２のダミーパターンの面積率は、前記配線形成領域内での前記第１のダミーパターンの面積率よりも小さい半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第２のダミーパターンの前記インダクタ領域における密度は前記配線の前記配線形成領域における配線密度よりも小さい半導体装置。
【請求項１０】
請求項８または９に記載の半導体装置において、
前記第２のダミーパターンは、前記第１の層間絶縁膜に埋め込まれ、前記配線と同じ材料で構成されている半導体装置。
【請求項１１】
半導体基板上に形成されたトランジスタ及び前記半導体基板の上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜に溝を形成する工程と、
前記溝に導電体を埋め込むことで前記第１の層間絶縁膜のうち配線形成領域に位置する部分に配線及び第１のダミーパターンを形成した後、前記第１の層間絶縁膜のうちインダクタ領域に位置する部分に形成された前記溝内の前記導電膜を選択的に除去する工程と、
前記第１の層間絶縁膜のうちインダクタ領域に位置する部分に形成された前記溝内に第２のダミーパターンとなる空洞ができるように、前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜の上または上方に第３の層間絶縁膜を形成する工程と、
前記第３の層間絶縁膜のうち前記インダクタ領域に位置する部分にインダクタを形成する工程とを備えている半導体装置の製造方法。
【請求項１２】
半導体基板上に形成されたトランジスタ及び前記半導体基板の上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜に溝を形成する工程と、
前記溝に導電体を埋め込むことで前記第１の層間絶縁膜のうち配線形成領域に位置する部分に配線及び第１のダミーパターンを形成した後、前記第１の層間絶縁膜のうちインダクタ領域に位置する部分に形成された前記溝内の前記導電膜を選択的に除去する工程と、
前記第１の層間絶縁膜のうち前記インダクタ領域に位置する部分に形成された前記溝内に第２のダミーパターンとなる絶縁膜を埋め込む工程と、
前記第１の層間絶縁膜の上方に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜のうち前記インダクタ領域に位置する部分にインダクタを形成する工程とを備えている半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
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【図５】
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【公開番号】特開２０１１−２３３８０７（Ｐ２０１１−２３３８０７Ａ）
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願番号】特願２０１０−１０４８６０（Ｐ２０１０−１０４８６０）
【出願日】平成２２年４月３０日（２０１０．４．３０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願日】平成２２年４月３０日（２０１０．４．３０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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