【課題】インダクタの下方に位置する素子分離膜に開口を設けてその開口内に半導体基板を残しつつ、インダクタの下方に位置する半導体基板に渦電流が発生することを抑制する。
【解決手段】インダクタ３００は、多層配線層２００に形成されており、素子分離膜１２の上方に位置している。開口１３は、素子分離膜１２のうち少なくとも平面視でインダクタ３００と重なる領域に形成されている。また、素子分離膜１２とインダクタ３００の間に位置するいずれの層にも、インダクタ３００と半導体基板１０の間をシールドするシールド導電部材は形成されていない。 （もっと読む）

【課題】ＳＥＴＵＰ時間とＨＯＬＤ時間のどちらも満足させるタイミングの調整が可能な技術を提供する。
【解決手段】半導体集積回路の配置配線レイアウトを決定した後に、所定の信号線を伝搬するデータのタイミング情報に基づいて、タイミング違反を有する違反データの遅延情報を抽出する。その抽出された遅延情報に基づいて、タイミング違反を解消するための追加すべき容量値を算出する。また、違反データを伝搬する配線のレイアウト配置情報に基づいて、違反データを伝搬する配線の近傍の電源容量セルを検出する。また、算出された容量値に基づいて、検出された電源容量セルを、電源容量セルとレイアウト外形・電源／ＧＮＤ配線配置位置が同じ調整容量セルに置き換える。そして、置き換えた調整用容量セルのゲートと違反データを伝搬する配線とを接続して再配線を実行する。 （もっと読む）

【課題】高周波配線と相異なる層に設けられたダミー導体パターンに発生する渦電流を抑制する。
【解決手段】半導体装置１は、高周波配線、およびダミー導体パターン２０（第２のダミー導体パターン）を備えている。ダミー導体パターン２０は、高周波配線と相異なる層中に形成されている。ダミー導体パターン２０は、平面視で、高周波配線と重なる領域を避けるように配置されている。これにより、高周波配線と相異なる層に設けられたダミー導体パターンに発生する渦電流を抑制できる。 （もっと読む）

【課題】半導体集積回路に対し、ダミーパターン配置後に、ダミーパターンを使用したＥＣＯ（Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｈａｎｇｅ Ｏｒｄｅｒ）配線設計を行う。
【解決手段】配線設計装置は、半導体集積回路にダミーパターンを配置し、ダミーパターンをＥＣＯ配線に変更し、ダミーパターンの再配置及び電気的ショートを発生することなくＥＣＯ配線を行う。これにより、ＥＣＯ配線を行う時に、ダミーパターン再挿入や、既存配線とのショートを発生せずに、設計ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）増を抑制することを可能とする。 （もっと読む）

【課題】半導体基板の上方にコイルが設けられた半導体装置において、コイル直下の半導体基板に回路を形成することができる半導体装置を提供する。
【解決手段】半導体装置は、一面１１を有する半導体基板１０と、半導体基板１０の一面１１に形成された絶縁層２０と、絶縁層２０の上方に形成されたコイル３０と、を備えて構成されており、半導体基板１０はコイル３０の直下にスリット１２を備えている。このスリット１２は、コイル３０のうち、半導体基板１０の一面１１に平行な面方向のうちの一方向に沿って形成された部分の直下に位置している。これにより、スリット１２を境界として半導体基板１０の渦電流面積が小さくなるので、半導体基板１０に発生する渦電流による損失が低減し、コイル３０の下部に位置する半導体基板１０に回路を形成することが可能となる。 （もっと読む）

【課題】容量素子を有する半導体装置の性能を向上させる。
【解決手段】ＭＩＳＦＥＴ形成領域Ａ１の配線Ｍ１Ａと配線Ｍ２Ａとの間に位置する層間絶縁膜ＩＬ２Ａと、キャパシタ形成領域Ｂ１の導電膜Ｍ１Ｂと導電膜Ｍ２Ｂとの間に位置する層間絶縁膜ＩＬ２Ｂについて、層間絶縁膜ＩＬ２Ｂを、層間絶縁膜ＩＬ２Ａより誘電率の大きい膜[ε（ＩＬ２Ａ）＜ε（ＩＬ２Ｂ）]とする。また、導電膜Ｍ１Ｂと導電膜Ｍ２Ｂとは、層間絶縁膜ＩＬ２Ｂを介して対向し、導電膜Ｍ１Ｂには第１電位が印加され、導電膜Ｍ２Ｂには第１電位とは異なる第２電位が印加される。このように、縦方向に容量（Ｃｖ）を形成することで、耐圧劣化の問題を回避し、容量を構成する導電膜Ｍ１ＢとＭ２Ｂ間に高誘電率の絶縁膜を用いることで、容量を大きくする。 （もっと読む）

【課題】スパイラルインダクタを有する半導体装置における寄生容量の低減と、Ｑ値の低下を抑制すること。
【解決手段】半導体基板と、前記半導体基板の表面近傍に設けられた複数個の素子分離領域と、前記素子分離領域間の半導体基板上に設けられた能動素子部と、基板上に積層された複数の配線層と、前記素子分離領域のうち第１の素子分離領域の鉛直上方であって、かつ、前記配線層のうち少なくとも最上の配線層に設けられたスパイラルインダクタとを備え、前記スパイラルインダクタが形成されたインダクタ形成領域の鉛直下方であって、かつ、前記第１の素子分離領域の半導体基板表面上にシリサイド形成防止膜が形成されていることを特徴とする半導体装置。 （もっと読む）

【課題】配線間の寄生容量を削減可能にした半導体装置を提供する。
【解決手段】Ｘ方向に配列する複数のトランジスタについて、夫々が、対応するダミーゲートＤＧ１，ＤＧ２を挟む複数のソース拡散層Ｓ１，Ｓ２に接続する第２及び第３の金属配線Ｍ１２，Ｍ１３は、２つのＳ１，２つのＳ２に夫々接続する複数の第１のビアＶ１の両方を含む第１の幅Ｌ１と、Ｖ１を含まず、Ｌ１よりも短い第２の幅Ｌ２と、を有する。ドレイン拡散層Ｄ１に接続する第１の金属配線Ｍ１１と、Ｍ１２との間、並びにＭ１１及びＭ１３の間の夫々は、Ｌ１に対応する第１のギャップＳＰ１と、Ｌ２に対応する、Ｌ１よりも大きな第２のギャップＳＰ２と、を有する。好ましくは、Ｍ１１〜Ｍ１３の夫々と第２のビアＶ２を介して接続される第４〜第６の金属配線Ｍ２４〜Ｍ２６の夫々は、Ｌ１よりも短い第３の幅Ｌ３を有する。 （もっと読む）

【課題】従来の半導体装置においては、配線の伝送特性が不安定となってしまう。
【解決手段】半導体装置１は、配線１０、およびダミー導体パターン２０を備えている。配線１０は、５ＧＨｚ以上の周波数を有する電流が流れる配線である。配線１０の近傍には、ダミー導体パターン２０が配置されている。ダミー導体パターン２０の平面形状は、１８０°を超える内角を有する図形に等しい。 （もっと読む）

【課題】スクライブ線領域におけるダミーパターンが影響して配線形成の際に露光時のアライメント波形検出精度を低下させるおそれがあった。
【解決手段】複数の素子形成領域と、素子形成領域を相互に区画するスクライブ線領域と、素子形成領域において半導体基板上に配置された複数のパターンと、スクライブ線領域において半導体基板上に配置されるとともに、パターンと同様な構成の複数のダミーパターンと、パターン及びダミーパターンを含む半導体基板上に形成されるとともに、上面が平坦化された層間絶縁膜と、スクライブ線領域における層間絶縁膜に形成されるとともに、ダミーパターンと重ならない領域にて半導体基板に通じないように形成された穴状のアクセサリパターンと、を備える。 （もっと読む）

【課題】半導体集積回路において、ダイシング時の保護膜の剥離を抑制しつつ保護膜の密着性を確保し、チップサイズの小型化を実現する。
【解決手段】半導体集積回路は、スクライブ領域２近傍に形成されたシールリング３と、パッド４と、シールリング３とパッド４との間に形成された配線５と、シールリング３と、ダミーパターン８と、保護膜６と、保護膜７とを備えている。保護膜７の終端縁９は、シールリング３とパッド４との間に位置しており、ダミーパターン８における配線５を挟んで互いに向かい合う部分の端部が、保護膜７の終端縁９を中心に半導体チップ１の周縁部側及び中央部側方向に５μｍの間隔以内に位置している。 （もっと読む）

【課題】チップ内の温度差が小さい高信頼性の半導体集積回路を提供できるようにする。
【解決手段】熱解析部１１は、設計する半導体集積回路のデータから熱解析を行い、温度分布を算出し、ベクトル生成部１２は、算出された温度分布の温度勾配に応じたベクトルを生成し、ダミーパターン生成部１３は、生成されたベクトルにしたがってダミーパターンを生成し、半導体集積回路のレイアウトデータに追加する。このようなダミーパターンを生成することで、温度分布が平均化され、チップ内の温度差が小さい高信頼性の半導体集積回路を提供できるようになる。 （もっと読む）

【課題】ダブルパターニングによるトランジスタの特性ばらつきを抑える。
【解決手段】並列に配置される複数のゲート電極パターン１０〜１５を交互に、ダブルパターニングの第１の露光工程で形成する第１のパターン及び第２の露光工程で形成する第２のパターンとして設定し（ステップＳ１）、第１のパターンと第２のパターンとを並列に接続したトランジスタ対を含む回路をレイアウトすることで（ステップＳ２）、ダブルパターニングによるトランジスタの特性ばらつきが抑えられる。 （もっと読む）

【課題】チップ面積の増加を抑えつつ、金属等からなるゲート電極を有するＭＩＳトランジスタと、抵抗体とを同一基板上に不具合なく形成する。
【解決手段】半導体装置は、半導体基板１上にそれぞれ設けられたＭＩＳトランジスタと抵抗素子とを備える。ＭＩＳトランジスタは、活性領域１ａと、活性領域１ａ上に設けられたゲート絶縁膜１８と、ゲート絶縁膜１８上に設けられたゲート電極１９とを有する。抵抗素子４０は、素子分離領域２上に設けられた抵抗体１０を有しており、ゲート電極１９の少なくとも一部は、抵抗体１０よりも小さな抵抗率を有しており、活性領域１ａ上においてはゲート電極１９の上面を覆っておらず、抵抗体１０の上面を覆っている層間絶縁膜１６がさらに設けられる。 （もっと読む）

【課題】半導体基板においてダミーパターンの配置密度を高める。
【解決手段】半導体基板１０４には、配線パターン１０２とダミーパターン１０６がレイアウトされる。配線パターン１０２の周囲にはマージン領域がレイアウトされ、マージン領域の周囲にダミー領域がレイアウトされる。このダミー領域に、複数のダミーパターン１０６がレイアウトされる。ダミーパターン１０６は、ダミー領域の延伸方向に配列される。マージン領域とダミー領域は、配線パターン１０２を基準として交互にレイアウトされる。 （もっと読む）

【課題】信頼性の高い半導体装置を実現する。
【解決手段】半導体装置１００は、基板３０と、基板３０に埋め込まれた絶縁膜２０と、絶縁膜２０上に形成された複数の抵抗素子１０と、を備えている。基板３０は、複数の抵抗素子１０を有する抵抗素子形成領域４０において複数の凸部３２を有している。複数の凸部３２は、絶縁膜２０に入り込んでおり、かつ上端が絶縁膜２０の表面よりも低い。このため、信頼性の高い半導体装置を実現することが可能となる。 （もっと読む）

【課題】ＴＥＧによる検査結果を容易に確認できるようにしつつ、ＴＥＧの占有面積を小さくする。
【解決手段】ＴＥＧ群３００は、第１テスト用パッド３１０、第２テスト用パッド３１２、及び複数のＴＥＧ（例えば第１ＴＥＧ３２０、第２ＴＥＧ３４０、及び第３ＴＥＧ３６０）を有している。複数のＴＥＧは、電気回路上、第１テスト用パッド３１０と第２テスト用パッド３１２の間に位置し、互いに直列又は並列に配置されており、かつ平面視で互いに重なっていない。本実施形態において、ＴＥＧ群３００を構成するＴＥＧは、ＯＢＲＩＣＨ（Optical Beam Induced Resistance Change）用のＴＥＧである。 （もっと読む）

【課題】配線層間膜の平坦化を行いながら、クラックの伝搬と配線層間膜の剥がれを抑制することを目的とする。
【解決手段】電極パッド１１３形成領域の、低誘電率膜より誘電率の高い配線層間膜からなる多層配線層領域において、ダミービアを形成しないことにより、配線層間膜の平坦化を行いながら、クラックの伝搬と配線層間膜の剥がれを抑制することができる。 （もっと読む）

【課題】マスクパターンの疎密に起因する強誘電体素子の特性ばらつきを適切に低減することが可能なデータ保持装置及び、これを用いた論理演算回路の提供。
【解決手段】データ保持装置において、不揮発性記憶部に含まれる複数の強誘電体素子Ｘ（素子幅ｍ）は、各々よりも素子幅の小さいダミー素子Ｙ（素子幅ｎ、ただしｎ＜ｍ）によって包囲されている。これによってマスクパターンの疎密に起因するエッチングのローディング効果を抑制する事が可能となる。 （もっと読む）

【課題】容量素子を備え、電気的特性の安定化が可能な半導体装置を提供する。
【解決手段】半導体基体１上の配線層に形成されている配線と絶縁層とからなる容量素子１０を備える。そして、容量素子１０の形成領域内の半導体基体１１上に形成されている導体パターンと、導体パターンの電位を固定するための電位固定端子２８とを備える半導体装置を構成する。 （もっと読む）