【課題】汎用性が高く、効率的に検証処理を行うことができるレイアウト検証技術を提供する。
【解決手段】レイアウトデータがデザインルールに反するか否かの検証を行うに際し、所定の設計値に基づき、レイアウトデータ（１）を、擬似エラー領域内のものとそれ以外のものとに区分し、通常のデザインルール（４）からの許容範囲内のものとして擬似エラー領域用のデザインルール（１３）を作成し、擬似エラー領域外のレイアウトデータについては通常のデザインルールで検証を行い、擬似エラー領域内のレイアウトデータについては擬似エラー領域用のデザインルールで検証を行う。 （もっと読む）

【課題】半導体素子を作製する方法を提供する。
【解決手段】主に半導体ダイの周辺領域中に位置する信号パッドと、主に前記信号パッドから半導体ダイの内部領域中に位置する電力パッドおよび接地パッドとを伴う、ダイパッドレイアウトを有する半導体ダイを提供するステップと、前記信号パッド、電力パッド、および接地パッド上に複数のバンプを形成するステップと、基板を提供するステップと、前記基板上に相互接続部位を伴う複数の伝導性トレースを形成するステップであって、前記バンプは、相互接続部位よりも幅広い、ステップと、前記バンプが前記相互接続部位の頂面および側面を覆うように、前記バンプを前記相互接続部位に接着するステップと、前記半導体ダイと基板との間で前記バンプの周囲に封入材を堆積させるステップとを含む、半導体素子を作製する方法。 （もっと読む）

【課題】半導体集積回路の設計ＴＡＴの増大を防止する。
【解決手段】レイアウト設計装置は、パッケージに起因して半導体チップに加わるパッケージ応力の応力値の分布を示す応力分布データを読み込む応力分布データ読込み手段３と、半導体チップのチップレイアウトデータから素子レイアウトデータを抽出する素子レイアウトデータ獲得手段７と、半導体チップに搭載される各素子について応力値と素子の特性変動の関係を示した検量線データを保持する検量線データ保持部９と、応力分布データ、素子レイアウトデータ及び検量線データに基づいて各素子についてパッケージ応力による素子特性変動を算出する素子特性変動計算手段１１と、素子特性変動を打ち消すように素子レイアウトデータを補正する素子レイアウト補正手段１３と、補正後素子レイアウトデータを用いてチップレイアウトデータを補正するチップレイアウト補正手段と、を備えている。 （もっと読む）

【課題】不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定を高速で行うことができる、大規模な半導体評価回路（ＤＭＡ−ＴＥＧ等）を提供する。
【解決手段】本発明の半導体評価回路においては、評価セルアレイ中の測定対象トランジスタの閾値Ｖｔｈの電圧が、閾値Ｖｔｈ電圧の正規分布曲線に対して、例えば、５σ（σは標準偏差）以内の分布から外れたものを選別する。そして、閾値Ｖｔｈの電圧が５σ以内の分布から外れた測定対象トランジスタに対して、トランジスタ特性の測定を行う。 （もっと読む）

【課題】パッド律則とコア律則を意識しないレイアウト設計を容易に実現し、半導体集積回路の面積の縮小化とコストの低減化を図ること。
【解決手段】レイアウト設計装置３００は、設計対象回路の回路情報の入力を入力部３０１により受け付け、入力された回路情報に含まれているコアの領域が確保された設計対象回路のレイアウト情報を生成部３０２が生成する。生成されたレイアウト情報上のコアの領域以外の領域に、回路情報に含まれているＩ／Ｏ回路をレイアウト部３０３により配置および配線する。回路情報に含まれているパッドの配置可能領域を決定部３０８により作成したレイアウト情報上に決定する。必要配置数分のパッドの総面積が配置可能領域の面積を超えない最大の大きさに、パッドの面積を最適化部３０９により最適化する。最適化されたパッドを配置部３１０により配置可能領域に配置する。 （もっと読む）

【課題】レイアウト修正を必要としないでメタル密度を均一化し、レイアウト修正を必要としないでダミーメタルを配置する半導体集積回路のレイアウト方法を提供する。
【解決手段】半導体集積回路のレイアウト方法は、フロアプラン時に所定のメタル密度となるように所定の寸法Ｘ×Ｘ及び間隔２Ｘでダミーパターン１を第１領域に配置するステップと、第１領域にタイミング解析をしながらタイミング制約を満たすように論理回路セルを配置し配線を行うステップと、論理回路セルを配置し配線を行うことで生成されるレイアウトパターンが規格を満足しているか検証するステップとを具備する。 （もっと読む）

半導体チップは、レイアウト特徴部が第１の仮想格子に従って配置される第１のチップレベルと、レイアウト特徴部が第２の仮想格子に従って配置される第２のチップレベルとを有する論理ブロック区域を含むように定められる。第１の仮想格子と第２の仮想格子の間には、有理空間的関係が存在する。論理ブロック区域内には、複数のセルが配置される。複数のセルの各々は、複数のセル位相のうちの適切な１つに従って定められる。複数のセル位相のうちの適切な１つは、所定の配置セルの第１及び第２のチップレベル内のレイアウト特徴部を所定の配置セルに位置決めされた第１及び第２の仮想格子と整合させる。 （もっと読む）

【課題】回路動作の信頼性向上および設計期間の短縮化を図ること。
【解決手段】設計対象回路の配線領域内の各ネットグループ固有の始点座標から終点座標に辿り着くまでの各ネットグループ固有の配線幅の配線経路を探索する。そして、探索された配線経路間で相互に交差関係を有するネットグループの組み合わせを検出し、検出された組み合わせのネットグループがそれぞれ異なる配線層に割り当てられるように、設計対象回路に与えられた複数の配線層の中から各ネットグループに割り当てる配線層を決定し、決定された決定結果を出力する。 （もっと読む）

【課題】多層構造の半導体装置を製造する製造プロセスに基づいて、複数層のレイアウトデータを検証するレイアウト検証処理のプロセスを適宜変更し、レイアウト検証処理の負担を軽減し、レイアウトデータの品質を向上させる半導体集積回路のレイアウト作成装置及びレイアウト作成方法を提供する。
【解決手段】半導体集積回路のレイアウト作成装置は、論理回路図設計部と、レイアウトデータ作成部と、論理接続検証部と、デザインルール検証部と、層間レイアウト検証部と、レイアウトデータを出力するデータ出力部と、多層構造の前記半導体集積回路をチップ化する際の製造プロセスに基づいて、前記論理接続検証部、前記デザインルール検証部、及び前記層間レイアウト検証部において実行される検証処理のプロセスを設定する検証プロセス設定部と、を備える。 （もっと読む）

【課題】ディッシングを抑制する。
【解決手段】半導体装置は、複数の銅配線層と複数の絶縁層が交互に積層されて構成される。低インピーダンス配線は、所定の領域を占有して形成される。第１配線群は、第１の銅配線層に所定の間隔ｄ１を空けて並列に敷設され、第１の方向に延伸する短冊状の複数の銅配線Ｌｃ１を含む。第２配線群は、第１の銅配線層と隣接する第２の銅配線層に、所定の間隔ｄ２を空けて並列に敷設され、第１の方向と垂直な第２の方向に延伸する短冊状の複数の銅配線Ｌｃ２を含む。第１配線群が占める領域ＲＧＮ１と、第２配線群が占める領域ＲＧＮ２と、所定の領域は、少なくとも部分的にオーバーラップする。第１配線群Ｌｃ１と第２配線群Ｌｃ２は、等電位となるように電気的に接続される。 （もっと読む）

【課題】マニュアルによる方法に比べて、汎用性に優れていること。
【解決手段】コンピュータ１は、レイアウトデータ７にダミー配線５０−Ｊを追加する処理（Ｓ２）と、レイアウトデータ７中でタイミング違反であるセル３０−１とセル３０−２間の対象配線４０にダミー配線５０−Ｊを接続する処理（Ｓ４）とを実行する。処理（Ｓ４）において、コンピュータ１は、ダミー配線５０−Ｊを、ダミー配線５０−Ｊの両端部に対応するピン６１、６２を有するダミー配線セル６０に置き換え（Ｓ１２）、対象配線４０を切断して、対象配線４１、４２を生成し（Ｓ１３）、対象配線４１、４２をピン６１、６２にそれぞれ接続し（Ｓ１４〜Ｓ１６）、ダミー配線セル６０をダミー配線５０−Ｊに置き換えて、対象配線４０の切断部分にダミー配線５０−Ｊが接続された配線とする（Ｓ１７）。 （もっと読む）

【課題】集積度を低下させずに、信頼性あるように積層することができる半体素子が提供され、かような半導体素子を備えるスタックモジュール、カード及びシステムを提供する。
【解決手段】半導体素子１００は基板１０５を備え、回路１１０は基板上に提供される。一つ以上のパッド１２０は、回路のテストのために基板上に提供される。一つ以上のターミナル１３５は、回路にアクセスするために基板上に提供される。一本以上の第１配線ライン１４０は、一つ以上のパッド及び回路を電気的に接続する。一本以上の第２配線ライン１４５は、一つ以上のターミナル及び回路を電気的に接続する。そして、スイッチング素子１５０ａは、一本以上の第１配線ラインの中間に挿入され、一つ以上のパッド及び回路の電気的な接続を制御する。 （もっと読む）

【課題】従来の設計フローでは、レイアウト設計後に寄生素子抽出（ＬＰＥ）を行い、ＬＰＥ後のネットリストに対しＥＭ検証を実施し、ＥＭ規格値違反が発生した場合、手作業または自動化手法によるレイアウト修正が行われ、再度ＬＰＥからＥＭ検証を実施し、ＥＭエラーが無くなるまで続けるため、多大な設計工数がかかる。
【解決手段】回路設計用とレイアウト設計用とで関連する複数の配線情報パラメータを保持した配線マクロセル群からなる配線マクロセルライブラリＥ１を用いることを特徴にし、回路設計工程Ｓ１０では対象ネットに配線マクロセル（回路シンボル）を挿入する処理を有し、レイアウト設計工程Ｓ３０では回路シミュレーション工程Ｓ２０によって得られる対象ネットの回路シミュレーション結果Ｅ５とエレクトロマイグレーション（ＥＭ）を考慮するための設計条件などの設計制約Ｅ３とを入力として対象ネットの配線マクロセル（レイアウトパターン）を選択する処理を有している。 （もっと読む）

【課題】半導体チップの微細化・高集積化に好適なアライメントマークを有する半導体チップ及びその位置合わせ方法を提供することを目的とする。
【解決手段】半導体基板２上に、トランジスタ等の素子から成る集積回路３と、当該集積回路３と電気的に接続されたパッド電極４が形成されている。各集積回路３同士、あるいは集積回路３とパッド電極４とを電気的に接続する配線層５が形成されている。配線層５は、半導体基板２の各辺に対して傾斜した傾斜部６を有する。傾斜部６は、位置合わせの際に半導体チップ１の位置を認識するためのアライメントマークとして機能する。このような半導体チップ１は、例えば以下に示すようにして目的の位置に実装される。まず、半導体チップ１を保持し傾斜部６の位置を認識装置を用いて光学的に検出する。そして、当該検出結果に基づいて、半導体チップ１を目的の位置に合わせる。 （もっと読む）

【課題】パターンの設計データの作成および修正を、半導体装置の製造プロセスやパターン設計プロセス上の要請に沿って効率良く、かつ、均一に行うことができるパターン作成方法を提供する。
【解決手段】半導体装置内に形成されるパターンの設計データのうち第１のデザインルール１によるチェックが済んだデータを修正指針５に基づいて修正し、再び第１のデザインルールチェックにかける。ルール１に違反していないデータをパターン作成用設計データとして出力するとともにルール１に違反しているデータをルール１よりも許容範囲の広い第２のデザインルール４によるチェックにかける。ルール４に違反していないデータをパターン作成用設計データとして出力するとともに、ルール４に違反しているデータをルール４を満足するように設計し直すか、ルール４に違反しているデータがルール４を満足するように修正指針５を調整する。 （もっと読む）

【課題】共用層にカスタマイズ層が積層されている構造で、容量素子や抵抗素子を自在に形成できて生産性が良好な半導体装置を提供する。
【解決手段】下部電極１５１と誘電体膜１５２と上部電極１５３とが積層されている構造の複数の積層体１５０がカスタマイズ層１２０に形成されている。機器メーカなどの中間ユーザの要求に対応してカスタマイズ層１２０に配線１３０などを形成するとき、積層体１５０に対する配線１３０の接続構造を相違させることにより、容量素子１４０や抵抗素子１４１〜１４４が形成される。このため、共通の積層体１５０から容量素子１４０や抵抗素子１４１〜１４４を自在に形成できて生産性が良好な構造を提供することができる。 （もっと読む）

【課題】回路面積の縮小を実現できる集積回路装置、電子機器の提供。
【解決手段】集積回路装置はデータドライバブロックＤＢとメモリブロックＭＢとロジック回路ブロックＬＢを含む。データドライバブロックＤＢはデータドライバＤＲと、ロジック回路ブロックＬＢからのドライバ制御信号をバッファリングしてデータドライバＤＲに出力するバッファ回路ＢＦを含む。メモリブロックＭＢは、メモリセルアレイＭＡと、ワード線の選択を行うローアドレスデコーダＲＤを含む。データドライバブロックＤＢとメモリブロックＭＢはＤ１方向に沿って配置され、バッファ回路ＢＦとデータドライバＤＲはＤ２方向に沿って配置され、ローアドレスデコーダＲＤとメモリセルアレイＭＡはＤ２方向に沿って配置され、バッファ回路ＢＦとローアドレスデコーダＲＤはＤ１方向に沿って配置される。 （もっと読む）

メタル構造（７０）を具備したＲＦパワートランジスタは、ドレインパッド（７２）、及びドレインパッドから延在する複数の金属ドレインフィンガー（７４）を有する。少なくとも１つの金属ドレインフィンガーは１つ以上の金属区画（７４−１、７４−２、１００−１、１００−２、１００−３）を有し、各金属区画は、バンブーレジーム内に維持された金属幅を有する１つ以上の金属ブランチ（５４−１、５４−２、１１６−１、１１６−２、１１６−１１、１１６−２１、１１６−４１）を含む。

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【課題】圧接時のバランスを保つために補強用のダミー端子を設けたとしても、チップ上により多くの回路素子を設けることができるようにすること。
【解決手段】ＣＯＧ実装に用いられる半導体装置１０であって、チップの一の端部の近傍に第１のパターンで配置された出力端子群１２ｆと、チップの一の端部の近傍であって出力端子群１２ｆが配置された領域とは別の領域に配置されるとともに、第１のパターンと異なる第２のパターンで配置されたダミー端子１２ｄと、を備える。第２のパターンは、第１のパターンよりも幅が狭く構成される。ダミー端子１２ｄの近傍であって出力端子群１２ｆの長さ方向の隣に電源部１４が配される。 （もっと読む）

【課題】半導体集積回路の設計において、電圧降下に関連する回路安定性や歩留まりを確保するための再設計や長時間を要する設計工程の繰り返しの試行回数を低減する。
【解決手段】半導体集積回路設計方法において、取得可能な情報の範囲内で解析対象の電源モデルを選定し（Ｓ１０１）、チップレベルあるいは下位モジュールレベルの初期配置を仮定して作成した電圧降下傾向の情報を作成し（Ｓ１０２）、この情報をもとに、設計初期に決まってくる電圧降下傾向に対応したセル、マクロ及びトランジスタの密度分布を見積もる（Ｓ１０３）。そして、配置密度分布情報を定量的設計情報として設計に盛り込む（Ｓ１０４）。 （もっと読む）