レイアウトデータ作成装置及び半導体装置
【課題】従来のようにピラーの分割単位が小数点数とならず、単位ピラートランジスタのピラーの径の変更を行う必要が無くなり、半導体装置を製造するプロセスを複雑化することなく、ピラー型のトランジスタによりセルを、セルロウ内に効率的に配置するレイアウトデータ作成装置を提供する。
【解決手段】本発明のレイアウトデータ作成装置は、集積回路における複数の単位ピラー型トランジスタで構成されるピラー型トランジスタを、配置領域内に配置可能な単位ピラー型トランジスタの整数単位に分割し、配置領域内に配置するサブピラー型トランジスタを生成するトランジスタ調整部２を備えている。
【解決手段】本発明のレイアウトデータ作成装置は、集積回路における複数の単位ピラー型トランジスタで構成されるピラー型トランジスタを、配置領域内に配置可能な単位ピラー型トランジスタの整数単位に分割し、配置領域内に配置するサブピラー型トランジスタを生成するトランジスタ調整部２を備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタのレイアウトデータ作成装置及び半導体装置に関する。
【背景技術】
【０００２】
従来から、集積回路を高性能かつ高集積に開発するため、この集積回路を構成するトランジスタセルが性能及び面積において最適化されていることが重要である。
特に、トランジスタにおいては、その負荷容量、駆動能力及び面積が、トランジスタにより構成されるセルの性能及び面積に与える影響は大きい。
そして、半導体記憶装置の集積度向上は、主にトランジスタの微細化によって達成されてきたが、トランジスタの微細化はもはや限界に近づいており、これ以上トランジスタサイズを縮小すると、短チャネル効果などによって正しく動作しないおそれが生じている。
【０００３】
このような問題を根本的に解決する方法として、半導体基板を立体加工し、これによりトランジスタを３次元的に形成する方法が提案されている。中でも、半導体基板の主面に対して垂直方向に延びるシリコンピラーをチャネルとして用いるタイプの３次元トランジスタ（以下、ピラートランジスタ）は、半導体基板主面における占有面積が小さく且つ完全空乏化によって大きなドレイン電流が得られるという利点を有しており、半導体集積回路の集積度の向上が可能である（例えば、特許文献１、特許文献２及び特許文献３を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−８０７５６号公報
【特許文献２】特開２００８−２０５４８３号公報
【特許文献３】特開２００８−１７７５６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来から、半導体装置を構成するトランジスタのレイアウトを行う場合、自動レイアウトツールを用いてトランジスタにより構成されるセルの自動配値配線が行われている。
一般的に、セルの自動配値配線においては、セルを配置するための一定の高さと幅とからなるセルロウと呼ばれる配置領域が設定されている。
例えば、図７は、半導体記憶装置におけるメモリセルで構成されるアレイ部周辺の周辺回路部に配置されるセルロウを示す図である。この図７（ａ）に示されるように、メモリセルから構成されるアレイ部３００に対し、周辺回路部２００にはセルロウ１００が配置されている。図７（ｂ）には、セルロウ１００に対してトランジスタからなるセル１５０が配置される。
【０００６】
次に、図８は、従来の配置配線の処理における、セルロウ１００の高さＨに対応したＭＯＳ（Metal Oxide Semiconductor）トランジスタの分割を説明する図である。以下の説明においてＭＯＳトランジスタのゲートのチャネル長は一定とする。ここでいう分割とは、半導体基板の主面における、平面視でのトランジスタの分割を示している。
ここで、例えばセル１５０のＭＯＳトランジスタのゲート幅Ｗを、図８（ａ）に示すようにＷ＝７（μｍ）である場合でのＭＯＳトランジスタの分割について検討する。
図７におけるセルロウ１００の高さＨがＨ＝４（μｍ）である場合、セルの高さ、すなわちＭＯＳトランジスタのゲート幅を均等にＷ＝３．５（μｍ）として、図８（ｂ）に示すようにＭＯＳトランジスタが２分割される。
また、図７におけるセルロウ１００の高さＨがＨ＝３（μｍ）である場合、ＭＯＳトランジスタのゲート幅を均等にＷ＝２．３（μｍ）として、図８（ｂ）に示すようにＭＯＳトランジスタが３分割される。
【０００７】
一方、ピラー型のＭＯＳトランジスタは、ピラーの深さでチャネル長が、ピラーの径でゲート幅が決定されている。
このため、セルロウの高さに対して、ピラーのトランジスタの配置個数が制限され、ピラー型のＭＯＳトランジスタを分割する場合、単位ピラートランジスタのゲート幅に基づいて分割し、小数点以下の端数を含まないように、単位ピラートランジスタの径を変更することになる。
【０００８】
しかしながら、ピラー型のＭＯＳトランジスタを用いる場合、ピラーを形成するプロセスの加工精度を保つため、ピラーの深さとピラーの径とが一定の単位ピラートランジスタ（１個のピラー型のＭＯＳトランジスタ）の整数個の組合せにより、所望の能力のＭＯＳトランジスタが形成されており、ピラーの径を変更することは現実的ではない。
また、ピラーの径を変更した場合、ピラー型のＭＯＳトランジスタの径を精度良く加工するためには、径の大きさごとにピラーを形成するプロセスを行う必要があり、かなりの工程変更が必要となる。
【課題を解決するための手段】
【０００９】
本発明のレイアウトデータ作成装置は、集積回路における複数の単位ピラー型トランジスタで構成されるピラー型トランジスタを、配置領域内に配置可能な前記単位ピラー型トランジスタの整数単位に分割し、前記配置領域内に配置するサブピラー型トランジスタを生成するトランジスタ調整部を備えていることを特徴とする。
【００１０】
本発明の半導体装置は、複数の単位ピラー型トランジスタで構成されるピラー型トランジスタを、当該ピラー型トランジスタを配置する配置領域内に配置可能な前記単位ピラー型トランジスタの整数値からなるサブピラー型トランジスタに分割され、当該サブピラー型トランジスタの各々のソース、ドレイン及びゲートがそれぞれ共通に接続され、内部の回路が形成されていることを特徴とする。
【発明の効果】
【００１１】
この発明によれば、従来のようにピラーの分割単位が小数点数とならず、単位ピラートランジスタのピラーの径の変更を行う必要が無くなり、半導体装置を製造するプロセスを複雑化することなく、ピラー型のトランジスタによりセルを、セルロウ内に効率的に配置することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態によるレイアウトデータ作成装置の構成例を示す概略ブロック図である。
【図２】レイアウトデータ作成装置におけるトランジスタ調整部２を用いたピラートランジスタの分割処理の動作例を示すフローチャートである。
【図３】異なる単位ピラートランジスタの数で構成されるピラートランジスタを、図２のフローチャートにより分割した結果を示すテーブルである。
【図４】本実施形態のレイアウトデータ作成装置により生成した、ピラートランジスタを用いたインバータ（ＮＯＴ回路）のレイアウトを示す図である。
【図５】本実施形態のレイアウトデータ作成装置により生成した、ピラートランジスタを用いた２入力否定論理積回路（ＮＡＮＤ回路）のレイアウトを示す図である。
【図６】本発明を半導体装置、例えば外部から供給されるクロック信号に同期して動作するＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）に適用した場合の半導体装置１０の概略構成を示す。
【図７】半導体記憶装置におけるメモリセルで構成されるアレイ部周辺の周辺回路部に配置されるセルロウを示す図である。
【図８】従来の配置配線の処理における、セルロウ１００の高さＨに対応したＭＯＳ（Metal Oxide Semiconductor）トランジスタの分割を説明する図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、本発明の実施の形態について説明する。図１は、この発明の一実施形態によるレイアウトデータ作成装置の構成例を示す概略ブロック図である。
図１において、本実施形態のレイアウトデータ作成装置は、回路設計部１、トランジスタ調整部２、レイアウト設計部３、回路図ネットリストデータベース４、設計仕様データベース５、ピラートランジスタ情報記憶部６とを備えている。
【００１４】
回路設計部１は、回路の仕様に合わせて記述されたシステムレベル記述を、Ｃ／Ｃ＋＋シミュレータ、高位合成ツールにより検証し、ＨＤＬ記述に展開し、展開されたＨＤＬ（Hardware description language）記述のシミュレーションを行う。
また、回路設計部１は、作成されたＨＤＬ記述の回路図からトランジスタの接続を示すネットリストを生成し、回路図の識別情報を付加し、この識別情報を添付して、当該回路のネットリストを回路図ネットリストデータベース４に書き込んで記憶させる。ここで、ネットリストは、回路を構成するトランジスタの接続情報と、各単位ピラートランジスタの種別（ｐチャネル型、ｎチャネル型）及びピラー数とを有するトランジスタデータから構成されている。ピラー型トランジスタ（縦型トランジスタ）の場合、ネットリストにはトランジスタサイズがゲート幅の寸法として記載されて設定されているわけでは無く、トランジスタサイズが単位ピラー型トランジスタを半導体基板平面に配置する個数として記載されて設定されている。
【００１５】
設計仕様データベース５には、ピラー型のＭＯＳトランジスタ（以下、ピラートランジスタ）の面積、セルロウの高さＲ_max、レイアウトパターンに関する規則などが予め記憶されている。ここで、ロウセルの高さＲ_maxは、平面視において、ロウセルの高さ方向（図の上下方向）に配置可能な単位ピラートランジスタの個数で設定されている。ここで、セルロウの高さＲ_maxとは、セルロウに単位ピラートランジスタを配置するときの縦方向における単位ピラートランジスタの最大配置数を示す数として設定されている。
【００１６】
トランジスタ調整部２は、回路図ネットリストデータベース４から回路を構成するトランジスタデータを読み出し、また、設計仕様データベース５からセルロウの高さＲ_maxを読み出す。
また、トランジスタ調整部２は、読み出したトランジスタデータとセルロウの高さＲ_maxとから、半導体基板平面においてレイアウトするピラートランジスタを、単位ピラートランジスタに分割した分割数と、分割した際のセルの高さＲとを算出する。
【００１７】
ここで、トランジスタ調整部２は、セルを構成するピラートランジスタ（複数の単位ピラートランジスタから構成されている）の単位ピラートランジスタ数Ｐがセルロウの高さＲ_maxを超えるか否かの判定を行い、単位ピラートランジスタ数Ｐが高さＲ_maxを超えている場合、ピラートランジスタの単位ピラートランジスタを複数のグループ、すなわちサブピラートランジスタに分割し、ピラートランジスタを構成する単位ピラートランジスタ数Ｐが高さＲ_max以下の場合、ピラートランジスタの分割を行わない。
【００１８】
ピラートランジスタ情報記憶部６は、ネットリストにおけるセルを構成するピラートランジスタの識別情報とともに、ピラートランジスタあるいはサブピラートランジスタを配置するセル高さＲ、ピラートランジスタの分割数（ピラートランジスタを構成する単位ピラートランジスタを分割するグループ数）、ピラートランジスタが分割されサブピラートランジスタ毎の単位ピラートランジスタ数とが記憶されている。
トランジスタ調整部２は、ピラートランジスタの分割処理が終了すると、例えば、単位ピラートランジスタ数Ｐが８で、分割数セル高さＲが４で、分割数がＬｘが２の場合、ピラートランジスタの分割情報としてＴｒ＝（Ｒ：４、Ｌｘ：２、＃１（４）、＃２（４））のデータ構成で、ピラートランジスタの識別情報とともに、ピラートランジスタ情報記憶部５に書き込んで記憶させる。
【００１９】
ここで、＃１（４）は、ピラートランジスタ分割された２つのサブピラートランジスタにおいて、第１番目のサブピラートランジスタが４個の単位ピラートランジスタから構成されていることを示している。また、＃２（４）は、ピラートランジスタ分割された２つのサブピラートランジスタにおいて、第２番目のサブピラートランジスタが４個の単位ピラートランジスタから構成されていることを示している。
【００２０】
レイアウト設計部３は、回路図ネットリストデータベース４から回路のネットリストを読み出し、作成したセルをセルロウに対して自動配置し、ネットリストに基づいて各トランジスタの端子の配線を行う。
【００２１】
次に、図２を用いて、本実施形態におけるレイアウトデータ作成装置を用いたピラートランジスタの分割処理の流れを説明する。図２は、レイアウトデータ作成装置におけるトランジスタ調整部２を用いたピラートランジスタの分割処理の動作例を示すフローチャートである。
ステップＳ１：
トランジスタ調整部２は、回路図ネットリストデータベース４から、トランジスタデータを順次読み出す。
また、トランジスタ調整部２は、設計仕様データベース５から、セルロウの高さＲ_maxを読み出し、処理をステップＳ２へ進める。
【００２２】
ステップＳ２：
次に、トランジスタ調整部２は、以下の（１）式により、読み出したトランジスタデータを用い、ピラートランジスタをサブピラートランジスタに分割する分割数Ｌｘの算出を行う。
すなわち、トランジスタ調整部２は、トランジスタデータからピラートランジスタの単位ピラートランジスタ数Ｐを、セルロウの高さＲ_maxで除算し、分割数Ｌｘを整数値により出力し、処理をステップＳ２へ進める。
Ｌｘ＝ＲＯＵＮＤＵＰ（Ｐ／Ｒ_max，０） …（１）
ここで使用しているＲＯＵＮＤＵＰ（式，０）は、式で計算した結果に対し、小数点以下の切り上げを行う関数である。
【００２３】
ステップＳ３：
次に、トランジスタ調整部２は、ピラートランジスタを構成する単位ピラートランジスタを、分割数Ｌｘに分割した際のピラー欠け数Ｌｐを、以下の（２）式により算出し、処理をステップＳ４へ進める。
Ｌｐ＝Ｌｘ×Ｒ_max −Ｐ …（２）
ここで、ピラー欠け数Ｌｐとは、分割数Ｌｘに対し、セルロウの高さＲ_maxを乗算することにより得られる実際にセルが占有する面積内の単位ピラートランジスタ数（配置可能な個数）と、実際のピラートランジスタの単位ピラートランジスタの個数Ｐとの差分を示している。すなわち、ピラー欠け数Ｌｐは、現在の配置において単位ピラートランジスタが配置されないにも係わらず、無駄にセルの配置領域として、セルに占有されている単位ピラートランジスタ数を示している。
【００２４】
ステップＳ４：
次に、トランジスタ調整部２は、（２）式で算出したピラー欠け数Ｌｐが０か否かの判定を行い、ピラー欠け数Ｌｐが０である（すなわち、Ｌｐ＝０）場合、トランジスタセルの高さＲをセルロウの高さＲ_maxとして、処理をステップＳ７へ進める。
一方、トランジスタ調整部２は、ピラー欠け数Ｌｐが０でない（すなわち、Ｌｐ≠０）の場合、セルロウの高さを求めるために処理をステップＳ５へ進める。
【００２５】
ステップＳ５：
次に、トランジスタ調整部２は、以下の（３）式により、セルロウの高さＲ_maxから、トランジスタのセルの高さＲを算出し、処理をステップＳ６へ進める。
Ｒ＝Ｒ_max−ＲＯＵＮＤＤＯＷＮ（Ｌｐ／Ｌｘ，０） …（３）
ここで使用しているＲＯＵＮＤＤＯＷＮ（式，０）は、式で計算した結果に対し、小数点以下の切り下げを行う関数である。この（３）式の行う処理は、ピラー欠け数が発生したサブピラートランジスタの列において、単位ピラートランジスタが配置されていない領域における単位ピラートランジスタの配置可能な数、すなわちピラー欠け数Ｌｐを、分割数Ｌｘで乗算することにより、ピラー欠け数Ｌｐを各サブピラートランジスタに分散させた際のピラー数を算出する処理である。
【００２６】
ステップＳ６：
次に、トランジスタ調整部２は、新たに算出したセルの高さＲの数値を、（１）式のＲ_maxに代入し、セル高さ変更後の分割数Ｌｘを算出する。
また、トランジスタ調整部２は、（２）式によりピラー欠け数Ｌｐを算出し、高さＲからピラー欠け数Ｌｐを減算し、分割したいずれかのサブピラートランジスタの単位ピラートランジスタ数として用いる。
そして、トランジスタ調整部２は、処理をステップＳ７へ進める。
【００２７】
ステップＳ７：
次に、トランジスタ調整部２は、すでに求めたセルの高さＲ、分割数Ｌｘ及びピラー欠け数Ｌｐから、セルにおけるサブピラートランジスタの配置構成を決定し、このセルにおけるサブピラートランジスタの配置構成をｍピラートランジスタの識別情報に対応させて、ピラートランジスタ情報記憶部６に書き込んで記憶させ、処理をステップＳ８へ進める。
トランジスタ調整部２は、例えば、ピラー数Ｐが８で、分割数セル高さＲが４で、分割数Ｌｘが２の場合、Ｔｒ＝（Ｒ：４、Ｌｘ：２、＃１（４）、＃２（４））として示す、ピラートランジスタを複数のサブピラートランジスタに分割した際の分割情報を、ピラートランジスタの識別情報とともに、トランジスタ調整部２により書き込んで記憶させる。
【００２８】
ステップＳ８：
次に、トランジスタ調整部２は、回路図ネットリストデータベース４から、処理していないセルにおけるピラートランジスタのトランジスタデータの有無を検出する。
このとき、トランジスタ調整部２は、回路図ネットリストデータベース４において、処理されていないセルのピラートランジスタが検出された場合、処理をステップＳ１へ進める。
一方、トランジスタ調整部２は、回路図ネットリストデータベース４において、処理されていないセルのピラートランジスタが検出されない場合、処理を終了する。
【００２９】
以下に、図２のフローチャートに従ったピラートランジスタをサブピクセルに分割して行うセルの配置構成の生成について、実際の処理の例を以下に説明する。
＜例−Ｎｏ．１＞
ピラートランジスタの単位ピラートランジスタ数Ｐ＝８
セルロウの高さＲ_max＝３
この場合、ステップＳ２において、トランジスタ調整部２は、（１）式により、Ｌｘ＝３を算出する。
【００３０】
そして、ステップＳ３において、トランジスタ調整部２は、（２）式により、ピラー欠け数Ｌｐ＝１を算出する。
このとき、トランジスタ調整部２は、ピラー欠け数Ｌｐが０ではないため、ステップＳ４において、処理をステップＳ５へ進める。
次に、トランジスタ調整部２は、ステップＳ５において、（３）式により、セル高さＲ＝３を算出する。
【００３１】
次に、トランジスタ調整部２は、ステップＳ６において、（１）式により、ピラートランジスタを分割したサブピラートランジスタの数である分割数Ｌｘ＝３を算出する。
また、トランジスタ調整部２は、ステップＳ６において、（２）式により、ピラートランジスタのピラー欠け数Ｌｐ＝１を算出し、セル高さＲ＝３からピラー欠け数Ｌｐ＝１を減算し、３番目のサブピラートランジスタの単位ピラートランジスタ数２とする。
そして、トランジスタ調整部２は、上述した処理により、このピラートランジスタの分割情報Ｔｒ＝（Ｒ：３、Ｌｘ：３、＃１（３），＃２（３），＃３（２））とし、このピラートランジスタの識別情報とともに、ピラートランジスタ情報記憶部６へ書き込んで、記憶させる。
【００３２】
＜例−Ｎｏ．２＞
ピラートランジスタのピラー数Ｐ＝１０
セルロウの高さＲ_max＝４
この場合、ステップＳ２において、トランジスタ調整部２は、（１）式により、Ｌｘ＝３を算出する。
【００３３】
そして、ステップＳ３において、トランジスタ調整部２は、（２）式により、ピラー欠け数Ｌｐ＝２を算出する。
このとき、トランジスタ調整部２は、ピラー欠け数Ｌｐが０ではないため、ステップＳ４において、処理をステップＳ５へ進める。
次に、トランジスタ調整部２は、ステップＳ５において、（３）式により、セル高さＲ＝４を算出する。
【００３４】
次に、トランジスタ調整部２は、ステップＳ６において、（１）式により、ピラートランジスタを分割したサブピラートランジスタの数であるの分割数Ｌｘ＝３を算出する。
また、トランジスタ調整部２は、ステップＳ６において、（２）式により、ピラートランジスタのピラー欠け数Ｌｐ＝２を算出し、セル高さＲ＝４からピラー欠け数Ｌｐ＝２を減算し、３番目のサブピラートランジスタ（＃３）の単位ピラートランジスタ数２とする。
そして、トランジスタ調整部２は、上述した処理により、このピラートランジスタの分割情報Ｔｒ＝（Ｒ：４、Ｌｘ：３、＃１（４），＃２（４），＃３（２））とし、このピラートランジスタの識別情報とともに、ピラートランジスタ情報記憶部６へ書き込んで、記憶させる。
【００３５】
＜例−Ｎｏ．３＞
ピラートランジスタのピラー数Ｐ＝３６
セルロウの高さＲ_max＝１８
この場合、ステップＳ２において、トランジスタ調整部２は、（１）式により、ピラートランジスタを分割したサブピラートランジスタの数である分割数Ｌｘ＝２を算出する。
【００３６】
そして、ステップＳ３において、トランジスタ調整部２は、（２）式により、ピラー欠け数Ｌｐ＝０を算出する。
このとき、トランジスタ調整部２は、ピラー欠け数Ｌｐが０であるため、ステップＳ４において、処理をステップＳ７へ進める。
次に、トランジスタ調整部２は、上述した処理により、このピラートランジスタの分割情報Ｔｒ＝（Ｒ：１８、Ｌｘ：２、＃１（１８），＃２（１８））とし、このピラートランジスタの識別情報とともに、ピラートランジスタ情報記憶部６へ書き込んで、記憶させる。
【００３７】
＜例−Ｎｏ．４＞
ピラートランジスタのピラー数Ｐ＝２８
セルロウの高さＲ_max＝１８
この場合、ステップＳ２において、トランジスタ調整部２は、（１）式により、分割数Ｌｘ＝２を算出する。
【００３８】
そして、ステップＳ３において、トランジスタ調整部２は、（２）式により、ピラー欠け数Ｌｐ＝８を算出する。
このとき、トランジスタ調整部２は、ピラー欠け数Ｌｐが０ではないため、ステップＳ４において、処理をステップＳ５へ進める。
次に、トランジスタ調整部２は、ステップＳ５において、（３）式により、セル高さＲ＝１４を算出する。
【００３９】
次に、トランジスタ調整部２は、ステップＳ６において、（１）式により、ピラートランジスタを分割したサブピラートランジスタの数である分割数分割数Ｌｘ＝２を算出する。
また、トランジスタ調整部２は、ステップＳ６において、（２）式により、ピラートランジスタのピラー欠け数Ｌｐ＝０を算出し、セル高さＲ＝１４からピラー欠け数Ｌｐ＝０を減算し、２番目のサブピラートランジスタの単位ピラートランジスタ数１４とする。
そして、トランジスタ調整部２は、上述した処理により、このピラートランジスタの分割情報Ｔｒ＝（Ｒ：１４、Ｌｘ：２、＃１（１４），＃２（１４））とし、このピラートランジスタの識別情報とともに、ピラートランジスタ情報記憶部６へ書き込んで、記憶させる。
【００４０】
次に、図３は、上述した例−Ｎｏ.１からＮｏ．４の処理の結果を示すテーブルである。トランジスタ調整部２が読み込んて入力するパラメータとして、処理対象のピラートランジスタの単位ピラートランジスタ数Ｐとセルロウ高さＲ_maxとがあり、出力として分割数Ｌｘ、ピラー欠け数Ｌｐ及び修正後のセルの高さＲとが示されている。
例−Ｎｏ．３の場合、ピラー欠け数Ｌｐが０であるため、セルの高さＲを（３）式により新たに求めず、セルロウの高さＲ_maxをそのままＲとして用いる。
また、例−Ｎｏ．１及びＮｏ．２においては、ピラー欠け数Ｌｐが存在するが、セル高さＲを求めても、セルロウ高さＲ_maxと変わらない。このため、トランジスタ調整部２は、ピラー欠け数Ｌｐが０ではないが、このピラー欠け数Ｌｐのまま、ピラートランジスタの分割情報Ｔｒを生成する。
一方、例−Ｎｏ．４の場合、セルロウの高さＲ_maxから、（３）式によりセルの高さＲを算出し、このセルの高さＲにより、ピラーの欠け数Ｌｐが０となっている。
【００４１】
次に、図４は、本実施形態のレイアウトデータ作成装置により生成した、ピラートランジスタを用いたインバータ（ＮＯＴ回路）のレイアウトを示す図である。図４（ａ）に示すネットリストにおけるｐチャネル型トランジスタＰ１と、ｎチャネル型トランジスタＮ１とからなるインバータのピラートランジスタの分割を行った結果が図４（ｂ）に示されている。
ここで、図４（ａ）に示すインバータにおいて、ｐチャネル型のピラートランジスタＰ１の単位ピラートランジスタ数ＰがＰ＝６４であり、セルロウの高さＲ_maxがＲ_max＝１６である。また、図４（ａ）に示すインバータにおいて、ｎチャネル型のピラートランジスタＮ１の単位ピラートランジスタ数ＰがＰ＝３２であり、セルロウの高さＲ_maxがＲ_max＝１１である。
【００４２】
図３に示すフローチャートの処理により、トランジスタ調整部２は、図４（ｂ）に示すように、ｐチャネル型のピラートランジスタＰ１の分割情報がＴｒ＝（Ｒ：１６、Ｌｘ：４、＃１（１６），＃２（１６），＃３（１６），＃４（１６））と設定する。
また、同様に、図４（ｂ）に示すように、図３に示すフローチャートの処理により、トランジスタ調整部２は、ｎチャネル型のピラートランジスタＮ１の分割情報がＴｒ＝（Ｒ：１１、Ｌｘ：３、＃１（１１），＃２（１１），＃３（１０））と設定する。
ピラートランジスタＰ１を分割したサブピラートランジスタＳＰ１（＃１）、ＳＰ２（＃２）、ＳＰ３（＃３）、ＳＰ４（＃４）の各々は、構成する単位ピラートランジスタの数が同一である。一方、ピラートランジスタＮ１を分割したサブピラートランジスタＳＮ１（＃１）とＳＮ２（＃２）とは同一である。しかしながら、サブピラートランジスタＳＮ３（＃３）は、他のサブピラートランジスタＳＮ１（＃１）及びＳＮ２（＃２）と異なる単位ピラートランジスタの数で構成されている。
【００４３】
また、図４（ｃ）には、セルロウにおける、ピラートランジスタＰ１とピラートランジスタＮ１との配置が示されている。
セルロウは、ｐチャネル型のピラートランジスタを形成するｐチャネル型ピラートランジスタ形成領域（ｎ型不純物が拡散されたウェル領域内のトランジスタ形成領域）と、ｎチャネル型ピラートランジスタ形成領域（ｐ型不純物が拡散されたウェル領域内のトランジスタ形成領域）と、電源配線領域及びセル内トランジスタの配線領域とを有している。
【００４４】
上述した分割情報に示されているように、ｐチャネル型のピラートランジスタＰ１は、ピラー欠け数が０であるため、それぞれピラートランジスタ領域にセルの高さを変えずに配置されることになる。
また、ｎチャネル型のピラートランジスタＮ１は、ピラー欠け数Ｐが１であるが、ＲＯＵＮＤＤＯＵＮ（Ｌｐ／Ｌｘ，０）の結果が０となるため、すなわち、Ｌｐ＜Ｌｘが０であるため、セルの高さＲはセルロウの高さＲ_maxと同一となる。
【００４５】
また、図４（ｃ）に示すように、サブピラートランジスタＳＰ１（＃１）、ＳＰ２（＃２）、ＳＰ３（＃３）及びＳＰ４（＃４）の各々のソース、ドレイン及びゲートは共通に接続されている。
すでに述べたように、ｐチャネル型ピラートランジスタを配置するときの縦方向のピラーの最大配置数を示す数としてのセルロウの高さＲ_maxが、ｐチャネル型ピラートランジスタ形成領域の高さとして設定されている。同様に、ｎチャネル型ピラートランジスタを配置するときの縦方向の単位ピラートランジスタの最大配置数を示す数としてのセルロウの高さＲ_maxが、ｎチャネル型ピラートランジスタ形成領域の高さとして設定されている。
【００４６】
次に、図５は、本実施形態のレイアウトデータ作成装置により生成した、ピラートランジスタを用いた２入力否定論理積回路（ＮＡＮＤ回路）のレイアウトを示す図である。図５（ａ）に示すネットリストにおけるｐチャネル型トランジスタＰ２及びＰ３と、ｎチャネル型トランジスタＮ２及びＮ３とからなるＮＡＮＤ回路のピラートランジスタの分割を行った結果が図５（ｂ）に示されている。
【００４７】
ここで、図５（ａ）に示すＮＡＮＤ回路において、ｐチャネル型のピラートランジスタＰ２及びＰ３の単位ピラートランジスタ数ＰがＰ＝２２であり、セルロウの高さＲ_maxがＲ_max＝１１である。また、図５（ａ）に示すＮＡＮＤ回路において、ｎチャネル型のピラートランジスタＮ２及びＮ３の単位ピラートランジスタ数ＰがＰ＝１６であり、セルロウの高さＲ_maxがＲ_max＝８である。
【００４８】
図３に示すフローチャートの処理により、トランジスタ調整部２は、図５（ｂ）に示すように、ｐチャネル型のピラートランジスタＰ２及びＰ３の分割情報がＴｒ＝（Ｒ：１１、Ｌｘ：２、＃１（１１），＃２（１１））と設定する。
また、同様に、図５（ｂ）に示すように、図３に示すフローチャートの処理により、トランジスタ調整部２は、ｎチャネル型のピラートランジスタＮ２及びＮ３の分割情報がＴｒ＝（Ｒ：８，Ｌｘ：２，＃１（８），＃２（８））と設定する。
ピラートランジスタＰ２を分割したサブピラートランジスタＳＰ１（＃１）及びＳＰ２の各々は、構成する単位ピラートランジスタの数が同一である。同様に、ピラートランジスタＰ３を分割したサブピラートランジスタＳＰ３（＃１）及びＳＰ４の各々は、構成する単位ピラートランジスタの数が同一である。また、ピラートランジスタＮ２を分割したサブピラートランジスタＳＮ１（＃１）及びＳＮ２（＃２）の各々は、構成する単位ピラートランジスタの数が同一である。同様に、ピラートランジスタＮ３を分割したサブピラートランジスタＳＮ３（＃１）及びＳＮ４（＃２）の各々は、構成する単位ピラートランジスタの数が同一である。
【００４９】
また、図５（ｃ）には、セルロウにおける、ピラートランジスタＰ１及びＰ２とピラートランジスタＮ２及びＮ３との配置が示されている。
セルロウは、ｐチャネル型のピラートランジスタを形成するｐチャネル型ピラートランジスタ形成領域と、ｎチャネル型ピラートランジスタ形成領域と、電源配線領域及びセル内トランジスタの配線領域とを有している。
上述した分割情報に示されているように、ｐチャネル型のピラートランジスタＰ２及びＰ３と、ｎチャネル型のピラートランジスタＮ２及びＮ３との各々は、ピラー欠け数が０であるため、それぞれピラートランジスタ領域にセルの高さを変えずに配置されることになる。
【００５０】
他の例として、セルロウの高さがＲ_max＝３００であり、ピラートランジスタのピラー数がＰ＝１０００の場合を考えると、ピラートランジスタのサブピクセルへの分割数がＬx＝４となり、ピラー欠け数がＬｐ＝２００となる。
この結果、セル高さがＲ＝３００−ＲＯＵＮＤＤＯＷＮ（２００／４，０）＝２５０となり、サブピラートランジスタが単位ピラートランジスタが４列（分割数Ｌｘ）であり、各サブピラートランジスタが単位ピラートランジスタが２５０個（セル高さＲ）のピラートランジスタ構成、すなわち、Ｔｒ＝（Ｒ：２５０，Ｌｘ：４，＃１（２５０），＃２（２５０），＃２（２５０），＃４（２５０））となる。このため、一個の単位ピラートランジスタを配置単位とした面積としては、４×２５０＝１０００となり、最小化された面積となる。
一方、ピラー欠け数が発生した場合のトランジスタ構成は、Ｔｒ＝（Ｒ：３００，Ｌｘ：４，＃１（３００），＃２（３００），＃２（３００），＃４（１００））となり、一個の単位ピラートランジスタを配置単位とした面積としては、４×３００＝１２００となり、１２００個分の単位ピラートランジスタを配置する面積が必要となる。
【００５１】
したがって、平準化処理、すなわちピラー欠け数Ｌｐが発生した場合、（３）式により平準化処理、すなわちピラートランジスタを分割したサブピラートランジスタの単位ピラートランジスタ数を各列で平均化しない場合に比較しての実質的に面積を削減できることになる。
上述したように、本実施形態は、セルを構成するピラートランジスタのサイズを、従来のゲート幅の長さに変え、単位ピラートランジスタの整数で示される個数で設計しており、単位ピラートランジスタの整数倍で設定されたセルロウの高さに対し、ピラートランジスタを単位ピラートランジスタが整数個で配置できるサブピラートランジスタとなるように分割する。
このため、本実施形態によれば、従来のようにピラーの分割単位が小数点数とならず、単位ピラートランジスタのサイズ変更を行う必要が無くなり、半導体装置を製造するプロセスを複雑化することなく、ピラー型のトランジスタによりセルを、セルロウ内に効率的に配置することができる。
また、本実施形態によれば、分割されたサブピラートランジスタを構成するピラーの個数を、それぞれの分割されたサブピラートランジスタでほぼ同様とするため、ピラートランジスタで構成されるセルの面積を低減することができる。
【００５２】
また、本発明は、集積回路における複数の単位ピラートランジスタ（単位ピラー型トランジスタ）で構成されるピラー型トランジスタ（ピラートランジスタ）を、集積回路におけるピラー型トランジスタの配置領域内に配置可能な単位ピラー型トランジスタの整数単位に分割し、配置領域内に配置するサブピラー型トランジスタを生成するトランジスタ調整部２を有している。
このため、本発明によれば、半導体装置の回路（セル）を構成するピラートランジスタのサイズを、従来のゲート幅の長さに変え、単位ピラートランジスタの整数で示される個数で設計しており、単位ピラートランジスタの整数倍で設定されたセルロウの高さに対し、ピラートランジスタを分割し、単位ピラートランジスタをセルロウ内に整数個で配置することができる。
【００５３】
図６は、本発明を半導体装置、例えば外部から供給されるクロック信号に同期して動作するＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）に適用した場合の半導体装置１０の概略構成を示す。なお、図６に示されている各回路ブロックは、全て単結晶シリコンからなる同一の半導体チップ上に形成される。各回路ブロックは、例えば、ＰＭＯＳピラー型トランジスタ（ピラー型のＰ型チャネルＭＯＳトランジスタ）及びＮＭＯＳピラー型トランジスタ（ピラー型のＮ型チャネルＭＯＳトランジスタ）等の複数のトランジスタで構成される。また、○印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドである。
【００５４】
半導体装置１０は、メモリセルアレイ２０及びデータ入出力部１００を含んで構成される。ここで、制御回路２１及びデータ入出力部１００のトランジスタは、本実施形態における複数の単位ピラー型トランジスタからなるピラートランジスタ（すなわち、サブピラートランジスタ）から構成されている。
また、半導体装置１０は、外部端子（半導体チップ上のパッド）として、コマンド端子１２ａ、アドレス端子１３、データ端子ＤＱ０〜ＤＱｎを備えている。その他、クロック端子、電源端子等の外部端子も備えるが、これらについては本発明とは関連がないため図示を省略してある。
【００５５】
コマンド端子１２ａは、例えばロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ等の信号が供給される端子を総称して示した端子である。これらの端子に入力される信号の組合せによりコマンド信号ＣＭＤが構成される。このコマンド端子１２ａは、制御回路２１に接続される。
また、アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、制御回路２１に接続される。
データ端子ＤＱは、リードデータの出力及びライトデータの入力を行うための端子であり、データ入出力部１００に接続されている。
【００５６】
メモリセルアレイ２０は、複数のワード線と複数のビット線と、ワード線とビット線との交点に配置された複数のメモリセルを含む。このメモリセルを構成するトランジスタも、周辺回路と同様に、図に示すように、ピラー型のＭＯＳトランジスタから構成されている。
制御回路２１は、外部からコマンド端子１２ａを介して供給されるコマンド信号ＣＭＤと、外部からアドレス端子１３を介して供給されるアドレス信号ＡＤＤとに応じて、メモリセルアレイ２０の動作を制御する各種動作制御信号ＩＣＮＴを、メモリセルアレイ２０に供給する。
制御回路２１は、各種動作制御信号ＩＣＮＴを、メモリセルアレイ２０に供給することで、メモリセルアレイ２０におけるメモリセルからのデータの読み出し動作であるリード動作と、メモリセルへのデータの書き込み動作であるライト動作とを制御する。
【００５７】
また、制御回路２１は、外部からコマンド端子１２ａを介して、コマンド信号ＣＭＤとしてモードレジスタセットコマンド（ＭＲＳコマンド）が供給された場合、このＭＲＳコマンドとともにアドレス端子１３からアドレス信号ＡＤＤとして供給されるモード設定コードに応じたモードレジスタセット信号ＭＲＳにより、メモリセルアレイ２０のメモリセルに対するデータの書き込み、及びデータの読み出しを制御する。
データ入出力部１００は、リード動作時には、メモリセルアレイ２０から供給されるデータＤａｔａを、データ端子ＤＱ０〜ＤＱｎを介して外部に供給し、一方、ライト動作時には、外部からデータ端子ＤＱ０〜ＤＱｎを介して供給されるデータＤａｔａをメモリセルアレイ２０に供給する。
【００５８】
本発明は、複数の単位ピラー型トランジスタで構成されるピラー型トランジスタを、配置領域内に配置可能な単位ピラー型トランジスタの整数値からなるサブピラー型トランジスタに分割し、当該サブピラー型トランジスタの各々のソース、ドレイン及びゲートがそれぞれ共通に接続され、内部の回路が形成されている。
このため、本発明によれば、従来のようにピラーの分割単位が小数点数の端数を有さないため、単位ピラートランジスタのサイズ変更を行う必要が無くなり、半導体装置を製造するプロセスを複雑化することなく、ピラー型のトランジスタによりセルを、セルロウ内に効率的に配置することができる。
【００５９】
また、図１におけるレイアウトデータ作成装置の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することによりピラートランジスタのセルに配置する際のピラートランジスタの分割処理を行ってもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。
【００６０】
また、「コンピュータシステム」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。
また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含むものとする。また上記プログラムは、前述した機能の一部を実現するためのものであっても良く、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであっても良い。
【００６１】
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【符号の説明】
【００６２】
１…回路設計部
２…トランジスタ調整部
３…レイアウト設計部
４…回路図ネットリストデータベース
５…設計仕様データベース
６…ピラートランジスタ情報記憶部
【技術分野】
【０００１】
本発明は、トランジスタのレイアウトデータ作成装置及び半導体装置に関する。
【背景技術】
【０００２】
従来から、集積回路を高性能かつ高集積に開発するため、この集積回路を構成するトランジスタセルが性能及び面積において最適化されていることが重要である。
特に、トランジスタにおいては、その負荷容量、駆動能力及び面積が、トランジスタにより構成されるセルの性能及び面積に与える影響は大きい。
そして、半導体記憶装置の集積度向上は、主にトランジスタの微細化によって達成されてきたが、トランジスタの微細化はもはや限界に近づいており、これ以上トランジスタサイズを縮小すると、短チャネル効果などによって正しく動作しないおそれが生じている。
【０００３】
このような問題を根本的に解決する方法として、半導体基板を立体加工し、これによりトランジスタを３次元的に形成する方法が提案されている。中でも、半導体基板の主面に対して垂直方向に延びるシリコンピラーをチャネルとして用いるタイプの３次元トランジスタ（以下、ピラートランジスタ）は、半導体基板主面における占有面積が小さく且つ完全空乏化によって大きなドレイン電流が得られるという利点を有しており、半導体集積回路の集積度の向上が可能である（例えば、特許文献１、特許文献２及び特許文献３を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−８０７５６号公報
【特許文献２】特開２００８−２０５４８３号公報
【特許文献３】特開２００８−１７７５６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来から、半導体装置を構成するトランジスタのレイアウトを行う場合、自動レイアウトツールを用いてトランジスタにより構成されるセルの自動配値配線が行われている。
一般的に、セルの自動配値配線においては、セルを配置するための一定の高さと幅とからなるセルロウと呼ばれる配置領域が設定されている。
例えば、図７は、半導体記憶装置におけるメモリセルで構成されるアレイ部周辺の周辺回路部に配置されるセルロウを示す図である。この図７（ａ）に示されるように、メモリセルから構成されるアレイ部３００に対し、周辺回路部２００にはセルロウ１００が配置されている。図７（ｂ）には、セルロウ１００に対してトランジスタからなるセル１５０が配置される。
【０００６】
次に、図８は、従来の配置配線の処理における、セルロウ１００の高さＨに対応したＭＯＳ（Metal Oxide Semiconductor）トランジスタの分割を説明する図である。以下の説明においてＭＯＳトランジスタのゲートのチャネル長は一定とする。ここでいう分割とは、半導体基板の主面における、平面視でのトランジスタの分割を示している。
ここで、例えばセル１５０のＭＯＳトランジスタのゲート幅Ｗを、図８（ａ）に示すようにＷ＝７（μｍ）である場合でのＭＯＳトランジスタの分割について検討する。
図７におけるセルロウ１００の高さＨがＨ＝４（μｍ）である場合、セルの高さ、すなわちＭＯＳトランジスタのゲート幅を均等にＷ＝３．５（μｍ）として、図８（ｂ）に示すようにＭＯＳトランジスタが２分割される。
また、図７におけるセルロウ１００の高さＨがＨ＝３（μｍ）である場合、ＭＯＳトランジスタのゲート幅を均等にＷ＝２．３（μｍ）として、図８（ｂ）に示すようにＭＯＳトランジスタが３分割される。
【０００７】
一方、ピラー型のＭＯＳトランジスタは、ピラーの深さでチャネル長が、ピラーの径でゲート幅が決定されている。
このため、セルロウの高さに対して、ピラーのトランジスタの配置個数が制限され、ピラー型のＭＯＳトランジスタを分割する場合、単位ピラートランジスタのゲート幅に基づいて分割し、小数点以下の端数を含まないように、単位ピラートランジスタの径を変更することになる。
【０００８】
しかしながら、ピラー型のＭＯＳトランジスタを用いる場合、ピラーを形成するプロセスの加工精度を保つため、ピラーの深さとピラーの径とが一定の単位ピラートランジスタ（１個のピラー型のＭＯＳトランジスタ）の整数個の組合せにより、所望の能力のＭＯＳトランジスタが形成されており、ピラーの径を変更することは現実的ではない。
また、ピラーの径を変更した場合、ピラー型のＭＯＳトランジスタの径を精度良く加工するためには、径の大きさごとにピラーを形成するプロセスを行う必要があり、かなりの工程変更が必要となる。
【課題を解決するための手段】
【０００９】
本発明のレイアウトデータ作成装置は、集積回路における複数の単位ピラー型トランジスタで構成されるピラー型トランジスタを、配置領域内に配置可能な前記単位ピラー型トランジスタの整数単位に分割し、前記配置領域内に配置するサブピラー型トランジスタを生成するトランジスタ調整部を備えていることを特徴とする。
【００１０】
本発明の半導体装置は、複数の単位ピラー型トランジスタで構成されるピラー型トランジスタを、当該ピラー型トランジスタを配置する配置領域内に配置可能な前記単位ピラー型トランジスタの整数値からなるサブピラー型トランジスタに分割され、当該サブピラー型トランジスタの各々のソース、ドレイン及びゲートがそれぞれ共通に接続され、内部の回路が形成されていることを特徴とする。
【発明の効果】
【００１１】
この発明によれば、従来のようにピラーの分割単位が小数点数とならず、単位ピラートランジスタのピラーの径の変更を行う必要が無くなり、半導体装置を製造するプロセスを複雑化することなく、ピラー型のトランジスタによりセルを、セルロウ内に効率的に配置することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態によるレイアウトデータ作成装置の構成例を示す概略ブロック図である。
【図２】レイアウトデータ作成装置におけるトランジスタ調整部２を用いたピラートランジスタの分割処理の動作例を示すフローチャートである。
【図３】異なる単位ピラートランジスタの数で構成されるピラートランジスタを、図２のフローチャートにより分割した結果を示すテーブルである。
【図４】本実施形態のレイアウトデータ作成装置により生成した、ピラートランジスタを用いたインバータ（ＮＯＴ回路）のレイアウトを示す図である。
【図５】本実施形態のレイアウトデータ作成装置により生成した、ピラートランジスタを用いた２入力否定論理積回路（ＮＡＮＤ回路）のレイアウトを示す図である。
【図６】本発明を半導体装置、例えば外部から供給されるクロック信号に同期して動作するＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）に適用した場合の半導体装置１０の概略構成を示す。
【図７】半導体記憶装置におけるメモリセルで構成されるアレイ部周辺の周辺回路部に配置されるセルロウを示す図である。
【図８】従来の配置配線の処理における、セルロウ１００の高さＨに対応したＭＯＳ（Metal Oxide Semiconductor）トランジスタの分割を説明する図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、本発明の実施の形態について説明する。図１は、この発明の一実施形態によるレイアウトデータ作成装置の構成例を示す概略ブロック図である。
図１において、本実施形態のレイアウトデータ作成装置は、回路設計部１、トランジスタ調整部２、レイアウト設計部３、回路図ネットリストデータベース４、設計仕様データベース５、ピラートランジスタ情報記憶部６とを備えている。
【００１４】
回路設計部１は、回路の仕様に合わせて記述されたシステムレベル記述を、Ｃ／Ｃ＋＋シミュレータ、高位合成ツールにより検証し、ＨＤＬ記述に展開し、展開されたＨＤＬ（Hardware description language）記述のシミュレーションを行う。
また、回路設計部１は、作成されたＨＤＬ記述の回路図からトランジスタの接続を示すネットリストを生成し、回路図の識別情報を付加し、この識別情報を添付して、当該回路のネットリストを回路図ネットリストデータベース４に書き込んで記憶させる。ここで、ネットリストは、回路を構成するトランジスタの接続情報と、各単位ピラートランジスタの種別（ｐチャネル型、ｎチャネル型）及びピラー数とを有するトランジスタデータから構成されている。ピラー型トランジスタ（縦型トランジスタ）の場合、ネットリストにはトランジスタサイズがゲート幅の寸法として記載されて設定されているわけでは無く、トランジスタサイズが単位ピラー型トランジスタを半導体基板平面に配置する個数として記載されて設定されている。
【００１５】
設計仕様データベース５には、ピラー型のＭＯＳトランジスタ（以下、ピラートランジスタ）の面積、セルロウの高さＲ_max、レイアウトパターンに関する規則などが予め記憶されている。ここで、ロウセルの高さＲ_maxは、平面視において、ロウセルの高さ方向（図の上下方向）に配置可能な単位ピラートランジスタの個数で設定されている。ここで、セルロウの高さＲ_maxとは、セルロウに単位ピラートランジスタを配置するときの縦方向における単位ピラートランジスタの最大配置数を示す数として設定されている。
【００１６】
トランジスタ調整部２は、回路図ネットリストデータベース４から回路を構成するトランジスタデータを読み出し、また、設計仕様データベース５からセルロウの高さＲ_maxを読み出す。
また、トランジスタ調整部２は、読み出したトランジスタデータとセルロウの高さＲ_maxとから、半導体基板平面においてレイアウトするピラートランジスタを、単位ピラートランジスタに分割した分割数と、分割した際のセルの高さＲとを算出する。
【００１７】
ここで、トランジスタ調整部２は、セルを構成するピラートランジスタ（複数の単位ピラートランジスタから構成されている）の単位ピラートランジスタ数Ｐがセルロウの高さＲ_maxを超えるか否かの判定を行い、単位ピラートランジスタ数Ｐが高さＲ_maxを超えている場合、ピラートランジスタの単位ピラートランジスタを複数のグループ、すなわちサブピラートランジスタに分割し、ピラートランジスタを構成する単位ピラートランジスタ数Ｐが高さＲ_max以下の場合、ピラートランジスタの分割を行わない。
【００１８】
ピラートランジスタ情報記憶部６は、ネットリストにおけるセルを構成するピラートランジスタの識別情報とともに、ピラートランジスタあるいはサブピラートランジスタを配置するセル高さＲ、ピラートランジスタの分割数（ピラートランジスタを構成する単位ピラートランジスタを分割するグループ数）、ピラートランジスタが分割されサブピラートランジスタ毎の単位ピラートランジスタ数とが記憶されている。
トランジスタ調整部２は、ピラートランジスタの分割処理が終了すると、例えば、単位ピラートランジスタ数Ｐが８で、分割数セル高さＲが４で、分割数がＬｘが２の場合、ピラートランジスタの分割情報としてＴｒ＝（Ｒ：４、Ｌｘ：２、＃１（４）、＃２（４））のデータ構成で、ピラートランジスタの識別情報とともに、ピラートランジスタ情報記憶部５に書き込んで記憶させる。
【００１９】
ここで、＃１（４）は、ピラートランジスタ分割された２つのサブピラートランジスタにおいて、第１番目のサブピラートランジスタが４個の単位ピラートランジスタから構成されていることを示している。また、＃２（４）は、ピラートランジスタ分割された２つのサブピラートランジスタにおいて、第２番目のサブピラートランジスタが４個の単位ピラートランジスタから構成されていることを示している。
【００２０】
レイアウト設計部３は、回路図ネットリストデータベース４から回路のネットリストを読み出し、作成したセルをセルロウに対して自動配置し、ネットリストに基づいて各トランジスタの端子の配線を行う。
【００２１】
次に、図２を用いて、本実施形態におけるレイアウトデータ作成装置を用いたピラートランジスタの分割処理の流れを説明する。図２は、レイアウトデータ作成装置におけるトランジスタ調整部２を用いたピラートランジスタの分割処理の動作例を示すフローチャートである。
ステップＳ１：
トランジスタ調整部２は、回路図ネットリストデータベース４から、トランジスタデータを順次読み出す。
また、トランジスタ調整部２は、設計仕様データベース５から、セルロウの高さＲ_maxを読み出し、処理をステップＳ２へ進める。
【００２２】
ステップＳ２：
次に、トランジスタ調整部２は、以下の（１）式により、読み出したトランジスタデータを用い、ピラートランジスタをサブピラートランジスタに分割する分割数Ｌｘの算出を行う。
すなわち、トランジスタ調整部２は、トランジスタデータからピラートランジスタの単位ピラートランジスタ数Ｐを、セルロウの高さＲ_maxで除算し、分割数Ｌｘを整数値により出力し、処理をステップＳ２へ進める。
Ｌｘ＝ＲＯＵＮＤＵＰ（Ｐ／Ｒ_max，０） …（１）
ここで使用しているＲＯＵＮＤＵＰ（式，０）は、式で計算した結果に対し、小数点以下の切り上げを行う関数である。
【００２３】
ステップＳ３：
次に、トランジスタ調整部２は、ピラートランジスタを構成する単位ピラートランジスタを、分割数Ｌｘに分割した際のピラー欠け数Ｌｐを、以下の（２）式により算出し、処理をステップＳ４へ進める。
Ｌｐ＝Ｌｘ×Ｒ_max −Ｐ …（２）
ここで、ピラー欠け数Ｌｐとは、分割数Ｌｘに対し、セルロウの高さＲ_maxを乗算することにより得られる実際にセルが占有する面積内の単位ピラートランジスタ数（配置可能な個数）と、実際のピラートランジスタの単位ピラートランジスタの個数Ｐとの差分を示している。すなわち、ピラー欠け数Ｌｐは、現在の配置において単位ピラートランジスタが配置されないにも係わらず、無駄にセルの配置領域として、セルに占有されている単位ピラートランジスタ数を示している。
【００２４】
ステップＳ４：
次に、トランジスタ調整部２は、（２）式で算出したピラー欠け数Ｌｐが０か否かの判定を行い、ピラー欠け数Ｌｐが０である（すなわち、Ｌｐ＝０）場合、トランジスタセルの高さＲをセルロウの高さＲ_maxとして、処理をステップＳ７へ進める。
一方、トランジスタ調整部２は、ピラー欠け数Ｌｐが０でない（すなわち、Ｌｐ≠０）の場合、セルロウの高さを求めるために処理をステップＳ５へ進める。
【００２５】
ステップＳ５：
次に、トランジスタ調整部２は、以下の（３）式により、セルロウの高さＲ_maxから、トランジスタのセルの高さＲを算出し、処理をステップＳ６へ進める。
Ｒ＝Ｒ_max−ＲＯＵＮＤＤＯＷＮ（Ｌｐ／Ｌｘ，０） …（３）
ここで使用しているＲＯＵＮＤＤＯＷＮ（式，０）は、式で計算した結果に対し、小数点以下の切り下げを行う関数である。この（３）式の行う処理は、ピラー欠け数が発生したサブピラートランジスタの列において、単位ピラートランジスタが配置されていない領域における単位ピラートランジスタの配置可能な数、すなわちピラー欠け数Ｌｐを、分割数Ｌｘで乗算することにより、ピラー欠け数Ｌｐを各サブピラートランジスタに分散させた際のピラー数を算出する処理である。
【００２６】
ステップＳ６：
次に、トランジスタ調整部２は、新たに算出したセルの高さＲの数値を、（１）式のＲ_maxに代入し、セル高さ変更後の分割数Ｌｘを算出する。
また、トランジスタ調整部２は、（２）式によりピラー欠け数Ｌｐを算出し、高さＲからピラー欠け数Ｌｐを減算し、分割したいずれかのサブピラートランジスタの単位ピラートランジスタ数として用いる。
そして、トランジスタ調整部２は、処理をステップＳ７へ進める。
【００２７】
ステップＳ７：
次に、トランジスタ調整部２は、すでに求めたセルの高さＲ、分割数Ｌｘ及びピラー欠け数Ｌｐから、セルにおけるサブピラートランジスタの配置構成を決定し、このセルにおけるサブピラートランジスタの配置構成をｍピラートランジスタの識別情報に対応させて、ピラートランジスタ情報記憶部６に書き込んで記憶させ、処理をステップＳ８へ進める。
トランジスタ調整部２は、例えば、ピラー数Ｐが８で、分割数セル高さＲが４で、分割数Ｌｘが２の場合、Ｔｒ＝（Ｒ：４、Ｌｘ：２、＃１（４）、＃２（４））として示す、ピラートランジスタを複数のサブピラートランジスタに分割した際の分割情報を、ピラートランジスタの識別情報とともに、トランジスタ調整部２により書き込んで記憶させる。
【００２８】
ステップＳ８：
次に、トランジスタ調整部２は、回路図ネットリストデータベース４から、処理していないセルにおけるピラートランジスタのトランジスタデータの有無を検出する。
このとき、トランジスタ調整部２は、回路図ネットリストデータベース４において、処理されていないセルのピラートランジスタが検出された場合、処理をステップＳ１へ進める。
一方、トランジスタ調整部２は、回路図ネットリストデータベース４において、処理されていないセルのピラートランジスタが検出されない場合、処理を終了する。
【００２９】
以下に、図２のフローチャートに従ったピラートランジスタをサブピクセルに分割して行うセルの配置構成の生成について、実際の処理の例を以下に説明する。
＜例−Ｎｏ．１＞
ピラートランジスタの単位ピラートランジスタ数Ｐ＝８
セルロウの高さＲ_max＝３
この場合、ステップＳ２において、トランジスタ調整部２は、（１）式により、Ｌｘ＝３を算出する。
【００３０】
そして、ステップＳ３において、トランジスタ調整部２は、（２）式により、ピラー欠け数Ｌｐ＝１を算出する。
このとき、トランジスタ調整部２は、ピラー欠け数Ｌｐが０ではないため、ステップＳ４において、処理をステップＳ５へ進める。
次に、トランジスタ調整部２は、ステップＳ５において、（３）式により、セル高さＲ＝３を算出する。
【００３１】
次に、トランジスタ調整部２は、ステップＳ６において、（１）式により、ピラートランジスタを分割したサブピラートランジスタの数である分割数Ｌｘ＝３を算出する。
また、トランジスタ調整部２は、ステップＳ６において、（２）式により、ピラートランジスタのピラー欠け数Ｌｐ＝１を算出し、セル高さＲ＝３からピラー欠け数Ｌｐ＝１を減算し、３番目のサブピラートランジスタの単位ピラートランジスタ数２とする。
そして、トランジスタ調整部２は、上述した処理により、このピラートランジスタの分割情報Ｔｒ＝（Ｒ：３、Ｌｘ：３、＃１（３），＃２（３），＃３（２））とし、このピラートランジスタの識別情報とともに、ピラートランジスタ情報記憶部６へ書き込んで、記憶させる。
【００３２】
＜例−Ｎｏ．２＞
ピラートランジスタのピラー数Ｐ＝１０
セルロウの高さＲ_max＝４
この場合、ステップＳ２において、トランジスタ調整部２は、（１）式により、Ｌｘ＝３を算出する。
【００３３】
そして、ステップＳ３において、トランジスタ調整部２は、（２）式により、ピラー欠け数Ｌｐ＝２を算出する。
このとき、トランジスタ調整部２は、ピラー欠け数Ｌｐが０ではないため、ステップＳ４において、処理をステップＳ５へ進める。
次に、トランジスタ調整部２は、ステップＳ５において、（３）式により、セル高さＲ＝４を算出する。
【００３４】
次に、トランジスタ調整部２は、ステップＳ６において、（１）式により、ピラートランジスタを分割したサブピラートランジスタの数であるの分割数Ｌｘ＝３を算出する。
また、トランジスタ調整部２は、ステップＳ６において、（２）式により、ピラートランジスタのピラー欠け数Ｌｐ＝２を算出し、セル高さＲ＝４からピラー欠け数Ｌｐ＝２を減算し、３番目のサブピラートランジスタ（＃３）の単位ピラートランジスタ数２とする。
そして、トランジスタ調整部２は、上述した処理により、このピラートランジスタの分割情報Ｔｒ＝（Ｒ：４、Ｌｘ：３、＃１（４），＃２（４），＃３（２））とし、このピラートランジスタの識別情報とともに、ピラートランジスタ情報記憶部６へ書き込んで、記憶させる。
【００３５】
＜例−Ｎｏ．３＞
ピラートランジスタのピラー数Ｐ＝３６
セルロウの高さＲ_max＝１８
この場合、ステップＳ２において、トランジスタ調整部２は、（１）式により、ピラートランジスタを分割したサブピラートランジスタの数である分割数Ｌｘ＝２を算出する。
【００３６】
そして、ステップＳ３において、トランジスタ調整部２は、（２）式により、ピラー欠け数Ｌｐ＝０を算出する。
このとき、トランジスタ調整部２は、ピラー欠け数Ｌｐが０であるため、ステップＳ４において、処理をステップＳ７へ進める。
次に、トランジスタ調整部２は、上述した処理により、このピラートランジスタの分割情報Ｔｒ＝（Ｒ：１８、Ｌｘ：２、＃１（１８），＃２（１８））とし、このピラートランジスタの識別情報とともに、ピラートランジスタ情報記憶部６へ書き込んで、記憶させる。
【００３７】
＜例−Ｎｏ．４＞
ピラートランジスタのピラー数Ｐ＝２８
セルロウの高さＲ_max＝１８
この場合、ステップＳ２において、トランジスタ調整部２は、（１）式により、分割数Ｌｘ＝２を算出する。
【００３８】
そして、ステップＳ３において、トランジスタ調整部２は、（２）式により、ピラー欠け数Ｌｐ＝８を算出する。
このとき、トランジスタ調整部２は、ピラー欠け数Ｌｐが０ではないため、ステップＳ４において、処理をステップＳ５へ進める。
次に、トランジスタ調整部２は、ステップＳ５において、（３）式により、セル高さＲ＝１４を算出する。
【００３９】
次に、トランジスタ調整部２は、ステップＳ６において、（１）式により、ピラートランジスタを分割したサブピラートランジスタの数である分割数分割数Ｌｘ＝２を算出する。
また、トランジスタ調整部２は、ステップＳ６において、（２）式により、ピラートランジスタのピラー欠け数Ｌｐ＝０を算出し、セル高さＲ＝１４からピラー欠け数Ｌｐ＝０を減算し、２番目のサブピラートランジスタの単位ピラートランジスタ数１４とする。
そして、トランジスタ調整部２は、上述した処理により、このピラートランジスタの分割情報Ｔｒ＝（Ｒ：１４、Ｌｘ：２、＃１（１４），＃２（１４））とし、このピラートランジスタの識別情報とともに、ピラートランジスタ情報記憶部６へ書き込んで、記憶させる。
【００４０】
次に、図３は、上述した例−Ｎｏ.１からＮｏ．４の処理の結果を示すテーブルである。トランジスタ調整部２が読み込んて入力するパラメータとして、処理対象のピラートランジスタの単位ピラートランジスタ数Ｐとセルロウ高さＲ_maxとがあり、出力として分割数Ｌｘ、ピラー欠け数Ｌｐ及び修正後のセルの高さＲとが示されている。
例−Ｎｏ．３の場合、ピラー欠け数Ｌｐが０であるため、セルの高さＲを（３）式により新たに求めず、セルロウの高さＲ_maxをそのままＲとして用いる。
また、例−Ｎｏ．１及びＮｏ．２においては、ピラー欠け数Ｌｐが存在するが、セル高さＲを求めても、セルロウ高さＲ_maxと変わらない。このため、トランジスタ調整部２は、ピラー欠け数Ｌｐが０ではないが、このピラー欠け数Ｌｐのまま、ピラートランジスタの分割情報Ｔｒを生成する。
一方、例−Ｎｏ．４の場合、セルロウの高さＲ_maxから、（３）式によりセルの高さＲを算出し、このセルの高さＲにより、ピラーの欠け数Ｌｐが０となっている。
【００４１】
次に、図４は、本実施形態のレイアウトデータ作成装置により生成した、ピラートランジスタを用いたインバータ（ＮＯＴ回路）のレイアウトを示す図である。図４（ａ）に示すネットリストにおけるｐチャネル型トランジスタＰ１と、ｎチャネル型トランジスタＮ１とからなるインバータのピラートランジスタの分割を行った結果が図４（ｂ）に示されている。
ここで、図４（ａ）に示すインバータにおいて、ｐチャネル型のピラートランジスタＰ１の単位ピラートランジスタ数ＰがＰ＝６４であり、セルロウの高さＲ_maxがＲ_max＝１６である。また、図４（ａ）に示すインバータにおいて、ｎチャネル型のピラートランジスタＮ１の単位ピラートランジスタ数ＰがＰ＝３２であり、セルロウの高さＲ_maxがＲ_max＝１１である。
【００４２】
図３に示すフローチャートの処理により、トランジスタ調整部２は、図４（ｂ）に示すように、ｐチャネル型のピラートランジスタＰ１の分割情報がＴｒ＝（Ｒ：１６、Ｌｘ：４、＃１（１６），＃２（１６），＃３（１６），＃４（１６））と設定する。
また、同様に、図４（ｂ）に示すように、図３に示すフローチャートの処理により、トランジスタ調整部２は、ｎチャネル型のピラートランジスタＮ１の分割情報がＴｒ＝（Ｒ：１１、Ｌｘ：３、＃１（１１），＃２（１１），＃３（１０））と設定する。
ピラートランジスタＰ１を分割したサブピラートランジスタＳＰ１（＃１）、ＳＰ２（＃２）、ＳＰ３（＃３）、ＳＰ４（＃４）の各々は、構成する単位ピラートランジスタの数が同一である。一方、ピラートランジスタＮ１を分割したサブピラートランジスタＳＮ１（＃１）とＳＮ２（＃２）とは同一である。しかしながら、サブピラートランジスタＳＮ３（＃３）は、他のサブピラートランジスタＳＮ１（＃１）及びＳＮ２（＃２）と異なる単位ピラートランジスタの数で構成されている。
【００４３】
また、図４（ｃ）には、セルロウにおける、ピラートランジスタＰ１とピラートランジスタＮ１との配置が示されている。
セルロウは、ｐチャネル型のピラートランジスタを形成するｐチャネル型ピラートランジスタ形成領域（ｎ型不純物が拡散されたウェル領域内のトランジスタ形成領域）と、ｎチャネル型ピラートランジスタ形成領域（ｐ型不純物が拡散されたウェル領域内のトランジスタ形成領域）と、電源配線領域及びセル内トランジスタの配線領域とを有している。
【００４４】
上述した分割情報に示されているように、ｐチャネル型のピラートランジスタＰ１は、ピラー欠け数が０であるため、それぞれピラートランジスタ領域にセルの高さを変えずに配置されることになる。
また、ｎチャネル型のピラートランジスタＮ１は、ピラー欠け数Ｐが１であるが、ＲＯＵＮＤＤＯＵＮ（Ｌｐ／Ｌｘ，０）の結果が０となるため、すなわち、Ｌｐ＜Ｌｘが０であるため、セルの高さＲはセルロウの高さＲ_maxと同一となる。
【００４５】
また、図４（ｃ）に示すように、サブピラートランジスタＳＰ１（＃１）、ＳＰ２（＃２）、ＳＰ３（＃３）及びＳＰ４（＃４）の各々のソース、ドレイン及びゲートは共通に接続されている。
すでに述べたように、ｐチャネル型ピラートランジスタを配置するときの縦方向のピラーの最大配置数を示す数としてのセルロウの高さＲ_maxが、ｐチャネル型ピラートランジスタ形成領域の高さとして設定されている。同様に、ｎチャネル型ピラートランジスタを配置するときの縦方向の単位ピラートランジスタの最大配置数を示す数としてのセルロウの高さＲ_maxが、ｎチャネル型ピラートランジスタ形成領域の高さとして設定されている。
【００４６】
次に、図５は、本実施形態のレイアウトデータ作成装置により生成した、ピラートランジスタを用いた２入力否定論理積回路（ＮＡＮＤ回路）のレイアウトを示す図である。図５（ａ）に示すネットリストにおけるｐチャネル型トランジスタＰ２及びＰ３と、ｎチャネル型トランジスタＮ２及びＮ３とからなるＮＡＮＤ回路のピラートランジスタの分割を行った結果が図５（ｂ）に示されている。
【００４７】
ここで、図５（ａ）に示すＮＡＮＤ回路において、ｐチャネル型のピラートランジスタＰ２及びＰ３の単位ピラートランジスタ数ＰがＰ＝２２であり、セルロウの高さＲ_maxがＲ_max＝１１である。また、図５（ａ）に示すＮＡＮＤ回路において、ｎチャネル型のピラートランジスタＮ２及びＮ３の単位ピラートランジスタ数ＰがＰ＝１６であり、セルロウの高さＲ_maxがＲ_max＝８である。
【００４８】
図３に示すフローチャートの処理により、トランジスタ調整部２は、図５（ｂ）に示すように、ｐチャネル型のピラートランジスタＰ２及びＰ３の分割情報がＴｒ＝（Ｒ：１１、Ｌｘ：２、＃１（１１），＃２（１１））と設定する。
また、同様に、図５（ｂ）に示すように、図３に示すフローチャートの処理により、トランジスタ調整部２は、ｎチャネル型のピラートランジスタＮ２及びＮ３の分割情報がＴｒ＝（Ｒ：８，Ｌｘ：２，＃１（８），＃２（８））と設定する。
ピラートランジスタＰ２を分割したサブピラートランジスタＳＰ１（＃１）及びＳＰ２の各々は、構成する単位ピラートランジスタの数が同一である。同様に、ピラートランジスタＰ３を分割したサブピラートランジスタＳＰ３（＃１）及びＳＰ４の各々は、構成する単位ピラートランジスタの数が同一である。また、ピラートランジスタＮ２を分割したサブピラートランジスタＳＮ１（＃１）及びＳＮ２（＃２）の各々は、構成する単位ピラートランジスタの数が同一である。同様に、ピラートランジスタＮ３を分割したサブピラートランジスタＳＮ３（＃１）及びＳＮ４（＃２）の各々は、構成する単位ピラートランジスタの数が同一である。
【００４９】
また、図５（ｃ）には、セルロウにおける、ピラートランジスタＰ１及びＰ２とピラートランジスタＮ２及びＮ３との配置が示されている。
セルロウは、ｐチャネル型のピラートランジスタを形成するｐチャネル型ピラートランジスタ形成領域と、ｎチャネル型ピラートランジスタ形成領域と、電源配線領域及びセル内トランジスタの配線領域とを有している。
上述した分割情報に示されているように、ｐチャネル型のピラートランジスタＰ２及びＰ３と、ｎチャネル型のピラートランジスタＮ２及びＮ３との各々は、ピラー欠け数が０であるため、それぞれピラートランジスタ領域にセルの高さを変えずに配置されることになる。
【００５０】
他の例として、セルロウの高さがＲ_max＝３００であり、ピラートランジスタのピラー数がＰ＝１０００の場合を考えると、ピラートランジスタのサブピクセルへの分割数がＬx＝４となり、ピラー欠け数がＬｐ＝２００となる。
この結果、セル高さがＲ＝３００−ＲＯＵＮＤＤＯＷＮ（２００／４，０）＝２５０となり、サブピラートランジスタが単位ピラートランジスタが４列（分割数Ｌｘ）であり、各サブピラートランジスタが単位ピラートランジスタが２５０個（セル高さＲ）のピラートランジスタ構成、すなわち、Ｔｒ＝（Ｒ：２５０，Ｌｘ：４，＃１（２５０），＃２（２５０），＃２（２５０），＃４（２５０））となる。このため、一個の単位ピラートランジスタを配置単位とした面積としては、４×２５０＝１０００となり、最小化された面積となる。
一方、ピラー欠け数が発生した場合のトランジスタ構成は、Ｔｒ＝（Ｒ：３００，Ｌｘ：４，＃１（３００），＃２（３００），＃２（３００），＃４（１００））となり、一個の単位ピラートランジスタを配置単位とした面積としては、４×３００＝１２００となり、１２００個分の単位ピラートランジスタを配置する面積が必要となる。
【００５１】
したがって、平準化処理、すなわちピラー欠け数Ｌｐが発生した場合、（３）式により平準化処理、すなわちピラートランジスタを分割したサブピラートランジスタの単位ピラートランジスタ数を各列で平均化しない場合に比較しての実質的に面積を削減できることになる。
上述したように、本実施形態は、セルを構成するピラートランジスタのサイズを、従来のゲート幅の長さに変え、単位ピラートランジスタの整数で示される個数で設計しており、単位ピラートランジスタの整数倍で設定されたセルロウの高さに対し、ピラートランジスタを単位ピラートランジスタが整数個で配置できるサブピラートランジスタとなるように分割する。
このため、本実施形態によれば、従来のようにピラーの分割単位が小数点数とならず、単位ピラートランジスタのサイズ変更を行う必要が無くなり、半導体装置を製造するプロセスを複雑化することなく、ピラー型のトランジスタによりセルを、セルロウ内に効率的に配置することができる。
また、本実施形態によれば、分割されたサブピラートランジスタを構成するピラーの個数を、それぞれの分割されたサブピラートランジスタでほぼ同様とするため、ピラートランジスタで構成されるセルの面積を低減することができる。
【００５２】
また、本発明は、集積回路における複数の単位ピラートランジスタ（単位ピラー型トランジスタ）で構成されるピラー型トランジスタ（ピラートランジスタ）を、集積回路におけるピラー型トランジスタの配置領域内に配置可能な単位ピラー型トランジスタの整数単位に分割し、配置領域内に配置するサブピラー型トランジスタを生成するトランジスタ調整部２を有している。
このため、本発明によれば、半導体装置の回路（セル）を構成するピラートランジスタのサイズを、従来のゲート幅の長さに変え、単位ピラートランジスタの整数で示される個数で設計しており、単位ピラートランジスタの整数倍で設定されたセルロウの高さに対し、ピラートランジスタを分割し、単位ピラートランジスタをセルロウ内に整数個で配置することができる。
【００５３】
図６は、本発明を半導体装置、例えば外部から供給されるクロック信号に同期して動作するＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）に適用した場合の半導体装置１０の概略構成を示す。なお、図６に示されている各回路ブロックは、全て単結晶シリコンからなる同一の半導体チップ上に形成される。各回路ブロックは、例えば、ＰＭＯＳピラー型トランジスタ（ピラー型のＰ型チャネルＭＯＳトランジスタ）及びＮＭＯＳピラー型トランジスタ（ピラー型のＮ型チャネルＭＯＳトランジスタ）等の複数のトランジスタで構成される。また、○印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドである。
【００５４】
半導体装置１０は、メモリセルアレイ２０及びデータ入出力部１００を含んで構成される。ここで、制御回路２１及びデータ入出力部１００のトランジスタは、本実施形態における複数の単位ピラー型トランジスタからなるピラートランジスタ（すなわち、サブピラートランジスタ）から構成されている。
また、半導体装置１０は、外部端子（半導体チップ上のパッド）として、コマンド端子１２ａ、アドレス端子１３、データ端子ＤＱ０〜ＤＱｎを備えている。その他、クロック端子、電源端子等の外部端子も備えるが、これらについては本発明とは関連がないため図示を省略してある。
【００５５】
コマンド端子１２ａは、例えばロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ等の信号が供給される端子を総称して示した端子である。これらの端子に入力される信号の組合せによりコマンド信号ＣＭＤが構成される。このコマンド端子１２ａは、制御回路２１に接続される。
また、アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、制御回路２１に接続される。
データ端子ＤＱは、リードデータの出力及びライトデータの入力を行うための端子であり、データ入出力部１００に接続されている。
【００５６】
メモリセルアレイ２０は、複数のワード線と複数のビット線と、ワード線とビット線との交点に配置された複数のメモリセルを含む。このメモリセルを構成するトランジスタも、周辺回路と同様に、図に示すように、ピラー型のＭＯＳトランジスタから構成されている。
制御回路２１は、外部からコマンド端子１２ａを介して供給されるコマンド信号ＣＭＤと、外部からアドレス端子１３を介して供給されるアドレス信号ＡＤＤとに応じて、メモリセルアレイ２０の動作を制御する各種動作制御信号ＩＣＮＴを、メモリセルアレイ２０に供給する。
制御回路２１は、各種動作制御信号ＩＣＮＴを、メモリセルアレイ２０に供給することで、メモリセルアレイ２０におけるメモリセルからのデータの読み出し動作であるリード動作と、メモリセルへのデータの書き込み動作であるライト動作とを制御する。
【００５７】
また、制御回路２１は、外部からコマンド端子１２ａを介して、コマンド信号ＣＭＤとしてモードレジスタセットコマンド（ＭＲＳコマンド）が供給された場合、このＭＲＳコマンドとともにアドレス端子１３からアドレス信号ＡＤＤとして供給されるモード設定コードに応じたモードレジスタセット信号ＭＲＳにより、メモリセルアレイ２０のメモリセルに対するデータの書き込み、及びデータの読み出しを制御する。
データ入出力部１００は、リード動作時には、メモリセルアレイ２０から供給されるデータＤａｔａを、データ端子ＤＱ０〜ＤＱｎを介して外部に供給し、一方、ライト動作時には、外部からデータ端子ＤＱ０〜ＤＱｎを介して供給されるデータＤａｔａをメモリセルアレイ２０に供給する。
【００５８】
本発明は、複数の単位ピラー型トランジスタで構成されるピラー型トランジスタを、配置領域内に配置可能な単位ピラー型トランジスタの整数値からなるサブピラー型トランジスタに分割し、当該サブピラー型トランジスタの各々のソース、ドレイン及びゲートがそれぞれ共通に接続され、内部の回路が形成されている。
このため、本発明によれば、従来のようにピラーの分割単位が小数点数の端数を有さないため、単位ピラートランジスタのサイズ変更を行う必要が無くなり、半導体装置を製造するプロセスを複雑化することなく、ピラー型のトランジスタによりセルを、セルロウ内に効率的に配置することができる。
【００５９】
また、図１におけるレイアウトデータ作成装置の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することによりピラートランジスタのセルに配置する際のピラートランジスタの分割処理を行ってもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。
【００６０】
また、「コンピュータシステム」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。
また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含むものとする。また上記プログラムは、前述した機能の一部を実現するためのものであっても良く、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであっても良い。
【００６１】
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【符号の説明】
【００６２】
１…回路設計部
２…トランジスタ調整部
３…レイアウト設計部
４…回路図ネットリストデータベース
５…設計仕様データベース
６…ピラートランジスタ情報記憶部
【特許請求の範囲】
【請求項１】
集積回路における複数の単位ピラー型トランジスタで構成されるピラー型トランジスタを、配置領域内に配置可能な前記単位ピラー型トランジスタの整数単位に分割し、前記配置領域内に配置するサブピラー型トランジスタを生成するトランジスタ調整部
を備えていることを特徴とするレイアウトデータ作成装置。
【請求項２】
前記トランジスタ調整部が、
前記ピラー型トランジスタを構成する前記単位ピラー型トランジスタの個数を、前記配置領域の高さ方向に配置可能な前記単位ピラートランジスタの配置個数により除算し、当該除算の結果における小数点以下の数値を繰り上げた数を、当該ピラー型トランジスタの分割数とすること
を特徴とする請求項１に記載のレイアウトデータ作成装置。
【請求項３】
前記トランジスタ調整部が、
前記配置個数と前記分割数とを乗算し、前記ピラー型トランジスタの配置面積に配置可能な前記単位ピラー型トランジスタの配置可能個数を求め、当該配置可能個数から前記ピラー型トランジスタの前記単位ピラー型トランジスタの個数を減算し、前記配置面積に配置されない前記単位ピラー型トランジスタの個数としてピラー欠け数を算出すること
を特徴とする請求項２に記載のレイアウトデータ作成装置。
【請求項４】
前記トランジスタ調整部が、
前記ピラー欠け数を前記分割数で除算し、当該除算の結果の小数点を繰り上げ平均数を算出し、当該平均数を前記配置個数から減算し、当該減算の結果を前記配置領域内に対し、配置する前記サブピラー型トランジスタの高さとする
ことを特徴とする請求項３に記載のレイアウトデータ作成装置。
【請求項５】
複数の単位ピラー型トランジスタで構成されるピラー型トランジスタを、当該ピラー型トランジスタを配置する配置領域内に配置可能な前記単位ピラー型トランジスタの整数値からなるサブピラー型トランジスタに分割され、当該サブピラー型トランジスタの各々のソース、ドレイン及びゲートがそれぞれ共通に接続され、内部の回路が形成されていることを特徴とする半導体装置。
【請求項６】
前記ピラー型トランジスタが少なくとも２つの前記サブピラー型トランジスタに分割され、前記サブピラー型トランジスタが異なる個数の前記単位ピラー型トランジスタから構成されていることを特徴とする請求項５に記載の半導体装置。
【請求項１】
集積回路における複数の単位ピラー型トランジスタで構成されるピラー型トランジスタを、配置領域内に配置可能な前記単位ピラー型トランジスタの整数単位に分割し、前記配置領域内に配置するサブピラー型トランジスタを生成するトランジスタ調整部
を備えていることを特徴とするレイアウトデータ作成装置。
【請求項２】
前記トランジスタ調整部が、
前記ピラー型トランジスタを構成する前記単位ピラー型トランジスタの個数を、前記配置領域の高さ方向に配置可能な前記単位ピラートランジスタの配置個数により除算し、当該除算の結果における小数点以下の数値を繰り上げた数を、当該ピラー型トランジスタの分割数とすること
を特徴とする請求項１に記載のレイアウトデータ作成装置。
【請求項３】
前記トランジスタ調整部が、
前記配置個数と前記分割数とを乗算し、前記ピラー型トランジスタの配置面積に配置可能な前記単位ピラー型トランジスタの配置可能個数を求め、当該配置可能個数から前記ピラー型トランジスタの前記単位ピラー型トランジスタの個数を減算し、前記配置面積に配置されない前記単位ピラー型トランジスタの個数としてピラー欠け数を算出すること
を特徴とする請求項２に記載のレイアウトデータ作成装置。
【請求項４】
前記トランジスタ調整部が、
前記ピラー欠け数を前記分割数で除算し、当該除算の結果の小数点を繰り上げ平均数を算出し、当該平均数を前記配置個数から減算し、当該減算の結果を前記配置領域内に対し、配置する前記サブピラー型トランジスタの高さとする
ことを特徴とする請求項３に記載のレイアウトデータ作成装置。
【請求項５】
複数の単位ピラー型トランジスタで構成されるピラー型トランジスタを、当該ピラー型トランジスタを配置する配置領域内に配置可能な前記単位ピラー型トランジスタの整数値からなるサブピラー型トランジスタに分割され、当該サブピラー型トランジスタの各々のソース、ドレイン及びゲートがそれぞれ共通に接続され、内部の回路が形成されていることを特徴とする半導体装置。
【請求項６】
前記ピラー型トランジスタが少なくとも２つの前記サブピラー型トランジスタに分割され、前記サブピラー型トランジスタが異なる個数の前記単位ピラー型トランジスタから構成されていることを特徴とする請求項５に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−８８８６２（Ｐ２０１３−８８８６２Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２２５９４３（Ｐ２０１１−２２５９４３）
【出願日】平成２３年１０月１３日（２０１１．１０．１３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月１３日（２０１１．１０．１３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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