【課題】金属配線パターンの寄生抵抗を低減可能なダミーパターンの設計方法を提供する。
【解決手段】切り欠きパターン２を一及び逆方向に各所定値Δｘ１だけ縮小して縮小図形４を生成した後、各所定値Δｘ１だけ拡大してダミーパターン５を生成し、その外形を抽出して矩形図形６を生成した後、各所定値Δｘ１だけ縮小して縮小図形７を生成し、ダミーパターン５から縮小図形７を論理減算して切り欠き図形８及び矩形図形９を生成し、切り欠き図形８を抽出してダミーパターン５から論理減算して矩形図形１０を生成した後、各所定値Δｘ１だけ縮小して縮小図形１１を生成し、矩形図形１０から縮小図形１１を論理減算して第１，第２のビア配置領域１２，１３を生成し、各ビア配置領域１２，１３にビア１４をそれぞれ配置する。 （もっと読む）

【課題】複数の動作条件においてもタイミング制約を満たすように遅延時間を調整することを可能にする。
【解決手段】本発明に係る半導体装置の配線構造セルＨＳＣは、Ｍ３層に、プロセス基準値ｂを満たす矩形に形成されたＭ３層１９と、Ｍ３層１９からプロセス基準値ａを満たすよう離間し、口字型に形成されたＭ３層１２と、Ｍ３層１９の上にプロセス基準値を満たす矩形に形成されたＶＩＡ３層１５と、Ｍ４層にＶＩＡ３層１５に接して、プロセス基準値ｃを満たす幅で伸長した矩形に形成されたＭ４層１１と、Ｍ３層１９の下にＶＩＡ３層１５と同じ平面形状に形成されたＶＩＡ２層１６と、Ｍ２層にＶＩＡ２層１６に接して、Ｍ４層１１と同じ平面形状に形成されたＭ２層１３と、を有するものである。 （もっと読む）

【課題】チップサイズを増大することなく、キャパシタの容量を増やすことができる半導体集積回路を提供する。
【解決手段】半導体基板１０上にメインブロック１１と周辺ブロック１２とが混載された半導体集積回路において、半導体基板１０上のメインブロック１１に形成され、第１のトレンチキャパシタを有するメイン回路と、半導体基板１０上の周辺ブロック１２に形成され、第２のトレンチキャパシタを有するアナログ回路とを備える。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体装置の設計フローは、プラグＰＧに接続された配線Ｍ１を含むチップレイアウトを設計するステップと、設計されたチップレイアウトにおけるプラグＰＧに対する配線Ｍ１のマージンを、プラグＰＧに対する配線Ｍ１のリセス量に応じて修正するステップとを有している。この修正ステップは、テストウエハに試験用プラグとそれに３次元的に接続された試験用配線とを含むテストパターンを形成するサブステップと、試験用配線の配線幅および配線密度と試験用プラグに対する試験用配線のリセス量との相関を調べるサブステップを有している。更に、得られた相関に基づいてプラグＰＧに対する配線Ｍ１のリセス量を予測するサブステップと、予測されたリセス量に応じてプラグＰＧに対する配線Ｍ１のマージンを修正するサブステップを有している。 （もっと読む）

【課題】配線レイアウトのパターン形状に依存した効果をＬＰＥに容易に取込む。
【解決手段】半導体集積回路の設計支援装置は、図形演算機能を有する第１の情報処理部１１０と、第２の情報処理部１２０とを備える。第１の情報処理部１１０は、レイアウト情報に含まれる各配線層のレイアウトパターンに対して図形演算を施すことによって、予め定める特定形状の配線パターンを抽出する。第２の情報処理部１２０は、製造プロセスに依存した配線または配線層間の絶縁層の厚みの設計値からのずれの大きさを、レイアウト情報から抽出した配線幅および配線密度の情報と、抽出された特定形状の配線パターンに関する情報とに基づいて予測する。そして、第２の情報処理部１２０は、予測した設計値からのずれの大きさを取り入れた配線および配線層間の絶縁層の厚みに基づいて、配線の寄生パラメータを抽出する。 （もっと読む）

【課題】常時動作領域と電源遮断可能領域とが混在する半導体集積回路を提供する。
【解決手段】半導体基板に設けられ、複数の基本セル（１０）の配置が可能なセル配置領域と、空間的に前記セル配置領域と重なって設けられた基本電源配線（１１）と、前記基本電源配線（１１）から前記セル配置領域への電源供給を停止するスイッチセル（６）と、前記スイッチセル（６）に隣接して前記セル配置領域に配置され、前記スイッチセル（６）が前記セル配置領域への電源供給を停止した場合においても、前記スイッチセル（６）から電源供給を受ける常時動作セル（５）とを具備する。 （もっと読む）

【課題】セルベースの半導体集積回路において、異なるセル高さを有するセルを効率良く配置するための技術を提供する。
【解決手段】半導体集積回路が、基準ハイトセル３０、マルチハイトセル４０、ＶＤＤ電源配線、ＶＳＳ電源配線を備え、マルチハイトセルは、Ｙ軸方向に延伸するＶＤＤ側電源供給配線５Ｂ、ＶＳＳ側電源供給配線６Ｂを備え、基準ハイトセルの高さをａ、マルチハイトセルの高さをｂ、ＶＤＤ、ＶＳＳ電源配線の幅をｗとしたときに、ＶＳＳ側電源供給配線は、少なくとも、マルチハイトセルの下端からｗ／２高さ方向に離れた位置とマルチハイトセルの下端からｂ−ａ−ｗ／２高さ方向に離れた位置の間の高さ範囲をカバーするように設けられ、ＶＤＤ側電源供給配線は、少なくとも、マルチハイトセルの下端からａ＋ｗ／２高さ方向に離れた位置とマルチハイトセルの下端からｂ−ｗ／２高さ方向に離れた位置の間の高さ範囲をカバーするように設けられる。 （もっと読む）

【課題】ＳＥＴＵＰ時間とＨＯＬＤ時間のどちらも満足させるタイミングの調整が可能な技術を提供する。
【解決手段】半導体集積回路の配置配線レイアウトを決定した後に、所定の信号線を伝搬するデータのタイミング情報に基づいて、タイミング違反を有する違反データの遅延情報を抽出する。その抽出された遅延情報に基づいて、タイミング違反を解消するための追加すべき容量値を算出する。また、違反データを伝搬する配線のレイアウト配置情報に基づいて、違反データを伝搬する配線の近傍の電源容量セルを検出する。また、算出された容量値に基づいて、検出された電源容量セルを、電源容量セルとレイアウト外形・電源／ＧＮＤ配線配置位置が同じ調整容量セルに置き換える。そして、置き換えた調整用容量セルのゲートと違反データを伝搬する配線とを接続して再配線を実行する。 （もっと読む）

【課題】省面積及び省電力のための半導体集積回路の設計方法を提供する。
【解決手段】主回路２１７と適応電圧用調整回路を含む半導体集積回路であって、適応電圧調整用回路は、クロック信号を受け取るように構成された整合回路２１１と、整合回路２１１の出力を受け取り、また、クロック信号を受け取るように構成された位相検出器２１３と、電源電圧を増加又は減少させるように構成された電圧レギュレータ２１５とを含み、主回路２１７は電圧レギュレータ２１５から電源電圧を受け取るように構成され、整合回路２１１は電源電圧を受け取って、電源電圧における増加又は減少に基づいて、信号伝搬における遅延を調整するように構成される。 （もっと読む）

【課題】半導体集積回路に対し、ダミーパターン配置後に、ダミーパターンを使用したＥＣＯ（Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｈａｎｇｅ Ｏｒｄｅｒ）配線設計を行う。
【解決手段】配線設計装置は、半導体集積回路にダミーパターンを配置し、ダミーパターンをＥＣＯ配線に変更し、ダミーパターンの再配置及び電気的ショートを発生することなくＥＣＯ配線を行う。これにより、ＥＣＯ配線を行う時に、ダミーパターン再挿入や、既存配線とのショートを発生せずに、設計ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）増を抑制することを可能とする。 （もっと読む）

【課題】フィードバックパスのバラツキの影響を最小限に抑え、クロックの位相の調整を高精度に行うことができるクロック分配回路を提供する。
【解決手段】クロック分配回路２１は、クロック信号を生成するクロック生成回路、前記クロック信号が分配されるクロック分配網２２、前記クロック分配網の分岐点Ｎ１を通じて分配されるクロック信号で動作する順序回路２６、を有する。クロック分配回路は更に、前記分岐点から分岐した前記クロック信号をフィードバック信号として入力し、該入力したフィードバック信号とリファレンスクロック信号とに基づいて、前記クロック信号を前記クロック分配網へ出力するクロック生成回路を有する。前記分岐点は、前記クロック分配網の順序回路の前段のクロックドライバ２５のうち、前記クロック生成回路の近傍にあるクロックドライバに設けられる。 （もっと読む）

【課題】 ＥＳＤ耐量の低いパス及びその原因素子を安易且つ良好に特定できる検証方法及び検証装置を提供する。
【解決手段】 設計用回路データから２つの検証対象端子とその間に接続される検証対象素子を特定し、電流方向を設定し、検証対象素子の夫々を識別情報、電流方向別の特性情報及び耐量情報を記憶した素子シンボル情報を備える素子シンボルで表した等価回路データを作成し、２ノード間の特性情報及び耐量情報を記憶可能な分岐点シンボルを用い、検証対象端子に対応する分岐点シンボルを頂点とし、等価回路データをツリー構造データに変換し、素子シンボル情報に基づいて分岐点シンボル情報を作成し、頂点の分岐点シンボルの耐量情報が基準耐量以下の場合に、耐量情報に基づいて耐性が最も低い最低耐量経路と耐量制限シンボルを特定し、当該耐量制限シンボルに対応する設計用回路データの素子を特定する。 （もっと読む）

【課題】クロックツリーにおけるクロックスキューの調整において、精度の確保とデューティ保持とを両立させる。
【解決手段】レイアウト装置（１０）において、ＭＯＳトランジスタ１段で形成された第１セルと、ＭＯＳトランジスタ複数段で形成された第２セルとがライブラリ化されたテーブルを設ける。また、上記レイアウト装置には、上記第１セルと上記第２セルとの組み合わせによるコンビネーションチェーンを上記クロックツリーに挿入することで、上記クロックツリーにおける異なるクロック系統間のクロックスキューを調整可能な演算処理部（１２）を設ける。上記コンビネーションチェーンによってクロックスキューの調整を行うことで、個々の第１セルでの遅延誤差が伝播されるのを抑制し、遅延計算における遅延誤差の低減を図る。また、第１セルはＭＯＳトランジスタ１段で形成され、そこで論理反転されるため、デューティ保持の観点で有利とされる。 （もっと読む）

【課題】 論理ゲートの一方の入力を含む信号パスの遅延故障と、論理ゲートの他方の入力を含む信号パスの遅延故障とを、１つの制御点により検出する。
【解決手段】 第１および第２ユーザロジックと、第１ユーザロジックの出力に接続される第１入力を有する第１論理ゲートと、第１論理ゲートの出力に接続された第３ユーザロジックと、第２ユーザロジックと第１論理ゲートとの間に挿入された制御点とを有する。制御点は、第１または第３ユーザロジックの第１スキャンフリップの１つのデータ出力がデータ入力に接続された第２スキャンフリップフロップと、一対の入力が第２スキャンフリップフロップのデータ出力および第２ユーザロジックの出力にそれぞれ接続され、出力が第１論理ゲートの第２入力に接続された第２論理ゲートとを有する。 （もっと読む）

【課題】半導体装置の歩留まりが低下することを抑制する。
【解決手段】配線パターンを示す配線パターンデータを取得する（ステップＳ１０）。次いで、配線パターンデータを解析して、第１方向パターン及び第２方向パターンを特定する（ステップＳ２０）。第１方向パターンは、第１の方向に延伸するパターンであり、第２方向パターンは、第１の方向に直交する方向に延伸するパターンである。次いで、第１方向パターと第２方向パターンの交点を検出する。そして、この交点から延伸するパターンのうち、ビア、コンタクト及び他のパターンのいずれにも接続していないパターンを不要パターンとして検出し、検出した不要パターンを除去する（ステップＳ３０）。そしてその後、設計した配線パターンに対して光近接効果補正を行う（ステップＳ４０）。 （もっと読む）

【課題】ＩＲドロップの制約を満たしつつチップレイアウトを小型化できる半導体装置の設計方法、半導体装置の設計プログラム、半導体装置の設計装置を提供すること。
【解決手段】本発明の一態様である半導体装置の設計方法は、複数の電源用パッド及び信号用パッドを、半導体チップ上のチップコアの周囲に配置する。そして、複数の電源用パッド及び信号用パッドの数から決まるチップサイズＳ_ｐと、チップコアの大きさから決まるチップサイズＳ_ｃと、を比較する。その後、Ｓ_ｐ≧Ｓ_ｃであれば、ＩＲドロップが制約値を満たす限り、配置した複数の電源用パッドのうちの１又は２以上の電源用パッドを削除する。 （もっと読む）

【課題】高耐圧ＭＯＳＦＥＴのモデルにおいて、ドレイン電流の精度を広いバイアス範囲で得ることができ、シミュレーションの精度を向上させる。
【解決手段】ドレインが共通接続され、ゲートが共通接続され、バックゲートが共通接続され、ソース領域のソース拡散層の幅とウェルコンタクト拡散層の幅にそれぞれ対応した第１及び第２のチャネル幅を有する第１及び第２のＭＯＳＦＥＴ１、２と、第２のＭＯＳＦＥＴ２のソースに一端が接続された第１の可変抵抗素子３を備え、第２のＭＯＳＦＥＴ２のソースと第１の可変抵抗素子３の他端との接続点をソース端子Ｓとし、第１及び第２のＭＯＳＦＥＴの共通接続したドレイン、共通接続したゲート、共通接続したバックゲートをそれぞれドレイン端子Ｄ、ゲート端子Ｇ、バックゲート端子Ｂとするモデルを作成し、モデリング対象の高耐圧ＭＯＳＦＥＴの電気特性データに基づき、第１の可変抵抗素子３の抵抗値を調整する。 （もっと読む）

【課題】従来のようにピラーの分割単位が小数点数とならず、単位ピラートランジスタのピラーの径の変更を行う必要が無くなり、半導体装置を製造するプロセスを複雑化することなく、ピラー型のトランジスタによりセルを、セルロウ内に効率的に配置するレイアウトデータ作成装置を提供する。
【解決手段】本発明のレイアウトデータ作成装置は、集積回路における複数の単位ピラー型トランジスタで構成されるピラー型トランジスタを、配置領域内に配置可能な単位ピラー型トランジスタの整数単位に分割し、配置領域内に配置するサブピラー型トランジスタを生成するトランジスタ調整部２を備えている。 （もっと読む）