半導体装置の設計方法、半導体装置の設計プログラム、半導体装置の設計装置
【課題】ＩＲドロップの制約を満たしつつチップレイアウトを小型化できる半導体装置の設計方法、半導体装置の設計プログラム、半導体装置の設計装置を提供すること。
【解決手段】本発明の一態様である半導体装置の設計方法は、複数の電源用パッド及び信号用パッドを、半導体チップ上のチップコアの周囲に配置する。そして、複数の電源用パッド及び信号用パッドの数から決まるチップサイズＳｐと、チップコアの大きさから決まるチップサイズＳｃと、を比較する。その後、Ｓｐ≧Ｓｃであれば、ＩＲドロップが制約値を満たす限り、配置した複数の電源用パッドのうちの１又は２以上の電源用パッドを削除する。
【解決手段】本発明の一態様である半導体装置の設計方法は、複数の電源用パッド及び信号用パッドを、半導体チップ上のチップコアの周囲に配置する。そして、複数の電源用パッド及び信号用パッドの数から決まるチップサイズＳｐと、チップコアの大きさから決まるチップサイズＳｃと、を比較する。その後、Ｓｐ≧Ｓｃであれば、ＩＲドロップが制約値を満たす限り、配置した複数の電源用パッドのうちの１又は２以上の電源用パッドを削除する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の設計方法、半導体装置の設計プログラム、半導体装置の設計装置に関する。
【背景技術】
【０００２】
近年の半導体プロセス技術の進歩に伴い、小さなサイズの半導体チップ上には、多数の回路が搭載されるようになってきている。また、ＤＤＲ（Double-Data-Rate）や、ＨＤＭＩ（High Definition Multimedia Interface）等のインターフェース規格の浸透により、ピンの数が急速に増加してきている。
【０００３】
しかしながら、電子機器の小型化やコスト削減要求も益々厳しくなっている。そのため、半導体装置については、上述のような高機能化だけでなく、チップサイズやパッケージサイズの更なる小型化が求められている。
【０００４】
そこで、半導体装置の設計段階では、チップサイズやパッケージサイズの小型化を意識した設計を行う必要がある。そのためには、チップコアのサイズや、チップに設けられるパッドの数及び位置を適切に決定する必要がある。なお、ここでいうチップコアとは、半導体チップのうち、半導体チップに搭載される回路を構成するセルやデカップリング容量などが配置される部分のことをいう。また、パッドとは、半導体チップ上に搭載され、例えばボンディングワイヤなどにより、半導体チップが搭載されるパッケージと接続される電極パッドのことをいう。パッドは、通常、半導体チップ上のチップコア周辺に配置される。以下、チップコア及びパッドは、上述と同様のことを意味するものとする。
【０００５】
例えば、特許文献１では、パッドの数及び位置を決定する方法が開示されている。この方法では、まず、パッドに流れる電流を求める。そして、パッドに流れる電流が許容電流量を満たすように、各パッドの数及び位置を決定することができる。
【０００６】
また、特許文献２では、ノイズリスクを基にパッドの追加、削除及び位置変更を行う方法が開示されている。この方法では、同時動作によるノイズを対象としている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−７１２６７号公報
【特許文献２】特開２００９−１４０２２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、発明者らは、上述の方法には以下で説明する問題点が有ることを見出した。特許文献１に記載の方法では、パッドに流れる電流により、各パッドの数及び位置を決定する。しかし、半導体装置を正しく動作させるためには、チップコアのＩＲドロップを考慮してパッドの数及び位置を決定しなければならない。不適切なＩＲドロップが発生する回路設計を行ってしまうと、そもそも内部論理が正常に動作しない恐れが有るためである。また、ＩＲドロップの観点から見て不要な数及び位置のパッドが残存してしまい、チップサイズの小型化を実現するには不十分である。
【０００９】
また、特許文献２に記載の方法についても、ＩＲドロップは考慮されていない。そのため、内部論理の正常動作やチップサイズの小型化について、特許文献１に記載の方法と同様の欠点を有している。
【課題を解決するための手段】
【００１０】
本発明の一態様である半導体装置の設計方法は、複数の電源用パッド及び信号用パッドを、半導体チップ上のチップコアの周囲に配置し、前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズと、前記チップコアの大きさから決まるチップサイズと、を比較し、前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きければ、ＩＲドロップが制約値を満たす限り、配置した前記複数の電源用パッドのうちの１又は２以上の電源用パッドを削除するものである。この半導体装置の設計方法によれば、ＩＲドロップを確認しつつ、電源用パッドの数を最小化することが可能となる。これにより、ＩＲドロップの制約充足とチップサイズの小型化を実現することができる。
【００１１】
本発明の一態様である半導体装置の設計プログラムは、複数の電源用パッド及び信号用パッドを、半導体チップ上のチップコアの周囲に配置する処理と、前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズと、前記チップコアの大きさから決まるチップサイズと、を比較する処理と、前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きければ、ＩＲドロップが制約値を満たす限り、配置した前記複数の電源用パッドのうちの１又は２以上の電源用パッドを削除する処理と、をコンピュータに実行させるものである。この半導体装置の設計プログラムによれば、ＩＲドロップを確認しつつ、電源用パッドの数を最小化することが可能となる。これにより、ＩＲドロップの制約充足とチップサイズの小型化を実現することができる。
【００１２】
本発明の一態様である半導体装置の設計装置は、複数の電源用パッド及び信号用パッドを、半導体チップ上のチップコアの周囲に配置し、パッド配置部と、前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズと、前記チップコアの大きさから決まるチップサイズと、を比較するチップサイズ比較部と、前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きければ、ＩＲドロップが制約値を満たす限り、配置した前記複数の電源用パッドのうちの１又は２以上の電源用パッドを削除する、第１のパッド削除部と、を備えるものである。この半導体装置の設計装置によれば、ＩＲドロップを確認しつつ、電源用パッドの数を最小化することが可能となる。これにより、ＩＲドロップの制約充足とチップサイズの小型化を実現することができる。
【発明の効果】
【００１３】
本発明によれば、ＩＲドロップの制約を満たしつつチップレイアウトを小型化できる半導体装置の設計方法、半導体装置の設計プログラム、半導体装置の設計装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】設計対象である半導体装置１００の構成例を模式的に示す平面図である。
【図２】図１のＩＩ−ＩＩ線における半導体装置１００の断面構成を模式的に示す断面図である。
【図３】実施の形態１にかかる半導体装置の設計方法の手順を示すフローチャートである。
【図４】電源用パッドの数とＩＲドロップとの関係を模式的に示すグラフである。
【図５】ステップＳ１０５における信号用パッド及び電源用パッドの配置を示す上面図である。
【図６Ａ】Ｓｐ＝Ｓｃの場合のチップレイアウト例を模式的に示す上面図である。
【図６Ｂ】Ｓｐ＞Ｓｃの場合のチップレイアウト例を模式的に示す上面図である。
【図６Ｃ】Ｓｐ＜Ｓｃの場合のチップレイアウト例を模式的に示す上面図である。
【図７】実施の形態２にかかる半導体装置の設計方法の手順を示すフローチャートである。
【図８】実施の形態３にかかる半導体装置の設計方法の手順を示すフローチャートである。
【図９】実施の形態４にかかる半導体装置の設計装置４００の構成を模式的に示すブロック図である。
【図１０】実施の形態５にかかる半導体装置の設計装置５００の構成を模式的に示すブロック図である。
【図１１】実施の形態６にかかる半導体装置の設計装置６００の構成を模式的に示すブロック図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。
【００１６】
実施の形態１
本発明の実施の形態１にかかる半導体装置の設計方法について説明する。まず、実施の形態１にかかる半導体装置の設計方法を理解するための前提として、設計対象である半導体装置１００の構成例について説明する。図１は、設計対象である半導体装置１００の構成例を模式的に示す平面図である。半導体装置１００は半導体チップ１０、パッケージ２０及びボンディングワイヤ３０を有し、ボード４０上に実装される。
【００１７】
半導体チップ１０は、半導体基板１１上に、チップコア１２が形成される。チップコア１２周辺の半導体基板１１上には、パッド１３が配置される。パッケージ２０は、ボード４０上に配置される。パッケージ２０では、パッケージ基板２１上にリード２２が設けられる。パッド１３とリード２２とは、それぞれボンディングワイヤ３０で接続される。
【００１８】
図２は、図１のＩＩ−ＩＩ線における半導体装置１００の断面構成を模式的に示す断面図である。図２に示すように、パッケージ２０のリード２２は、パッケージ基板２１を貫通するビア２３を介して、パッケージ基板２１の下面のボール（バンプ）２４と接続される。ボール２４は、ボード４０の基板４１上に形成された電極４２と接続される。
【００１９】
続いて、実施の形態１にかかる半導体装置の設計方法について具体的に説明する。図３は、実施の形態１にかかる半導体装置の設計方法の手順を示すフローチャートである。実施の形態１にかかる半導体装置の設計方法は、半導体装置１００の半導体チップ１０の設計手順にかかるものである。
【００２０】
まず、例えば論理合成などのツールを用い、ネットリストＮＬからチップコアに搭載するセル数を見積もる。ここで搭載されるセルは、内部コア回路を構成する。そして、見積もったセル数から、チップコアの消費電力を見積もる。そして、消費電力に対応したチップコアのデカップリング容量Ｃｄを決定する（図３のステップＳ１０１）。なお、デカップリング容量Ｃｄとは、ノイズ対策などを目的として半導体装置に搭載される容量である。
【００２１】
また、ネットリストＮＬから見積もったセル以外に搭載される、例えば予備のセルの数などを見積もる。この予備セルは、例えば、いわゆる設計変更指示（ＥＣＯ：Engineering Change Order）などにより回路デザインを修正する場合に用いられる。そして、チップコアにおけるセル使用率を与える。なお、デカップリング容量は、チップコアのうちで、セルが配置されない領域に配置される。これにより、内部コア回路を構成するセル、予備セル及びデカップリング容量による占有面積が決まるので、チップコアの初期サイズＳｃｓが求まる（図３のステップＳ１０２）。
【００２２】
次いで、例えばＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）などのツールを用い、ネットリストＮＬから電源電圧ＶＤＤ及びグランド電圧ＧＮＤが供給されるパッド（以下、電源用パッドと称する）の数ＮｐとＩＲドロップＶＩＲとの関係を算出する（図３のステップＳ１０３）。図４は、電源用パッドの数ＮｐとＩＲドロップＶＩＲとの関係を模式的に示すグラフである。図４に示すように、電源用パッドの数Ｎｐの増加とともに、ＩＲドロップＶＩＲの値は低下してゆく。なお、ＩＲドロップのドロップ量は、チップの場所ごと、具体的にはインスタンスごとに値が異なってくるため、ここでいうＩＲドロップＶＩＲとは、各ＩＲドロップ、すなわちインスタンスごとのＩＲドロップの最大値を意味する。
【００２３】
そして、ＩＲドロップＶＩＲがＩＲドロップの制約値ＩＲｔｈを下回るように、電源用パッドの初期搭載数Ｎｐｓを決定する（図３のステップＳ１０４）。
【００２４】
次いで、パッケージが搭載されるボード上の配置情報から、半導体チップ上に信号用パッド及び電源用パッドを配置する（図３のステップＳ１０５）。図５は、ステップＳ１０５における信号用パッド及び電源用パッドの配置を示す上面図である。半導体チップ５０の中央部にはチップコア５１が配置される。よって、チップコア５１の周辺に信号用パッドＰＳＩＧを配置する。図５では、信号用パッドを太線で表示している。この際、例えば、ボードの信号の入出力に関与する電極パッドの位置の近傍に、対応する信号用パッドＰＳＩＧを配置する。
【００２５】
同様に、電源用パッドＰＳＵＰを配置する。この際、例えば、ボードの電源電圧ＶＤＤ及びグランド電圧ＧＮＤを供給する電極パッドの位置の近傍で、かつ、信号用パッドに干渉しない位置に、電源用パッドＰＳＵＰを配置する。信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰは、例えば等間隔で配置することが可能である。
【００２６】
なお、ステップＳ１０５では、まず信号用パッドＰＳＩＧを配置し、次いで電源用パッドＰＳＵＰを配置したが、これは一例にすぎない。よって、例えば、信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰを同時に配置することも可能である。
【００２７】
次いで、パッケージ及びボードのプリデザインを行う（図３のステップＳ１０６）。具体的には、まず、信号用パッドＰＳＩＧの位置に対応するリード、リードと対応するボールとを結ぶ配線、ボール及び電極の位置を決定する。この際、配線は、例えばパッケージ基板中に多層配線として形成される。なお、図２においては、ビア２３が配線に相当する。
【００２８】
その後、電源用パッドＰＳＵＰの位置に対応するリード、リードと対応するボールとを結ぶ配線、ボール及び電極の位置を決定する。そして、配線の妥当性検証を行う（図３のステップＳ１０７）。配線の妥当性検証では、信号用パッドＰＳＩＧ又は他の電源用パッドＰＳＵＰと干渉して、配線が配置できない電源用パッドＰＳＵＰを検出する。具体的には、信号用パッドの位置に対応する配線又は他の電源用パッドＰＳＵＰの配線の経路と重複してしまうため、配線が配置できない電源用パッドＰＳＵＰを検出する。以下、配線が配置できない電源用パッドを、干渉電源用パッドと称する。
【００２９】
配線の妥当性検証がＮＧ、すなわち干渉電源用パッドが存在する場合には、干渉電源用パッドのＩＲドロップに対する影響を見積もる（図３のステップＳ１０８）。一般に、電源用パッドを介して流れる電流が多いほど、その経路のＩＲドロップは大きくなる。よって、例えば、干渉電源用パッドに流れる電流を見積もり、電流値が所定の基準値以下であれば、その干渉電源用パッドを除去する（図３のステップＳ１０９）。また、電流値が所定の基準値よりも大きければ、対象となる干渉電源用パッドを、電源用パッドを配置できる領域、すなわち信号用パッドＰＳＩＧと干渉しない領域に移動させる（図３のステップＳ１１０）。ステップＳ１０９及びＳ１１０の後は、ステップＳ１０６に戻る。つまり、このループ処理は、配線が配置できない電源用パッドＰＳＵＰ（干渉電源用パッド）がなくなるまで繰り返される。
【００３０】
配線の妥当性検証がＯＫ、すなわち干渉電源用パッドが存在しない場合には、パッド配置から決まるチップサイズＳＰとチップコアから決まるチップサイズＳｃとを比較する（図３のステップＳ１１１）。
【００３１】
ここで、パッド配置から決まるチップサイズＳＰとチップコアから決まるチップサイズＳｃについて説明する。図６Ａは、Ｓｐ＝Ｓｃの場合のチップレイアウト例を模式的に示す上面図である。図６Ａに示すように、チップコア５１の周囲の四辺に、例えば等間隔で、信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰが配置されている。信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰは、チップの四辺に一列で配置される。図６Ａでは、パッドの配置ルールに則り、チップコア５１の周囲に信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰが可能な限りの数配置されている。以下では、任意の数の信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰを四辺に並べることにより作られる四角形の大きさを、パッド配置から決まるチップサイズＳＰとする。よって、パッド配置から決まるチップサイズＳＰは、信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰの個数によって、大きさが変動する。また、チップコア５１の周囲の四辺に、可能な限りの数の信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰを並べることにより作られる四角形の大きさを、チップコアから決まるチップサイズＳｃとする。Ｓｐ＝Ｓｃの場合には、パッド配置から決まるチップサイズＳＰとチップコアから決まるチップサイズＳｃとが一致する。
【００３２】
図６Ｂは、Ｓｐ＞Ｓｃの場合のチップレイアウト例を模式的に示す上面図である。図６Ｂに示すように、この例では、信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰの数が多いため、図６Ｂに示すように、信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰとチップコア５１との間に空き領域５２が生じてしまう。その結果、パッド配置から決まるチップサイズＳＰは、チップコアから決まるチップサイズＳｃよりも大きくなる。
【００３３】
図６Ｃは、Ｓｐ＜Ｓｃの場合のチップレイアウト例を模式的に示す上面図である。図６Ｃに示すように、この例では、信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰの数が少ないため、図６Ｃに示すように、信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰがチップコア５１側に近付いてしまい、パッド配置から決まるチップサイズＳＰが小さくなる。その結果、Ｓｐ＜Ｓｃとなってしまう。従って、Ｓｐ＜Ｓｃの場合には、これ以上電源用パッドＰＳＵＰを削減しても、チップ全体のサイズを小さくすることができない。
【００３４】
なお、本方法においては、パッド配置から決まるチップサイズＳＰは、信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰの個数から算出される。上述の図６Ａ〜６Ｃは、パッド配置から決まるチップサイズＳＰとチップコアから決まるチップサイズＳｃとの関係の理解を容易にするために用いたものであり、実際に図６Ａ〜６Ｃのように信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰが配置されるわけではない。
【００３５】
図３に戻り、本方法について引き続き説明する。Ｓｐ≧Ｓｃの場合には、削除したとしてもＩＲドロップの変化が小さい電源用パッドＰＳＵＰを検索し、現在のチップのＩＲドロップからその電源用パッドのＩＲドロップ値を減じた値ＩＲが、ＩＲドロップの制約値ＩＲｔｈを満たすかを確認する（図３のステップＳ１１２）。ＩＲｔｈは、静的タイミング解析（ＳＴＡ：static timing analysis：）で付加するＩＲドロップによる遅延劣化値より計算する。一方、Ｓｐ＜Ｓｃの場合には、削除可能な電源用パッドＰＳＵＰは存在しないので、そのまま設計処理を終了する。
【００３６】
ＩＲ≦ＩＲｔｈである場合には、その電源用パッドＰＳＵＰを削除する（図３のステップＳ１１３）。この作業を繰り返し、ＩＲドロップが制約値を満たす範囲内で、可能な限りの電源用パッドＰＳＵＰを削除し、設計処理を終了する。これにより、パッド配置から決まるチップサイズＳＰを可能な限り縮小することが可能となる。一方、ＩＲ＞ＩＲｔｈである場合には、削除可能な電源用パッドＰＳＵＰは存在しないので、そのまま設計処理を終了する。
【００３７】
以上、図３に示すように、本方法によれば、ＩＲドロップの制約を満たす範囲内で、電源用パッドの数を可能な限り削減することが可能である。よって、パッド配置から決まるチップサイズＳＰを最小化することができる。従って、チップ全体としてＩＲドロップの制約を満たしつつ、すなわちデジタル回路の動作を保障しつつ、チップサイズを最小化することが可能となる。
【００３８】
実施の形態２
次に、本発明の実施の形態２にかかる半導体装置の設計方法について説明する。本実施の形態にかかる半導体装置の設計方法は、実施の形態１にかかる半導体装置の設計方法に、ターゲットインピーダンス確認手順を追加したものである。図７は、実施の形態１にかかる半導体装置の設計方法の手順を示すフローチャートである。図７に示すように、本実施の形態にかかる半導体装置の設計方法は、実施の形態１にかかる半導体装置の設計方法のステップＳ１１１をステップＳ２１２に置換し、ステップＳ２１１、Ｓ２１３及びＳ２１４を追加した処理手順により構成される。なお、ステップＳ２０１〜Ｓ２１０は、それぞれ図３のステップＳ１０１〜Ｓ１１０と同様であるので、説明を省略する。よって、以下では、ステップＳ２１１〜ステップＳ２１４についてのみ説明する。
【００３９】
本方法では、ステップＳ２０７での配線の妥当性検証がＯＫ、すなわち干渉電源用パッドが存在しない場合には、ボード上に、パッケージを介して電源用パッドそれぞれと接続される容量Ｃｂを配置する（図７のステップＳ２１１）。容量Ｃｂの容量値は、任意の値とすることができる。
【００４０】
次いで、パッド配置から決まるチップサイズＳＰとチップコアから決まるチップサイズＳｃとを比較する。また、ステップＳ２１１で配置された容量Ｃｂを含む、チップ、パッケージ及びボードの電源用パッドに接続する経路のインピーダンスＺを計算する。これにより、電源用パッドに接続する経路の抵抗成分の周波数特性を知ることができる。そして、算出したインピーダンスＺを、半導体装置のターゲットインピーダンスと比較し、インピーダンスＺがターゲットインピーダスを満たすかを判定する（図７のステップＳ２１２）。
【００４１】
ステップＳ２１２での判定がＯＫ、すなわち、Ｓｐ≧ＳｃかつインピーダンスＺがターゲットインピーダスを満たす場合には、削除したとしてもＩＲドロップの変化が小さい電源用パッドＰＳＵＰを検索し、現在のチップのＩＲドロップからその電源用パッドのＩＲドロップ値を減じた値ＩＲが、ＩＲドロップの制約値ＩＲｔｈを満たすかを確認する（図７のステップＳ２１３）。ＩＲｔｈの算出方法は、図３のステップＳ１１２と同様であるので、説明を省略する。一方、ステップＳ２１２での判定がＮＧ、すなわち、Ｓｐ＜Ｓｃ又はインピーダンスＺがターゲットインピーダスを満たさない場合には、削除可能な電源用パッドＰＳＵＰは存在しないので、そのまま設計処理を終了する。
【００４２】
ステップＳ２１３でＩＲ≦ＩＲｔｈである場合には、図３のステップＳ２１４と同様に、その電源用パッドＰＳＵＰを削除する（図７のステップＳ２１４）。この作業を繰り返し、ＩＲドロップが制約値を満たす範囲内で、可能な限りの電源用パッドＰＳＵＰを削除し、設計処理を終了する。これにより、パッド配置から決まるチップサイズＳＰを可能な限り縮小することが可能となる。一方、ＩＲ＞ＩＲｔｈである場合には、削除可能な電源用パッドＰＳＵＰは存在しないので、そのまま設計処理を終了する。
【００４３】
本実施の形態にかかる半導体装置の設計方法によれば、設計作業の過程において、ＩＲドロップのみならず、設計する半導体装置のインピーダンスを評価することができる。これにより、設計した半導体装置で、特定の周波数で共振現象が生じることを未然に回避することができる。よって、より合理的な半導体装置の設計方法を提供することができる。
【００４４】
実施の形態３
次に、本発明の実施の形態３にかかる半導体装置の設計方法について説明する。本実施の形態にかかる半導体装置の設計方法は、実施の形態１にかかる半導体装置の設計方法に、実施の形態２とは異なるターゲットインピーダンス確認手順を追加したものである。図８は、実施の形態３にかかる半導体装置の設計方法の手順を示すフローチャートである。図８に示すように、本実施の形態にかかる半導体装置の設計方法は、実施の形態１にかかる半導体装置の設計方法にステップＳ３１４〜Ｓ３１７を追加した処理手順により構成される。なお、ステップＳ２０１〜Ｓ２１３は、それぞれ図３のステップＳ１０１〜Ｓ１１３と同様であるので、説明を省略する。よって、以下では、ステップＳ３１４〜Ｓ３１７についてのみ説明する。
【００４５】
本方法では、ステップＳ３１３の後、図７のステップＳ２１１と同様に、ボード上に、パッケージを介して電源用パッドそれぞれと接続される容量Ｃｂを配置する（図８のステップＳ３１４）。容量Ｃｂの容量値は、任意の値とすることができる。
【００４６】
そして、ステップＳ３１４で配置された容量Ｃｂを含む、チップ、パッケージ及びボードの電源用パッドに接続する経路のインピーダンスＺを計算する。これにより、電源用パッドに接続する経路の抵抗成分の周波数特性を知ることができる。そして、算出したインピーダンスＺを、半導体装置のターゲットインピーダンスと比較し、インピーダンスＺがターゲットインピーダスを満たすかを判定する（図８のステップＳ３１５）。
【００４７】
ステップＳ３１５での判定がＯＫ、すなわちインピーダンスＺがターゲットインピーダスを満たす場合には、そのまま設計処理を終了する。
【００４８】
ステップＳ３１５での判定がＮＧ、すなわちインピーダンスＺがターゲットインピーダスを満たさない場合には、デカップリング容量Ｃｄを増加させる（図８のステップＳ３１６）。なお、デカップリング容量値（Ｃｄ）は、予め決定された値だけ増加させてもよいし、外部から増加量を指令することも可能である。
【００４９】
デカップリング容量Ｃｄが増加したので、半導体チップに搭載されるデカップリング容量は増加する。従って、チップコアの初期サイズＳｃｓは大きくなる。よって、チップコアの初期サイズＳｃｓを再計算し、値を更新する（図８のステップＳ３１７）。その後、ステップＳ１０５に戻り、パッド配置から再度処理を実行する。これにより、本方法では、インピーダンスＺがターゲットインピーダスを満たすように、デカップリング容量Ｃｄが調整された半導体装置を設計することが可能となる。
【００５０】
本実施の形態にかかる半導体装置の設計方法によれば、設計作業の過程において、ＩＲドロップのみならず、設計する半導体装置のインピーダンスを評価することができる。これにより、設計した半導体装置で、特定の周波数で共振現象が生じることを未然に回避することができる。よって、より合理的な半導体装置の設計方法を提供することができる。
【００５１】
実施の形態４
次に、本発明の実施の形態４にかかる半導体装置の設計装置４００について説明する。本実施の形態にかかる半導体装置の設計装置は、本発明の実施の形態１にかかる半導体装置の設計方法を実行する装置である。図９は、実施の形態４にかかる半導体装置の設計装置４００の構成を模式的に示すブロック図である。半導体装置の設計装置４００は、デカップリング容量（Ｃｄ）決定部４０１、初期チップサイズ（Ｓｃ）決定部４０２、演算部４０３、パッド搭載数（Ｎｐｓ）決定部４０４、パッド配置部４０５、プリデザイン部４０６、配線検証部４０７、第２のＩＲ検証部４０８、第２のパッド削除部４０９、パッド移動部４１０、チップサイズ比較部４１１、第１のＩＲ検証部４１２及び第１のパッド削除部４１３を有する。
【００５２】
デカップリング容量（Ｃｄ）決定部４０１は、ネットリストＮＬから、チップコアに搭載するセル数を見積もり、見積もったセル数からチップコアの消費電力を見積もる。そして、消費電力に対応したチップコアのデカップリング容量Ｃｄを決定する。
【００５３】
初期チップサイズ（Ｓｃ）決定部４０２は、ネットリストＮＬから見積もったセル以外に搭載される、例えば予備のセルの数などを見積もる。そして、チップコアにおけるセル使用率を与える。なお、デカップリング容量は、チップコアのうちで、セルが配置されない領域に配置される。これにより、チップコアの初期サイズＳｃｓを決定する。
【００５４】
演算部４０３は、ネットリストＮＬを用いて、電源電圧ＶＤＤ及びグランド電圧ＧＮＤが供給されるパッド（以下、電源用パッドと称する）の数とＩＲドロップとの関係を算出する。電源用パッドの数とＩＲドロップとの関係は、図４と同様である。
【００５５】
パッド搭載数（Ｎｐｓ）決定部４０４は、ＩＲドロップＶＩＲが制約値ＩＲｔｈを下回るように、電源用パッドの初期搭載数Ｎｐｓを決定する。
【００５６】
パッド配置部４０５は、パッケージが搭載されるボード上の配置情報から、チップ上に信号用パッド及び電源用パッドを配置する。信号用パッド及び電源用パッドの配置の概要は、図５に示す通りである。パッド配置部４０５は、チップコア５１の周辺に信号用パッドＰＳＩＧを配置する。この際、例えば、ボードの信号の入出力に関与する電極パッドの位置の近傍に、対応する信号用パッドを配置する。同様に、電源用パッドＰＳＵＰを配置する。この際、例えば、ボードの電源電圧ＶＤＤ及びグランド電圧ＧＮＤを供給する電極パッドの位置の近傍で、かつ、信号用パッドに干渉しない位置に、電源用パッドを配置する。信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰは、例えば等間隔で配置することが可能である。なお、まず信号用パッドＰＳＩＧを配置し、次いで電源用パッドＰＳＵＰを配置したが、これは一例にすぎない。よって、例えば、信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰを同時に配置することも可能である。
【００５７】
プリデザイン部４０６は、パッケージ及びボードのプリデザインを行う。具体的には、まず、配置した信号用パッドの位置に対応するリード、リードと対応するボールとを結ぶ配線、ボール及び電極の位置を決定する。この際、配線は、例えばパッケージ基板中に多層配線として形成される。なお、図２においては、ビア２３が配線に相当する。その後、配置した電源用パッドの位置に対応するリード、配線、ボール及び電極の位置を決定する。
【００５８】
配線検証部４０７は、電源用パッドＰＳＵＰの位置に対応するリード、リードと対応するボールとを結ぶ配線、ボール及び電極の位置を決定する。そして、配線の妥当性検証を行う。配線の妥当性検証では、信号用パッドＰＳＩＧ又は他の電源用パッドＰＳＵＰと干渉して、配線が配置できない電源用パッドＰＳＵＰを検出する。具体的には、信号用パッドの位置に対応する配線又は他の電源用パッドＰＳＵＰの配線の経路と重複してしまうため、配線が配置できない電源用パッドＰＳＵＰを検出する。以下、配線が配置できない電源用パッドを、干渉電源用パッドと称する。
【００５９】
第２のＩＲ検証部４０８は、配線検証部４０７での配線の妥当性検証がＮＧ、すなわち干渉電源用パッドが存在する場合には、干渉電源用パッドのＩＲドロップに対する影響を見積もる。第２のＩＲ検証部４０８は、例えば、干渉電源用パッドに流れる電流を見積もり、電流値が所定の基準値以下であるかを判定する。
【００６０】
見積もった電流値が所定の基準値以下であれば、第２のパッド削除部４０９は、その干渉電源用パッドを除去する。また、電流値が所定の基準値よりも大きければ、パッド移動部４１０は、対象となる干渉電源用パッドを、電源用パッドを配置できる領域、すなわち信号用パッドＰＳＩＧと干渉しない領域に移動させる。その後、処理結果はプリデザイン部４０６へ返される。
【００６１】
一方、配線の妥当性検証がＯＫ、すなわち干渉電源用パッドが存在しない場合には、チップサイズ比較部４１１は、パッド配置から決まるチップサイズＳＰとチップコアから決まるチップサイズＳｃとを比較する。
【００６２】
Ｓｐ≧Ｓｃの場合には、第１のＩＲ検証部４１２は、削除したとしてもＩＲドロップの変化が小さい電源用パッドＰＳＵＰを検索し、現在のチップのＩＲドロップからその電源用パッドのＩＲドロップ値を減じた値ＩＲが、ＩＲドロップの制約値ＩＲｔｈを満たすかを確認する。ＩＲｔｈは、静的タイミング解析（ＳＴＡ：static timing analysis：）で付加するＩＲドロップによる遅延劣化値より計算する。
【００６３】
ＩＲ≦ＩＲｔｈである場合には、第１のパッド削除部４１３は、その電源用パッドＰＳＵＰを削除する。この作業を繰り返し、ＩＲドロップが制約値を満たす範囲内で、可能な限りの電源用パッドＰＳＵＰを削除し、設計処理を終了し、チップレイアウトＣＬを出力する。これにより、パッド配置から決まるチップサイズＳＰを可能な限り縮小することが可能となる。一方、ＩＲ＞ＩＲｔｈである場合には、削除可能な電源用パッドＰＳＵＰは存在しないので、そのまま設計処理を終了し、チップレイアウトＣＬを出力する。
【００６４】
また、Ｓｐ＜Ｓｃの場合には、削除可能な電源用パッドＰＳＵＰは存在しないので、チップサイズ比較部４１１はそのまま設計処理を終了し、チップレイアウトＣＬを出力する。
【００６５】
上述のように、半導体装置の設計装置４００は、実施の形態１にかかる半導体装置の設計方法を、具体的なハードウェア資源を用いて実現することが可能である。これにより、半導体装置の設計装置４００は、チップ全体としてＩＲドロップの制約を満たしつつ、チップサイズを最小化することができる半導体装置を設計することができる。
【００６６】
実施の形態５
次に、本発明の実施の形態５にかかる半導体装置の設計装置５００について説明する。本実施の形態にかかる半導体装置の設計装置は、本発明の実施の形態２にかかる半導体装置の設計方法を実行する装置である。図１０は、実施の形態５にかかる半導体装置の設計装置５００の構成を模式的に示すブロック図である。半導体装置の設計装置５００は、実施の形態４にかかる半導体装置の設計装置４００のチップサイズ比較部４１１をチップサイズ比較部５０２に置換し、かつ容量配置部５０１を追加した構成を有する。
【００６７】
容量配置部５０１は、ボード上に、パッケージを介して電源用パッドそれぞれと接続される容量Ｃｂを配置する。容量Ｃｂの容量値は、任意の値とすることができる。
【００６８】
チップサイズ比較部５０２は、パッド配置から決まるチップサイズＳＰとチップコアから決まるチップサイズＳｃとを比較する。また、容量配置部５０１が配置した容量Ｃｂを含む、チップ、パッケージ及びボードの電源用パッドに接続する経路のインピーダンスＺを計算する。これにより、電源用パッドに接続する経路の抵抗成分の周波数特性を知ることができる。そして、算出したインピーダンスＺを、半導体装置のターゲットインピーダンスと比較し、インピーダンスＺがターゲットインピーダスを満たすかを判定する。
【００６９】
インピーダンスの判定がＯＫ、すなわち、Ｓｐ≧ＳｃかつインピーダンスＺがターゲットインピーダスを満たす場合には、第１のＩＲ検証部４１２が、削除したとしてもＩＲドロップの変化が小さい電源用パッドＰＳＵＰを検索し、現在のチップのＩＲドロップからその電源用パッドのＩＲドロップ値を減じた値ＩＲが、ＩＲドロップの制約値ＩＲｔｈを満たすかを確認する。ＩＲｔｈの算出方法は、実施の形態４と同様であるので、説明を省略する。一方、インピーダンスの判定がＮＧ、すなわち、Ｓｐ＜Ｓｃ又はインピーダンスＺがターゲットインピーダスを満たさない場合には、削除可能な電源用パッドＰＳＵＰは存在しないので、チップサイズ比較部５０２はそのまま設計処理を終了し、チップレイアウトＣＬを出力する。
【００７０】
なお、半導体装置の設計装置５００のその他の構成は、半導体装置の設計装置４００と同様であるので、説明を省略する。
【００７１】
本実施の形態にかかる半導体装置の設計装置５００によれば、設計作業の過程において、ＩＲドロップのみならず、設計する半導体装置のインピーダンスを評価することができる。これにより、設計した半導体装置で、特定の周波数で共振現象が生じることを未然に回避することができる。よって、実施の形態２における場合と同様に、より合理的な半導体装置の設計装置を提供することができる。
【００７２】
実施の形態６
次に、本発明の実施の形態６にかかる半導体装置の設計装置６００について説明する。本実施の形態にかかる半導体装置の設計装置は、本発明の実施の形態３にかかる半導体装置の設計方法を実行する装置である。図１１は、実施の形態６にかかる半導体装置の設計装置６００の構成を模式的に示すブロック図である。半導体装置の設計装置６００は、実施の形態４にかかる半導体装置の設計装置４００に、容量配置部６０１、インピーダンス（Ｚ）確認部６０２、デカップリング容量（Ｃｄ）調整部６０３及び初期チップサイズ（Ｓｃｓ）更新部６０４を有する。
【００７３】
容量配置部６０１は、ボード上に、パッケージを介して電源用パッドそれぞれと接続される容量Ｃｂを配置する。容量Ｃｂの容量値は、任意の値とすることができる。
【００７４】
インピーダンス（Ｚ）確認部６０２は、配置された容量Ｃｂを含む、チップ、パッケージ及びボードの電源用パッドに接続する経路のインピーダンスＺを計算する。これにより、電源用パッドに接続する経路の抵抗成分の周波数特性を知ることができる。そして、インピーダンス（Ｚ）確認部６０２は、算出したインピーダンスＺを、半導体装置のターゲットインピーダンスと比較する。インピーダンスＺがターゲットインピーダンスを満たせば、インピーダンス（Ｚ）確認部６０２は、処理を終了し、チップレイアウトＣＬを出力する。
【００７５】
インピーダンスＺがターゲットインピーダンスを満たさない場合には、デカップリング容量（Ｃｄ）調整部６０３は、デカップリング容量値（Ｃｄ）を増加させる。なお、デカップリング容量値（Ｃｄ）は、予め決定された値だけ増加させてもよいし、外部から増加量を指令することも可能である。一方、インピーダンスＺがターゲットインピーダンスを満たす場合には、デカップリング容量（Ｃｄ）調整部６０３はそのまま処理を終了し、チップレイアウトＣＬを出力する。
【００７６】
デカップリング容量Ｃｄが増加すると、半導体チップに搭載されるデカップリング容量は増加する。従って、チップコアの初期サイズＳｃｓは大きくなる。よって、初期チップサイズ（Ｓｃｓ）更新部６０４は、チップコアの初期サイズＳｃｓを再計算し、値を更新する。その後、初期チップサイズ（Ｓｃｓ）更新部６０４は、更新したチップコアの初期サイズＳｃｓを、パッド配置部４０５へ返す。
【００７７】
なお、半導体装置の設計装置６００のその他の構成は、半導体装置の設計装置４００と同様であるので、説明を省略する。
【００７８】
これにより、本構成では、インピーダンスＺがターゲットインピーダスを満たすように、デカップリング容量Ｃｄを調整できる半導体装置の設計装置を実現することが可能となる。よって、本実施の形態にかかる半導体装置の設計装置６００によれば、設計作業の過程において、ＩＲドロップのみならず、設計する半導体装置のインピーダンスを評価することができる。これにより、設計した半導体装置で、特定の周波数で共振現象が生じることを未然に回避することができる。よって、実施の形態２における場合と同様に、より合理的な半導体装置の設計装置を提供することができる。
【００７９】
その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述の実施の形態４〜６では、本発明をハードウェアの構成として説明したが、本発明は、これに限定されるものではない。本発明は、図３、図７及び図８に示す半導体装置の設計方法にかかる処理を、ＣＰＵ（Central Processing Unit）にコンピュータプログラムを実行させることにより実現することも可能である。また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体（ｎｏｎ−ｔｒａｎｓｉｔｏｒｙ ｃｏｍｐｕｔｅｒ ｒｅａｄａｂｌｅ ｍｅｄｉｕｍ）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（ｔａｎｇｉｂｌｅ ｓｔｏｒａｇｅ ｍｅｄｉｕｍ）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）、フラッシュＲＯＭ、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（ｔｒａｎｓｉｔｏｒｙ ｃｏｍｐｕｔｅｒ ｒｅａｄａｂｌｅ ｍｅｄｉｕｍ）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。
【００８０】
図３のステップＳ１０８、図７のステップＳ２０８及び図８のステップＳ３０８では、干渉電源用パッドに流れる電流を見積もり、電流値が所定の基準値以下であるかにより、干渉電源用パッドのＩＲドロップに対する影響を見積もったが、これは一例に過ぎない。例えば、干渉電源用パッドのうちの任意の１つを削除し、ＩＲドロップが制約値を満たすか否かを再計算してもよい。これによれば、ＩＲドロップの制約値内で、干渉電源用パッドを順次削除することができる。これは、図９〜１１に示す第２のパッド削除部４０９でも同様である。
【００８１】
図７のステップＳ２１１、図８のステップＳ３１４、図１０の容量配置部５０１、図１１の容量配置部６０１では、容量Ｃｂを配置したが、容量Ｃｂは必ずしも配置する必要はない。
【符号の説明】
【００８２】
１０、５０ 半導体チップ
１１ 半導体基板
１２、５１ チップコア
１３ パッド
２０ パッケージ
２１ パッケージ基板
２２ リード
２３ ビア
２４ ボール
３０ ボンディングワイヤ
４０ ボード
４１ 基板
４２ 電極
ＰＳＩＧ 信号用パッド
ＰＳＵＰ 電源用パッド
５２ 空き領域
１００ 半導体装置
４００、５００、６００ 半導体装置の設計装置
４０１ デカップリング容量（Ｃｄ）決定部
４０２ 初期チップサイズ（Ｓｃ）決定部
４０３ 演算部
４０４ パッド搭載数決定部
４０５ パッド配置部
４０６ プリデザイン部
４０７ 配線検証部
４０８ 第２のＩＲ検証部
４０９ 第１のパッド削除部
４１０ パッド移動部
４１１、５０２ チップサイズ比較部
４１２ 第１のＩＲ検証部
４１３ 第２パッド削除部
４０１ 容量配置部
４０２ インピーダンス確認部
５０１、６０１容量配置部
６０２ インピーダンス（Ｚ）確認部
６０３ デカップリング容量（Ｃｄ）調整部
６０４ 初期チップサイズ（Ｓｃｓ）更新部
Ｃｂ 容量
Ｃｄ デカップリング容量
ＣＬ チップレイアウト
ＩＲｔｈ 制約値
ＮＬ ネットリスト
Ｎｐ 電源用パッドの数
Ｎｐｓ 電源用パッドの初期搭載数
Ｓｃ チップコアから決まるチップサイズ
Ｓｃｓ チップコアの初期サイズ
ＳＰ パッド配置から決まるチップサイズ
【技術分野】
【０００１】
本発明は半導体装置の設計方法、半導体装置の設計プログラム、半導体装置の設計装置に関する。
【背景技術】
【０００２】
近年の半導体プロセス技術の進歩に伴い、小さなサイズの半導体チップ上には、多数の回路が搭載されるようになってきている。また、ＤＤＲ（Double-Data-Rate）や、ＨＤＭＩ（High Definition Multimedia Interface）等のインターフェース規格の浸透により、ピンの数が急速に増加してきている。
【０００３】
しかしながら、電子機器の小型化やコスト削減要求も益々厳しくなっている。そのため、半導体装置については、上述のような高機能化だけでなく、チップサイズやパッケージサイズの更なる小型化が求められている。
【０００４】
そこで、半導体装置の設計段階では、チップサイズやパッケージサイズの小型化を意識した設計を行う必要がある。そのためには、チップコアのサイズや、チップに設けられるパッドの数及び位置を適切に決定する必要がある。なお、ここでいうチップコアとは、半導体チップのうち、半導体チップに搭載される回路を構成するセルやデカップリング容量などが配置される部分のことをいう。また、パッドとは、半導体チップ上に搭載され、例えばボンディングワイヤなどにより、半導体チップが搭載されるパッケージと接続される電極パッドのことをいう。パッドは、通常、半導体チップ上のチップコア周辺に配置される。以下、チップコア及びパッドは、上述と同様のことを意味するものとする。
【０００５】
例えば、特許文献１では、パッドの数及び位置を決定する方法が開示されている。この方法では、まず、パッドに流れる電流を求める。そして、パッドに流れる電流が許容電流量を満たすように、各パッドの数及び位置を決定することができる。
【０００６】
また、特許文献２では、ノイズリスクを基にパッドの追加、削除及び位置変更を行う方法が開示されている。この方法では、同時動作によるノイズを対象としている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−７１２６７号公報
【特許文献２】特開２００９−１４０２２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、発明者らは、上述の方法には以下で説明する問題点が有ることを見出した。特許文献１に記載の方法では、パッドに流れる電流により、各パッドの数及び位置を決定する。しかし、半導体装置を正しく動作させるためには、チップコアのＩＲドロップを考慮してパッドの数及び位置を決定しなければならない。不適切なＩＲドロップが発生する回路設計を行ってしまうと、そもそも内部論理が正常に動作しない恐れが有るためである。また、ＩＲドロップの観点から見て不要な数及び位置のパッドが残存してしまい、チップサイズの小型化を実現するには不十分である。
【０００９】
また、特許文献２に記載の方法についても、ＩＲドロップは考慮されていない。そのため、内部論理の正常動作やチップサイズの小型化について、特許文献１に記載の方法と同様の欠点を有している。
【課題を解決するための手段】
【００１０】
本発明の一態様である半導体装置の設計方法は、複数の電源用パッド及び信号用パッドを、半導体チップ上のチップコアの周囲に配置し、前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズと、前記チップコアの大きさから決まるチップサイズと、を比較し、前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きければ、ＩＲドロップが制約値を満たす限り、配置した前記複数の電源用パッドのうちの１又は２以上の電源用パッドを削除するものである。この半導体装置の設計方法によれば、ＩＲドロップを確認しつつ、電源用パッドの数を最小化することが可能となる。これにより、ＩＲドロップの制約充足とチップサイズの小型化を実現することができる。
【００１１】
本発明の一態様である半導体装置の設計プログラムは、複数の電源用パッド及び信号用パッドを、半導体チップ上のチップコアの周囲に配置する処理と、前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズと、前記チップコアの大きさから決まるチップサイズと、を比較する処理と、前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きければ、ＩＲドロップが制約値を満たす限り、配置した前記複数の電源用パッドのうちの１又は２以上の電源用パッドを削除する処理と、をコンピュータに実行させるものである。この半導体装置の設計プログラムによれば、ＩＲドロップを確認しつつ、電源用パッドの数を最小化することが可能となる。これにより、ＩＲドロップの制約充足とチップサイズの小型化を実現することができる。
【００１２】
本発明の一態様である半導体装置の設計装置は、複数の電源用パッド及び信号用パッドを、半導体チップ上のチップコアの周囲に配置し、パッド配置部と、前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズと、前記チップコアの大きさから決まるチップサイズと、を比較するチップサイズ比較部と、前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きければ、ＩＲドロップが制約値を満たす限り、配置した前記複数の電源用パッドのうちの１又は２以上の電源用パッドを削除する、第１のパッド削除部と、を備えるものである。この半導体装置の設計装置によれば、ＩＲドロップを確認しつつ、電源用パッドの数を最小化することが可能となる。これにより、ＩＲドロップの制約充足とチップサイズの小型化を実現することができる。
【発明の効果】
【００１３】
本発明によれば、ＩＲドロップの制約を満たしつつチップレイアウトを小型化できる半導体装置の設計方法、半導体装置の設計プログラム、半導体装置の設計装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】設計対象である半導体装置１００の構成例を模式的に示す平面図である。
【図２】図１のＩＩ−ＩＩ線における半導体装置１００の断面構成を模式的に示す断面図である。
【図３】実施の形態１にかかる半導体装置の設計方法の手順を示すフローチャートである。
【図４】電源用パッドの数とＩＲドロップとの関係を模式的に示すグラフである。
【図５】ステップＳ１０５における信号用パッド及び電源用パッドの配置を示す上面図である。
【図６Ａ】Ｓｐ＝Ｓｃの場合のチップレイアウト例を模式的に示す上面図である。
【図６Ｂ】Ｓｐ＞Ｓｃの場合のチップレイアウト例を模式的に示す上面図である。
【図６Ｃ】Ｓｐ＜Ｓｃの場合のチップレイアウト例を模式的に示す上面図である。
【図７】実施の形態２にかかる半導体装置の設計方法の手順を示すフローチャートである。
【図８】実施の形態３にかかる半導体装置の設計方法の手順を示すフローチャートである。
【図９】実施の形態４にかかる半導体装置の設計装置４００の構成を模式的に示すブロック図である。
【図１０】実施の形態５にかかる半導体装置の設計装置５００の構成を模式的に示すブロック図である。
【図１１】実施の形態６にかかる半導体装置の設計装置６００の構成を模式的に示すブロック図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。
【００１６】
実施の形態１
本発明の実施の形態１にかかる半導体装置の設計方法について説明する。まず、実施の形態１にかかる半導体装置の設計方法を理解するための前提として、設計対象である半導体装置１００の構成例について説明する。図１は、設計対象である半導体装置１００の構成例を模式的に示す平面図である。半導体装置１００は半導体チップ１０、パッケージ２０及びボンディングワイヤ３０を有し、ボード４０上に実装される。
【００１７】
半導体チップ１０は、半導体基板１１上に、チップコア１２が形成される。チップコア１２周辺の半導体基板１１上には、パッド１３が配置される。パッケージ２０は、ボード４０上に配置される。パッケージ２０では、パッケージ基板２１上にリード２２が設けられる。パッド１３とリード２２とは、それぞれボンディングワイヤ３０で接続される。
【００１８】
図２は、図１のＩＩ−ＩＩ線における半導体装置１００の断面構成を模式的に示す断面図である。図２に示すように、パッケージ２０のリード２２は、パッケージ基板２１を貫通するビア２３を介して、パッケージ基板２１の下面のボール（バンプ）２４と接続される。ボール２４は、ボード４０の基板４１上に形成された電極４２と接続される。
【００１９】
続いて、実施の形態１にかかる半導体装置の設計方法について具体的に説明する。図３は、実施の形態１にかかる半導体装置の設計方法の手順を示すフローチャートである。実施の形態１にかかる半導体装置の設計方法は、半導体装置１００の半導体チップ１０の設計手順にかかるものである。
【００２０】
まず、例えば論理合成などのツールを用い、ネットリストＮＬからチップコアに搭載するセル数を見積もる。ここで搭載されるセルは、内部コア回路を構成する。そして、見積もったセル数から、チップコアの消費電力を見積もる。そして、消費電力に対応したチップコアのデカップリング容量Ｃｄを決定する（図３のステップＳ１０１）。なお、デカップリング容量Ｃｄとは、ノイズ対策などを目的として半導体装置に搭載される容量である。
【００２１】
また、ネットリストＮＬから見積もったセル以外に搭載される、例えば予備のセルの数などを見積もる。この予備セルは、例えば、いわゆる設計変更指示（ＥＣＯ：Engineering Change Order）などにより回路デザインを修正する場合に用いられる。そして、チップコアにおけるセル使用率を与える。なお、デカップリング容量は、チップコアのうちで、セルが配置されない領域に配置される。これにより、内部コア回路を構成するセル、予備セル及びデカップリング容量による占有面積が決まるので、チップコアの初期サイズＳｃｓが求まる（図３のステップＳ１０２）。
【００２２】
次いで、例えばＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）などのツールを用い、ネットリストＮＬから電源電圧ＶＤＤ及びグランド電圧ＧＮＤが供給されるパッド（以下、電源用パッドと称する）の数ＮｐとＩＲドロップＶＩＲとの関係を算出する（図３のステップＳ１０３）。図４は、電源用パッドの数ＮｐとＩＲドロップＶＩＲとの関係を模式的に示すグラフである。図４に示すように、電源用パッドの数Ｎｐの増加とともに、ＩＲドロップＶＩＲの値は低下してゆく。なお、ＩＲドロップのドロップ量は、チップの場所ごと、具体的にはインスタンスごとに値が異なってくるため、ここでいうＩＲドロップＶＩＲとは、各ＩＲドロップ、すなわちインスタンスごとのＩＲドロップの最大値を意味する。
【００２３】
そして、ＩＲドロップＶＩＲがＩＲドロップの制約値ＩＲｔｈを下回るように、電源用パッドの初期搭載数Ｎｐｓを決定する（図３のステップＳ１０４）。
【００２４】
次いで、パッケージが搭載されるボード上の配置情報から、半導体チップ上に信号用パッド及び電源用パッドを配置する（図３のステップＳ１０５）。図５は、ステップＳ１０５における信号用パッド及び電源用パッドの配置を示す上面図である。半導体チップ５０の中央部にはチップコア５１が配置される。よって、チップコア５１の周辺に信号用パッドＰＳＩＧを配置する。図５では、信号用パッドを太線で表示している。この際、例えば、ボードの信号の入出力に関与する電極パッドの位置の近傍に、対応する信号用パッドＰＳＩＧを配置する。
【００２５】
同様に、電源用パッドＰＳＵＰを配置する。この際、例えば、ボードの電源電圧ＶＤＤ及びグランド電圧ＧＮＤを供給する電極パッドの位置の近傍で、かつ、信号用パッドに干渉しない位置に、電源用パッドＰＳＵＰを配置する。信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰは、例えば等間隔で配置することが可能である。
【００２６】
なお、ステップＳ１０５では、まず信号用パッドＰＳＩＧを配置し、次いで電源用パッドＰＳＵＰを配置したが、これは一例にすぎない。よって、例えば、信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰを同時に配置することも可能である。
【００２７】
次いで、パッケージ及びボードのプリデザインを行う（図３のステップＳ１０６）。具体的には、まず、信号用パッドＰＳＩＧの位置に対応するリード、リードと対応するボールとを結ぶ配線、ボール及び電極の位置を決定する。この際、配線は、例えばパッケージ基板中に多層配線として形成される。なお、図２においては、ビア２３が配線に相当する。
【００２８】
その後、電源用パッドＰＳＵＰの位置に対応するリード、リードと対応するボールとを結ぶ配線、ボール及び電極の位置を決定する。そして、配線の妥当性検証を行う（図３のステップＳ１０７）。配線の妥当性検証では、信号用パッドＰＳＩＧ又は他の電源用パッドＰＳＵＰと干渉して、配線が配置できない電源用パッドＰＳＵＰを検出する。具体的には、信号用パッドの位置に対応する配線又は他の電源用パッドＰＳＵＰの配線の経路と重複してしまうため、配線が配置できない電源用パッドＰＳＵＰを検出する。以下、配線が配置できない電源用パッドを、干渉電源用パッドと称する。
【００２９】
配線の妥当性検証がＮＧ、すなわち干渉電源用パッドが存在する場合には、干渉電源用パッドのＩＲドロップに対する影響を見積もる（図３のステップＳ１０８）。一般に、電源用パッドを介して流れる電流が多いほど、その経路のＩＲドロップは大きくなる。よって、例えば、干渉電源用パッドに流れる電流を見積もり、電流値が所定の基準値以下であれば、その干渉電源用パッドを除去する（図３のステップＳ１０９）。また、電流値が所定の基準値よりも大きければ、対象となる干渉電源用パッドを、電源用パッドを配置できる領域、すなわち信号用パッドＰＳＩＧと干渉しない領域に移動させる（図３のステップＳ１１０）。ステップＳ１０９及びＳ１１０の後は、ステップＳ１０６に戻る。つまり、このループ処理は、配線が配置できない電源用パッドＰＳＵＰ（干渉電源用パッド）がなくなるまで繰り返される。
【００３０】
配線の妥当性検証がＯＫ、すなわち干渉電源用パッドが存在しない場合には、パッド配置から決まるチップサイズＳＰとチップコアから決まるチップサイズＳｃとを比較する（図３のステップＳ１１１）。
【００３１】
ここで、パッド配置から決まるチップサイズＳＰとチップコアから決まるチップサイズＳｃについて説明する。図６Ａは、Ｓｐ＝Ｓｃの場合のチップレイアウト例を模式的に示す上面図である。図６Ａに示すように、チップコア５１の周囲の四辺に、例えば等間隔で、信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰが配置されている。信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰは、チップの四辺に一列で配置される。図６Ａでは、パッドの配置ルールに則り、チップコア５１の周囲に信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰが可能な限りの数配置されている。以下では、任意の数の信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰを四辺に並べることにより作られる四角形の大きさを、パッド配置から決まるチップサイズＳＰとする。よって、パッド配置から決まるチップサイズＳＰは、信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰの個数によって、大きさが変動する。また、チップコア５１の周囲の四辺に、可能な限りの数の信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰを並べることにより作られる四角形の大きさを、チップコアから決まるチップサイズＳｃとする。Ｓｐ＝Ｓｃの場合には、パッド配置から決まるチップサイズＳＰとチップコアから決まるチップサイズＳｃとが一致する。
【００３２】
図６Ｂは、Ｓｐ＞Ｓｃの場合のチップレイアウト例を模式的に示す上面図である。図６Ｂに示すように、この例では、信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰの数が多いため、図６Ｂに示すように、信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰとチップコア５１との間に空き領域５２が生じてしまう。その結果、パッド配置から決まるチップサイズＳＰは、チップコアから決まるチップサイズＳｃよりも大きくなる。
【００３３】
図６Ｃは、Ｓｐ＜Ｓｃの場合のチップレイアウト例を模式的に示す上面図である。図６Ｃに示すように、この例では、信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰの数が少ないため、図６Ｃに示すように、信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰがチップコア５１側に近付いてしまい、パッド配置から決まるチップサイズＳＰが小さくなる。その結果、Ｓｐ＜Ｓｃとなってしまう。従って、Ｓｐ＜Ｓｃの場合には、これ以上電源用パッドＰＳＵＰを削減しても、チップ全体のサイズを小さくすることができない。
【００３４】
なお、本方法においては、パッド配置から決まるチップサイズＳＰは、信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰの個数から算出される。上述の図６Ａ〜６Ｃは、パッド配置から決まるチップサイズＳＰとチップコアから決まるチップサイズＳｃとの関係の理解を容易にするために用いたものであり、実際に図６Ａ〜６Ｃのように信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰが配置されるわけではない。
【００３５】
図３に戻り、本方法について引き続き説明する。Ｓｐ≧Ｓｃの場合には、削除したとしてもＩＲドロップの変化が小さい電源用パッドＰＳＵＰを検索し、現在のチップのＩＲドロップからその電源用パッドのＩＲドロップ値を減じた値ＩＲが、ＩＲドロップの制約値ＩＲｔｈを満たすかを確認する（図３のステップＳ１１２）。ＩＲｔｈは、静的タイミング解析（ＳＴＡ：static timing analysis：）で付加するＩＲドロップによる遅延劣化値より計算する。一方、Ｓｐ＜Ｓｃの場合には、削除可能な電源用パッドＰＳＵＰは存在しないので、そのまま設計処理を終了する。
【００３６】
ＩＲ≦ＩＲｔｈである場合には、その電源用パッドＰＳＵＰを削除する（図３のステップＳ１１３）。この作業を繰り返し、ＩＲドロップが制約値を満たす範囲内で、可能な限りの電源用パッドＰＳＵＰを削除し、設計処理を終了する。これにより、パッド配置から決まるチップサイズＳＰを可能な限り縮小することが可能となる。一方、ＩＲ＞ＩＲｔｈである場合には、削除可能な電源用パッドＰＳＵＰは存在しないので、そのまま設計処理を終了する。
【００３７】
以上、図３に示すように、本方法によれば、ＩＲドロップの制約を満たす範囲内で、電源用パッドの数を可能な限り削減することが可能である。よって、パッド配置から決まるチップサイズＳＰを最小化することができる。従って、チップ全体としてＩＲドロップの制約を満たしつつ、すなわちデジタル回路の動作を保障しつつ、チップサイズを最小化することが可能となる。
【００３８】
実施の形態２
次に、本発明の実施の形態２にかかる半導体装置の設計方法について説明する。本実施の形態にかかる半導体装置の設計方法は、実施の形態１にかかる半導体装置の設計方法に、ターゲットインピーダンス確認手順を追加したものである。図７は、実施の形態１にかかる半導体装置の設計方法の手順を示すフローチャートである。図７に示すように、本実施の形態にかかる半導体装置の設計方法は、実施の形態１にかかる半導体装置の設計方法のステップＳ１１１をステップＳ２１２に置換し、ステップＳ２１１、Ｓ２１３及びＳ２１４を追加した処理手順により構成される。なお、ステップＳ２０１〜Ｓ２１０は、それぞれ図３のステップＳ１０１〜Ｓ１１０と同様であるので、説明を省略する。よって、以下では、ステップＳ２１１〜ステップＳ２１４についてのみ説明する。
【００３９】
本方法では、ステップＳ２０７での配線の妥当性検証がＯＫ、すなわち干渉電源用パッドが存在しない場合には、ボード上に、パッケージを介して電源用パッドそれぞれと接続される容量Ｃｂを配置する（図７のステップＳ２１１）。容量Ｃｂの容量値は、任意の値とすることができる。
【００４０】
次いで、パッド配置から決まるチップサイズＳＰとチップコアから決まるチップサイズＳｃとを比較する。また、ステップＳ２１１で配置された容量Ｃｂを含む、チップ、パッケージ及びボードの電源用パッドに接続する経路のインピーダンスＺを計算する。これにより、電源用パッドに接続する経路の抵抗成分の周波数特性を知ることができる。そして、算出したインピーダンスＺを、半導体装置のターゲットインピーダンスと比較し、インピーダンスＺがターゲットインピーダスを満たすかを判定する（図７のステップＳ２１２）。
【００４１】
ステップＳ２１２での判定がＯＫ、すなわち、Ｓｐ≧ＳｃかつインピーダンスＺがターゲットインピーダスを満たす場合には、削除したとしてもＩＲドロップの変化が小さい電源用パッドＰＳＵＰを検索し、現在のチップのＩＲドロップからその電源用パッドのＩＲドロップ値を減じた値ＩＲが、ＩＲドロップの制約値ＩＲｔｈを満たすかを確認する（図７のステップＳ２１３）。ＩＲｔｈの算出方法は、図３のステップＳ１１２と同様であるので、説明を省略する。一方、ステップＳ２１２での判定がＮＧ、すなわち、Ｓｐ＜Ｓｃ又はインピーダンスＺがターゲットインピーダスを満たさない場合には、削除可能な電源用パッドＰＳＵＰは存在しないので、そのまま設計処理を終了する。
【００４２】
ステップＳ２１３でＩＲ≦ＩＲｔｈである場合には、図３のステップＳ２１４と同様に、その電源用パッドＰＳＵＰを削除する（図７のステップＳ２１４）。この作業を繰り返し、ＩＲドロップが制約値を満たす範囲内で、可能な限りの電源用パッドＰＳＵＰを削除し、設計処理を終了する。これにより、パッド配置から決まるチップサイズＳＰを可能な限り縮小することが可能となる。一方、ＩＲ＞ＩＲｔｈである場合には、削除可能な電源用パッドＰＳＵＰは存在しないので、そのまま設計処理を終了する。
【００４３】
本実施の形態にかかる半導体装置の設計方法によれば、設計作業の過程において、ＩＲドロップのみならず、設計する半導体装置のインピーダンスを評価することができる。これにより、設計した半導体装置で、特定の周波数で共振現象が生じることを未然に回避することができる。よって、より合理的な半導体装置の設計方法を提供することができる。
【００４４】
実施の形態３
次に、本発明の実施の形態３にかかる半導体装置の設計方法について説明する。本実施の形態にかかる半導体装置の設計方法は、実施の形態１にかかる半導体装置の設計方法に、実施の形態２とは異なるターゲットインピーダンス確認手順を追加したものである。図８は、実施の形態３にかかる半導体装置の設計方法の手順を示すフローチャートである。図８に示すように、本実施の形態にかかる半導体装置の設計方法は、実施の形態１にかかる半導体装置の設計方法にステップＳ３１４〜Ｓ３１７を追加した処理手順により構成される。なお、ステップＳ２０１〜Ｓ２１３は、それぞれ図３のステップＳ１０１〜Ｓ１１３と同様であるので、説明を省略する。よって、以下では、ステップＳ３１４〜Ｓ３１７についてのみ説明する。
【００４５】
本方法では、ステップＳ３１３の後、図７のステップＳ２１１と同様に、ボード上に、パッケージを介して電源用パッドそれぞれと接続される容量Ｃｂを配置する（図８のステップＳ３１４）。容量Ｃｂの容量値は、任意の値とすることができる。
【００４６】
そして、ステップＳ３１４で配置された容量Ｃｂを含む、チップ、パッケージ及びボードの電源用パッドに接続する経路のインピーダンスＺを計算する。これにより、電源用パッドに接続する経路の抵抗成分の周波数特性を知ることができる。そして、算出したインピーダンスＺを、半導体装置のターゲットインピーダンスと比較し、インピーダンスＺがターゲットインピーダスを満たすかを判定する（図８のステップＳ３１５）。
【００４７】
ステップＳ３１５での判定がＯＫ、すなわちインピーダンスＺがターゲットインピーダスを満たす場合には、そのまま設計処理を終了する。
【００４８】
ステップＳ３１５での判定がＮＧ、すなわちインピーダンスＺがターゲットインピーダスを満たさない場合には、デカップリング容量Ｃｄを増加させる（図８のステップＳ３１６）。なお、デカップリング容量値（Ｃｄ）は、予め決定された値だけ増加させてもよいし、外部から増加量を指令することも可能である。
【００４９】
デカップリング容量Ｃｄが増加したので、半導体チップに搭載されるデカップリング容量は増加する。従って、チップコアの初期サイズＳｃｓは大きくなる。よって、チップコアの初期サイズＳｃｓを再計算し、値を更新する（図８のステップＳ３１７）。その後、ステップＳ１０５に戻り、パッド配置から再度処理を実行する。これにより、本方法では、インピーダンスＺがターゲットインピーダスを満たすように、デカップリング容量Ｃｄが調整された半導体装置を設計することが可能となる。
【００５０】
本実施の形態にかかる半導体装置の設計方法によれば、設計作業の過程において、ＩＲドロップのみならず、設計する半導体装置のインピーダンスを評価することができる。これにより、設計した半導体装置で、特定の周波数で共振現象が生じることを未然に回避することができる。よって、より合理的な半導体装置の設計方法を提供することができる。
【００５１】
実施の形態４
次に、本発明の実施の形態４にかかる半導体装置の設計装置４００について説明する。本実施の形態にかかる半導体装置の設計装置は、本発明の実施の形態１にかかる半導体装置の設計方法を実行する装置である。図９は、実施の形態４にかかる半導体装置の設計装置４００の構成を模式的に示すブロック図である。半導体装置の設計装置４００は、デカップリング容量（Ｃｄ）決定部４０１、初期チップサイズ（Ｓｃ）決定部４０２、演算部４０３、パッド搭載数（Ｎｐｓ）決定部４０４、パッド配置部４０５、プリデザイン部４０６、配線検証部４０７、第２のＩＲ検証部４０８、第２のパッド削除部４０９、パッド移動部４１０、チップサイズ比較部４１１、第１のＩＲ検証部４１２及び第１のパッド削除部４１３を有する。
【００５２】
デカップリング容量（Ｃｄ）決定部４０１は、ネットリストＮＬから、チップコアに搭載するセル数を見積もり、見積もったセル数からチップコアの消費電力を見積もる。そして、消費電力に対応したチップコアのデカップリング容量Ｃｄを決定する。
【００５３】
初期チップサイズ（Ｓｃ）決定部４０２は、ネットリストＮＬから見積もったセル以外に搭載される、例えば予備のセルの数などを見積もる。そして、チップコアにおけるセル使用率を与える。なお、デカップリング容量は、チップコアのうちで、セルが配置されない領域に配置される。これにより、チップコアの初期サイズＳｃｓを決定する。
【００５４】
演算部４０３は、ネットリストＮＬを用いて、電源電圧ＶＤＤ及びグランド電圧ＧＮＤが供給されるパッド（以下、電源用パッドと称する）の数とＩＲドロップとの関係を算出する。電源用パッドの数とＩＲドロップとの関係は、図４と同様である。
【００５５】
パッド搭載数（Ｎｐｓ）決定部４０４は、ＩＲドロップＶＩＲが制約値ＩＲｔｈを下回るように、電源用パッドの初期搭載数Ｎｐｓを決定する。
【００５６】
パッド配置部４０５は、パッケージが搭載されるボード上の配置情報から、チップ上に信号用パッド及び電源用パッドを配置する。信号用パッド及び電源用パッドの配置の概要は、図５に示す通りである。パッド配置部４０５は、チップコア５１の周辺に信号用パッドＰＳＩＧを配置する。この際、例えば、ボードの信号の入出力に関与する電極パッドの位置の近傍に、対応する信号用パッドを配置する。同様に、電源用パッドＰＳＵＰを配置する。この際、例えば、ボードの電源電圧ＶＤＤ及びグランド電圧ＧＮＤを供給する電極パッドの位置の近傍で、かつ、信号用パッドに干渉しない位置に、電源用パッドを配置する。信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰは、例えば等間隔で配置することが可能である。なお、まず信号用パッドＰＳＩＧを配置し、次いで電源用パッドＰＳＵＰを配置したが、これは一例にすぎない。よって、例えば、信号用パッドＰＳＩＧ及び電源用パッドＰＳＵＰを同時に配置することも可能である。
【００５７】
プリデザイン部４０６は、パッケージ及びボードのプリデザインを行う。具体的には、まず、配置した信号用パッドの位置に対応するリード、リードと対応するボールとを結ぶ配線、ボール及び電極の位置を決定する。この際、配線は、例えばパッケージ基板中に多層配線として形成される。なお、図２においては、ビア２３が配線に相当する。その後、配置した電源用パッドの位置に対応するリード、配線、ボール及び電極の位置を決定する。
【００５８】
配線検証部４０７は、電源用パッドＰＳＵＰの位置に対応するリード、リードと対応するボールとを結ぶ配線、ボール及び電極の位置を決定する。そして、配線の妥当性検証を行う。配線の妥当性検証では、信号用パッドＰＳＩＧ又は他の電源用パッドＰＳＵＰと干渉して、配線が配置できない電源用パッドＰＳＵＰを検出する。具体的には、信号用パッドの位置に対応する配線又は他の電源用パッドＰＳＵＰの配線の経路と重複してしまうため、配線が配置できない電源用パッドＰＳＵＰを検出する。以下、配線が配置できない電源用パッドを、干渉電源用パッドと称する。
【００５９】
第２のＩＲ検証部４０８は、配線検証部４０７での配線の妥当性検証がＮＧ、すなわち干渉電源用パッドが存在する場合には、干渉電源用パッドのＩＲドロップに対する影響を見積もる。第２のＩＲ検証部４０８は、例えば、干渉電源用パッドに流れる電流を見積もり、電流値が所定の基準値以下であるかを判定する。
【００６０】
見積もった電流値が所定の基準値以下であれば、第２のパッド削除部４０９は、その干渉電源用パッドを除去する。また、電流値が所定の基準値よりも大きければ、パッド移動部４１０は、対象となる干渉電源用パッドを、電源用パッドを配置できる領域、すなわち信号用パッドＰＳＩＧと干渉しない領域に移動させる。その後、処理結果はプリデザイン部４０６へ返される。
【００６１】
一方、配線の妥当性検証がＯＫ、すなわち干渉電源用パッドが存在しない場合には、チップサイズ比較部４１１は、パッド配置から決まるチップサイズＳＰとチップコアから決まるチップサイズＳｃとを比較する。
【００６２】
Ｓｐ≧Ｓｃの場合には、第１のＩＲ検証部４１２は、削除したとしてもＩＲドロップの変化が小さい電源用パッドＰＳＵＰを検索し、現在のチップのＩＲドロップからその電源用パッドのＩＲドロップ値を減じた値ＩＲが、ＩＲドロップの制約値ＩＲｔｈを満たすかを確認する。ＩＲｔｈは、静的タイミング解析（ＳＴＡ：static timing analysis：）で付加するＩＲドロップによる遅延劣化値より計算する。
【００６３】
ＩＲ≦ＩＲｔｈである場合には、第１のパッド削除部４１３は、その電源用パッドＰＳＵＰを削除する。この作業を繰り返し、ＩＲドロップが制約値を満たす範囲内で、可能な限りの電源用パッドＰＳＵＰを削除し、設計処理を終了し、チップレイアウトＣＬを出力する。これにより、パッド配置から決まるチップサイズＳＰを可能な限り縮小することが可能となる。一方、ＩＲ＞ＩＲｔｈである場合には、削除可能な電源用パッドＰＳＵＰは存在しないので、そのまま設計処理を終了し、チップレイアウトＣＬを出力する。
【００６４】
また、Ｓｐ＜Ｓｃの場合には、削除可能な電源用パッドＰＳＵＰは存在しないので、チップサイズ比較部４１１はそのまま設計処理を終了し、チップレイアウトＣＬを出力する。
【００６５】
上述のように、半導体装置の設計装置４００は、実施の形態１にかかる半導体装置の設計方法を、具体的なハードウェア資源を用いて実現することが可能である。これにより、半導体装置の設計装置４００は、チップ全体としてＩＲドロップの制約を満たしつつ、チップサイズを最小化することができる半導体装置を設計することができる。
【００６６】
実施の形態５
次に、本発明の実施の形態５にかかる半導体装置の設計装置５００について説明する。本実施の形態にかかる半導体装置の設計装置は、本発明の実施の形態２にかかる半導体装置の設計方法を実行する装置である。図１０は、実施の形態５にかかる半導体装置の設計装置５００の構成を模式的に示すブロック図である。半導体装置の設計装置５００は、実施の形態４にかかる半導体装置の設計装置４００のチップサイズ比較部４１１をチップサイズ比較部５０２に置換し、かつ容量配置部５０１を追加した構成を有する。
【００６７】
容量配置部５０１は、ボード上に、パッケージを介して電源用パッドそれぞれと接続される容量Ｃｂを配置する。容量Ｃｂの容量値は、任意の値とすることができる。
【００６８】
チップサイズ比較部５０２は、パッド配置から決まるチップサイズＳＰとチップコアから決まるチップサイズＳｃとを比較する。また、容量配置部５０１が配置した容量Ｃｂを含む、チップ、パッケージ及びボードの電源用パッドに接続する経路のインピーダンスＺを計算する。これにより、電源用パッドに接続する経路の抵抗成分の周波数特性を知ることができる。そして、算出したインピーダンスＺを、半導体装置のターゲットインピーダンスと比較し、インピーダンスＺがターゲットインピーダスを満たすかを判定する。
【００６９】
インピーダンスの判定がＯＫ、すなわち、Ｓｐ≧ＳｃかつインピーダンスＺがターゲットインピーダスを満たす場合には、第１のＩＲ検証部４１２が、削除したとしてもＩＲドロップの変化が小さい電源用パッドＰＳＵＰを検索し、現在のチップのＩＲドロップからその電源用パッドのＩＲドロップ値を減じた値ＩＲが、ＩＲドロップの制約値ＩＲｔｈを満たすかを確認する。ＩＲｔｈの算出方法は、実施の形態４と同様であるので、説明を省略する。一方、インピーダンスの判定がＮＧ、すなわち、Ｓｐ＜Ｓｃ又はインピーダンスＺがターゲットインピーダスを満たさない場合には、削除可能な電源用パッドＰＳＵＰは存在しないので、チップサイズ比較部５０２はそのまま設計処理を終了し、チップレイアウトＣＬを出力する。
【００７０】
なお、半導体装置の設計装置５００のその他の構成は、半導体装置の設計装置４００と同様であるので、説明を省略する。
【００７１】
本実施の形態にかかる半導体装置の設計装置５００によれば、設計作業の過程において、ＩＲドロップのみならず、設計する半導体装置のインピーダンスを評価することができる。これにより、設計した半導体装置で、特定の周波数で共振現象が生じることを未然に回避することができる。よって、実施の形態２における場合と同様に、より合理的な半導体装置の設計装置を提供することができる。
【００７２】
実施の形態６
次に、本発明の実施の形態６にかかる半導体装置の設計装置６００について説明する。本実施の形態にかかる半導体装置の設計装置は、本発明の実施の形態３にかかる半導体装置の設計方法を実行する装置である。図１１は、実施の形態６にかかる半導体装置の設計装置６００の構成を模式的に示すブロック図である。半導体装置の設計装置６００は、実施の形態４にかかる半導体装置の設計装置４００に、容量配置部６０１、インピーダンス（Ｚ）確認部６０２、デカップリング容量（Ｃｄ）調整部６０３及び初期チップサイズ（Ｓｃｓ）更新部６０４を有する。
【００７３】
容量配置部６０１は、ボード上に、パッケージを介して電源用パッドそれぞれと接続される容量Ｃｂを配置する。容量Ｃｂの容量値は、任意の値とすることができる。
【００７４】
インピーダンス（Ｚ）確認部６０２は、配置された容量Ｃｂを含む、チップ、パッケージ及びボードの電源用パッドに接続する経路のインピーダンスＺを計算する。これにより、電源用パッドに接続する経路の抵抗成分の周波数特性を知ることができる。そして、インピーダンス（Ｚ）確認部６０２は、算出したインピーダンスＺを、半導体装置のターゲットインピーダンスと比較する。インピーダンスＺがターゲットインピーダンスを満たせば、インピーダンス（Ｚ）確認部６０２は、処理を終了し、チップレイアウトＣＬを出力する。
【００７５】
インピーダンスＺがターゲットインピーダンスを満たさない場合には、デカップリング容量（Ｃｄ）調整部６０３は、デカップリング容量値（Ｃｄ）を増加させる。なお、デカップリング容量値（Ｃｄ）は、予め決定された値だけ増加させてもよいし、外部から増加量を指令することも可能である。一方、インピーダンスＺがターゲットインピーダンスを満たす場合には、デカップリング容量（Ｃｄ）調整部６０３はそのまま処理を終了し、チップレイアウトＣＬを出力する。
【００７６】
デカップリング容量Ｃｄが増加すると、半導体チップに搭載されるデカップリング容量は増加する。従って、チップコアの初期サイズＳｃｓは大きくなる。よって、初期チップサイズ（Ｓｃｓ）更新部６０４は、チップコアの初期サイズＳｃｓを再計算し、値を更新する。その後、初期チップサイズ（Ｓｃｓ）更新部６０４は、更新したチップコアの初期サイズＳｃｓを、パッド配置部４０５へ返す。
【００７７】
なお、半導体装置の設計装置６００のその他の構成は、半導体装置の設計装置４００と同様であるので、説明を省略する。
【００７８】
これにより、本構成では、インピーダンスＺがターゲットインピーダスを満たすように、デカップリング容量Ｃｄを調整できる半導体装置の設計装置を実現することが可能となる。よって、本実施の形態にかかる半導体装置の設計装置６００によれば、設計作業の過程において、ＩＲドロップのみならず、設計する半導体装置のインピーダンスを評価することができる。これにより、設計した半導体装置で、特定の周波数で共振現象が生じることを未然に回避することができる。よって、実施の形態２における場合と同様に、より合理的な半導体装置の設計装置を提供することができる。
【００７９】
その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述の実施の形態４〜６では、本発明をハードウェアの構成として説明したが、本発明は、これに限定されるものではない。本発明は、図３、図７及び図８に示す半導体装置の設計方法にかかる処理を、ＣＰＵ（Central Processing Unit）にコンピュータプログラムを実行させることにより実現することも可能である。また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体（ｎｏｎ−ｔｒａｎｓｉｔｏｒｙ ｃｏｍｐｕｔｅｒ ｒｅａｄａｂｌｅ ｍｅｄｉｕｍ）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（ｔａｎｇｉｂｌｅ ｓｔｏｒａｇｅ ｍｅｄｉｕｍ）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）、フラッシュＲＯＭ、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（ｔｒａｎｓｉｔｏｒｙ ｃｏｍｐｕｔｅｒ ｒｅａｄａｂｌｅ ｍｅｄｉｕｍ）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。
【００８０】
図３のステップＳ１０８、図７のステップＳ２０８及び図８のステップＳ３０８では、干渉電源用パッドに流れる電流を見積もり、電流値が所定の基準値以下であるかにより、干渉電源用パッドのＩＲドロップに対する影響を見積もったが、これは一例に過ぎない。例えば、干渉電源用パッドのうちの任意の１つを削除し、ＩＲドロップが制約値を満たすか否かを再計算してもよい。これによれば、ＩＲドロップの制約値内で、干渉電源用パッドを順次削除することができる。これは、図９〜１１に示す第２のパッド削除部４０９でも同様である。
【００８１】
図７のステップＳ２１１、図８のステップＳ３１４、図１０の容量配置部５０１、図１１の容量配置部６０１では、容量Ｃｂを配置したが、容量Ｃｂは必ずしも配置する必要はない。
【符号の説明】
【００８２】
１０、５０ 半導体チップ
１１ 半導体基板
１２、５１ チップコア
１３ パッド
２０ パッケージ
２１ パッケージ基板
２２ リード
２３ ビア
２４ ボール
３０ ボンディングワイヤ
４０ ボード
４１ 基板
４２ 電極
ＰＳＩＧ 信号用パッド
ＰＳＵＰ 電源用パッド
５２ 空き領域
１００ 半導体装置
４００、５００、６００ 半導体装置の設計装置
４０１ デカップリング容量（Ｃｄ）決定部
４０２ 初期チップサイズ（Ｓｃ）決定部
４０３ 演算部
４０４ パッド搭載数決定部
４０５ パッド配置部
４０６ プリデザイン部
４０７ 配線検証部
４０８ 第２のＩＲ検証部
４０９ 第１のパッド削除部
４１０ パッド移動部
４１１、５０２ チップサイズ比較部
４１２ 第１のＩＲ検証部
４１３ 第２パッド削除部
４０１ 容量配置部
４０２ インピーダンス確認部
５０１、６０１容量配置部
６０２ インピーダンス（Ｚ）確認部
６０３ デカップリング容量（Ｃｄ）調整部
６０４ 初期チップサイズ（Ｓｃｓ）更新部
Ｃｂ 容量
Ｃｄ デカップリング容量
ＣＬ チップレイアウト
ＩＲｔｈ 制約値
ＮＬ ネットリスト
Ｎｐ 電源用パッドの数
Ｎｐｓ 電源用パッドの初期搭載数
Ｓｃ チップコアから決まるチップサイズ
Ｓｃｓ チップコアの初期サイズ
ＳＰ パッド配置から決まるチップサイズ
【特許請求の範囲】
【請求項１】
複数の電源用パッド及び信号用パッドを、半導体チップ上のチップコアの周囲に配置し、
前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズと、前記チップコアの大きさから決まるチップサイズと、を比較し、
前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きければ、ＩＲドロップが制約値を満たす限り、配置した前記複数の電源用パッドのうちの１又は２以上の電源用パッドを削除する、
半導体装置の設計方法。
【請求項２】
静的タイミング解析で付加するＩＲドロップによる遅延劣化量から、ＩＲドロップの値を算出することを特徴とする、
請求項１に記載の半導体装置の設計方法。
【請求項３】
流れる電流値が小さい順に、前記電源用パッドを削除することを特徴とする、
請求項１又は２に記載の半導体装置の設計方法。
【請求項４】
前記電源用パッドを削除した場合のＩＲドロップの上昇値を算出し、
前記上昇値が小さい順に、前記電源用パッドを削除することを特徴とする、
請求項１又は２に記載の半導体装置の設計方法。
【請求項５】
内部コア回路を構成するセルの数と、前記内部コア回路を構成するセル以外に前記チップコアに配置されるセルの数と、前記チップコアに搭載されるデカップリング容量値と、から前記チップコアのサイズを求め、
前記チップコアのサイズから、前記チップコアの大きさから決まるチップサイズを決定することを特徴とする、
請求項１乃至４のいずれか一項に記載の半導体装置の設計方法。
【請求項６】
前記電源用パッドの削除後に残存する電源用パッドと、前記信号用パッドと、を前記半導体チップ上のチップコアの周囲に再配置することを特徴とする、
請求項１乃至５のいずれか一項に記載の半導体装置の設計方法。
【請求項７】
再配置した前記電源用パッドの削除後に残存する電源用パッド及び前記信号用パッドの数から決まるチップサイズと、前記チップコアの大きさから決まるチップサイズと、を比較し、
再配置した前記電源用パッドの削除後に残存する前記電源用パッド及び前記信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きければ、ＩＲドロップが制約値を満たす限り、再配置した前記電源用パッドのうちの１又は２以上の電源用パッドを削除することを特徴とする、
請求項６に記載の半導体装置の設計方法。
【請求項８】
配置した前記複数の電源用パッドのうちで削除されるものが無い場合に、前記半導体チップと、当該半導体チップが搭載されるパッケージと、前記パッケージが搭載されるボードと、を含むインピーダンスを算出し、
前記インピーダンスとターゲットインピーダンスとを比較することを特徴とする、
請求項１乃至７のいずれか一項に記載の半導体装置の設計方法。
【請求項９】
再配置した前記電源用パッドのうちで削除されるものが無い場合に、前記半導体チップと、当該半導体チップが搭載されるパッケージと、前記パッケージが搭載されるボードと、を含むインピーダンスを算出し、
前記インピーダンスとターゲットインピーダンスとを比較することを特徴とする、
請求項６又は７に記載の半導体装置の設計方法。
【請求項１０】
前記インピーダンスが前記ターゲットインピーダンスを満たさない場合には、
前記半導体チップに搭載されるデカップリング容量の値を大きくすることを特徴とする、
請求項８又は９に記載の半導体装置の設計方法。
【請求項１１】
前記半導体チップと、当該半導体チップが搭載されるパッケージと、前記パッケージが搭載されるボードと、を含むインピーダンスを算出し、
前記インピーダンスとターゲットインピーダンスとを比較し、
前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きく、かつ、前記インピーダンスが前記ターゲットインピーダンスを満たす場合に、ＩＲドロップが制約値を満たす限り、配置した前記複数の電源用パッドのうちの１又は２以上の電源用パッドを削除することを特徴とする、
請求項１乃至７のいずれか一項に記載の半導体装置の設計方法。
【請求項１２】
前記複数の電源用パッド及び信号用パッドを前記半導体チップ上の前記チップコアの周囲に配置した後に、当該半導体チップが搭載されるパッケージに、前記複数の電源用パッド及び信号用パッドと前記パッケージが搭載されるボードとを接続する配線を配置し、
前記配線の配置ができない前記電源用パッドを検出し、
検出した前記電源用パッドを削除した場合のＩＲドロップが制約値を満たすかを検証し、
前記検出した前記電源用パッドを削除した場合のＩＲドロップが制約値を満たす場合に、前記検出した前記電源用パッドを削除し、
前記検出した前記電源用パッドを削除した場合のＩＲドロップが制約値を満たさない場合に、前記検出した前記電源用パッドを配線の配置が可能な位置に移動させることを特徴とする、
請求項１乃至１１のいずれか一項に記載の半導体装置の設計方法。
【請求項１３】
前記検出した前記電源用パッドの配線は、他の前記電源用パッド及び前記信号用パッドの配線と経路が重複することにより、配置できないことを特徴とする、
請求項１２に記載の半導体装置の設計方法。
【請求項１４】
複数の電源用パッド及び信号用パッドを、半導体チップ上のチップコアの周囲に配置する処理と、
前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズと、前記チップコアの大きさから決まるチップサイズと、を比較する処理と、
前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きければ、ＩＲドロップが制約値を満たす限り、配置した前記複数の電源用パッドのうちの１又は２以上の電源用パッドを削除する処理と、をコンピュータに実行させる、
半導体装置の設計プログラム。
【請求項１５】
静的タイミング解析で付加するＩＲドロップによる遅延劣化量から、ＩＲドロップの値を算出することを特徴とする、
請求項１４に記載の半導体装置の設計プログラム。
【請求項１６】
流れる電流値が小さい順に、前記電源用パッドを削除することを特徴とする、
請求項１４又は１５に記載の半導体装置の設計プログラム。
【請求項１７】
前記電源用パッドを削除した場合のＩＲドロップの上昇値を算出し、
前記上昇値が小さい順に、前記電源用パッドを削除することを特徴とする、
請求項１４又は１５に記載の半導体装置の設計プログラム。
【請求項１８】
内部コア回路を構成するセルの数と、前記内部コア回路を構成するセル以外に前記チップコアに配置されるセルの数と、前記チップコアに搭載されるデカップリング容量値と、から前記チップコアのサイズを求め、
前記チップコアのサイズから、前記チップコアの大きさから決まるチップサイズを決定する処理を、更にコンピュータに実行させることを特徴とする、
請求項１４乃至１７のいずれか一項に記載の半導体装置の設計プログラム。
【請求項１９】
前記電源用パッドの削除後に残存する電源用パッドと、前記信号用パッドと、を前記半導体チップ上のチップコアの周囲に再配置する処理を、更にコンピュータに実行させることを特徴とする、
請求項１４乃至１８のいずれか一項に記載の半導体装置の設計プログラム。
【請求項２０】
再配置した前記電源用パッドの削除後に残存する電源用パッド及び前記信号用パッドの数から決まるチップサイズと、前記チップコアの大きさから決まるチップサイズと、を比較する処理と、
再配置した前記電源用パッドの削除後に残存する前記電源用パッド及び前記信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きければ、ＩＲドロップが制約値を満たす限り、再配置した前記電源用パッドのうちの１又は２以上の電源用パッドを削除する処理と、を更にコンピュータに実行させることを特徴とする、
請求項１９に記載の半導体装置の設計プログラム。
【請求項２１】
配置した前記複数の電源用パッドのうちで削除されるものが無い場合に、前記半導体チップと、当該半導体チップが搭載されるパッケージと、前記パッケージが搭載されるボードと、を含むインピーダンスを算出する処理と、
前記インピーダンスとターゲットインピーダンスとを比較する処理と、を更にコンピュータに実行させることを特徴とする、
請求項１４乃至２０のいずれか一項に記載の半導体装置の設計プログラム。
【請求項２２】
再配置した前記電源用パッドのうちで削除されるものが無い場合に、前記半導体チップと、当該半導体チップが搭載されるパッケージと、前記パッケージが搭載されるボードと、を含むインピーダンスを算出する処理と、
前記インピーダンスとターゲットインピーダンスとを比較する処理と、を更にコンピュータに実行させることを特徴とする、
請求項１９又は２０に記載の半導体装置の設計プログラム。
【請求項２３】
前記インピーダンスが前記ターゲットインピーダンスを満たさない場合には、
前記半導体チップに搭載されるデカップリング容量の値を大きくする処理を更にコンピュータに実行させることを特徴とする、
請求項２１又は２２に記載の半導体装置の設計プログラム。
【請求項２４】
前記半導体チップと、当該半導体チップが搭載されるパッケージと、前記パッケージが搭載されるボードと、を含むインピーダンスを算出し、
前記インピーダンスとターゲットインピーダンスとを比較し、
前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きく、かつ、前記インピーダンスが前記ターゲットインピーダンスを満たす場合に、ＩＲドロップが制約値を満たす限り、配置した前記複数の電源用パッドのうちの１又は２以上の電源用パッドを削除する処理をコンピュータに実行させることを特徴とする、
請求項１４乃至２０のいずれか一項に記載の半導体装置の設計プログラム。
【請求項２５】
前記複数の電源用パッド及び信号用パッドを前記半導体チップ上の前記チップコアの周囲に配置した後に、当該半導体チップが搭載されるパッケージに、前記複数の電源用パッド及び信号用パッドと前記パッケージが搭載されるボードとを接続する配線を配置する処理と、
前記配線の配置ができない前記電源用パッドを検出する処理と、
検出した前記電源用パッドを削除した場合のＩＲドロップが制約値を満たすかを検証する処理と、
前記検出した前記電源用パッドを削除した場合のＩＲドロップが制約値を満たす場合には、前記検出した前記電源用パッドを削除する処理と、
前記検出した前記電源用パッドを削除した場合のＩＲドロップが制約値を満たさない場合には、前記検出した前記電源用パッドを配線の配置が可能な位置に移動させる処理と、を更にコンピュータに実行させることを特徴とする、
ことを特徴とする、
請求項１４乃至２４のいずれか一項に記載の半導体装置の設計プログラム。
【請求項２６】
前記検出した前記電源用パッドの配線は、他の前記電源用パッド及び前記信号用パッドの配線と経路が重複することにより、配置できないことを特徴とする、
請求項２５に記載の半導体装置の設計プログラム。
【請求項２７】
複数の電源用パッド及び信号用パッドを、半導体チップ上のチップコアの周囲に配置し、パッド配置部と、
前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズと、前記チップコアの大きさから決まるチップサイズと、を比較するチップサイズ比較部と、
前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きければ、ＩＲドロップが制約値を満たす限り、配置した前記複数の電源用パッドのうちの１又は２以上の電源用パッドを削除する、第１のパッド削除部と、を備える、
半導体装置の設計装置。
【請求項２８】
静的タイミング解析で付加するＩＲドロップによる遅延劣化量から、ＩＲドロップの値を算出する第１のＩＲ検証部を更に備えることを特徴とする、
請求項２７に記載の半導体装置の設計装置。
【請求項２９】
前記第１のパッド削除部は、流れる電流値が小さい順に、前記電源用パッドを削除することを特徴とする、
請求項２７又は２８に記載の半導体装置の設計装置。
【請求項３０】
前記第１のＩＲ検証部は、前記電源用パッドを削除した場合のＩＲドロップの上昇値を算出し、
前記第１のパッド削除部は、前記上昇値が小さい順に、前記電源用パッドを削除することを特徴とする、
請求項２７又は２８に記載の半導体装置の設計装置。
【請求項３１】
内部コア回路を構成するセルの数と、前記内部コア回路を構成するセル以外に前記チップコアに配置されるセルの数と、前記チップコアに搭載されるデカップリング容量値と、から前記チップコアのサイズを求め、前記チップコアのサイズから、前記チップコアの大きさから決まるチップサイズを決定する初期チップサイズ決定部を更に備えることを特徴とする、
請求項２７乃至３０のいずれか一項に記載の半導体装置の設計装置。
【請求項３２】
前記パッド配置部は、前記電源用パッドの削除後に残存する電源用パッドと、前記信号用パッドと、を前記半導体チップ上のチップコアの周囲に再配置することを特徴とする、
請求項２７乃至３１のいずれか一項に記載の半導体装置の設計装置。
【請求項３３】
前記チップサイズ比較部は、再配置した前記電源用パッドの削除後に残存する電源用パッド及び前記信号用パッドの数から決まるチップサイズと、前記チップコアの大きさから決まるチップサイズと、を比較し、
前記第１のパッド削除部は、再配置した前記電源用パッドの削除後に残存する前記電源用パッド及び前記信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きければ、ＩＲドロップが制約値を満たす限り、再配置した前記電源用パッドのうちの１又は２以上の電源用パッドを削除することを特徴とする、
請求項３２に記載の半導体装置の設計装置。
【請求項３４】
配置した前記複数の電源用パッドのうちで削除されるものが無い場合に、前記半導体チップと、当該半導体チップが搭載されるパッケージと、前記パッケージが搭載されるボードと、を含むインピーダンスを算出し、前記インピーダンスとターゲットインピーダンスとを比較するインピーダンス確認部を更に備えることを特徴とする、
請求項２７乃至３３のいずれか一項に記載の半導体装置の設計装置。
【請求項３５】
再配置した前記電源用パッドのうちで削除されるものが無い場合に、前記半導体チップと、当該半導体チップが搭載されるパッケージと、前記パッケージが搭載されるボードと、を含むインピーダンスを算出し、前記インピーダンスとターゲットインピーダンスとを比較するインピーダンス確認部を更に備えることを特徴とする、
請求項３２又は３３に記載の半導体装置の設計装置。
【請求項３６】
前記半導体チップに搭載されるデカップリング容量を調整するデカップリング容量調整部を更に備え、
前記デカップリング容量調整部は、前記インピーダンスが前記ターゲットインピーダンスを満たさない場合には、前記半導体チップに搭載されるデカップリング容量の値を大きくすることを特徴とする、
請求項３４又は３５に記載の半導体装置の設計装置。
【請求項３７】
前記チップサイズ比較部は、前記半導体チップと、当該半導体チップが搭載されるパッケージと、前記パッケージが搭載されるボードと、を含むインピーダンスを算出し、前記インピーダンスとターゲットインピーダンスとを比較し、
前記第１のパッド削除部は、前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きく、かつ、前記インピーダンスが前記ターゲットインピーダンスを満たす場合に、ＩＲドロップが制約値を満たす限り、配置した前記複数の電源用パッドのうちの１又は２以上の電源用パッドを削除することを特徴とする、
請求項２７乃至３３のいずれか一項に記載の半導体装置の設計装置。
【請求項３８】
前記複数の電源用パッド及び信号用パッドを前記半導体チップ上のチップコアの周囲に配置した後に、当該半導体チップが搭載されるパッケージに、前記複数の電源用パッド及び信号用パッドと前記パッケージが搭載されるボードとを接続する配線を配置するプリデザイン部と、
前記配線の配置ができない前記電源用パッドを検出する配線検証部と、
検出した前記電源用パッドを削除した場合のＩＲドロップが制約値を満たすかを検証する第２のＩＲ検証部と、
前記検出した前記電源用パッドを削除した場合のＩＲドロップが制約値を満たす場合に、前記検出した前記電源用パッドを削除する第２のパッド削除部と、
前記検出した前記電源用パッドを削除した場合のＩＲドロップが制約値を満たさない場合に、前記検出した前記電源用パッドを配線の配置が可能な位置に移動させるパッド移動部と、を更に備えることを特徴とする、
請求項２７乃至３７のいずれか一項に記載の半導体装置の設計装置。
【請求項３９】
前記検出した前記電源用パッドの配線は、他の前記電源用パッド及び前記信号用パッドの配線と経路が重複することにより、配置できないことを特徴とする、
請求項３８に記載の半導体装置の設計装置。
【請求項１】
複数の電源用パッド及び信号用パッドを、半導体チップ上のチップコアの周囲に配置し、
前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズと、前記チップコアの大きさから決まるチップサイズと、を比較し、
前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きければ、ＩＲドロップが制約値を満たす限り、配置した前記複数の電源用パッドのうちの１又は２以上の電源用パッドを削除する、
半導体装置の設計方法。
【請求項２】
静的タイミング解析で付加するＩＲドロップによる遅延劣化量から、ＩＲドロップの値を算出することを特徴とする、
請求項１に記載の半導体装置の設計方法。
【請求項３】
流れる電流値が小さい順に、前記電源用パッドを削除することを特徴とする、
請求項１又は２に記載の半導体装置の設計方法。
【請求項４】
前記電源用パッドを削除した場合のＩＲドロップの上昇値を算出し、
前記上昇値が小さい順に、前記電源用パッドを削除することを特徴とする、
請求項１又は２に記載の半導体装置の設計方法。
【請求項５】
内部コア回路を構成するセルの数と、前記内部コア回路を構成するセル以外に前記チップコアに配置されるセルの数と、前記チップコアに搭載されるデカップリング容量値と、から前記チップコアのサイズを求め、
前記チップコアのサイズから、前記チップコアの大きさから決まるチップサイズを決定することを特徴とする、
請求項１乃至４のいずれか一項に記載の半導体装置の設計方法。
【請求項６】
前記電源用パッドの削除後に残存する電源用パッドと、前記信号用パッドと、を前記半導体チップ上のチップコアの周囲に再配置することを特徴とする、
請求項１乃至５のいずれか一項に記載の半導体装置の設計方法。
【請求項７】
再配置した前記電源用パッドの削除後に残存する電源用パッド及び前記信号用パッドの数から決まるチップサイズと、前記チップコアの大きさから決まるチップサイズと、を比較し、
再配置した前記電源用パッドの削除後に残存する前記電源用パッド及び前記信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きければ、ＩＲドロップが制約値を満たす限り、再配置した前記電源用パッドのうちの１又は２以上の電源用パッドを削除することを特徴とする、
請求項６に記載の半導体装置の設計方法。
【請求項８】
配置した前記複数の電源用パッドのうちで削除されるものが無い場合に、前記半導体チップと、当該半導体チップが搭載されるパッケージと、前記パッケージが搭載されるボードと、を含むインピーダンスを算出し、
前記インピーダンスとターゲットインピーダンスとを比較することを特徴とする、
請求項１乃至７のいずれか一項に記載の半導体装置の設計方法。
【請求項９】
再配置した前記電源用パッドのうちで削除されるものが無い場合に、前記半導体チップと、当該半導体チップが搭載されるパッケージと、前記パッケージが搭載されるボードと、を含むインピーダンスを算出し、
前記インピーダンスとターゲットインピーダンスとを比較することを特徴とする、
請求項６又は７に記載の半導体装置の設計方法。
【請求項１０】
前記インピーダンスが前記ターゲットインピーダンスを満たさない場合には、
前記半導体チップに搭載されるデカップリング容量の値を大きくすることを特徴とする、
請求項８又は９に記載の半導体装置の設計方法。
【請求項１１】
前記半導体チップと、当該半導体チップが搭載されるパッケージと、前記パッケージが搭載されるボードと、を含むインピーダンスを算出し、
前記インピーダンスとターゲットインピーダンスとを比較し、
前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きく、かつ、前記インピーダンスが前記ターゲットインピーダンスを満たす場合に、ＩＲドロップが制約値を満たす限り、配置した前記複数の電源用パッドのうちの１又は２以上の電源用パッドを削除することを特徴とする、
請求項１乃至７のいずれか一項に記載の半導体装置の設計方法。
【請求項１２】
前記複数の電源用パッド及び信号用パッドを前記半導体チップ上の前記チップコアの周囲に配置した後に、当該半導体チップが搭載されるパッケージに、前記複数の電源用パッド及び信号用パッドと前記パッケージが搭載されるボードとを接続する配線を配置し、
前記配線の配置ができない前記電源用パッドを検出し、
検出した前記電源用パッドを削除した場合のＩＲドロップが制約値を満たすかを検証し、
前記検出した前記電源用パッドを削除した場合のＩＲドロップが制約値を満たす場合に、前記検出した前記電源用パッドを削除し、
前記検出した前記電源用パッドを削除した場合のＩＲドロップが制約値を満たさない場合に、前記検出した前記電源用パッドを配線の配置が可能な位置に移動させることを特徴とする、
請求項１乃至１１のいずれか一項に記載の半導体装置の設計方法。
【請求項１３】
前記検出した前記電源用パッドの配線は、他の前記電源用パッド及び前記信号用パッドの配線と経路が重複することにより、配置できないことを特徴とする、
請求項１２に記載の半導体装置の設計方法。
【請求項１４】
複数の電源用パッド及び信号用パッドを、半導体チップ上のチップコアの周囲に配置する処理と、
前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズと、前記チップコアの大きさから決まるチップサイズと、を比較する処理と、
前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きければ、ＩＲドロップが制約値を満たす限り、配置した前記複数の電源用パッドのうちの１又は２以上の電源用パッドを削除する処理と、をコンピュータに実行させる、
半導体装置の設計プログラム。
【請求項１５】
静的タイミング解析で付加するＩＲドロップによる遅延劣化量から、ＩＲドロップの値を算出することを特徴とする、
請求項１４に記載の半導体装置の設計プログラム。
【請求項１６】
流れる電流値が小さい順に、前記電源用パッドを削除することを特徴とする、
請求項１４又は１５に記載の半導体装置の設計プログラム。
【請求項１７】
前記電源用パッドを削除した場合のＩＲドロップの上昇値を算出し、
前記上昇値が小さい順に、前記電源用パッドを削除することを特徴とする、
請求項１４又は１５に記載の半導体装置の設計プログラム。
【請求項１８】
内部コア回路を構成するセルの数と、前記内部コア回路を構成するセル以外に前記チップコアに配置されるセルの数と、前記チップコアに搭載されるデカップリング容量値と、から前記チップコアのサイズを求め、
前記チップコアのサイズから、前記チップコアの大きさから決まるチップサイズを決定する処理を、更にコンピュータに実行させることを特徴とする、
請求項１４乃至１７のいずれか一項に記載の半導体装置の設計プログラム。
【請求項１９】
前記電源用パッドの削除後に残存する電源用パッドと、前記信号用パッドと、を前記半導体チップ上のチップコアの周囲に再配置する処理を、更にコンピュータに実行させることを特徴とする、
請求項１４乃至１８のいずれか一項に記載の半導体装置の設計プログラム。
【請求項２０】
再配置した前記電源用パッドの削除後に残存する電源用パッド及び前記信号用パッドの数から決まるチップサイズと、前記チップコアの大きさから決まるチップサイズと、を比較する処理と、
再配置した前記電源用パッドの削除後に残存する前記電源用パッド及び前記信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きければ、ＩＲドロップが制約値を満たす限り、再配置した前記電源用パッドのうちの１又は２以上の電源用パッドを削除する処理と、を更にコンピュータに実行させることを特徴とする、
請求項１９に記載の半導体装置の設計プログラム。
【請求項２１】
配置した前記複数の電源用パッドのうちで削除されるものが無い場合に、前記半導体チップと、当該半導体チップが搭載されるパッケージと、前記パッケージが搭載されるボードと、を含むインピーダンスを算出する処理と、
前記インピーダンスとターゲットインピーダンスとを比較する処理と、を更にコンピュータに実行させることを特徴とする、
請求項１４乃至２０のいずれか一項に記載の半導体装置の設計プログラム。
【請求項２２】
再配置した前記電源用パッドのうちで削除されるものが無い場合に、前記半導体チップと、当該半導体チップが搭載されるパッケージと、前記パッケージが搭載されるボードと、を含むインピーダンスを算出する処理と、
前記インピーダンスとターゲットインピーダンスとを比較する処理と、を更にコンピュータに実行させることを特徴とする、
請求項１９又は２０に記載の半導体装置の設計プログラム。
【請求項２３】
前記インピーダンスが前記ターゲットインピーダンスを満たさない場合には、
前記半導体チップに搭載されるデカップリング容量の値を大きくする処理を更にコンピュータに実行させることを特徴とする、
請求項２１又は２２に記載の半導体装置の設計プログラム。
【請求項２４】
前記半導体チップと、当該半導体チップが搭載されるパッケージと、前記パッケージが搭載されるボードと、を含むインピーダンスを算出し、
前記インピーダンスとターゲットインピーダンスとを比較し、
前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きく、かつ、前記インピーダンスが前記ターゲットインピーダンスを満たす場合に、ＩＲドロップが制約値を満たす限り、配置した前記複数の電源用パッドのうちの１又は２以上の電源用パッドを削除する処理をコンピュータに実行させることを特徴とする、
請求項１４乃至２０のいずれか一項に記載の半導体装置の設計プログラム。
【請求項２５】
前記複数の電源用パッド及び信号用パッドを前記半導体チップ上の前記チップコアの周囲に配置した後に、当該半導体チップが搭載されるパッケージに、前記複数の電源用パッド及び信号用パッドと前記パッケージが搭載されるボードとを接続する配線を配置する処理と、
前記配線の配置ができない前記電源用パッドを検出する処理と、
検出した前記電源用パッドを削除した場合のＩＲドロップが制約値を満たすかを検証する処理と、
前記検出した前記電源用パッドを削除した場合のＩＲドロップが制約値を満たす場合には、前記検出した前記電源用パッドを削除する処理と、
前記検出した前記電源用パッドを削除した場合のＩＲドロップが制約値を満たさない場合には、前記検出した前記電源用パッドを配線の配置が可能な位置に移動させる処理と、を更にコンピュータに実行させることを特徴とする、
ことを特徴とする、
請求項１４乃至２４のいずれか一項に記載の半導体装置の設計プログラム。
【請求項２６】
前記検出した前記電源用パッドの配線は、他の前記電源用パッド及び前記信号用パッドの配線と経路が重複することにより、配置できないことを特徴とする、
請求項２５に記載の半導体装置の設計プログラム。
【請求項２７】
複数の電源用パッド及び信号用パッドを、半導体チップ上のチップコアの周囲に配置し、パッド配置部と、
前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズと、前記チップコアの大きさから決まるチップサイズと、を比較するチップサイズ比較部と、
前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きければ、ＩＲドロップが制約値を満たす限り、配置した前記複数の電源用パッドのうちの１又は２以上の電源用パッドを削除する、第１のパッド削除部と、を備える、
半導体装置の設計装置。
【請求項２８】
静的タイミング解析で付加するＩＲドロップによる遅延劣化量から、ＩＲドロップの値を算出する第１のＩＲ検証部を更に備えることを特徴とする、
請求項２７に記載の半導体装置の設計装置。
【請求項２９】
前記第１のパッド削除部は、流れる電流値が小さい順に、前記電源用パッドを削除することを特徴とする、
請求項２７又は２８に記載の半導体装置の設計装置。
【請求項３０】
前記第１のＩＲ検証部は、前記電源用パッドを削除した場合のＩＲドロップの上昇値を算出し、
前記第１のパッド削除部は、前記上昇値が小さい順に、前記電源用パッドを削除することを特徴とする、
請求項２７又は２８に記載の半導体装置の設計装置。
【請求項３１】
内部コア回路を構成するセルの数と、前記内部コア回路を構成するセル以外に前記チップコアに配置されるセルの数と、前記チップコアに搭載されるデカップリング容量値と、から前記チップコアのサイズを求め、前記チップコアのサイズから、前記チップコアの大きさから決まるチップサイズを決定する初期チップサイズ決定部を更に備えることを特徴とする、
請求項２７乃至３０のいずれか一項に記載の半導体装置の設計装置。
【請求項３２】
前記パッド配置部は、前記電源用パッドの削除後に残存する電源用パッドと、前記信号用パッドと、を前記半導体チップ上のチップコアの周囲に再配置することを特徴とする、
請求項２７乃至３１のいずれか一項に記載の半導体装置の設計装置。
【請求項３３】
前記チップサイズ比較部は、再配置した前記電源用パッドの削除後に残存する電源用パッド及び前記信号用パッドの数から決まるチップサイズと、前記チップコアの大きさから決まるチップサイズと、を比較し、
前記第１のパッド削除部は、再配置した前記電源用パッドの削除後に残存する前記電源用パッド及び前記信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きければ、ＩＲドロップが制約値を満たす限り、再配置した前記電源用パッドのうちの１又は２以上の電源用パッドを削除することを特徴とする、
請求項３２に記載の半導体装置の設計装置。
【請求項３４】
配置した前記複数の電源用パッドのうちで削除されるものが無い場合に、前記半導体チップと、当該半導体チップが搭載されるパッケージと、前記パッケージが搭載されるボードと、を含むインピーダンスを算出し、前記インピーダンスとターゲットインピーダンスとを比較するインピーダンス確認部を更に備えることを特徴とする、
請求項２７乃至３３のいずれか一項に記載の半導体装置の設計装置。
【請求項３５】
再配置した前記電源用パッドのうちで削除されるものが無い場合に、前記半導体チップと、当該半導体チップが搭載されるパッケージと、前記パッケージが搭載されるボードと、を含むインピーダンスを算出し、前記インピーダンスとターゲットインピーダンスとを比較するインピーダンス確認部を更に備えることを特徴とする、
請求項３２又は３３に記載の半導体装置の設計装置。
【請求項３６】
前記半導体チップに搭載されるデカップリング容量を調整するデカップリング容量調整部を更に備え、
前記デカップリング容量調整部は、前記インピーダンスが前記ターゲットインピーダンスを満たさない場合には、前記半導体チップに搭載されるデカップリング容量の値を大きくすることを特徴とする、
請求項３４又は３５に記載の半導体装置の設計装置。
【請求項３７】
前記チップサイズ比較部は、前記半導体チップと、当該半導体チップが搭載されるパッケージと、前記パッケージが搭載されるボードと、を含むインピーダンスを算出し、前記インピーダンスとターゲットインピーダンスとを比較し、
前記第１のパッド削除部は、前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きく、かつ、前記インピーダンスが前記ターゲットインピーダンスを満たす場合に、ＩＲドロップが制約値を満たす限り、配置した前記複数の電源用パッドのうちの１又は２以上の電源用パッドを削除することを特徴とする、
請求項２７乃至３３のいずれか一項に記載の半導体装置の設計装置。
【請求項３８】
前記複数の電源用パッド及び信号用パッドを前記半導体チップ上のチップコアの周囲に配置した後に、当該半導体チップが搭載されるパッケージに、前記複数の電源用パッド及び信号用パッドと前記パッケージが搭載されるボードとを接続する配線を配置するプリデザイン部と、
前記配線の配置ができない前記電源用パッドを検出する配線検証部と、
検出した前記電源用パッドを削除した場合のＩＲドロップが制約値を満たすかを検証する第２のＩＲ検証部と、
前記検出した前記電源用パッドを削除した場合のＩＲドロップが制約値を満たす場合に、前記検出した前記電源用パッドを削除する第２のパッド削除部と、
前記検出した前記電源用パッドを削除した場合のＩＲドロップが制約値を満たさない場合に、前記検出した前記電源用パッドを配線の配置が可能な位置に移動させるパッド移動部と、を更に備えることを特徴とする、
請求項２７乃至３７のいずれか一項に記載の半導体装置の設計装置。
【請求項３９】
前記検出した前記電源用パッドの配線は、他の前記電源用パッド及び前記信号用パッドの配線と経路が重複することにより、配置できないことを特徴とする、
請求項３８に記載の半導体装置の設計装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−８８９６２（Ｐ２０１３−８８９６２Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２２７７２９（Ｐ２０１１−２２７７２９）
【出願日】平成２３年１０月１７日（２０１１．１０．１７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月１７日（２０１１．１０．１７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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