半導体装置の設計方法及び半導体装置の製造方法
【課題】半導体装置の歩留まりが低下することを抑制する。
【解決手段】配線パターンを示す配線パターンデータを取得する（ステップＳ１０）。次いで、配線パターンデータを解析して、第１方向パターン及び第２方向パターンを特定する（ステップＳ２０）。第１方向パターンは、第１の方向に延伸するパターンであり、第２方向パターンは、第１の方向に直交する方向に延伸するパターンである。次いで、第１方向パターと第２方向パターンの交点を検出する。そして、この交点から延伸するパターンのうち、ビア、コンタクト及び他のパターンのいずれにも接続していないパターンを不要パターンとして検出し、検出した不要パターンを除去する（ステップＳ３０）。そしてその後、設計した配線パターンに対して光近接効果補正を行う（ステップＳ４０）。
【解決手段】配線パターンを示す配線パターンデータを取得する（ステップＳ１０）。次いで、配線パターンデータを解析して、第１方向パターン及び第２方向パターンを特定する（ステップＳ２０）。第１方向パターンは、第１の方向に延伸するパターンであり、第２方向パターンは、第１の方向に直交する方向に延伸するパターンである。次いで、第１方向パターと第２方向パターンの交点を検出する。そして、この交点から延伸するパターンのうち、ビア、コンタクト及び他のパターンのいずれにも接続していないパターンを不要パターンとして検出し、検出した不要パターンを除去する（ステップＳ３０）。そしてその後、設計した配線パターンに対して光近接効果補正を行う（ステップＳ４０）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の設計方法及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般的に、半導体装置の設計には設計装置が用いられている。例えば特許文献１に記載の半導体装置の設計装置は、以下の処理を行う。まず、ライブラリのデータを用いてセルの配置及び配線を行い、レイアウトデータを生成する。そしてこのレイアウトデータに対して光近接効果補正（Optical Proximity Correction）を行った後、エラー判定を行う。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１５２２９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明者が検討したところ、以下の課題があることが判明した。半導体装置の設計装置では、レイアウトを自動生成するため、回路上不要なパターンが発生することがある。この不要なパターンにおいてプロセス上のマージンが少ない場合、不要なパターンに起因して半導体装置の歩留まりが低下することがある。
【課題を解決するための手段】
【０００５】
本発明によれば、配線パターンを示す配線パターンデータを取得する工程と、
前記配線パターンデータを解析して、第１の方向に延伸する第１方向パターンと、前記第１の方向に直交する方向に延伸する第２方向パターンとを特定し、前記第１方向パターンと前記第２方向パターンの交点を検出する工程と、
前記交点から延伸するパターンのうち、ビア、コンタクト及び他のパターンのいずれにも接続していないパターンである不要パターンを検出し、検出した前記不要パターンを除去する工程と、
を備える半導体装置の設計方法が提供される。
【０００６】
本発明によれば、配線パターンを設計する工程と、
設計された前記配線パターンを用いて配線層を形成する工程と、
を有し、
前記配線パターンを設計する工程は、
前記配線パターンを示す配線パターンデータを取得する工程と、
前記配線パターンデータを解析して、第１の方向に延伸する第１方向パターンと、前記第１の方向に直交する方向に延伸する第２方向パターンとを特定し、前記第１方向パターンと前記第２方向パターンの交点を検出する工程と、
前記交点から延伸するパターンのうち、ビア、コンタクト及び他のパターンのいずれにも接続していないパターンである不要パターンを検出し、検出した前記不要パターンを除去する工程と、
を備える半導体装置の製造方法が提供される。
【発明の効果】
【０００７】
本発明によれば、不要なパターンに起因して半導体装置の歩留まりが低下することを抑制できる。
【図面の簡単な説明】
【０００８】
【図１】実施形態に係る半導体装置の設計方法を示すフローチャートである。
【図２】実施形態に係る半導体装置の設計方法を示す図である。
【図３】実施形態に係る半導体装置の設計方法を示す図である。
【図４】図１〜図３に示した方法を用いて設計された配線層を有する半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
図１は、実施形態に係る半導体装置の設計方法を示すフローチャートである。この半導体装置の設計方法は、以下の工程を有する。まず、同一の配線層に属する配線パターンを示す配線パターンデータを取得する（ステップＳ１０）。この工程は、配線パターンデータを生成する工程であってもよいし、既に生成済みの配線パターンデータを記録媒体から読み出す工程であってもよい。次いで、配線パターンデータを解析して、第１方向パターン及び第２方向パターンを特定する（ステップＳ２０）。第１方向パターンは、第１の方向に延伸するパターンであり、第２方向パターンは、第１の方向に直交する方向に延伸するパターンである。次いで、第１方向パターンと第２方向パターンの交点を検出する。そして、この交点から延伸するパターンのうち、ビア、コンタクト及び他のパターンのいずれにも接続していないパターンを不要パターンとして検出し、検出した不要パターンを除去する（ステップＳ３０）。そしてその後、設計した配線パターンに対して光近接効果補正（Optical Proximity Correction：ＯＰＣ）を行う（ステップＳ４０）。以下、図２及び図３を用いて、具体的に説明する。
【００１１】
まず、図２（ａ）に示すように、複数の仮想第１方向パターン１０を配置する。複数の仮想第１方向パターン１０は互いに平行に延伸しており、実際に配線パターンが配置されうる部分を示している。
【００１２】
次いで図２（ｂ）に示すように、複数の仮想第１方向パターン１０のうち必要な部分に、第１方向パターン２０を配置する。本図に示す例では、互いに隣り合う２つの仮想第１方向パターン１０に、第１方向パターン２０を配置している。さらにこれら２つの第１方向パターン２０から少なくとも一つの仮想第１方向パターン１０を挟んで、別の第１方向パターン２０が配置されている。
【００１３】
次いで図３（ａ）に示すように、第２方向パターン３０を配置する。本図に示す第２方向パターン３０は、互いに隣り合う第１方向パターン２０を接続している。
【００１４】
このとき、設計装置のアルゴリズムによっては、第２方向パターン３０が、２つの第１方向パターン２０からはみ出て、第１方向パターン２０が配置されていない仮想第１方向パターン１０に接続するように設計されることがある。
【００１５】
また、設計装置のアルゴリズムによっては、不要なパターンである第２方向パターン４０も形成されることがある。本図に示す例では、第２方向パターン４０は、ある第１方向パターン２０を、その隣の仮想第１方向パターン１０（ただし第１方向パターン２０は配置されていない）に接続するように設けられている。
【００１６】
次いで図３（ｂ）に示すように、設計装置を用いて、設計された配線パターンから不要な配線パターンを検出し、検出した配線パターンを除去する。具体的には、まず設計装置は、第２方向パターン３０と第１方向パターン２０の交点、及び第２方向パターン４０と第１方向パターン２０の交点を検出する。そして検出した交点から延伸する配線パターンのうち、ビア、コンタクト、及び他のパターンのいずれにも接続していないパターンを、不要パターンとして検出する。図３（ｂ）に示す例では、設計装置は、第２方向パターン３０のうち、第１方向パターン２０とその隣の仮想第１方向パターン１０とを接続する部分を、不要パターン３２と見なして除去する。また設計装置は、第２方向パターン４０を不要パターンと見なして除去する。
【００１７】
その後、光近接効果補正を行う。そして、光近接効果補正を行った配線パターンに従ってレチクルを作製し、このレチクルを用いて半導体装置の配線層を形成する。この配線層は、たとえばゲート配線が形成される層であるが、その上の配線層であってもよい。
【００１８】
なお、上記した半導体装置の設計方法は、半導体装置の設計装置を用いて行われる。この設計装置は、プログラムをコンピュータにインストールすることにより、実現される。このプログラムは、例えば記録媒体を介してコンピュータにインストールされることもあるし、通信回線を介してコンピュータにインストールされることもある。
【００１９】
図４は、上記した方法を用いて設計された配線層を有する半導体装置の構成を示す断面図である。この半導体装置は、ＭＯＳトランジスタを有している。このＭＯＳトランジスタは、素子形成領域に形成されている。素子形成領域は、素子分離膜１０２によって他の領域から分離されている。素子分離膜１０２は、例えばＳＴＩである。
【００２０】
ＭＯＳトランジスタは、ゲート絶縁膜１０３、ゲート電極１０４、サイドウォール１０５、エクステンション領域１０６、及び拡散領域１０７を有している。ゲート絶縁膜１０３は、半導体基板１００上に形成されている。半導体基板１００は、例えばＳｉ基板である。ゲート絶縁膜１０３は、例えば酸化シリコン膜であるが、酸化シリコンよりも誘電率が高い膜（Ｈｉｇｈ−ｋ膜）、例えばＨｆ含有膜であってもよい。ゲート絶縁膜１０３上には、ゲート電極１０４が形成されている。ゲート電極１０４は、例えばポリシリコンであるが、ＴｉＮなどのメタルゲートであっても良い。
【００２１】
ゲート絶縁膜１０３及びゲート電極１０４の側壁には、サイドウォール１０５が形成されている。サイドウォール１０５は、単層構造であっても良いし、複数の層が積層された積層構造であっても良い。
【００２２】
エクステンション領域１０６及び拡散領域１０７は、半導体基板１００に不純物を導入することにより形成されている。拡散領域１０７は、ＭＯＳトランジスタのソース／ドレインとして機能する。
【００２３】
素子分離膜１０２及びＭＯＳトランジスタ上には、配線層１２０が形成されている。配線層１２０には、コンタクト１２２及び配線１２４が埋め込まれている。コンタクト１２２は、配線１２４とＭＯＳトランジスタとを接続している。
【００２４】
上記した構造のうち、ゲート電極１０４のパターンは、図１〜図３を用いて説明した方法により、設計されている。なお、配線１２４も、図１〜図３を用いて説明した方法により、設計されてもよい。
【００２５】
次に、この半導体装置の製造方法を説明する。まず、半導体基板１００に素子分離膜１０２を形成する。これにより、素子形成領域が分離される。素子分離膜１０２は、例えばＳＴＩ法を用いて形成されるが、ＬＯＣＯＳ法を用いて形成されても良い。次いで、素子形成領域に位置する半導体基板１００に、ゲート絶縁膜１０３を形成する。
【００２６】
次いで、ゲート絶縁膜１０３上にゲート電極となる導電膜を形成する。次いで、この導電膜上にレジスト膜を形成し、このレジスト膜を、レチクルを用いて露光及び現像する。このレチクルが有するパターンは、図１〜図３で説明した方法により、設計される。これにより、レジストパターンが形成される。次いで、このレジストパターンを用いて導電膜を選択的に除去する。これにより、ゲート電極１０４が形成される。
【００２７】
ゲート絶縁膜１０３が酸化シリコン膜である場合、ゲート電極１０４はポリシリコン膜により形成される。またゲート絶縁膜１０３が高誘電率膜である場合、ゲート電極１０４は、金属膜（例えばＴｉＮ）とポリシリコン膜の積層膜により形成される。また、ゲート電極１０４がポリシリコンにより形成される場合、ゲート電極１０４を形成する工程において、素子分離膜１０２上にポリシリコン抵抗を形成しても良い。
【００２８】
次いで、素子形成領域に位置する半導体基板１００に、ソース及びドレインのエクステンション領域１０６を形成する。次いでゲート電極１０４の側壁にサイドウォール１０５を形成する。次いで、素子形成領域に位置する半導体基板１００に、ソース及びドレインとなる拡散領域１０７を形成する。このようにして、半導体基板１００上にＭＯＳトランジスタが形成される。
【００２９】
次いで、素子分離膜１０２上及びＭＯＳトランジスタ上に、配線層１２０を形成する。配線層１２０は、例えばシングルダマシン法により形成されるが、デュアルダマシン法により形成されても良い。配線層１２０を形成するとき、配線層１２０の絶縁膜には、配線溝が形成される。この配線溝を形成するためのレチクルが有するパターンは、図１〜図３で説明した方法により、設計されてもよい。
【００３０】
次に、本実施形態の効果について説明する。本実施形態によれば、ゲート電極１０４は不要なパターンを有さない。ゲート電極１０４に不要なパターンがある場合、その分半導体装置の製造不良が生じる可能性が高くなる。このため、不要なパターンに起因して半導体装置の製造不良が生じることを抑制できる。特に不要なパターンが半導体装置の設計ルールで許容されている最小パターンである場合、この効果は顕著になる。
【００３１】
また、配線層１２０が有する配線も図１〜図３で説明した方法で設計された場合、配線層１２０を形成するときに、不要なパターンに起因して半導体装置の製造不良が生じることを抑制できる。
【００３２】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００３３】
１０ 仮想第１方向パターン
２０ 第１方向パターン
３０ 第２方向パターン
３２ 不要パターン
４０ 第２方向パターン
１００ 半導体基板
１０２ 素子分離膜
１０３ ゲート絶縁膜
１０４ ゲート電極
１０５ サイドウォール
１０６ エクステンション領域
１０７ 拡散領域
１２０ 配線層
１２２ コンタクト
１２４ 配線
【技術分野】
【０００１】
本発明は、半導体装置の設計方法及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般的に、半導体装置の設計には設計装置が用いられている。例えば特許文献１に記載の半導体装置の設計装置は、以下の処理を行う。まず、ライブラリのデータを用いてセルの配置及び配線を行い、レイアウトデータを生成する。そしてこのレイアウトデータに対して光近接効果補正（Optical Proximity Correction）を行った後、エラー判定を行う。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１５２２９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明者が検討したところ、以下の課題があることが判明した。半導体装置の設計装置では、レイアウトを自動生成するため、回路上不要なパターンが発生することがある。この不要なパターンにおいてプロセス上のマージンが少ない場合、不要なパターンに起因して半導体装置の歩留まりが低下することがある。
【課題を解決するための手段】
【０００５】
本発明によれば、配線パターンを示す配線パターンデータを取得する工程と、
前記配線パターンデータを解析して、第１の方向に延伸する第１方向パターンと、前記第１の方向に直交する方向に延伸する第２方向パターンとを特定し、前記第１方向パターンと前記第２方向パターンの交点を検出する工程と、
前記交点から延伸するパターンのうち、ビア、コンタクト及び他のパターンのいずれにも接続していないパターンである不要パターンを検出し、検出した前記不要パターンを除去する工程と、
を備える半導体装置の設計方法が提供される。
【０００６】
本発明によれば、配線パターンを設計する工程と、
設計された前記配線パターンを用いて配線層を形成する工程と、
を有し、
前記配線パターンを設計する工程は、
前記配線パターンを示す配線パターンデータを取得する工程と、
前記配線パターンデータを解析して、第１の方向に延伸する第１方向パターンと、前記第１の方向に直交する方向に延伸する第２方向パターンとを特定し、前記第１方向パターンと前記第２方向パターンの交点を検出する工程と、
前記交点から延伸するパターンのうち、ビア、コンタクト及び他のパターンのいずれにも接続していないパターンである不要パターンを検出し、検出した前記不要パターンを除去する工程と、
を備える半導体装置の製造方法が提供される。
【発明の効果】
【０００７】
本発明によれば、不要なパターンに起因して半導体装置の歩留まりが低下することを抑制できる。
【図面の簡単な説明】
【０００８】
【図１】実施形態に係る半導体装置の設計方法を示すフローチャートである。
【図２】実施形態に係る半導体装置の設計方法を示す図である。
【図３】実施形態に係る半導体装置の設計方法を示す図である。
【図４】図１〜図３に示した方法を用いて設計された配線層を有する半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
図１は、実施形態に係る半導体装置の設計方法を示すフローチャートである。この半導体装置の設計方法は、以下の工程を有する。まず、同一の配線層に属する配線パターンを示す配線パターンデータを取得する（ステップＳ１０）。この工程は、配線パターンデータを生成する工程であってもよいし、既に生成済みの配線パターンデータを記録媒体から読み出す工程であってもよい。次いで、配線パターンデータを解析して、第１方向パターン及び第２方向パターンを特定する（ステップＳ２０）。第１方向パターンは、第１の方向に延伸するパターンであり、第２方向パターンは、第１の方向に直交する方向に延伸するパターンである。次いで、第１方向パターンと第２方向パターンの交点を検出する。そして、この交点から延伸するパターンのうち、ビア、コンタクト及び他のパターンのいずれにも接続していないパターンを不要パターンとして検出し、検出した不要パターンを除去する（ステップＳ３０）。そしてその後、設計した配線パターンに対して光近接効果補正（Optical Proximity Correction：ＯＰＣ）を行う（ステップＳ４０）。以下、図２及び図３を用いて、具体的に説明する。
【００１１】
まず、図２（ａ）に示すように、複数の仮想第１方向パターン１０を配置する。複数の仮想第１方向パターン１０は互いに平行に延伸しており、実際に配線パターンが配置されうる部分を示している。
【００１２】
次いで図２（ｂ）に示すように、複数の仮想第１方向パターン１０のうち必要な部分に、第１方向パターン２０を配置する。本図に示す例では、互いに隣り合う２つの仮想第１方向パターン１０に、第１方向パターン２０を配置している。さらにこれら２つの第１方向パターン２０から少なくとも一つの仮想第１方向パターン１０を挟んで、別の第１方向パターン２０が配置されている。
【００１３】
次いで図３（ａ）に示すように、第２方向パターン３０を配置する。本図に示す第２方向パターン３０は、互いに隣り合う第１方向パターン２０を接続している。
【００１４】
このとき、設計装置のアルゴリズムによっては、第２方向パターン３０が、２つの第１方向パターン２０からはみ出て、第１方向パターン２０が配置されていない仮想第１方向パターン１０に接続するように設計されることがある。
【００１５】
また、設計装置のアルゴリズムによっては、不要なパターンである第２方向パターン４０も形成されることがある。本図に示す例では、第２方向パターン４０は、ある第１方向パターン２０を、その隣の仮想第１方向パターン１０（ただし第１方向パターン２０は配置されていない）に接続するように設けられている。
【００１６】
次いで図３（ｂ）に示すように、設計装置を用いて、設計された配線パターンから不要な配線パターンを検出し、検出した配線パターンを除去する。具体的には、まず設計装置は、第２方向パターン３０と第１方向パターン２０の交点、及び第２方向パターン４０と第１方向パターン２０の交点を検出する。そして検出した交点から延伸する配線パターンのうち、ビア、コンタクト、及び他のパターンのいずれにも接続していないパターンを、不要パターンとして検出する。図３（ｂ）に示す例では、設計装置は、第２方向パターン３０のうち、第１方向パターン２０とその隣の仮想第１方向パターン１０とを接続する部分を、不要パターン３２と見なして除去する。また設計装置は、第２方向パターン４０を不要パターンと見なして除去する。
【００１７】
その後、光近接効果補正を行う。そして、光近接効果補正を行った配線パターンに従ってレチクルを作製し、このレチクルを用いて半導体装置の配線層を形成する。この配線層は、たとえばゲート配線が形成される層であるが、その上の配線層であってもよい。
【００１８】
なお、上記した半導体装置の設計方法は、半導体装置の設計装置を用いて行われる。この設計装置は、プログラムをコンピュータにインストールすることにより、実現される。このプログラムは、例えば記録媒体を介してコンピュータにインストールされることもあるし、通信回線を介してコンピュータにインストールされることもある。
【００１９】
図４は、上記した方法を用いて設計された配線層を有する半導体装置の構成を示す断面図である。この半導体装置は、ＭＯＳトランジスタを有している。このＭＯＳトランジスタは、素子形成領域に形成されている。素子形成領域は、素子分離膜１０２によって他の領域から分離されている。素子分離膜１０２は、例えばＳＴＩである。
【００２０】
ＭＯＳトランジスタは、ゲート絶縁膜１０３、ゲート電極１０４、サイドウォール１０５、エクステンション領域１０６、及び拡散領域１０７を有している。ゲート絶縁膜１０３は、半導体基板１００上に形成されている。半導体基板１００は、例えばＳｉ基板である。ゲート絶縁膜１０３は、例えば酸化シリコン膜であるが、酸化シリコンよりも誘電率が高い膜（Ｈｉｇｈ−ｋ膜）、例えばＨｆ含有膜であってもよい。ゲート絶縁膜１０３上には、ゲート電極１０４が形成されている。ゲート電極１０４は、例えばポリシリコンであるが、ＴｉＮなどのメタルゲートであっても良い。
【００２１】
ゲート絶縁膜１０３及びゲート電極１０４の側壁には、サイドウォール１０５が形成されている。サイドウォール１０５は、単層構造であっても良いし、複数の層が積層された積層構造であっても良い。
【００２２】
エクステンション領域１０６及び拡散領域１０７は、半導体基板１００に不純物を導入することにより形成されている。拡散領域１０７は、ＭＯＳトランジスタのソース／ドレインとして機能する。
【００２３】
素子分離膜１０２及びＭＯＳトランジスタ上には、配線層１２０が形成されている。配線層１２０には、コンタクト１２２及び配線１２４が埋め込まれている。コンタクト１２２は、配線１２４とＭＯＳトランジスタとを接続している。
【００２４】
上記した構造のうち、ゲート電極１０４のパターンは、図１〜図３を用いて説明した方法により、設計されている。なお、配線１２４も、図１〜図３を用いて説明した方法により、設計されてもよい。
【００２５】
次に、この半導体装置の製造方法を説明する。まず、半導体基板１００に素子分離膜１０２を形成する。これにより、素子形成領域が分離される。素子分離膜１０２は、例えばＳＴＩ法を用いて形成されるが、ＬＯＣＯＳ法を用いて形成されても良い。次いで、素子形成領域に位置する半導体基板１００に、ゲート絶縁膜１０３を形成する。
【００２６】
次いで、ゲート絶縁膜１０３上にゲート電極となる導電膜を形成する。次いで、この導電膜上にレジスト膜を形成し、このレジスト膜を、レチクルを用いて露光及び現像する。このレチクルが有するパターンは、図１〜図３で説明した方法により、設計される。これにより、レジストパターンが形成される。次いで、このレジストパターンを用いて導電膜を選択的に除去する。これにより、ゲート電極１０４が形成される。
【００２７】
ゲート絶縁膜１０３が酸化シリコン膜である場合、ゲート電極１０４はポリシリコン膜により形成される。またゲート絶縁膜１０３が高誘電率膜である場合、ゲート電極１０４は、金属膜（例えばＴｉＮ）とポリシリコン膜の積層膜により形成される。また、ゲート電極１０４がポリシリコンにより形成される場合、ゲート電極１０４を形成する工程において、素子分離膜１０２上にポリシリコン抵抗を形成しても良い。
【００２８】
次いで、素子形成領域に位置する半導体基板１００に、ソース及びドレインのエクステンション領域１０６を形成する。次いでゲート電極１０４の側壁にサイドウォール１０５を形成する。次いで、素子形成領域に位置する半導体基板１００に、ソース及びドレインとなる拡散領域１０７を形成する。このようにして、半導体基板１００上にＭＯＳトランジスタが形成される。
【００２９】
次いで、素子分離膜１０２上及びＭＯＳトランジスタ上に、配線層１２０を形成する。配線層１２０は、例えばシングルダマシン法により形成されるが、デュアルダマシン法により形成されても良い。配線層１２０を形成するとき、配線層１２０の絶縁膜には、配線溝が形成される。この配線溝を形成するためのレチクルが有するパターンは、図１〜図３で説明した方法により、設計されてもよい。
【００３０】
次に、本実施形態の効果について説明する。本実施形態によれば、ゲート電極１０４は不要なパターンを有さない。ゲート電極１０４に不要なパターンがある場合、その分半導体装置の製造不良が生じる可能性が高くなる。このため、不要なパターンに起因して半導体装置の製造不良が生じることを抑制できる。特に不要なパターンが半導体装置の設計ルールで許容されている最小パターンである場合、この効果は顕著になる。
【００３１】
また、配線層１２０が有する配線も図１〜図３で説明した方法で設計された場合、配線層１２０を形成するときに、不要なパターンに起因して半導体装置の製造不良が生じることを抑制できる。
【００３２】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００３３】
１０ 仮想第１方向パターン
２０ 第１方向パターン
３０ 第２方向パターン
３２ 不要パターン
４０ 第２方向パターン
１００ 半導体基板
１０２ 素子分離膜
１０３ ゲート絶縁膜
１０４ ゲート電極
１０５ サイドウォール
１０６ エクステンション領域
１０７ 拡散領域
１２０ 配線層
１２２ コンタクト
１２４ 配線
【特許請求の範囲】
【請求項１】
配線パターンを示す配線パターンデータを取得する工程と、
前記配線パターンデータを解析して、第１の方向に延伸する第１方向パターンと、前記第１の方向に直交する方向に延伸する第２方向パターンとを特定し、前記第１方向パターンと前記第２方向パターンの交点を検出する工程と、
前記交点から延伸するパターンのうち、ビア、コンタクト及び他のパターンのいずれにも接続していないパターンである不要パターンを検出し、検出した前記不要パターンを除去する工程と、
を備える半導体装置の設計方法。
【請求項２】
請求項１に記載の半導体装置の設計方法において、
前記配線パターンはゲート配線パターンである半導体装置の設計方法。
【請求項３】
請求項１又は２に記載の半導体装置の設計方法において、
前記不要パターンを除去する工程の後に、前記配線パターンに光近接効果補正（Optical Proximity Correction）を行う工程を有する半導体装置の設計方法。
【請求項４】
配線パターンを設計する工程と、
設計された前記配線パターンを用いて配線層を形成する工程と、
を有し、
前記配線パターンを設計する工程は、
前記配線パターンを示す配線パターンデータを取得する工程と、
前記配線パターンデータを解析して、第１の方向に延伸する第１方向パターンと、前記第１の方向に直交する方向に延伸する第２方向パターンとを特定し、前記第１方向パターンと前記第２方向パターンの交点を検出する工程と、
前記交点から延伸するパターンのうち、ビア、コンタクト及び他のパターンのいずれにも接続していないパターンである不要パターンを検出し、検出した前記不要パターンを除去する工程と、
を備える半導体装置の製造方法。
【請求項１】
配線パターンを示す配線パターンデータを取得する工程と、
前記配線パターンデータを解析して、第１の方向に延伸する第１方向パターンと、前記第１の方向に直交する方向に延伸する第２方向パターンとを特定し、前記第１方向パターンと前記第２方向パターンの交点を検出する工程と、
前記交点から延伸するパターンのうち、ビア、コンタクト及び他のパターンのいずれにも接続していないパターンである不要パターンを検出し、検出した前記不要パターンを除去する工程と、
を備える半導体装置の設計方法。
【請求項２】
請求項１に記載の半導体装置の設計方法において、
前記配線パターンはゲート配線パターンである半導体装置の設計方法。
【請求項３】
請求項１又は２に記載の半導体装置の設計方法において、
前記不要パターンを除去する工程の後に、前記配線パターンに光近接効果補正（Optical Proximity Correction）を行う工程を有する半導体装置の設計方法。
【請求項４】
配線パターンを設計する工程と、
設計された前記配線パターンを用いて配線層を形成する工程と、
を有し、
前記配線パターンを設計する工程は、
前記配線パターンを示す配線パターンデータを取得する工程と、
前記配線パターンデータを解析して、第１の方向に延伸する第１方向パターンと、前記第１の方向に直交する方向に延伸する第２方向パターンとを特定し、前記第１方向パターンと前記第２方向パターンの交点を検出する工程と、
前記交点から延伸するパターンのうち、ビア、コンタクト及び他のパターンのいずれにも接続していないパターンである不要パターンを検出し、検出した前記不要パターンを除去する工程と、
を備える半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１３−９３３５４（Ｐ２０１３−９３３５４Ａ）
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願番号】特願２０１１−２３２７４２（Ｐ２０１１−２３２７４２）
【出願日】平成２３年１０月２４日（２０１１．１０．２４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願日】平成２３年１０月２４日（２０１１．１０．２４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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