【課題】半導体装置の歩留まりが低下することを抑制する。
【解決手段】配線パターンを示す配線パターンデータを取得する（ステップＳ１０）。次いで、配線パターンデータを解析して、第１方向パターン及び第２方向パターンを特定する（ステップＳ２０）。第１方向パターンは、第１の方向に延伸するパターンであり、第２方向パターンは、第１の方向に直交する方向に延伸するパターンである。次いで、第１方向パターと第２方向パターンの交点を検出する。そして、この交点から延伸するパターンのうち、ビア、コンタクト及び他のパターンのいずれにも接続していないパターンを不要パターンとして検出し、検出した不要パターンを除去する（ステップＳ３０）。そしてその後、設計した配線パターンに対して光近接効果補正を行う（ステップＳ４０）。 （もっと読む）

【課題】高電圧が不要で安定した状態を得ること。
【解決手段】半導体装置１０に形成されたヒューズ素子１１は、概略的に、拡散領域２２と、拡散領域２２と一部重なるように拡散領域２２より上方に形成された導電体２５を含む。半導体装置１０の半導体基板２１には、拡散領域２２が形成されている。半導体基板２１には素子分離領域２３が形成されている。拡散領域２２を含む半導体基板２１上には絶縁膜２４が形成されている。絶縁膜２４上には、導電体２５が形成されている。導電体２５上には、カバー膜２６が形成されている。カバー膜２６は、導電体２５の上面及び側面を覆うように形成されている。カバー膜２６は、絶縁膜２４より高い引っ張り応力を持つ。 （もっと読む）

【課題】電源電圧の供給を停止しても論理回路の結線状態を保持可能なプログラマブルロジックデバイスにおける処理速度の向上及び低消費電力化を図ることを目的の一とする。
【解決手段】論理状態を切り替え可能な複数の演算回路と、演算回路の論理状態を切り替えるコンフィグレーション状態切り替え回路と、演算回路の電源電圧の供給または停止を切り替える電源制御回路と、複数の演算回路の論理状態及び電源電圧の状態を記憶する状態記憶回路と、状態記憶回路の記憶情報に応じて、コンフィグレーション状態切り替え回路及び電源制御回路の制御を行う演算状態制御回路と、を有し、演算回路とコンフィグレーション状態切り替え回路との間に、酸化物半導体層にチャネル形成領域が形成されるトランジスタが設け、電源制御回路からの電源電圧の停止時に該トランジスタの導通状態を保持する。 （もっと読む）

【課題】半導体装置の製造後におけるチャージ蓄積用素子からのチャージの放電を防止してデバイス機能素子のチャージダメージを低減する半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板上に形成されたデバイス機能素子と、半導体基板上に形成されたチャージ蓄積用素子と、半導体基板上に形成され、デバイス機能素子とチャージ蓄積用素子との間に接続され、電気的に書き換え可能な不揮発性メモリトランジスタにより形成された分離用素子とを有する。 （もっと読む）

【課題】セル高さが低減した場合であっても、容量セルの容量値を十分に確保可能なレイアウト構成を提供する。
【解決手段】第１の電源電圧を供給する電源配線１１が第１の方向に延びており、電源配線１１と平行に、第２の電源電圧を供給する電源配線１２および第３の電源電圧を供給する電源配線１３が延びている。容量素子１６は、ソースおよびドレインに第１の電源電圧が与えられ、ゲートに第２または第３の電源電圧が与えられるトランジスタによって構成されている。容量素子１６は電源配線１１の下に、電源配線１２側の領域から電源配線１３側の領域にわたって形成されている。 （もっと読む）

【課題】標準論理セルのセル高さを縮小する。
【解決手段】第１，第２，第３の電源配線(WP1,WP2,WP3)および複数の第１の信号配線(WS1)は、半導体基板の上層に形成され、少なくとも１つの第２の信号配線(WS2)は、複数の第１の信号配線(WS1)の上層に形成される。第１および第２の電源配線(WP1,WP2)は、セル高さ方向に互いに離間してセル幅方向に延伸する。第３の電源配線(WP3)は、第１および第２の電源配線(WP1,WP2)の間をセル幅方向に延伸する。複数の第１の信号配線(WS1)は、第１，第２，第３の電源配線(WP1,WP2,WP3)から離間し、複数の回路要素(DF,GW)の少なくとも１つに電気的に接続される。少なくとも１つの第２の信号配線(WS2)は、セル幅方向に延伸し、複数の回路要素(DF,GW)および複数の第１の信号配線(WS1)の少なくとも１つに電気的に接続される。 （もっと読む）

【課題】ロジック回路を含む半導体装置に関し、処理時間を短縮し製造コストを低減する。
【解決手段】ロジック回路の形成領域（１１４）は、所定の精度で光近接補正処理された第１領域（１１４ｂ，１７０）と、所定の精度より低い精度で光近接補正処理された第２領域（１１４ａ，１８０）とを備える。特に第１領域（１１４ｂ，１７０）は、トランジスタとして動作するゲート配線（１７２）を有し、第２領域（１１４ａ，１８０）は、トランジスタとして動作しないダミーレイアウト（１８２）を有する。 （もっと読む）

【課題】集積度及び歩留まりの低下を抑制しつつ、アニール処理に起因した素子の特性ばらつきを軽減する。
【解決手段】半導体基板１上に素子２、３、５を形成する素子形成工程と、素子形成工程の後、半導体基板１上に、選択的に、半導体基板１よりも高い光吸収率を有するか、又は、半導体基板１への光の吸収率を向上させる機能を有する加熱安定化膜７を形成する加熱安定化膜形成工程と、加熱安定化膜７を有する面側から半導体基板１に光を照射し、半導体基板１に注入された不純物を活性化するアニール工程と、を有する半導体装置の製造方法。 （もっと読む）

【課題】 誤動作を防ぐとともに、サイズが小さい不揮発プログラマブルロジックスイッチを提供すること。
【解決手段】 本発明の実施形態による不揮発プログラマブルロジックスイッチは、制御ゲートが第１の配線に接続され、第１のソースドレイン端が第２の配線に接続され、電荷を蓄積する膜を有する第１のメモリセルトランジスタと、制御ゲートが前記第１の配線に接続され、第３のソースドレイン端が前記第１のメモリセルトランジスタの第２のソースドレイン端に接続され、第４のソースドレイン端が第３の配線に接続され、電荷を蓄積する膜を有する第２のメモリセルトランジスタと、前記第１のメモリセルトランジスタの前記第２のソースドレイン端と前記第２のメモリセルトランジスタの前記第３のソースドレイン端にゲート電極が接続されたパストランジスタと、前記パストランジスタのウェルに基板電圧を印加する第１の基板電極を有する。 （もっと読む）

【課題】省面積化を図ることが可能な半導体装置およびその動作方法を提供する。
【解決手段】各記憶素子２１は、Ｐ型の半導体層２１１Ｐと、半導体層２１１Ｐ内で互いに分離するように配設されたＮ型の半導体層２１２Ｎ，２１３Ｎと、半導体層２１１Ｐ上の半導体層２１２Ｎ，２１３Ｎ間に対応する領域に設けられた下層側の誘電体膜２１６および上層側の導電体膜２１７と、半導体層２１２Ｎと電気的に接続された電極２１５Ａと、半導体層２１３Ｎと電気的に接続された電極２１５Ｂと、導電体膜２１７と電気的に接続された電極２１５Ｃとを有する。駆動対象の記憶素子２１に対して、電極２１５Ｂ，２１５Ｃ間に所定の閾値以上の電圧Ｖ１を印加して、誘電体膜２１６の少なくとも一部分を絶縁破壊させて導電体膜２１７，半導体層２１３Ｎ間に電流を流し、半導体層２１２Ｎ，２１３Ｎ間の領域にフィラメント２１０を形成することにより、情報の書き込み動作を行う。 （もっと読む）

【課題】ヒューズ（ＦＵＳＥ）を備えた半導体装置の信頼性を向上する。
【解決手段】半導体基板１１の主面上に形成にされた多層配線を構成する層Ｍ１〜Ｍ６のうちの層Ｍ４に設けられた電気溶断型の救済用のヒューズ４ａおよび試験用のヒューズ４ｂと、ヒューズ４ａの近傍であって層Ｍ２および層Ｍ６に設けられた一対の導電板１０ａと、ヒューズ４ｂの近傍であって層Ｍ３および層Ｍ５に設けられた一対の導電板１０ｂとから構成する。ヒューズ４ｂと導電板１０ｂとの間が、ヒューズ４ａと導電板１０ａとの間より近いものとする。 （もっと読む）

【課題】メーカーの設計負担を増加させることなくセルタイプの異なるＩＣを実現することができるとともに、チップサイズおよび消費電力並びに動作速度が最適化された半導体集積回路を容易に実現可能な設計技術を提供する。
【解決手段】所望の機能を有する回路セルの設計情報を目的別にオブジェクトとして記述し、所定のオブジェクトの情報の削除もしくは追加のみで基体電位固定型セルと基体電位可変型セルのいずれをも構成可能なセル情報として、セルライブラリに登録するようにした。 （もっと読む）

【課題】半導体集積回路の遅延時間の変動を抑制すること。
【解決手段】回路設計支援装置１は、選択部１ｂと配置部１ｃとを有している。選択部１ｂは、設計対象の半導体集積回路モデルが備えるレジスタモデル２ｂにクロック信号を供給するクロック信号線の分岐点Ｐ１からレジスタモデル２ｂのクロック信号入力端子に至る第１の経路と、分岐点Ｐ１からレジスタモデル２ｂのデータ信号入力端子に至る第２の経路の、配線に関する物理パラメータの差分値に基づいて、物理パラメータが異なる配線負荷を有する複数の遅延回路モデルから遅延回路モデルＢを選択する。配置部１ｃは、選択された遅延回路モデルＢをデータ信号入力端子に接続されるデータ信号線に配置する。 （もっと読む）

【課題】動作特性を劣化させることなくセル面積の縮小化を図ったマクロセル構造の半導体集積回路を得る。
【解決手段】Ｐウェル領域１の中央部にＮウェル領域２が形成される。Ｎウェル領域２の平面視上方及び下方にＮ活性領域４ａ及び４ｂが形成される。Ｐウェル領域１内においてＮ活性領域４ａの平面視上方及び下方にＰウェルコンタクト領域５ａ及び５ｂが横方向に延びて形成される。Ｎウェル領域２内において中央にＰ活性領域３が形成され、Ｐ活性領域３の左横に縦方向に延びてＮウェルコンタクト領域６が形成される。Ｐ活性領域３の中心部を横断するＶＤＤ用メタル配線層１４の一部であるウェルコンタクト部１４ｃは、Ｎウェルコンタクト領域６上にも形成され、ウェルコンタクト部１４ｃとＮウェルコンタクト領域６とは複数のコンタクトホール２１を介して電気的に接続される。 （もっと読む）

【課題】メモリセル領域の周辺に金属電極を有するアンチフューズを製造歩留り良く形成する。
【解決手段】ＭＯＳトランジスタを備えたメモリセルを有するメモリセル領域と、アンチフューズを備えた周辺回路領域とを有する半導体装置において、メモリセルを構成するコンタクトプラグ又はビット配線と同層に形成される周辺回路のコンタクトプラグ又は配線を用いて、アンチフューズの電極を形成する。 （もっと読む）

【課題】回路サイズを減少させることを可能にする。
【解決手段】素子分離領域１０２によって分離された、隣接する第１導電型の第１半導体領域１０１ａおよび第２導電型の第２半導体領域１０１ｃと、第１半導体領域１０１ａ上に設けられた不揮発性メモリセルトランジスタ１０と、第２半導体領域１０１ｃ上に設けられ、第１半導体領域１０１ａに設けられた第１ドレイン領域１０ｂと電気的に接続されたゲート電極２０_Ｃ２とを有するパストランジスタ２０と、第１半導体領域１０１ａに設けられ第１半導体領域に基板バイアスを印加する第１電極８と、第２半導体領域１０１ｃに設けられ第２半導体領域に基板バイアスを印加する第２電極９と、を備えている。 （もっと読む）

【課題】半導体装置とその製造方法において、ヒューズの微細化を図ること。
【解決手段】シリコン基板１に素子分離絶縁膜２を形成する工程と、素子分離絶縁膜２の上に第１の絶縁膜１３を形成する工程と、第１の絶縁膜１３にスリット１３ｘを形成する工程と、スリット１３ｘを通じて素子分離絶縁膜２をウエットエッチングして凹部２ｂを形成する工程と、凹部２ｂとスリット１３ｘの各々の内面に第２の絶縁膜２４を形成することにより、第２の絶縁膜２４によりスリット１３ｘを塞ぎつつ、凹部２ｂ内にボイド２４ａを形成する工程と、ボイド２４ａの上の第２の絶縁膜２４にホール２５ｂを形成し、ホール２５ｂ内にボイド２４ａを露出させる工程と、露出したボイド２４ａとホール２５ｂのそれぞれの中に導電膜２７を形成することによりヒューズFを形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】本発明は、工程を増やすこと無く、ヒューズカット時間を短縮することができる半導体装置を提供する。
【解決手段】半導体装置は、ヒューズ配線（１０）と、加熱用配線（２１、２２）とを具備し、ヒューズ配線（１０）と加熱配線（２１、２２）とに電圧を印加してヒューズ配線の溶断部を切断する。ヒューズ配線（１０）は、回路素子を形成する配線層と同じ層に形成され、電気的に切断されうる溶断部を備える。加熱用配線（２１、２２）は、回路素子を形成する配線層と同じ層のうちのヒューズ配線（１０）より上層の配線層に絶縁層を介して溶断部を複数回横断するように形成され、溶断部の配線幅より広い配線幅を有して溶断部を加熱する。 （もっと読む）

【課題】低消費電力かつ低占有面積で、パッケージ実装後においてもプログラムを行なうことができるヒューズ素子を備えるヒューズプログラム回路を実現する。
【解決手段】ヒューズプログラム回路（ＦＰＫ１−ＦＰＫｎ）において、ヒューズ素子ＦＳを、多層メタル配線の第３層以上のメタル配線（Ｍ（ｉ））を用いて実現する。各ヒューズプログラム回路において、スキャンフリップフロップ（ＦＳＳＲおよびＰＳＲ）を用いてプログラム情報およびヒューズ選択情報を順次転送して、選択的に、１本ずつヒューズを電気的に切断する。 （もっと読む）

【課題】ランプアニール工程での基板の温度ばらつきを抑制する。
【解決手段】半導体チップ（２２）に導入、配置される複数の回路ブロック（Ａ１〜Ｅ６）の初期レイアウト（３１）を決定する。複数の回路ブロック（Ａ１〜Ｅ６）の各々に対し、製造時にアニール用光源から照射される光の影響を受ける受光面を特定する。複数の回路ブロック（Ａ１〜Ｅ６）の各々の面積に対する受光面の面積の比率を、受光面積率として算出する。初期レイアウトを、面積が均等な複数の領域の集合（Ａ１〜Ｅ６、Ａ２’、Ｂ２’、Ｃ５’、Ｃ６’、Ｄ５’、Ｄ６’、Ｅ３’、Ｅ４’）として特定する。基準ブロックの周辺の領域を周辺ブロックとして特定し、基準ブロックの受光面積率と周辺ブロックの受光面積率との和を周辺和とする。複数の領域の各々の周辺和のばらつきが最小となるように、複数の回路ブロックのレイアウトを変更する。 （もっと読む）