半導体装置とその製造方法
【課題】半導体装置とその製造方法において、ヒューズの微細化を図ること。
【解決手段】シリコン基板１に素子分離絶縁膜２を形成する工程と、素子分離絶縁膜２の上に第１の絶縁膜１３を形成する工程と、第１の絶縁膜１３にスリット１３ｘを形成する工程と、スリット１３ｘを通じて素子分離絶縁膜２をウエットエッチングして凹部２ｂを形成する工程と、凹部２ｂとスリット１３ｘの各々の内面に第２の絶縁膜２４を形成することにより、第２の絶縁膜２４によりスリット１３ｘを塞ぎつつ、凹部２ｂ内にボイド２４ａを形成する工程と、ボイド２４ａの上の第２の絶縁膜２４にホール２５ｂを形成し、ホール２５ｂ内にボイド２４ａを露出させる工程と、露出したボイド２４ａとホール２５ｂのそれぞれの中に導電膜２７を形成することによりヒューズFを形成する工程とを有する半導体装置の製造方法による。
【解決手段】シリコン基板１に素子分離絶縁膜２を形成する工程と、素子分離絶縁膜２の上に第１の絶縁膜１３を形成する工程と、第１の絶縁膜１３にスリット１３ｘを形成する工程と、スリット１３ｘを通じて素子分離絶縁膜２をウエットエッチングして凹部２ｂを形成する工程と、凹部２ｂとスリット１３ｘの各々の内面に第２の絶縁膜２４を形成することにより、第２の絶縁膜２４によりスリット１３ｘを塞ぎつつ、凹部２ｂ内にボイド２４ａを形成する工程と、ボイド２４ａの上の第２の絶縁膜２４にホール２５ｂを形成し、ホール２５ｂ内にボイド２４ａを露出させる工程と、露出したボイド２４ａとホール２５ｂのそれぞれの中に導電膜２７を形成することによりヒューズFを形成する工程とを有する半導体装置の製造方法による。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
LSI等の半導体装置では、トランジスタや抵抗素子等の他に、ヒューズが形成されることがある。
【０００３】
ヒューズの用途には様々なものがある。例えば、半導体基板を個片化して得られたチップの識別子としてヒューズを用いる場合がある。その場合、チップ内の複数のヒューズのうち、切断されたヒューズの個数や場所を特定することで、そのチップがもとの半導体基板のどこに位置していたかが分かり、半導体装置の不良解析等に役立てることができる。
【０００４】
また、半導体装置の回路特性を調節する目的で、半導体装置が完成した後に複数のヒューズの一部を切断することもある。
【０００５】
ヒューズの切断方法には、レーザによる切断と電気的な切断とがある。
【０００６】
このうち、レーザを用いる場合は、高価なレーザの照射装置を導入する必要があり、半導体装置のコスト増を招いてしまう。
【０００７】
一方、電気的な切断は、切断対象となるヒューズに電流を流すことによりそのヒューズを切断するというものであり、切断のための特別な装置が不要で、ヒューズの切断を簡単且つ低コストで行うというメリットがある。
【０００８】
そのようなヒューズは、半導体装置の小型化や切断の容易さ等の観点から、なるべく微細に形成するのが好ましい。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−１３５０３５号公報
【特許文献２】特開２０００−３６５６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
半導体装置とその製造方法において、ヒューズの微細化を図ることを目的とする。
【課題を解決するための手段】
【００１１】
以下の開示の一観点によれば、半導体基板に素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜の上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜にスリットを形成する工程と、前記スリットが形成された前記第１の絶縁膜をマスクとして前記素子分離絶縁膜をウエットエッチングすることにより、前記スリットの下の前記素子分離絶縁膜に凹部を形成する工程と、前記凹部と前記スリットの各々の内面に第２の絶縁膜を形成することにより、前記第２の絶縁膜により前記スリットを塞ぎつつ、前記凹部内にボイドを形成する工程と、前記ボイドの上の前記第２の絶縁膜にホールを形成し、該ホール内に該ボイドを露出させる工程と、露出した前記ボイドと前記ホールのそれぞれの中に導電膜を形成することにより、前記ボイド内にヒューズを形成する工程とを有する半導体装置の製造方法が提供される。
【００１２】
また、その開示の他の観点によれば、半導体基板の第１の領域に素子分離絶縁膜を形成する工程と、前記半導体基板の第２の領域にゲート絶縁膜を介してゲート電極を形成する工程と、前記素子分離絶縁膜と前記ゲート電極を形成した後、前記半導体基板の前記第１の領域と前記第２の領域に第１の絶縁膜を形成する工程と、前記第１の絶縁膜をパターニングすることにより、前記第１の領域において前記第１の絶縁膜にスリットを形成し、かつ、前記第２の領域において前記ゲート電極の側壁に絶縁性サイドウォールを形成する工程と、前記第１の絶縁膜をパターニングした後、前記スリットの下の前記素子分離絶縁膜に凹部を形成する工程と、前記凹部を形成した後、前記第１の領域と前記第２の領域に第２の絶縁膜を形成することにより、前記第１の領域において前記ゲート電極を前記第２の絶縁膜で覆うと共に、前記第２の領域において、前記凹部内にボイドを形成しながら、前記第２の絶縁膜により前記スリットを塞ぐ工程と、前記第２の絶縁膜をパターニングすることにより、前記第１の領域において前記ゲート電極の横に第１のホールを形成し、かつ、前記第２の領域において前記ボイドの上に第２のホールを形成し、該第２のホール内に前記ボイドを露出させる工程と、前記第１のホール、前記第２のホール、及び前記ボイドのそれぞれの中に導電膜を形成することにより、前記第１のホールと前記第２のホールの中にそれぞれ第１の導電性プラグと第２の導電性プラグを形成し、かつ、前記ボイド内にヒューズを形成する工程とを有する半導体装置の製造方法が提供される。
【００１３】
更に、その開示の別の観点によれば、半導体基板と、前記半導体基板に形成され、上面に凹部が形成された素子分離絶縁膜と、前記素子分離絶縁膜の上に形成され、前記凹部の上にスリットを備えた第１の絶縁膜と、前記凹部内でボイドを生成するように該凹部と前記スリットの各々の内面に形成され、かつ、前記ボイドに繋がるホールを備えた第２の絶縁膜と、前記ボイド内に形成されたヒューズと、前記ホール内に形成され、前記ヒューズに接続された導電性プラグとを備えた半導体装置が提供される。
【発明の効果】
【００１４】
以下の開示によれば、素子分離絶縁膜の凹部に意図的に形成されたボイド中にヒューズを形成するので、ヒューズの微細化を図ることができる。また、その凹部をウエットエッチングにより形成するので、エッチング液の濃度等によって凹部の大きさを自在に調節でき、凹部内に所定の大きさのボイドを形成するのが容易となる。
【図面の簡単な説明】
【００１５】
【図１】図１（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図２】図２（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図３】図３は、本実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図４】図４は、本実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図５】図５は、本実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図６】図６は、本実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図７】図７は、本実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図８】図８は、本実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図９】図９は、本実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図１０】図１０は、本実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図１１】図１１は、本実施形態に係る半導体装置の製造途中の平面図（その１）である。
【図１２】図１２は、本実施形態に係る半導体装置の製造途中の平面図（その２）である。
【図１３】図１３は、本実施形態に係る半導体装置の製造途中の平面図（その３）である。
【図１４】図１４は、本実施形態に係る半導体装置の製造途中の平面図（その４）である。
【図１５】図１５は、本実施形態に係る半導体装置の製造途中の平面図（その５）である。
【図１６】図１６は、本実施形態に係る半導体装置の製造途中の平面図（その６）である。
【図１７】図１７は、本実施形態に係る半導体装置の製造途中の平面図（その７）である。
【図１８】図１８は、本実施形態に係る半導体装置の製造途中の平面図（その８）である。
【図１９】図１９は、本実施形態に係る半導体装置の製造途中の平面図（その９）である。
【図２０】図２０は、フッ酸溶液に対する酸化シリコン膜のエッチング速度を調査して得られたグラフである。
【図２１】図２１は、本実施形態に係る半導体装置が備えるヒューズの拡大断面図である。
【図２２】図２２は、本実施形態に係る半導体装置の回路図である。
【発明を実施するための形態】
【００１６】
次に、本実施形態に係る半導体装置の製造方法について説明する。
【００１７】
図１〜図１０は、本実施形態に係る半導体装置の製造途中の断面図であり、図１１〜図１９はその平面図である。
【００１８】
本実施形態では、以下のようにして、一つの半導体装置にMOSトランジスタ、抵抗素子、及びヒューズを混載する。
【００１９】
まず、図１（ａ）に示すように、第１〜第３の領域I〜IIIを備えたシリコン基板１を用意する。
【００２０】
これらの領域のうち、第１の領域Iには後の工程でMOSトランジスタが形成され、第２の領域IIには抵抗素子が形成される。そして、第３の領域IIIにヒューズが形成される。
【００２１】
なお、図１〜図１０では、第３の領域IIIの断面として切断面が互いに垂直な第１の断面と第２の断面とを併記する。
【００２２】
次いで、シリコン基板１に素子分離溝１ａを形成し、その素子分離溝１ａ内に素子分離絶縁膜２として酸化シリコン膜を形成する。そのような素子分離構造はSTI(Shallow Trench Isolation)と呼ばれるが、STIに代えてLOCOS(Local Oxidation of Silicon)法により素子分離を行ってもよい。
【００２３】
そして、第１の領域Iにおけるシリコン基板１にp型不純物をイオン注入してpウェル３を形成した後、シリコン基板１の表面を熱酸化して厚さが約１nm〜８nm程度のゲート絶縁膜４を形成する。
【００２４】
図１１は本工程を終了した後の平面図であり、上記した図１（ａ）の第１及び第２の領域I、IIの各断面はそれぞれ図１１のＡ１−Ａ１線、Ｂ１−Ｂ１線に沿う断面に相当する。
【００２５】
また、図１（ａ）に示した第３の領域IIIのうち、第１断面は図１１のＣ１−Ｃ１線に沿う断面図に相当し、第２断面は図１１のＤ１−Ｄ１線に沿う断面に相当する。
【００２６】
なお、図１１では、図が煩雑になるのでゲート絶縁膜４を省略してある。
【００２７】
図１１に示すように、第１の領域Iでは、トランジスタの活性領域となる矩形領域が素子分離絶縁膜２によって画定される。
【００２８】
次いで、図１（ｂ）に示すように、素子分離絶縁膜２とゲート絶縁膜４の上に第１の導電膜６としてCVD(Chemical Vapor Deposition)法によりポリシリコン膜を１００nm〜１２０nm程度の厚さに形成する。
【００２９】
次に、図２（ａ）に示すように、第１の導電膜６の上にフォトレジストを塗布し、それを露光、現像して第１のレジストパターン８を形成する。
【００３０】
露光に使用する露光光は特に限定されない。本実施形態では、露光光としてArFエキシマレーザ光を使用し、第１のレジストパターン８の線幅D1をArFエキシマレーザ光で達成し得る最小線幅（８０nm〜９０nm）とする。
【００３１】
その後に、第１のレジストパターン８をマスクにして第１の導電膜６をドライエッチングすることにより、第１の領域Iにゲート電極６ａを形成すると共に、第２の領域IIにおいてゲート電極６ａと同一層内に抵抗パターン６ｂを形成する。
【００３２】
このようにして得られたゲート電極６ａの線幅は、第１のレジストパターン８の線幅D1と同程度の値となり、ArFエキシマレーザ光を用いたフォトリソグラフィで達成し得る最小線幅（８０nm〜９０nm）となる。
【００３３】
この後に、第１のレジストパターン８は除去される。
【００３４】
図１２は本工程を終了した後の平面図であり、上記した図２（ａ）の第１及び第２の領域I、IIの各断面はそれぞれ図１２のＡ２−Ａ２線、Ｂ２−Ｂ２線に沿う断面に相当する。
【００３５】
また、図２（ａ）に示した第３の領域IIIのうち、第１断面は図１２のＣ２−Ｃ２線に沿う断面図に相当し、第２断面は図１２のＤ２−Ｄ２線に沿う断面に相当する。
【００３６】
図１２に示すように、第２の領域IIに形成された抵抗パターン６ｂは長方形状の平面形状を有し、その両端にはパッド部６ｃが設けられる。
【００３７】
続いて、図２（ｂ）に示すように、第１の領域Iのゲート電極６ａをマスクにしながらシリコン基板１にn型不純物として砒素又はリンをイオン注入することにより、ゲート電極６ａの横のシリコン基板１にn型エクステンション１１を形成する。
【００３８】
その後、図３に示すように、シリコン基板１の各領域I〜IIIに下地絶縁膜１２としてCVD法で酸化シリコン膜を１０nm〜３０nm程度の厚さに形成する。
【００３９】
更に、下地絶縁膜１２の上に、CVD法で窒化シリコン膜を６０nm〜８０nm程度の厚さに形成し、その窒化シリコン膜を第１の絶縁膜１３とする。
【００４０】
その後に、第１の絶縁膜１３の上にフォトレジストを塗布し、それを露光、現像して第２のレジストパターン１４を形成する。
【００４１】
その露光に使用する露光光は特に限定されないが、第１のレジストパターン８（図２（ａ）参照）を形成したときと同様に、本工程でもArFエキシマレーザ光を使用するのが好ましい。
【００４２】
その第２のレジストパターン１４は、第２の領域IIにおいては抵抗パターン６ｂの上方に島状に形成される。また、そして、第３の領域IIIにおいては、島状のレジストパターン１４が間隔をおいて二つ形成され、それらの間の空間がレジストの窓１４ａとして供される。
【００４３】
窓１４ａの幅D2はなるべく小さくするのが好ましい。後述のように、第２のレジストパターン１４は、その下の第１の絶縁膜１３のエッチング時のマスクとして使用される。このようにエッチングの対象が絶縁膜である場合は、エッチングにより絶縁膜にパターン不良が発生しても、絶縁膜自体が回路の電流経路となるわけではないので、エッチングの対象が導電膜である場合と比較して回路が不良となる危険性は少ない。
【００４４】
しかも、第１の絶縁膜１３の膜厚は６０nm〜８０nmであり、第１の導電膜６の膜厚（１００nm〜１２０nm）よりも薄いため、図２（ａ）の工程で導電膜６をパターニングするときと比較して、エッチングにより第１の絶縁膜１３を微細に加工するのが容易である。
【００４５】
これらにより、本工程では、窓１４ａの幅D2を、図２（ａ）の工程で達成し得る最小の線幅D1よりも更に狭くすることができ、６０nm〜８０nm程度の微細な値にすることができる。
【００４６】
次に、図４に示すように、第２のレジストパターン１４をマスクに用いながら、第１の絶縁膜１３と下地絶縁膜１２とをドライエッチングする。
【００４７】
そのドライエッチングでは、窒化シリコンを含む第１の絶縁膜１３に対するエッチングガスとしてCHF3、O2、及びArの混合ガスを使用し、酸化シリコンを含む下地絶縁膜１２のエッチングガスとしてC4F8とArとの混合ガスを使用する。
【００４８】
このドライエッチングにより、第１の領域Iにおいては、第１の絶縁膜１３がゲート電極６ａの側壁に絶縁性サイドウォール１３ａとして残される。
【００４９】
ゲート電極６ａの側壁とシリコン基板１の上面との間には寄生容量が存在するが、その寄生容量の値は、絶縁性サイドウォール１３ａの誘電率等により定まる。そして、絶縁性サイドウォール１３ａの下の下地絶縁膜１２は、絶縁性サイドウォール１３ａと協働して、その寄生容量を調節する役割を担う。
【００５０】
なお、寄生容量の調整を絶縁性サイドウォール１３ａのみで行える場合は、下地絶縁膜１２は不要である。
【００５１】
また、第１の領域Iのシリコン基板１上にこれらの絶縁膜１２、１３が残らないように、このドライエッチングはオーバーエッチング気味に行われ、それにより素子分離絶縁膜２の上面の高さがシリコン基板１のそれよりも低くなる。
【００５２】
一方、第２の領域IIでは、抵抗パターン６ｂを覆うように各絶縁膜１２、１３が残され、これらの絶縁膜１２、１３と抵抗パターン６ｂとを備えた抵抗素子Rの基本構造が完成する。抵抗パターン６ｂ上の第２の絶縁膜１３は、後の工程で抵抗パターン６がシリサイド化されるのを防止する役割を担うものであり、シリサイドブロックとも呼ばれる。
【００５３】
そして、第３の領域IIIでは、各絶縁膜１２、１３の間にスリット１３ｘが形成されると共に、上記のオーバーエッチングによってスリット１３ｘを通じて素子分離絶縁膜２の上面がドライエッチングされ、素子分離絶縁膜２に溝２ａが形成される。
【００５４】
その溝２ａの深さΔHは、例えば１０nm〜２０nm程度の値となる。また、溝２ａの幅は、第２のレジストパターン１４の窓１４ａの幅D2と同程度であり、約６０nm〜８０nm程度の値となる。既述のように、この値は、ArFエキシマレーザ光で達成し得るゲート電極６ａの最小の線幅（８０nm〜９０nm）よりも小さな値である。
【００５５】
この後に、第２のレジストパターン１４は除去される。
【００５６】
図１３は、本工程を終了した後の平面図であり、上記した図４の第１及び第２の領域I、IIの各断面はそれぞれ図１３のＡ３−Ａ３線、Ｂ３−Ｂ３線に沿う断面に相当する。
【００５７】
また、図４に示した第３の領域IIIのうち、第１断面は図１３のＣ３−Ｃ３線に沿う断面図に相当し、第２断面は図１３のＤ３−Ｄ３線に沿う断面に相当する。
【００５８】
図１３に示すように、第２の領域IIでは、二つのパッド部６ｃの間の抵抗パターン６ｂの一部領域A上に第１の絶縁膜１３が残される。
【００５９】
また、第３の領域IIIでは、二つの島状の第１の絶縁膜１３が互いに間隔をおいて形成される。
【００６０】
次に、図５に示す断面構造を得るまでの工程について説明する。
【００６１】
まず、シリコン基板１の各領域I〜IIIにフォトレジストを塗布し、それを露光、現像して第３のレジストパターン１７を形成する。
【００６２】
第１の領域Iにおけるシリコン基板１は第３のレジストパターン１７で覆われずに露出する。
【００６３】
また、第３の領域IIIにおける第３のレジストパターン１７には窓１７ａが形成され、その窓１７ａから溝２ａが露出する。
【００６４】
次いで、第３のレジストパターン１７をマスクにしてシリコン基板１にn型不純物として砒素をイオン注入する。n型不純物は砒素に限定されず、リンをイオン注入してもよい。
【００６５】
これにより、第１の領域Iでは、ゲート電極６ａの横のシリコン基板１にn型ソースドレイン領域１５が形成され、ゲート電極６ａやn型ソースドレイン領域１５を備えたMOSトランジスタTRの基本構造が完成する。
【００６６】
また、第３の領域IIIでは、溝２ａの表面から砒素がイオン注入され、素子分離絶縁膜２にn型不純物領域２０が形成される。
【００６７】
図１４は、本工程を終了した後の平面図であり、上記した図５の第１及び第２の領域I、IIの各断面はそれぞれ図１４のＡ４−Ａ４線、Ｂ４−Ｂ４線に沿う断面に相当する。
【００６８】
また、図５に示した第３の領域IIIのうち、第１断面は図１４のＣ４−Ｃ４線に沿う断面図に相当し、第２断面は図１４のＤ４−Ｄ４線に沿う断面に相当する。
【００６９】
図１４に示されるように、第３の領域IIIでは、第３のレジストパターン１７の窓１７ａから溝２ａが露出する。
【００７０】
この後に、第３のレジストパターン１７は除去される。
【００７１】
続いて、図６に示すように、第１の領域Iに露出しているシリコン基板１の表面をフッ酸溶液に曝すことで、当該表面に形成されている自然酸化膜等をウエットエッチングにより除去し、シリコン基板１の表面を清浄化する。
【００７２】
また、本工程では、第３の領域IIIにおける素子分離絶縁膜２がスリット１３ｘを通じてウエットエッチングされる。ウエットエッチングは等方的に進行するため、スリット１３ｘの下の溝２ａが拡幅されて凹部２ｂが形成される。
【００７３】
なお、窒化シリコンを含む第１の絶縁膜１３のフッ酸溶液に対するエッチング速度は、酸化シリコンを含む素子分離絶縁膜２のエッチング速度よりも遅い。そのため、このウエットエッチングによってスリット１３ｘが広がることはなく、幅Wがスリット１３ｘの幅D2よりも広い凹部２ｂを形成することができる。
【００７４】
更に、凹部２ｂの深さYと幅Wは、本工程のフッ酸溶液の濃度や、図４の工程で溝２ａを形成するときのドライエッチング条件等によってコントロールすることができる。そのため、これらの条件を適当に調節することで、凹部２ａの形状が基板面内でばらつくのを抑制しつつ、所定の大きさの凹部２ａを形成することができる。
【００７５】
本実施例では、凹部２ａの幅Wは１４０nm〜１７０nm程度となり、深さYは８０nm〜９０nm程度となる。
【００７６】
ここで、本実施形態では素子分離絶縁膜２として酸化シリコン膜を形成したが、フッ酸溶液に対する酸化シリコン膜のエッチング速度は、n型不純物領域２０（図５参照）を形成した部分では増加する。
【００７７】
これは、n型不純物領域２０においては砒素のイオン注入によって膜中にAs-O結合が形成され、そのAs-O結合の解離エネルギがもともとのSi-O結合のそれよりも低く、フッ酸溶液によってAs-O結合が簡単に切断されるためである。
【００７８】
図２０は、フッ酸溶液に対する酸化シリコン膜のエッチング速度を調査して得られたグラフである。
【００７９】
この調査では、不純物が注入されていないシリコン熱酸化膜のエッチング深さ（X1）と、砒素をイオン注入したシリコン熱酸化膜のエッチング深さ（X2）とを測定した。そして、これらの深さの差ΔX（＝X2−X1）とX1の各々の値をプロットし、図２０のようなグラフを得た。
【００８０】
図２０に示されるように、ΔXは、X1に略比例し、常に正の値となる。このことから、砒素のようなn型不純物をイオン注入することで、酸化シリコン膜のエッチング速度が増加することが確かめられた。
【００８１】
このようなエッチング速度の相違を利用して、上記の図６の工程では、n型不純物が注入されていない部分の素子分離絶縁膜２がエッチングされるのを抑制しつつ、n型不純物領域２０のみを選択的にウエットエッチングし、所定の部分のみに凹部２ｂを形成できる。
【００８２】
なお、そのようなエッチング速度の増加は、砒素やリン等のn型不純物をイオン注入した場合に顕著に現れ、酸化シリコン膜にp型不純物をイオン注入した場合には、フッ酸溶液に対する酸化シリコン膜のエッチング速度は上記とは逆に低下する。
【００８３】
これは、ボロン等のp型不純物をイオン注入したときに酸化シリコン膜中に形成されるB-O結合の解離エネルギがもともとのSi-O結合のそれよりも高くなるためである。
【００８４】
なお、図１５は、本工程を終了した後の平面図であり、上記した図６の第１及び第２の領域I、IIの各断面はそれぞれ図１５のＡ５−Ａ５線、Ｂ５−Ｂ５線に沿う断面に相当する。
【００８５】
また、図６に示した第３の領域IIIのうち、第１断面は図１５のＣ５−Ｃ５線に沿う断面図に相当し、第２断面は図１５のＤ５−Ｄ５線に沿う断面に相当する。
【００８６】
図１５に示されるように、第３の領域IIIでは、ウエットエッチングによって凹部２ｂが形成された結果、凹部２ｂの縁部から第１の絶縁膜１３が張り出すようになる。
【００８７】
また、第２の領域IIでは、本工程のウエットエッチングにより、第１の絶縁膜１３が形成されていないパッド部６ｃの表面も清浄化される。
【００８８】
次に、図７に示すように、シリコン基板１の各領域I〜IIIにスパッタ法で高融点金属膜としてコバルト膜を形成し、そのコバルト膜をアニールしてシリコンと反応させることにより、コバルトシリサイド層等の高融点金属シリサイド層２１を形成する。その後に、素子分離絶縁膜２や絶縁性サイドウォール１３ａ等の上で未反応となっているコバルト膜をウエットエッチングにより除去する。
【００８９】
このとき、第１の領域Iでは、図６の工程でウエットエッチングにより予めシリコン基板１の表面を清浄化しているので、高融点金属膜とシリコンとの反応が自然酸化膜等によって阻害されず、良質な高融点金属シリサイド層２１が形成される。
【００９０】
その高融点金属シリサイド層２１はn型ソースドレイン領域１５の低抵抗化に寄与する。また、ゲート電極６ａの上面にも高融点金属シリサイド層２１が形成され、これによりゲート電極６ａも低抵抗化される。
【００９１】
一方、第２の領域IIでは、抵抗パターン６ｂの上に残存する第１の絶縁膜１３ｂによって抵抗パターン６ｂのシリサイド化が阻止され、抵抗パターン６ｂを高抵抗に維持することができる。
【００９２】
図１６は、本工程を終了した後の平面図であり、上記した図７の第１及び第２の領域I、IIの各断面はそれぞれ図１６のＡ６−Ａ６線、Ｂ６−Ｂ６線に沿う断面に相当する。
【００９３】
また、図７に示した第３の領域IIIのうち、第１断面は図１６のＣ６−Ｃ６線に沿う断面図に相当し、第２断面は図１６のＤ６−Ｄ６線に沿う断面に相当する。
【００９４】
図１６に示されるように、上記の高融点金属シリサイド層２１は、第２の領域IIのパッド部６ｃ上にも形成される。そのパッド部６ｃの表面は、図６のウエットエッチングによって予め清浄化されているので、パッド部６ｃ上の自然酸化膜等が原因で高融点金属シリサイド層２１の成長が妨げられるのを防止できる。
【００９５】
次に、図８に示す断面構造を得るまでの工程について説明する。
【００９６】
まず、成膜ガスとしてシラン（SiH4）とアンモニア（NH3）との混合ガスを用いて、シリコン基板１の各領域I〜IIIに第２の絶縁膜２４としてCVD法により窒化シリコン膜を２０nm〜４０nm程度の厚さに形成する。
【００９７】
第１の領域Iに形成された第２の絶縁膜２４は、MOSトランジスタTRを保護する保護絶縁膜として機能する。
【００９８】
一方、第３の領域IIIにおいては、上記の成膜ガスが凹部２ｂ内に入り込み、凹部２ｂとスリット１３ｘの各々の内面に第２の絶縁膜２４が形成される。そして、第２の絶縁膜２４の膜厚を調節することにより、スリット１３ｘを第２の絶縁膜２４で塞ぎつつ、凹部２ｂ内にボイド２４ａを形成する。
【００９９】
ここで、上記のように凹部２ｂをウエットエッチングにより形成したことで、ウエットエッチング時のフッ酸溶液の濃度等によって凹部２ｂの幅や深さを自在に調節でき、凹部２ｂ内に所定の大きさのボイド２４ａを形成するのが容易となる。
【０１００】
しかも、凹部２ｂの幅よりもスリット１３ｘの幅の方が狭いので、第２の絶縁膜２４でスリット１３ｘを確実に塞ぐことができる。
【０１０１】
よって、第２の絶縁膜２４の膜厚が基板面内でばらついても、凹部２ｂ内に所定の大きさのボイド２４ａを形成しながらスリット１３ｘを塞ぐことができ、第２の絶縁膜２４の膜厚のばらつきに影響されずに高精度にボイド２４ａを形成することが可能となる。
【０１０２】
続いて、第２の絶縁膜２４の上に第３の絶縁膜２５としてプラズマCVD法によりPSG(Phospho Silicate Glass)膜を７００nm〜９００nm程度の厚さに形成する。
【０１０３】
このとき、第１の領域Iでは、第３の絶縁膜２５を成膜するときのプラズマ雰囲気によりトランジスタTRがダメージを受けるのを第２の絶縁膜２４によって抑制することができる。
【０１０４】
その後に、CMP(Chemical Mechanical Polishing)法により第３の絶縁膜２５の上面を研磨して平坦化する。
【０１０５】
図１７は、本工程を終了した後の平面図であり、上記した図８の第１及び第２の領域I、IIの各断面はそれぞれ図１７のＡ７−Ａ７線、Ｂ７−Ｂ７線に沿う断面に相当する。
【０１０６】
また、図８に示した第３の領域IIIのうち、第１断面は図１７のＣ７−Ｃ７線に沿う断面図に相当し、第２断面は図１７のＤ７−Ｄ７線に沿う断面に相当する。
【０１０７】
なお、図１７では、図が煩雑になるのを防ぐため、第３の絶縁膜２５については省略してある。
【０１０８】
図１７に示されるように、第３の領域IIIに形成されたボイド２４ａは、上から見たときに縦に長い形状を有する。
【０１０９】
次に、図９に示すように、第３の絶縁膜２５の上に第４のレジストパターン３０を形成し、その第４のレジストパターン３０をマスクにして第１及び第２の絶縁膜２４、２５をドライエッチングする。これにより、第１の領域Iではゲート電極６ａの横に第１のホール２５ａが形成され、第３の領域IIIではボイド２４ａの上に第２のホール２５ｂが形成される。
【０１１０】
そのドライエッチングは２ステップで行われ、最初の第１のステップではエッチングガスとしてC4F6、O2、及びArの混合ガスを使用し、PSGを含む第３の絶縁膜２５をエッチングする。このエッチングガスに対して第２の絶縁膜２４中の窒化シリコンはエッチング耐性を有するため、このエッチングは第２の絶縁膜２４の上で自動停止する。
【０１１１】
そして、次の第２のステップでは、エッチングガスをCHF3、O2、及びArの混合ガスに切り替え、窒化シリコンを含む第２の絶縁膜２４をドライエッチングする。
【０１１２】
そのエッチングガスに対し、第１の領域Iに形成されている高融点金属シリサイド層２１はエッチングストッパとして機能するので、第１の領域Iでは第１のホール２４ａが高融点金属シリサイド層２１を突き抜けることがない。
【０１１３】
一方、第３の領域IIIでは、エッチングストッパとなる高融点金属シリサイド層２１が存在しないので、オーバーエッチングによって第２のホール２５ｂの下の素子分離絶縁膜２もエッチングされることになる。
【０１１４】
そして、このようにして形成された第２のホール２５ｂ内に、上記のボイド２４ａが露出する。
【０１１５】
この後に、第４のレジストパターン３０は除去される。
【０１１６】
図１８は、本工程を終了した後の平面図であり、上記した図９の第１及び第２の領域I、IIの各断面はそれぞれ図１８のＡ８−Ａ８線、Ｂ８−Ｂ８線に沿う断面に相当する。
【０１１７】
また、図９に示した第３の領域IIIのうち、第１断面は図１８のＣ８−Ｃ８線に沿う断面図に相当し、第２断面は図１８のＤ８−Ｄ８線に沿う断面に相当する。
【０１１８】
なお、図１８では、図が煩雑になるのを防ぐため、第３の絶縁膜２５については省略してある。
【０１１９】
図１８に示されるように、第３の領域IIIにおける第２のホール２５ｂは、縦長のボイド２４ａの両端に重なるように形成される。
【０１２０】
また、第２の領域IIにおいては、上記の第１及び第２のホール２５ａ、２５ｂの形成と同時に、パッド部６ｃ上の高融点金属シリサイド層２１が露出する第３のホール２５ｃが形成される。
【０１２１】
次に、図１０に示す断面構造を得るまでの工程について説明する。
【０１２２】
まず、各ホール２５ａ、２５ｂの内面と第３の絶縁膜２５の上面に、バリアメタル膜２６として窒化チタン膜を８nm〜２０nm程度の厚さに形成する。
【０１２３】
バリアメタル膜２６の成膜方法は特に限定されないが、CVD法でバリアメタル膜２６を形成するのが好ましい。その場合、成膜ガスとしては、四塩化チタン（TiCl4）とアンモニア（NH3）との混合ガスが使用される。
【０１２４】
CVD法を用いることで、上記の成膜ガスが第３の領域IIIのボイド２４ａ内にも入り込み、ボイド２４ａの内面にもバリアメタル膜２６を形成することができる。
【０１２５】
次いで、バリアメタル膜２６の上に第２の導電膜２７としてCVD法でタングステン膜を形成し、そのタングステン膜により各ホール２５ａ、２５ｂ内とボイド２４ａ内とを完全に埋め込む。
【０１２６】
その後に、第３の絶縁膜２５の上の余分なバリアメタル膜２６、２７をCMP法により研磨して除去し、これらの膜を各ホール２５ａ、２５ｂ内とボイド２４ａ内にのみ残す。
【０１２７】
これにより、各ホール２５ａ、２５ｂ内にはそれぞれ第１の導電性プラグ２８ａと第２の導電性プラグ２８ｂが形成されることになる。
【０１２８】
また、第３の領域IIIのボイド２４ａ内には、バリアメタル膜２６と第２の導電膜２７とを備えたヒューズFが形成される。
【０１２９】
そのヒューズFは、両端が第２の導電性プラグ２８ｂに接続されており、二つのプラグ２８ｂ間に電流を流すことで切断することができる。
【０１３０】
このようにヒューズFを切断するとその周囲に熱的なダメージが及ぶことがある。但し、本実施形態では、ヒューズFをゲート電極６ａから離して形成するので、ヒューズFの切断時のダメージがゲート電極６ａに及ぶのを抑制できる。
【０１３１】
また、ヒューズFとして形成されたバリアメタル膜２６と第２の導電膜２７は、窒化チタンやタングステン等のように高抵抗の材料を含むため、低電流でも多くのジュール熱を発生し、ヒューズFを低電流で切断することができるようになる。
【０１３２】
図１９は、本工程を終了した後の平面図であり、上記した図１０の第１及び第２の領域I、IIの各断面はそれぞれ図１９のＡ９−Ａ９線、Ｂ９−Ｂ９線に沿う断面に相当する。
【０１３３】
また、図１０に示した第３の領域IIIのうち、第１断面は図１９のＣ９−Ｃ９線に沿う断面図に相当し、第２断面は図１９のＤ９−Ｄ９線に沿う断面に相当する。
【０１３４】
図１９に示すように、第２の領域IIにおいては、上記の導電性プラグ２８ａ、２８ｂの形成と同時に、抵抗パターン６ｂに電流を供給するための第３の導電性プラグ２８ｃが第３のホール２５ｃ内に形成される。
【０１３５】
一方、第３の領域IIIでは、第２の導電性プラグ２８ｂは、当該領域IIIに残存する第１の絶縁膜１３に重なるように形成される。このように形成しても、第１の絶縁膜１３は導電性がないため電流経路とはなりえない。
【０１３６】
よって、第１の絶縁膜１３との重なりを気にせずに各プラグ２８ｂ同士の間隔を狭め、ヒューズFの長さLを短くすることができる。このようにヒューズFを微細化できることで、低電流でヒューズFを切断できると共に、半導体装置のサイズを縮小化することができる。
【０１３７】
更に、第１の絶縁膜１３と各プラグ２８ｂとの重なりを気にする必要がないため、半導体装置の平面レイアウトの自由度も増す。
【０１３８】
なお、第１の絶縁膜１３に代えて導電膜を形成することも考えられる。しかし、これでは当該導電膜と各プラグ２８ｂとが重なったときに、各プラグ２８ｂを流れる電流が導電膜にリークするので、当該導電膜との重なりを防止すべく各プラグ２８ｂ同士の間隔を本実施形態よりも広くせざるを得ず、ヒューズFの微細化が困難となる。
【０１３９】
図２１は、このヒューズFとその周囲の拡大断面図である。
【０１４０】
上記したような微細化によってヒューズFの長さLは１３０nm〜１５０nm程度の値となる。また、ヒューズFの厚さTは５０nm〜７０nm程度の値となり、第２の導電性プラグ２８ｂの直径Hは１１０nm〜１３０nm程度の値となる。
【０１４１】
以上により、本実施形態に係る半導体装置の基本構造が完成する。
【０１４２】
上記した本実施形態によれば、図６の工程で形成した凹部２ｂは、ゲート電極６ａの最小線幅D1（図２（ａ））よりも狭い幅D2のスリット１３ｘを通じて素子分離絶縁膜２をウエットエッチングして形成されるので、極めて微細な大きさとなる。
【０１４３】
そのため、図１０に示したように、凹部２ｂ内に形成されるボイド２４ａも微細となり、ボイド２４ａ内のヒューズFの幅D3をゲート電極６ａの最小線幅D1よりも狭くすることが可能となる。その結果、低電流でもヒューズFを確実に切断することができるようになり、基板１内の複数のヒューズFを切断する場合に未切断のヒューズFが発生するのを防止できる。
【０１４４】
しかも、図６の工程でウエットエッチングにより溝２ａを拡幅して凹部２ｂとするので、ウエットエッチング時のフッ酸溶液の濃度等によって凹部２ｂの幅や深さを自在に調節でき、凹部２ｂ内に所定の大きさのボイド２４ａを形成するのが容易となる。
【０１４５】
更に、ヒューズFはトランジスタTRや抵抗素子Rの製造工程を利用して形成され、ヒューズFを形成するのに特有の工程は不要であるから、工程数の増大もない。例えば、図６の工程で凹部２ｂを形成する工程では、第２の領域IIにおいてシリサイドブロックとして形成した第１の絶縁膜１３をウエットエッチングのマスクに流用しており、凹部２ｂの形成とシリサイドブロックの形成とを両立させることができる。
【０１４６】
なお、上記したヒューズFの使用用途は特に限定されない。図２２は、半導体チップの多量な情報が必要なChipTrace(識別子)としてヒューズFを使用する場合に好適な回路図である。
【０１４７】
この例では、一つの半導体装置内に複数のヒューズFを設けると共に、各ヒューズFの一端を接地線３５に接続する。そして、その半導体装置がシリコン基板１を個片化した後のどの半導体チップに属するのかに応じ、どのヒューズFを切断するかを予め決めておく。例えば、図２２では、右の二つのヒューズFを切断している。
【０１４８】
このようにすると、個片化後の半導体チップにおいて、どのヒューズFが切断されているのかを調べることで、その半導体チップがもとのシリコン基板１のどこに位置していたのかが分かる。
【０１４９】
以上説明した本実施形態に関し、更に以下の付記を開示する。
【０１５０】
（付記１） 半導体基板に素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜の上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜にスリットを形成する工程と、
前記スリットが形成された前記第１の絶縁膜をマスクとして前記素子分離絶縁膜をウエットエッチングすることにより、前記スリットの下の前記素子分離絶縁膜に凹部を形成する工程と、
前記凹部と前記スリットの各々の内面に第２の絶縁膜を形成することにより、前記第２の絶縁膜により前記スリットを塞ぎつつ、前記凹部内にボイドを形成する工程と、
前記ボイドの上の前記第２の絶縁膜にホールを形成し、該ホール内に該ボイドを露出させる工程と、
露出した前記ボイドと前記ホールのそれぞれの中に導電膜を形成することにより、前記ボイド内にヒューズを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１５１】
（付記２） 前記凹部を形成する前に、前記スリットが形成された前記第１の絶縁膜をマスクとして前記素子分離絶縁膜をドライエッチングすることにより、前記スリットの下の前記素子分離絶縁膜に溝を形成する工程を更に有し、
前記凹部を形成する工程は、前記ウエットエッチングにより前記溝の幅を拡げることにより行われることを特徴とする付記１に記載の半導体装置の製造方法。
【０１５２】
（付記３） 前記ウエットエッチングの前に、前記溝の表面に不純物を注入する工程を更に有することを特徴とする付記２に記載の半導体装置の製造方法。
【０１５３】
（付記４） 前記不純物はn型不純物であることを特徴とする付記３に記載の半導体装置の製造方法。
【０１５４】
（付記６） 前記n型不純物は砒素又はリンであることを特徴とする付記４に記載の半導体装置の製造方法。
【０１５５】
（付記７） 前記ウエットエッチングは、前記第１の絶縁膜のエッチング速度が前記素子分離絶縁膜のエッチング速度よりも遅くなるエッチング液を使用して行われることを特徴とする付記２〜６のいずれかに記載の半導体装置の製造方法。
【０１５６】
（付記８） 前記素子分離絶縁膜として酸化シリコン膜を形成し、
前記第１の絶縁膜として窒化シリコン膜を形成し、
前記エッチング液としてフッ酸溶液を使用することを特徴とする付記７に記載の半導体装置の製造方法。
【０１５７】
（付記９） 前記ヒューズを形成する工程は、
前記ボイドと前記ホールのそれぞれの内面に、CVD法によりバリアメタル膜を形成する工程と、
前記バリアメタル膜の上に前記導電膜としてタングステン膜を形成する工程とを更に有することを特徴とする付記１〜８のいずれかに記載の半導体装置の製造方法。
【０１５８】
（付記１０） 半導体基板の第１の領域に素子分離絶縁膜を形成する工程と、
前記半導体基板の第２の領域にゲート絶縁膜を介してゲート電極を形成する工程と、
前記素子分離絶縁膜と前記ゲート電極を形成した後、前記半導体基板の前記第１の領域と前記第２の領域に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜をパターニングすることにより、前記第１の領域において前記第１の絶縁膜にスリットを形成し、かつ、前記第２の領域において前記ゲート電極の側壁に絶縁性サイドウォールを形成する工程と、
前記第１の絶縁膜をパターニングした後、前記スリットの下の前記素子分離絶縁膜に凹部を形成する工程と、
前記凹部を形成した後、前記第１の領域と前記第２の領域に第２の絶縁膜を形成することにより、前記第１の領域において前記ゲート電極を前記第２の絶縁膜で覆うと共に、前記第２の領域において、前記凹部内にボイドを形成しながら、前記第２の絶縁膜により前記スリットを塞ぐ工程と、
前記第２の絶縁膜をパターニングすることにより、前記第１の領域において前記ゲート電極の横に第１のホールを形成し、かつ、前記第２の領域において前記ボイドの上に第２のホールを形成し、該第２のホール内に前記ボイドを露出させる工程と、
前記第１のホール、前記第２のホール、及び前記ボイドのそれぞれの中に導電膜を形成することにより、前記第１のホールと前記第２のホールの中にそれぞれ第１の導電性プラグと第２の導電性プラグを形成し、かつ、前記ボイド内にヒューズを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１５９】
（付記１１） 前記凹部を形成する工程は、前記第１の領域においてウエットエッチングにより前記半導体基板の表面を清浄化し、かつ、前記第２の領域において前記スリットを通じて前記素子分離絶縁膜をウエットエッチングすることにより行われることを特徴とする付記１０に記載の半導体装置の製造方法。
【０１６０】
（付記１２） 前記第１の絶縁膜をパターニングする工程において、ドライエッチングにより前記スリットの下の前記素子分離絶縁膜に溝を形成し、
前記凹部を形成する工程において、前記ウエットエッチングにより前記溝をもとよりも拡幅して前記凹部とすることを特徴とする付記１１に記載の半導体装置の製造方法。
【０１６１】
（付記１３） 前記ウエットエッチングの前に、前記第１の領域において前記ゲート電極の横の前記半導体基板に不純物を注入してソースドレイン領域を形成し、かつ、前記溝の表面に前記不純物を注入する工程を更に有することを特徴とする付記１２に記載の半導体装置の製造方法。
【０１６２】
（付記１４） 前記ゲート電極を形成する工程において、前記半導体基板の第３の領域に抵抗パターンを形成し、
前記第１の絶縁膜を形成する工程において、半導体基板の前記第３の領域に前記第１の絶縁膜を形成し、
前記第１の絶縁膜をパターニングする工程において、前記抵抗パターンの一部領域上に前記第１の絶縁膜を残し、
前記半導体基板の前記表面を清浄化する工程において、前記第１の絶縁膜が残されていない部分の前記抵抗パターンの表面を前記ウエットエッチングにより清浄化し、
前記清浄化の後、前記第１領域における前記半導体基板の前記表面と、前記第３の領域にける前記抵抗パターンの前記表面に高融点金属シリサイド層を形成することを特徴とする付記１０〜１３のいずれかに記載の半導体装置の製造方法。
【０１６３】
（付記１５） 半導体基板と、
前記半導体基板に形成され、上面に凹部が形成された素子分離絶縁膜と、
前記素子分離絶縁膜の上に形成され、前記凹部の上にスリットを備えた第１の絶縁膜と、
前記凹部内でボイドを生成するように該凹部と前記スリットの各々の内面に形成され、かつ、前記ボイドに繋がるホールを備えた第２の絶縁膜と、
前記ボイド内に形成されたヒューズと、
前記ホール内に形成され、前記ヒューズに接続された導電性プラグと、
を備えたことを特徴とする半導体装置。
【０１６４】
（付記１６） 前記ヒューズは、前記ボイドの内面に形成されたバリアメタル膜と、該バリアメタル膜の上に形成されたタングステン膜とを有することを特徴とする付記１５に記載の半導体装置。
【０１６５】
（付記１７） 前記スリットの幅は、前記凹部の幅よりも狭いことを特徴とする付記１５又は付記１６に記載の半導体装置。
【０１６６】
（付記１８） 前記半導体基板の上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の横に形成され、前記第１の絶縁膜と同じ材料からなる絶縁性サイドウォールとを更に有することを特徴とする付記１５〜１７のいずれかに記載の半導体装置。
【０１６７】
（付記１９） 前記ゲート電極と同一層内に形成され、該ゲート電極と同一の材料からなる抵抗パターンを更に有し、
前記抵抗パターンの一部領域上に、前記第１の絶縁膜が形成されたことを特徴とする付記１８に記載の半導体装置。
【０１６８】
（付記２０） 前記素子分離絶縁膜は酸化シリコン膜であり、
前記第１の絶縁膜は窒化シリコン膜であることを特徴とする付記１５〜１９のいずれかに記載の半導体装置。
【符号の説明】
【０１６９】
１…シリコン基板、１ａ…素子分離溝、２…素子分離絶縁膜、２ａ…溝、２ｂ…凹部、３…pウェル、４…ゲート絶縁膜、６…第１の導電膜、６ａ…ゲート電極、６ｂ…抵抗パターン、６ｃ…パッド部、８…第１のレジストパターン、１２…下地絶縁膜、１３…第１の絶縁膜、１３ａ…絶縁性サイドウォール、１３ｘ…スリット、１４…第２のレジストパターン、１４ａ…窓、１７…第３のレジストパターン、１７ａ…窓、２１…高融点金属シリサイド層、２４…第２の絶縁膜、２４ａ…ボイド、２５…第３の絶縁膜、２５ａ〜２５ｃ…第１〜第３のホール、２６…バリアメタル膜、２７…第２の導電膜、２８ａ〜２８ｃ…第１〜第３の導電性プラグ、３０…第４のレジストパターン。
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
LSI等の半導体装置では、トランジスタや抵抗素子等の他に、ヒューズが形成されることがある。
【０００３】
ヒューズの用途には様々なものがある。例えば、半導体基板を個片化して得られたチップの識別子としてヒューズを用いる場合がある。その場合、チップ内の複数のヒューズのうち、切断されたヒューズの個数や場所を特定することで、そのチップがもとの半導体基板のどこに位置していたかが分かり、半導体装置の不良解析等に役立てることができる。
【０００４】
また、半導体装置の回路特性を調節する目的で、半導体装置が完成した後に複数のヒューズの一部を切断することもある。
【０００５】
ヒューズの切断方法には、レーザによる切断と電気的な切断とがある。
【０００６】
このうち、レーザを用いる場合は、高価なレーザの照射装置を導入する必要があり、半導体装置のコスト増を招いてしまう。
【０００７】
一方、電気的な切断は、切断対象となるヒューズに電流を流すことによりそのヒューズを切断するというものであり、切断のための特別な装置が不要で、ヒューズの切断を簡単且つ低コストで行うというメリットがある。
【０００８】
そのようなヒューズは、半導体装置の小型化や切断の容易さ等の観点から、なるべく微細に形成するのが好ましい。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−１３５０３５号公報
【特許文献２】特開２０００−３６５６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
半導体装置とその製造方法において、ヒューズの微細化を図ることを目的とする。
【課題を解決するための手段】
【００１１】
以下の開示の一観点によれば、半導体基板に素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜の上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜にスリットを形成する工程と、前記スリットが形成された前記第１の絶縁膜をマスクとして前記素子分離絶縁膜をウエットエッチングすることにより、前記スリットの下の前記素子分離絶縁膜に凹部を形成する工程と、前記凹部と前記スリットの各々の内面に第２の絶縁膜を形成することにより、前記第２の絶縁膜により前記スリットを塞ぎつつ、前記凹部内にボイドを形成する工程と、前記ボイドの上の前記第２の絶縁膜にホールを形成し、該ホール内に該ボイドを露出させる工程と、露出した前記ボイドと前記ホールのそれぞれの中に導電膜を形成することにより、前記ボイド内にヒューズを形成する工程とを有する半導体装置の製造方法が提供される。
【００１２】
また、その開示の他の観点によれば、半導体基板の第１の領域に素子分離絶縁膜を形成する工程と、前記半導体基板の第２の領域にゲート絶縁膜を介してゲート電極を形成する工程と、前記素子分離絶縁膜と前記ゲート電極を形成した後、前記半導体基板の前記第１の領域と前記第２の領域に第１の絶縁膜を形成する工程と、前記第１の絶縁膜をパターニングすることにより、前記第１の領域において前記第１の絶縁膜にスリットを形成し、かつ、前記第２の領域において前記ゲート電極の側壁に絶縁性サイドウォールを形成する工程と、前記第１の絶縁膜をパターニングした後、前記スリットの下の前記素子分離絶縁膜に凹部を形成する工程と、前記凹部を形成した後、前記第１の領域と前記第２の領域に第２の絶縁膜を形成することにより、前記第１の領域において前記ゲート電極を前記第２の絶縁膜で覆うと共に、前記第２の領域において、前記凹部内にボイドを形成しながら、前記第２の絶縁膜により前記スリットを塞ぐ工程と、前記第２の絶縁膜をパターニングすることにより、前記第１の領域において前記ゲート電極の横に第１のホールを形成し、かつ、前記第２の領域において前記ボイドの上に第２のホールを形成し、該第２のホール内に前記ボイドを露出させる工程と、前記第１のホール、前記第２のホール、及び前記ボイドのそれぞれの中に導電膜を形成することにより、前記第１のホールと前記第２のホールの中にそれぞれ第１の導電性プラグと第２の導電性プラグを形成し、かつ、前記ボイド内にヒューズを形成する工程とを有する半導体装置の製造方法が提供される。
【００１３】
更に、その開示の別の観点によれば、半導体基板と、前記半導体基板に形成され、上面に凹部が形成された素子分離絶縁膜と、前記素子分離絶縁膜の上に形成され、前記凹部の上にスリットを備えた第１の絶縁膜と、前記凹部内でボイドを生成するように該凹部と前記スリットの各々の内面に形成され、かつ、前記ボイドに繋がるホールを備えた第２の絶縁膜と、前記ボイド内に形成されたヒューズと、前記ホール内に形成され、前記ヒューズに接続された導電性プラグとを備えた半導体装置が提供される。
【発明の効果】
【００１４】
以下の開示によれば、素子分離絶縁膜の凹部に意図的に形成されたボイド中にヒューズを形成するので、ヒューズの微細化を図ることができる。また、その凹部をウエットエッチングにより形成するので、エッチング液の濃度等によって凹部の大きさを自在に調節でき、凹部内に所定の大きさのボイドを形成するのが容易となる。
【図面の簡単な説明】
【００１５】
【図１】図１（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図２】図２（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図３】図３は、本実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図４】図４は、本実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図５】図５は、本実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図６】図６は、本実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図７】図７は、本実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図８】図８は、本実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図９】図９は、本実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図１０】図１０は、本実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図１１】図１１は、本実施形態に係る半導体装置の製造途中の平面図（その１）である。
【図１２】図１２は、本実施形態に係る半導体装置の製造途中の平面図（その２）である。
【図１３】図１３は、本実施形態に係る半導体装置の製造途中の平面図（その３）である。
【図１４】図１４は、本実施形態に係る半導体装置の製造途中の平面図（その４）である。
【図１５】図１５は、本実施形態に係る半導体装置の製造途中の平面図（その５）である。
【図１６】図１６は、本実施形態に係る半導体装置の製造途中の平面図（その６）である。
【図１７】図１７は、本実施形態に係る半導体装置の製造途中の平面図（その７）である。
【図１８】図１８は、本実施形態に係る半導体装置の製造途中の平面図（その８）である。
【図１９】図１９は、本実施形態に係る半導体装置の製造途中の平面図（その９）である。
【図２０】図２０は、フッ酸溶液に対する酸化シリコン膜のエッチング速度を調査して得られたグラフである。
【図２１】図２１は、本実施形態に係る半導体装置が備えるヒューズの拡大断面図である。
【図２２】図２２は、本実施形態に係る半導体装置の回路図である。
【発明を実施するための形態】
【００１６】
次に、本実施形態に係る半導体装置の製造方法について説明する。
【００１７】
図１〜図１０は、本実施形態に係る半導体装置の製造途中の断面図であり、図１１〜図１９はその平面図である。
【００１８】
本実施形態では、以下のようにして、一つの半導体装置にMOSトランジスタ、抵抗素子、及びヒューズを混載する。
【００１９】
まず、図１（ａ）に示すように、第１〜第３の領域I〜IIIを備えたシリコン基板１を用意する。
【００２０】
これらの領域のうち、第１の領域Iには後の工程でMOSトランジスタが形成され、第２の領域IIには抵抗素子が形成される。そして、第３の領域IIIにヒューズが形成される。
【００２１】
なお、図１〜図１０では、第３の領域IIIの断面として切断面が互いに垂直な第１の断面と第２の断面とを併記する。
【００２２】
次いで、シリコン基板１に素子分離溝１ａを形成し、その素子分離溝１ａ内に素子分離絶縁膜２として酸化シリコン膜を形成する。そのような素子分離構造はSTI(Shallow Trench Isolation)と呼ばれるが、STIに代えてLOCOS(Local Oxidation of Silicon)法により素子分離を行ってもよい。
【００２３】
そして、第１の領域Iにおけるシリコン基板１にp型不純物をイオン注入してpウェル３を形成した後、シリコン基板１の表面を熱酸化して厚さが約１nm〜８nm程度のゲート絶縁膜４を形成する。
【００２４】
図１１は本工程を終了した後の平面図であり、上記した図１（ａ）の第１及び第２の領域I、IIの各断面はそれぞれ図１１のＡ１−Ａ１線、Ｂ１−Ｂ１線に沿う断面に相当する。
【００２５】
また、図１（ａ）に示した第３の領域IIIのうち、第１断面は図１１のＣ１−Ｃ１線に沿う断面図に相当し、第２断面は図１１のＤ１−Ｄ１線に沿う断面に相当する。
【００２６】
なお、図１１では、図が煩雑になるのでゲート絶縁膜４を省略してある。
【００２７】
図１１に示すように、第１の領域Iでは、トランジスタの活性領域となる矩形領域が素子分離絶縁膜２によって画定される。
【００２８】
次いで、図１（ｂ）に示すように、素子分離絶縁膜２とゲート絶縁膜４の上に第１の導電膜６としてCVD(Chemical Vapor Deposition)法によりポリシリコン膜を１００nm〜１２０nm程度の厚さに形成する。
【００２９】
次に、図２（ａ）に示すように、第１の導電膜６の上にフォトレジストを塗布し、それを露光、現像して第１のレジストパターン８を形成する。
【００３０】
露光に使用する露光光は特に限定されない。本実施形態では、露光光としてArFエキシマレーザ光を使用し、第１のレジストパターン８の線幅D1をArFエキシマレーザ光で達成し得る最小線幅（８０nm〜９０nm）とする。
【００３１】
その後に、第１のレジストパターン８をマスクにして第１の導電膜６をドライエッチングすることにより、第１の領域Iにゲート電極６ａを形成すると共に、第２の領域IIにおいてゲート電極６ａと同一層内に抵抗パターン６ｂを形成する。
【００３２】
このようにして得られたゲート電極６ａの線幅は、第１のレジストパターン８の線幅D1と同程度の値となり、ArFエキシマレーザ光を用いたフォトリソグラフィで達成し得る最小線幅（８０nm〜９０nm）となる。
【００３３】
この後に、第１のレジストパターン８は除去される。
【００３４】
図１２は本工程を終了した後の平面図であり、上記した図２（ａ）の第１及び第２の領域I、IIの各断面はそれぞれ図１２のＡ２−Ａ２線、Ｂ２−Ｂ２線に沿う断面に相当する。
【００３５】
また、図２（ａ）に示した第３の領域IIIのうち、第１断面は図１２のＣ２−Ｃ２線に沿う断面図に相当し、第２断面は図１２のＤ２−Ｄ２線に沿う断面に相当する。
【００３６】
図１２に示すように、第２の領域IIに形成された抵抗パターン６ｂは長方形状の平面形状を有し、その両端にはパッド部６ｃが設けられる。
【００３７】
続いて、図２（ｂ）に示すように、第１の領域Iのゲート電極６ａをマスクにしながらシリコン基板１にn型不純物として砒素又はリンをイオン注入することにより、ゲート電極６ａの横のシリコン基板１にn型エクステンション１１を形成する。
【００３８】
その後、図３に示すように、シリコン基板１の各領域I〜IIIに下地絶縁膜１２としてCVD法で酸化シリコン膜を１０nm〜３０nm程度の厚さに形成する。
【００３９】
更に、下地絶縁膜１２の上に、CVD法で窒化シリコン膜を６０nm〜８０nm程度の厚さに形成し、その窒化シリコン膜を第１の絶縁膜１３とする。
【００４０】
その後に、第１の絶縁膜１３の上にフォトレジストを塗布し、それを露光、現像して第２のレジストパターン１４を形成する。
【００４１】
その露光に使用する露光光は特に限定されないが、第１のレジストパターン８（図２（ａ）参照）を形成したときと同様に、本工程でもArFエキシマレーザ光を使用するのが好ましい。
【００４２】
その第２のレジストパターン１４は、第２の領域IIにおいては抵抗パターン６ｂの上方に島状に形成される。また、そして、第３の領域IIIにおいては、島状のレジストパターン１４が間隔をおいて二つ形成され、それらの間の空間がレジストの窓１４ａとして供される。
【００４３】
窓１４ａの幅D2はなるべく小さくするのが好ましい。後述のように、第２のレジストパターン１４は、その下の第１の絶縁膜１３のエッチング時のマスクとして使用される。このようにエッチングの対象が絶縁膜である場合は、エッチングにより絶縁膜にパターン不良が発生しても、絶縁膜自体が回路の電流経路となるわけではないので、エッチングの対象が導電膜である場合と比較して回路が不良となる危険性は少ない。
【００４４】
しかも、第１の絶縁膜１３の膜厚は６０nm〜８０nmであり、第１の導電膜６の膜厚（１００nm〜１２０nm）よりも薄いため、図２（ａ）の工程で導電膜６をパターニングするときと比較して、エッチングにより第１の絶縁膜１３を微細に加工するのが容易である。
【００４５】
これらにより、本工程では、窓１４ａの幅D2を、図２（ａ）の工程で達成し得る最小の線幅D1よりも更に狭くすることができ、６０nm〜８０nm程度の微細な値にすることができる。
【００４６】
次に、図４に示すように、第２のレジストパターン１４をマスクに用いながら、第１の絶縁膜１３と下地絶縁膜１２とをドライエッチングする。
【００４７】
そのドライエッチングでは、窒化シリコンを含む第１の絶縁膜１３に対するエッチングガスとしてCHF3、O2、及びArの混合ガスを使用し、酸化シリコンを含む下地絶縁膜１２のエッチングガスとしてC4F8とArとの混合ガスを使用する。
【００４８】
このドライエッチングにより、第１の領域Iにおいては、第１の絶縁膜１３がゲート電極６ａの側壁に絶縁性サイドウォール１３ａとして残される。
【００４９】
ゲート電極６ａの側壁とシリコン基板１の上面との間には寄生容量が存在するが、その寄生容量の値は、絶縁性サイドウォール１３ａの誘電率等により定まる。そして、絶縁性サイドウォール１３ａの下の下地絶縁膜１２は、絶縁性サイドウォール１３ａと協働して、その寄生容量を調節する役割を担う。
【００５０】
なお、寄生容量の調整を絶縁性サイドウォール１３ａのみで行える場合は、下地絶縁膜１２は不要である。
【００５１】
また、第１の領域Iのシリコン基板１上にこれらの絶縁膜１２、１３が残らないように、このドライエッチングはオーバーエッチング気味に行われ、それにより素子分離絶縁膜２の上面の高さがシリコン基板１のそれよりも低くなる。
【００５２】
一方、第２の領域IIでは、抵抗パターン６ｂを覆うように各絶縁膜１２、１３が残され、これらの絶縁膜１２、１３と抵抗パターン６ｂとを備えた抵抗素子Rの基本構造が完成する。抵抗パターン６ｂ上の第２の絶縁膜１３は、後の工程で抵抗パターン６がシリサイド化されるのを防止する役割を担うものであり、シリサイドブロックとも呼ばれる。
【００５３】
そして、第３の領域IIIでは、各絶縁膜１２、１３の間にスリット１３ｘが形成されると共に、上記のオーバーエッチングによってスリット１３ｘを通じて素子分離絶縁膜２の上面がドライエッチングされ、素子分離絶縁膜２に溝２ａが形成される。
【００５４】
その溝２ａの深さΔHは、例えば１０nm〜２０nm程度の値となる。また、溝２ａの幅は、第２のレジストパターン１４の窓１４ａの幅D2と同程度であり、約６０nm〜８０nm程度の値となる。既述のように、この値は、ArFエキシマレーザ光で達成し得るゲート電極６ａの最小の線幅（８０nm〜９０nm）よりも小さな値である。
【００５５】
この後に、第２のレジストパターン１４は除去される。
【００５６】
図１３は、本工程を終了した後の平面図であり、上記した図４の第１及び第２の領域I、IIの各断面はそれぞれ図１３のＡ３−Ａ３線、Ｂ３−Ｂ３線に沿う断面に相当する。
【００５７】
また、図４に示した第３の領域IIIのうち、第１断面は図１３のＣ３−Ｃ３線に沿う断面図に相当し、第２断面は図１３のＤ３−Ｄ３線に沿う断面に相当する。
【００５８】
図１３に示すように、第２の領域IIでは、二つのパッド部６ｃの間の抵抗パターン６ｂの一部領域A上に第１の絶縁膜１３が残される。
【００５９】
また、第３の領域IIIでは、二つの島状の第１の絶縁膜１３が互いに間隔をおいて形成される。
【００６０】
次に、図５に示す断面構造を得るまでの工程について説明する。
【００６１】
まず、シリコン基板１の各領域I〜IIIにフォトレジストを塗布し、それを露光、現像して第３のレジストパターン１７を形成する。
【００６２】
第１の領域Iにおけるシリコン基板１は第３のレジストパターン１７で覆われずに露出する。
【００６３】
また、第３の領域IIIにおける第３のレジストパターン１７には窓１７ａが形成され、その窓１７ａから溝２ａが露出する。
【００６４】
次いで、第３のレジストパターン１７をマスクにしてシリコン基板１にn型不純物として砒素をイオン注入する。n型不純物は砒素に限定されず、リンをイオン注入してもよい。
【００６５】
これにより、第１の領域Iでは、ゲート電極６ａの横のシリコン基板１にn型ソースドレイン領域１５が形成され、ゲート電極６ａやn型ソースドレイン領域１５を備えたMOSトランジスタTRの基本構造が完成する。
【００６６】
また、第３の領域IIIでは、溝２ａの表面から砒素がイオン注入され、素子分離絶縁膜２にn型不純物領域２０が形成される。
【００６７】
図１４は、本工程を終了した後の平面図であり、上記した図５の第１及び第２の領域I、IIの各断面はそれぞれ図１４のＡ４−Ａ４線、Ｂ４−Ｂ４線に沿う断面に相当する。
【００６８】
また、図５に示した第３の領域IIIのうち、第１断面は図１４のＣ４−Ｃ４線に沿う断面図に相当し、第２断面は図１４のＤ４−Ｄ４線に沿う断面に相当する。
【００６９】
図１４に示されるように、第３の領域IIIでは、第３のレジストパターン１７の窓１７ａから溝２ａが露出する。
【００７０】
この後に、第３のレジストパターン１７は除去される。
【００７１】
続いて、図６に示すように、第１の領域Iに露出しているシリコン基板１の表面をフッ酸溶液に曝すことで、当該表面に形成されている自然酸化膜等をウエットエッチングにより除去し、シリコン基板１の表面を清浄化する。
【００７２】
また、本工程では、第３の領域IIIにおける素子分離絶縁膜２がスリット１３ｘを通じてウエットエッチングされる。ウエットエッチングは等方的に進行するため、スリット１３ｘの下の溝２ａが拡幅されて凹部２ｂが形成される。
【００７３】
なお、窒化シリコンを含む第１の絶縁膜１３のフッ酸溶液に対するエッチング速度は、酸化シリコンを含む素子分離絶縁膜２のエッチング速度よりも遅い。そのため、このウエットエッチングによってスリット１３ｘが広がることはなく、幅Wがスリット１３ｘの幅D2よりも広い凹部２ｂを形成することができる。
【００７４】
更に、凹部２ｂの深さYと幅Wは、本工程のフッ酸溶液の濃度や、図４の工程で溝２ａを形成するときのドライエッチング条件等によってコントロールすることができる。そのため、これらの条件を適当に調節することで、凹部２ａの形状が基板面内でばらつくのを抑制しつつ、所定の大きさの凹部２ａを形成することができる。
【００７５】
本実施例では、凹部２ａの幅Wは１４０nm〜１７０nm程度となり、深さYは８０nm〜９０nm程度となる。
【００７６】
ここで、本実施形態では素子分離絶縁膜２として酸化シリコン膜を形成したが、フッ酸溶液に対する酸化シリコン膜のエッチング速度は、n型不純物領域２０（図５参照）を形成した部分では増加する。
【００７７】
これは、n型不純物領域２０においては砒素のイオン注入によって膜中にAs-O結合が形成され、そのAs-O結合の解離エネルギがもともとのSi-O結合のそれよりも低く、フッ酸溶液によってAs-O結合が簡単に切断されるためである。
【００７８】
図２０は、フッ酸溶液に対する酸化シリコン膜のエッチング速度を調査して得られたグラフである。
【００７９】
この調査では、不純物が注入されていないシリコン熱酸化膜のエッチング深さ（X1）と、砒素をイオン注入したシリコン熱酸化膜のエッチング深さ（X2）とを測定した。そして、これらの深さの差ΔX（＝X2−X1）とX1の各々の値をプロットし、図２０のようなグラフを得た。
【００８０】
図２０に示されるように、ΔXは、X1に略比例し、常に正の値となる。このことから、砒素のようなn型不純物をイオン注入することで、酸化シリコン膜のエッチング速度が増加することが確かめられた。
【００８１】
このようなエッチング速度の相違を利用して、上記の図６の工程では、n型不純物が注入されていない部分の素子分離絶縁膜２がエッチングされるのを抑制しつつ、n型不純物領域２０のみを選択的にウエットエッチングし、所定の部分のみに凹部２ｂを形成できる。
【００８２】
なお、そのようなエッチング速度の増加は、砒素やリン等のn型不純物をイオン注入した場合に顕著に現れ、酸化シリコン膜にp型不純物をイオン注入した場合には、フッ酸溶液に対する酸化シリコン膜のエッチング速度は上記とは逆に低下する。
【００８３】
これは、ボロン等のp型不純物をイオン注入したときに酸化シリコン膜中に形成されるB-O結合の解離エネルギがもともとのSi-O結合のそれよりも高くなるためである。
【００８４】
なお、図１５は、本工程を終了した後の平面図であり、上記した図６の第１及び第２の領域I、IIの各断面はそれぞれ図１５のＡ５−Ａ５線、Ｂ５−Ｂ５線に沿う断面に相当する。
【００８５】
また、図６に示した第３の領域IIIのうち、第１断面は図１５のＣ５−Ｃ５線に沿う断面図に相当し、第２断面は図１５のＤ５−Ｄ５線に沿う断面に相当する。
【００８６】
図１５に示されるように、第３の領域IIIでは、ウエットエッチングによって凹部２ｂが形成された結果、凹部２ｂの縁部から第１の絶縁膜１３が張り出すようになる。
【００８７】
また、第２の領域IIでは、本工程のウエットエッチングにより、第１の絶縁膜１３が形成されていないパッド部６ｃの表面も清浄化される。
【００８８】
次に、図７に示すように、シリコン基板１の各領域I〜IIIにスパッタ法で高融点金属膜としてコバルト膜を形成し、そのコバルト膜をアニールしてシリコンと反応させることにより、コバルトシリサイド層等の高融点金属シリサイド層２１を形成する。その後に、素子分離絶縁膜２や絶縁性サイドウォール１３ａ等の上で未反応となっているコバルト膜をウエットエッチングにより除去する。
【００８９】
このとき、第１の領域Iでは、図６の工程でウエットエッチングにより予めシリコン基板１の表面を清浄化しているので、高融点金属膜とシリコンとの反応が自然酸化膜等によって阻害されず、良質な高融点金属シリサイド層２１が形成される。
【００９０】
その高融点金属シリサイド層２１はn型ソースドレイン領域１５の低抵抗化に寄与する。また、ゲート電極６ａの上面にも高融点金属シリサイド層２１が形成され、これによりゲート電極６ａも低抵抗化される。
【００９１】
一方、第２の領域IIでは、抵抗パターン６ｂの上に残存する第１の絶縁膜１３ｂによって抵抗パターン６ｂのシリサイド化が阻止され、抵抗パターン６ｂを高抵抗に維持することができる。
【００９２】
図１６は、本工程を終了した後の平面図であり、上記した図７の第１及び第２の領域I、IIの各断面はそれぞれ図１６のＡ６−Ａ６線、Ｂ６−Ｂ６線に沿う断面に相当する。
【００９３】
また、図７に示した第３の領域IIIのうち、第１断面は図１６のＣ６−Ｃ６線に沿う断面図に相当し、第２断面は図１６のＤ６−Ｄ６線に沿う断面に相当する。
【００９４】
図１６に示されるように、上記の高融点金属シリサイド層２１は、第２の領域IIのパッド部６ｃ上にも形成される。そのパッド部６ｃの表面は、図６のウエットエッチングによって予め清浄化されているので、パッド部６ｃ上の自然酸化膜等が原因で高融点金属シリサイド層２１の成長が妨げられるのを防止できる。
【００９５】
次に、図８に示す断面構造を得るまでの工程について説明する。
【００９６】
まず、成膜ガスとしてシラン（SiH4）とアンモニア（NH3）との混合ガスを用いて、シリコン基板１の各領域I〜IIIに第２の絶縁膜２４としてCVD法により窒化シリコン膜を２０nm〜４０nm程度の厚さに形成する。
【００９７】
第１の領域Iに形成された第２の絶縁膜２４は、MOSトランジスタTRを保護する保護絶縁膜として機能する。
【００９８】
一方、第３の領域IIIにおいては、上記の成膜ガスが凹部２ｂ内に入り込み、凹部２ｂとスリット１３ｘの各々の内面に第２の絶縁膜２４が形成される。そして、第２の絶縁膜２４の膜厚を調節することにより、スリット１３ｘを第２の絶縁膜２４で塞ぎつつ、凹部２ｂ内にボイド２４ａを形成する。
【００９９】
ここで、上記のように凹部２ｂをウエットエッチングにより形成したことで、ウエットエッチング時のフッ酸溶液の濃度等によって凹部２ｂの幅や深さを自在に調節でき、凹部２ｂ内に所定の大きさのボイド２４ａを形成するのが容易となる。
【０１００】
しかも、凹部２ｂの幅よりもスリット１３ｘの幅の方が狭いので、第２の絶縁膜２４でスリット１３ｘを確実に塞ぐことができる。
【０１０１】
よって、第２の絶縁膜２４の膜厚が基板面内でばらついても、凹部２ｂ内に所定の大きさのボイド２４ａを形成しながらスリット１３ｘを塞ぐことができ、第２の絶縁膜２４の膜厚のばらつきに影響されずに高精度にボイド２４ａを形成することが可能となる。
【０１０２】
続いて、第２の絶縁膜２４の上に第３の絶縁膜２５としてプラズマCVD法によりPSG(Phospho Silicate Glass)膜を７００nm〜９００nm程度の厚さに形成する。
【０１０３】
このとき、第１の領域Iでは、第３の絶縁膜２５を成膜するときのプラズマ雰囲気によりトランジスタTRがダメージを受けるのを第２の絶縁膜２４によって抑制することができる。
【０１０４】
その後に、CMP(Chemical Mechanical Polishing)法により第３の絶縁膜２５の上面を研磨して平坦化する。
【０１０５】
図１７は、本工程を終了した後の平面図であり、上記した図８の第１及び第２の領域I、IIの各断面はそれぞれ図１７のＡ７−Ａ７線、Ｂ７−Ｂ７線に沿う断面に相当する。
【０１０６】
また、図８に示した第３の領域IIIのうち、第１断面は図１７のＣ７−Ｃ７線に沿う断面図に相当し、第２断面は図１７のＤ７−Ｄ７線に沿う断面に相当する。
【０１０７】
なお、図１７では、図が煩雑になるのを防ぐため、第３の絶縁膜２５については省略してある。
【０１０８】
図１７に示されるように、第３の領域IIIに形成されたボイド２４ａは、上から見たときに縦に長い形状を有する。
【０１０９】
次に、図９に示すように、第３の絶縁膜２５の上に第４のレジストパターン３０を形成し、その第４のレジストパターン３０をマスクにして第１及び第２の絶縁膜２４、２５をドライエッチングする。これにより、第１の領域Iではゲート電極６ａの横に第１のホール２５ａが形成され、第３の領域IIIではボイド２４ａの上に第２のホール２５ｂが形成される。
【０１１０】
そのドライエッチングは２ステップで行われ、最初の第１のステップではエッチングガスとしてC4F6、O2、及びArの混合ガスを使用し、PSGを含む第３の絶縁膜２５をエッチングする。このエッチングガスに対して第２の絶縁膜２４中の窒化シリコンはエッチング耐性を有するため、このエッチングは第２の絶縁膜２４の上で自動停止する。
【０１１１】
そして、次の第２のステップでは、エッチングガスをCHF3、O2、及びArの混合ガスに切り替え、窒化シリコンを含む第２の絶縁膜２４をドライエッチングする。
【０１１２】
そのエッチングガスに対し、第１の領域Iに形成されている高融点金属シリサイド層２１はエッチングストッパとして機能するので、第１の領域Iでは第１のホール２４ａが高融点金属シリサイド層２１を突き抜けることがない。
【０１１３】
一方、第３の領域IIIでは、エッチングストッパとなる高融点金属シリサイド層２１が存在しないので、オーバーエッチングによって第２のホール２５ｂの下の素子分離絶縁膜２もエッチングされることになる。
【０１１４】
そして、このようにして形成された第２のホール２５ｂ内に、上記のボイド２４ａが露出する。
【０１１５】
この後に、第４のレジストパターン３０は除去される。
【０１１６】
図１８は、本工程を終了した後の平面図であり、上記した図９の第１及び第２の領域I、IIの各断面はそれぞれ図１８のＡ８−Ａ８線、Ｂ８−Ｂ８線に沿う断面に相当する。
【０１１７】
また、図９に示した第３の領域IIIのうち、第１断面は図１８のＣ８−Ｃ８線に沿う断面図に相当し、第２断面は図１８のＤ８−Ｄ８線に沿う断面に相当する。
【０１１８】
なお、図１８では、図が煩雑になるのを防ぐため、第３の絶縁膜２５については省略してある。
【０１１９】
図１８に示されるように、第３の領域IIIにおける第２のホール２５ｂは、縦長のボイド２４ａの両端に重なるように形成される。
【０１２０】
また、第２の領域IIにおいては、上記の第１及び第２のホール２５ａ、２５ｂの形成と同時に、パッド部６ｃ上の高融点金属シリサイド層２１が露出する第３のホール２５ｃが形成される。
【０１２１】
次に、図１０に示す断面構造を得るまでの工程について説明する。
【０１２２】
まず、各ホール２５ａ、２５ｂの内面と第３の絶縁膜２５の上面に、バリアメタル膜２６として窒化チタン膜を８nm〜２０nm程度の厚さに形成する。
【０１２３】
バリアメタル膜２６の成膜方法は特に限定されないが、CVD法でバリアメタル膜２６を形成するのが好ましい。その場合、成膜ガスとしては、四塩化チタン（TiCl4）とアンモニア（NH3）との混合ガスが使用される。
【０１２４】
CVD法を用いることで、上記の成膜ガスが第３の領域IIIのボイド２４ａ内にも入り込み、ボイド２４ａの内面にもバリアメタル膜２６を形成することができる。
【０１２５】
次いで、バリアメタル膜２６の上に第２の導電膜２７としてCVD法でタングステン膜を形成し、そのタングステン膜により各ホール２５ａ、２５ｂ内とボイド２４ａ内とを完全に埋め込む。
【０１２６】
その後に、第３の絶縁膜２５の上の余分なバリアメタル膜２６、２７をCMP法により研磨して除去し、これらの膜を各ホール２５ａ、２５ｂ内とボイド２４ａ内にのみ残す。
【０１２７】
これにより、各ホール２５ａ、２５ｂ内にはそれぞれ第１の導電性プラグ２８ａと第２の導電性プラグ２８ｂが形成されることになる。
【０１２８】
また、第３の領域IIIのボイド２４ａ内には、バリアメタル膜２６と第２の導電膜２７とを備えたヒューズFが形成される。
【０１２９】
そのヒューズFは、両端が第２の導電性プラグ２８ｂに接続されており、二つのプラグ２８ｂ間に電流を流すことで切断することができる。
【０１３０】
このようにヒューズFを切断するとその周囲に熱的なダメージが及ぶことがある。但し、本実施形態では、ヒューズFをゲート電極６ａから離して形成するので、ヒューズFの切断時のダメージがゲート電極６ａに及ぶのを抑制できる。
【０１３１】
また、ヒューズFとして形成されたバリアメタル膜２６と第２の導電膜２７は、窒化チタンやタングステン等のように高抵抗の材料を含むため、低電流でも多くのジュール熱を発生し、ヒューズFを低電流で切断することができるようになる。
【０１３２】
図１９は、本工程を終了した後の平面図であり、上記した図１０の第１及び第２の領域I、IIの各断面はそれぞれ図１９のＡ９−Ａ９線、Ｂ９−Ｂ９線に沿う断面に相当する。
【０１３３】
また、図１０に示した第３の領域IIIのうち、第１断面は図１９のＣ９−Ｃ９線に沿う断面図に相当し、第２断面は図１９のＤ９−Ｄ９線に沿う断面に相当する。
【０１３４】
図１９に示すように、第２の領域IIにおいては、上記の導電性プラグ２８ａ、２８ｂの形成と同時に、抵抗パターン６ｂに電流を供給するための第３の導電性プラグ２８ｃが第３のホール２５ｃ内に形成される。
【０１３５】
一方、第３の領域IIIでは、第２の導電性プラグ２８ｂは、当該領域IIIに残存する第１の絶縁膜１３に重なるように形成される。このように形成しても、第１の絶縁膜１３は導電性がないため電流経路とはなりえない。
【０１３６】
よって、第１の絶縁膜１３との重なりを気にせずに各プラグ２８ｂ同士の間隔を狭め、ヒューズFの長さLを短くすることができる。このようにヒューズFを微細化できることで、低電流でヒューズFを切断できると共に、半導体装置のサイズを縮小化することができる。
【０１３７】
更に、第１の絶縁膜１３と各プラグ２８ｂとの重なりを気にする必要がないため、半導体装置の平面レイアウトの自由度も増す。
【０１３８】
なお、第１の絶縁膜１３に代えて導電膜を形成することも考えられる。しかし、これでは当該導電膜と各プラグ２８ｂとが重なったときに、各プラグ２８ｂを流れる電流が導電膜にリークするので、当該導電膜との重なりを防止すべく各プラグ２８ｂ同士の間隔を本実施形態よりも広くせざるを得ず、ヒューズFの微細化が困難となる。
【０１３９】
図２１は、このヒューズFとその周囲の拡大断面図である。
【０１４０】
上記したような微細化によってヒューズFの長さLは１３０nm〜１５０nm程度の値となる。また、ヒューズFの厚さTは５０nm〜７０nm程度の値となり、第２の導電性プラグ２８ｂの直径Hは１１０nm〜１３０nm程度の値となる。
【０１４１】
以上により、本実施形態に係る半導体装置の基本構造が完成する。
【０１４２】
上記した本実施形態によれば、図６の工程で形成した凹部２ｂは、ゲート電極６ａの最小線幅D1（図２（ａ））よりも狭い幅D2のスリット１３ｘを通じて素子分離絶縁膜２をウエットエッチングして形成されるので、極めて微細な大きさとなる。
【０１４３】
そのため、図１０に示したように、凹部２ｂ内に形成されるボイド２４ａも微細となり、ボイド２４ａ内のヒューズFの幅D3をゲート電極６ａの最小線幅D1よりも狭くすることが可能となる。その結果、低電流でもヒューズFを確実に切断することができるようになり、基板１内の複数のヒューズFを切断する場合に未切断のヒューズFが発生するのを防止できる。
【０１４４】
しかも、図６の工程でウエットエッチングにより溝２ａを拡幅して凹部２ｂとするので、ウエットエッチング時のフッ酸溶液の濃度等によって凹部２ｂの幅や深さを自在に調節でき、凹部２ｂ内に所定の大きさのボイド２４ａを形成するのが容易となる。
【０１４５】
更に、ヒューズFはトランジスタTRや抵抗素子Rの製造工程を利用して形成され、ヒューズFを形成するのに特有の工程は不要であるから、工程数の増大もない。例えば、図６の工程で凹部２ｂを形成する工程では、第２の領域IIにおいてシリサイドブロックとして形成した第１の絶縁膜１３をウエットエッチングのマスクに流用しており、凹部２ｂの形成とシリサイドブロックの形成とを両立させることができる。
【０１４６】
なお、上記したヒューズFの使用用途は特に限定されない。図２２は、半導体チップの多量な情報が必要なChipTrace(識別子)としてヒューズFを使用する場合に好適な回路図である。
【０１４７】
この例では、一つの半導体装置内に複数のヒューズFを設けると共に、各ヒューズFの一端を接地線３５に接続する。そして、その半導体装置がシリコン基板１を個片化した後のどの半導体チップに属するのかに応じ、どのヒューズFを切断するかを予め決めておく。例えば、図２２では、右の二つのヒューズFを切断している。
【０１４８】
このようにすると、個片化後の半導体チップにおいて、どのヒューズFが切断されているのかを調べることで、その半導体チップがもとのシリコン基板１のどこに位置していたのかが分かる。
【０１４９】
以上説明した本実施形態に関し、更に以下の付記を開示する。
【０１５０】
（付記１） 半導体基板に素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜の上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜にスリットを形成する工程と、
前記スリットが形成された前記第１の絶縁膜をマスクとして前記素子分離絶縁膜をウエットエッチングすることにより、前記スリットの下の前記素子分離絶縁膜に凹部を形成する工程と、
前記凹部と前記スリットの各々の内面に第２の絶縁膜を形成することにより、前記第２の絶縁膜により前記スリットを塞ぎつつ、前記凹部内にボイドを形成する工程と、
前記ボイドの上の前記第２の絶縁膜にホールを形成し、該ホール内に該ボイドを露出させる工程と、
露出した前記ボイドと前記ホールのそれぞれの中に導電膜を形成することにより、前記ボイド内にヒューズを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１５１】
（付記２） 前記凹部を形成する前に、前記スリットが形成された前記第１の絶縁膜をマスクとして前記素子分離絶縁膜をドライエッチングすることにより、前記スリットの下の前記素子分離絶縁膜に溝を形成する工程を更に有し、
前記凹部を形成する工程は、前記ウエットエッチングにより前記溝の幅を拡げることにより行われることを特徴とする付記１に記載の半導体装置の製造方法。
【０１５２】
（付記３） 前記ウエットエッチングの前に、前記溝の表面に不純物を注入する工程を更に有することを特徴とする付記２に記載の半導体装置の製造方法。
【０１５３】
（付記４） 前記不純物はn型不純物であることを特徴とする付記３に記載の半導体装置の製造方法。
【０１５４】
（付記６） 前記n型不純物は砒素又はリンであることを特徴とする付記４に記載の半導体装置の製造方法。
【０１５５】
（付記７） 前記ウエットエッチングは、前記第１の絶縁膜のエッチング速度が前記素子分離絶縁膜のエッチング速度よりも遅くなるエッチング液を使用して行われることを特徴とする付記２〜６のいずれかに記載の半導体装置の製造方法。
【０１５６】
（付記８） 前記素子分離絶縁膜として酸化シリコン膜を形成し、
前記第１の絶縁膜として窒化シリコン膜を形成し、
前記エッチング液としてフッ酸溶液を使用することを特徴とする付記７に記載の半導体装置の製造方法。
【０１５７】
（付記９） 前記ヒューズを形成する工程は、
前記ボイドと前記ホールのそれぞれの内面に、CVD法によりバリアメタル膜を形成する工程と、
前記バリアメタル膜の上に前記導電膜としてタングステン膜を形成する工程とを更に有することを特徴とする付記１〜８のいずれかに記載の半導体装置の製造方法。
【０１５８】
（付記１０） 半導体基板の第１の領域に素子分離絶縁膜を形成する工程と、
前記半導体基板の第２の領域にゲート絶縁膜を介してゲート電極を形成する工程と、
前記素子分離絶縁膜と前記ゲート電極を形成した後、前記半導体基板の前記第１の領域と前記第２の領域に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜をパターニングすることにより、前記第１の領域において前記第１の絶縁膜にスリットを形成し、かつ、前記第２の領域において前記ゲート電極の側壁に絶縁性サイドウォールを形成する工程と、
前記第１の絶縁膜をパターニングした後、前記スリットの下の前記素子分離絶縁膜に凹部を形成する工程と、
前記凹部を形成した後、前記第１の領域と前記第２の領域に第２の絶縁膜を形成することにより、前記第１の領域において前記ゲート電極を前記第２の絶縁膜で覆うと共に、前記第２の領域において、前記凹部内にボイドを形成しながら、前記第２の絶縁膜により前記スリットを塞ぐ工程と、
前記第２の絶縁膜をパターニングすることにより、前記第１の領域において前記ゲート電極の横に第１のホールを形成し、かつ、前記第２の領域において前記ボイドの上に第２のホールを形成し、該第２のホール内に前記ボイドを露出させる工程と、
前記第１のホール、前記第２のホール、及び前記ボイドのそれぞれの中に導電膜を形成することにより、前記第１のホールと前記第２のホールの中にそれぞれ第１の導電性プラグと第２の導電性プラグを形成し、かつ、前記ボイド内にヒューズを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１５９】
（付記１１） 前記凹部を形成する工程は、前記第１の領域においてウエットエッチングにより前記半導体基板の表面を清浄化し、かつ、前記第２の領域において前記スリットを通じて前記素子分離絶縁膜をウエットエッチングすることにより行われることを特徴とする付記１０に記載の半導体装置の製造方法。
【０１６０】
（付記１２） 前記第１の絶縁膜をパターニングする工程において、ドライエッチングにより前記スリットの下の前記素子分離絶縁膜に溝を形成し、
前記凹部を形成する工程において、前記ウエットエッチングにより前記溝をもとよりも拡幅して前記凹部とすることを特徴とする付記１１に記載の半導体装置の製造方法。
【０１６１】
（付記１３） 前記ウエットエッチングの前に、前記第１の領域において前記ゲート電極の横の前記半導体基板に不純物を注入してソースドレイン領域を形成し、かつ、前記溝の表面に前記不純物を注入する工程を更に有することを特徴とする付記１２に記載の半導体装置の製造方法。
【０１６２】
（付記１４） 前記ゲート電極を形成する工程において、前記半導体基板の第３の領域に抵抗パターンを形成し、
前記第１の絶縁膜を形成する工程において、半導体基板の前記第３の領域に前記第１の絶縁膜を形成し、
前記第１の絶縁膜をパターニングする工程において、前記抵抗パターンの一部領域上に前記第１の絶縁膜を残し、
前記半導体基板の前記表面を清浄化する工程において、前記第１の絶縁膜が残されていない部分の前記抵抗パターンの表面を前記ウエットエッチングにより清浄化し、
前記清浄化の後、前記第１領域における前記半導体基板の前記表面と、前記第３の領域にける前記抵抗パターンの前記表面に高融点金属シリサイド層を形成することを特徴とする付記１０〜１３のいずれかに記載の半導体装置の製造方法。
【０１６３】
（付記１５） 半導体基板と、
前記半導体基板に形成され、上面に凹部が形成された素子分離絶縁膜と、
前記素子分離絶縁膜の上に形成され、前記凹部の上にスリットを備えた第１の絶縁膜と、
前記凹部内でボイドを生成するように該凹部と前記スリットの各々の内面に形成され、かつ、前記ボイドに繋がるホールを備えた第２の絶縁膜と、
前記ボイド内に形成されたヒューズと、
前記ホール内に形成され、前記ヒューズに接続された導電性プラグと、
を備えたことを特徴とする半導体装置。
【０１６４】
（付記１６） 前記ヒューズは、前記ボイドの内面に形成されたバリアメタル膜と、該バリアメタル膜の上に形成されたタングステン膜とを有することを特徴とする付記１５に記載の半導体装置。
【０１６５】
（付記１７） 前記スリットの幅は、前記凹部の幅よりも狭いことを特徴とする付記１５又は付記１６に記載の半導体装置。
【０１６６】
（付記１８） 前記半導体基板の上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の横に形成され、前記第１の絶縁膜と同じ材料からなる絶縁性サイドウォールとを更に有することを特徴とする付記１５〜１７のいずれかに記載の半導体装置。
【０１６７】
（付記１９） 前記ゲート電極と同一層内に形成され、該ゲート電極と同一の材料からなる抵抗パターンを更に有し、
前記抵抗パターンの一部領域上に、前記第１の絶縁膜が形成されたことを特徴とする付記１８に記載の半導体装置。
【０１６８】
（付記２０） 前記素子分離絶縁膜は酸化シリコン膜であり、
前記第１の絶縁膜は窒化シリコン膜であることを特徴とする付記１５〜１９のいずれかに記載の半導体装置。
【符号の説明】
【０１６９】
１…シリコン基板、１ａ…素子分離溝、２…素子分離絶縁膜、２ａ…溝、２ｂ…凹部、３…pウェル、４…ゲート絶縁膜、６…第１の導電膜、６ａ…ゲート電極、６ｂ…抵抗パターン、６ｃ…パッド部、８…第１のレジストパターン、１２…下地絶縁膜、１３…第１の絶縁膜、１３ａ…絶縁性サイドウォール、１３ｘ…スリット、１４…第２のレジストパターン、１４ａ…窓、１７…第３のレジストパターン、１７ａ…窓、２１…高融点金属シリサイド層、２４…第２の絶縁膜、２４ａ…ボイド、２５…第３の絶縁膜、２５ａ〜２５ｃ…第１〜第３のホール、２６…バリアメタル膜、２７…第２の導電膜、２８ａ〜２８ｃ…第１〜第３の導電性プラグ、３０…第４のレジストパターン。
【特許請求の範囲】
【請求項１】
半導体基板に素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜の上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜にスリットを形成する工程と、
前記スリットが形成された前記第１の絶縁膜をマスクとして前記素子分離絶縁膜をウエットエッチングすることにより、前記スリットの下の前記素子分離絶縁膜に凹部を形成する工程と、
前記凹部と前記スリットの各々の内面に第２の絶縁膜を形成することにより、前記第２の絶縁膜により前記スリットを塞ぎつつ、前記凹部内にボイドを形成する工程と、
前記ボイドの上の前記第２の絶縁膜にホールを形成し、該ホール内に該ボイドを露出させる工程と、
露出した前記ボイドと前記ホールのそれぞれの中に導電膜を形成することにより、前記ボイド内にヒューズを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記凹部を形成する前に、前記スリットが形成された前記第１の絶縁膜をマスクとして前記素子分離絶縁膜をドライエッチングすることにより、前記スリットの下の前記素子分離絶縁膜に溝を形成する工程を更に有し、
前記凹部を形成する工程は、前記ウエットエッチングにより前記溝の幅を拡げることにより行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ウエットエッチングの前に、前記溝の表面に不純物を注入する工程を更に有することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記不純物はn型不純物であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
半導体基板の第１の領域に素子分離絶縁膜を形成する工程と、
前記半導体基板の第２の領域にゲート絶縁膜を介してゲート電極を形成する工程と、
前記素子分離絶縁膜と前記ゲート電極を形成した後、前記半導体基板の前記第１の領域と前記第２の領域に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜をパターニングすることにより、前記第１の領域において前記第１の絶縁膜にスリットを形成し、かつ、前記第２の領域において前記ゲート電極の側壁に絶縁性サイドウォールを形成する工程と、
前記第１の絶縁膜をパターニングした後、前記スリットの下の前記素子分離絶縁膜に凹部を形成する工程と、
前記凹部を形成した後、前記第１の領域と前記第２の領域に第２の絶縁膜を形成することにより、前記第１の領域において前記ゲート電極を前記第２の絶縁膜で覆うと共に、前記第２の領域において、前記凹部内にボイドを形成しながら、前記第２の絶縁膜により前記スリットを塞ぐ工程と、
前記第２の絶縁膜をパターニングすることにより、前記第１の領域において前記ゲート電極の横に第１のホールを形成し、かつ、前記第２の領域において前記ボイドの上に第２のホールを形成し、該第２のホール内に前記ボイドを露出させる工程と、
前記第１のホール、前記第２のホール、及び前記ボイドのそれぞれの中に導電膜を形成することにより、前記第１のホールと前記第２のホールの中にそれぞれ第１の導電性プラグと第２の導電性プラグを形成し、かつ、前記ボイド内にヒューズを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記凹部を形成する工程は、前記第１の領域においてウエットエッチングにより前記半導体基板の表面を清浄化し、かつ、前記第２の領域において前記スリットを通じて前記素子分離絶縁膜をウエットエッチングすることにより行われることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ゲート電極を形成する工程において、前記半導体基板の第３の領域に抵抗パターンを形成し、
前記第１の絶縁膜を形成する工程において、半導体基板の前記第３の領域に前記第１の絶縁膜を形成し、
前記第１の絶縁膜をパターニングする工程において、前記抵抗パターンの一部領域上に前記第１の絶縁膜を残し、
前記半導体基板の前記表面を清浄化する工程において、前記第１の絶縁膜が残されていない部分の前記抵抗パターンの表面を前記ウエットエッチングにより清浄化し、
前記清浄化の後、前記第１領域における前記半導体基板の前記表面と、前記第３の領域にける前記抵抗パターンの前記表面に高融点金属シリサイド層を形成することを特徴とする請求項５又は請求項６に記載の半導体装置の製造方法。
【請求項８】
半導体基板と、
前記半導体基板に形成され、上面に凹部が形成された素子分離絶縁膜と、
前記素子分離絶縁膜の上に形成され、前記凹部の上にスリットを備えた第１の絶縁膜と、
前記凹部内でボイドを生成するように該凹部と前記スリットの各々の内面に形成され、かつ、前記ボイドに繋がるホールを備えた第２の絶縁膜と、
前記ボイド内に形成されたヒューズと、
前記ホール内に形成され、前記ヒューズに接続された導電性プラグと、
を備えたことを特徴とする半導体装置。
【請求項９】
前記半導体基板の上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の横に形成され、前記第１の絶縁膜と同じ材料からなる絶縁性サイドウォールとを更に有することを特徴とする請求項８に記載の半導体装置。
【請求項１】
半導体基板に素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜の上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜にスリットを形成する工程と、
前記スリットが形成された前記第１の絶縁膜をマスクとして前記素子分離絶縁膜をウエットエッチングすることにより、前記スリットの下の前記素子分離絶縁膜に凹部を形成する工程と、
前記凹部と前記スリットの各々の内面に第２の絶縁膜を形成することにより、前記第２の絶縁膜により前記スリットを塞ぎつつ、前記凹部内にボイドを形成する工程と、
前記ボイドの上の前記第２の絶縁膜にホールを形成し、該ホール内に該ボイドを露出させる工程と、
露出した前記ボイドと前記ホールのそれぞれの中に導電膜を形成することにより、前記ボイド内にヒューズを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記凹部を形成する前に、前記スリットが形成された前記第１の絶縁膜をマスクとして前記素子分離絶縁膜をドライエッチングすることにより、前記スリットの下の前記素子分離絶縁膜に溝を形成する工程を更に有し、
前記凹部を形成する工程は、前記ウエットエッチングにより前記溝の幅を拡げることにより行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ウエットエッチングの前に、前記溝の表面に不純物を注入する工程を更に有することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記不純物はn型不純物であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
半導体基板の第１の領域に素子分離絶縁膜を形成する工程と、
前記半導体基板の第２の領域にゲート絶縁膜を介してゲート電極を形成する工程と、
前記素子分離絶縁膜と前記ゲート電極を形成した後、前記半導体基板の前記第１の領域と前記第２の領域に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜をパターニングすることにより、前記第１の領域において前記第１の絶縁膜にスリットを形成し、かつ、前記第２の領域において前記ゲート電極の側壁に絶縁性サイドウォールを形成する工程と、
前記第１の絶縁膜をパターニングした後、前記スリットの下の前記素子分離絶縁膜に凹部を形成する工程と、
前記凹部を形成した後、前記第１の領域と前記第２の領域に第２の絶縁膜を形成することにより、前記第１の領域において前記ゲート電極を前記第２の絶縁膜で覆うと共に、前記第２の領域において、前記凹部内にボイドを形成しながら、前記第２の絶縁膜により前記スリットを塞ぐ工程と、
前記第２の絶縁膜をパターニングすることにより、前記第１の領域において前記ゲート電極の横に第１のホールを形成し、かつ、前記第２の領域において前記ボイドの上に第２のホールを形成し、該第２のホール内に前記ボイドを露出させる工程と、
前記第１のホール、前記第２のホール、及び前記ボイドのそれぞれの中に導電膜を形成することにより、前記第１のホールと前記第２のホールの中にそれぞれ第１の導電性プラグと第２の導電性プラグを形成し、かつ、前記ボイド内にヒューズを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記凹部を形成する工程は、前記第１の領域においてウエットエッチングにより前記半導体基板の表面を清浄化し、かつ、前記第２の領域において前記スリットを通じて前記素子分離絶縁膜をウエットエッチングすることにより行われることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ゲート電極を形成する工程において、前記半導体基板の第３の領域に抵抗パターンを形成し、
前記第１の絶縁膜を形成する工程において、半導体基板の前記第３の領域に前記第１の絶縁膜を形成し、
前記第１の絶縁膜をパターニングする工程において、前記抵抗パターンの一部領域上に前記第１の絶縁膜を残し、
前記半導体基板の前記表面を清浄化する工程において、前記第１の絶縁膜が残されていない部分の前記抵抗パターンの表面を前記ウエットエッチングにより清浄化し、
前記清浄化の後、前記第１領域における前記半導体基板の前記表面と、前記第３の領域にける前記抵抗パターンの前記表面に高融点金属シリサイド層を形成することを特徴とする請求項５又は請求項６に記載の半導体装置の製造方法。
【請求項８】
半導体基板と、
前記半導体基板に形成され、上面に凹部が形成された素子分離絶縁膜と、
前記素子分離絶縁膜の上に形成され、前記凹部の上にスリットを備えた第１の絶縁膜と、
前記凹部内でボイドを生成するように該凹部と前記スリットの各々の内面に形成され、かつ、前記ボイドに繋がるホールを備えた第２の絶縁膜と、
前記ボイド内に形成されたヒューズと、
前記ホール内に形成され、前記ヒューズに接続された導電性プラグと、
を備えたことを特徴とする半導体装置。
【請求項９】
前記半導体基板の上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の横に形成され、前記第１の絶縁膜と同じ材料からなる絶縁性サイドウォールとを更に有することを特徴とする請求項８に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１２−５４５０３（Ｐ２０１２−５４５０３Ａ）
【公開日】平成２４年３月１５日（２０１２．３．１５）
【国際特許分類】
【出願番号】特願２０１０−１９７８０３（Ｐ２０１０−１９７８０３）
【出願日】平成２２年９月３日（２０１０．９．３）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年３月１５日（２０１２．３．１５）
【国際特許分類】
【出願日】平成２２年９月３日（２０１０．９．３）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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