【課題】高い回路性能と安定動作とを両立した半導体装置を製造することが可能な半導体装置の製造方法を提供する。
【解決手段】試験結果に応じた調整を行う調整回路を含む半導体装置の製造途中において、当該半導体装置を試験し（ステップＳ３）、その試験結果に応じて電子ビーム描画装置による電子ビーム描画によって、配線パターンやビアパターンなどを形成することにより、調整回路の回路パターンを確定させる（ステップＳ４）。その後は、残りの半導体製造工程を行い半導体装置を完成させる（ステップＳ５）。 （もっと読む）

【課題】Depletion型MOS TrとEnhance型MOS Trによって形成される半導体装置において、回路的な付加によって半導体装置の面積を増大させることなく、温度特性やアナログ特性を向上させた基準電圧回路を提供する。
【解決手段】異なる濃度を有するDepletion型MOS TrとEnhance型MOS Trのウェル領域を作製する。 （もっと読む）

【課題】発振装置の発振周波数の調整において、歩留りを向上させやすくする。
【解決手段】半導体基板７に形成された第１電極に、圧電体で構成される圧電体膜を重ねて形成し、前記圧電体膜に、前記圧電体膜を挟んで前記第１電極に対向する第２電極を形成して、前記第１電極、前記圧電体膜及び前記第２電極を構成の一部として有する第１キャパシタを形成する工程と、容器３の底となる第３基板４５に、容器３の内側及び外側の間を貫通する貫通孔６１が設けられた容器３内に、半導体基板７を、半導体基板７が貫通孔６１を塞ぐように、且つ平面視で、前記第１キャパシタが貫通孔６１に重なるように実装する工程と、前記発振回路の発振周波数を測定した結果に基づいて、半導体基板７によって塞がれた貫通孔６１内に容器３の外側から圧力Ｐ１を付与した状態で、貫通孔６１を容器３の外側から塞ぐ工程と、を有する。 （もっと読む）

【課題】回路面積の増加を抑制して耐圧を向上することが可能なレベルシフト回路を提供する。
【解決手段】第１、第２のトランジスタP13, P14は電流通路の一端に高電圧が供給され、ゲートと電流通路の他端が互いに交差接続される。第３のトランジスタP15は第１のトランジスタの電流通路の他端に挿入され、ゲートに一定電圧が供給され電流通路の一端とウェルとが接続されている。第４のトランジスタP16は第２のトランジスタの電流通路の他端に挿入され、ゲートに一定電圧が供給され、電流通路の一端とウェルとが接続されている。第５、第６のトランジスタN11, N12は第３、第４のトランジスタの電流通路の他端に接続され、ゲートに相補入力信号が供給される。第７、第８のトランジスタN13, N14は、第３、第４のトランジスタのウェルに接続され、ゲートに相補出力信号が供給される。 （もっと読む）

集積回路用の金属製の設定可能なＩ／Ｏ構造が開示される。この金属製の設定可能なＩ／Ｏ構造は複数のＩ／Ｏ仕様の任意のものに対して構成することができる。共通電圧参照および共通電流参照が複数のＩ／Ｏ構造に対して提供されるために生成されることが好ましい。
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電圧切り換え可能な誘電材料の組成は、誘電母体材料内に均一に分散する2種類以上の異なる半導体材料を有する。前記半導体材料は、生成された電圧切り換え可能な誘電材料に様々な過電圧のレベルに対するステップ応答を供するため、それぞれ異なるバンドギャップエネルギーを有するように選ばれる。前記半導体材料は、無機の粒子、有機の粒子、又は前記誘電母体材料内で可溶であるか、又は該誘電母体材料と混和可能な有機材料を有して良い。組成はまた任意で電気伝導性材料をも有して良い。組成中での前記伝導性材料又は前記半導体材料のうちの少なくとも1つはアスペクト比が少なくとも3以上であることを特徴とする粒子を有して良い。
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【課題】制御される電流値の合わせ込みが可能で、比較的大きい電流を制御するものであっても組み立て前のウェハ検査を可能とする。
【解決手段】ＩＣ１１のチップ１２に、実使用時に使われるシャント抵抗Ｒｍよりも高抵抗のシャント抵抗Ｒｓを形成する。ウェハ検査ではスイッチ回路ＳＷ１、ＳＷ２をオフ、ＳＷ３、ＳＷ４をオンとし、制御信号生成回路１６にシャント抵抗Ｒｓの両端電圧を入力する。ＩＣ１１の実使用時にはスイッチ回路ＳＷ１、ＳＷ２をオン、ＳＷ３、ＳＷ４をオフとし、制御信号生成回路１６にシャント抵抗Ｒｍの両端電圧を入力する。ウェハ検査の結果、シャント抵抗Ｒｍの抵抗値が目標値に等しい場合、組み立て工程でパッドＰｍとリード電極Ｔｂとを接続し、パッドＰｓをオープンとする。シャント抵抗Ｒｍの抵抗値が目標値よりも高い場合、組み立て工程においてさらにパッドＰｓとリード電極Ｔｂを接続する。 （もっと読む）

【課題】 その目標値の約１％と５％との間の範囲内で正確に較正される容量値を有するキャパシタがその上にマウントされた、シリコン半導体チップを提供すること。
【解決手段】 １つ又は複数のオンチップＶＮＣＡＰ又はＭＩＭＣＡＰキャパシタは、キャパシタの均一な静電容量値を改良するために、可変ＭＯＳキャパシタを使用する。これにより、その設計値の約１％と５％との間の範囲内に正確に調整される静電容量値を有するキャパシタがその上にマウントされた、シリコン半導体チップの製造が可能となる。この最適化は、ＤＣ減結合のために、一対の可変ＭＯＳキャパシタ間のバック・ツー・バック接続を使用することによって、達成されることができる。それは、一対のバック・ツー・バック可変ＭＯＳキャパシタをＦＥＯＬ中に挿入することによる、ＶＮＣＡＰ及び／又はＭＩＭＣＡＰキャパシタのオンチップＢＥＯＬ静電容量の並列化を伴う。 （もっと読む）

【課題】ＩＤタグに使用する搬送波の周波数に応じて入力インピーダンスを変更し、アンテナ整合回路部の変更や半導体チップの品種変更などを不要とし、低コスト化を実現する。
【解決手段】ＲＦＩＤチップ１には、搬送波の周波数に応じて入力インピーダンスの整合を行うインピーダンス整合回路６，７が設けられている。搬送波の周波数が２．４ＧＨｚ帯の際には、インピーダンス整合回路６を用いてインピーダンス整合を行い、搬送波の周波数が９００ＭＨｚ帯の際には、インピーダンス整合回路６とインピーダンス整合回路７との両方の回路を用いてインピーダンス整合を行う。インピーダンス整合回路７を接続する際には、スルーホールＴＨ１，ＴＨ２を介してアンテナ用パッド１ａとグランドパッド１ｂとの間に接続する。スルーホールＴＨ１，ＴＨ２は、配線工程において、電子ビーム直接描画装置を用いて形成する。 （もっと読む）

【課題】相互接続システムの周波数応答の種々の特性を大幅に改善する手段を提供すること。
【解決手段】多数の回路デバイスが共通のI/O端子にアクセスできるようにするための相互接続システムにおいて、それらの各々のデバイスに、ＩＣ内において個別の接触パッドが提供される。接触パッドは、ボンディングワイヤやＩＣ内の金属被膜パターン、または、石版印刷によってＩＣに形成された二また構造のばね接触部の足のような誘導性の導体を介して、互いに接続されるとともにＩＣのI/O端子に接続される。さらに、ESDの保護機能は、直列インダクタによって相互接続された複数のESDデバイスに分散され、各ＩＣの端子において多極フィルタが形成される。導体のインダクタンス及び相互接続システムの種々の容量を適切に調整することによって、所望の相互接続システムの周波数応答特性が最適化される。 （もっと読む）

【課題】アンテナ搭載ＩＣチップの小型化、低コスト化を図りつつ、共振周波数の適切な調整を行うことが可能な半導体装置とその製造方法を提供する。
【解決手段】電極３Ａを一方の面に有する半導体基板２の一面を覆うように絶縁樹脂層４を形成する。次いで、絶縁樹脂層４が形成された半導体基板２の上に、電極３Ａと整合する位置に開口部を形成し、前記電極３Ａを露出させる。次に、絶縁樹脂層４の上に、開口部の一つを通して一端５ａが電極３Ａと電気的に直接接続されるアンテナ本体５、及び図示しない他の開口部を介して一端６ａａ，６ｂａ，６ｃａが全て、図示しない他の電極と電気的に直接接続される、前記アンテナ本体５の長さを調整する長さの異なる複数の調整部６ａ，６ｂ，６ｃを有するアンテナ長調整用配線６をそれぞれ形成することにより、半導体装置１とする。 （もっと読む）

【課題】 複数の半導体チップの実装状態の管理が可能なマルチチップパッケージ型半導体装置を提供する。
【解決手段】 本発明のマルチチップパッケージ型半導体装置は、モジュール基板１０、第１の半導体チップ１５、第２の半導体チップ２５、およびこのモジュール基板１０上に実装され、書き込み可能で電気的に読み出し可能な不揮発性メモリチップ３５とを備え、この不揮発性メモリチップ３５に、第１の半導体チップ１５および第２の半導体チップ２５の実装状態を示す実装管理データ、製造履歴を示す製造管理データ、および購入履歴を示す購入管理データを記憶させている。 （もっと読む）