半導体装置の製造方法、半導体装置、設計方法、設計装置、及び、プログラム
【課題】集積度及び歩留まりの低下を抑制しつつ、アニール処理に起因した素子の特性ばらつきを軽減する。
【解決手段】半導体基板１上に素子２、３、５を形成する素子形成工程と、素子形成工程の後、半導体基板１上に、選択的に、半導体基板１よりも高い光吸収率を有するか、又は、半導体基板１への光の吸収率を向上させる機能を有する加熱安定化膜７を形成する加熱安定化膜形成工程と、加熱安定化膜７を有する面側から半導体基板１に光を照射し、半導体基板１に注入された不純物を活性化するアニール工程と、を有する半導体装置の製造方法。
【解決手段】半導体基板１上に素子２、３、５を形成する素子形成工程と、素子形成工程の後、半導体基板１上に、選択的に、半導体基板１よりも高い光吸収率を有するか、又は、半導体基板１への光の吸収率を向上させる機能を有する加熱安定化膜７を形成する加熱安定化膜形成工程と、加熱安定化膜７を有する面側から半導体基板１に光を照射し、半導体基板１に注入された不純物を活性化するアニール工程と、を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、半導体装置、設計方法、設計装置、及び、プログラムに関する。
【背景技術】
【０００２】
近年の微細化が進んだトランジスタでは、短チャネル効果の抑制のために、ソース／ドレインの接合深さを浅く形成することが求められている。
【０００３】
通常、ソース／ドレインの形成には、イオン注入による不純物添加を行った後、注入した不純物の活性化の為の熱処理を行う。このような処理で浅い接合を形成するには、不純物が拡散し過ぎないように熱処理の時間を短時間にする必要がある。そこで、例えば、ハロゲンランプを用いた光による秒単位のラピッドサーマルアニール（ＲＴＡ）や、キセノンランプを用いたフラッシュランプアニール（ＦＬＡ）や、レーザーを用いたアニールのミリ秒アニール技術が用いられている。
【０００４】
ところで、ＲＴＡやＦＬＡ等のアニール技術では、ハロゲンランプやキセノンランプ等から照射された光を、半導体基板上に形成されたＳｉやＳｉＯ２が吸収することで温度上昇する。このような場合、半導体基板上に形成される集積回路のレイアウト、例えば光吸収率の異なるＳｉ及びＳｉＯ２のパターンや、ゲート電極の高さ等に起因して、半導体基板上における温度上昇の割合が局所的に異なってしまう。例えば特許文献１（特開２００９−２９００６０号公報）では、Ｓｉ基板上に形成された半導体集積回路において、光アニール時に、レイアウトに起因して局所的な温度上昇の違いが発生することを示している。
【０００５】
アニール処理において、半導体基板上における温度上昇の割合が局所的に異なると、トランジスタやポリシリコン抵抗素子の特性ばらつきが集積回路内にて発生してしまう。
【０００６】
そこで、特許文献１（特開２００９−２９００６０号公報）では、各種素子の特性ばらつきが発生することを抑制するために、レイアウトデータやゲート電極等の３次元的な構造から、基板表面の温度分布及び各種素子の特性ばらつき量を算出し、特性ばらつき量が大きい場合は、ダミーパターンの配置等で特性ばらつき量を少なくする手法を示している。
【０００７】
また、特許文献２（特開２００８−２７９８８号公報）及び特許文献３（特開２０００−１３８１７７号公報）では、光吸収膜を半導体基板上に形成した後に光アニールを実施することで、レイアウトに起因して部分的な温度上昇の違いが発生することを抑制する手法を示している。
【０００８】
なお、関連技術として、半導体装置の素子温度を均一にして動作させる手法が、特許文献４（特開２０１０−２２５９６２号公報）に開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−２９００６０号公報
【特許文献２】特開２００８−２７９８８号公報
【特許文献３】特開２０００−１３８１７７号公報
【特許文献４】特開２０１０−２２５９６２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、特許文献１に記載のようなダミーパターンで特性ばらつき量を調整する手段の場合、ダミーパターンの配置により面積が増大し、集積度の低下を招いてしまう。
【００１１】
また、特許文献２（特開２００８−２７９８８号公報）及び特許文献３（特開２０００−１３８１７７号公報）に記載の技術は、次のような課題がある。光アニールでは急速な温度昇降により、半導体基板に熱応力が加わる。そのため、光吸収膜を半導体基板上に厚く形成した方が、光アニール起因の特性ばらつきを低減する効果が高い。しかし、光吸収膜を厚く形成すると半導体基板に加わる応力も増加してしまう。その結果、光アニール時の急速な温度昇降による熱応力の変化により、ウエハの変形やウエハの割れが発生し、歩留まりが低下することがある。このように、集積度の低下及び歩留りの低下を抑制しつつ、アニール処理に起因する素子特性のばらつきを抑制することが、望まれる。
【課題を解決するための手段】
【００１２】
本発明の一側面によれば、半導体基板上に素子を形成する素子形成工程と、前記素子形成工程の後、前記半導体基板上に、選択的に、前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成する加熱安定化膜形成工程と、前記加熱安定化膜を有する面側から前記半導体基板に光を照射し、前記半導体基板に注入された不純物を活性化するアニール工程と、を有する半導体装置の製造方法が提供される。
【００１３】
また、本発明の他の側面によれば、半導体基板と、前記半導体基板上に形成された複数の素子と、一部の前記素子を覆うように前記半導体基板上に選択的に形成され、前記半導体基板よりもハロゲンランプまたはキセノンランプから照射される光の反射率が低い物質を含有し、膜厚が２０００Å以上４０００Å以下である絶縁性膜と、を有する半導体装置が提供される。
【００１４】
また、本発明の他の側面によれば、半導体基板上に形成される集積回路のレイアウトデータを取得する取得工程と、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜のレイアウトとして、前記レイアウトデータを用いて、前記集積回路に含まれるポリシリコン抵抗素子を覆うように前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定工程と、を有する設計方法が提供される。
【００１５】
また、本発明の他の側面によれば、半導体基板上に形成される集積回路のレイアウトデータを取得する取得工程と、前記半導体基板を複数の領域に分割し、前記レイアウトデータを用いて、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成する直前の状態における光吸収率を、前記領域ごとに算出する算出工程と、前記算出工程における算出結果を用い、光吸収率が所定値より低い前記領域に、前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定工程と、を有する設計方法が提供される。
【００１６】
また、本発明の他の側面によれば、半導体基板上に形成される集積回路のレイアウトデータを取得する取得部と、前記集積回路に含まれるポリシリコン抵抗素子を覆うように、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成するレイアウトを決定するレイアウト決定部と、を有する設計装置が提供される。
【００１７】
また、本発明の他の側面によれば、半導体基板上に形成される集積回路のレイアウトデータを取得する取得部と、前記半導体基板を複数の領域に分割し、前記レイアウトデータを用いて、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成する直前の状態における光吸収率を、前記領域ごとに算出する算出部と、前記算出部が算出した算出結果を用い、光吸収率が所定値より低い前記領域に、前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定部と、を有する設計装置が提供される。
【００１８】
また、本発明の他の側面によれば、コンピュータを、半導体基板上に形成される集積回路のレイアウトデータを取得する取得手段、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜のレイアウトとして、前記レイアウトデータを用いて、前記集積回路に含まれるポリシリコン抵抗素子を覆うように前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定手段、として機能させるためのプログラムが提供される。
【００１９】
また、本発明の他の側面によれば、コンピュータを、半導体基板上に形成される集積回路のレイアウトデータを取得する取得手段、前記半導体基板を複数の領域に分割し、前記レイアウトデータを用いて、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成する直前の状態における光吸収率を、前記領域ごとに算出する算出手段、前記算出手段の算出結果を用い、光吸収率が所定値より低い前記領域に、前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定手段、として機能させるためのプログラムが提供される。
【００２０】
上記構成によれば、半導体基板上に存在する素子の上部に、上述のような機能を有する加熱安定化膜を形成した後、加熱安定化膜を、特性変動を抑制したい特定素子あるいは特定領域の上部にのみ残すようにパターニングし、その後光アニールによる熱処理を行う。加熱安定化膜を用いることで、ダミーパターンを用いずに特定素子や特定領域の特性変動を抑制することができるので、集積度の低下を抑制することができる。また、特定素子あるいは特定領域の上方を除く領域の少なくとも一部には加熱安定化膜を形成しないので、半導体基板上全面に加熱安定化膜を形成する場合と比較して、光アニール時の応力が低減し、ウエハの変形やウエハ割れによる歩留まり低下を改善することができる。
【発明の効果】
【００２１】
本発明によれば、集積度及び歩留まりの低下を抑制しつつ、アニール処理に起因した素子の特性ばらつきを軽減することができる。
【図面の簡単な説明】
【００２２】
【図１】本実施形態の半導体装置の断面を模式的に示した製造フロー図である。
【図２】本実施形態の半導体装置の断面を模式的に示した製造フロー図である。
【図３】本実施形態の半導体装置の断面を模式的に示した製造フロー図である。
【図４】本実施形態の半導体装置の断面を模式的に示した製造フロー図である。
【図５】本実施形態の半導体装置の断面を模式的に示した製造フロー図である。
【図６】本実施形態の加熱安定化膜を形成する領域を説明するための図である。
【図７】本実施形態の加熱安定化膜を形成する領域を説明するための図である。
【図８】本実施形態の加熱安定化膜を形成する領域を説明するための図である。
【図９】本実施形態の設計装置の機能ブロック図の一例を示す図である。
【図１０】本実施形態の加熱安定化膜を形成する領域を説明するための図である。
【図１１】本実施形態の加熱安定化膜を形成する領域を説明するための図である。
【図１２】本実施形態の設計装置の機能ブロック図の一例を示す図である。
【図１３】本実施形態の設計方法の流れを示すフローチャートである。
【図１４】本実施形態の加熱安定化膜を形成する領域を説明するための図である。
【図１５】本実施形態の加熱安定化膜を形成する領域を説明するための図である。
【図１６】本実施形態の半導体装置の断面を模式的に示した製造フロー図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施形態を図面に基づいて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２４】
＜第１の実施形態＞
図１乃至５を用いて、本実施形態の半導体装置の製造方法について説明する。図１乃至５は、半導体装置の断面を模式的に示した製造フロー図である。なお、図１乃至５は、本実施形態を説明するために必要と判断した要素のみを抽出して模式的に示した図であり、本実施形態の半導体装置は、図示していないその他の構成を含んでもよい。
【００２５】
本実施形態の半導体装置の製造方法においては、まず、半導体基板上に素子を形成する（素子形成工程）。例えば、図１に示すように、高さ１０００Å程度のゲート電極２と、ソース／ドレイン３とで構成されるトランジスタ素子、及び、素子分離４（酸化膜）上にポリシリコンで形成されたポリシリコン抵抗素子５を形成する。図１においては、さらに、ソース／ドレイン３のイオン注入前に形成される保護酸化膜６が示されている。保護酸化膜６の厚さは、例えば２００Å程度である。
【００２６】
なお、素子形成工程においては、その他の素子を形成しても構わない。また、複数の素子のレイアウトは特段制限されない。このような素子形成工程は、従来技術に準じて実現することができる。
【００２７】
上記素子形成工程の後、半導体基板１上に、選択的に、加熱安定化膜を形成する（加熱安定化膜形成工程）。例えば図２に示すように、半導体基板１上略全面に加熱安定化膜７を形成した後、フォトリソグラフィー技術を用いて加熱安定化膜７をパターニングすることで、図３に示すように、半導体基板１上に選択的に加熱安定化膜７を形成する。加熱安定化膜７の厚さは、例えば２０００Å以上４０００Å以下とすることができる。
【００２８】
加熱安定化膜７は、半導体基板１よりも高い光吸収率を有するか、または、半導体基板１への光の吸収率を向上させる機能を有する。ここでの光とは、半導体基板１に注入された不純物を活性化するアニール処理において用いられる光であり、例えば、ハロゲンランプやキセノンランプから照射される光である。当該前提は、以下のすべての「光」において同様である。
【００２９】
加熱安定化膜７の一例としては、光の吸収率が半導体基板１よりも高い物質を含有する膜とすることができる。例えば、半導体基板１がＳｉ基板である場合、加熱安定化膜７は、光の吸収率がＳｉよりも高いカーボンやカーボン化合物等を含む膜とすることができる。このような加熱安定化膜７は、半導体基板１よりも、光の吸収率が高くなる。
【００３０】
加熱安定化膜７のその他の例としては、光の反射率が半導体基板１よりも低い物質を含有し、２０００Å以上４０００Å以下の膜厚を有する膜とすることができる。例えば、半導体基板１がＳｉ基板である場合、加熱安定化膜７は、光の反射率がＳｉよりも低いシリコン酸化膜やシリコン窒化膜とすることができる。この場合、半導体基板１上に加熱安定化膜７が存在することで半導体基板１の屈折率が変化し、半導体基板１の光反射率が低くなる。また膜厚を２０００Å以上４０００Å以下にすることで、高さ１０００Å程度のゲートの段差による光の干渉効果を緩和させ、光の反射率の均一性を向上させる。このようなメカニズムにより、光が半導体基板１に吸収される割合を向上させることができる。
【００３１】
上述のような機能を有する加熱安定化膜７に覆われた半導体基板１上においては、温度上昇の割合が局所的に異なるという不都合を軽減できる。
【００３２】
例えば、加熱安定化膜７が半導体基板１よりも高い光吸収率を有する場合には、半導体基板１よりも加熱安定化膜７の方が多くの光を吸収し、加熱される。かかる場合、半導体基板１の加熱は、半導体基板１が光を吸収することでなされる加熱よりも、加熱安定化膜７から伝わる熱によりなされる加熱の方が支配的となる。結果、半導体基板１上における局所的な光吸収率の相違に起因した温度上昇の局所的な相違を軽減することができる。
【００３３】
また、加熱安定化膜７が半導体基板１への光の吸収率を向上させる機能を有する場合には、ソース/ドレイン３部分の光吸収率が、素子分離４部分の光吸収率に近づくため、温度上昇の局所的な相違を軽減することができる。
【００３４】
次に、選択的に形成される加熱安定化膜７のパターンの一例について説明する。
本実施形態においては、加熱安定化膜７は、特性ばらつきを抑制したい素子、例えばポリシリコン抵抗素子５や、複数のトランジスタ素子の中の特性ばらつきを抑制したいトランジスタ素子の上方に、平面視で当該素子が隠れるように形成することができる。また、加熱安定化膜７は、上記に代えて及び／又は加えて、特性ばらつきを抑制したい回路が占める領域（以下、「回路領域」）の上方に、平面視で回路領域が隠れるように形成することができる。
【００３５】
例えば、半導体基板１上に、抵抗による分圧回路（例：図６）が形成されている場合には、当該回路を構成するポリシリコン抵抗素子５の上方、または、当該回路領域の上方に、平面視で当該素子や回路領域が隠れるように形成してもよい。その他、加熱安定化膜７は、上記に代えて及び／又は加えて、半導体基板１上に、インバータ回路（例：図７）が形成されている場合には、当該回路を構成するＮＭＯＳの上方に、平面視で当該素子が隠れるように形成してもよい。
【００３６】
その他、半導体基板１上に、図８に示すようなクロックを分配させてタイミングを制御する回路（図８は、ＣＬＫ ＳとＣＬＫ Ｔのタイミング差を抑える必要がある回路）が形成されている場合には、当該回路領域（図中、１０で示す領域）の上方に、平面視で当該回路領域が隠れるように形成してもよい。
【００３７】
上記はあくまで一例であり、その他の素子や回路領域上に、当該素子や回路領域が隠れるように加熱安定化膜７を形成してもよい。
【００３８】
なお、本実施形態の加熱安定化膜７は、特性ばらつきを抑制したい素子や回路の上方を除く領域には形成する必要がない。すなわち、加熱安定膜７は、特性ばらつきの抑制を強く要求されない素子や回路の上方には形成する必要がない。「加熱安定化膜７を形成する必要がない」とは、形成してもよいが形成しなくてもよいことを意味する。本実施形態では、「加熱安定化膜７を形成する必要がない」領域の少なくとも一部（例えば全部）に、加熱安定化膜７を形成しない。
【００３９】
ここで、どのような素子及び回路を、特性ばらつきの抑制を強く要求されない素子及び回路と判断するかは製品毎に異なる概念であるが、一般的には、例えばＩ／Ｏトランジスタや、高耐圧トランジスタ等は、特性ばらつきの抑制を強く要求されないと判断することができる。
【００４０】
上記加熱安定化膜７を形成した後、加熱安定化膜７を有する面側から半導体基板１に光を照射し（図４参照）、半導体基板１に注入された不純物を活性化する（アニール工程）。アニール処理は、例えば、ハロゲンランプを用いて行われる０．８秒間以上１．２秒間以下のラピッドサーマルアニール（ＲＴＡ）や、キセノンランプを用いて行われる０．８ミリ秒間以上１．２ミリ秒間以下のフラッシュランプアニール（ＦＬＡ）とすることができる。なお、不純物の種類や添加量等は設計的事項である。
【００４１】
その後、加熱安定化膜７を除去する（図５参照）。なお、加熱安定化膜７の除去は、例えば、加熱安定化膜７がカーボンであれば、Ｏ２によるブスマ剥離と酸系のＷｅｔ剥離などの手段を用いて実現される。このため、加熱安定化膜７の直下に位置した膜、例えば図４の場合は酸化絶縁膜６の表面には、加熱安定化膜７に覆われた領域と、覆われなかった領域の境界に、わずかな段差が生じると考えられる。換言すれば、当該段差により、加熱安定化膜７を形成していた領域を特定できると考えられる。
【００４２】
加熱安定化膜７を除去した後、従来技術に準じて、層間絶縁膜や、ビア、配線等が形成される（図示せず）。
【００４３】
次に、本実施形態の作用効果について説明する。
本実施形態では、半導体基板１よりも高い光吸収率を有するか、または、半導体基板１への光の吸収率を向上させる機能を有する加熱安定化膜１を、選択的に、半導体基板１上に形成する。
【００４４】
このため、加熱安定化膜１を半導体基板１上全面に形成する場合に比べて、光アニール時に発生する熱応力の変化を低減することができ、ウエハ割れ等の歩留まり低下を防ぐことが可能となる。
【００４５】
また、本実施形態において選択的に半導体基板１上に形成される加熱安定化膜７は、半導体基板１上に形成された特性ばらつきを抑制したい素子（及び／又は回路）の上方に、平面視で当該素子（及び／又は回路）が隠れるように加熱安定化膜７を形成される。
【００４６】
このため、特性ばらつきを抑制したい素子（及び／又は回路）において、温度上昇の割合が局所的に異なる不都合を回避することができ、結果、アニール処理に起因した当該素子の特性ばらつきを軽減することができる。
【００４７】
次に、本実施形態の加熱安定化膜７のレイアウトを設計する設計装置について説明する。
【００４８】
図９に示すように、本実施形態の設計装置１００は、取得部１０１、及び、レイアウト決定部１０３を有する。
【００４９】
なお、設計装置１００を構成する各部は、任意のコンピュータのＣＰＵ、メモリ、メモリにロードされたプログラム（あらかじめ機器を出荷する段階からメモリ内に格納されているプログラムのほか、ＣＤ等の記憶媒体やインターネット上のサーバ等からダウンロードされたプログラムも含む）、そのプログラムを格納するハードディスク等の記憶ユニット、ネットワーク接続用インタフェースを中心にハードウエアとソフトウエアの任意の組合せによって実現される。そして、その実現方法、機器にはいろいろな変形例があることは、当業者には理解されるところである。当該前提は、以下のすべての実施形態の設計装置１において同様である。
【００５０】
また、図９に示す機能ブロック図は、ハードウエア単位の構成ではなく、機能単位のブロックを示している。これらの図においては、本実施形態の設計装置は１つの機器により実現されるよう記載されているが、その実現手段はこれに限定されない。すなわち、物理的に分かれた構成であっても、論理的に分かれた構成であっても構わない。当該前提は、以下のすべての機能ブロック図において同様である。
【００５１】
以下、各部について説明する。
取得部１０１は、半導体基板１上に形成される集積回路のレイアウトデータを取得する。本実施形態のレイアウトデータは、半導体基板１上における複数の素子各々の配置及び占める領域を特定できるデータである。
【００５２】
レイアウト決定部１０３は、取得部１０１が取得したレイアウトデータを用いて、半導体基板１上の所定の領域に選択的に形成される加熱安定化膜７のレイアウトを決定する。例えば、レイアウト決定部１０３は、特性ばらつきを抑制したい素子（及び／又は回路）、例えばポリシリコン抵抗素子５を覆うように、加熱安定化膜７を形成するレイアウトを決定する。
【００５３】
レイアウト決定部１０３が特性ばらつきを抑制したい素子（及び／又は回路）を特定する手段は特段制限されないが、例えば、ユーザから特性ばらつきを抑制したい素子（及び／又は回路）を特定する入力を受付けることで実現してもよい。ユーザから入力を受付ける情報は、例えば、レイアウトデータ中で各素子の種別（ポリシリコン抵抗素子、トランジスタ素子等）が識別可能になっている場合には、素子の種別を特定する情報であってもよい。その他、例えば、レイアウトデータを用いてディスプレイにレイアウトを表示し、表示されている複数の素子の中から、例えばポインティングデバイスを利用して、１つ以上の素子（及び／又は回路）を特定する入力を受付けても良い。または、レイアウトデータを用いてディスプレイにレイアウトを表示し、例えばポインティングデバイスを利用して、加熱安定化膜７を形成する領域とする所定の領域を特定する入力を受付けてもよい。
【００５４】
レイアウト決定部１０３は、例えば上述のようにしてユーザから受付けた入力に従い、半導体基板１上の所定の領域に選択的に形成される加熱安定化膜７のレイアウトを決定してもよい。
【００５５】
次に、本実施形態の加熱安定化膜７のレイアウトを設計する設計方法について説明する。本実施形態の設計方法は、取得工程と、レイアウト決定工程とを有する。
【００５６】
取得工程では、取得部１０１が、半導体基板１上に形成される集積回路のレイアウトデータを取得する。取得工程に次いで行われるレイアウト決定工程では、レイアウト決定部１０３が、取得部１０１が取得したレイアウトデータを用いて、半導体基板１上の所定の領域に選択的に形成される加熱安定化膜７のレイアウトを決定する。例えば、レイアウト決定部１０３は、特性ばらつきを抑制したい素子（及び／又は回路）、例えばポリシリコン抵抗素子５を覆うように、加熱安定化膜７を形成するレイアウトを決定する。
【００５７】
このような本実施形態の設計装置１００及び設計方法によれば、本実施形態の加熱安定化膜７のレイアウトを設計することができるので、上述のような本実施形態の半導体装置の製造方法の効果が実現される。
【００５８】
＜第２の実施形態＞
本実施形態の半導体装置１は、加熱安定化膜７のレイアウトが第１の実施形態と異なる。他の構成は、第１の実施形態と同様である。以下、図１０及び１１を用いて、本実施形態の加熱安定化膜７のレイアウトについて説明する。図１０及び１１は、本実施形態の半導体装置の一部を抽出し模式的に示した平面図である。
【００５９】
第１の実施形態では、特性ばらつきを抑制したい素子及び／又は回路の回路領域の上方に、平面視で当該素子及び／又は回路が隠れるように、加熱安定化膜７を形成した。本実施形態では、図１０及び１１に示すように、特性ばらつきを抑制したい素子（例えば、図示するポリシリコン抵抗素子５）及び／又は回路の回路領域を覆う加熱安定化膜７として、特性ばらつきを抑制したい素子の端部及び／又は回路の回路領域の端部から距離ｄ離れた位置までを覆う加熱安定化膜７を形成する。図１０及び１１に示す領域１０が、本実施形態で加熱安定化膜７を形成する領域である。
【００６０】
素子の端部とは、半導体基板１を平面視した状態での各素子の端部である。例えば素子がトランジスタの場合は、平面視で素子の最も外側に位置するソース／ドレイン３のゲート電極２側と反対側の端と定義できる。また、素子がポリシリコン抵抗素子５の場合は、平面視でポリシリコン抵抗素子の外周と定義できる。また、回路領域の端部とは半導体基板１を平面視した状態での各回路領域の端部であり、平面視で各回路を構成する素子の中で最も外側に位置する素子の端部と定義できる。
【００６１】
距離ｄは、半導体基板１の構成、及び、アニール処理の設計等に依存した適切な値に設定することができる。
【００６２】
例えば、半導体基板１がＳｉ基板であって、アニール処理が、０．８秒間以上１．２秒間以下のラピッドサーマルアニールである場合には、Ｓｉの熱拡散長は３ｍｍ以上５ｍｍ以下程度である。かかる場合、ｄを３ｍｍ以上５ｍｍ以下、好ましくは３．５ｍｍ以上４．５ｍｍ以下に設定する。
【００６３】
その他、半導体基板１がＳｉ基板であって、アニール処理が、０．８ミリ秒間以上１．２ミリ秒間以下のフラッシュランプアニールである場合には、Ｓｉの熱拡散長は５０μｍ以上１５０μｍ以下程度である。かかる場合、ｄを５０μｍ以上１５０μｍ以下、好ましくは７５μｍ以上１２５μｍ以下に設定する。
【００６４】
図１１では、２つの特性ばらつきを抑制したい素子（図では２つのポリシリコン抵抗素子５）が距離＜２ｄ内に隣接している場合を示している。この場合は、加熱安定化膜７を形成する領域は、各素子から距離ｄだけ離れた領域を合成した領域となる。なお、２つの特性ばらつきを抑制したい回路の回路領域が距離＜２ｄ内に隣接している場合も同様である。
【００６５】
距離ｄを上記範囲に設定すれば、特性ばらつきを抑制したい素子及び／又は回路が、加熱安定化膜７に覆われていない半導体基板１の領域から受ける熱伝導の影響を小さくすることができる。結果、特性ばらつきを抑制したい素子及び／又は回路の加熱は安定し、特性ばらつきを軽減することができる。
【００６６】
本実施形態の加熱安定化膜７のレイアウトを設計する設計装置及び設計方法は、第１の実施形態に準じて実現することができる。なお、レイアウト決定部１０３は、例えばユーザから距離ｄを指定する入力を受付け、受付けた距離ｄの値を用いて、加熱安定化膜７のレイアウトを設計することができる。
【００６７】
＜第３の実施形態＞
本実施形態は、加熱安定化膜７のレイアウトが第１及び第２の実施形態と異なる。他の構成は、第１及び第２の実施形態と同様である。最初に、本実施形態の加熱安定化膜７のレイアウトを設計する設計装置及び設計方法について説明する。
【００６８】
図１２の機能ブロック図に示すように、本実施形態の設計装置１００は、取得部１０１、算出部１０２、及び、レイアウト決定部１０３を有する。
【００６９】
取得部１０１は、半導体基板１上に形成される集積回路のレイアウトデータを取得する。本実施形態のレイアウトデータは、図１に示すような半導体基板１上に形成される素子分離４の領域、ソース／ドレイン３の領域、ゲート電極２の領域、及び、ポリシリコン抵抗素子５や素子分離４上に形成されたゲート電極（図示せず）の領域を特定できるデータである。
【００７０】
算出部１０２は、半導体基板１を複数の領域に分割し、取得部１０１が取得したレイアウトデータを用いて、加熱安定化膜７を形成する直前の状態（構造）における光吸収率を、領域ごとに算出する。
【００７１】
分割する複数の領域の大きさは、半導体基板１の構成、及び、アニール処理の設計等に依存した適切な値に設定することができる。例えば、半導体基板１がＳｉ基板であって、アニール処理が、０．８ミリ秒間以上１．２ミリ秒間以下のフラッシュアニールである場合には、領域は１５０μｍ□以上２５０μｍ□以下、好ましくは１７５μｍ□以上２２５μｍ□以下とすることができる。また、半導体基板１がＳｉ基板であって、アニール処理が、０．８秒間以上１．２秒間以下のラピッドサーマルアニールである場合には、領域は７５００μｍ□以上８５００μｍ□以下、好ましくは７７５０μｍ□以上８２５０μｍ□以下とすることができる。このようにすれば領域の代表的な光吸収率に近づくこととなる。
【００７２】
なお、光吸収率を算出する手段は特段制限されないが、例えば、特開２００９−２９００６０号公報で示されている手法を用いることができる。当該手法では、一定領域内の光吸収率［α］を、以下の（式１）で求める。
【００７３】
［α］＝αＳＴＩ・ＳＳＴＩ＋αＡＲ・ＳＡＲ＋αＧＥ・ＳＧＥ＋αＧＷ・ＳＧＷ＋εＳＴＩ・ＬＳＴＩ＋εＡＲ・ＬＡＲ＋εＧＥ・ＬＧＥ＋εＧＷ・ＬＧＷ・・・・・（式１）
【００７４】
ここで、ＳＴＩ、ＡＲ、ＧＥ及びＧＷは、本実施形態の半導体装置の構成要素を示す。すなわち、ＳＴＩは素子分離４の領域（図１参照）、ＡＲはソース／ドレイン３の領域、ＧＥはゲート電極２の領域、ＧＷはポリシリコン抵抗素子５や図示していないが素子分離４上に形成されたゲート電極に相当する。
【００７５】
Ｓ及びＬ各々は、一定領域内の上記各構成の面積比率及び周囲長比率であり、これは、レイアウトデータから求めることができる。α及びεは、上記各構成の光吸収率に対する係数であり、各構成の光吸収率を実験により求め、α及びεの値を算出することができる。
【００７６】
レイアウト決定部１０３は、算出部１０２が算出した算出結果を利用して、領域ごとに、加熱安定化膜７を形成するか否かを決定する。例えば、レイアウト決定部１０３は、光吸収率が所定値（設計的事項）より低い領域を覆うように加熱安定化膜７を形成する。そして、光吸収率が所定値以上の領域の少なくとも一部（例えば全部）には加熱安定化膜７を形成しないようレイアウトを決定する。
【００７７】
図１４及び１５は、本実施形態の半導体装置の一部を抽出して模式的に示す平面図である。本実施形態では、図示するように、半導体基板１が複数の領域（図１４の場合９個、図１５の場合１２個）に分割され、領域ごとに、加熱安定化膜７を形成するか否かが決定される。例えば、算出部１０２が算出した光吸収率が所定値（設計的事項）より低い領域１１に加熱安定化膜７を形成する領域１０を設定し、光吸収率が所定値以上の領域１２には加熱安定化膜７を形成しないようレイアウトを決定する。
【００７８】
本実施形態の設計方法は、図１３のフローチャートに示すように、取得工程Ｓ１０と、算出工程Ｓ２０と、レイアウト決定工程Ｓ３０とを有する。
【００７９】
取得工程Ｓ１０では、取得部１０１が、半導体基板１上に形成される集積回路のレイアウトデータを取得する。
【００８０】
算出工程Ｓ２０では、算出部１０２が、半導体基板１を複数の領域に分割し、取得工程Ｓ１０で取得したレイアウトデータを用いて、加熱安定化膜７を形成する直前の状態（構造）における光吸収率を、領域ごとに算出する。
【００８１】
レイアウト決定工程Ｓ３０では、レイアウト決定部１０３が、算出部１０２が算出した算出結果を利用して、領域ごとに、加熱安定化膜７を形成するか否かを決定する。
【００８２】
本実施形態の半導体装置の製造方法は、上記本実施形態の設計方法を含めることができる。そして、加熱安定化膜形成工程では、レイアウト決定工程Ｓ３０で決定したレイアウトに従い、加熱安定化膜７を形成する。
【００８３】
このような本実施形態によれば、光吸収率が低い領域を覆うように加熱安定化膜７を形成することで、当該領域の光吸収率を向上させ、結果、光吸収率が低い領域に存在する素子と、光吸収率が高い領域に存在する素子との間の加熱の程度の相違に起因する特性ばらつきの差を低減することができる。
【００８４】
＜第４の実施形態＞
本実施形態では、第１又は第２の実施形態で説明した加熱安定化膜７のレイアウト設計方法と、第３の実施形態で説明した加熱安定化膜７のレイアウト設計方法を組み合わせる。
【００８５】
すなわち、本実施形態の設計装置及び設計方法は、加熱安定化膜７のレイアウトとして、特性ばらつきを抑制したい素子及び／又は回路を覆うとともに、半導体基板１上を分割した複数の領域の中の、算出部１０２が算出した光吸収率が所定値（設計的事項）より低い領域を覆うレイアウトを決定する。当該レイアウトにおいては、半導体基板１上におけるその他の領域の少なくとも一部（例えば全部）には、加熱安定化膜７が形成されない。
【００８６】
そして、本実施形態の半導体装置の製造方法は、上述のようにして決定されたレイアウトに従い、加熱安定化膜７を形成する。
【００８７】
このような本実施形態によれば、第１乃至第３の実施形態と同様の作用効果を実現することができる。
【００８８】
＜第５の実施形態＞
本実施形態では、加熱安定化膜７として、光の反射率が半導体基板１よりも低い物質を含有し、２０００Å以上４０００Å以下の膜厚を有する絶縁性膜を形成する。例えば、半導体基板１がＳｉ基板である場合、加熱安定化膜７は、シリコン酸化膜やシリコン窒化膜とすることができる。
【００８９】
そして、本実施形態では、アニール工程の後、加熱安定化膜１を除去せずに残したまま、その上から、層間絶縁膜８を形成する。すなわち、図４に示す工程の後、加熱安定化膜７を除去せずにその上から、図１６に示すように、層間絶縁膜８を形成する。その後、従来技術に準じて、ビアや配線等を形成する。その他の構成は、第１乃至第４の実施形態と同様である。
【００９０】
なお、第３及び第４の実施形態に基づけば、半導体基板１上の加熱安定化膜７に覆われている領域、及び、加熱安定化膜７に覆われていない領域各々における、加熱安定化膜７を形成する直前の状態の光吸収率は、加熱安定化膜７に覆われている領域の方が低くなる。
【００９１】
本実施形態によれば、加熱安定化膜７を除去する工程を省くことができるので、処理効率が向上する。
【００９２】
なお、上記説明によれば、以下の発明の説明もなされている。
【００９３】
＜発明１＞
コンピュータを、
半導体基板上に形成される集積回路のレイアウトデータを取得する取得手段、
前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜のレイアウトとして、前記レイアウトデータを用いて、前記集積回路に含まれるポリシリコン抵抗素子を覆うように前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定手段、
として機能させるためのプログラム。
【００９４】
＜発明２＞
コンピュータを、
半導体基板上に形成される集積回路のレイアウトデータを取得する取得手段、
前記半導体基板を複数の領域に分割し、前記レイアウトデータを用いて、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成する直前の状態における光吸収率を、前記領域ごとに算出する算出手段、
前記算出手段の算出結果を用い、光吸収率が所定値より低い前記領域に、前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定手段、
として機能させるためのプログラム。
【００９５】
＜発明３＞
発明２に記載のプログラムにおいて、
前記レイアウト決定手段を、前記算出手段の算出結果、及び、前記レイアウトデータを用い、光吸収率が所定値より低い前記領域を覆うとともに、前記集積回路に含まれるポリシリコン抵抗素子を覆うように、前記加熱安定化膜を形成するレイアウトを決定するよう機能させるためのプログラム。
【符号の説明】
【００９６】
１ 半導体基板
２ ゲート電極
３ ソース／ドレイン
４ 素子分離
５ ポリシリコン抵抗素子
６ 保護酸化膜
７ 加熱安定化膜
８ 層間絶縁膜
１０ 光吸収膜を形成する領域
１１ 光吸収率が所定値より低い領域
１２ 光吸収率が所定値以上の領域
１００ 設計装置
１０１ 取得部
１０２ 算出部
１０３ レイアウト決定部
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、半導体装置、設計方法、設計装置、及び、プログラムに関する。
【背景技術】
【０００２】
近年の微細化が進んだトランジスタでは、短チャネル効果の抑制のために、ソース／ドレインの接合深さを浅く形成することが求められている。
【０００３】
通常、ソース／ドレインの形成には、イオン注入による不純物添加を行った後、注入した不純物の活性化の為の熱処理を行う。このような処理で浅い接合を形成するには、不純物が拡散し過ぎないように熱処理の時間を短時間にする必要がある。そこで、例えば、ハロゲンランプを用いた光による秒単位のラピッドサーマルアニール（ＲＴＡ）や、キセノンランプを用いたフラッシュランプアニール（ＦＬＡ）や、レーザーを用いたアニールのミリ秒アニール技術が用いられている。
【０００４】
ところで、ＲＴＡやＦＬＡ等のアニール技術では、ハロゲンランプやキセノンランプ等から照射された光を、半導体基板上に形成されたＳｉやＳｉＯ２が吸収することで温度上昇する。このような場合、半導体基板上に形成される集積回路のレイアウト、例えば光吸収率の異なるＳｉ及びＳｉＯ２のパターンや、ゲート電極の高さ等に起因して、半導体基板上における温度上昇の割合が局所的に異なってしまう。例えば特許文献１（特開２００９−２９００６０号公報）では、Ｓｉ基板上に形成された半導体集積回路において、光アニール時に、レイアウトに起因して局所的な温度上昇の違いが発生することを示している。
【０００５】
アニール処理において、半導体基板上における温度上昇の割合が局所的に異なると、トランジスタやポリシリコン抵抗素子の特性ばらつきが集積回路内にて発生してしまう。
【０００６】
そこで、特許文献１（特開２００９−２９００６０号公報）では、各種素子の特性ばらつきが発生することを抑制するために、レイアウトデータやゲート電極等の３次元的な構造から、基板表面の温度分布及び各種素子の特性ばらつき量を算出し、特性ばらつき量が大きい場合は、ダミーパターンの配置等で特性ばらつき量を少なくする手法を示している。
【０００７】
また、特許文献２（特開２００８−２７９８８号公報）及び特許文献３（特開２０００−１３８１７７号公報）では、光吸収膜を半導体基板上に形成した後に光アニールを実施することで、レイアウトに起因して部分的な温度上昇の違いが発生することを抑制する手法を示している。
【０００８】
なお、関連技術として、半導体装置の素子温度を均一にして動作させる手法が、特許文献４（特開２０１０−２２５９６２号公報）に開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−２９００６０号公報
【特許文献２】特開２００８−２７９８８号公報
【特許文献３】特開２０００−１３８１７７号公報
【特許文献４】特開２０１０−２２５９６２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、特許文献１に記載のようなダミーパターンで特性ばらつき量を調整する手段の場合、ダミーパターンの配置により面積が増大し、集積度の低下を招いてしまう。
【００１１】
また、特許文献２（特開２００８−２７９８８号公報）及び特許文献３（特開２０００−１３８１７７号公報）に記載の技術は、次のような課題がある。光アニールでは急速な温度昇降により、半導体基板に熱応力が加わる。そのため、光吸収膜を半導体基板上に厚く形成した方が、光アニール起因の特性ばらつきを低減する効果が高い。しかし、光吸収膜を厚く形成すると半導体基板に加わる応力も増加してしまう。その結果、光アニール時の急速な温度昇降による熱応力の変化により、ウエハの変形やウエハの割れが発生し、歩留まりが低下することがある。このように、集積度の低下及び歩留りの低下を抑制しつつ、アニール処理に起因する素子特性のばらつきを抑制することが、望まれる。
【課題を解決するための手段】
【００１２】
本発明の一側面によれば、半導体基板上に素子を形成する素子形成工程と、前記素子形成工程の後、前記半導体基板上に、選択的に、前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成する加熱安定化膜形成工程と、前記加熱安定化膜を有する面側から前記半導体基板に光を照射し、前記半導体基板に注入された不純物を活性化するアニール工程と、を有する半導体装置の製造方法が提供される。
【００１３】
また、本発明の他の側面によれば、半導体基板と、前記半導体基板上に形成された複数の素子と、一部の前記素子を覆うように前記半導体基板上に選択的に形成され、前記半導体基板よりもハロゲンランプまたはキセノンランプから照射される光の反射率が低い物質を含有し、膜厚が２０００Å以上４０００Å以下である絶縁性膜と、を有する半導体装置が提供される。
【００１４】
また、本発明の他の側面によれば、半導体基板上に形成される集積回路のレイアウトデータを取得する取得工程と、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜のレイアウトとして、前記レイアウトデータを用いて、前記集積回路に含まれるポリシリコン抵抗素子を覆うように前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定工程と、を有する設計方法が提供される。
【００１５】
また、本発明の他の側面によれば、半導体基板上に形成される集積回路のレイアウトデータを取得する取得工程と、前記半導体基板を複数の領域に分割し、前記レイアウトデータを用いて、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成する直前の状態における光吸収率を、前記領域ごとに算出する算出工程と、前記算出工程における算出結果を用い、光吸収率が所定値より低い前記領域に、前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定工程と、を有する設計方法が提供される。
【００１６】
また、本発明の他の側面によれば、半導体基板上に形成される集積回路のレイアウトデータを取得する取得部と、前記集積回路に含まれるポリシリコン抵抗素子を覆うように、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成するレイアウトを決定するレイアウト決定部と、を有する設計装置が提供される。
【００１７】
また、本発明の他の側面によれば、半導体基板上に形成される集積回路のレイアウトデータを取得する取得部と、前記半導体基板を複数の領域に分割し、前記レイアウトデータを用いて、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成する直前の状態における光吸収率を、前記領域ごとに算出する算出部と、前記算出部が算出した算出結果を用い、光吸収率が所定値より低い前記領域に、前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定部と、を有する設計装置が提供される。
【００１８】
また、本発明の他の側面によれば、コンピュータを、半導体基板上に形成される集積回路のレイアウトデータを取得する取得手段、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜のレイアウトとして、前記レイアウトデータを用いて、前記集積回路に含まれるポリシリコン抵抗素子を覆うように前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定手段、として機能させるためのプログラムが提供される。
【００１９】
また、本発明の他の側面によれば、コンピュータを、半導体基板上に形成される集積回路のレイアウトデータを取得する取得手段、前記半導体基板を複数の領域に分割し、前記レイアウトデータを用いて、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成する直前の状態における光吸収率を、前記領域ごとに算出する算出手段、前記算出手段の算出結果を用い、光吸収率が所定値より低い前記領域に、前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定手段、として機能させるためのプログラムが提供される。
【００２０】
上記構成によれば、半導体基板上に存在する素子の上部に、上述のような機能を有する加熱安定化膜を形成した後、加熱安定化膜を、特性変動を抑制したい特定素子あるいは特定領域の上部にのみ残すようにパターニングし、その後光アニールによる熱処理を行う。加熱安定化膜を用いることで、ダミーパターンを用いずに特定素子や特定領域の特性変動を抑制することができるので、集積度の低下を抑制することができる。また、特定素子あるいは特定領域の上方を除く領域の少なくとも一部には加熱安定化膜を形成しないので、半導体基板上全面に加熱安定化膜を形成する場合と比較して、光アニール時の応力が低減し、ウエハの変形やウエハ割れによる歩留まり低下を改善することができる。
【発明の効果】
【００２１】
本発明によれば、集積度及び歩留まりの低下を抑制しつつ、アニール処理に起因した素子の特性ばらつきを軽減することができる。
【図面の簡単な説明】
【００２２】
【図１】本実施形態の半導体装置の断面を模式的に示した製造フロー図である。
【図２】本実施形態の半導体装置の断面を模式的に示した製造フロー図である。
【図３】本実施形態の半導体装置の断面を模式的に示した製造フロー図である。
【図４】本実施形態の半導体装置の断面を模式的に示した製造フロー図である。
【図５】本実施形態の半導体装置の断面を模式的に示した製造フロー図である。
【図６】本実施形態の加熱安定化膜を形成する領域を説明するための図である。
【図７】本実施形態の加熱安定化膜を形成する領域を説明するための図である。
【図８】本実施形態の加熱安定化膜を形成する領域を説明するための図である。
【図９】本実施形態の設計装置の機能ブロック図の一例を示す図である。
【図１０】本実施形態の加熱安定化膜を形成する領域を説明するための図である。
【図１１】本実施形態の加熱安定化膜を形成する領域を説明するための図である。
【図１２】本実施形態の設計装置の機能ブロック図の一例を示す図である。
【図１３】本実施形態の設計方法の流れを示すフローチャートである。
【図１４】本実施形態の加熱安定化膜を形成する領域を説明するための図である。
【図１５】本実施形態の加熱安定化膜を形成する領域を説明するための図である。
【図１６】本実施形態の半導体装置の断面を模式的に示した製造フロー図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施形態を図面に基づいて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２４】
＜第１の実施形態＞
図１乃至５を用いて、本実施形態の半導体装置の製造方法について説明する。図１乃至５は、半導体装置の断面を模式的に示した製造フロー図である。なお、図１乃至５は、本実施形態を説明するために必要と判断した要素のみを抽出して模式的に示した図であり、本実施形態の半導体装置は、図示していないその他の構成を含んでもよい。
【００２５】
本実施形態の半導体装置の製造方法においては、まず、半導体基板上に素子を形成する（素子形成工程）。例えば、図１に示すように、高さ１０００Å程度のゲート電極２と、ソース／ドレイン３とで構成されるトランジスタ素子、及び、素子分離４（酸化膜）上にポリシリコンで形成されたポリシリコン抵抗素子５を形成する。図１においては、さらに、ソース／ドレイン３のイオン注入前に形成される保護酸化膜６が示されている。保護酸化膜６の厚さは、例えば２００Å程度である。
【００２６】
なお、素子形成工程においては、その他の素子を形成しても構わない。また、複数の素子のレイアウトは特段制限されない。このような素子形成工程は、従来技術に準じて実現することができる。
【００２７】
上記素子形成工程の後、半導体基板１上に、選択的に、加熱安定化膜を形成する（加熱安定化膜形成工程）。例えば図２に示すように、半導体基板１上略全面に加熱安定化膜７を形成した後、フォトリソグラフィー技術を用いて加熱安定化膜７をパターニングすることで、図３に示すように、半導体基板１上に選択的に加熱安定化膜７を形成する。加熱安定化膜７の厚さは、例えば２０００Å以上４０００Å以下とすることができる。
【００２８】
加熱安定化膜７は、半導体基板１よりも高い光吸収率を有するか、または、半導体基板１への光の吸収率を向上させる機能を有する。ここでの光とは、半導体基板１に注入された不純物を活性化するアニール処理において用いられる光であり、例えば、ハロゲンランプやキセノンランプから照射される光である。当該前提は、以下のすべての「光」において同様である。
【００２９】
加熱安定化膜７の一例としては、光の吸収率が半導体基板１よりも高い物質を含有する膜とすることができる。例えば、半導体基板１がＳｉ基板である場合、加熱安定化膜７は、光の吸収率がＳｉよりも高いカーボンやカーボン化合物等を含む膜とすることができる。このような加熱安定化膜７は、半導体基板１よりも、光の吸収率が高くなる。
【００３０】
加熱安定化膜７のその他の例としては、光の反射率が半導体基板１よりも低い物質を含有し、２０００Å以上４０００Å以下の膜厚を有する膜とすることができる。例えば、半導体基板１がＳｉ基板である場合、加熱安定化膜７は、光の反射率がＳｉよりも低いシリコン酸化膜やシリコン窒化膜とすることができる。この場合、半導体基板１上に加熱安定化膜７が存在することで半導体基板１の屈折率が変化し、半導体基板１の光反射率が低くなる。また膜厚を２０００Å以上４０００Å以下にすることで、高さ１０００Å程度のゲートの段差による光の干渉効果を緩和させ、光の反射率の均一性を向上させる。このようなメカニズムにより、光が半導体基板１に吸収される割合を向上させることができる。
【００３１】
上述のような機能を有する加熱安定化膜７に覆われた半導体基板１上においては、温度上昇の割合が局所的に異なるという不都合を軽減できる。
【００３２】
例えば、加熱安定化膜７が半導体基板１よりも高い光吸収率を有する場合には、半導体基板１よりも加熱安定化膜７の方が多くの光を吸収し、加熱される。かかる場合、半導体基板１の加熱は、半導体基板１が光を吸収することでなされる加熱よりも、加熱安定化膜７から伝わる熱によりなされる加熱の方が支配的となる。結果、半導体基板１上における局所的な光吸収率の相違に起因した温度上昇の局所的な相違を軽減することができる。
【００３３】
また、加熱安定化膜７が半導体基板１への光の吸収率を向上させる機能を有する場合には、ソース/ドレイン３部分の光吸収率が、素子分離４部分の光吸収率に近づくため、温度上昇の局所的な相違を軽減することができる。
【００３４】
次に、選択的に形成される加熱安定化膜７のパターンの一例について説明する。
本実施形態においては、加熱安定化膜７は、特性ばらつきを抑制したい素子、例えばポリシリコン抵抗素子５や、複数のトランジスタ素子の中の特性ばらつきを抑制したいトランジスタ素子の上方に、平面視で当該素子が隠れるように形成することができる。また、加熱安定化膜７は、上記に代えて及び／又は加えて、特性ばらつきを抑制したい回路が占める領域（以下、「回路領域」）の上方に、平面視で回路領域が隠れるように形成することができる。
【００３５】
例えば、半導体基板１上に、抵抗による分圧回路（例：図６）が形成されている場合には、当該回路を構成するポリシリコン抵抗素子５の上方、または、当該回路領域の上方に、平面視で当該素子や回路領域が隠れるように形成してもよい。その他、加熱安定化膜７は、上記に代えて及び／又は加えて、半導体基板１上に、インバータ回路（例：図７）が形成されている場合には、当該回路を構成するＮＭＯＳの上方に、平面視で当該素子が隠れるように形成してもよい。
【００３６】
その他、半導体基板１上に、図８に示すようなクロックを分配させてタイミングを制御する回路（図８は、ＣＬＫ ＳとＣＬＫ Ｔのタイミング差を抑える必要がある回路）が形成されている場合には、当該回路領域（図中、１０で示す領域）の上方に、平面視で当該回路領域が隠れるように形成してもよい。
【００３７】
上記はあくまで一例であり、その他の素子や回路領域上に、当該素子や回路領域が隠れるように加熱安定化膜７を形成してもよい。
【００３８】
なお、本実施形態の加熱安定化膜７は、特性ばらつきを抑制したい素子や回路の上方を除く領域には形成する必要がない。すなわち、加熱安定膜７は、特性ばらつきの抑制を強く要求されない素子や回路の上方には形成する必要がない。「加熱安定化膜７を形成する必要がない」とは、形成してもよいが形成しなくてもよいことを意味する。本実施形態では、「加熱安定化膜７を形成する必要がない」領域の少なくとも一部（例えば全部）に、加熱安定化膜７を形成しない。
【００３９】
ここで、どのような素子及び回路を、特性ばらつきの抑制を強く要求されない素子及び回路と判断するかは製品毎に異なる概念であるが、一般的には、例えばＩ／Ｏトランジスタや、高耐圧トランジスタ等は、特性ばらつきの抑制を強く要求されないと判断することができる。
【００４０】
上記加熱安定化膜７を形成した後、加熱安定化膜７を有する面側から半導体基板１に光を照射し（図４参照）、半導体基板１に注入された不純物を活性化する（アニール工程）。アニール処理は、例えば、ハロゲンランプを用いて行われる０．８秒間以上１．２秒間以下のラピッドサーマルアニール（ＲＴＡ）や、キセノンランプを用いて行われる０．８ミリ秒間以上１．２ミリ秒間以下のフラッシュランプアニール（ＦＬＡ）とすることができる。なお、不純物の種類や添加量等は設計的事項である。
【００４１】
その後、加熱安定化膜７を除去する（図５参照）。なお、加熱安定化膜７の除去は、例えば、加熱安定化膜７がカーボンであれば、Ｏ２によるブスマ剥離と酸系のＷｅｔ剥離などの手段を用いて実現される。このため、加熱安定化膜７の直下に位置した膜、例えば図４の場合は酸化絶縁膜６の表面には、加熱安定化膜７に覆われた領域と、覆われなかった領域の境界に、わずかな段差が生じると考えられる。換言すれば、当該段差により、加熱安定化膜７を形成していた領域を特定できると考えられる。
【００４２】
加熱安定化膜７を除去した後、従来技術に準じて、層間絶縁膜や、ビア、配線等が形成される（図示せず）。
【００４３】
次に、本実施形態の作用効果について説明する。
本実施形態では、半導体基板１よりも高い光吸収率を有するか、または、半導体基板１への光の吸収率を向上させる機能を有する加熱安定化膜１を、選択的に、半導体基板１上に形成する。
【００４４】
このため、加熱安定化膜１を半導体基板１上全面に形成する場合に比べて、光アニール時に発生する熱応力の変化を低減することができ、ウエハ割れ等の歩留まり低下を防ぐことが可能となる。
【００４５】
また、本実施形態において選択的に半導体基板１上に形成される加熱安定化膜７は、半導体基板１上に形成された特性ばらつきを抑制したい素子（及び／又は回路）の上方に、平面視で当該素子（及び／又は回路）が隠れるように加熱安定化膜７を形成される。
【００４６】
このため、特性ばらつきを抑制したい素子（及び／又は回路）において、温度上昇の割合が局所的に異なる不都合を回避することができ、結果、アニール処理に起因した当該素子の特性ばらつきを軽減することができる。
【００４７】
次に、本実施形態の加熱安定化膜７のレイアウトを設計する設計装置について説明する。
【００４８】
図９に示すように、本実施形態の設計装置１００は、取得部１０１、及び、レイアウト決定部１０３を有する。
【００４９】
なお、設計装置１００を構成する各部は、任意のコンピュータのＣＰＵ、メモリ、メモリにロードされたプログラム（あらかじめ機器を出荷する段階からメモリ内に格納されているプログラムのほか、ＣＤ等の記憶媒体やインターネット上のサーバ等からダウンロードされたプログラムも含む）、そのプログラムを格納するハードディスク等の記憶ユニット、ネットワーク接続用インタフェースを中心にハードウエアとソフトウエアの任意の組合せによって実現される。そして、その実現方法、機器にはいろいろな変形例があることは、当業者には理解されるところである。当該前提は、以下のすべての実施形態の設計装置１において同様である。
【００５０】
また、図９に示す機能ブロック図は、ハードウエア単位の構成ではなく、機能単位のブロックを示している。これらの図においては、本実施形態の設計装置は１つの機器により実現されるよう記載されているが、その実現手段はこれに限定されない。すなわち、物理的に分かれた構成であっても、論理的に分かれた構成であっても構わない。当該前提は、以下のすべての機能ブロック図において同様である。
【００５１】
以下、各部について説明する。
取得部１０１は、半導体基板１上に形成される集積回路のレイアウトデータを取得する。本実施形態のレイアウトデータは、半導体基板１上における複数の素子各々の配置及び占める領域を特定できるデータである。
【００５２】
レイアウト決定部１０３は、取得部１０１が取得したレイアウトデータを用いて、半導体基板１上の所定の領域に選択的に形成される加熱安定化膜７のレイアウトを決定する。例えば、レイアウト決定部１０３は、特性ばらつきを抑制したい素子（及び／又は回路）、例えばポリシリコン抵抗素子５を覆うように、加熱安定化膜７を形成するレイアウトを決定する。
【００５３】
レイアウト決定部１０３が特性ばらつきを抑制したい素子（及び／又は回路）を特定する手段は特段制限されないが、例えば、ユーザから特性ばらつきを抑制したい素子（及び／又は回路）を特定する入力を受付けることで実現してもよい。ユーザから入力を受付ける情報は、例えば、レイアウトデータ中で各素子の種別（ポリシリコン抵抗素子、トランジスタ素子等）が識別可能になっている場合には、素子の種別を特定する情報であってもよい。その他、例えば、レイアウトデータを用いてディスプレイにレイアウトを表示し、表示されている複数の素子の中から、例えばポインティングデバイスを利用して、１つ以上の素子（及び／又は回路）を特定する入力を受付けても良い。または、レイアウトデータを用いてディスプレイにレイアウトを表示し、例えばポインティングデバイスを利用して、加熱安定化膜７を形成する領域とする所定の領域を特定する入力を受付けてもよい。
【００５４】
レイアウト決定部１０３は、例えば上述のようにしてユーザから受付けた入力に従い、半導体基板１上の所定の領域に選択的に形成される加熱安定化膜７のレイアウトを決定してもよい。
【００５５】
次に、本実施形態の加熱安定化膜７のレイアウトを設計する設計方法について説明する。本実施形態の設計方法は、取得工程と、レイアウト決定工程とを有する。
【００５６】
取得工程では、取得部１０１が、半導体基板１上に形成される集積回路のレイアウトデータを取得する。取得工程に次いで行われるレイアウト決定工程では、レイアウト決定部１０３が、取得部１０１が取得したレイアウトデータを用いて、半導体基板１上の所定の領域に選択的に形成される加熱安定化膜７のレイアウトを決定する。例えば、レイアウト決定部１０３は、特性ばらつきを抑制したい素子（及び／又は回路）、例えばポリシリコン抵抗素子５を覆うように、加熱安定化膜７を形成するレイアウトを決定する。
【００５７】
このような本実施形態の設計装置１００及び設計方法によれば、本実施形態の加熱安定化膜７のレイアウトを設計することができるので、上述のような本実施形態の半導体装置の製造方法の効果が実現される。
【００５８】
＜第２の実施形態＞
本実施形態の半導体装置１は、加熱安定化膜７のレイアウトが第１の実施形態と異なる。他の構成は、第１の実施形態と同様である。以下、図１０及び１１を用いて、本実施形態の加熱安定化膜７のレイアウトについて説明する。図１０及び１１は、本実施形態の半導体装置の一部を抽出し模式的に示した平面図である。
【００５９】
第１の実施形態では、特性ばらつきを抑制したい素子及び／又は回路の回路領域の上方に、平面視で当該素子及び／又は回路が隠れるように、加熱安定化膜７を形成した。本実施形態では、図１０及び１１に示すように、特性ばらつきを抑制したい素子（例えば、図示するポリシリコン抵抗素子５）及び／又は回路の回路領域を覆う加熱安定化膜７として、特性ばらつきを抑制したい素子の端部及び／又は回路の回路領域の端部から距離ｄ離れた位置までを覆う加熱安定化膜７を形成する。図１０及び１１に示す領域１０が、本実施形態で加熱安定化膜７を形成する領域である。
【００６０】
素子の端部とは、半導体基板１を平面視した状態での各素子の端部である。例えば素子がトランジスタの場合は、平面視で素子の最も外側に位置するソース／ドレイン３のゲート電極２側と反対側の端と定義できる。また、素子がポリシリコン抵抗素子５の場合は、平面視でポリシリコン抵抗素子の外周と定義できる。また、回路領域の端部とは半導体基板１を平面視した状態での各回路領域の端部であり、平面視で各回路を構成する素子の中で最も外側に位置する素子の端部と定義できる。
【００６１】
距離ｄは、半導体基板１の構成、及び、アニール処理の設計等に依存した適切な値に設定することができる。
【００６２】
例えば、半導体基板１がＳｉ基板であって、アニール処理が、０．８秒間以上１．２秒間以下のラピッドサーマルアニールである場合には、Ｓｉの熱拡散長は３ｍｍ以上５ｍｍ以下程度である。かかる場合、ｄを３ｍｍ以上５ｍｍ以下、好ましくは３．５ｍｍ以上４．５ｍｍ以下に設定する。
【００６３】
その他、半導体基板１がＳｉ基板であって、アニール処理が、０．８ミリ秒間以上１．２ミリ秒間以下のフラッシュランプアニールである場合には、Ｓｉの熱拡散長は５０μｍ以上１５０μｍ以下程度である。かかる場合、ｄを５０μｍ以上１５０μｍ以下、好ましくは７５μｍ以上１２５μｍ以下に設定する。
【００６４】
図１１では、２つの特性ばらつきを抑制したい素子（図では２つのポリシリコン抵抗素子５）が距離＜２ｄ内に隣接している場合を示している。この場合は、加熱安定化膜７を形成する領域は、各素子から距離ｄだけ離れた領域を合成した領域となる。なお、２つの特性ばらつきを抑制したい回路の回路領域が距離＜２ｄ内に隣接している場合も同様である。
【００６５】
距離ｄを上記範囲に設定すれば、特性ばらつきを抑制したい素子及び／又は回路が、加熱安定化膜７に覆われていない半導体基板１の領域から受ける熱伝導の影響を小さくすることができる。結果、特性ばらつきを抑制したい素子及び／又は回路の加熱は安定し、特性ばらつきを軽減することができる。
【００６６】
本実施形態の加熱安定化膜７のレイアウトを設計する設計装置及び設計方法は、第１の実施形態に準じて実現することができる。なお、レイアウト決定部１０３は、例えばユーザから距離ｄを指定する入力を受付け、受付けた距離ｄの値を用いて、加熱安定化膜７のレイアウトを設計することができる。
【００６７】
＜第３の実施形態＞
本実施形態は、加熱安定化膜７のレイアウトが第１及び第２の実施形態と異なる。他の構成は、第１及び第２の実施形態と同様である。最初に、本実施形態の加熱安定化膜７のレイアウトを設計する設計装置及び設計方法について説明する。
【００６８】
図１２の機能ブロック図に示すように、本実施形態の設計装置１００は、取得部１０１、算出部１０２、及び、レイアウト決定部１０３を有する。
【００６９】
取得部１０１は、半導体基板１上に形成される集積回路のレイアウトデータを取得する。本実施形態のレイアウトデータは、図１に示すような半導体基板１上に形成される素子分離４の領域、ソース／ドレイン３の領域、ゲート電極２の領域、及び、ポリシリコン抵抗素子５や素子分離４上に形成されたゲート電極（図示せず）の領域を特定できるデータである。
【００７０】
算出部１０２は、半導体基板１を複数の領域に分割し、取得部１０１が取得したレイアウトデータを用いて、加熱安定化膜７を形成する直前の状態（構造）における光吸収率を、領域ごとに算出する。
【００７１】
分割する複数の領域の大きさは、半導体基板１の構成、及び、アニール処理の設計等に依存した適切な値に設定することができる。例えば、半導体基板１がＳｉ基板であって、アニール処理が、０．８ミリ秒間以上１．２ミリ秒間以下のフラッシュアニールである場合には、領域は１５０μｍ□以上２５０μｍ□以下、好ましくは１７５μｍ□以上２２５μｍ□以下とすることができる。また、半導体基板１がＳｉ基板であって、アニール処理が、０．８秒間以上１．２秒間以下のラピッドサーマルアニールである場合には、領域は７５００μｍ□以上８５００μｍ□以下、好ましくは７７５０μｍ□以上８２５０μｍ□以下とすることができる。このようにすれば領域の代表的な光吸収率に近づくこととなる。
【００７２】
なお、光吸収率を算出する手段は特段制限されないが、例えば、特開２００９−２９００６０号公報で示されている手法を用いることができる。当該手法では、一定領域内の光吸収率［α］を、以下の（式１）で求める。
【００７３】
［α］＝αＳＴＩ・ＳＳＴＩ＋αＡＲ・ＳＡＲ＋αＧＥ・ＳＧＥ＋αＧＷ・ＳＧＷ＋εＳＴＩ・ＬＳＴＩ＋εＡＲ・ＬＡＲ＋εＧＥ・ＬＧＥ＋εＧＷ・ＬＧＷ・・・・・（式１）
【００７４】
ここで、ＳＴＩ、ＡＲ、ＧＥ及びＧＷは、本実施形態の半導体装置の構成要素を示す。すなわち、ＳＴＩは素子分離４の領域（図１参照）、ＡＲはソース／ドレイン３の領域、ＧＥはゲート電極２の領域、ＧＷはポリシリコン抵抗素子５や図示していないが素子分離４上に形成されたゲート電極に相当する。
【００７５】
Ｓ及びＬ各々は、一定領域内の上記各構成の面積比率及び周囲長比率であり、これは、レイアウトデータから求めることができる。α及びεは、上記各構成の光吸収率に対する係数であり、各構成の光吸収率を実験により求め、α及びεの値を算出することができる。
【００７６】
レイアウト決定部１０３は、算出部１０２が算出した算出結果を利用して、領域ごとに、加熱安定化膜７を形成するか否かを決定する。例えば、レイアウト決定部１０３は、光吸収率が所定値（設計的事項）より低い領域を覆うように加熱安定化膜７を形成する。そして、光吸収率が所定値以上の領域の少なくとも一部（例えば全部）には加熱安定化膜７を形成しないようレイアウトを決定する。
【００７７】
図１４及び１５は、本実施形態の半導体装置の一部を抽出して模式的に示す平面図である。本実施形態では、図示するように、半導体基板１が複数の領域（図１４の場合９個、図１５の場合１２個）に分割され、領域ごとに、加熱安定化膜７を形成するか否かが決定される。例えば、算出部１０２が算出した光吸収率が所定値（設計的事項）より低い領域１１に加熱安定化膜７を形成する領域１０を設定し、光吸収率が所定値以上の領域１２には加熱安定化膜７を形成しないようレイアウトを決定する。
【００７８】
本実施形態の設計方法は、図１３のフローチャートに示すように、取得工程Ｓ１０と、算出工程Ｓ２０と、レイアウト決定工程Ｓ３０とを有する。
【００７９】
取得工程Ｓ１０では、取得部１０１が、半導体基板１上に形成される集積回路のレイアウトデータを取得する。
【００８０】
算出工程Ｓ２０では、算出部１０２が、半導体基板１を複数の領域に分割し、取得工程Ｓ１０で取得したレイアウトデータを用いて、加熱安定化膜７を形成する直前の状態（構造）における光吸収率を、領域ごとに算出する。
【００８１】
レイアウト決定工程Ｓ３０では、レイアウト決定部１０３が、算出部１０２が算出した算出結果を利用して、領域ごとに、加熱安定化膜７を形成するか否かを決定する。
【００８２】
本実施形態の半導体装置の製造方法は、上記本実施形態の設計方法を含めることができる。そして、加熱安定化膜形成工程では、レイアウト決定工程Ｓ３０で決定したレイアウトに従い、加熱安定化膜７を形成する。
【００８３】
このような本実施形態によれば、光吸収率が低い領域を覆うように加熱安定化膜７を形成することで、当該領域の光吸収率を向上させ、結果、光吸収率が低い領域に存在する素子と、光吸収率が高い領域に存在する素子との間の加熱の程度の相違に起因する特性ばらつきの差を低減することができる。
【００８４】
＜第４の実施形態＞
本実施形態では、第１又は第２の実施形態で説明した加熱安定化膜７のレイアウト設計方法と、第３の実施形態で説明した加熱安定化膜７のレイアウト設計方法を組み合わせる。
【００８５】
すなわち、本実施形態の設計装置及び設計方法は、加熱安定化膜７のレイアウトとして、特性ばらつきを抑制したい素子及び／又は回路を覆うとともに、半導体基板１上を分割した複数の領域の中の、算出部１０２が算出した光吸収率が所定値（設計的事項）より低い領域を覆うレイアウトを決定する。当該レイアウトにおいては、半導体基板１上におけるその他の領域の少なくとも一部（例えば全部）には、加熱安定化膜７が形成されない。
【００８６】
そして、本実施形態の半導体装置の製造方法は、上述のようにして決定されたレイアウトに従い、加熱安定化膜７を形成する。
【００８７】
このような本実施形態によれば、第１乃至第３の実施形態と同様の作用効果を実現することができる。
【００８８】
＜第５の実施形態＞
本実施形態では、加熱安定化膜７として、光の反射率が半導体基板１よりも低い物質を含有し、２０００Å以上４０００Å以下の膜厚を有する絶縁性膜を形成する。例えば、半導体基板１がＳｉ基板である場合、加熱安定化膜７は、シリコン酸化膜やシリコン窒化膜とすることができる。
【００８９】
そして、本実施形態では、アニール工程の後、加熱安定化膜１を除去せずに残したまま、その上から、層間絶縁膜８を形成する。すなわち、図４に示す工程の後、加熱安定化膜７を除去せずにその上から、図１６に示すように、層間絶縁膜８を形成する。その後、従来技術に準じて、ビアや配線等を形成する。その他の構成は、第１乃至第４の実施形態と同様である。
【００９０】
なお、第３及び第４の実施形態に基づけば、半導体基板１上の加熱安定化膜７に覆われている領域、及び、加熱安定化膜７に覆われていない領域各々における、加熱安定化膜７を形成する直前の状態の光吸収率は、加熱安定化膜７に覆われている領域の方が低くなる。
【００９１】
本実施形態によれば、加熱安定化膜７を除去する工程を省くことができるので、処理効率が向上する。
【００９２】
なお、上記説明によれば、以下の発明の説明もなされている。
【００９３】
＜発明１＞
コンピュータを、
半導体基板上に形成される集積回路のレイアウトデータを取得する取得手段、
前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜のレイアウトとして、前記レイアウトデータを用いて、前記集積回路に含まれるポリシリコン抵抗素子を覆うように前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定手段、
として機能させるためのプログラム。
【００９４】
＜発明２＞
コンピュータを、
半導体基板上に形成される集積回路のレイアウトデータを取得する取得手段、
前記半導体基板を複数の領域に分割し、前記レイアウトデータを用いて、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成する直前の状態における光吸収率を、前記領域ごとに算出する算出手段、
前記算出手段の算出結果を用い、光吸収率が所定値より低い前記領域に、前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定手段、
として機能させるためのプログラム。
【００９５】
＜発明３＞
発明２に記載のプログラムにおいて、
前記レイアウト決定手段を、前記算出手段の算出結果、及び、前記レイアウトデータを用い、光吸収率が所定値より低い前記領域を覆うとともに、前記集積回路に含まれるポリシリコン抵抗素子を覆うように、前記加熱安定化膜を形成するレイアウトを決定するよう機能させるためのプログラム。
【符号の説明】
【００９６】
１ 半導体基板
２ ゲート電極
３ ソース／ドレイン
４ 素子分離
５ ポリシリコン抵抗素子
６ 保護酸化膜
７ 加熱安定化膜
８ 層間絶縁膜
１０ 光吸収膜を形成する領域
１１ 光吸収率が所定値より低い領域
１２ 光吸収率が所定値以上の領域
１００ 設計装置
１０１ 取得部
１０２ 算出部
１０３ レイアウト決定部
【特許請求の範囲】
【請求項１】
半導体基板上に素子を形成する素子形成工程と、
前記素子形成工程の後、前記半導体基板上に、選択的に、前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成する加熱安定化膜形成工程と、
前記加熱安定化膜を有する面側から前記半導体基板に光を照射し、前記半導体基板に注入された不純物を活性化するアニール工程と、
を有する半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記素子形成工程では、前記素子としてポリシリコン抵抗素子を形成し、
前記加熱安定化膜形成工程では、前記ポリシリコン抵抗素子を覆う前記加熱安定化膜を形成する半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記半導体基板はシリコン基板であり、
前記加熱安定化膜形成工程では、前記ポリシリコン抵抗素子を覆う前記加熱安定化膜として、前記ポリシリコン抵抗素子の端部から５０μｍ以上１５０μｍ以下離れた位置までを覆う前記加熱安定膜を形成し、
前記アニール工程では、０．８ミリ秒間以上１．２ミリ秒間以下のフラッシュランプアニールを行う半導体装置の製造方法。
【請求項４】
請求項２に記載の半導体装置の製造方法において、
前記半導体基板はシリコン基板であり、
前記加熱安定化膜形成工程では、前記ポリシリコン抵抗素子を覆う前記加熱安定化膜として、前記ポリシリコン抵抗素子の端部から３ｍｍ以上５ｍｍ以下離れた位置までを覆う前記加熱安定膜を形成し、
前記アニール工程では、０．８秒間以上１．２秒間以下のラピッドサーマルアニールを行う半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
前記半導体基板を複数の領域に分割し、前記半導体基板上に形成される集積回路のレイアウトデータを用いて、前記加熱安定化膜を形成する直前の状態における光吸収率を、前記領域ごとに算出する算出工程と、
前記算出工程における算出結果を用い、光吸収率が所定値より低い前記領域に前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定工程と、を有し、
前記加熱安定化膜形成工程では、前記レイアウト決定工程で決定したレイアウトに従い、前記加熱安定化膜を形成する半導体装置の製造方法。
【請求項６】
請求項２から４のいずれか１項に記載の半導体装置の製造方法において、
前記半導体基板を複数の領域に分割し、前記半導体基板上に形成される集積回路のレイアウトデータを用いて、前記加熱安定化膜を形成する直前の状態における光吸収率を、前記領域ごとに算出する算出工程と、
前記算出工程における算出結果、及び、前記レイアウトデータを用い、光吸収率が所定値より低い前記領域を覆うとともに、前記ポリシリコン抵抗素子を覆う前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定工程と、を有し、
前記加熱安定化膜形成工程では、前記レイアウト決定工程で決定したレイアウトに従い、前記加熱安定化膜を形成する半導体装置の製造方法。
【請求項７】
請求項１から６のいずれか１項に記載の半導体装置の製造方法において、
前記加熱安定化膜形成工程では、前記加熱安定化膜として、前記半導体基板よりも前記アニール工程で用いられる光の吸収率が高い物質を含有する膜、または、前記半導体基板よりも前記アニール工程で用いられる光の反射率が低い物質を含有し、２０００Å以上４０００Å以下の膜厚を有する膜を形成する半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記半導体基板はシリコン基板であり、
前記アニール工程では、ハロゲンランプまたはキセノンランプを使用し、
前記加熱安定化膜形成工程では、前記半導体基板よりも前記アニール工程で用いられる光の吸収率が高い物質を含有する前記加熱安定化膜として、カーボンを含有する膜を形成する半導体装置の製造方法。
【請求項９】
請求項７に記載の半導体装置の製造方法において、
前記半導体基板はシリコン基板であり、
前記アニール工程では、ハロゲンランプまたはキセノンランプを使用し、
前記加熱安定化膜形成工程では、前記半導体基板よりも前記アニール工程で用いられる光の反射率が低い物質を含有する前記加熱安定化膜として、シリコン酸化膜またはシリコン窒化膜を形成する半導体装置の製造方法。
【請求項１０】
半導体基板と、
前記半導体基板上に形成された複数の素子と、
一部の前記素子を覆うように前記半導体基板上に選択的に形成され、前記半導体基板よりもハロゲンランプまたはキセノンランプから照射される光の反射率が低い物質を含有し、膜厚が２０００Å以上４０００Å以下である絶縁性膜と、
を有する半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記素子は、ポリシリコン抵抗素子を含み、
前記絶縁性膜は、前記ポリシリコン素子を覆っている半導体装置。
【請求項１２】
請求項１０または１１に記載の半導体装置において、
前記絶縁性膜に覆われている領域、及び、前記絶縁性膜に覆われていない領域各々における、前記半導体基板上に形成される集積回路のレイアウトに基づいて算出される前記絶縁性膜を形成する直前の状態における半導体基板の光吸収率は、前記絶縁性膜に覆われている領域の方が低い半導体装置。
【請求項１３】
半導体基板上に形成される集積回路のレイアウトデータを取得する取得工程と、
前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜のレイアウトとして、前記レイアウトデータを用いて、前記集積回路に含まれるポリシリコン抵抗素子を覆うように前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定工程と、
を有する設計方法。
【請求項１４】
半導体基板上に形成される集積回路のレイアウトデータを取得する取得工程と、
前記半導体基板を複数の領域に分割し、前記レイアウトデータを用いて、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成する直前の状態における光吸収率を、前記領域ごとに算出する算出工程と、
前記算出工程における算出結果を用い、光吸収率が所定値より低い前記領域に、前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定工程と、を有する設計方法。
【請求項１５】
請求項１４に記載の設計方法において、
前記レイアウト決定工程では、
前記算出工程における算出結果、及び、前記レイアウトデータを用い、光吸収率が所定値より低い前記領域を覆うとともに、前記集積回路に含まれるポリシリコン抵抗素子を覆うように、前記加熱安定化膜を形成するレイアウトを決定する設計方法。
【請求項１６】
半導体基板上に形成される集積回路のレイアウトデータを取得する取得部と、
前記集積回路に含まれるポリシリコン抵抗素子を覆うように、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成するレイアウトを決定するレイアウト決定部と、
を有する設計装置。
【請求項１７】
半導体基板上に形成される集積回路のレイアウトデータを取得する取得部と、
前記半導体基板を複数の領域に分割し、前記レイアウトデータを用いて、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成する直前の状態における光吸収率を、前記領域ごとに算出する算出部と、
前記算出部が算出した算出結果を用い、光吸収率が所定値より低い前記領域に、前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定部と、
を有する設計装置。
【請求項１８】
請求項１７に記載の設計装置において、
前記レイアウト決定部は、
前記算出部が算出した算出結果、及び、前記レイアウトデータを用い、光吸収率が所定値より低い前記領域を覆うとともに、前記集積回路に含まれるポリシリコン抵抗素子を覆うように、前記加熱安定化膜を形成するレイアウトを決定する設計装置。
【請求項１９】
コンピュータを、
半導体基板上に形成される集積回路のレイアウトデータを取得する取得手段、
前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜のレイアウトとして、前記レイアウトデータを用いて、前記集積回路に含まれるポリシリコン抵抗素子を覆うように前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定手段、
として機能させるためのプログラム。
【請求項２０】
コンピュータを、
半導体基板上に形成される集積回路のレイアウトデータを取得する取得手段、
前記半導体基板を複数の領域に分割し、前記レイアウトデータを用いて、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成する直前の状態における光吸収率を、前記領域ごとに算出する算出手段、
前記算出手段の算出結果を用い、光吸収率が所定値より低い前記領域に、前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定手段、
として機能させるためのプログラム。
【請求項２１】
請求項２０に記載のプログラムにおいて、
前記レイアウト決定手段を、前記算出手段の算出結果、及び、前記レイアウトデータを用い、光吸収率が所定値より低い前記領域を覆うとともに、前記集積回路に含まれるポリシリコン抵抗素子を覆うように、前記加熱安定化膜を形成するレイアウトを決定するよう機能させるためのプログラム。
【請求項１】
半導体基板上に素子を形成する素子形成工程と、
前記素子形成工程の後、前記半導体基板上に、選択的に、前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成する加熱安定化膜形成工程と、
前記加熱安定化膜を有する面側から前記半導体基板に光を照射し、前記半導体基板に注入された不純物を活性化するアニール工程と、
を有する半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記素子形成工程では、前記素子としてポリシリコン抵抗素子を形成し、
前記加熱安定化膜形成工程では、前記ポリシリコン抵抗素子を覆う前記加熱安定化膜を形成する半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記半導体基板はシリコン基板であり、
前記加熱安定化膜形成工程では、前記ポリシリコン抵抗素子を覆う前記加熱安定化膜として、前記ポリシリコン抵抗素子の端部から５０μｍ以上１５０μｍ以下離れた位置までを覆う前記加熱安定膜を形成し、
前記アニール工程では、０．８ミリ秒間以上１．２ミリ秒間以下のフラッシュランプアニールを行う半導体装置の製造方法。
【請求項４】
請求項２に記載の半導体装置の製造方法において、
前記半導体基板はシリコン基板であり、
前記加熱安定化膜形成工程では、前記ポリシリコン抵抗素子を覆う前記加熱安定化膜として、前記ポリシリコン抵抗素子の端部から３ｍｍ以上５ｍｍ以下離れた位置までを覆う前記加熱安定膜を形成し、
前記アニール工程では、０．８秒間以上１．２秒間以下のラピッドサーマルアニールを行う半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
前記半導体基板を複数の領域に分割し、前記半導体基板上に形成される集積回路のレイアウトデータを用いて、前記加熱安定化膜を形成する直前の状態における光吸収率を、前記領域ごとに算出する算出工程と、
前記算出工程における算出結果を用い、光吸収率が所定値より低い前記領域に前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定工程と、を有し、
前記加熱安定化膜形成工程では、前記レイアウト決定工程で決定したレイアウトに従い、前記加熱安定化膜を形成する半導体装置の製造方法。
【請求項６】
請求項２から４のいずれか１項に記載の半導体装置の製造方法において、
前記半導体基板を複数の領域に分割し、前記半導体基板上に形成される集積回路のレイアウトデータを用いて、前記加熱安定化膜を形成する直前の状態における光吸収率を、前記領域ごとに算出する算出工程と、
前記算出工程における算出結果、及び、前記レイアウトデータを用い、光吸収率が所定値より低い前記領域を覆うとともに、前記ポリシリコン抵抗素子を覆う前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定工程と、を有し、
前記加熱安定化膜形成工程では、前記レイアウト決定工程で決定したレイアウトに従い、前記加熱安定化膜を形成する半導体装置の製造方法。
【請求項７】
請求項１から６のいずれか１項に記載の半導体装置の製造方法において、
前記加熱安定化膜形成工程では、前記加熱安定化膜として、前記半導体基板よりも前記アニール工程で用いられる光の吸収率が高い物質を含有する膜、または、前記半導体基板よりも前記アニール工程で用いられる光の反射率が低い物質を含有し、２０００Å以上４０００Å以下の膜厚を有する膜を形成する半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記半導体基板はシリコン基板であり、
前記アニール工程では、ハロゲンランプまたはキセノンランプを使用し、
前記加熱安定化膜形成工程では、前記半導体基板よりも前記アニール工程で用いられる光の吸収率が高い物質を含有する前記加熱安定化膜として、カーボンを含有する膜を形成する半導体装置の製造方法。
【請求項９】
請求項７に記載の半導体装置の製造方法において、
前記半導体基板はシリコン基板であり、
前記アニール工程では、ハロゲンランプまたはキセノンランプを使用し、
前記加熱安定化膜形成工程では、前記半導体基板よりも前記アニール工程で用いられる光の反射率が低い物質を含有する前記加熱安定化膜として、シリコン酸化膜またはシリコン窒化膜を形成する半導体装置の製造方法。
【請求項１０】
半導体基板と、
前記半導体基板上に形成された複数の素子と、
一部の前記素子を覆うように前記半導体基板上に選択的に形成され、前記半導体基板よりもハロゲンランプまたはキセノンランプから照射される光の反射率が低い物質を含有し、膜厚が２０００Å以上４０００Å以下である絶縁性膜と、
を有する半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記素子は、ポリシリコン抵抗素子を含み、
前記絶縁性膜は、前記ポリシリコン素子を覆っている半導体装置。
【請求項１２】
請求項１０または１１に記載の半導体装置において、
前記絶縁性膜に覆われている領域、及び、前記絶縁性膜に覆われていない領域各々における、前記半導体基板上に形成される集積回路のレイアウトに基づいて算出される前記絶縁性膜を形成する直前の状態における半導体基板の光吸収率は、前記絶縁性膜に覆われている領域の方が低い半導体装置。
【請求項１３】
半導体基板上に形成される集積回路のレイアウトデータを取得する取得工程と、
前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜のレイアウトとして、前記レイアウトデータを用いて、前記集積回路に含まれるポリシリコン抵抗素子を覆うように前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定工程と、
を有する設計方法。
【請求項１４】
半導体基板上に形成される集積回路のレイアウトデータを取得する取得工程と、
前記半導体基板を複数の領域に分割し、前記レイアウトデータを用いて、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成する直前の状態における光吸収率を、前記領域ごとに算出する算出工程と、
前記算出工程における算出結果を用い、光吸収率が所定値より低い前記領域に、前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定工程と、を有する設計方法。
【請求項１５】
請求項１４に記載の設計方法において、
前記レイアウト決定工程では、
前記算出工程における算出結果、及び、前記レイアウトデータを用い、光吸収率が所定値より低い前記領域を覆うとともに、前記集積回路に含まれるポリシリコン抵抗素子を覆うように、前記加熱安定化膜を形成するレイアウトを決定する設計方法。
【請求項１６】
半導体基板上に形成される集積回路のレイアウトデータを取得する取得部と、
前記集積回路に含まれるポリシリコン抵抗素子を覆うように、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成するレイアウトを決定するレイアウト決定部と、
を有する設計装置。
【請求項１７】
半導体基板上に形成される集積回路のレイアウトデータを取得する取得部と、
前記半導体基板を複数の領域に分割し、前記レイアウトデータを用いて、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成する直前の状態における光吸収率を、前記領域ごとに算出する算出部と、
前記算出部が算出した算出結果を用い、光吸収率が所定値より低い前記領域に、前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定部と、
を有する設計装置。
【請求項１８】
請求項１７に記載の設計装置において、
前記レイアウト決定部は、
前記算出部が算出した算出結果、及び、前記レイアウトデータを用い、光吸収率が所定値より低い前記領域を覆うとともに、前記集積回路に含まれるポリシリコン抵抗素子を覆うように、前記加熱安定化膜を形成するレイアウトを決定する設計装置。
【請求項１９】
コンピュータを、
半導体基板上に形成される集積回路のレイアウトデータを取得する取得手段、
前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜のレイアウトとして、前記レイアウトデータを用いて、前記集積回路に含まれるポリシリコン抵抗素子を覆うように前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定手段、
として機能させるためのプログラム。
【請求項２０】
コンピュータを、
半導体基板上に形成される集積回路のレイアウトデータを取得する取得手段、
前記半導体基板を複数の領域に分割し、前記レイアウトデータを用いて、前記半導体基板に注入された不純物を活性化するアニール処理の前に前記半導体基板上に形成される前記半導体基板よりも高い光吸収率を有するか、又は、前記半導体基板への光の吸収率を向上させる機能を有する加熱安定化膜を形成する直前の状態における光吸収率を、前記領域ごとに算出する算出手段、
前記算出手段の算出結果を用い、光吸収率が所定値より低い前記領域に、前記加熱安定化膜を形成するレイアウトを決定するレイアウト決定手段、
として機能させるためのプログラム。
【請求項２１】
請求項２０に記載のプログラムにおいて、
前記レイアウト決定手段を、前記算出手段の算出結果、及び、前記レイアウトデータを用い、光吸収率が所定値より低い前記領域を覆うとともに、前記集積回路に含まれるポリシリコン抵抗素子を覆うように、前記加熱安定化膜を形成するレイアウトを決定するよう機能させるためのプログラム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１２−２０４６１９（Ｐ２０１２−２０４６１９Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−６７９９４（Ｐ２０１１−６７９９４）
【出願日】平成２３年３月２５日（２０１１．３．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２５日（２０１１．３．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]