【課題】ＥＭＩ低減に有効な半導体集積回路システムを提供する。
【解決手段】バスライン８上に配置された中央演算処理装置１と、演算論理装置６と、デカップリングキャパシタ形成領域１００・合成論理形成領域２００・インピーダンス形成領域３００を有する半導体集積回路４００と、論理ライブラリ情報格納部２２・デカップリングキャパシタ配置配線情報格納部２４・インピーダンス配置配線情報格納部２６・電源配線配置配線情報格納部２８を有する記憶装置２とを備え、論理ライブラリ情報格納部２２・デカップリングキャパシタ配置配線情報格納部２４・インピーダンス配置配線情報格納部２６のそれぞれの格納データに基づいて、それぞれ合成論理形成領域２００・デカップリングキャパシタ形成領域１００・インピーダンス形成領域３００における配置配線を実行する半導体集積回路システム１０。 （もっと読む）

【課題】高電圧が不要で安定した状態を得ること。
【解決手段】半導体装置１０に形成されたヒューズ素子１１は、概略的に、拡散領域２２と、拡散領域２２と一部重なるように拡散領域２２より上方に形成された導電体２５を含む。半導体装置１０の半導体基板２１には、拡散領域２２が形成されている。半導体基板２１には素子分離領域２３が形成されている。拡散領域２２を含む半導体基板２１上には絶縁膜２４が形成されている。絶縁膜２４上には、導電体２５が形成されている。導電体２５上には、カバー膜２６が形成されている。カバー膜２６は、導電体２５の上面及び側面を覆うように形成されている。カバー膜２６は、絶縁膜２４より高い引っ張り応力を持つ。 （もっと読む）

【課題】チップ内の温度差が小さい高信頼性の半導体集積回路を提供できるようにする。
【解決手段】熱解析部１１は、設計する半導体集積回路のデータから熱解析を行い、温度分布を算出し、ベクトル生成部１２は、算出された温度分布の温度勾配に応じたベクトルを生成し、ダミーパターン生成部１３は、生成されたベクトルにしたがってダミーパターンを生成し、半導体集積回路のレイアウトデータに追加する。このようなダミーパターンを生成することで、温度分布が平均化され、チップ内の温度差が小さい高信頼性の半導体集積回路を提供できるようになる。 （もっと読む）

【課題】発熱体である抵抗から熱容量の大きいアノード領域への放熱を阻止し、ジュール熱を効率的に抵抗で消費するようにして、電気ヒューズの切断電力の低減化を図る。
【解決手段】絶縁膜５上にポリシリコン層６を形成し、該ポリシリコン層６上の一部に絶縁膜マスクを形成する。次に、該絶縁膜マスク層で被覆された以外のポリシリコン層６上にシリサイド層７を形成する。次にフォトエッチング工程を経てシリサイド層７、ポリシリコン層６をエッチングし、アノード領域１、カソード領域２及びアノード領域１とカソード領域２を接続するリンク領域３からなる電気ヒューズを形成する。電気ヒューズは、アノード領域１とリンク領域３の境界を挟んでリンク領域３方向からアノード領域１の一部に延在する非シリサイド領域を具備する。リンク領域３の非シリサイド領域は高抵抗領域１１を構成し、アノード領域１の非シリサイド領域は熱伝導阻止層１ｂを構成する。 （もっと読む）

【課題】集積度及び歩留まりの低下を抑制しつつ、アニール処理に起因した素子の特性ばらつきを軽減する。
【解決手段】半導体基板１上に素子２、３、５を形成する素子形成工程と、素子形成工程の後、半導体基板１上に、選択的に、半導体基板１よりも高い光吸収率を有するか、又は、半導体基板１への光の吸収率を向上させる機能を有する加熱安定化膜７を形成する加熱安定化膜形成工程と、加熱安定化膜７を有する面側から半導体基板１に光を照射し、半導体基板１に注入された不純物を活性化するアニール工程と、を有する半導体装置の製造方法。 （もっと読む）

【課題】効率的に検出率を向上する方法及び未検出箇所が不良になる確率を低減させる手法により、多層配線層の検査工程を含む半導体製品の製造技術において、検査の迅速性を損なうことなく、半導体製品の製造歩留まりを向上させる技術を提供する。
【解決手段】不良の検出が困難な未検出領域について、パターン等の変更を行い検出率、致命率の改善を行う。例えば、検出が困難な未検出領域についてパターンを追加することで検出可能とする、パターンの間隔を広げることで不良率を低下させることなどが考えられる。 （もっと読む）

【課題】 配線と非配線とを分けて扱い、マクロ等にも半導体集積回路全体にも適用できるアンテナルールを用いるチャージアップダメージの検証方法等を提供できる。
【解決手段】 配線層毎のアンテナ比の上限値を、注目配線層の階層数と総配線層数とに基づいて設定する第１のステップＳ１０、半導体集積回路のレイアウトデータに基づいて、配線層毎に所与のゲートにチャージアップダメージを与えるノードの面積を演算し、下位の配線層に含まれる同一のノードの面積との積算値を求める第２のステップＳ２０、半導体集積回路のモジュール毎に、注目モジュールに含まれる所与のゲートにチャージアップダメージを与えるノードについて、注目モジュールの最上位配線層までの面積の積算値と所与のゲートの面積とに基づいてアンテナ比を求め、注目モジュールの最上位配線層におけるアンテナ比の上限値と比較する第３のステップＳ３０を含む。 （もっと読む）

【課題】半導体集積回路の遅延時間の変動を抑制すること。
【解決手段】回路設計支援装置１は、選択部１ｂと配置部１ｃとを有している。選択部１ｂは、設計対象の半導体集積回路モデルが備えるレジスタモデル２ｂにクロック信号を供給するクロック信号線の分岐点Ｐ１からレジスタモデル２ｂのクロック信号入力端子に至る第１の経路と、分岐点Ｐ１からレジスタモデル２ｂのデータ信号入力端子に至る第２の経路の、配線に関する物理パラメータの差分値に基づいて、物理パラメータが異なる配線負荷を有する複数の遅延回路モデルから遅延回路モデルＢを選択する。配置部１ｃは、選択された遅延回路モデルＢをデータ信号入力端子に接続されるデータ信号線に配置する。 （もっと読む）

【課題】配線に多数のスルーホールが存在する場合にも、多数のスルーホール分割要素に分割されることを回避し、分割要素の数の増大を抑制し、配線抵抗の算出時間を短縮する装置の提供。
【解決手段】第１配線層と第２配線層の配線を接続する複数のスルーホールを有する領域に、複数のスルーホールを含む枠図形ＦＦ１を設定し、枠図形を複数の枠領域ＦＲ１〜３に分割する。各枠領域内の複数のスルーホールを合成して１つのスルーホールにまとめ、各枠領域内にはそれぞれ１つの合成スルーホールＣＴ１〜３が設定される。各枠領域に１つに設定されたスルーホールの位置を基準として、第１配線層、第２配線層における枠図形に対応する配線抵抗を分割した抵抗値ＲＬ１１〜１４、ＲＬ２１〜２２と、各枠領域内で１つに設定されたスルーホールの抵抗値ＲＣＴ１〜３とを用いて、抵抗回路網を作成し、抵抗回路網を１つの抵抗ＲＳに合成する。 （もっと読む）

【課題】 配線に対するエレクトロマイグレーションの影響を排除する点で、従来の構造は十分とはいえない。
【解決手段】 半導体基板の上に第１の配線が配置されている。半導体基板の上であって、第１の配線とは異なる高さに第２の配線が配置されている。第１のビアが、第１の配線と第２の配線とを高さ方向に接続する。第２のビアが、高さ方向に関して第１のビアとは反対側において第１の配線に接続される。第１の配線は、第１のビアとの接続点から基板面内の第１の方向に延在し、第２のビアは、第１のビアよりも第１の方向にずれた位置に配置されており、第２のビアは、高さ方向に電流を流す電流路として作用しない。 （もっと読む）

【課題】 本発明の課題は、半導体集積回路のレイアウト処理におけるセル配置の際に、隣り合う２つのセルの特性を考慮した配置によって最適化することことを目的とする。
【解決手段】 上記課題は、隣接して配置されるセルの組み合せ毎にショート可否とセル枠のオーバーラップ可能な距離との対応付けを含む最適化ライブラリを格納する第一記憶領域と、デザインルールを満たすセル配置において、前記第一記憶領域に格納されている前記最適化ライブラリを参照することによって、前記ショート可能なセルの組み合せに対して前記セル枠をオーバーラップさせて配置する第一最適化手段とを有することを特徴とする半導体集積回路のレイアウト装置により達成される。 （もっと読む）

【課題】信頼性を損なうことなく更なる集積化を実現し得る半導体装置を提供する。
【解決手段】第１のトランジスタＬ１のゲート電極を含み、第１のコンタクト層４８ａを介して第２のトランジスタＬ２のソース／ドレイン拡散層２０に電気的に接続される、直線状の第１のゲート配線１６ａと、第２のトランジスタＬ２のゲート電極を含み、第２のコンタクト層４８ｂを介して第１のトランジスタのソース／ドレイン拡散層２２に電気的に接続される、第１のゲート配線と平行な直線状の第２のゲート配線１６ｂと、第１のゲート配線及び第２のゲート配線を覆うように形成された絶縁膜であって、第１のゲート配線と第２のトランジスタのソース／ドレイン拡散層とを露出し、長辺方向が第１のゲート配線の長手方向である第１の開口部４６ａが形成された絶縁膜と、第１の開口部内に埋め込まれた第１のコンタクト層とを有している。 （もっと読む）

【課題】チップの面積をより小さくする。
【解決手段】アンテナ比演算部１２は、レイアウトデータ蓄積部１１から読み出したレイアウトデータに基づいて一の拡散層領域に２以上の独立した金属配線が接続されている構成要素を抽出し、この構成要素に対し、２以上の独立した金属配線のそれぞれの面積と、それぞれの金属配線に接続されるそれぞれの電極の面積とを求め、それぞれの金属配線の面積とそれぞれの金属配線に接続される電極の面積とのアンテナ比をそれぞれ求め、一の金属配線の面積に対する、一の拡散層領域に接続される全ての金属配線の総面積の比に基づいて、一の金属配線に係るプラズマチャージダメージに関する設計基準の緩和値を求める。レイアウト検証部１３は、一の金属配線に対応するアンテナ比に対し、一の金属配線に係る緩和値で緩和された設計基準によって検証する。 （もっと読む）

【課題】低い印加電圧（３Ｖ以下）で導通状態を変更可能なアンチヒューズ素子（アンチヒューズ構造）を提供する。
【解決手段】本発明のアンチヒューズ構造１００は、第一配線３と、前記第一配線３上に順次積層された、不純物を含有した第一の多結晶シリコン膜６、第一のタングステンシリサイド膜７、第一の窒化タングステン膜８からなる第一のアンチヒューズ部２０ａと、前記第一のアンチヒューズ部２０ａ上に接続された第二配線１０と、を具備してなることを特徴とする。 （もっと読む）

【課題】プリミティブセルに用いる金属配線層を増やすことなくプリミティブセルを小型化する。
【解決手段】素子形成領域に複数の回路素子によってプリミティブセルを構成する場合に、素子形成領域に前記プリミティブセルを構成するために必要な第１導電型の第１半導体ウェル領域及び第２導電型の第２半導体ウェル領域を並列的に複数個形成し、その上に前記素子形成領域の延在方向に一定ピッチで規則的に複数のゲート配線を配置したとき、形成された前記第１半導体ウェル領域及び前記第２半導体ウェル領域にＬ字型に屈曲された形状があるとき、これをＬ字形の屈曲部分を隣のウェル領域に延長してＴ字形の形状とし、延長した部分に、ソース電極とドレイン電極が共に電源ライン又はグランドラインに接続するダミーＭＯＳトランジスタを構成し、プリミティブセルを構成する素子の接続を一層の金属配線層の金属配線を用いて行う。 （もっと読む）

【課題】Ｉ／Ｏバッファ変更があった場合であっても、リワーク性を有する半導体集積回路を提供する。
【解決手段】半導体集積回路（７）のチップの外周部に沿って形成されたＩ／Ｏ配置領域（２）と、その外周部の内側に形成されたプリミティブブロック配置領域（３）とを具備する半導体集積回路（２）を構成する。その半導体集積回路（７）は、そのプリミティブブロック配置領域（３）は、容量セルの配置を許容する許容領域（３）と、そのＩ／Ｏ配置領域（２）に沿って形成され、その容量セルの配置が禁止された禁止領域（１１）とを含む。 （もっと読む）

【課題】アナログ回路に利用される抵抗素子の配置領域面積を低減し、抵抗素子の相対精度を向上させる半導体装置及び半導体装置のレイアウト設計方法を提供する。
【解決手段】一の方向に並列配置されたトランジスタ素子（トランジスタ素子Ｑ１及びトランジスタ素子Ｑ２）と、トランジスタ素子上に層間絶縁膜（層間絶縁膜１４）を介して形成された抵抗素子（抵抗素子Ｒ１及び抵抗素子Ｒ２）を有し、平面視において抵抗素子の長さ方向はトランジスタ素子のチャネル幅方向に直交する。 （もっと読む）

【課題】信頼性および集積性に優れた半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、基板（シリコン基板１）と、シリコン基板１に設けられた第１のトレンチ３と、第１のトレンチ３に埋め込まれた受動素子層１０と、第１のトレンチ３と受動素子層１０との間に設けられた第１の絶縁膜（シリコン窒化膜４）と、を備え、上面視において、第１のトレンチ３形成の周縁部分と第１の絶縁膜（シリコン窒化膜４）の周縁部分とが略一致している。 （もっと読む）

【課題】ヒューズ用開口部からガードリング外への水分等の伝達をより強固に防止する。
【解決手段】下地絶縁膜３上に第１シリコン膜パターンからなるシリコンヒューズとシリコン配線パターン７が形成されている。第１シリコン膜パターンとは別途形成された第２シリコン膜パターンからなり、上方から見てヒューズ５の周囲を取り囲み、一部分がシリコン配線パターン７上を跨いで下地絶縁膜上に環状に形成されたシリコンガードリング１１が形成されている。シリコンガードリング１１と交差している部分のシリコン配線パターン７表面にシリコン表面絶縁膜９が形成されている。シリコン配線パターン７とシリコンガードリング１１はシリコン表面絶縁膜９により互いに絶縁されている。シリコンガードリング１１上に金属材料からなる環状のガードリング１７，１９，２５，２７が上方から見てヒューズ５の周囲を取り囲んで形成されている。 （もっと読む）

【課題】 半導体素子領域のサイズを小さくし、半導体素子領域のレイアウトに必要な時間を短縮する。
【解決手段】 第１領域と第２領域との間に生成される第１半導体素子領域内に第１および第２ゲート電極を生成する。第１配線と、第１配線より外側に位置する第２配線とを、第１半導体素子領域上を延在して配線する。そして、第１ゲート電極と第２配線とを第１領域上または第２領域上で接続し、第２ゲート電極と第１配線とを接続して半導体装置を生成する。これにより、第２配線と第１ゲート電極との接続部分のレイアウトルールを考慮することなく、第１半導体素子領域における第２配線側の境界を設定できる。この結果、第１半導体素子領域のサイズを小さくできる。また、第１半導体素子領域の境界を一度のレイアウトで設定できるため、第１半導体素子領域のレイアウトに必要な時間を短縮できる。 （もっと読む）