半導体装置及びその製造方法
【課題】信頼性を損なうことなく更なる集積化を実現し得る半導体装置を提供する。
【解決手段】第１のトランジスタＬ１のゲート電極を含み、第１のコンタクト層４８ａを介して第２のトランジスタＬ２のソース／ドレイン拡散層２０に電気的に接続される、直線状の第１のゲート配線１６ａと、第２のトランジスタＬ２のゲート電極を含み、第２のコンタクト層４８ｂを介して第１のトランジスタのソース／ドレイン拡散層２２に電気的に接続される、第１のゲート配線と平行な直線状の第２のゲート配線１６ｂと、第１のゲート配線及び第２のゲート配線を覆うように形成された絶縁膜であって、第１のゲート配線と第２のトランジスタのソース／ドレイン拡散層とを露出し、長辺方向が第１のゲート配線の長手方向である第１の開口部４６ａが形成された絶縁膜と、第１の開口部内に埋め込まれた第１のコンタクト層とを有している。
【解決手段】第１のトランジスタＬ１のゲート電極を含み、第１のコンタクト層４８ａを介して第２のトランジスタＬ２のソース／ドレイン拡散層２０に電気的に接続される、直線状の第１のゲート配線１６ａと、第２のトランジスタＬ２のゲート電極を含み、第２のコンタクト層４８ｂを介して第１のトランジスタのソース／ドレイン拡散層２２に電気的に接続される、第１のゲート配線と平行な直線状の第２のゲート配線１６ｂと、第１のゲート配線及び第２のゲート配線を覆うように形成された絶縁膜であって、第１のゲート配線と第２のトランジスタのソース／ドレイン拡散層とを露出し、長辺方向が第１のゲート配線の長手方向である第１の開口部４６ａが形成された絶縁膜と、第１の開口部内に埋め込まれた第１のコンタクト層とを有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory）は、メモリセルがフリップフロップ回路により構成された高速動作が可能な半導体装置である。
【０００３】
ＳＲＡＭ等の半導体装置においては、メモリセル部においてゲート配線や導体プラグ等が極めて高密度に配される。ゲート配線や導体プラグ等を極めて高密度に配することにより、メモリセルのサイズを縮小することが可能となり、記憶容量の向上に寄与することが可能となる。
【０００４】
近時では、低コスト化、大容量化を実現すべく、メモリセルの更なる微細化、集積化が要求されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１６４８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ゲート配線等を極めて高密度に配した場合には、短絡等が生じやすくなり、半導体装置の信頼性が損なわれる場合があった。
【０００７】
本発明の目的は、信頼性を損なうことなく更なる集積化を実現し得る半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の一観点によれば、半導体基板上にゲート絶縁膜を介して形成され、第１のトランジスタのゲート電極を含み、第１のコンタクト層を介して第２のトランジスタのソース／ドレイン拡散層に電気的に接続される、直線状の第１のゲート配線と、前記半導体基板上にゲート絶縁膜を介して形成され、前記第２のトランジスタのゲート電極を含み、第２のコンタクト層を介して前記第１のトランジスタのソース／ドレイン拡散層に電気的に接続される、前記第１のゲート配線と平行な直線状の第２のゲート配線と、前記第１のゲート配線及び前記第２のゲート配線を覆うように前記半導体基板上に形成された絶縁膜であって、前記第１のゲート配線と前記第２のトランジスタの前記ソース／ドレイン拡散層とを露出し、長辺方向が前記第１のゲート配線の長手方向である第１の開口部が形成された絶縁膜と、前記第１の開口部内に埋め込まれた前記第１のコンタクト層とを有することを特徴とする半導体装置が提供される。
【０００９】
また、実施形態の他の観点によれば、半導体基板上にゲート絶縁膜を介して形成され、第１のトランジスタのゲート電極を含み、第２のトランジスタのソース／ドレイン拡散層に電気的に接続される、直線状の第１のゲート配線と、前記半導体基板上にゲート絶縁膜を介して形成され、前記第２のトランジスタのゲート電極を含み、前記第１のトランジスタのソース／ドレイン拡散層に電気的に接続される、前記第１のゲート配線と平行な直線状の第２のゲート配線と、前記第１のゲート配線及び前記第２のゲート配線を覆うように前記半導体基板上に形成された絶縁膜であって、前記第１のゲート配線を露出する第１の開口部と、前記第２のトランジスタの前記ソース／ドレイン拡散層を露出する第２の開口部とが、前記第１のゲート配線の長手方向に配列された絶縁膜と、前記第１の開口部内に埋め込まれた第１のコンタクト層と、前記第２の開口部内に埋め込まれた第２のコンタクト層と、前記絶縁膜上に形成され、前記第１のコンタクト層と前記第２のコンタクト層とを接続する第１の配線とを有することを特徴とする半導体装置が提供される。
【００１０】
また、実施形態の更に他の観点によれば、第１のトランジスタのゲート電極を含む直線状の第１のゲート配線と；第２のトランジスタのゲート電極を含み、前記第１のゲート配線と平行な直線状の第２のゲート配線とを、半導体基板上にゲート絶縁膜を介して形成する工程と、前記ゲート電極の両側の前記半導体基板に、ソース／ドレイン拡散層をそれぞれ形成する工程と、前記半導体基板上、前記第１のゲート配線及び前記第２のゲート配線上に、絶縁膜を形成する工程と、前記第１のゲート配線と前記第２のトランジスタの前記ソース／ドレイン拡散層とを露出し、長辺方向が前記第１のゲート配線の長手方向である第１の開口部を、絶縁膜に形成する工程と、前記第１の開口部内に第１のコンタクト層を埋め込む工程とを有することを特徴とする半導体装置の製造方法が提供される。
【００１１】
また、実施形態の更に他の観点によれば、第１のトランジスタのゲート電極を含む直線状の第１のゲート配線と；第２のトランジスタのゲート電極を含み、前記第１のゲート配線と平行な直線状の第２のゲート配線とを、半導体基板上にゲート絶縁膜を介して形成する工程と、前記ゲート電極の両側の前記半導体基板に、ソース／ドレイン拡散層をそれぞれ形成する工程と、前記半導体基板上、前記第１のゲート配線及び前記第２のゲート配線上に、絶縁膜を形成する工程と、前記第１のゲート配線を露出する第１の開口部と、前記第２のトランジスタの前記ソース／ドレイン拡散層を露出する第２の開口部とを、前記第１のゲート配線の長手方向に配列するように前記絶縁膜に形成する工程と、前記第１の開口部内に第１のコンタクト層を埋め込み、前記第２の開口部内に第２のコンタクト層を埋め込む工程と、前記絶縁膜上に前記第１のコンタクト層と前記第２のコンタクト層とを接続する第１の配線を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
開示の半導体装置及びその製造方法によれば、長辺方向がゲート配線の長手方向になるように開口部を形成するため、ゲート配線間に埋め込まれる絶縁膜に生じる鬆に開口部が接することはない。開口部が鬆を介して繋がってしまうことがないため、コンタクト層が鬆を介して電気的に短絡してしまうことはない。従って、信頼性を損なうことなく集積化を実現し得る半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態による半導体装置を示す平面図（その１）である。
【図２】第１実施形態による半導体装置を示す断面図である。
【図３】第１実施形態による半導体装置を示す平面図（その２）である。
【図４】第１実施形態による半導体装置を示す回路図である。
【図５】第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図６】第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図７】第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図８】第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図９】第２実施形態による半導体装置を示す平面図（その１）である。
【図１０】第２実施形態による半導体装置を示す平面図（その２）である。
【図１１】第３実施形態による半導体装置を示す平面図（その１）である。
【図１２】第３実施形態による半導体装置を示す断面図である。
【図１３】第３実施形態による半導体装置を示す平面図（その２）である。
【図１４】第３実施形態による半導体装置を示す平面図（その３）である。
【図１５】第３実施形態による半導体装置の製造方法を示す工程断面図である。
【図１６】参考例による半導体装置を示す平面図（その１）である。
【図１７】参考例による半導体装置の断面図である。
【図１８】参考例による半導体装置を示す平面図（その２）である。
【発明を実施するための形態】
【００１４】
図１６は、参考例による半導体装置を示す平面図（その１）である。図１７は、参考例による半導体装置の断面図である。図１７の紙面左側の図は、図１６のＡ−Ａ′線断面図であり、図１７の紙面右側の図は、図１６のＢ−Ｂ′線断面図である。図１８は、参考例による半導体装置を示す平面図（その２）である。図１６は設計パターンの形状の例を示しており、図１８は実際に形成されるパターンの形状の例を示している。
【００１５】
半導体基板１１０には、素子領域１１１ａ〜１１１ｄを画定する素子分離領域１１２が形成されている。半導体基板１１０上には、ゲート絶縁膜１１４を介して、ゲート配線１１６ａ〜１１６ｄが形成されている。ゲート配線１１６ａ〜１１６ｄの側壁部分には、サイドウォール絶縁膜１８が形成されている。
【００１６】
ゲート配線１１６ａは、素子領域１１１ａ、１１１ｃに交差するように形成されている。ゲート配線１１６ａは、素子領域１１１ｂ内に形成された、ロードトランジスタＬ２のソース／ドレイン拡散層１２０の近傍まで延在している。ゲート配線１１６ａの両側の素子領域１１１ａ内には、ソース／ドレイン拡散層１２２，１２４が形成されている。ゲート電極１１６ａとソース／ドレイン拡散層１２２，１２４とによりロードトランジスタＬ１が形成されている。ゲート配線１１６ａの両側の素子領域１１１ｃ内には、ソース／ドレイン拡散層１２６，１２８が形成されている。ゲート電極１１６ａとソース／ドレイン拡散層１２６，１２８とによりドライバトランジスタＤ１が形成されている。
【００１７】
ゲート配線１１６ｂは、素子領域１１１ｂ、１１１ｄに交差するように形成されている。ゲート配線１１６ｂは、素子領域１１１ａ内に形成された、ロードトランジスタＬ１のソース／ドレイン拡散層１２２の近傍まで延在している。ゲート配線１１６ｂの両側の素子領域１１ｂ内には、ソース／ドレイン拡散層１２０，１３０が形成されている。ゲート電極１１６ｂとソース／ドレイン拡散層１２０，１３０とによりロードトランジスタＬ２が形成されている。ゲート配線１１６ｂの両側の素子領域１１１ｄ内には、ソース／ドレイン拡散層１３２，１３４が形成されている。ゲート電極１１６ｂとソース／ドレイン拡散層１３２，１３４とによりドライバトランジスタＤ２が形成されている。
【００１８】
ゲート配線１１６ｃは、素子領域１１１ｃに交差するように形成されている。ゲート配線１１６ｃの両側の素子領域１１１ｃ内には、ソース／ドレイン拡散層１２６、１３６が形成されている。ゲート電極１１６ｃとソース／ドレイン拡散層１２６、１３６とによりトランスファトランジスタＴ１が形成されている。
【００１９】
ゲート配線１１６ｄは、素子領域１１１ｄに交差するように形成されている。ゲート電極１１６ｄの両側の素子領域１１１ｄ内には、ソース／ドレイン拡散層１３２，１３８が形成されている。ゲート電極１１６ｄとソース／ドレイン拡散層１３２，１３８とによりトランスファトランジスタＴ２が形成されている。
【００２０】
ソース／ドレイン拡散層１２０、１２２、１２４、１２６、１２８、１３０、１３２，１３４、１３６、１３８上には、シリサイドのソース／ドレイン電極１５２が形成されている。また、ゲート配線１１６ａ〜１１６ｄ上には、シリサイド膜１５２が形成されている。
【００２１】
これらトランジスタＬ１、Ｌ２、Ｄ１、Ｄ２、Ｔ１、Ｔ２が形成された半導体基板１０上には、例えば窒化シリコンの絶縁膜１４０が、ゲート配線１１６ａ〜１１６ｄ間を埋め込むように形成されている。
【００２２】
絶縁膜１４０が形成された半導体基板１１０上には、例えば二酸化シリコンの絶縁膜１４２が形成されている。絶縁膜１４２の表面は、研磨により平坦化されている。絶縁膜１４０と絶縁膜１４２とにより、層間絶縁膜１４４が形成されている。
【００２３】
層間絶縁膜１４４には、ゲート配線１１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層１２０とを一体的に露出する開口部（コンタクトホール）１４６ａが形成されている。半導体基板１１０の表面に平行な方向における開口部１４６ａの断面の形状は、例えば略楕円形である（図１８参照）。開口部１４６ａの長辺方向は、ゲート配線１１６ａの長手方向に対して垂直な方向になっている。開口部１４６ａ内には、例えばタングステンのコンタクト層１４８ａが埋め込まれている。ゲート配線とソース／ドレイン拡散層とを一体的に露出するこのような開口部に埋め込まれたコンタクト層は、シェアコンタクトと称される。
【００２４】
層間絶縁膜１４４には、ゲート配線１１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層１２２とを一体的に露出する開口部１４６ｂが形成されている。半導体基板１１０の表面に平行な方向における開口部１４６ｂの断面の形状は、例えば略楕円形である（図１８参照）。開口部１４６ｂの長辺方向は、ゲート配線１１６ｂの長手方向に対して垂直になっている。開口１４６ｂ内には、例えばタングステンのコンタクト層１４８ｂが埋め込まれている。
【００２５】
層間絶縁膜１４４には、ソース／ドレイン拡散層１２４を露出する開口部１４６ｃと、ソース／ドレイン拡散層１３０を露出する開口部１４６ｄとが形成されている。また、層間絶縁膜１４４には、ソース／ドレイン拡散層２８を露出する開口部１４６ｅと、ソース／ドレイン拡散層２６を露出する開口部１４６ｆとが形成されている。また、層間絶縁膜１４４には、ソース／ドレイン拡散層１３６を露出する開口部１４６ｇと、ソース／ドレイン拡散層１３４を露出する開口部１４６ｈとが形成されている。また、層間絶縁膜１４４には、ソース／ドレイン拡散層３２を露出する開口部１４６ｉと、ソース／ドレイン拡散層１３８を露出する開口部１４６ｊとが形成されている。半導体基板１１０の表面に平行な方向における開口部１４６ｃ〜１４６ｊの断面の形状は、例えば略円形である（図１８参照）。開口部１４６ｃ〜１４６ｊ内には、例えばタングステンのコンタクト層１４８ｃ〜１４８ｊが埋め込まれている。
【００２６】
ゲート配線１１６ａとゲート配線１１６ｂとの間隔が比較的狭い場合には、絶縁膜１４０を成長する過程で、ゲート配線１１６ａとゲート配線１１６ｂとの間において絶縁膜１４０の表面が互いに接し、鬆（空孔、ボイド）１５３が生じる場合がある。図１６に示す参考例による半導体装置では、開口部１４６ａ、開口部１４６ｂが鬆１５３に接する場合がある。開口部１４６ａ、１４６ｂが鬆１５３に接した場合には、開口部１４６ａ、１４６ｂに埋め込まれるコンタクト層１４８ａ、１４８ｂの材料が鬆１５３内に侵入する場合があり、コンタクト層１４８ａとコンタクト層１４８ｂとが鬆１５３を介して短絡する場合がある。
【００２７】
このように、参考例による半導体装置では、ゲート配線１４６ａ〜１４６ｄ等を極めて高密度に配した場合には、短絡等が生じやすくなり、半導体装置の信頼性が損なわれる場合があった。
【００２８】
［第１実施形態］
第１実施形態による半導体装置及びその製造方法を図１乃至図８を用いて説明する。図１は、本実施形態による半導体装置を示す平面図（その１）である。図２は、本実施形態による半導体装置を示す断面図である。図２の紙面左側の図は図１のＡ−Ａ′線断面図であり、図２の紙面中央の図は、図１のＢ−Ｂ′線断面図であり、図２の紙面右側は図１のＣ−Ｃ′線断面図である。図３は、本実施形態による半導体装置を示す平面図（その２）である。図１は設計パターンの形状の例を示しており、図３は実際に形成されるパターンの形状の例を示している。図４は、本実施形態による半導体装置を示す回路図である。
【００２９】
（半導体装置）
まず、本実施形態による半導体装置を図１乃至図４を用いて説明する。
【００３０】
半導体基板１０には、素子領域１１ａ〜１１ｄを画定する素子分離領域１２が形成されている。半導体基板１０としては、例えばシリコン基板が用いられている。
【００３１】
半導体基板１０上には、ゲート絶縁膜１４を介して、ゲート配線１６ａ〜１６ｄが形成されている。ゲート配線１６ａ〜１６ｄの側壁部分には、サイドウォール絶縁膜１８が形成されている。
【００３２】
ゲート配線１６ａは、素子領域１１ａ、１１ｃに交差するように形成されている。ゲート配線１６ａは、ロードトランジスタＬ１のゲート電極とドライバトランジスタＤ１のゲート電極とを含むものであり、ロードトランジスタＬ１のゲート電極とドライバトランジスタＤ１のゲート電極とを共通に接続するものである。ゲート配線１６ａは、素子領域１１ｂ内に形成された、ロードトランジスタＬ２のソース／ドレイン拡散層２０の近傍まで延在している。
【００３３】
ゲート配線１６ａの両側の素子領域１１ａ内には、ソース／ドレイン拡散層２２，２４が形成されている。ゲート電極１６ａとソース／ドレイン拡散層２２，２４とによりロードトランジスタＬ１が形成されている。
【００３４】
ゲート配線１６ａの両側の素子領域１１ｃ内には、ソース／ドレイン拡散層２６，２８が形成されている。ゲート電極１６ａとソース／ドレイン拡散層２６，２８とによりドライバトランジスタＤ１が形成されている。
【００３５】
ゲート配線１６ｂは、素子領域１１ｂ、１１ｄに交差するように形成されている。ゲート配線１６ｂは、ロードトランジスタＬ２のゲート電極とドライバトランジスタＤ２のゲート電極とを含むものであり、ロードトランジスタＬ２のゲート電極とドライバトランジスタＤ２のゲート電極とを共通に接続するものである。ゲート配線１６ｂは、素子領域１１ａ内に形成された、ロードトランジスタＬ１のソース／ドレイン拡散層２２の近傍まで延在している。ゲート配線１６ａの長手方向は、ゲート配線１６ｂの長手方向である。ゲート配線１６ａとゲート配線１６ｂとは、一部の領域において対向している。かかる領域においては、ゲート配線１６ａとゲート配線１６ｂとが比較的接近している。
【００３６】
ゲート配線１６ｂの両側の素子領域１１ｂ内には、ソース／ドレイン拡散層２０，３０が形成されている。ゲート電極１６ｂとソース／ドレイン拡散層２０，３０とによりロードトランジスタＬ２が形成されている。
【００３７】
ゲート配線１６ｂの両側の素子領域１１ｄ内には、ソース／ドレイン拡散層３２，３４が形成されている。ゲート電極１６ｂとソース／ドレイン拡散層３２，３４とによりドライバトランジスタＤ２が形成されている。
【００３８】
ゲート配線１６ｃは、素子領域１１ｃに交差するように形成されている。ゲート配線１６ｃは、ゲート配線１６ｂの延長線上に位置している。ゲート配線１６ｃは、トランスファトランジスタＴ１のゲート電極を含むものである。ゲート配線１６ｃの両側の素子領域１１ｃ内には、ソース／ドレイン拡散層２６、３６が形成されている。ゲート電極１６ｃとソース／ドレイン拡散層２６、３６とによりトランスファトランジスタＴ１が形成されている。トランスファトランジスタＴ１の一方のソース／ドレイン拡散層２６とドライバトランジスタＤ１の一方のソース／ドレイン拡散層２６とは、共通のソース／ドレイン拡散層２６により形成されている。
【００３９】
ゲート配線１６ｄは、素子領域１１ｄに交差するように形成されている。ゲート配線１６ｄは、ゲート配線１６ａの延長線上に位置している。ゲート配線１６ｄは、トランスファトランジスタＴ２のゲート電極を含むものである。ゲート電極１６ｄの両側の素子領域１１ｄ内には、ソース／ドレイン拡散層３２，３８が形成されている。ゲート電極１６ｄとソース／ドレイン拡散層３２，３８とによりトランスファトランジスタＴ２が形成されている。トランスファトランジスタＴ２の一方のソース／ドレイン拡散層３２と、ドライバトランジスタＤ２の一方のソース／ドレイン拡散層３２とは、共通のソース／ドレイン拡散層３２により形成されている。
【００４０】
ゲート配線１６ａ〜１６ｄの幅、即ち、ゲート長は、例えば３５〜６０ｎｍ程度とする。ゲート配線１６ａ〜１６ｄの高さは、例えば７０〜１００ｎｍ程度とする。ゲート配線１６ａ、１６ｄとゲート配線１６ｂ、１６ｃとの間隔、即ち、ゲート配線のピッチは、例えば０．１６〜０．２μｍ程度とする。
【００４１】
ソース／ドレイン拡散層２０、２２、２４、２６、２８、３０、３２，３４、３６、３８上には、例えばニッケルシリサイドのシリサイド膜５２が形成されている。ソース／ドレイン拡散層２０、２２、２４、２６、２８、３０、３２，３４、３６、３８上のシリサイド膜５２は、ソース／ドレイン電極として機能する。また、ゲート配線１６ａ〜１６ｄ上に、例えばニッケルシリサイドのシリサイド膜５２が形成されている。
【００４２】
これらトランジスタＬ１、Ｌ２、Ｄ１、Ｄ２、Ｔ１、Ｔ２が形成された半導体基板１０上には、例えば窒化シリコンの絶縁膜４０が形成されている。絶縁膜４０は、ゲート配線１６ａ〜１６ｄ間を埋め込むように形成されている。ゲート配線１６ａとゲート配線１６ｂとの間隔が比較的狭い場合には、絶縁膜４０を成長する過程で、ゲート配線１６ａとゲート配線１６ｂとの間において絶縁膜４０の表面が互いに接するようになり、鬆（空孔、ボイド）５３が生じる場合がある。
【００４３】
絶縁膜４０が形成された半導体基板１０上には、例えば二酸化シリコンの絶縁膜４２が形成されている。絶縁膜４２の表面は、研磨により平坦化されている。絶縁膜４０と絶縁膜４２とにより、層間絶縁膜４４が形成されている。
【００４４】
層間絶縁膜４４には、ゲート配線１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層２０とを一体的に露出する開口部（コンタクトホール）４６ａが形成されている。半導体基板１０の表面に平行な方向における開口部４６ａの断面の形状は、例えば略楕円形である（図３参照）。開口部４６ａの長辺方向は、ゲート配線１６ａの長手方向である。開口部４６ａの長辺（長軸）の寸法、即ち、長径は、例えば７０〜１００ｎｍｎｍである。開口部４６ａの短辺（短軸）の寸法、即ち、短径は、例えば５０〜７０ｎｍである。開口部４６ａ内には、例えばタングステンのコンタクト層４８ａが埋め込まれている。
【００４５】
層間絶縁膜４４には、ゲート配線１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層２２とを一体的に露出する開口部４６ｂが形成されている。半導体基板１０の表面に平行な方向における開口部４６ｂの断面の形状は、例えば略楕円形である（図３参照）。開口部４６ｂの長辺方向は、ゲート配線１６ｂの長手方向である。開口部４６ｂの長辺の寸法は、例えば７０〜１００ｎｍである。開口部４６ｂの短辺の寸法は、例えば５０〜７０ｎｍである。開口部４６ｂ内には、例えばタングステンのコンタクト層４８ｂが埋め込まれている。
【００４６】
層間絶縁膜４４には、ロードトランジスタＬ１のソース／ドレイン拡散層２４を露出する開口部４６ｃと、ロードトランジスタＬ２のソース／ドレイン拡散層３０を露出する開口部４６ｄとが形成されている。また、層間絶縁膜４４には、ドライバトランジスタＤ１のソース／ドレイン拡散層２８を露出する開口部４６ｅと、ドライバトランジスタＤ１とトランスファトランジスタＴ１の共通のソース／ドレイン拡散層２６を露出する開口部４６ｆとが形成されている。また、層間絶縁膜４４には、ドライバトランジスタＴ１のソース／ドレイン拡散層３６を露出する開口部４６ｇと、ドライバトランジスタＤ２のソース／ドレイン拡散層３４を露出する開口部４６ｈとが形成されている。また、層間絶縁膜４４には、ドライバトランジスタＤ２とトランスファトランジスタＴ２の共通のソース／ドレイン拡散層３２を露出する開口部４６ｉと、ドライバトランジスタＴ２のソース／ドレイン拡散層３８を露出する開口部４６ｊが形成されている。
【００４７】
半導体基板１０の表面に平行な方向における開口部４６ｃ〜４６ｊの断面の形状は、例えば略円形である（図３参照）。開口部４６ｃ〜４６ｊの径は、例えば９０ｎｍである。開口部４６ｃ〜４６ｊ内には、例えばタングステンのコンタクト層４８ｃ〜４８ｊが埋め込まれている。
【００４８】
層間絶縁膜４４上には、コンタクト層４８ａ〜４８ｊにそれぞれ接続された配線５０（図２参照）が形成されている。
【００４９】
コンタクト層４８ａとコンタクト層４８ｉとは、配線５０により電気的に接続されている。コンタクト層４８ｂとコンタクト層４８ｆとは、配線５０により電気的に接続されている。
【００５０】
コンタクト層４８ｃ、４８ｄに接続された配線５０は、電源電圧Ｖｄｄ（図４参照）に電気的に接続される。コンタクト層４８ｅ、４８ｈに接続された配線５０は、接地電圧Ｖｓｓ（図４参照）に電気的に接続される。
【００５１】
コンタクト層４６ｇ、４６ｊに接続された配線５０は、ビット線ＢＬ（図４参照）に電気的に接続されている。ゲート配線１６ａ、１６ｂは、図示しないコンタクト層及び配線５０を介して、ワード線ＷＬ（図４参照）に電気的に接続されている。
【００５２】
図４は、本実施形態による半導体装置のメモリセルの回路図である。
【００５３】
図４に示すように、ロードトランジスタＬ１とドライバトランジスタＤ１とによりインバータ５４ａが形成されている。ロードトランジスタＬ２とドライバトランジスタＤ２とによりインバータ５４ｂが構成されている。インバータ５４ａとインバータ５４ｂとによりフリップフロップ回路５６が形成されている。フリップフロップ回路５６は、ビット線ＢＬ及びワード線ＷＬに接続されたトランスファトランジスタＴ１、Ｔ２により制御される。ロードトランジスタＬ１、Ｌ２と、ドライバトランジスタＤ１、Ｄ２と、トランスファトランジスタＴ１、Ｔ２とにより、メモリセル５８が形成されている。
【００５４】
本実施形態による半導体装置は、ゲート配線１６ａ、１６ｂとソース／ドレイン拡散層２０、２２とを露出する開口部４６ａ、４６ｂの長辺方向が、ゲート配線１６ａ、１６ｂの長手方向であることに主な特徴がある。本実施形態では、開口部４６ａ、４６ｂの長辺方向がゲート配線１６ａ、１６ｂの長手方向であるため、開口部４６ａ、４６ｂが鬆５３と繋がってしまうことはない。本実施形態によれば、開口部４６ａ、４６ｂが鬆５３を介して繋がってしまうことがないため、コンタクト層４８ａ、４８ｂが鬆５３を介して電気的に短絡してしまうことはない。従って、本実施形態によれば、信頼性を損なうことなく集積化を実現し得る半導体装置を提供することができる。
【００５５】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図５乃至図８を用いて説明する。図５乃至図８は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００５６】
まず、例えばＳＴＩ（Shallow Trench Isolation）法により、半導体基板１０に素子領域１１ａ〜１１ｄ（図１参照）を画定する素子分離領域１２を形成する（図５（ａ）参照）。半導体基板１０としては、例えばシリコン基板を用いる。素子分離領域１２としては、例えば二酸化シリコンを用いる。
【００５７】
次に、全面に、例えば熱酸化法により、例えば物理膜厚０．６〜２ｎｍの二酸化シリコンのゲート絶縁膜１４を形成する。
【００５８】
次に、全面に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、膜厚７０〜１００ｎｍ程度のポリシリコン膜を形成する。
【００５９】
次に、フォトリソグラフィ技術を用い、ポリシリコン膜をパターニングすることにより、ポリシリコンのゲート配線１６ａ〜１６ｄを形成する。ゲート配線１６ａは、素子領域１１ａ、１１ｃに交差するように直線状に形成される。ゲート配線１６ｂは、素子領域１１ｂ、１１ｄに交差するように直線状に形成される。ゲート配線１６ｃは、素子領域１１ｃに交差するように直線状に形成される。ゲート配線１６ｄは、素子領域１１ｄに交差するように直線状に形成される。ゲート配線１６ａ〜１６ｄの長手方向は、同じ方向である。ゲート配線１６ａとゲート配線１６ｂとは、一部の領域において互いに近接するように形成される。ゲート配線１６ｃは、ゲート配線１６ｂの延長線上に位置するように形成される。ゲート配線１６ｄは、ゲート配線１６ａの延長線上に位置するように形成される。ゲート配線１６ａ〜１６ｄの幅、即ち、ゲート長は、例えば３５〜６０ｎｍ程度とする。ゲート配線１６ａ、１６ｄとゲート配線１６ｂ、１６ｃとの間隔、即ち、ゲート配線のピッチは、例えば０．１６〜０．２μｍ程度とする。
【００６０】
次に、イオン注入法により、ドーパント不純物を導入することにより、ゲート配線１６ａ〜１６ｄの両側の半導体基板１０内に、エクステンションソース／ドレイン構造の浅い領域を形成するエクステンション領域（図示せず）をそれぞれ形成する。
【００６１】
次に、全面に、例えばＣＶＤ法により、例えば膜厚３０〜６０ｎｍのシリコン酸化膜を形成する。
【００６２】
次に、例えば異方性エッチングにより、シリコン酸化膜をエッチングする。これにより、ゲート配線１６ａ〜１６ｄの側壁部分に、二酸化シリコンのサイドウォール絶縁膜１８が形成される（図５（ｂ）参照）。サイドウォール絶縁膜１８の厚さは、例えば３０〜６０ｎｍ程度とする。シリコン酸化膜を異方性エッチングしてサイドウォール絶縁膜１８を形成する際には、二酸化シリコンの素子分離領域１２の表層部もエッチングされる。このため、素子分離領域１２の表面には、図５（ｂ）に示すような凹部１９が形成されることとなる。素子分離領域１２に形成されるこのような凹部１９は、絶縁膜４０を形成する際に、ゲート配線１６ａとゲート配線１６ｂとの間において鬆５３（図６（ｂ）参照）が生じやすくなる要因となる。
【００６３】
次に、イオン注入法により、ドーパント不純物を導入することにより、ゲート配線１６ａ〜１６ｄの両側の半導体基板１０内に、エクステンションソース／ドレイン構造の深い領域を形成する不純物拡散領域を形成する。これにより、エクステンション領域と深い不純物拡散領域とを有するソース／ドレイン拡散層２０、２２、２４、２６、２８、３０、３２，３４、３６、３８（図１参照）が形成される。
【００６４】
次に、全面に、例えばスパッタリング法により、膜厚５〜３０ｎｍの高融点金属膜を形成する。高融点金属膜としては、例えばニッケル膜が形成される。
【００６５】
次に、熱処理を行うことにより、半導体基板１０の表面と高融点金属膜とを反応させるとともに、ゲート配線１６ａ〜１６ｄの上面と高融点金属膜とを反応させる。この後、未反応の高融点金属膜をエッチング除去する。これにより、ソース／ドレイン拡散層２０、２２、２４、２６、２８、３０、３２，３４、３６、３８上に、例えばニッケルシリサイドのシリサイド膜５２が形成される。ソース／ドレイン拡散層２０、２２、２４、２６、２８、３０、３２，３４、３６、３８上のシリサイド膜５２は、ソース／ドレイン電極として機能する。また、ゲート配線１６ａ〜１６ｄ上に、例えばニッケルシリサイドのシリサイド膜５２が形成される（図６（ａ）参照）。
【００６６】
次に、全面に、例えばプラズマＣＶＤ法により、例えば膜厚３０〜８０ｎｍ程度の窒化シリコンの絶縁膜４０を形成する（図６（ｂ）参照）。絶縁膜４０の成膜条件は、例えば以下の通りとする。即ち、印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。成膜室内に導入するガスは、例えばＳｉＨ４ガスとＮＨ３ガスとＮ２ガスとを含む混合ガスとする。成膜室内の温度は、例えば３５０〜４５０℃とする。絶縁膜４０はゲート配線１６ａ〜１６ｄ間を埋め込むように形成される。ゲート配線１６ａとゲート配線１６ｂとが互いに近接している箇所においては、絶縁膜４０の表面が互いに接触するように絶縁膜４０が成長し、絶縁膜４０に鬆５３が生じる場合がある。
【００６７】
次に、全面に、例えばプラズマＣＶＤ法により、例えば膜厚４００〜７００ｎｍの二酸化シリコンの絶縁膜４２を形成する（図７（ａ）参照）。絶縁膜４２の成膜条件は、例えば以下の通りとする。即ち、印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。成膜室内に導入するガスは、ＳｉＨ４ガスとＮ２Ｏガスとを含む混合ガスとする。成膜室内の温度は、例えば３５０〜４５０℃とする。
【００６８】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、絶縁膜４２の表面を平坦化する。絶縁膜４０と絶縁膜４２とにより層間絶縁膜４４が形成される
次に、フォトリソグラフィ技術を用い、層間絶縁膜４４に開口部４６ａ〜４６ｊを形成する（図７（ｂ）参照）。開口部４６ａは、ゲート配線１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層２０とを一体的に露出するように形成される。また、開口部４６ｂは、ゲート配線１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層２２とを一体的に露出するように形成される。半導体基板１０の表面に平行な方向における開口部４６ａ、４６ｂの断面の形状は、例えば略楕円形である（図３参照）。開口部４６ａ、４６ｂの長辺方向は、ゲート配線１６ａの長手方向である。開口部４６ａ、４６ｂの長辺方向の寸法（長径）は、例えば７０〜１００ｎｍ程度とする。開口部４６ａ、４６ｂの短辺方向の寸法（短径）は、例えば５０〜７０ｎｍ程度とする。開口部４６ｃは、ロードトランジスタＬ１のソース／ドレイン拡散層２４を露出するように形成される。開口部４６ｄは、ロードトランジスタＬ２のソース／ドレイン拡散層３０を露出するように形成される。開口部４６ｅは、ドライバトランジスタＤ１のソース／ドレイン拡散層２８を露出するように形成される。開口部４６ｆは、ドライバトランジスタＤ１とトランスファトランジスタＴ１の共通のソース／ドレイン拡散層２６を露出するように形成される。開口部４６ｇは、ドライバトランジスタＴ１のソース／ドレイン拡散層３６を露出するように形成される。開口部４６ｈは、ドライバトランジスタＤ２のソース／ドレイン拡散層３４を露出するように形成される。開口部４６ｉは、ドライバトランジスタＤ２とトランスファトランジスタＴ２の共通のソース／ドレイン拡散層３２を露出するように形成される。開口部４６ｊは、ドライバトランジスタＴ２のソース／ドレイン拡散層３８を露出するように形成される。半導体基板１０の表面に平行な方向における開口部４６ｃ〜４６ｊの断面の形状は、例えば略円形である（図３参照）。開口部４６ｃ〜４６ｊの径は、例えば５０〜７０ｎｍ程度とする。
【００６９】
次に、全面に、例えばスパッタリング法又はＣＶＤ法により、例えば膜厚２〜１０ｎｍのＴｉ膜と、例えば膜厚２〜１０ｎｍのＴｉＮ膜を順次形成することにより、グルー層を形成する。
【００７０】
次に、全面に、例えばスパッタリング法により、例えば膜厚４０〜６０ｎｍのタングステン膜を形成する。
【００７１】
次に、例えばＣＭＰ法により、層間絶縁膜４４の表面が露出するまでタングステン膜を研磨する。これにより、開口部４６ａ〜４６ｊ内にタングステンのコンタクト層４８ａ〜４８ｊがそれぞれ埋め込まれる。
【００７２】
次に、全面に、例えばスパッタリング法により導電膜を形成する。
【００７３】
次に、フォトリソグラフィ技術を用い、導電膜をパターニングすることにより、コンタクト層４８ａ〜４８ｊにそれぞれ接続された配線５０を形成する。
【００７４】
こうして本実施形態による半導体装置が製造される。
【００７５】
このように、本実施形態によれば、開口部４６ａ、４６ｂの長辺方向がゲート配線１６ａ、１６ｂの長手方向であるため、開口部４６ａ、４６ｂが鬆５３と繋がってしまうことはない。本実施形態によれば、開口部４６ａ、４６ｂが鬆５３を介して繋がってしまうことがないため、コンタクト層４８ａ、４８ｂが鬆５３を介して電気的に短絡してしまうことはない。従って、本実施形態によれば、信頼性を損なうことなく集積化を実現し得る半導体装置を提供することができる。
【００７６】
［第２実施形態］
第２実施形態による半導体装置を図９及び図１０を用いて説明する。図９は、本実施形態による半導体装置を示す平面図（その１）である。図１０は、本実施形態による半導体装置を示す平面図（その２）である。図９は設計パターンの形状の例を示しており、図１０は実際に形成されるパターンの形状の例を示している。図１乃至図８に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００７７】
本実施形態による半導体装置は、ゲート配線１６ａの端部がゲート配線１６ｂから遠ざかるように曲がっており、ゲート配線１６ｂの端部がゲート配線１６ａから遠ざかるように曲がっていることに主な特徴がある。
【００７８】
図９及び図１０に示すように、ゲート配線１６ａの端部は、ソース／ドレイン拡散層２０の近傍において、ゲート配線１６ｂから遠ざかるように曲がっている。
【００７９】
また、ゲート配線１６ｂの端部は、ソース／ドレイン拡散層２２の近傍において、ゲート配線１６ａから遠ざかるように曲がっている。
【００８０】
層間絶縁膜４４に形成された開口部４６ａ、４６ｂの長辺方向は、ゲート配線１６ａ、１６ｂの長手方向である。開口部４６ａは、ゲート配線１６ａとソース／ドレイン拡散層２０とを一体的に露出している。開口部４６ｂは、ゲート配線１６ｂとソース／ドレイン拡散層２２とを一体的に露出している。半導体基板１０の表面と平行な方向における開口部４６ａ、４６ｂの断面は、略楕円形である。開口部４６ａ、４６ｂの長辺方向は、ゲート配線１６ａ、１６ｂの長手方向である。
【００８１】
本実施形態では、ゲート配線１６ａの端部がゲート配線１６ｂから遠ざかるように曲がっており、ゲート配線１６ｂの端部がゲート配線１６ａから遠ざかるように曲がっているため、ゲート配線１６ａとゲート配線１６ｂとが互いに近接している箇所が極めて小さい。このため、本実施形態によれば、図９及び図１０に示すように、鬆５３が形成される箇所が極めて小さくなる。このため、本実施形態によれば、開口部４６ａ、４６ｂが鬆５３と繋がるのをより確実に防止することができる。
【００８２】
このように、ゲート配線１６ａの端部がゲート配線１６ｂから遠ざかるように曲がっており、ゲート配線１６ｂの端部がゲート配線１６ａから遠ざかるように曲がっていてもよい。
【００８３】
［第３実施形態］
第３実施形態による半導体装置及びその製造方法を図１１乃至図１５を用いて説明する。図１１は、本実施形態による半導体装置を示す平面図（その１）である。図１２は、本実施形態による半導体装置を示す断面図である。図１３は、本実施形態による半導体装置を示す平面図（その２）である。図１４は、本実施形態による半導体装置を示す平面図（その３）である。図１１は設計パターンの形状の例を示しており、図１３及び図１４は実際に形成されるパターンの形状の例を示している。図１乃至図１０に示す第１又は第２実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００８４】
本実施形態による半導体装置は、少なくともゲート配線１６ａを露出する開口部４６ｋと少なくともソース／ドレイン拡散層２０を露出する開口部４６ｌとがゲート配線１６ａの長手方向に配列されていることに主な特徴の一つがある。また、本実施形態による半導体装置は、少なくともゲート配線１６ｂを露出する開口部４６ｍと少なくともソース／ドレイン拡散層２２を露出する開口部４６ｎとがゲート配線１６ｂの長手方向に配列されていることに主な特徴の一つがある。
【００８５】
図１１及び図１２に示すように、層間絶縁膜４４には、少なくともゲート配線１６ａを露出する開口部４６ｋと少なくともソース／ドレイン拡散層２０を露出する開口部４６ｌとがゲート配線１６ａの長手方向に配列されている。半導体基板１０の表面に平行な方向における開口部４６ｋ、４６ｌの断面の形状は、例えば略円形である（図１３参照）。開口部４６ｋ、４６ｌの径は、例えば５０〜７０ｎｍ程度である。開口部４６ｋ、４６ｌ内には、コンタクト層（導体プラグ）４８ｋ、４８ｌがそれぞれ埋め込まれている。
【００８６】
層間絶縁膜４４には、少なくともゲート配線１６ｂを露出する開口部４６ｍと少なくともソース／ドレイン拡散層２２を露出する開口部４６ｍとがゲート配線１６ｂの長手方向に配列されている。半導体基板１０の表面に平行な方向における開口部４６ｍ、４６ｎの断面の形状は、例えば略円形である（図１３参照）。開口部４６ｍ、４６ｎの径は、例えば５０〜７０ｎｍ程度である。開口部４６ｍ、４６ｎ内には、コンタクト層４８ｍ、４８ｎがそれぞれ埋め込まれている。
【００８７】
層間絶縁膜４４上には、配線５０が形成されている。コンタクト層４８ｋとコンタクト層４８ｌとは、配線５０により接続されている。コンタクト層４８ｍとコンタクト層４８ｎとは、配線５０により接続されている。
【００８８】
このように、少なくともゲート配線１６ａを露出する開口部４６ｋと少なくともソース／ドレイン拡散層２０を露出する開口部４６ｌとがゲート配線１６ａの長手方向に配列されていてもよい。また、少なくともゲート配線１６ｂを露出する開口部４６ｍと少なくともソース／ドレイン拡散層２２を露出する開口部４６ｎとがゲート配線１６ｂの長手方向に配列されていてもよい。コンタクト層４８ｋとコンタクト層４８ｌとが配線５０により接続されているため、開口部４６ｋ、４６ｌをこのように配列した場合であっても、ゲート配線１６ａとソース／ドレイン拡散層２０とを電気的に接続し得る。また、コンタクト層４８ｍとコンタクト層４８ｎとが配線５０により接続されているため、開口部４６ｍ、４６ｎをこのように配列した場合であっても、ゲート配線１６ｂとソース／ドレイン拡散層２２とを電気的に接続し得る。従って、本実施形態によっても、信頼性を損なうことなく集積化を実現し得る半導体装置を提供することができる。
【００８９】
なお、開口部４６ｋを形成するためのパターンと開口部４６ｌを形成するためのパターンとが接近している場合には、開口部４６ｋと開口部４６ｌが繋がり、図１４に示すような開口部４６ｏになる場合もある。また、開口部４６ｍを形成するためのパターンと開口部４６ｎを形成するためのパターンとが接近している場合には、開口部４６ｍと開口部４６ｎとが繋がり、図１４に示すような開口部４６ｐとなる場合もある。このような開口部４６ｏが形成された場合には、第１実施形態及び第２実施形態と同様に、ゲート配線１６ａとソース／ドレイン拡散層２０とが一体的に露出される。また、このような開口部４６ｐが形成された場合には、第１実施形態及び第２実施形態と同様に、ゲート配線１６ｂとソース／ドレイン拡散層２２とが一体的に露出される。従って、図１４のように開口部４６ｏ、４６ｐが形成されてもよい。
【００９０】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図１５を用いて説明する。図１５は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００９１】
まず、半導体基板１０に素子分離領域１２を形成する工程から層間絶縁膜４４を形成する工程までは、図５（ａ）乃至図７（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【００９２】
次に、フォトリソグラフィ技術を用い、層間絶縁膜４４に開口部４６ｅ〜４６ｎを形成する（図１５（ａ）参照）。開口部４６ｅ〜開口部４６ｊは、第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。開口部４６ｋは、少なくともゲート配線１６ａを露出するように形成される。開口部４６ｌは、少なくともソース／ドレイン拡散層２０を露出するように形成される。開口部４６ｍは、少なくともゲート配線１６ｂを露出するように形成される。開口部４６ｎは、少なくともソース／ドレイン拡散層２２を露出するように形成される。半導体基板１０の表面に平行な方向における開口部４６ｅ〜４６ｎの断面の形状は、例えば略円形である（図１４参照）。開口部４６ｅ〜４６ｎの径は、例えば５０〜７０ｎｍ程度とする。
【００９３】
次に、全面に、例えばスパッタリング法又はＣＶＤ法により、例えば膜厚５〜２０ｎｍのＴｉ膜と、例えば膜厚５〜２０ｎｍのＴｉＮ膜とを順次形成することにより、グルー層（図示せず）を形成する。
【００９４】
次に、全面に、例えばＣＶＤ法により、例えば膜厚４０〜６０ｎｍのタングステン膜を形成する。
【００９５】
次に、例えばＣＭＰ法により、層間絶縁膜４４の表面が露出するまでタングステン膜を研磨する。これにより、開口部４６ａ〜４６ｊ内にタングステンのコンタクト層４８ａ〜４８ｊがそれぞれ埋め込まれる。
【００９６】
次に、全面に、例えばスパッタリング法により導電膜を形成する。
【００９７】
次に、フォトリソグラフィ技術を用い、導電膜をパターニングすることにより、コンタクト層４８ａ〜４８ｊにそれぞれ接続された配線５０を形成する。コンタクト層４８ｋとコンタクト層４８ｌとは、配線５０により接続される。コンタクト層４８ｍとコンタクト層４８ｎとは、配線５０により接続される。
【００９８】
こうして本実施形態による半導体装置が製造される。
【００９９】
このように、本実施形態によれば、少なくともゲート配線１６ａを露出する開口部４６ｋと少なくともソース／ドレイン拡散層２０を露出する開口部４６ｌとをゲート配線１６ａの長手方向に配列してもよい。また、少なくともゲート配線１６ｂを露出する開口部４６ｍと少なくともソース／ドレイン拡散層２２を露出する開口部４６ｎとをゲート配線１６ｂの長手方向に配列してもよい。コンタクト層４８ｋとコンタクト層４８ｌとを配線５０により接続するため、開口部４６ｋ、４６ｌをこのように配列した場合であっても、ゲート配線１６ａとソース／ドレイン拡散層２０とを電気的に接続し得る。また、コンタクト層４８ｍとコンタクト層４８ｎとを配線５０により接続するため、開口部４６ｍ、４６ｎをこのように配列した場合であっても、ゲート配線１６ｂとソース／ドレイン拡散層２２とを電気的に接続し得る。従って、本実施形態によっても、信頼性を損なうことなく集積化を実現し得る半導体装置を提供することができる。
【０１００】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１０１】
例えば、第１実施形態では、開口部４６ａの長辺方向をゲート配線１６ａの長手方向とするとともに、開口部４６ｂの長辺方向をゲート配線１６ｂの長手方向とする場合を例に説明したが、これに限定されるものではない。例えば、開口部４６ａの長辺方向をゲート配線１６ａの長手方向とし、開口部４６ｂの長辺方向をゲート配線１６ｂの長手方向に対して垂直な方向に設定してもよい。この場合には、開口部４６ｂは鬆５３に接触する場合があるが、開口部４６ａは鬆５３に接触しない。従って、この場合にも、コンタクト層４８ａとコンタクト層４８ｂとが鬆５３を介して電気的に短絡してしまうことはない。また、開口部４６ｂの長辺方向をゲート配線１６ｂの長手方向とし、開口部４６ａの長辺方向をゲート配線１６ａの長手方向に対して垂直な方向に設定してもよい。この場合には、開口部４６ａは鬆５３に接触する場合があるが、開口部４６ｂは鬆５３に接触しない。従って、この場合にも、コンタクト層４８ａとコンタクト層４８ｂとが鬆５３を介して電気的に短絡してしまうことはない。
【０１０２】
また、第３実施形態では、開口部４６ｋと開口部４６ｌとをゲート配線１６ａの長手方向に配列するとともに、開口部４６ｍと開口部４６ｎとをゲート配線１６ｂの長手方向に配列する場合を例に説明したが、これに限定されるものではない。開口部４６ｋと開口部４６ｌとをゲート配線１６ａの長手方向に配列し、開口部４６ｍと開口部４６ｎとをゲート配線１６ｂの長手方向に対して垂直に配列してもよい。この場合には、開口部４６ｍ、４６ｎは鬆５３に接触する場合があるが、開口部４６ｋ、４６ｌは鬆５３に接触しない。従って、この場合にも、コンタクト層４８ｋ、４８ｌとコンタクト層４８ｍ、４８ｎとが鬆５３を介して電気的に短絡してしまうことはない。また、開口部４６ｋと開口部４６ｌとをゲート配線１６ａの長手方向に対して垂直な方向に配列し、開口部４６ｍと開口部４６ｎとをゲート配線１６ｂの長手方向と同じ方向に配列してもよい。この場合には、開口部４６ｋ、４６ｌは鬆５３に接触する場合があるが、開口部４６ｍ、４６ｎは鬆５３に接触しない。従って、この場合にも、コンタクト層４８ｋ、４８ｌとコンタクト層４８ｍ、４８ｎとが鬆５３を介して電気的に短絡してしまうことはない。
【０１０３】
上記実施形態に関し、更に以下の付記を開示する。
【０１０４】
（付記１）
半導体基板上にゲート絶縁膜を介して形成され、第１のトランジスタのゲート電極を含み、第１のコンタクト層を介して第２のトランジスタのソース／ドレイン拡散層に電気的に接続される、直線状の第１のゲート配線と、
前記半導体基板上にゲート絶縁膜を介して形成され、前記第２のトランジスタのゲート電極を含み、第２のコンタクト層を介して前記第１のトランジスタのソース／ドレイン拡散層に電気的に接続される、前記第１のゲート配線と平行な直線状の第２のゲート配線と、
前記第１のゲート配線及び前記第２のゲート配線を覆うように前記半導体基板上に形成された絶縁膜であって、前記第１のゲート配線と前記第２のトランジスタの前記ソース／ドレイン拡散層とを露出し、長辺方向が前記第１のゲート配線の長手方向である第１の開口部が形成された絶縁膜と、
前記第１の開口部内に埋め込まれた前記第１のコンタクト層と
を有することを特徴とする半導体装置。
【０１０５】
（付記２）
付記１記載の半導体装置において、
前記絶縁膜には、前記第２のゲート配線と前記第１のトランジスタの前記ソース／ドレイン拡散層とを露出し、長辺方向が前記第２のゲート配線の長手方向である第２の開口部が更に形成されており、
前記第２のコンタクト層は、第２の開口部内に形成される
ことを特徴とする半導体装置。
【０１０６】
（付記３）
付記１又は２記載の半導体装置において、
前記第１のゲート配線の前記端部は、前記第２のゲート配線から遠ざかるように曲がっており、
前記第２のゲート配線の前記端部は、前記第１のゲート配線から遠ざかるように曲がっている
ことを特徴とする半導体装置。
【０１０７】
（付記４）
半導体基板上にゲート絶縁膜を介して形成され、第１のトランジスタのゲート電極を含み、第２のトランジスタのソース／ドレイン拡散層に電気的に接続される、直線状の第１のゲート配線と、
前記半導体基板上にゲート絶縁膜を介して形成され、前記第２のトランジスタのゲート電極を含み、前記第１のトランジスタのソース／ドレイン拡散層に電気的に接続される、前記第１のゲート配線と平行な直線状の第２のゲート配線と、
前記第１のゲート配線及び前記第２のゲート配線を覆うように前記半導体基板上に形成された絶縁膜であって、前記第１のゲート配線を露出する第１の開口部と、前記第２のトランジスタの前記ソース／ドレイン拡散層を露出する第２の開口部とが、前記第１のゲート配線の長手方向に配列された絶縁膜と、
前記第１の開口部内に埋め込まれた第１のコンタクト層と、
前記第２の開口部内に埋め込まれた第２のコンタクト層と、
前記絶縁膜上に形成され、前記第１のコンタクト層と前記第２のコンタクト層とを接続する第１の配線と
を有することを特徴とする半導体装置。
【０１０８】
（付記５）
付記４記載の半導体装置において、
前記絶縁膜には、前記第２のゲート配線を露出する第３の開口部と、前記第１のトランジスタの前記ソース／ドレイン拡散層と露出する第４の開口部とが、前記第２のゲート配線の長手方向に更に配列されており、
前記第３の開口部内に埋め込まれた第３のコンタクト層と、
前記第４の開口部内に埋め込まれた第４のコンタクト層と、
前記絶縁膜上に形成され、前記第３のコンタクト層と前記第４のコンタクト層とを接続する第２の配線とを更に有する
ことを特徴とする半導体装置。
【０１０９】
（付記６）
付記１乃至５のいずれかに記載の半導体装置において、
前記第１のトランジスタは、第１のロードトランジスタであり、
前記第２のトランジスタは、第２のロードトランジスタであり、
前記第１のゲート配線は、第１のドライバトランジスタのゲート電極を更に含み、
前記第２のゲート配線は、第２のドライバトランジスタのゲート電極を更に含み、
前記第１のロードトランジスタと前記第１のドライバトランジスタとを含む第１のインバータと、前記第２のロードトランジスタと前記第２のドライバトランジスタとを含む第２のインバータとを有するメモリセルを有する
ことを特徴とする半導体装置。
【０１１０】
（付記７）
第１のトランジスタのゲート電極を含む直線状の第１のゲート配線と；第２のトランジスタのゲート電極を含み、前記第１のゲート配線と平行な直線状の第２のゲート配線とを、半導体基板上にゲート絶縁膜を介して形成する工程と、
前記ゲート電極の両側の前記半導体基板に、ソース／ドレイン拡散層をそれぞれ形成する工程と、
前記半導体基板上、前記第１のゲート配線及び前記第２のゲート配線上に、絶縁膜を形成する工程と、
前記第１のゲート配線と前記第２のトランジスタの前記ソース／ドレイン拡散層とを露出し、長辺方向が前記第１のゲート配線の長手方向である第１の開口部を、絶縁膜に形成する工程と、
前記第１の開口部内に第１のコンタクト層を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【０１１１】
（付記８）
付記７記載の半導体装置の製造方法において、
前記絶縁膜に前記第１の開口部を形成する工程では、前記第２のゲート配線と前記第１のトランジスタの前記ソース／ドレイン拡散層とを露出し、長辺方向が前記第２のゲート配線の長手方向である第２の開口部を更に形成し、
前記第１の開口部に前記第１のコンタクト層を埋め込む工程では、前記第２の開口部内に第２のコンタクト層を更に埋め込む
ことを特徴とする半導体装置の製造方法。
【０１１２】
（付記９）
第１のトランジスタのゲート電極を含む直線状の第１のゲート配線と；第２のトランジスタのゲート電極を含み、前記第１のゲート配線と平行な直線状の第２のゲート配線とを、半導体基板上にゲート絶縁膜を介して形成する工程と、
前記ゲート電極の両側の前記半導体基板に、ソース／ドレイン拡散層をそれぞれ形成する工程と、
前記半導体基板上、前記第１のゲート配線及び前記第２のゲート配線上に、絶縁膜を形成する工程と、
前記第１のゲート配線を露出する第１の開口部と、前記第２のトランジスタの前記ソース／ドレイン拡散層を露出する第２の開口部とを、前記第１のゲート配線の長手方向に配列するように前記絶縁膜に形成する工程と、
前記第１の開口部内に第１のコンタクト層を埋め込み、前記第２の開口部内に第２のコンタクト層を埋め込む工程と、
前記絶縁膜上に前記第１のコンタクト層と前記第２のコンタクト層とを接続する第１の配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１１３】
（付記１０）
付記９記載の半導体装置の製造方法において、
前記第１の開口部及び前記第２の開口部を前記絶縁膜に形成する工程では、前記第２のゲート配線を露出する第３の開口部と、前記第１のトランジスタの前記ソース／ドレイン拡散層を露出する第４の開口部とを、前記第２のゲート配線の長手方向に配列するように前記絶縁膜に更に形成し、
前記第１のコンタクト層及び前記第２のコンタクト層を埋め込む工程では、前記第３の開口部内に第３のコンタクト層を更に埋め込み、前記第４の開口部内に第４のコンタクト層を更に埋め込み、
前記第１の配線を形成する工程では、前記第３のコンタクト層と前記第４のコンタクト層を接続する第２の配線を更に形成する
ことを特徴とする半導体装置の製造方法。
【符号の説明】
【０１１４】
１０…半導体基板
１１ａ〜１１ｄ…素子領域
１２…素子分離領域
１４…ゲート絶縁膜
１６ａ〜１６ｄ…ゲート配線
１８…サイドウォール絶縁膜
１９…凹部
２０、２２、２４、２６、２８、３０、３２、３４、３６、３８…ソース／ドレイン拡散層
４０…絶縁膜
４２…絶縁膜
４４…層間絶縁膜
４６ａ〜４６ｐ…開口部
４８ａ〜４８ｐ…コンタクト層
５０…配線
５２…シリサイド膜、ソース／ドレイン電極
５３…鬆
５４ａ、５４ｂ…インバータ
５６…フリップフロップ回路
５８…メモリセル
１１０…半導体基板
１１１ａ〜１１１ｄ…素子領域
１１２…素子分離領域
１１４…ゲート絶縁膜
１１６ａ〜１１６ｄ…ゲート配線
１１８…サイドウォール絶縁膜
１２０、１２２、１２４、１２６、１２８、１３０、１３２、１３４、１３６、１３８…ソース／ドレイン拡散層
１４０…絶縁膜
１４２…絶縁膜
１４４…層間絶縁膜
１４６ａ〜１４６ｊ…開口部
１４８ａ〜１４８ｊ…コンタクト層
１５２…シリサイド膜、ソース／ドレイン電極
１５３…鬆
Ｌ１、Ｌ２…ロードトランジスタ
Ｄ１、Ｄ２…ドライバトランジスタ
Ｔ１、Ｔ２…トランスファトランジスタ
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory）は、メモリセルがフリップフロップ回路により構成された高速動作が可能な半導体装置である。
【０００３】
ＳＲＡＭ等の半導体装置においては、メモリセル部においてゲート配線や導体プラグ等が極めて高密度に配される。ゲート配線や導体プラグ等を極めて高密度に配することにより、メモリセルのサイズを縮小することが可能となり、記憶容量の向上に寄与することが可能となる。
【０００４】
近時では、低コスト化、大容量化を実現すべく、メモリセルの更なる微細化、集積化が要求されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１６４８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ゲート配線等を極めて高密度に配した場合には、短絡等が生じやすくなり、半導体装置の信頼性が損なわれる場合があった。
【０００７】
本発明の目的は、信頼性を損なうことなく更なる集積化を実現し得る半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の一観点によれば、半導体基板上にゲート絶縁膜を介して形成され、第１のトランジスタのゲート電極を含み、第１のコンタクト層を介して第２のトランジスタのソース／ドレイン拡散層に電気的に接続される、直線状の第１のゲート配線と、前記半導体基板上にゲート絶縁膜を介して形成され、前記第２のトランジスタのゲート電極を含み、第２のコンタクト層を介して前記第１のトランジスタのソース／ドレイン拡散層に電気的に接続される、前記第１のゲート配線と平行な直線状の第２のゲート配線と、前記第１のゲート配線及び前記第２のゲート配線を覆うように前記半導体基板上に形成された絶縁膜であって、前記第１のゲート配線と前記第２のトランジスタの前記ソース／ドレイン拡散層とを露出し、長辺方向が前記第１のゲート配線の長手方向である第１の開口部が形成された絶縁膜と、前記第１の開口部内に埋め込まれた前記第１のコンタクト層とを有することを特徴とする半導体装置が提供される。
【０００９】
また、実施形態の他の観点によれば、半導体基板上にゲート絶縁膜を介して形成され、第１のトランジスタのゲート電極を含み、第２のトランジスタのソース／ドレイン拡散層に電気的に接続される、直線状の第１のゲート配線と、前記半導体基板上にゲート絶縁膜を介して形成され、前記第２のトランジスタのゲート電極を含み、前記第１のトランジスタのソース／ドレイン拡散層に電気的に接続される、前記第１のゲート配線と平行な直線状の第２のゲート配線と、前記第１のゲート配線及び前記第２のゲート配線を覆うように前記半導体基板上に形成された絶縁膜であって、前記第１のゲート配線を露出する第１の開口部と、前記第２のトランジスタの前記ソース／ドレイン拡散層を露出する第２の開口部とが、前記第１のゲート配線の長手方向に配列された絶縁膜と、前記第１の開口部内に埋め込まれた第１のコンタクト層と、前記第２の開口部内に埋め込まれた第２のコンタクト層と、前記絶縁膜上に形成され、前記第１のコンタクト層と前記第２のコンタクト層とを接続する第１の配線とを有することを特徴とする半導体装置が提供される。
【００１０】
また、実施形態の更に他の観点によれば、第１のトランジスタのゲート電極を含む直線状の第１のゲート配線と；第２のトランジスタのゲート電極を含み、前記第１のゲート配線と平行な直線状の第２のゲート配線とを、半導体基板上にゲート絶縁膜を介して形成する工程と、前記ゲート電極の両側の前記半導体基板に、ソース／ドレイン拡散層をそれぞれ形成する工程と、前記半導体基板上、前記第１のゲート配線及び前記第２のゲート配線上に、絶縁膜を形成する工程と、前記第１のゲート配線と前記第２のトランジスタの前記ソース／ドレイン拡散層とを露出し、長辺方向が前記第１のゲート配線の長手方向である第１の開口部を、絶縁膜に形成する工程と、前記第１の開口部内に第１のコンタクト層を埋め込む工程とを有することを特徴とする半導体装置の製造方法が提供される。
【００１１】
また、実施形態の更に他の観点によれば、第１のトランジスタのゲート電極を含む直線状の第１のゲート配線と；第２のトランジスタのゲート電極を含み、前記第１のゲート配線と平行な直線状の第２のゲート配線とを、半導体基板上にゲート絶縁膜を介して形成する工程と、前記ゲート電極の両側の前記半導体基板に、ソース／ドレイン拡散層をそれぞれ形成する工程と、前記半導体基板上、前記第１のゲート配線及び前記第２のゲート配線上に、絶縁膜を形成する工程と、前記第１のゲート配線を露出する第１の開口部と、前記第２のトランジスタの前記ソース／ドレイン拡散層を露出する第２の開口部とを、前記第１のゲート配線の長手方向に配列するように前記絶縁膜に形成する工程と、前記第１の開口部内に第１のコンタクト層を埋め込み、前記第２の開口部内に第２のコンタクト層を埋め込む工程と、前記絶縁膜上に前記第１のコンタクト層と前記第２のコンタクト層とを接続する第１の配線を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
開示の半導体装置及びその製造方法によれば、長辺方向がゲート配線の長手方向になるように開口部を形成するため、ゲート配線間に埋め込まれる絶縁膜に生じる鬆に開口部が接することはない。開口部が鬆を介して繋がってしまうことがないため、コンタクト層が鬆を介して電気的に短絡してしまうことはない。従って、信頼性を損なうことなく集積化を実現し得る半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態による半導体装置を示す平面図（その１）である。
【図２】第１実施形態による半導体装置を示す断面図である。
【図３】第１実施形態による半導体装置を示す平面図（その２）である。
【図４】第１実施形態による半導体装置を示す回路図である。
【図５】第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図６】第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図７】第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図８】第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図９】第２実施形態による半導体装置を示す平面図（その１）である。
【図１０】第２実施形態による半導体装置を示す平面図（その２）である。
【図１１】第３実施形態による半導体装置を示す平面図（その１）である。
【図１２】第３実施形態による半導体装置を示す断面図である。
【図１３】第３実施形態による半導体装置を示す平面図（その２）である。
【図１４】第３実施形態による半導体装置を示す平面図（その３）である。
【図１５】第３実施形態による半導体装置の製造方法を示す工程断面図である。
【図１６】参考例による半導体装置を示す平面図（その１）である。
【図１７】参考例による半導体装置の断面図である。
【図１８】参考例による半導体装置を示す平面図（その２）である。
【発明を実施するための形態】
【００１４】
図１６は、参考例による半導体装置を示す平面図（その１）である。図１７は、参考例による半導体装置の断面図である。図１７の紙面左側の図は、図１６のＡ−Ａ′線断面図であり、図１７の紙面右側の図は、図１６のＢ−Ｂ′線断面図である。図１８は、参考例による半導体装置を示す平面図（その２）である。図１６は設計パターンの形状の例を示しており、図１８は実際に形成されるパターンの形状の例を示している。
【００１５】
半導体基板１１０には、素子領域１１１ａ〜１１１ｄを画定する素子分離領域１１２が形成されている。半導体基板１１０上には、ゲート絶縁膜１１４を介して、ゲート配線１１６ａ〜１１６ｄが形成されている。ゲート配線１１６ａ〜１１６ｄの側壁部分には、サイドウォール絶縁膜１８が形成されている。
【００１６】
ゲート配線１１６ａは、素子領域１１１ａ、１１１ｃに交差するように形成されている。ゲート配線１１６ａは、素子領域１１１ｂ内に形成された、ロードトランジスタＬ２のソース／ドレイン拡散層１２０の近傍まで延在している。ゲート配線１１６ａの両側の素子領域１１１ａ内には、ソース／ドレイン拡散層１２２，１２４が形成されている。ゲート電極１１６ａとソース／ドレイン拡散層１２２，１２４とによりロードトランジスタＬ１が形成されている。ゲート配線１１６ａの両側の素子領域１１１ｃ内には、ソース／ドレイン拡散層１２６，１２８が形成されている。ゲート電極１１６ａとソース／ドレイン拡散層１２６，１２８とによりドライバトランジスタＤ１が形成されている。
【００１７】
ゲート配線１１６ｂは、素子領域１１１ｂ、１１１ｄに交差するように形成されている。ゲート配線１１６ｂは、素子領域１１１ａ内に形成された、ロードトランジスタＬ１のソース／ドレイン拡散層１２２の近傍まで延在している。ゲート配線１１６ｂの両側の素子領域１１ｂ内には、ソース／ドレイン拡散層１２０，１３０が形成されている。ゲート電極１１６ｂとソース／ドレイン拡散層１２０，１３０とによりロードトランジスタＬ２が形成されている。ゲート配線１１６ｂの両側の素子領域１１１ｄ内には、ソース／ドレイン拡散層１３２，１３４が形成されている。ゲート電極１１６ｂとソース／ドレイン拡散層１３２，１３４とによりドライバトランジスタＤ２が形成されている。
【００１８】
ゲート配線１１６ｃは、素子領域１１１ｃに交差するように形成されている。ゲート配線１１６ｃの両側の素子領域１１１ｃ内には、ソース／ドレイン拡散層１２６、１３６が形成されている。ゲート電極１１６ｃとソース／ドレイン拡散層１２６、１３６とによりトランスファトランジスタＴ１が形成されている。
【００１９】
ゲート配線１１６ｄは、素子領域１１１ｄに交差するように形成されている。ゲート電極１１６ｄの両側の素子領域１１１ｄ内には、ソース／ドレイン拡散層１３２，１３８が形成されている。ゲート電極１１６ｄとソース／ドレイン拡散層１３２，１３８とによりトランスファトランジスタＴ２が形成されている。
【００２０】
ソース／ドレイン拡散層１２０、１２２、１２４、１２６、１２８、１３０、１３２，１３４、１３６、１３８上には、シリサイドのソース／ドレイン電極１５２が形成されている。また、ゲート配線１１６ａ〜１１６ｄ上には、シリサイド膜１５２が形成されている。
【００２１】
これらトランジスタＬ１、Ｌ２、Ｄ１、Ｄ２、Ｔ１、Ｔ２が形成された半導体基板１０上には、例えば窒化シリコンの絶縁膜１４０が、ゲート配線１１６ａ〜１１６ｄ間を埋め込むように形成されている。
【００２２】
絶縁膜１４０が形成された半導体基板１１０上には、例えば二酸化シリコンの絶縁膜１４２が形成されている。絶縁膜１４２の表面は、研磨により平坦化されている。絶縁膜１４０と絶縁膜１４２とにより、層間絶縁膜１４４が形成されている。
【００２３】
層間絶縁膜１４４には、ゲート配線１１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層１２０とを一体的に露出する開口部（コンタクトホール）１４６ａが形成されている。半導体基板１１０の表面に平行な方向における開口部１４６ａの断面の形状は、例えば略楕円形である（図１８参照）。開口部１４６ａの長辺方向は、ゲート配線１１６ａの長手方向に対して垂直な方向になっている。開口部１４６ａ内には、例えばタングステンのコンタクト層１４８ａが埋め込まれている。ゲート配線とソース／ドレイン拡散層とを一体的に露出するこのような開口部に埋め込まれたコンタクト層は、シェアコンタクトと称される。
【００２４】
層間絶縁膜１４４には、ゲート配線１１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層１２２とを一体的に露出する開口部１４６ｂが形成されている。半導体基板１１０の表面に平行な方向における開口部１４６ｂの断面の形状は、例えば略楕円形である（図１８参照）。開口部１４６ｂの長辺方向は、ゲート配線１１６ｂの長手方向に対して垂直になっている。開口１４６ｂ内には、例えばタングステンのコンタクト層１４８ｂが埋め込まれている。
【００２５】
層間絶縁膜１４４には、ソース／ドレイン拡散層１２４を露出する開口部１４６ｃと、ソース／ドレイン拡散層１３０を露出する開口部１４６ｄとが形成されている。また、層間絶縁膜１４４には、ソース／ドレイン拡散層２８を露出する開口部１４６ｅと、ソース／ドレイン拡散層２６を露出する開口部１４６ｆとが形成されている。また、層間絶縁膜１４４には、ソース／ドレイン拡散層１３６を露出する開口部１４６ｇと、ソース／ドレイン拡散層１３４を露出する開口部１４６ｈとが形成されている。また、層間絶縁膜１４４には、ソース／ドレイン拡散層３２を露出する開口部１４６ｉと、ソース／ドレイン拡散層１３８を露出する開口部１４６ｊとが形成されている。半導体基板１１０の表面に平行な方向における開口部１４６ｃ〜１４６ｊの断面の形状は、例えば略円形である（図１８参照）。開口部１４６ｃ〜１４６ｊ内には、例えばタングステンのコンタクト層１４８ｃ〜１４８ｊが埋め込まれている。
【００２６】
ゲート配線１１６ａとゲート配線１１６ｂとの間隔が比較的狭い場合には、絶縁膜１４０を成長する過程で、ゲート配線１１６ａとゲート配線１１６ｂとの間において絶縁膜１４０の表面が互いに接し、鬆（空孔、ボイド）１５３が生じる場合がある。図１６に示す参考例による半導体装置では、開口部１４６ａ、開口部１４６ｂが鬆１５３に接する場合がある。開口部１４６ａ、１４６ｂが鬆１５３に接した場合には、開口部１４６ａ、１４６ｂに埋め込まれるコンタクト層１４８ａ、１４８ｂの材料が鬆１５３内に侵入する場合があり、コンタクト層１４８ａとコンタクト層１４８ｂとが鬆１５３を介して短絡する場合がある。
【００２７】
このように、参考例による半導体装置では、ゲート配線１４６ａ〜１４６ｄ等を極めて高密度に配した場合には、短絡等が生じやすくなり、半導体装置の信頼性が損なわれる場合があった。
【００２８】
［第１実施形態］
第１実施形態による半導体装置及びその製造方法を図１乃至図８を用いて説明する。図１は、本実施形態による半導体装置を示す平面図（その１）である。図２は、本実施形態による半導体装置を示す断面図である。図２の紙面左側の図は図１のＡ−Ａ′線断面図であり、図２の紙面中央の図は、図１のＢ−Ｂ′線断面図であり、図２の紙面右側は図１のＣ−Ｃ′線断面図である。図３は、本実施形態による半導体装置を示す平面図（その２）である。図１は設計パターンの形状の例を示しており、図３は実際に形成されるパターンの形状の例を示している。図４は、本実施形態による半導体装置を示す回路図である。
【００２９】
（半導体装置）
まず、本実施形態による半導体装置を図１乃至図４を用いて説明する。
【００３０】
半導体基板１０には、素子領域１１ａ〜１１ｄを画定する素子分離領域１２が形成されている。半導体基板１０としては、例えばシリコン基板が用いられている。
【００３１】
半導体基板１０上には、ゲート絶縁膜１４を介して、ゲート配線１６ａ〜１６ｄが形成されている。ゲート配線１６ａ〜１６ｄの側壁部分には、サイドウォール絶縁膜１８が形成されている。
【００３２】
ゲート配線１６ａは、素子領域１１ａ、１１ｃに交差するように形成されている。ゲート配線１６ａは、ロードトランジスタＬ１のゲート電極とドライバトランジスタＤ１のゲート電極とを含むものであり、ロードトランジスタＬ１のゲート電極とドライバトランジスタＤ１のゲート電極とを共通に接続するものである。ゲート配線１６ａは、素子領域１１ｂ内に形成された、ロードトランジスタＬ２のソース／ドレイン拡散層２０の近傍まで延在している。
【００３３】
ゲート配線１６ａの両側の素子領域１１ａ内には、ソース／ドレイン拡散層２２，２４が形成されている。ゲート電極１６ａとソース／ドレイン拡散層２２，２４とによりロードトランジスタＬ１が形成されている。
【００３４】
ゲート配線１６ａの両側の素子領域１１ｃ内には、ソース／ドレイン拡散層２６，２８が形成されている。ゲート電極１６ａとソース／ドレイン拡散層２６，２８とによりドライバトランジスタＤ１が形成されている。
【００３５】
ゲート配線１６ｂは、素子領域１１ｂ、１１ｄに交差するように形成されている。ゲート配線１６ｂは、ロードトランジスタＬ２のゲート電極とドライバトランジスタＤ２のゲート電極とを含むものであり、ロードトランジスタＬ２のゲート電極とドライバトランジスタＤ２のゲート電極とを共通に接続するものである。ゲート配線１６ｂは、素子領域１１ａ内に形成された、ロードトランジスタＬ１のソース／ドレイン拡散層２２の近傍まで延在している。ゲート配線１６ａの長手方向は、ゲート配線１６ｂの長手方向である。ゲート配線１６ａとゲート配線１６ｂとは、一部の領域において対向している。かかる領域においては、ゲート配線１６ａとゲート配線１６ｂとが比較的接近している。
【００３６】
ゲート配線１６ｂの両側の素子領域１１ｂ内には、ソース／ドレイン拡散層２０，３０が形成されている。ゲート電極１６ｂとソース／ドレイン拡散層２０，３０とによりロードトランジスタＬ２が形成されている。
【００３７】
ゲート配線１６ｂの両側の素子領域１１ｄ内には、ソース／ドレイン拡散層３２，３４が形成されている。ゲート電極１６ｂとソース／ドレイン拡散層３２，３４とによりドライバトランジスタＤ２が形成されている。
【００３８】
ゲート配線１６ｃは、素子領域１１ｃに交差するように形成されている。ゲート配線１６ｃは、ゲート配線１６ｂの延長線上に位置している。ゲート配線１６ｃは、トランスファトランジスタＴ１のゲート電極を含むものである。ゲート配線１６ｃの両側の素子領域１１ｃ内には、ソース／ドレイン拡散層２６、３６が形成されている。ゲート電極１６ｃとソース／ドレイン拡散層２６、３６とによりトランスファトランジスタＴ１が形成されている。トランスファトランジスタＴ１の一方のソース／ドレイン拡散層２６とドライバトランジスタＤ１の一方のソース／ドレイン拡散層２６とは、共通のソース／ドレイン拡散層２６により形成されている。
【００３９】
ゲート配線１６ｄは、素子領域１１ｄに交差するように形成されている。ゲート配線１６ｄは、ゲート配線１６ａの延長線上に位置している。ゲート配線１６ｄは、トランスファトランジスタＴ２のゲート電極を含むものである。ゲート電極１６ｄの両側の素子領域１１ｄ内には、ソース／ドレイン拡散層３２，３８が形成されている。ゲート電極１６ｄとソース／ドレイン拡散層３２，３８とによりトランスファトランジスタＴ２が形成されている。トランスファトランジスタＴ２の一方のソース／ドレイン拡散層３２と、ドライバトランジスタＤ２の一方のソース／ドレイン拡散層３２とは、共通のソース／ドレイン拡散層３２により形成されている。
【００４０】
ゲート配線１６ａ〜１６ｄの幅、即ち、ゲート長は、例えば３５〜６０ｎｍ程度とする。ゲート配線１６ａ〜１６ｄの高さは、例えば７０〜１００ｎｍ程度とする。ゲート配線１６ａ、１６ｄとゲート配線１６ｂ、１６ｃとの間隔、即ち、ゲート配線のピッチは、例えば０．１６〜０．２μｍ程度とする。
【００４１】
ソース／ドレイン拡散層２０、２２、２４、２６、２８、３０、３２，３４、３６、３８上には、例えばニッケルシリサイドのシリサイド膜５２が形成されている。ソース／ドレイン拡散層２０、２２、２４、２６、２８、３０、３２，３４、３６、３８上のシリサイド膜５２は、ソース／ドレイン電極として機能する。また、ゲート配線１６ａ〜１６ｄ上に、例えばニッケルシリサイドのシリサイド膜５２が形成されている。
【００４２】
これらトランジスタＬ１、Ｌ２、Ｄ１、Ｄ２、Ｔ１、Ｔ２が形成された半導体基板１０上には、例えば窒化シリコンの絶縁膜４０が形成されている。絶縁膜４０は、ゲート配線１６ａ〜１６ｄ間を埋め込むように形成されている。ゲート配線１６ａとゲート配線１６ｂとの間隔が比較的狭い場合には、絶縁膜４０を成長する過程で、ゲート配線１６ａとゲート配線１６ｂとの間において絶縁膜４０の表面が互いに接するようになり、鬆（空孔、ボイド）５３が生じる場合がある。
【００４３】
絶縁膜４０が形成された半導体基板１０上には、例えば二酸化シリコンの絶縁膜４２が形成されている。絶縁膜４２の表面は、研磨により平坦化されている。絶縁膜４０と絶縁膜４２とにより、層間絶縁膜４４が形成されている。
【００４４】
層間絶縁膜４４には、ゲート配線１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層２０とを一体的に露出する開口部（コンタクトホール）４６ａが形成されている。半導体基板１０の表面に平行な方向における開口部４６ａの断面の形状は、例えば略楕円形である（図３参照）。開口部４６ａの長辺方向は、ゲート配線１６ａの長手方向である。開口部４６ａの長辺（長軸）の寸法、即ち、長径は、例えば７０〜１００ｎｍｎｍである。開口部４６ａの短辺（短軸）の寸法、即ち、短径は、例えば５０〜７０ｎｍである。開口部４６ａ内には、例えばタングステンのコンタクト層４８ａが埋め込まれている。
【００４５】
層間絶縁膜４４には、ゲート配線１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層２２とを一体的に露出する開口部４６ｂが形成されている。半導体基板１０の表面に平行な方向における開口部４６ｂの断面の形状は、例えば略楕円形である（図３参照）。開口部４６ｂの長辺方向は、ゲート配線１６ｂの長手方向である。開口部４６ｂの長辺の寸法は、例えば７０〜１００ｎｍである。開口部４６ｂの短辺の寸法は、例えば５０〜７０ｎｍである。開口部４６ｂ内には、例えばタングステンのコンタクト層４８ｂが埋め込まれている。
【００４６】
層間絶縁膜４４には、ロードトランジスタＬ１のソース／ドレイン拡散層２４を露出する開口部４６ｃと、ロードトランジスタＬ２のソース／ドレイン拡散層３０を露出する開口部４６ｄとが形成されている。また、層間絶縁膜４４には、ドライバトランジスタＤ１のソース／ドレイン拡散層２８を露出する開口部４６ｅと、ドライバトランジスタＤ１とトランスファトランジスタＴ１の共通のソース／ドレイン拡散層２６を露出する開口部４６ｆとが形成されている。また、層間絶縁膜４４には、ドライバトランジスタＴ１のソース／ドレイン拡散層３６を露出する開口部４６ｇと、ドライバトランジスタＤ２のソース／ドレイン拡散層３４を露出する開口部４６ｈとが形成されている。また、層間絶縁膜４４には、ドライバトランジスタＤ２とトランスファトランジスタＴ２の共通のソース／ドレイン拡散層３２を露出する開口部４６ｉと、ドライバトランジスタＴ２のソース／ドレイン拡散層３８を露出する開口部４６ｊが形成されている。
【００４７】
半導体基板１０の表面に平行な方向における開口部４６ｃ〜４６ｊの断面の形状は、例えば略円形である（図３参照）。開口部４６ｃ〜４６ｊの径は、例えば９０ｎｍである。開口部４６ｃ〜４６ｊ内には、例えばタングステンのコンタクト層４８ｃ〜４８ｊが埋め込まれている。
【００４８】
層間絶縁膜４４上には、コンタクト層４８ａ〜４８ｊにそれぞれ接続された配線５０（図２参照）が形成されている。
【００４９】
コンタクト層４８ａとコンタクト層４８ｉとは、配線５０により電気的に接続されている。コンタクト層４８ｂとコンタクト層４８ｆとは、配線５０により電気的に接続されている。
【００５０】
コンタクト層４８ｃ、４８ｄに接続された配線５０は、電源電圧Ｖｄｄ（図４参照）に電気的に接続される。コンタクト層４８ｅ、４８ｈに接続された配線５０は、接地電圧Ｖｓｓ（図４参照）に電気的に接続される。
【００５１】
コンタクト層４６ｇ、４６ｊに接続された配線５０は、ビット線ＢＬ（図４参照）に電気的に接続されている。ゲート配線１６ａ、１６ｂは、図示しないコンタクト層及び配線５０を介して、ワード線ＷＬ（図４参照）に電気的に接続されている。
【００５２】
図４は、本実施形態による半導体装置のメモリセルの回路図である。
【００５３】
図４に示すように、ロードトランジスタＬ１とドライバトランジスタＤ１とによりインバータ５４ａが形成されている。ロードトランジスタＬ２とドライバトランジスタＤ２とによりインバータ５４ｂが構成されている。インバータ５４ａとインバータ５４ｂとによりフリップフロップ回路５６が形成されている。フリップフロップ回路５６は、ビット線ＢＬ及びワード線ＷＬに接続されたトランスファトランジスタＴ１、Ｔ２により制御される。ロードトランジスタＬ１、Ｌ２と、ドライバトランジスタＤ１、Ｄ２と、トランスファトランジスタＴ１、Ｔ２とにより、メモリセル５８が形成されている。
【００５４】
本実施形態による半導体装置は、ゲート配線１６ａ、１６ｂとソース／ドレイン拡散層２０、２２とを露出する開口部４６ａ、４６ｂの長辺方向が、ゲート配線１６ａ、１６ｂの長手方向であることに主な特徴がある。本実施形態では、開口部４６ａ、４６ｂの長辺方向がゲート配線１６ａ、１６ｂの長手方向であるため、開口部４６ａ、４６ｂが鬆５３と繋がってしまうことはない。本実施形態によれば、開口部４６ａ、４６ｂが鬆５３を介して繋がってしまうことがないため、コンタクト層４８ａ、４８ｂが鬆５３を介して電気的に短絡してしまうことはない。従って、本実施形態によれば、信頼性を損なうことなく集積化を実現し得る半導体装置を提供することができる。
【００５５】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図５乃至図８を用いて説明する。図５乃至図８は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００５６】
まず、例えばＳＴＩ（Shallow Trench Isolation）法により、半導体基板１０に素子領域１１ａ〜１１ｄ（図１参照）を画定する素子分離領域１２を形成する（図５（ａ）参照）。半導体基板１０としては、例えばシリコン基板を用いる。素子分離領域１２としては、例えば二酸化シリコンを用いる。
【００５７】
次に、全面に、例えば熱酸化法により、例えば物理膜厚０．６〜２ｎｍの二酸化シリコンのゲート絶縁膜１４を形成する。
【００５８】
次に、全面に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、膜厚７０〜１００ｎｍ程度のポリシリコン膜を形成する。
【００５９】
次に、フォトリソグラフィ技術を用い、ポリシリコン膜をパターニングすることにより、ポリシリコンのゲート配線１６ａ〜１６ｄを形成する。ゲート配線１６ａは、素子領域１１ａ、１１ｃに交差するように直線状に形成される。ゲート配線１６ｂは、素子領域１１ｂ、１１ｄに交差するように直線状に形成される。ゲート配線１６ｃは、素子領域１１ｃに交差するように直線状に形成される。ゲート配線１６ｄは、素子領域１１ｄに交差するように直線状に形成される。ゲート配線１６ａ〜１６ｄの長手方向は、同じ方向である。ゲート配線１６ａとゲート配線１６ｂとは、一部の領域において互いに近接するように形成される。ゲート配線１６ｃは、ゲート配線１６ｂの延長線上に位置するように形成される。ゲート配線１６ｄは、ゲート配線１６ａの延長線上に位置するように形成される。ゲート配線１６ａ〜１６ｄの幅、即ち、ゲート長は、例えば３５〜６０ｎｍ程度とする。ゲート配線１６ａ、１６ｄとゲート配線１６ｂ、１６ｃとの間隔、即ち、ゲート配線のピッチは、例えば０．１６〜０．２μｍ程度とする。
【００６０】
次に、イオン注入法により、ドーパント不純物を導入することにより、ゲート配線１６ａ〜１６ｄの両側の半導体基板１０内に、エクステンションソース／ドレイン構造の浅い領域を形成するエクステンション領域（図示せず）をそれぞれ形成する。
【００６１】
次に、全面に、例えばＣＶＤ法により、例えば膜厚３０〜６０ｎｍのシリコン酸化膜を形成する。
【００６２】
次に、例えば異方性エッチングにより、シリコン酸化膜をエッチングする。これにより、ゲート配線１６ａ〜１６ｄの側壁部分に、二酸化シリコンのサイドウォール絶縁膜１８が形成される（図５（ｂ）参照）。サイドウォール絶縁膜１８の厚さは、例えば３０〜６０ｎｍ程度とする。シリコン酸化膜を異方性エッチングしてサイドウォール絶縁膜１８を形成する際には、二酸化シリコンの素子分離領域１２の表層部もエッチングされる。このため、素子分離領域１２の表面には、図５（ｂ）に示すような凹部１９が形成されることとなる。素子分離領域１２に形成されるこのような凹部１９は、絶縁膜４０を形成する際に、ゲート配線１６ａとゲート配線１６ｂとの間において鬆５３（図６（ｂ）参照）が生じやすくなる要因となる。
【００６３】
次に、イオン注入法により、ドーパント不純物を導入することにより、ゲート配線１６ａ〜１６ｄの両側の半導体基板１０内に、エクステンションソース／ドレイン構造の深い領域を形成する不純物拡散領域を形成する。これにより、エクステンション領域と深い不純物拡散領域とを有するソース／ドレイン拡散層２０、２２、２４、２６、２８、３０、３２，３４、３６、３８（図１参照）が形成される。
【００６４】
次に、全面に、例えばスパッタリング法により、膜厚５〜３０ｎｍの高融点金属膜を形成する。高融点金属膜としては、例えばニッケル膜が形成される。
【００６５】
次に、熱処理を行うことにより、半導体基板１０の表面と高融点金属膜とを反応させるとともに、ゲート配線１６ａ〜１６ｄの上面と高融点金属膜とを反応させる。この後、未反応の高融点金属膜をエッチング除去する。これにより、ソース／ドレイン拡散層２０、２２、２４、２６、２８、３０、３２，３４、３６、３８上に、例えばニッケルシリサイドのシリサイド膜５２が形成される。ソース／ドレイン拡散層２０、２２、２４、２６、２８、３０、３２，３４、３６、３８上のシリサイド膜５２は、ソース／ドレイン電極として機能する。また、ゲート配線１６ａ〜１６ｄ上に、例えばニッケルシリサイドのシリサイド膜５２が形成される（図６（ａ）参照）。
【００６６】
次に、全面に、例えばプラズマＣＶＤ法により、例えば膜厚３０〜８０ｎｍ程度の窒化シリコンの絶縁膜４０を形成する（図６（ｂ）参照）。絶縁膜４０の成膜条件は、例えば以下の通りとする。即ち、印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。成膜室内に導入するガスは、例えばＳｉＨ４ガスとＮＨ３ガスとＮ２ガスとを含む混合ガスとする。成膜室内の温度は、例えば３５０〜４５０℃とする。絶縁膜４０はゲート配線１６ａ〜１６ｄ間を埋め込むように形成される。ゲート配線１６ａとゲート配線１６ｂとが互いに近接している箇所においては、絶縁膜４０の表面が互いに接触するように絶縁膜４０が成長し、絶縁膜４０に鬆５３が生じる場合がある。
【００６７】
次に、全面に、例えばプラズマＣＶＤ法により、例えば膜厚４００〜７００ｎｍの二酸化シリコンの絶縁膜４２を形成する（図７（ａ）参照）。絶縁膜４２の成膜条件は、例えば以下の通りとする。即ち、印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。成膜室内に導入するガスは、ＳｉＨ４ガスとＮ２Ｏガスとを含む混合ガスとする。成膜室内の温度は、例えば３５０〜４５０℃とする。
【００６８】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、絶縁膜４２の表面を平坦化する。絶縁膜４０と絶縁膜４２とにより層間絶縁膜４４が形成される
次に、フォトリソグラフィ技術を用い、層間絶縁膜４４に開口部４６ａ〜４６ｊを形成する（図７（ｂ）参照）。開口部４６ａは、ゲート配線１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層２０とを一体的に露出するように形成される。また、開口部４６ｂは、ゲート配線１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層２２とを一体的に露出するように形成される。半導体基板１０の表面に平行な方向における開口部４６ａ、４６ｂの断面の形状は、例えば略楕円形である（図３参照）。開口部４６ａ、４６ｂの長辺方向は、ゲート配線１６ａの長手方向である。開口部４６ａ、４６ｂの長辺方向の寸法（長径）は、例えば７０〜１００ｎｍ程度とする。開口部４６ａ、４６ｂの短辺方向の寸法（短径）は、例えば５０〜７０ｎｍ程度とする。開口部４６ｃは、ロードトランジスタＬ１のソース／ドレイン拡散層２４を露出するように形成される。開口部４６ｄは、ロードトランジスタＬ２のソース／ドレイン拡散層３０を露出するように形成される。開口部４６ｅは、ドライバトランジスタＤ１のソース／ドレイン拡散層２８を露出するように形成される。開口部４６ｆは、ドライバトランジスタＤ１とトランスファトランジスタＴ１の共通のソース／ドレイン拡散層２６を露出するように形成される。開口部４６ｇは、ドライバトランジスタＴ１のソース／ドレイン拡散層３６を露出するように形成される。開口部４６ｈは、ドライバトランジスタＤ２のソース／ドレイン拡散層３４を露出するように形成される。開口部４６ｉは、ドライバトランジスタＤ２とトランスファトランジスタＴ２の共通のソース／ドレイン拡散層３２を露出するように形成される。開口部４６ｊは、ドライバトランジスタＴ２のソース／ドレイン拡散層３８を露出するように形成される。半導体基板１０の表面に平行な方向における開口部４６ｃ〜４６ｊの断面の形状は、例えば略円形である（図３参照）。開口部４６ｃ〜４６ｊの径は、例えば５０〜７０ｎｍ程度とする。
【００６９】
次に、全面に、例えばスパッタリング法又はＣＶＤ法により、例えば膜厚２〜１０ｎｍのＴｉ膜と、例えば膜厚２〜１０ｎｍのＴｉＮ膜を順次形成することにより、グルー層を形成する。
【００７０】
次に、全面に、例えばスパッタリング法により、例えば膜厚４０〜６０ｎｍのタングステン膜を形成する。
【００７１】
次に、例えばＣＭＰ法により、層間絶縁膜４４の表面が露出するまでタングステン膜を研磨する。これにより、開口部４６ａ〜４６ｊ内にタングステンのコンタクト層４８ａ〜４８ｊがそれぞれ埋め込まれる。
【００７２】
次に、全面に、例えばスパッタリング法により導電膜を形成する。
【００７３】
次に、フォトリソグラフィ技術を用い、導電膜をパターニングすることにより、コンタクト層４８ａ〜４８ｊにそれぞれ接続された配線５０を形成する。
【００７４】
こうして本実施形態による半導体装置が製造される。
【００７５】
このように、本実施形態によれば、開口部４６ａ、４６ｂの長辺方向がゲート配線１６ａ、１６ｂの長手方向であるため、開口部４６ａ、４６ｂが鬆５３と繋がってしまうことはない。本実施形態によれば、開口部４６ａ、４６ｂが鬆５３を介して繋がってしまうことがないため、コンタクト層４８ａ、４８ｂが鬆５３を介して電気的に短絡してしまうことはない。従って、本実施形態によれば、信頼性を損なうことなく集積化を実現し得る半導体装置を提供することができる。
【００７６】
［第２実施形態］
第２実施形態による半導体装置を図９及び図１０を用いて説明する。図９は、本実施形態による半導体装置を示す平面図（その１）である。図１０は、本実施形態による半導体装置を示す平面図（その２）である。図９は設計パターンの形状の例を示しており、図１０は実際に形成されるパターンの形状の例を示している。図１乃至図８に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００７７】
本実施形態による半導体装置は、ゲート配線１６ａの端部がゲート配線１６ｂから遠ざかるように曲がっており、ゲート配線１６ｂの端部がゲート配線１６ａから遠ざかるように曲がっていることに主な特徴がある。
【００７８】
図９及び図１０に示すように、ゲート配線１６ａの端部は、ソース／ドレイン拡散層２０の近傍において、ゲート配線１６ｂから遠ざかるように曲がっている。
【００７９】
また、ゲート配線１６ｂの端部は、ソース／ドレイン拡散層２２の近傍において、ゲート配線１６ａから遠ざかるように曲がっている。
【００８０】
層間絶縁膜４４に形成された開口部４６ａ、４６ｂの長辺方向は、ゲート配線１６ａ、１６ｂの長手方向である。開口部４６ａは、ゲート配線１６ａとソース／ドレイン拡散層２０とを一体的に露出している。開口部４６ｂは、ゲート配線１６ｂとソース／ドレイン拡散層２２とを一体的に露出している。半導体基板１０の表面と平行な方向における開口部４６ａ、４６ｂの断面は、略楕円形である。開口部４６ａ、４６ｂの長辺方向は、ゲート配線１６ａ、１６ｂの長手方向である。
【００８１】
本実施形態では、ゲート配線１６ａの端部がゲート配線１６ｂから遠ざかるように曲がっており、ゲート配線１６ｂの端部がゲート配線１６ａから遠ざかるように曲がっているため、ゲート配線１６ａとゲート配線１６ｂとが互いに近接している箇所が極めて小さい。このため、本実施形態によれば、図９及び図１０に示すように、鬆５３が形成される箇所が極めて小さくなる。このため、本実施形態によれば、開口部４６ａ、４６ｂが鬆５３と繋がるのをより確実に防止することができる。
【００８２】
このように、ゲート配線１６ａの端部がゲート配線１６ｂから遠ざかるように曲がっており、ゲート配線１６ｂの端部がゲート配線１６ａから遠ざかるように曲がっていてもよい。
【００８３】
［第３実施形態］
第３実施形態による半導体装置及びその製造方法を図１１乃至図１５を用いて説明する。図１１は、本実施形態による半導体装置を示す平面図（その１）である。図１２は、本実施形態による半導体装置を示す断面図である。図１３は、本実施形態による半導体装置を示す平面図（その２）である。図１４は、本実施形態による半導体装置を示す平面図（その３）である。図１１は設計パターンの形状の例を示しており、図１３及び図１４は実際に形成されるパターンの形状の例を示している。図１乃至図１０に示す第１又は第２実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００８４】
本実施形態による半導体装置は、少なくともゲート配線１６ａを露出する開口部４６ｋと少なくともソース／ドレイン拡散層２０を露出する開口部４６ｌとがゲート配線１６ａの長手方向に配列されていることに主な特徴の一つがある。また、本実施形態による半導体装置は、少なくともゲート配線１６ｂを露出する開口部４６ｍと少なくともソース／ドレイン拡散層２２を露出する開口部４６ｎとがゲート配線１６ｂの長手方向に配列されていることに主な特徴の一つがある。
【００８５】
図１１及び図１２に示すように、層間絶縁膜４４には、少なくともゲート配線１６ａを露出する開口部４６ｋと少なくともソース／ドレイン拡散層２０を露出する開口部４６ｌとがゲート配線１６ａの長手方向に配列されている。半導体基板１０の表面に平行な方向における開口部４６ｋ、４６ｌの断面の形状は、例えば略円形である（図１３参照）。開口部４６ｋ、４６ｌの径は、例えば５０〜７０ｎｍ程度である。開口部４６ｋ、４６ｌ内には、コンタクト層（導体プラグ）４８ｋ、４８ｌがそれぞれ埋め込まれている。
【００８６】
層間絶縁膜４４には、少なくともゲート配線１６ｂを露出する開口部４６ｍと少なくともソース／ドレイン拡散層２２を露出する開口部４６ｍとがゲート配線１６ｂの長手方向に配列されている。半導体基板１０の表面に平行な方向における開口部４６ｍ、４６ｎの断面の形状は、例えば略円形である（図１３参照）。開口部４６ｍ、４６ｎの径は、例えば５０〜７０ｎｍ程度である。開口部４６ｍ、４６ｎ内には、コンタクト層４８ｍ、４８ｎがそれぞれ埋め込まれている。
【００８７】
層間絶縁膜４４上には、配線５０が形成されている。コンタクト層４８ｋとコンタクト層４８ｌとは、配線５０により接続されている。コンタクト層４８ｍとコンタクト層４８ｎとは、配線５０により接続されている。
【００８８】
このように、少なくともゲート配線１６ａを露出する開口部４６ｋと少なくともソース／ドレイン拡散層２０を露出する開口部４６ｌとがゲート配線１６ａの長手方向に配列されていてもよい。また、少なくともゲート配線１６ｂを露出する開口部４６ｍと少なくともソース／ドレイン拡散層２２を露出する開口部４６ｎとがゲート配線１６ｂの長手方向に配列されていてもよい。コンタクト層４８ｋとコンタクト層４８ｌとが配線５０により接続されているため、開口部４６ｋ、４６ｌをこのように配列した場合であっても、ゲート配線１６ａとソース／ドレイン拡散層２０とを電気的に接続し得る。また、コンタクト層４８ｍとコンタクト層４８ｎとが配線５０により接続されているため、開口部４６ｍ、４６ｎをこのように配列した場合であっても、ゲート配線１６ｂとソース／ドレイン拡散層２２とを電気的に接続し得る。従って、本実施形態によっても、信頼性を損なうことなく集積化を実現し得る半導体装置を提供することができる。
【００８９】
なお、開口部４６ｋを形成するためのパターンと開口部４６ｌを形成するためのパターンとが接近している場合には、開口部４６ｋと開口部４６ｌが繋がり、図１４に示すような開口部４６ｏになる場合もある。また、開口部４６ｍを形成するためのパターンと開口部４６ｎを形成するためのパターンとが接近している場合には、開口部４６ｍと開口部４６ｎとが繋がり、図１４に示すような開口部４６ｐとなる場合もある。このような開口部４６ｏが形成された場合には、第１実施形態及び第２実施形態と同様に、ゲート配線１６ａとソース／ドレイン拡散層２０とが一体的に露出される。また、このような開口部４６ｐが形成された場合には、第１実施形態及び第２実施形態と同様に、ゲート配線１６ｂとソース／ドレイン拡散層２２とが一体的に露出される。従って、図１４のように開口部４６ｏ、４６ｐが形成されてもよい。
【００９０】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図１５を用いて説明する。図１５は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００９１】
まず、半導体基板１０に素子分離領域１２を形成する工程から層間絶縁膜４４を形成する工程までは、図５（ａ）乃至図７（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【００９２】
次に、フォトリソグラフィ技術を用い、層間絶縁膜４４に開口部４６ｅ〜４６ｎを形成する（図１５（ａ）参照）。開口部４６ｅ〜開口部４６ｊは、第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。開口部４６ｋは、少なくともゲート配線１６ａを露出するように形成される。開口部４６ｌは、少なくともソース／ドレイン拡散層２０を露出するように形成される。開口部４６ｍは、少なくともゲート配線１６ｂを露出するように形成される。開口部４６ｎは、少なくともソース／ドレイン拡散層２２を露出するように形成される。半導体基板１０の表面に平行な方向における開口部４６ｅ〜４６ｎの断面の形状は、例えば略円形である（図１４参照）。開口部４６ｅ〜４６ｎの径は、例えば５０〜７０ｎｍ程度とする。
【００９３】
次に、全面に、例えばスパッタリング法又はＣＶＤ法により、例えば膜厚５〜２０ｎｍのＴｉ膜と、例えば膜厚５〜２０ｎｍのＴｉＮ膜とを順次形成することにより、グルー層（図示せず）を形成する。
【００９４】
次に、全面に、例えばＣＶＤ法により、例えば膜厚４０〜６０ｎｍのタングステン膜を形成する。
【００９５】
次に、例えばＣＭＰ法により、層間絶縁膜４４の表面が露出するまでタングステン膜を研磨する。これにより、開口部４６ａ〜４６ｊ内にタングステンのコンタクト層４８ａ〜４８ｊがそれぞれ埋め込まれる。
【００９６】
次に、全面に、例えばスパッタリング法により導電膜を形成する。
【００９７】
次に、フォトリソグラフィ技術を用い、導電膜をパターニングすることにより、コンタクト層４８ａ〜４８ｊにそれぞれ接続された配線５０を形成する。コンタクト層４８ｋとコンタクト層４８ｌとは、配線５０により接続される。コンタクト層４８ｍとコンタクト層４８ｎとは、配線５０により接続される。
【００９８】
こうして本実施形態による半導体装置が製造される。
【００９９】
このように、本実施形態によれば、少なくともゲート配線１６ａを露出する開口部４６ｋと少なくともソース／ドレイン拡散層２０を露出する開口部４６ｌとをゲート配線１６ａの長手方向に配列してもよい。また、少なくともゲート配線１６ｂを露出する開口部４６ｍと少なくともソース／ドレイン拡散層２２を露出する開口部４６ｎとをゲート配線１６ｂの長手方向に配列してもよい。コンタクト層４８ｋとコンタクト層４８ｌとを配線５０により接続するため、開口部４６ｋ、４６ｌをこのように配列した場合であっても、ゲート配線１６ａとソース／ドレイン拡散層２０とを電気的に接続し得る。また、コンタクト層４８ｍとコンタクト層４８ｎとを配線５０により接続するため、開口部４６ｍ、４６ｎをこのように配列した場合であっても、ゲート配線１６ｂとソース／ドレイン拡散層２２とを電気的に接続し得る。従って、本実施形態によっても、信頼性を損なうことなく集積化を実現し得る半導体装置を提供することができる。
【０１００】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１０１】
例えば、第１実施形態では、開口部４６ａの長辺方向をゲート配線１６ａの長手方向とするとともに、開口部４６ｂの長辺方向をゲート配線１６ｂの長手方向とする場合を例に説明したが、これに限定されるものではない。例えば、開口部４６ａの長辺方向をゲート配線１６ａの長手方向とし、開口部４６ｂの長辺方向をゲート配線１６ｂの長手方向に対して垂直な方向に設定してもよい。この場合には、開口部４６ｂは鬆５３に接触する場合があるが、開口部４６ａは鬆５３に接触しない。従って、この場合にも、コンタクト層４８ａとコンタクト層４８ｂとが鬆５３を介して電気的に短絡してしまうことはない。また、開口部４６ｂの長辺方向をゲート配線１６ｂの長手方向とし、開口部４６ａの長辺方向をゲート配線１６ａの長手方向に対して垂直な方向に設定してもよい。この場合には、開口部４６ａは鬆５３に接触する場合があるが、開口部４６ｂは鬆５３に接触しない。従って、この場合にも、コンタクト層４８ａとコンタクト層４８ｂとが鬆５３を介して電気的に短絡してしまうことはない。
【０１０２】
また、第３実施形態では、開口部４６ｋと開口部４６ｌとをゲート配線１６ａの長手方向に配列するとともに、開口部４６ｍと開口部４６ｎとをゲート配線１６ｂの長手方向に配列する場合を例に説明したが、これに限定されるものではない。開口部４６ｋと開口部４６ｌとをゲート配線１６ａの長手方向に配列し、開口部４６ｍと開口部４６ｎとをゲート配線１６ｂの長手方向に対して垂直に配列してもよい。この場合には、開口部４６ｍ、４６ｎは鬆５３に接触する場合があるが、開口部４６ｋ、４６ｌは鬆５３に接触しない。従って、この場合にも、コンタクト層４８ｋ、４８ｌとコンタクト層４８ｍ、４８ｎとが鬆５３を介して電気的に短絡してしまうことはない。また、開口部４６ｋと開口部４６ｌとをゲート配線１６ａの長手方向に対して垂直な方向に配列し、開口部４６ｍと開口部４６ｎとをゲート配線１６ｂの長手方向と同じ方向に配列してもよい。この場合には、開口部４６ｋ、４６ｌは鬆５３に接触する場合があるが、開口部４６ｍ、４６ｎは鬆５３に接触しない。従って、この場合にも、コンタクト層４８ｋ、４８ｌとコンタクト層４８ｍ、４８ｎとが鬆５３を介して電気的に短絡してしまうことはない。
【０１０３】
上記実施形態に関し、更に以下の付記を開示する。
【０１０４】
（付記１）
半導体基板上にゲート絶縁膜を介して形成され、第１のトランジスタのゲート電極を含み、第１のコンタクト層を介して第２のトランジスタのソース／ドレイン拡散層に電気的に接続される、直線状の第１のゲート配線と、
前記半導体基板上にゲート絶縁膜を介して形成され、前記第２のトランジスタのゲート電極を含み、第２のコンタクト層を介して前記第１のトランジスタのソース／ドレイン拡散層に電気的に接続される、前記第１のゲート配線と平行な直線状の第２のゲート配線と、
前記第１のゲート配線及び前記第２のゲート配線を覆うように前記半導体基板上に形成された絶縁膜であって、前記第１のゲート配線と前記第２のトランジスタの前記ソース／ドレイン拡散層とを露出し、長辺方向が前記第１のゲート配線の長手方向である第１の開口部が形成された絶縁膜と、
前記第１の開口部内に埋め込まれた前記第１のコンタクト層と
を有することを特徴とする半導体装置。
【０１０５】
（付記２）
付記１記載の半導体装置において、
前記絶縁膜には、前記第２のゲート配線と前記第１のトランジスタの前記ソース／ドレイン拡散層とを露出し、長辺方向が前記第２のゲート配線の長手方向である第２の開口部が更に形成されており、
前記第２のコンタクト層は、第２の開口部内に形成される
ことを特徴とする半導体装置。
【０１０６】
（付記３）
付記１又は２記載の半導体装置において、
前記第１のゲート配線の前記端部は、前記第２のゲート配線から遠ざかるように曲がっており、
前記第２のゲート配線の前記端部は、前記第１のゲート配線から遠ざかるように曲がっている
ことを特徴とする半導体装置。
【０１０７】
（付記４）
半導体基板上にゲート絶縁膜を介して形成され、第１のトランジスタのゲート電極を含み、第２のトランジスタのソース／ドレイン拡散層に電気的に接続される、直線状の第１のゲート配線と、
前記半導体基板上にゲート絶縁膜を介して形成され、前記第２のトランジスタのゲート電極を含み、前記第１のトランジスタのソース／ドレイン拡散層に電気的に接続される、前記第１のゲート配線と平行な直線状の第２のゲート配線と、
前記第１のゲート配線及び前記第２のゲート配線を覆うように前記半導体基板上に形成された絶縁膜であって、前記第１のゲート配線を露出する第１の開口部と、前記第２のトランジスタの前記ソース／ドレイン拡散層を露出する第２の開口部とが、前記第１のゲート配線の長手方向に配列された絶縁膜と、
前記第１の開口部内に埋め込まれた第１のコンタクト層と、
前記第２の開口部内に埋め込まれた第２のコンタクト層と、
前記絶縁膜上に形成され、前記第１のコンタクト層と前記第２のコンタクト層とを接続する第１の配線と
を有することを特徴とする半導体装置。
【０１０８】
（付記５）
付記４記載の半導体装置において、
前記絶縁膜には、前記第２のゲート配線を露出する第３の開口部と、前記第１のトランジスタの前記ソース／ドレイン拡散層と露出する第４の開口部とが、前記第２のゲート配線の長手方向に更に配列されており、
前記第３の開口部内に埋め込まれた第３のコンタクト層と、
前記第４の開口部内に埋め込まれた第４のコンタクト層と、
前記絶縁膜上に形成され、前記第３のコンタクト層と前記第４のコンタクト層とを接続する第２の配線とを更に有する
ことを特徴とする半導体装置。
【０１０９】
（付記６）
付記１乃至５のいずれかに記載の半導体装置において、
前記第１のトランジスタは、第１のロードトランジスタであり、
前記第２のトランジスタは、第２のロードトランジスタであり、
前記第１のゲート配線は、第１のドライバトランジスタのゲート電極を更に含み、
前記第２のゲート配線は、第２のドライバトランジスタのゲート電極を更に含み、
前記第１のロードトランジスタと前記第１のドライバトランジスタとを含む第１のインバータと、前記第２のロードトランジスタと前記第２のドライバトランジスタとを含む第２のインバータとを有するメモリセルを有する
ことを特徴とする半導体装置。
【０１１０】
（付記７）
第１のトランジスタのゲート電極を含む直線状の第１のゲート配線と；第２のトランジスタのゲート電極を含み、前記第１のゲート配線と平行な直線状の第２のゲート配線とを、半導体基板上にゲート絶縁膜を介して形成する工程と、
前記ゲート電極の両側の前記半導体基板に、ソース／ドレイン拡散層をそれぞれ形成する工程と、
前記半導体基板上、前記第１のゲート配線及び前記第２のゲート配線上に、絶縁膜を形成する工程と、
前記第１のゲート配線と前記第２のトランジスタの前記ソース／ドレイン拡散層とを露出し、長辺方向が前記第１のゲート配線の長手方向である第１の開口部を、絶縁膜に形成する工程と、
前記第１の開口部内に第１のコンタクト層を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【０１１１】
（付記８）
付記７記載の半導体装置の製造方法において、
前記絶縁膜に前記第１の開口部を形成する工程では、前記第２のゲート配線と前記第１のトランジスタの前記ソース／ドレイン拡散層とを露出し、長辺方向が前記第２のゲート配線の長手方向である第２の開口部を更に形成し、
前記第１の開口部に前記第１のコンタクト層を埋め込む工程では、前記第２の開口部内に第２のコンタクト層を更に埋め込む
ことを特徴とする半導体装置の製造方法。
【０１１２】
（付記９）
第１のトランジスタのゲート電極を含む直線状の第１のゲート配線と；第２のトランジスタのゲート電極を含み、前記第１のゲート配線と平行な直線状の第２のゲート配線とを、半導体基板上にゲート絶縁膜を介して形成する工程と、
前記ゲート電極の両側の前記半導体基板に、ソース／ドレイン拡散層をそれぞれ形成する工程と、
前記半導体基板上、前記第１のゲート配線及び前記第２のゲート配線上に、絶縁膜を形成する工程と、
前記第１のゲート配線を露出する第１の開口部と、前記第２のトランジスタの前記ソース／ドレイン拡散層を露出する第２の開口部とを、前記第１のゲート配線の長手方向に配列するように前記絶縁膜に形成する工程と、
前記第１の開口部内に第１のコンタクト層を埋め込み、前記第２の開口部内に第２のコンタクト層を埋め込む工程と、
前記絶縁膜上に前記第１のコンタクト層と前記第２のコンタクト層とを接続する第１の配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１１３】
（付記１０）
付記９記載の半導体装置の製造方法において、
前記第１の開口部及び前記第２の開口部を前記絶縁膜に形成する工程では、前記第２のゲート配線を露出する第３の開口部と、前記第１のトランジスタの前記ソース／ドレイン拡散層を露出する第４の開口部とを、前記第２のゲート配線の長手方向に配列するように前記絶縁膜に更に形成し、
前記第１のコンタクト層及び前記第２のコンタクト層を埋め込む工程では、前記第３の開口部内に第３のコンタクト層を更に埋め込み、前記第４の開口部内に第４のコンタクト層を更に埋め込み、
前記第１の配線を形成する工程では、前記第３のコンタクト層と前記第４のコンタクト層を接続する第２の配線を更に形成する
ことを特徴とする半導体装置の製造方法。
【符号の説明】
【０１１４】
１０…半導体基板
１１ａ〜１１ｄ…素子領域
１２…素子分離領域
１４…ゲート絶縁膜
１６ａ〜１６ｄ…ゲート配線
１８…サイドウォール絶縁膜
１９…凹部
２０、２２、２４、２６、２８、３０、３２、３４、３６、３８…ソース／ドレイン拡散層
４０…絶縁膜
４２…絶縁膜
４４…層間絶縁膜
４６ａ〜４６ｐ…開口部
４８ａ〜４８ｐ…コンタクト層
５０…配線
５２…シリサイド膜、ソース／ドレイン電極
５３…鬆
５４ａ、５４ｂ…インバータ
５６…フリップフロップ回路
５８…メモリセル
１１０…半導体基板
１１１ａ〜１１１ｄ…素子領域
１１２…素子分離領域
１１４…ゲート絶縁膜
１１６ａ〜１１６ｄ…ゲート配線
１１８…サイドウォール絶縁膜
１２０、１２２、１２４、１２６、１２８、１３０、１３２、１３４、１３６、１３８…ソース／ドレイン拡散層
１４０…絶縁膜
１４２…絶縁膜
１４４…層間絶縁膜
１４６ａ〜１４６ｊ…開口部
１４８ａ〜１４８ｊ…コンタクト層
１５２…シリサイド膜、ソース／ドレイン電極
１５３…鬆
Ｌ１、Ｌ２…ロードトランジスタ
Ｄ１、Ｄ２…ドライバトランジスタ
Ｔ１、Ｔ２…トランスファトランジスタ
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成され、第１のトランジスタのゲート電極を含み、第１のコンタクト層を介して第２のトランジスタのソース／ドレイン拡散層に電気的に接続される、直線状の第１のゲート配線と、
前記半導体基板上にゲート絶縁膜を介して形成され、前記第２のトランジスタのゲート電極を含み、第２のコンタクト層を介して前記第１のトランジスタのソース／ドレイン拡散層に電気的に接続される、前記第１のゲート配線と平行な直線状の第２のゲート配線と、
前記第１のゲート配線及び前記第２のゲート配線を覆うように前記半導体基板上に形成された絶縁膜であって、前記第１のゲート配線と前記第２のトランジスタの前記ソース／ドレイン拡散層とを露出し、長辺方向が前記第１のゲート配線の長手方向である第１の開口部が形成された絶縁膜と、
前記第１の開口部内に埋め込まれた前記第１のコンタクト層と
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１のゲート配線の前記端部は、前記第２のゲート配線から遠ざかるように曲がっており、
前記第２のゲート配線の前記端部は、前記第１のゲート配線から遠ざかるように曲がっている
ことを特徴とする半導体装置。
【請求項３】
半導体基板上にゲート絶縁膜を介して形成され、第１のトランジスタのゲート電極を含み、第２のトランジスタのソース／ドレイン拡散層に電気的に接続される、直線状の第１のゲート配線と、
前記半導体基板上にゲート絶縁膜を介して形成され、前記第２のトランジスタのゲート電極を含み、前記第１のトランジスタのソース／ドレイン拡散層に電気的に接続される、前記第１のゲート配線と平行な直線状の第２のゲート配線と、
前記第１のゲート配線及び前記第２のゲート配線を覆うように前記半導体基板上に形成された絶縁膜であって、前記第１のゲート配線を露出する第１の開口部と、前記第２のトランジスタの前記ソース／ドレイン拡散層を露出する第２の開口部とが、前記第１のゲート配線の長手方向に配列された絶縁膜と、
前記第１の開口部内に埋め込まれた第１のコンタクト層と、
前記第２の開口部内に埋め込まれた第２のコンタクト層と、
前記絶縁膜上に形成され、前記第１のコンタクト層と前記第２のコンタクト層とを接続する第１の配線と
を有することを特徴とする半導体装置。
【請求項４】
第１のトランジスタのゲート電極を含む直線状の第１のゲート配線と；第２のトランジスタのゲート電極を含み、前記第１のゲート配線と平行な直線状の第２のゲート配線とを、半導体基板上にゲート絶縁膜を介して形成する工程と、
前記ゲート電極の両側の前記半導体基板に、ソース／ドレイン拡散層をそれぞれ形成する工程と、
前記半導体基板上、前記第１のゲート配線及び前記第２のゲート配線上に、絶縁膜を形成する工程と、
前記第１のゲート配線と前記第２のトランジスタの前記ソース／ドレイン拡散層とを露出し、長辺方向が前記第１のゲート配線の長手方向である第１の開口部を、絶縁膜に形成する工程と、
前記第１の開口部内に第１のコンタクト層を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
第１のトランジスタのゲート電極を含む直線状の第１のゲート配線と；第２のトランジスタのゲート電極を含み、前記第１のゲート配線と平行な直線状の第２のゲート配線とを、半導体基板上にゲート絶縁膜を介して形成する工程と、
前記ゲート電極の両側の前記半導体基板に、ソース／ドレイン拡散層をそれぞれ形成する工程と、
前記半導体基板上、前記第１のゲート配線及び前記第２のゲート配線上に、絶縁膜を形成する工程と、
前記第１のゲート配線を露出する第１の開口部と、前記第２のトランジスタの前記ソース／ドレイン拡散層を露出する第２の開口部とを、前記第１のゲート配線の長手方向に配列するように前記絶縁膜に形成する工程と、
前記第１の開口部内に第１のコンタクト層を埋め込み、前記第２の開口部内に第２のコンタクト層を埋め込む工程と、
前記絶縁膜上に前記第１のコンタクト層と前記第２のコンタクト層とを接続する第１の配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板上にゲート絶縁膜を介して形成され、第１のトランジスタのゲート電極を含み、第１のコンタクト層を介して第２のトランジスタのソース／ドレイン拡散層に電気的に接続される、直線状の第１のゲート配線と、
前記半導体基板上にゲート絶縁膜を介して形成され、前記第２のトランジスタのゲート電極を含み、第２のコンタクト層を介して前記第１のトランジスタのソース／ドレイン拡散層に電気的に接続される、前記第１のゲート配線と平行な直線状の第２のゲート配線と、
前記第１のゲート配線及び前記第２のゲート配線を覆うように前記半導体基板上に形成された絶縁膜であって、前記第１のゲート配線と前記第２のトランジスタの前記ソース／ドレイン拡散層とを露出し、長辺方向が前記第１のゲート配線の長手方向である第１の開口部が形成された絶縁膜と、
前記第１の開口部内に埋め込まれた前記第１のコンタクト層と
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１のゲート配線の前記端部は、前記第２のゲート配線から遠ざかるように曲がっており、
前記第２のゲート配線の前記端部は、前記第１のゲート配線から遠ざかるように曲がっている
ことを特徴とする半導体装置。
【請求項３】
半導体基板上にゲート絶縁膜を介して形成され、第１のトランジスタのゲート電極を含み、第２のトランジスタのソース／ドレイン拡散層に電気的に接続される、直線状の第１のゲート配線と、
前記半導体基板上にゲート絶縁膜を介して形成され、前記第２のトランジスタのゲート電極を含み、前記第１のトランジスタのソース／ドレイン拡散層に電気的に接続される、前記第１のゲート配線と平行な直線状の第２のゲート配線と、
前記第１のゲート配線及び前記第２のゲート配線を覆うように前記半導体基板上に形成された絶縁膜であって、前記第１のゲート配線を露出する第１の開口部と、前記第２のトランジスタの前記ソース／ドレイン拡散層を露出する第２の開口部とが、前記第１のゲート配線の長手方向に配列された絶縁膜と、
前記第１の開口部内に埋め込まれた第１のコンタクト層と、
前記第２の開口部内に埋め込まれた第２のコンタクト層と、
前記絶縁膜上に形成され、前記第１のコンタクト層と前記第２のコンタクト層とを接続する第１の配線と
を有することを特徴とする半導体装置。
【請求項４】
第１のトランジスタのゲート電極を含む直線状の第１のゲート配線と；第２のトランジスタのゲート電極を含み、前記第１のゲート配線と平行な直線状の第２のゲート配線とを、半導体基板上にゲート絶縁膜を介して形成する工程と、
前記ゲート電極の両側の前記半導体基板に、ソース／ドレイン拡散層をそれぞれ形成する工程と、
前記半導体基板上、前記第１のゲート配線及び前記第２のゲート配線上に、絶縁膜を形成する工程と、
前記第１のゲート配線と前記第２のトランジスタの前記ソース／ドレイン拡散層とを露出し、長辺方向が前記第１のゲート配線の長手方向である第１の開口部を、絶縁膜に形成する工程と、
前記第１の開口部内に第１のコンタクト層を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
第１のトランジスタのゲート電極を含む直線状の第１のゲート配線と；第２のトランジスタのゲート電極を含み、前記第１のゲート配線と平行な直線状の第２のゲート配線とを、半導体基板上にゲート絶縁膜を介して形成する工程と、
前記ゲート電極の両側の前記半導体基板に、ソース／ドレイン拡散層をそれぞれ形成する工程と、
前記半導体基板上、前記第１のゲート配線及び前記第２のゲート配線上に、絶縁膜を形成する工程と、
前記第１のゲート配線を露出する第１の開口部と、前記第２のトランジスタの前記ソース／ドレイン拡散層を露出する第２の開口部とを、前記第１のゲート配線の長手方向に配列するように前記絶縁膜に形成する工程と、
前記第１の開口部内に第１のコンタクト層を埋め込み、前記第２の開口部内に第２のコンタクト層を埋め込む工程と、
前記絶縁膜上に前記第１のコンタクト層と前記第２のコンタクト層とを接続する第１の配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１１−１７６１７４（Ｐ２０１１−１７６１７４Ａ）
【公開日】平成２３年９月８日（２０１１．９．８）
【国際特許分類】
【出願番号】特願２０１０−３９８０２（Ｐ２０１０−３９８０２）
【出願日】平成２２年２月２５日（２０１０．２．２５）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年９月８日（２０１１．９．８）
【国際特許分類】
【出願日】平成２２年２月２５日（２０１０．２．２５）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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