【課題】不揮発性メモリ部内蔵のＳＲＡＭの特性の向上を図る。
【解決手段】ＳＲＡＭを構成するアクセストランジスタＡｃｃ１とビット線ＢＬとの間に抵抗変化層Ｒを有するＲｅＲＡＭ部ＲＭ１を設け、アクセストランジスタＡｃｃ２とビット線／ＢＬとの間に抵抗変化層Ｒを有するＲｅＲＡＭ部ＲＭ２を設ける。ＳＲＡＭ通常動作期間の終了時において、例えば、蓄積ノードＡに低電位（Ｌ＝０Ｖ）、蓄積ノードＢに高電位（Ｈ＝１．５Ｖ）が保持されている場合、ＲｅＲＡＭ部ＲＭ１をオン状態（ＯＮ）とし、ＲｅＲＡＭ部ＲＭ２をオフ状態（ＯＦＦ）とすることで、ＳＲＡＭの保持データをＲｅＲＡＭ部へ書き込み、再び、ＳＲＡＭ通常動作となった場合には、蓄積ノードＡおよびＢに対応するデータ書き戻すとともに、ＲｅＲＡＭ部ＲＭ１、ＲＭ２の双方をオン状態に（リセット）する。 （もっと読む）

【課題】 ゲートの平面性が改善されたＦｉｎＦＥＴおよび形成方法を提供する。
【解決手段】 不要なフィンを除去する前にフィンのパターン上にゲートが配置される。リソグラフィ技法またはエッチング技法あるいはその両方の組み合わせを使用して、不要なフィンを除去することができる。残りのフィンの全部または一部を併合することができる。 （もっと読む）

【課題】ＳＲＡＭメモリセルを有する半導体装置において、その特性の向上を図る。
【解決手段】ＳＲＡＭを構成するアクセストランジスタＡｃｃ１が配置される活性領域ＡｃＰ１の下部において、絶縁層ＢＯＸを介して配置されたｐ型の半導体領域１Ｗの底部および側部が、ｎ型の半導体領域２Ｗと接するように配置し、ｐ型の半導体領域１Ｗをｎ型の半導体領域２Ｗでｐｎ分離し、アクセストランジスタＡｃｃ１のゲート電極Ｇ２とｐ型の半導体領域１Ｗを接続する。そして、この接続は、アクセストランジスタＡｃｃ１のゲート電極Ｇ２の上部からｐ型の半導体領域１Ｗの上部まで延在する一体の導電性膜であるシェアードプラグＳＰ１ｗによりなされる。これにより、アクセストランジスタＡｃｃ１がオン状態の場合において、バックゲートであるｐ型の半導体領域１Ｗの電位が同時に高くなり、トランジスタのオン電流を大きくできる。 （もっと読む）

【課題】低電圧動作が可能なＳＲＡＭをそのセル面積の増加を抑えて実現する。
【解決手段】第１方向Ｓに並ぶＰ型ウェル領域２０、Ｎ型ウェル領域３０、Ｐ型ウェル領域４０に、第２方向Ｔに隣接するメモリセル１ａが形成される。各メモリセル１ａは、Ｐ型ウェル領域２０，４０に形成されたトランスファトランジスタＴｆ１，Ｔｆ２及びドライバトランジスタＤｒ１，Ｄｒ２、Ｎ型ウェル領域３０形成されたロードトランジスタＬｏ１，Ｌｏ２を備える。ＳＲＡＭ１では、第２方向Ｔに隣接するメモリセル１ａの、互いのトランスファトランジスタＴｆ１のゲート電極がワード線ＷＬ１に、互いのトランスファトランジスタＴｆ２のゲート電極がワード線ＷＬ２に、それぞれ電気的に接続される。ワード線ＷＬ１はＰ型ウェル領域２０に、ワード線ＷＬ２はＰ型ウェル領域４０に、それぞれ電気的に接続される。 （もっと読む）

【課題】新規な構造のコンタクトプラグを有する半導体装置を提供する。
【解決手段】
半導体装置は、半導体基板と、半導体基板に形成され、ソース／ドレイン領域及びゲート電極を有するトランジスタと、トランジスタのソース／ドレイン領域及びゲート電極を覆う絶縁膜と、絶縁膜中に形成され、トランジスタのソース／ドレイン領域またはゲート電極に接されるコンタクトプラグとを有し、コンタクトプラグは、絶縁膜の厚さ方向に延在しトランジスタのソース／ドレイン領域またはゲート電極に接触する柱部と、柱部の上部から絶縁膜の表面と平行な方向に張り出し上面が平坦化された鍔部とを有する。 （もっと読む）

【課題】ビット当たりの単価を低減できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１方向に沿う第１部分(11a)と第２方向に沿いかつ第１部分と接続された第２部分(11b)とを有し、第２部分において半導体材料を含み、第１方向および第２方向からなる第１平面と交わる方向に沿って離れて並ぶ少なくとも２つの第１配線(11)を含む。可変抵抗膜(15)は、第１配線の第２部分に接続された第１面を有し、相違する抵抗値を示す複数の状態を取り得る。第２配線(12)は、可変抵抗膜の第１面と対向する第２面と接続されている。制御線(13)は、第１平面と交わる方向に沿い、少なくとも２つの第１配線の第２部分の半導体材料を含む部分と絶縁膜を介して接し、第１配線の第２部分の半導体材料を含む部分および絶縁膜とともにトランジスタを構成する。 （もっと読む）

【課題】大容量なメモリ用シフトレジスタを提供する。
【解決手段】メモリ用シフトレジスタは、基板１０１と、基板１０１上に形成され、基板１０１の主面に垂直な軸Ｌの周りを回転する螺旋形状を有するチャネル層１１１とを備える。さらに、メモリ用シフトレジスタは、基板１０１上に形成され、軸Ｌに平行な方向に延びており、チャネル層１１１内の電荷を転送するために使用される３本以上の制御電極１１２１，１１２２，１１２３を備える。 （もっと読む）

【課題】ＣＭＯＳ製造プロセスに用いることのできる材料を用いかつノイズマージンの広い不揮発性メモリを提供する。
【解決手段】本実施形態の不揮発性メモリによれば、第１および第２のＰチャネルトランジスタはそれぞれ第１の半導体領域上に設けられ、第１の半導体領域上に、第１の絶縁膜と、第１のフローティングゲート、第２の絶縁膜、第２のフローティングゲート、第３の絶縁膜、および第１の制御ゲートが、この順序で積層された構造を有し、前記第１および第２のＮチャネルトランジスタはそれぞれ第２の半導体領域上に設けられ、前記第２の半導体領域上に、第４の絶縁膜、第３のフローティングゲート、第５の絶縁膜、第４のフローティングゲート、第６の絶縁膜、および第２の制御ゲートがこの順序で積層された積層構造を有している。 （もっと読む）

【課題】低電源電圧でもＳＮＭと書き込みマージンを両立させたＳＲＡＭを備える。
【解決手段】ＳＲＡＭは、複数列に対応して設けられた複数のセル電源線、電源電圧を供給する電源線、及び前記複数のセル電源線にそれぞれ対応して設けられ、各々はその対応するメモリセル電源線と前記電源線との間を電気的に接続する複数の電源回路を含む。メモリセルの各々は、第１及び第２のＰチャネル型トランジスタと、第１ないし第４のＮチャネル型トランジスタと第１及び第２の記憶ノードとを有するＣＭＯＳラッチ回路で構成される。電源回路は、第１の状態時にはその接続するセル電源線に第１の電圧を供給し、第２の状態時にはその接続するセル電源線に前記第１の電圧よりも低い第２の電圧を供給する、 （もっと読む）

【課題】埋込ワード線の高さにばらつきのない半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、複数の素子分離領域を形成すると共に、素子分離領域間に素子形成領域を形成する工程と、素子形成領域に交差する第１の方向に延在するゲート電極溝を形成する工程と、ゲート電極溝の内壁にゲート絶縁膜を形成する工程と、ゲート電極溝の内壁にゲート絶縁膜を介して第1導電膜を形成する工程と、ゲート電極溝内を埋め込むように第２導電膜を形成する工程と、第２導電膜上に平坦化膜を形成する工程と、第２導電膜が露出するように平坦化膜をエッチングして除去する第1のエッチング工程と、第２導電膜がゲート電極溝の下部に残留するように第２導電膜をエッチングする第２のエッチング工程と、第1導電膜が前記ゲート電極溝の下部に残留するように第1導電膜をエッチングする第３のエッチング工程と、を有することを特徴とする。 （もっと読む）

【課題】その特性の向上を図ることができるＳＲＡＭのセルレイアウトを提供する。
【解決手段】第１トランジスタ（ＴＮＤ１）および第５トランジスタ（ＴＮＡ１）が配置される一体の第１活性領域（ＡｃＰ１）と、第１活性領域（ＡｃＰ１）と分離され、第２トランジスタ（ＴＮＤ２）が配置される第２活性領域（ＡｃＰ２）と、第３トランジスタ（ＴＮＤ３）および第６トランジスタ（ＴＮＡ２）が配置される一体の第３活性領域（ＡｃＰ３）と、第３活性領域（ＡｃＰ３）と分離され、第４トランジスタ（ＴＮＤ４）が配置される第４活性領域（ＡｃＰ４）と、を有するようＳＲＡＭを構成する。ドライバトランジスタを分割（ＴＮＤ１とＴＮＤ２、ＴＮＤ３とＴＮＤ４）し、異なる活性領域（ＡｃＰ２とＡｃＰ１、ＡｃＰ４とＡｃＰ３）上に配置する。 （もっと読む）

【課題】ＳＲＡＭメモリセルを有する半導体装置において、その特性の向上を図る。
【解決手段】ＳＲＡＭを構成するドライバトランジスタ（Ｄｒ１）が配置される活性領域（Ａｃ）の下部に、絶縁層（ＢＯＸ）を介して、素子分離領域（ＳＴＩ）により囲まれたｎ型のバックゲート領域（ｎＢＧ）を設け、ドライバトランジスタ（Ｄｒ１）のゲート電極（Ｇ）と接続する。また、ｎ型のバックゲート領域（ｎＢＧ）の下部に配置され、少なくともその一部が、素子分離領域（ＳＴＩ）より深い位置に延在するｐ型ウエル領域（Ｐｗｅｌｌ）を設け、接地電位（ＶＳＳ）に固定する。かかる構成によれば、トランジスタの閾値電位（Ｖｔｈ）をトランジスタがオン状態の時には高く、逆に、オフ状態の時には低くなるように制御し、また、ｐ型ウエル領域（Ｐｗｅｌｌ）とｎ型のバックゲート領域（ｎＢＧ）との間のＰＮ接合も順バイアスさせないよう制御することができる。 （もっと読む）

【課題】複数の回路ブロックの特性を正確に一致させる。
【解決手段】例えば、端子３１Ａ，３１Ｂと、これら端子間に設けられた回路１１０Ａ，１１０Ｂを備える。回路１１０Ａは端子３１Ａに接続され、端子３１Ａから端子３１Ｂへ向かって配置されたセル１２０Ａ，１３０Ａ，１４０Ａを含む。回路１１０Ｂは端子３１Ｂに接続され、端子３１Ｂから端子３１Ａへ向かって配置されたセル１２０Ｂ，１３０Ｂ，１４０Ｂを含む。セル１２０Ａ，１２０Ｂのレイアウトは、形状、サイズ及び向きがトランジスタレベルで同一である。セル１３０Ａ，１３０Ｂ及びセル１４０Ａ，１４０Ｂのレイアウトは、形状及びサイズが同一であり、トランジスタの向きが１８０°相違している。これにより各セルを対称配置しつつ、センシティブなセル１２０Ａ，１２０Ｂにおいては電流方向の違いによる特性差が生じない。 （もっと読む）

【課題】抵抗変化メモリの製造プロセスにおけるＰＥＰ数を削減する。
【解決手段】実施形態に係わる抵抗変化メモリは、第１の方向及びこれに直交する第２の方向にそれぞれ交互に配置される複数の抵抗変化素子ＭＴＪ及び複数のビアＶ０と、複数の抵抗変化素子ＭＴＪの側壁上に配置される複数の側壁絶縁層ＰＬとを備える。複数の抵抗変化素子ＭＴＪは、一定ピッチで格子状に配置され、複数の側壁絶縁層ＰＬの側壁に垂直な方向の厚さは、複数の側壁絶縁層ＰＬが互いに部分的に接触し、複数の側壁絶縁層ＰＬ間に複数のホールが形成される値に設定される。複数のビアＶ０は、これら複数のホール内に配置される。 （もっと読む）

【課題】積層型の半導体記憶装置のパフォーマンスを向上させる。
【解決手段】実施形態によれば、半導体記憶装置は、半導体基板と、半導体基板に対して垂直方向に延び複数のメモリセルを直列接続してなる柱状に形成された複数のメモリユニットを、半導体基板に沿って二次元配列してなるメモリセルアレイと、メモリセルアレイの各メモリユニットの端部に接続される複数のビット線とを備える。複数のメモリユニットは、カラム方向に隣接する前記メモリユニット同士がメモリユニットのロウ方向の配列ピッチ内でロウ方向に変位することにより千鳥状に配列される。 （もっと読む）

【課題】データの保持期間を確保しつつ、単位面積あたりの記憶容量を高めることができる記憶装置を提供する。
【解決手段】複数のビット線を幾つかのグループに分割し、複数のワード線も幾つかのグループに分割する。そして、一のグループに属するビット線に接続されたメモリセルには、一のグループに属するワード線が接続されるようにする。さらに、複数のビット線は、複数のビット線駆動回路１０２ａ，１０２ｂ，１０２ｃによってグループごとにその駆動が制御されるようにする。加えて、複数のビット線駆動回路１０２ａ，１０２ｂ，１０２ｃと、ワード線駆動回路１０１とを含めた駆動回路上に、セルアレイ１０３ａ，１０３ｂ，１０３ｃを形成する。駆動回路とセルアレイ１０３ａ，１０３ｂ，１０３ｃが重なるように三次元化することで、ビット線駆動回路が複数設けられていても、記憶装置の占有面積を小さくすることができる。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路と、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた駆動回路などの周辺回路と、を一体に備える半導体装置とする。また、周辺回路を下部に設け、記憶回路を上部に設けることで、半導体装置の面積の縮小化及び小型化を実現することができる。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】ワイドギャップ半導体、例えば酸化物半導体を含むメモリセルを用いて構成された半導体装置であって、メモリセルからの読み出しのために基準電位より低い電位を出力する機能を有する電位切り替え回路を備えた半導体装置とする。ワイドギャップ半導体を用いることで、メモリセルを構成するトランジスタのオフ電流を十分に小さくすることができ、長期間にわたって情報を保持することが可能な半導体装置を提供することができる。 （もっと読む）

【課題】記憶装置において、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高める。
【解決手段】基板に設けられた駆動回路と、駆動回路上に設けられ、駆動回路によって駆動される複数のメモリセルアレイと、を有し、複数のメモリセルアレイはそれぞれ複数のメモリセルを有し、複数のメモリセルはそれぞれ、酸化物半導体層と重畳する第１のゲート電極と、を有する第１のトランジスタと、ソース電極又はドレイン電極と、第１のゲート絶縁層と、導電層と、を有する容量素子と、を有し、複数のメモリセルアレイは重ねて配置される。こうして、記憶装置において、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高める。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体を用いた書き込み用トランジスタ１６２、トランジスタ１６２と異なる半導体材料を用いた読み出し用トランジスタ１６０及び容量素子１６４を含む不揮発性のメモリセルにおいて、メモリセルへの書き込みは、書き込み用トランジスタ１６２をオン状態とすることにより、書き込み用トランジスタ１６２のソース電極（またはドレイン電極）と、容量素子１６４の電極の一方と、読み出し用トランジスタ１６０のゲート電極とが電気的に接続されたノードに電位を供給した後、書き込み用トランジスタ１６２をオフ状態とすることにより、ノードに所定量の電荷を保持させることで行う。また、読み出し用トランジスタ１６０として、ｐチャネル型トランジスタを用いて、読み出し電位を正の電位とする。 （もっと読む）