半導体装置
【課題】ＳＲＡＭメモリセルを有する半導体装置において、その特性の向上を図る。
【解決手段】ＳＲＡＭを構成するドライバトランジスタ（Ｄｒ１）が配置される活性領域（Ａｃ）の下部に、絶縁層（ＢＯＸ）を介して、素子分離領域（ＳＴＩ）により囲まれたｎ型のバックゲート領域（ｎＢＧ）を設け、ドライバトランジスタ（Ｄｒ１）のゲート電極（Ｇ）と接続する。また、ｎ型のバックゲート領域（ｎＢＧ）の下部に配置され、少なくともその一部が、素子分離領域（ＳＴＩ）より深い位置に延在するｐ型ウエル領域（Ｐｗｅｌｌ）を設け、接地電位（ＶＳＳ）に固定する。かかる構成によれば、トランジスタの閾値電位（Ｖｔｈ）をトランジスタがオン状態の時には高く、逆に、オフ状態の時には低くなるように制御し、また、ｐ型ウエル領域（Ｐｗｅｌｌ）とｎ型のバックゲート領域（ｎＢＧ）との間のＰＮ接合も順バイアスさせないよう制御することができる。
【解決手段】ＳＲＡＭを構成するドライバトランジスタ（Ｄｒ１）が配置される活性領域（Ａｃ）の下部に、絶縁層（ＢＯＸ）を介して、素子分離領域（ＳＴＩ）により囲まれたｎ型のバックゲート領域（ｎＢＧ）を設け、ドライバトランジスタ（Ｄｒ１）のゲート電極（Ｇ）と接続する。また、ｎ型のバックゲート領域（ｎＢＧ）の下部に配置され、少なくともその一部が、素子分離領域（ＳＴＩ）より深い位置に延在するｐ型ウエル領域（Ｐｗｅｌｌ）を設け、接地電位（ＶＳＳ）に固定する。かかる構成によれば、トランジスタの閾値電位（Ｖｔｈ）をトランジスタがオン状態の時には高く、逆に、オフ状態の時には低くなるように制御し、また、ｐ型ウエル領域（Ｐｗｅｌｌ）とｎ型のバックゲート領域（ｎＢＧ）との間のＰＮ接合も順バイアスさせないよう制御することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＳＯＩ基板に配置されたＣＭＯＳやＳＲＡＭを有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory、スタティックランダムアクセスメモリ）は、半導体メモリの一種であり、フリップフロップを用いてデータを記憶する。例えば、ＳＲＡＭにおいては、４つのトランジスタで構成される２つの交差接続されたＣＭＯＳインバータにデータ（“１”または“０”）が格納される。また、読み出しと書き込みアクセスのために２つのトランジスタを必要とするため、典型的なＳＲＡＭでは、メモリセルが６つのトランジスタで構成される。ＣＭＯＳとは、相補型（Complementary）ＭＯＳ（Metal Oxide Semiconductor）の略である。
【０００３】
例えば、下記特許文献１（国際公開ＷＯ／２０１０／０８２５０４号パンフレット）には、低消費電力・高速動作に優れるＳＯＩ−ＭＩＳＦＥＴにおいて、素子面積を縮小する技術が開示されている。具体的には、ＳＯＩ型ＭＩＳＦＥＴのＮ導電型ＭＩＳＦＥＴ領域とＰ導電型ＭＩＳＦＥＴ領域の拡散層領域を共通化し、Ｎ導電型ＭＩＳＦＥＴ領域とＰ導電型ＭＩＳＦＥＴ領域の基板電位を印加するウエル領域拡散層は、各々ＳＴＩ層によって分離する技術が開示されている。例えば、図１５および〔００３７〕段落には、閾電圧制御拡散層領域（２５）および（２６）が示され、これらは、電気的に外部、例えば、電源供給ラインと接続されることが開示されている。なお、カッコ内は、上記文献に記載の符号を示す。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開ＷＯ／２０１０／０８２５０４号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えば、上記特許文献１（図１等）に記載のように、ＬＳＩの低消費電力化や高速化などの高性能化を図るためＳＯＩ（Silicon On Insulator）基板の採用が検討されている。
【０００６】
また、追って詳細に説明するように、ＣＭＯＳに対しＳＯＩ基板を用い、いわゆる、ダブルゲート構造することにより、トランジスタの閾値を調整しようとするものもある。
【０００７】
しかしながら、上記ダブルゲート構造の検討に当たっては、単一のＣＭＯＳに対する適用は現実的であっても、多数のトランジスタを有するメモリへの適用は困難である。また、上記ダブルゲート構造の採用により、基板電位を制御する場合には、ＰＮ接合が順バイアスされるためにリーク電流が問題となる。
【０００８】
そこで、本発明の目的は、特性の良好な半導体装置を提供することにある。特に、ＣＭＯＳを有する半導体装置において、その特性の向上を図ることにある。また、ＳＲＡＭメモリセルを有する半導体装置において、その特性の向上を図ることにある。
【０００９】
本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、以下の（ａ１）〜（ｅ２）を有する。（ａ１）は、第１電位と第１ノードとの間に接続された第１トランジスタである。（ａ２）は、上記第１ノードと上記第１電位より低い第２電位との間に接続された第２トランジスタである。（ａ３）は、上記第１電位と第２ノードとの間に接続された第３トランジスタである。（ａ４）は、上記第２ノードと上記第２電位との間に接続された第４トランジスタである。（ｂ１）は、素子分離領域により囲まれた第１活性領域であって、上記第１トランジスタが配置される第１活性領域である。（ｂ２）は、上記素子分離領域により囲まれた第２活性領域であって、上記第２トランジスタが配置される第２活性領域である。（ｃ）は、上記第１活性領域および上記第２活性領域の下部に配置された絶縁層である。（ｄ１）は、上記第１活性領域の下部において、上記絶縁層を介して配置され、上記素子分離領域により囲まれた第１半導体領域である。（ｄ２）は、上記第２活性領域の下部において、上記絶縁層を介して配置され、上記素子分離領域により囲まれた第２半導体領域である。（ｅ１）は、上記第１半導体領域の下部に配置され、少なくともその一部が、上記素子分離領域より深い位置に延在する第３半導体領域である。（ｅ２）は、上記第２半導体領域の下部に配置され、少なくともその一部が、上記素子分離領域より深い位置に延在する第４半導体領域である。そして、上記第１半導体領域は、上記第１トランジスタのゲート電極と接続され、上記第２半導体領域は、上記第２トランジスタのゲート電極と接続される。さらに、上記第３半導体領域は、上記第１半導体領域と逆導電型の領域であり、上記第１電位と接続され、上記第４半導体領域は、上記第２半導体領域と逆導電型の領域であり、上記第２電位と接続される。
【００１１】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、以下の（ａ１）〜（ｅ２）を有する。（ａ１）は、第１電位と第１ノードとの間に接続された第１トランジスタである。（ａ２）は、上記第１ノードと上記第１電位より低い第２電位との間に接続された第２トランジスタである。（ａ３）は、上記第１電位と第２ノードとの間に接続された第３トランジスタである。（ａ４）は、上記第２ノードと上記第２電位との間に接続された第４トランジスタである。（ｂ１）は、素子分離領域により囲まれた第１活性領域であって、上記第１トランジスタが配置される第１活性領域である。（ｂ２）は、上記素子分離領域により囲まれた第２活性領域であって、上記第２トランジスタが配置される第２活性領域である。（ｃ）は、上記第１活性領域および上記第２活性領域の下部に配置された絶縁層である。（ｄ１）は、上記第１活性領域の下部において、上記絶縁層を介して配置され、上記素子分離領域により囲まれた第１半導体領域である。（ｄ２）は、上記第２活性領域の下部において、上記絶縁層を介して配置され、上記素子分離領域により囲まれた第２半導体領域である。（ｅ１）は、上記第１半導体領域の下部に配置され、少なくともその一部が、上記素子分離領域より深い位置に延在する第３半導体領域である。（ｅ２）は、上記第２半導体領域の下部に配置され、少なくともその一部が、上記素子分離領域より深い位置に延在する第４半導体領域である。そして、上記第１半導体領域は、上記第１トランジスタのゲート電極と接続され、上記第２半導体領域は、上記第２トランジスタのゲート電極と接続される。さらに、上記第３半導体領域は、上記第１半導体領域と逆導電型の領域であり、上記第２電位と接続され、上記第４半導体領域は、上記第２半導体領域と逆導電型の領域であり、上記第１電位と接続される。
【００１２】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、以下の（ａ）〜（ｃ）を有する。（ａ）は、素子分離領域により囲まれた活性領域に配置されたｎチャネル型トランジスタである。（ｂ）は、上記活性領域の下部において、上記絶縁層を介して配置され、上記素子分離領域により囲まれた第１半導体領域である。（ｃ）は、上記第１半導体領域の下部に配置され、少なくともその一部が、上記素子分離領域より深い位置に延在する第２半導体領域である。そして、上記第１半導体領域は、上記ｎチャネル型トランジスタのゲート電極と接続され、上記第２半導体領域は、上記第１半導体領域と逆導電型の領域である。
【００１３】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、以下の（ａ）〜（ｃ）を有する。（ａ）は、素子分離領域により囲まれた活性領域に配置されたｐチャネル型トランジスタである。（ｂ）は、上記活性領域の下部において、上記絶縁層を介して配置され、上記素子分離領域により囲まれた第１半導体領域である。（ｃ）は、上記第１半導体領域の下部に配置され、少なくともその一部が、上記素子分離領域より深い位置に延在する第２半導体領域である。そして、上記第１半導体領域は、上記ｐチャネル型トランジスタのゲート電極と接続され、上記第２半導体領域は、上記第１半導体領域と逆導電型の領域である。
【発明の効果】
【００１４】
本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、その特性を向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１のＳＲＡＭのメモリセルを示す等価回路図である。
【図２】実施の形態１のＳＲＡＭのメモリセルを構成するドライバトランジスタの模式的な断面図である。
【図３】ドライバトランジスタの電位の印加状態を示す表である。
【図４】実施の形態１のＳＲＡＭのメモリセルを構成するロードトランジスタの模式的な断面図である。
【図５】ロードトランジスタの電位の印加状態を示す表である。
【図６】実施の形態１のｎ型のトランジスタの電流−電圧特性を示すグラフである。
【図７】比較例のｎ型のトランジスタの電流−電圧特性を示すグラフである。
【図８】実施の形態１のＳＲＡＭのメモリセルを構成するアクセストランジスタの模式的な断面図である。
【図９】アクセストランジスタの電位の印加状態の一例を示す表である。
【図１０】実施の形態１のＳＲＡＭのメモリセルの構成を示す平面図である。
【図１１】実施の形態１のＳＲＡＭのメモリセルの構成を示す断面図である。
【図１２】実施の形態１のＳＲＡＭのメモリセルの構成を示す断面図である。
【図１３】実施の形態１のＳＲＡＭのタップセル領域の断面図である。
【図１４】実施の形態１のＳＲＡＭのタップセル領域の断面図である。
【図１５】実施の形態１のＳＲＡＭの第１プラグ間の電気的接続を概念的に示した平面図である。
【図１６】実施の形態１のＳＲＡＭのメモリセルの構成を示す平面図である。
【図１７】実施の形態１のＳＲＡＭのメモリセルの構成を示す平面図である。
【図１８】実施の形態１のＳＲＡＭのメモリセルの構成を示す平面図である。
【図１９】実施の形態１のＳＲＡＭのメモリセルの他の構成を示す平面図である。
【図２０】実施の形態１のＳＲＡＭのメモリセルの他の構成を示す平面図である。
【図２１】実施の形態１のＳＲＡＭのメモリセルの他の構成を示す平面図である。
【図２２】実施の形態１のＳＲＡＭのメモリセルアレイの概念を示す平面図である。
【図２３】実施の形態１のＳＲＡＭのメモリセルアレイ中のタップセル領域の位置を概念的に示す平面図である。
【図２４】実施の形態１のＳＲＡＭのタップセルの構成を示す平面図である。
【図２５】実施の形態１のＳＲＡＭのタップセルの構成を示す平面図である。
【図２６】実施の形態１のＳＲＡＭのタップセルの構成を示す平面図である。
【図２７】実施の形態１のＳＲＡＭのタップセルの構成を示す平面図である。
【図２８】実施の形態１のＳＲＡＭの製造工程を示す断面図である。
【図２９】実施の形態１のＳＲＡＭの製造工程を示す断面図である。
【図３０】実施の形態１のＳＲＡＭの製造工程を示す断面図である。
【図３１】実施の形態１のＳＲＡＭの製造工程を示す断面図である。
【図３２】実施の形態１のＳＲＡＭの製造工程を示す断面図である。
【図３３】実施の形態１のＳＲＡＭの製造工程を示す断面図である。
【図３４】実施の形態１のＳＲＡＭの製造工程を示す断面図である。
【図３５】実施の形態１のＳＲＡＭの製造工程を示す断面図である。
【図３６】実施の形態１のＳＲＡＭの製造工程を示す断面図である。
【図３７】実施の形態１のＳＲＡＭの製造工程を示す断面図である。
【図３８】実施の形態３のＳＲＡＭの構成を示す平面図である。
【図３９】実施の形態４のＳＲＡＭの製造工程を示す断面図である。
【図４０】実施の形態４のＳＲＡＭの製造工程を示す断面図である。
【図４１】実施の形態４のＳＲＡＭの製造工程を示す断面図である。
【図４２】実施の形態４のＳＲＡＭの製造工程を示す断面図である。
【図４３】実施の形態５のＳＲＡＭのタップセル領域の断面図である。
【図４４】実施の形態５のＳＲＡＭのタップセル領域の断面図である。
【発明を実施するための形態】
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１９】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２０】
（実施の形態１）
[回路構成]
本実施の形態の半導体装置（半導体集積回路装置、半導体記憶装置）は、ＳＲＡＭのメモリセルを有する。図１は、本実施の形態のＳＲＡＭのメモリセルを示す等価回路図である。図示するように、メモリセルは、一対のビット線（ビット線ＢＬ、ビット線／（バー）ＢＬ）とワード線ＷＬとの交差部に配置される。このメモリセルは、一対のロードトランジスタ（ロードＭＯＳ、負荷用トランジスタ、負荷用ＭＩＳＦＥＴ）Ｌｏ１、Ｌｏ２、一対のアクセストランジスタ（アクセスＭＯＳ、アクセス用トランジスタ、アクセスＭＩＳＦＥＴ、転送用トランジスタ）Ａｃｃ１、Ａｃｃ２および一対のドライバトランジスタ（ドライバＭＯＳ、駆動用トランジスタ、駆動用ＭＩＳＦＥＴ）Ｄｒ１、Ｄｒ２を有している。
【００２１】
上記メモリセルを構成する上記６つのトランジスタのうち、ロードトランジスタ（Ｌｏ１、Ｌｏ２）は、ｐ型（ｐチャネル型）のトランジスタであり、アクセストランジスタ（Ａｃｃ１、Ａｃｃ２）およびドライバトランジスタ（Ｄｒ１、Ｄｒ２）は、ｎ型（ｎチャネル型）のトランジスタである。
【００２２】
なお、ＭＩＳＦＥＴは、Metal Insulator Semiconductor Field Effect Transistor（電界効果トランジスタ）の略であり、ＭＯＳと呼ばれることもある。また、以下において、上記ロードトランジスタ、アクセストランジスタおよびドライバトランジスタを、単に“トランジスタ”と呼ぶことがある。また、各トランジスタの符号（Ｌｏ１、Ｌｏ２、Ａｃｃ１、Ａｃｃ２、Ｄｒ１、Ｄｒ２）のみで各トランジスタを示す場合がある。
【００２３】
上記メモリセルを構成する上記６つのトランジスタのうち、Ｌｏ１とＡｃｃ１とはＣＭＯＳインバータを構成し、Ｌｏ２とＡｃｃ２とは、他のＣＭＯＳインバータを構成している。これら一対のＣＭＯＳインバータの相互の入出力端子（蓄積ノードＡ、Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。
【００２４】
以上のＳＲＡＭメモリセルを構成する６つのトランジスタの接続関係を詳述すれば以下のようになる。
【００２５】
電源電位（第１電位）Ｖｄｄと蓄積ノードＡとの間にＬｏ１が接続され、蓄積ノードＡと接地電位（ＧＮＤ、０Ｖ、基準電位、上記第１電位より低い第２電位）ＶＳＳとの間にＤｒ１が接続され、Ｌｏ１およびＤｒ１のゲート電極は、蓄積ノードＢに接続される。
【００２６】
電源電位Ｖｄｄと蓄積ノードＢとの間にＬｏ２が接続され、蓄積ノードＢと接地電位ＶＳＳとの間にＤｒ２が接続され、Ｌｏ２およびＤｒ２のゲート電極は、蓄積ノードＡに接続される。
【００２７】
ビット線ＢＬと蓄積ノードＡとの間にＡｃｃ１が接続され、ビット線／ＢＬと蓄積ノードＢとの間にＡｃｃ２が接続され、Ａｃｃ１およびＡｃｃ２のゲート電極は、ワード線ＷＬに接続される（ワード線となる）。
【００２８】
[回路動作]
上記ＳＲＡＭのメモリセルの回路動作を説明する。ＣＭＯＳインバータの蓄積ノードＡが高電位（Ｈ）であるときには、Ｄｒ２がオン状態となるので、他のＣＭＯＳインバータの蓄積ノードＢが低電位（Ｌ）になる。したがって、Ｄｒ１がオフ状態となり、蓄積ノードＡの高電位（Ｈ）が保持される。すなわち、一対のＣＭＯＳインバータを交差結合させたラッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持され、電源が印加されている間、情報が保存される。
【００２９】
一方、Ａｃｃ１、Ａｃｃ２のそれぞれのゲート電極にはワード線ＷＬが接続されている。すなわち、ワード線ＷＬが高電位（Ｈ）であるときには、Ａｃｃ１、Ａｃｃ２がオン状態となり、フリップフロップ回路とビット線（ＢＬ、／ＢＬ）とが電気的に接続されるので、蓄積ノードＡ、Ｂの電位状態（ＨとＬの組み合わせ、または、ＬとＨの組み合わせ）がビット線ＢＬ、／ＢＬに現れ、メモリセルの情報として読み出される。
【００３０】
また、メモリセルに情報を書き込むには、ワード線ＷＬを高電位（Ｈ）とし、Ａｃｃ１およびＡｃｃ２をオン状態とすることにより、フリップフロップ回路とビット線（ＢＬ、／ＢＬ）とを電気的に接続させ、ビット線ＢＬ、／ＢＬの情報（ＨとＬの組み合わせ、または、ＬとＨの組み合わせ）を蓄積ノードＡ、Ｂに伝達し、前述のように情報を保存する。
【００３１】
ここで、本実施の形態のＳＲＡＭのメモリセルの構成の特徴を図２および図３を参照しながら説明する。図２は、本実施の形態のＳＲＡＭのメモリセルを構成するドライバトランジスタ（Ｄｒ１、Ｄｒ２）の模式的な断面図であり、図３は、ドライバトランジスタ（Ｄｒ１）の電位の印加状態を示す表である。なお、ドライバトランジスタ（Ｄｒ２）も同様の構成となる。また、同じｎ型のトランジスタであるアクセストランジスタ（Ａｃｃ１、Ａｃｃ２）も同様の構成となる。図４は、本実施の形態のＳＲＡＭのメモリセルを構成するロードトランジスタ（Ｌｏ１）の模式的な断面図であり、図５は、ロードトランジスタ（Ｌｏ１）の電位の印加状態を示す表である。なお、ロードトランジスタ（Ｌｏ２）も同様の構成となる。
【００３２】
図２および図４に示すように、本実施の形態のＳＲＡＭのメモリセルを構成する６つのトランジスタは、ＳＯＩ基板に形成される。ＳＯＩ基板は、支持基板１と、その上部の絶縁層ＢＯＸと、その上部の半導体領域（素子形成領域）３とを有する。この素子形成領域は、素子分離領域ＳＴＩで分離され、この素子分離領域ＳＴＩで区画された領域が活性領域（素子形成領域、トランジスタ形成領域）Ａｃとなる。
【００３３】
図２に示すように、ドライバトランジスタＤｒ１は、ＳＯＩ基板を構成する半導体領域３の主表面に形成される。このトランジスタは、半導体領域３上にゲート絶縁膜ＧＯを介して配置されたゲート電極Ｇと、このゲート電極Ｇの両側に配置されたソース・ドレイン領域とを有する。このソース・ドレイン領域は、ＬＤＤ（Lightly Doped Drain）構造を有し、ｎ型の低濃度不純物領域ＥＸ１とｎ型の高濃度不純物領域ＥＸ２とを有する。なお、ソース・ドレイン領域とは、ソースまたはドレインとなる領域を言う。また、このソース・ドレイン領域をトランジスタの“一端”や“他端”などと示すことがある。なお、１３は、金属シリサイド層である。
【００３４】
トランジスタが配置される半導体領域３の下部には、絶縁層ＢＯＸを介して、ｎ型のバックゲート領域ｎＢＧが配置されている。このバックゲート領域ｎＢＧも、素子分離領域ＳＴＩで囲まれ、区画されている。さらに、ｎ型のバックゲート領域ｎＢＧの下部には、ｐ型ウエル領域Ｐｗｅｌｌが配置されている。ｐ型ウエル領域は、後述するように、素子分離領域ＳＴＩの下部で繋がっている。
【００３５】
ここで、本実施の形態のｎ型のトランジスタにおいては、このトランジスタのゲート電極Ｇとその下方のｎ型のバックゲート領域ｎＢＧが電気的に接続されている。また、ｐ型ウエル領域は、接地電位（ＶＳＳ）に固定されている。
【００３６】
このように、ゲート電極Ｇとその下方のｎ型のバックゲート領域ｎＢＧとを電気的に接続することにより、ゲート電圧がオフバイアスの時、即ち、ゲート電極Ｇとｎ型のバックゲート領域ｎＢＧとに電位が０Ｖ（接地電位、ＶＳＳ）の状態においての閾値電位（Ｖｔｈ）を高く、設定することができる。このように、閾値電位（Ｖｔｈ）を高く設定しても、ゲートがオン状態では、裏面の電位が同時に高くなるため、トランジスタのオン電流を大きくでき、トランジスタ動作特性を向上させることができる。また、閾値電位（Ｖｔｈ）の制御性が良好となる。即ち、閾値電位（Ｖｔｈ）を高く設定したり、低く設定したりすることが容易となる。
【００３７】
さらに、ｐ型ウエル領域Ｐｗｅｌｌとｎ型のバックゲート領域ｎＢＧとの間は、順バイアスされることなく、これらの間のリーク電流を低減することができる。
【００３８】
例えば、上記ＣＭＯＳインバータの蓄積ノードＢが高電位（Ｈ）であるときは、ｎ型のトランジスタであるＤｒ１がオン状態（ｏｎ）となる。即ち、図３に示すように、ゲート電極Ｇおよびｎ型のバックゲート領域ｎＢＧには電源電位（Ｖｄｄ）が印加される。この際、ｐ型ウエル領域は、接地電位（ＶＳＳ）に固定されているので、ｐ型ウエル領域Ｐｗｅｌｌとｎ型のバックゲート領域ｎＢＧとの間は逆バイアスされる。
【００３９】
また、上記ＣＭＯＳインバータの蓄積ノードＢが低電位（Ｌ）であるときは、ｎ型のトランジスタであるＤｒ１がオフ状態（ｏｆｆ）となる。即ち、図３に示すように、ゲート電極Ｇおよびｎ型のバックゲート領域ｎＢＧには接地電位（ＶＳＳ）が印加される。この際、ｐ型ウエル領域は、接地電位（ＶＳＳ）に固定されているので、ｐ型ウエル領域Ｐｗｅｌｌとｎ型のバックゲート領域ｎＢＧとは同電位となる。このように、ｐ型ウエル領域Ｐｗｅｌｌとｎ型のバックゲート領域ｎＢＧとの間は、順バイアスされることがない。
【００４０】
図４に示すように、ロードトランジスタＬｏ１は、ＳＯＩ基板を構成する半導体領域３の主表面に形成される。このトランジスタは、半導体領域３上にゲート絶縁膜ＧＯを介して配置されたゲート電極Ｇと、このゲート電極Ｇの両側に配置されたソース・ドレイン領域とを有する。このソース・ドレイン領域は、ＬＤＤ構造を有し、ｐ型の低濃度不純物領域ＥＸ１とｐ型の高濃度不純物領域ＥＸ２とを有する。
【００４１】
ロードトランジスタＬｏ１が配置される半導体領域３の下部には、絶縁層ＢＯＸを介して、ｐ型のバックゲート領域ｐＢＧが配置されている。このバックゲート領域ｐＢＧも、素子分離領域ＳＴＩで囲まれ、区画されている。さらに、ｐ型のバックゲート領域ｐＢＧの下部には、ｎ型ウエル領域Ｎｗｅｌｌが配置されている。ｎ型ウエル領域は、後述するように、素子分離領域ＳＴＩの下部で繋がっている。
【００４２】
ここで、本実施の形態のロードトランジスタＬｏ１においては、このトランジスタのゲート電極Ｇとその下方のｐ型のバックゲート領域ｐＢＧが電気的に接続されている。また、ｎ型ウエル領域は、電源電位（Ｖｄｄ）に固定されている。
【００４３】
このように、ゲート電極Ｇの下方に、ｐ型のバックゲート領域ｐＢＧを配置することにより、無バイアス時、即ち、ゲート電極Ｇとｐ型のバックゲート領域ｐＢＧとに電位が印加されていない状態において、これらの間が概ね対称的な状態となり、例えば、閾値電位（Ｖｔｈ）を０Ｖ近傍に設定することができる。このように、閾値電位（Ｖｔｈ）を低く設定できることで、オン電流を大きくでき、トランジスタの動作特性を向上させることができる。また、閾値電位（Ｖｔｈ）の制御性が良好となる。即ち、閾値電位（Ｖｔｈ）を高く設定したり、低く設定したりすることが容易となる。
【００４４】
また、ｐ型のトランジスタ（ロードトランジスタ）の場合も、ｎ型のトランジスタ（ドライブトランジスタ、アクセストランジスタ）の場合と同様で、オフ（ＯＦＦ）時には、閾値電圧を高く、オン（ＯＮ）時には、裏面（バックゲート）の電位の変動とともにオン電流を高くすることができる。
【００４５】
さらに、ｎ型ウエル領域Ｎｗｅｌｌとｐ型のバックゲート領域ｐＢＧとの間は、順バイアスされることなく、これらの間にリーク電流を低減することができる。
【００４６】
例えば、上記ＣＭＯＳインバータの蓄積ノードＢが低電位（Ｌ）であるときは、ｐ型のトランジスタであるＬｏ１がオン状態（ｏｎ）となる。即ち、図５に示すように、ゲート電極Ｇおよびｐ型のバックゲート領域ｐＢＧには接地電位ＶＳＳが印加される。この際、ｎ型ウエル領域は、電源電位（Ｖｄｄ）に固定されているので、ｎ型ウエル領域Ｎｗｅｌｌとｐ型のバックゲート領域ｐＢＧとの間は逆バイアスされる。
【００４７】
また、上記ＣＭＯＳインバータの蓄積ノードＢが高電位（Ｈ）であるときは、ｐ型のトランジスタであるＬｏ１がオフ状態（ｏｆｆ）となる。即ち、図５に示すように、ゲート電極Ｇおよびｐ型のバックゲート領域ｐＢＧには電源電位Ｖｄｄが印加される。この際、ｎ型ウエル領域は、電源電位（Ｖｄｄ）に固定されているので、ｎ型ウエル領域Ｎｗｅｌｌとｐ型のバックゲート領域ｐＢＧとは同電位となる。このように、ｐ型ウエル領域Ｐｗｅｌｌとｎ型のバックゲート領域ｎＢＧとの間は、順バイアスされることがない。
【００４８】
図６は、本実施の形態のｎ型のトランジスタの電流−電圧特性を示すグラフである。図７は、比較例のｎ型のトランジスタの電流−電圧特性を示すグラフである。縦軸は、ドレイン電流（Ｉｄ）を示し、横軸は、ゲート電圧（Ｖｇ）を示す。図６に示すように、バックゲート電位が正（ｎＢＧ＞０）の場合には、グラフ（ａ）の電流−電圧特性を示す。一方、バックゲート電位がゼロ（ｎＢＧ＝０）の場合には、グラフ（ｂ）の電流−電圧特性を示す。よって、トランジスタがオン状態（ｏｎ）の時には、バックゲート電位を正（ｎＢＧ＞０）としトランジスタの閾値電位（Ｖｔｈ）を下げることにより、グラフ（ａ）の高いオン電流（Ｉｏｎ）を得るとともに、トランジスタがオフ状態（ｏｆｆ）の時には、バックゲート電位をゼロ（ｎＢＧ＝０）としトランジスタの閾値電位（Ｖｔｈ）を上げることにより、グラフ（ｂ）の低いオフ電流（Ｉｏｆｆ）を得る。
【００４９】
これに対し、例えば、バックゲート電位をゼロ（ｎＢＧ＝０）に固定した比較例１においては、図７のグラフ（ｃ）に示すとおりオン電流（Ｉｏｎ）が小さくなってしまう。また、チャネル領域（半導体領域３）の不純物濃度を調整することにより、閾値電圧（Ｖｔｈ）を調整した比較例２においては、トランジスタの電流−電圧特性をシフトさせることができるものの、この場合、グラフ（ｄ）に示すように、閾値電圧（Ｖｔｈ）がばらついてしまうため、オン電流（Ｉｏｎ）のばらつきが大きくなってしまう。
【００５０】
これに対し、本実施の形態によれば、バックゲート領域をゲート電極と電気的に接続させることにより、閾値電位（Ｖｔｈ）をトランジスタがオン状態の時には低く、逆に、オフ状態の時には高くなるように、バックゲート電位を動的にコントロールすることができる（図６のグラフ（ａ）、（ｂ）参照）。その結果、前述したように、トランジスタのオン電流とオフ電流との比を大きくでき、高いスイッチング特性を得ることができる。特に、微細なルールで設計される低電圧駆動（例えば、電源電位Ｖｄｄが０．４〜０．８Ｖ程度）のトランジスタであっても、トランジスタ特性を向上させることができる。なお、図７においては、比較例２として、チャネル領域（半導体領域３）の不純物により閾値電圧（Ｖｔｈ）を調整したトランジスタを示したが、本実施の形態において、更なる、閾値電圧（Ｖｔｈ）の調整のため、チャネル領域（半導体領域３）に不純物を注入してもよい。但し、前述したように、チャネル領域（半導体領域３）に不純物を含有しない（ノンドープの）トランジスタを用いることで、より特性のばらつきを低減することができる。
【００５１】
さらに、ｎ型ウエル領域Ｎｗｅｌｌを電源電位Ｖｄｄ（例えば、０．５Ｖ）に、ｐ型ウエル領域Ｐｗｅｌｌを負電位である第２基準電位ＶＳＳＢ（例えば、−０．５Ｖ）に設定した場合は、Ｄｒ１がオフ状態（ｏｆｆ）でっても、ｐ型ウエル領域Ｐｗｅｌｌ（−０．５Ｖ）とｎ型のバックゲート領域ｎＢＧ（０Ｖ）との間は、逆バイアスされる。このように、ウエル領域とバックゲート領域との間のＰＮ接合を順バイアスすることなく、−０．５Ｖ〜＋０．５Ｖの範囲において閾値電圧（Ｖｔｈ、駆動電位）の設定が可能となる。即ち、バックゲート領域を接地（０Ｖ）した基準状態に対し、閾値電位（Ｖｔｈ）を高くすることも、低くすることも可能となる。このように、閾値電位（Ｖｔｈ）を設定し、トランジスタのオン電流とオフ電流との比を大きくし、低電圧駆動でありながら、高いスイッチング特性を得ることができる。
【００５２】
また、ｎ型ウエル領域Ｎｗｅｌｌを電源電位Ｖｄｄ＋αである第２電源電位ＶｄｄＢ（例えば、０．５＋αＶ）に、ｐ型ウエル領域Ｐｗｅｌｌを接地電位ＶＳＳ（例えば、０Ｖ）としてもよい。この場合も、ウエル領域領域とバックゲート領域との間のＰＮ接合を順バイアスすることなく、トランジスタのオン電流とオフ電流との比を大きくし、高いスイッチング特性を得ることができる。
【００５３】
ここで、追って詳細に説明するように、本実施の形態のＳＲＡＭのメモリセルを構成するｎ型のトランジスタ（Ｄｒ１、Ｄｒ２、Ａｃｃ１、Ａｃｃ２）のうち、アクセストランジスタ（Ａｃｃ１、Ａｃｃ２）は、ドライバトランジスタ（Ｄｒ１、Ｄｒ２）と同じ活性領域Ａｃに形成される場合がある（図１０参照）。図８は、本実施の形態のＳＲＡＭのメモリセルを構成するアクセストランジスタＡｃｃ１の模式的な断面図であり、図９は、アクセストランジスタＡｃｃ１の電位の印加状態の一例を示す表である。なお、アクセストランジスタＡｃｃ２も同様の構成となる。
【００５４】
図８に示すように、このアクセストランジスタＡｃｃ１において、その下方のｎ型のバックゲート領域ｎＢＧは、ドライバトランジスタ（Ｄｒ１）のゲート電極Ｇと電気的に接続されることとなる。ここで、アクセストランジスタＡｃｃ１は、ドライバトランジスタＤｒ１と常に同じオン／オフ状態であるとは限らない。このため、例えば、図９に示すように、アクセストランジスタＡｃｃ１がオン状態（ｏｎ）であっても、ｎ型のバックゲート領域ｎＢＧには接地電位（ＶＳＳ＝０Ｖ）が印加され、ｐ型ウエル領域Ｐｗｅｌｌは、接地電位（ＶＳＳ）に固定された状態となる場合がある。このような場合は、図６のグラフ（ｂ）で示したとおり、閾値電位（Ｖｔｈ）が上昇し、オン電流（Ｉｏｎ）が低下する傾向にある。
【００５５】
このように、アクセストランジスタ（Ａｃｃ１、Ａｃｃ２）においては、オンし難いバックゲート領域ｎＢＧの電位状態となる場合がある。この際、その動作を補償するため、そのゲート電極Ｇの電位（即ち、ワード線ＷＬの電位）を、ドライバトランジスタ（Ｄｒ１、Ｄｒ２）に印加されるゲート電位（例えば、Ｖｄｄ）より大きく（第２電源電位ＶｄｄＢ＝Ｖｄｄ＋α）とする。言い換えれば、ワード線ＷＬの電位を昇圧する。例えば、例えば、電源電位Ｖｄｄ（０．４〜０．８Ｖ）に対し、０．１〜０．２Ｖ程度昇圧する。また、別の言い方をすれば、アクセストランジスタ（Ａｃｃ１、Ａｃｃ２）の駆動電位（閾値電位、オンさせるための電位）を、ドライバトランジスタ（Ｄｒ１、Ｄｒ２）の駆動電位より大きく設定する。
【００５６】
これにより、アクセストランジスタ（Ａｃｃ１、Ａｃｃ２）のオン電流を増加させ、その動作特性を向上させることができる。特に、ワード線ＷＬは、他の配線や部位との接続がなく、個別の配線であるため、上記のように個別に電位を印加し易い。
【００５７】
なお、アクセストランジスタ（Ａｃｃ１、Ａｃｃ２）を、ドライバトランジスタ（Ｄｒ１、Ｄｒ２）とは別の活性領域に形成し、バックゲート領域をゲート電極と電気的に接続してもよい。
【００５８】
[ＳＲＡＭの構造]
[メモリセルの構成]
次いで、平面図および断面図を用いて本実施の形態のＳＲＡＭのメモリセルの構造を説明する。
【００５９】
図１０は、本実施の形態のＳＲＡＭのメモリセルの構成を示す平面図である。図１１および図１２は、本実施の形態のＳＲＡＭのメモリセルの構成を示す断面図である。図１１は、図１０のＡ−Ａ断面部に、図１２は、図１０のＢ−Ｂ断面部に対応する。なお、本明細書においては、図面の簡略化のために、後述する活性領域ＡｃＰ１およびＡｃＮ１の断面図しか示していないが、活性領域ＡｃＰ２およびＡｃＮ２の対応する断面部も同様の構造となる。また、図１３および図１４は、後述するタップセル領域（図２４）の断面図である。なお、図１３は、図２４のＣ−Ｃ断面部に、図１４は、図２４のＤ−Ｄ断面部に対応する。
【００６０】
図１０〜図１２に示すように、本実施の形態のＳＲＡＭのメモリセルは、ＳＯＩ基板に形成される。ＳＯＩ基板は、前述したとおり、支持基板１と絶縁層ＢＯＸとその上部の半導体領域（素子形成領域）３とを有する。この半導体領域（素子形成領域）３は、素子分離領域ＳＴＩで分離される。この素子分離領域ＳＴＩで区画された領域を活性領域Ａｃともいう。
【００６１】
よって、図１１および図１２に示すように、活性領域（半導体領域３）Ａｃの下部には絶縁層ＢＯＸが配置される。さらに、本実施の形態においては、絶縁層ＢＯＸの下部にバックゲート領域（ＢＧ）が配置され、さらに、その下部には、ウエル領域（ｗｅｌｌ）が配置される。バックゲート領域ＢＧのうち、ｎ型の半導体領域からなるものは、ｎ型のバックゲート領域ｎＢＧであり、ｐ型の半導体領域からなるものは、ｐ型のバックゲート領域ｐＢＧである。また、ウエル領域のうち、ｎ型の半導体領域からなるものは、ｎ型ウエル領域Ｎｗｅｌｌであり、ｐ型の半導体領域からなるものはｐ型ウエル領域Ｐｗｅｌｌである。
【００６２】
図１０に示す破線で囲んだ略矩形の領域は、１（１ビット）のメモリセル領域を示す。図示するように、メモリセル領域においては、ｐ型ウエル領域（Ｐｗｅｌｌ）、ｎ型ウエル領域（Ｎｗｅｌｌ）およびｐ型ウエル領域（Ｐｗｅｌｌ）が、順にＸ方向（第１方向、図１０中の横方向）に並んで配置されている。図１０においては、１（１ビット）のメモリセル領域しか示していないが、後述するように、メモリセルはＸ方向(第１方向)およびＹ方向（第１方向と交差する第２方向、図１０中の縦方向）に繰り返し配置されるため(図２２参照)、これらのウエル領域（Ｐｗｅｌｌ、Ｎｗｅｌｌ、Ｐｗｅｌｌ）は、Ｙ方向に延在することとなる。この際、ｐ型ウエル領域Ｐｗｅｌｌは、主として、Ｙ方向に延在するものの、所定の幅でジグザグ状に延在する(図２２参照)。ｎ型ウエル領域Ｎｗｅｌｌは、メモリセル領域において、ｐ型ウエル領域Ｐｗｅｌｌの両側においてＹ方向に延在するが、前述したように、メモリセル領域の外側のＰｗｅｌｌは、隣のメモリセル領域のＰｗｅｌｌと接しているため、メモリセルアレイ全体として見れば、ｐ型ウエル領域（Ｐｗｅｌｌ）とｎ型ウエル領域（Ｎｗｅｌｌ）とが、Ｘ方向に交互に配置されることとなる(図２２参照)。
【００６３】
また、メモリセル領域においては、４つの活性領域（ＡｃＰ１、ＡｃＮ１、ＡｃＮ２、ＡｃＰ２）がＸ方向に順に並んで配置されている。ここでは、活性領域を示す符号“Ａｃ”に記号を加え、個別の領域を示してある。これらの活性領域（Ａｃ）の間は、前述したように素子分離領域（ＳＴＩ）となる。言い換えれば、素子分離領域（ＳＴＩ）で活性領域（Ａｃ）が区画される。
【００６４】
また、前述したように、活性領域（Ａｃ）の下部には、絶縁層ＢＯＸを介してバックゲート領域ＢＧが配置される。このバックゲート領域ＢＧも、素子分離領域（ＳＴＩ）により区画され、また、分離されている。また、バックゲート領域ＢＧの下部には、前述したようにウエル領域（Ｐｗｅｌｌ、Ｎｗｅｌｌ、Ｐｗｅｌｌ）が配置されているが、各ウエル領域は、素子分離領域ＳＴＩの下部で繋がっている（図２２参照）。
【００６５】
言い換えれば、活性領域Ａｃ（半導体領域３）の深さ（基板表面からその底部までの距離）ＤＡｃは、素子分離領域ＳＴＩの深さＤＳＴＩより小さい（ＤＡｃ＜ＤＳＴＩ）。また、バックゲート領域ＢＧの深さＤＢＧは、素子分離領域ＳＴＩの深さＤＳＴＩより小さい（ＤＢＧ＜ＤＳＴＩ）。また、ウエル領域の深さＤｗｅｌｌは、素子分離領域ＳＴＩの深さＤＳＴＩより大きい（Ｄｗｅｌｌ＞ＤＳＴＩ）。
【００６６】
具体的に、活性領域ＡｃＰ１は、Ｙ方向に長辺を有する四角形状である。より具体的には、後述するプラグＰ１ｂの配置部の幅が広くなった台形状である。言い換えれば、活性領域ＡｃＰ１は、Ｙ方向の一端のＸ方向の幅（長さ）が、Ｙ方向の他端のＸ方向の幅より大きくなるように幅広部を有する。図１０では、上部に幅広部を有する。また、この活性領域ＡｃＰ１の下部には、絶縁層ＢＯＸを介してｎ型のバックゲート領域ｎＢＧが配置される。さらに、このｎ型のバックゲート領域ｎＢＧの下部には、ｐ型ウエル領域（Ｐｗｅｌｌ）が配置される（図１１参照）。
【００６７】
活性領域ＡｃＮ１は、Ｙ方向に長辺を有する平行四辺形状である（図１０）。この活性領域ＡｃＮ１の下部には、絶縁層ＢＯＸを介してｐ型のバックゲート領域ｐＢＧが配置される。さらに、このｐ型のバックゲート領域ｐＢＧの下部には、ｎ型ウエル領域（Ｎｗｅｌｌ）が配置される（図１２参照）。
【００６８】
活性領域ＡｃＮ２は、Ｙ方向に長辺を有する平行四辺形状である（図１０）。この活性領域ＡｃＮ２の下部には、絶縁層ＢＯＸを介してｐ型のバックゲート領域ｐＢＧが配置される。さらに、このｐ型のバックゲート領域ｐＢＧの下部には、ｎ型ウエル領域（Ｎｗｅｌｌ）が配置される（図１２参照）。
【００６９】
活性領域ＡｃＰ２は、Ｙ方向に長辺を有する四角形状である。より具体的には、後述するプラグＰ１ｂの配置部の幅が広くなった台形状である。言い換えれば、活性領域ＡｃＰ２は、Ｙ方向の一端のＸ方向の幅（長さ）が、Ｙ方向の他端のＸ方向の幅より大きくなるように幅広部を有する。図１０では、下部に幅広部を有する。即ち、活性領域ＡｃＰ１とは逆側の端部に幅広部を有する。また、この活性領域ＡｃＰ２の下部には、絶縁層ＢＯＸを介してｎ型のバックゲート領域ｎＢＧが配置される。さらに、このｎ型のバックゲート領域ｎＢＧの下部には、ｐ型ウエル領域（Ｐｗｅｌｌ）が配置される（図１１参照）。
【００７０】
図１０に示すように、上記４つの活性領域（ＡｃＰ１、ＡｃＮ１、ＡｃＮ２、ＡｃＰ２）上には、ゲート絶縁膜（ＧＯ、図１１、図１２等参照）を介して、ゲート電極（ゲート配線、直線ゲート）Ｇが、各活性領域をＸ方向に横切るように延在し、上記「回路構成」の欄で説明した６つのトランジスタを構成している。なお、ゲート電極Ｇの両側の活性領域（Ａｃ）が、トランジスタのソース・ドレイン領域となる(図１１、図１２等参照)。
【００７１】
具体的に、活性領域ＡｃＰ１およびＡｃＮ１上を横切るように共通のゲート電極Ｇが配置されている。これにより、活性領域ＡｃＰ１上にＤｒ１および活性領域ＡｃＮ１上にＬｏ１が配置され、これらのゲート電極（Ｇ）が接続されることとなる。この共通のゲート電極Ｇは、活性領域ＡｃＮ２上まで延在し、後述するシェアードプラグＳＰ１によりＬｏ２のソース・ドレイン領域と接続される。
【００７２】
活性領域ＡｃＰ１上には、上記共通のゲート電極Ｇと並行に、他のゲート電極Ｇが配置されている。これにより、活性領域ＡｃＰ１上にＡｃｃ１が配置され、Ｄｒ１のソース・ドレイン領域とＡｃｃ１のソース・ドレイン領域とが接続される（共通化される）。
【００７３】
また、活性領域ＡｃＰ２およびＡｃＮ２上を横切るように共通のゲート電極Ｇが配置されている。これにより、活性領域ＡｃＰ２上にＤｒ２および活性領域ＡｃＮ２上にＬｏ２が配置され、これらのゲート電極（Ｇ）が接続されることとなる。この共通のゲート電極Ｇは、活性領域ＡｃＮ１上まで延在し、後述するシェアードプラグＳＰ１によりＬｏ１のソース・ドレイン領域と接続される。
【００７４】
活性領域ＡｃＰ２上には、上記共通のゲート電極Ｇと並行に、他のゲート電極Ｇが配置されている。これにより、活性領域ＡｃＰ２上にＡｃｃ２が配置され、Ｄｒ２のソース・ドレイン領域とＡｃｃ２のソース・ドレイン領域とが接続される（共通化される）。
【００７５】
また、上記４つのゲート電極Ｇは、２つずつ同一ライン上（一直線状）に配置されている。具体的には、活性領域ＡｃＰ１およびＡｃＮ１上を横切る共通のゲート電極Ｇと活性領域ＡｃＰ２上のゲート電極Ｇとは、Ｘ方向に延在する同一ライン上に配置されている。活性領域ＡｃＰ２およびＡｃＮ２上を横切る共通のゲート電極Ｇと活性領域ＡｃＰ１上のゲート電極Ｇとは、Ｘ方向に延在する同一ライン上に配置されている。
【００７６】
上記６つのトランジスタ（Ｄｒ１、Ａｃｃ１、Ｌｏ１、Ｌｏ２、Ａｃｃ２、Ｄｒ２）のソース・ドレイン領域上には、第１プラグＰ１が配置される。また、上記図２を参照しながら説明した４つのゲート電極上にも第１プラグＰ１が配置される。このゲート電極上の第１プラグ（Ｐ１）のうち、ゲート電極とのみ接続される第１プラグをＰ１ｇとし、後述するシェアードプラグを構成する第１プラグをＳＰ１と示す。
【００７７】
ここで、本実施の形態においては、メモリセル領域において、上記第１プラグ（Ｐ１、Ｐ１ｇ、ＳＰ１）の他に、バックゲート領域ＢＧまで到達するプラグＰ１ｂを有する（図１１、図１２参照）。さらに、後述するタップセル領域においては、ウエル領域ｗｅｌｌまで到達するプラグＰ１ｗを有する（図１３、図１４参照）。
【００７８】
この第１プラグＰ１（Ｐ１ｇ、ＳＰ１、Ｐ１ｂ、Ｐ１ｗを含む）上に第１層配線Ｍ１が配置される。この第１層配線Ｍ１およびその上層の第２層配線Ｍ２等を介して第１プラグＰ１間の電気的接続が図られる。
【００７９】
ここで、本実施の形態においては、前述したように、アクセストランジスタ（Ａｃｃ１、Ａｃｃ２）以外の４つのトランジスタ（Ｄｒ１、Ｌｏ１、Ｌｏ２、Ｄｒ２）において、各ゲート電極Ｇと各バックゲート領域ＢＧとは電気的に接続されている。図１５は、第１プラグＰ１（Ｐ１ｇ、ＳＰ１、Ｐ１ｂ、Ｐ１ｗを含む）間の電気的接続を概念的に示した平面図である。
【００８０】
具体的に、Ｌｏ２とＤｒ２の共通のゲート電極ＧとＬｏ１の他方のソース・ドレイン領域とを繋ぐシェアードプラグ（シェアードコンタクト）ＳＰ１は、Ｄｒ１とＡｃｃ１の共通のソース・ドレイン領域上の第１プラグＰ１と電気的に接続される。この接続部は、図１の蓄積ノードＡと対応付けることができる。この接続部が、Ｄｒ２の他方のソース・ドレイン領域側に配置されたプラグＰ１ｂを介して、活性領域（半導体領域３）ＡｃＰ２の下部に配置されたｎ型のバックゲート領域ｎＢＧと接続される。また、この接続部が、プラグＰ１ｂを介して、活性領域（半導体領域３）ＡｃＮ２の下部に配置されたｐ型のバックゲート領域ｐＢＧと接続される。
【００８１】
また、Ｌｏ１とＤｒ１の共通のゲート電極ＧとＬｏ２の他方のソース・ドレイン領域とを繋ぐシェアードプラグ（シェアードコンタクト）ＳＰ１は、Ｄｒ２とＡｃｃ２の共通のソース・ドレイン領域上の第１プラグＰ１と電気的に接続される。この接続部は、図１の蓄積ノードＢと対応付けることができる。この接続部が、Ｄｒ１の他方のソース・ドレイン領域側に配置されたプラグＰ１ｂを介して、活性領域（半導体領域３）ＡｃＰ１の下部に配置されたｎ型のバックゲート領域ｎＢＧと接続される。また、この接続部が、プラグＰ１ｂを介して、活性領域（半導体領域３）ＡｃＮ１の下部に配置されたｐ型のバックゲート領域ｐＢＧと接続される。
【００８２】
図１５に示す第１プラグＰ１間の接続状態を満たす限りにおいて、これらの間の具体的な接続形態、例えば、第１層配線Ｍ１、第２プラグＰ２、第２層配線Ｍ２、第３プラグＰ３および第３層配線Ｍ３等のレイアウトに制限はない。レイアウトの一例を図１６〜図１８に示す。
【００８３】
図１６〜図１８は、本実施の形態のＳＲＡＭのメモリセルの構成を示す平面図である。前述の図１０は、活性領域Ａｃ、ゲート電極Ｇおよび第１プラグＰ１の配置を示したのに対し、図１６は、第１プラグＰ１、第１層配線Ｍ１および第２プラグＰ２の配置を示す。よって、図１０および図１６においては、第１プラグＰ１を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。図１７は、第２プラグＰ２、第２層配線Ｍ２および第３プラグＰ３の配置を示す。よって、図１６および図１７においては、第２プラグＰ２を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。図１８は、第３プラグＰ３および第３層配線Ｍ３の配置を示す。よって、図１７および図１８においては、第３プラグＰ３を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。
【００８４】
具体的に、図１０に示す活性領域（半導体領域３）ＡｃＰ１の下部に配置されたｎ型のバックゲート領域ｎＢＧと接続されるプラグＰ１ｂと、活性領域（半導体領域３）ＡｃＮ１の下部に配置されたｐ型のバックゲート領域ｐＢＧと接続されるプラグＰ１ｂとが、Ｌ字状の第１層配線Ｍ１で接続される（図１６）。また、活性領域（半導体領域３）ＡｃＰ２の下部に配置されたｎ型のバックゲート領域ｎＢＧと接続されるプラグＰ１ｂと、活性領域（半導体領域３）ＡｃＮ２の下部に配置されたｐ型のバックゲート領域ｐＢＧと接続されるプラグＰ１ｂとが、逆Ｌ字状の第１層配線Ｍ１で接続される（図１６）。これらの第１層配線Ｍ１上には、それぞれ第２プラグＰ２が配置される（図１６）。
【００８５】
また、図１０に示すＬｏ２の図中下側のソース、ドレイン領域と接続される第１プラグ上には、第１層配線Ｍ１が配置され、この第１層配線Ｍ１は、隣接するメモリセル領域（ここでは、図中下側に位置するメモリセル領域）上まで延在している。また、Ｄｒ２の図中下側のソース、ドレイン領域と接続される第１プラグ上には、第１層配線Ｍ１が配置され、この第１層配線Ｍ１は、隣接するメモリセル領域（ここでは、図中下側に位置するメモリセル領域）上まで延在している。また、Ｌｏ１の図中上側のソース、ドレイン領域と接続される第１プラグ上には、第１層配線Ｍ１が配置され、この第１層配線Ｍ１は、隣接するメモリセル領域（ここでは、図中上側に位置するメモリセル領域）上まで延在している。また、Ｄｒ１の図中上側のソース、ドレイン領域と接続される第１プラグ上には、第１層配線Ｍ１が配置され、この第１層配線Ｍ１は、隣接するメモリセル領域（ここでは、図中上側に位置するメモリセル領域）上まで延在している。これら隣接するメモリセル領域まで延在する第１層配線Ｍ１上には、それぞれ第２プラグＰ２が配置されている（図１６）。
【００８６】
さらに、残りの第１プラグＰ１のうち、シェアードプラグＳＰ１以外の第１プラグＰ１上には、それぞれ第１層配線（パッド領域）Ｍ１が配置され、さらに、その上部には、第２プラグＰ２が配置されている（図１６）。
【００８７】
また、図１７に示すように、上記Ｌ字状の第１層配線Ｍ１（即ち、上記活性領域（半導体領域３）ＡｃＰ１の下部のｎ型のバックゲート領域ｎＢＧと、ｐ型のバックゲート領域ｐＢＧとの間を接続する第１層配線Ｍ１）上の第２プラグＰ２と、Ｄｒ２とＡｃｃ２の共通のソース・ドレイン領域と接続される第１層配線Ｍ１上の第２プラグＰ２とが、第２層配線Ｍ２を介して接続される。
【００８８】
また、上記逆Ｌ字状の第１層配線Ｍ１（即ち、上記活性領域（半導体領域３）ＡｃＰ２の下部のｎ型のバックゲート領域ｎＢＧと、ｐ型のバックゲート領域ｐＢＧとの間を接続する第１層配線Ｍ１）上の第２プラグＰ２と、Ｄｒ１とＡｃｃ１の共通のソース・ドレイン領域と接続される第１層配線Ｍ１上の第２プラグＰ２とが、第２層配線Ｍ２を介して接続される。これらの第２層配線Ｍ２上には、それぞれ第３プラグＰ３が配置される。
【００８９】
さらに、残りの第２プラグＰ２上には、それぞれ第２層配線（パッド領域）Ｍ２が配置され、さらに、その上部には、第３プラグＰ３が配置されている（図１７）。
【００９０】
また、上記第３プラグのうち、Ｌｏ１とＤｒ１の共通のゲート電極Ｇと接続される第３プラグＰ３上には、第３層配線Ｍ３が配置され、Ｌｏ２とＤｒ２の共通のゲート電極Ｇと接続される第３プラグＰ３上には、第３層配線Ｍ３が配置される（図１８）。これらの第３層配線Ｍ３は、さらに、上層の配線であるワード線（ＷＬ、図１８には図示せず）により接続される。
【００９１】
また、図１０に示すＤｒ１の図中上側のソース、ドレイン領域と接続される第３プラグＰ３上には、第３層配線Ｍ３である接地電位線（ＶＳＳ）が配置される。また、Ｄｒ２の図中下側のソース、ドレイン領域と接続される第３プラグＰ３上には、第３層配線Ｍ３である接地電位線（ＶＳＳ）が配置される。
【００９２】
また、Ａｃｃ１の図中下側のソース、ドレイン領域と接続される第３プラグＰ３上には、第３層配線Ｍ３であるビット線（ＢＬ）が配置される。また、Ａｃｃ２の図中上側のソース、ドレイン領域と接続される第３プラグＰ３上には、第３層配線Ｍ３であるビット線（／ＢＬ）が配置される。
【００９３】
また、図１０に示すＬｏ１の図中上側のソース、ドレイン領域と接続される第３プラグＰ３およびＬｏ２の図中下側のソース、ドレイン領域と接続される第３プラグＰ３上には、第３層配線Ｍ３である電源電位線（Ｖｄｄ）が配置される（図１８）。上記各第３層配線Ｍ３は、図１８に示すように、Ｙ方向に延在する。
【００９４】
このように、第１〜第３層配線（Ｍ１〜Ｍ３）を介して図１０等に示す第１プラグＰ１を電気的に接続することにより、図１に示す各トランジスタの接続状態が実現でき、さらに、図１０に示す４つのトランジスタ（Ｄｒ１、Ｌｏ１、Ｌｏ２、Ｄｒ２）の各ゲート電極Ｇと各バックゲート領域（ＢＧ）との電気的接続を図るとともに、ウエル領域（ｗｅｌｌ）に所定の電位を印加することができる。
【００９５】
なお、前述したとおり、図１６〜図１８は、図１５に示す第１プラグＰ１間の接続状態を実現する配線レイアウトの一例であり、配線レイアウトについては、種々の変形が可能である。
【００９６】
例えば、他の配線レイアウトを図１９〜図２１に示す。図１９〜図２１は、本実施の形態のＳＲＡＭのメモリセルの他の構成を示す平面図である。図１９は、第１層配線Ｍ１および第２プラグＰ２の配置を示す。図２０は、第２層配線Ｍ２および第３プラグＰ３の配置を示す。図２１は、第３層配線Ｍ３の配置を示す。図１９〜図２１に示す破線で示した略矩形の領域は、メモリセル領域である。よって、図１０および図１９〜図２１の平面図において、メモリセル領域を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、電気的接続関係は、図１および図１５等において詳細に説明したとおりであるので、ここでは、図１９〜図２１の各パターンの詳細なレイアウトの説明を省略する。
【００９７】
但し、図１９〜図２１に示す配線レイアウトと比較し、上記図１６〜図１８に示す配線レイアウトは、配線の対象性が良く、設計、製造がし易く、装置特性の向上を図ることができる。例えば、上記図１０および図１６〜図１８に示す各パターンの形状は、メモリセル領域の中心点に対し点対称に配置される。
【００９８】
[メモリセルアレイの構成]
図２２は、本実施の形態のＳＲＡＭのメモリセルアレイの概念を示す平面図である。図２２に示すように、図１０および図１５等を参照しながら説明したメモリセル領域を“Ｆ”で表した場合、メモリセルアレイにおいては、図中の上下方向（Ｙ方向）において、Ｘ方向に延在するライン（Ｘ軸）に対して線対称にメモリセル領域が繰り返し配置される（Ｘ軸反転配置）。また、図中の左右方向（Ｘ方向）において、Ｙ方向に延在するライン（Ｙ軸）に対して線対称にメモリセル領域が繰り返し配置される（Ｙ軸反転配置）。
【００９９】
この“Ｆ”で示したメモリセル領域（破線で囲まれた矩形の領域）のレイアウトおよび断面構造は、図１０および図１５等の平面図および図１１および図１２の断面図を用いて詳細に説明したとおりである。よって、“Ｆ”で示したメモリセル領域以外のメモリセル領域においては、各パターンの形状が、Ｘ方向またはＹ方向に延在するラインに対して線対称に設けられることとなる。
【０１００】
ここで、前述したように、メモリセル領域中の各ウエル領域（Ｐｗｅｌｌ、Ｎｗｅｌｌ、Ｐｗｅｌｌ）は、Ｙ方向に延在している。さらに、メモリセル領域の外側のＰｗｅｌｌは、隣のメモリセル領域のＰｗｅｌｌと接しているため、メモリセルアレイ全体として見れば、ｐ型ウエル領域（Ｐｗｅｌｌ）とｎ型ウエル領域（Ｎｗｅｌｌ）とが、Ｘ方向に交互に配置されている。また、ｐ型ウエル領域Ｐｗｅｌｌは、主として、Ｙ方向に延在するものの、所定の幅でジグザグ状に延在する。
【０１０１】
[タップセル領域の説明]
図２２を参照しながら説明したように、メモリセルアレイにおいては、複数のセル領域が配置されるが、メモリセルアレイ中には、タップセル領域（給電領域）が設けられる。タップセル領域を介して各ウエル領域に所定の電位（例えば、接地電位ＶＳＳや電源電位Ｖｄｄ）が給電される。
【０１０２】
図２３に、本実施の形態のＳＲＡＭのメモリセルアレイ中のタップセル領域の位置を概念的に示す。図示するように、このタップセル（給電セル）は、Ｙ方向に並ぶメモリセル領域ｎ個ごとに配置され、Ｙ方向に延在するラインに対し線対称に、Ｘ方向に繰り返し配置される。言い換えれば、ｍ×ｎ個のアレイ領域部毎に、タップセル領域が配置され、このタップセル領域は、タップセルがＸ方向に複数配置されたものとなる。図２３においては、Ｘ方向に並ぶ複数のタップセルのうち、一のタップセルを「Ｆ’」で示してある。
【０１０３】
図２４〜図２７は、本実施の形態のＳＲＡＭのタップセル（Ｆ’）の構成を示す平面図である。図２４は、活性領域（給電部、電位印加部）ＡｃＳおよび第１プラグＰ１ｗの配置を示す。図２５は、第１プラグＰ１ｗ、第１層配線Ｍ１および第２プラグＰ２の配置を示す。図２６は、第２プラグＰ２、第２層配線Ｍ２および第３プラグＰ３の配置を示す。図２７は、第３プラグＰ３および第３層配線Ｍ３の配置を示す。よって、これらの図においては、所定のパターンを基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の破線で囲まれた矩形の領域は、１のタップセルを示し、例えば、メモリセル領域と同じ大きさに設定されている。また、図２４において、活性領域ＡｃＳの下部に位置するｐ型ウエル領域Ｐｗｅｌｌと接続される第１プラグＰ１ｗ部の断面部（Ｃ−Ｃ）が、前述の図１３と対応する。また、図２４において、活性領域ＡｃＳの下部に位置するｎ型ウエル領域Ｎｗｅｌｌと接続される第１プラグＰ１ｗ部の断面部（Ｄ−Ｄ）が、前述の図１４と対応する。
【０１０４】
メモリセル領域において、Ｙ方向に延在する各ウエル領域（Ｐｗｅｌｌ、Ｎｗｅｌｌ、Ｐｗｅｌｌ）は、図２４に示すタップセルにおいてもＹ方向に延在しており、ｐ型ウエル領域（Ｐｗｅｌｌ）、ｎ型ウエル領域（Ｎｗｅｌｌ）およびｐ型ウエル領域（Ｐｗｅｌｌ）がＸ方向に並んで配置されている。
【０１０５】
また、タップセル上には、３つの活性領域ＡｃＳが、Ｘ方向に並んで配置されている。これらの活性領域（ＡｃＳ）の間は素子分離領域（ＳＴＩ）となる。言い換えれば、素子分離領域（ＳＴＩ）で活性領域（ＡｃＳ）が区画される（図１３、図１４参照）。また、前述したように、活性領域（ＡｃＳ）の下部には、絶縁層ＢＯＸを介してバックゲート領域ＢＧが配置される（図１３、図１４参照）。このバックゲート領域ＢＧも、素子分離領域（ＳＴＩ）により区画され、また、分離されている。また、バックゲート領域ＢＧの下部には、前述したようにウエル領域（Ｐｗｅｌｌ、Ｎｗｅｌｌ、Ｐｗｅｌｌ）が配置されているが、各ウエル領域は、素子分離領域ＳＴＩの下部でＹ方向に繋がっている。
【０１０６】
言い換えれば、活性領域ＡｃＳ（半導体領域３）の深さＤＡｃＳは、素子分離領域ＳＴＩの深さＤＳＴＩより小さい（ＤＡｃＳ＜ＤＳＴＩ）。また、バックゲート領域ＢＧの深さＤＢＧは、素子分離領域ＳＴＩの深さＤＳＴＩより小さい（ＤＢＧ＜ＤＳＴＩ）。また、ウエル領域の深さＤｗｅｌｌは、素子分離領域ＳＴＩの深さＤＳＴＩより大きい（Ｄｗｅｌｌ＞ＤＳＴＩ）。
【０１０７】
ここで、図１３および図１４からも明らかなように、第１プラグＰ１ｗは、各ウエル領域まで到達しており、この第１プラグＰ１ｗを介して各ウエル領域に所定の電位（Ｖｄｄ、ＶＳＳ）が印加される。言い換えれば、この第１プラグＰ１ｗを介して各ウエル領域が所定の電位（Ｖｄｄ、ＶＳＳ）に固定される。
【０１０８】
具体的に、第１プラグＰ１ｗ上には、それぞれ第１層配線Ｍ１が配置されている。また、第１層配線Ｍ１上には、第２プラグＰ２が配置される（図２５）。この第２プラグＰ２上には、第２層配線Ｍ２（パッド領域）が配置され（図２６）、さらに、この第２プラグＰ２上には、第３層配線Ｍ３が配置される（図２７）。この第３層配線Ｍ３のうち、接地電位線（ＶＳＳ）は、「メモリセルの構成」の欄で説明した、接地電位線である。また、第３層配線Ｍ３のうち、電源電位線（Ｖｄｄ）は、「メモリセルの構成」の欄で説明した、電源電位線となる。
【０１０９】
なお、タップセル上には、「メモリセルの構成」の欄で説明した、ビット線（第３層配線Ｍ３（ＢＬ）、第３層配線Ｍ３（／ＢＬ））が延在している（図２７）。
【０１１０】
また、タップセルの素子分離領域ＳＴＩ上に、Ｘ方向に延在するダミーゲート電極（ダミーゲート配線、ダミーゲート）を配置してもよい。ダミーゲート電極とは、素子分離領域（ＳＴＩ）上に設けられ、トランジスタ動作を行い得ない導電性膜である。この導電性膜は、ゲート電極Ｇと同一材料、同一工程で形成される。
【０１１１】
このように、ダミーゲート電極を設けることで、ゲート電極による凹凸が規則的に繰り返されることとなり、レイアウトの規則性が向上する。その結果、製造ばらつきなどを低減でき、装置特性の向上を図ることができる。
【０１１２】
このように、タップセルを利用して、ｎ型ウエル領域（Ｎｗｅｌｌ）と電源電位線（Ｖｄｄ）とを接続し、ｐ型ウエル領域（Ｐｗｅｌｌ）と接地電位線（ＶＳＳ）とを接続することができる。なお、図２４〜図２７に示す各パターンは、一例に過ぎず、他のレイアウトとしてもよい。例えば、タップセルの活性領域ＡｃＳを、メモリセルの活性領域（ＡｃＰ１、ＡｃＮ１、ＡｃＮ２、ＡｃＰ２）と同じ形状としてもよい。
【０１１３】
[メモリセル等の形成工程]
次いで、図２８〜図３７の断面図を参照しながら本実施の形態のＳＲＡＭのメモリセル等の製造工程を説明するとともに、本実施の形態のＳＲＡＭのメモリセル等の構成をより明確にする。図２８〜図３７は、本実施の形態のＳＲＡＭの製造工程を示す断面図である。図２８〜図３１は、開口部の形成工程までを示し、図２８は、図１０のＡ−Ａ断面部に、図２９は、図１０のＢ−Ｂ断面部に、図３０は、図２４のＣ−Ｃ断面部に、図３１は、図２４のＤ−Ｄ断面部に対応する。また、図３２および図３３は、トランジスタの形成工程までを示し、図３２は、上記Ａ−Ａ断面部に、図３３は、上記Ｂ−Ｂ断面部に対応する。また、図３４〜図３７は、第３層配線の形成工程までを示し、図３４は、上記Ａ−Ａ断面部に、図３５は、上記Ｂ−Ｂ断面部に、図３６は、上記Ｃ−Ｃ断面部に、図３７は、上記Ｄ−Ｄ断面部に対応する。
【０１１４】
図２８〜図３１に示すＳＯＩ基板を準備する。このＳＯＩ基板は、前述したとおり、支持基板１と絶縁層ＢＯＸとその上部の半導体領域（素子形成領域）３とを有する。支持基板１は、例えば、単結晶シリコン基板である。絶縁層ＢＯＸは、例えば、酸化シリコン膜であり、その膜厚は、例えば、４〜２０ｎｍ程度である。また、半導体領域３は、例えば、単結晶シリコン層であり、その厚さは、例えば、４〜２０ｎｍ程度である。
【０１１５】
次いで、ＳＯＩ基板中に、素子分離領域ＳＴＩを形成する。この素子分離領域ＳＴＩにより、活性領域（Ａｃ）が区画される。
【０１１６】
この素子分離領域ＳＴＩは、ＳＴＩ（shallow trench isolation）法を用いて形成することができる。すなわち、ＳＯＩ基板にフォトリソグラフィ技術およびエッチング技術を使用して支持基板１まで到達する素子分離溝を形成する。素子分離領溝の深さは、例えば、２００ｎｍ〜５００ｎｍ程度である。そして、素子分離溝を埋め込むように半導体基板上に酸化シリコン膜などの絶縁膜を形成する。この酸化シリコン膜は、ＣＶＤ（Chemical Vapor Deposition)法等を用いて形成し、その膜厚は、例えば、３００ｎｍ〜７００ｎｍ程度である。、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。この素子分離領溝の深さは、例えば、２００ｎｍ〜５００ｎｍ程度である。なお、酸化シリコン膜の成膜工程において、ＳＡ−ＣＶＤ(Sub-Atmospheric Chemical Vapor Deposition)法やＨＤＰ−ＣＶＤ(High Density Plasma Chemical Vapor Deposition)法などを用いてもよい。これらの方法を用いることで、素子分離溝への埋め込み特性が向上する。また、微細で高アスペクト比の素子分離溝に対しては、ＳＡ−ＣＶＤ膜で形成した膜の上部にＨＤＰ−ＣＶＤ方で形成した膜を配置し、これらの積層膜を用いることにより、さらに、埋め込み特性を向上させることができる。また、ＣＭＰ工程の後、フッ化水素酸などを用いて素子分離領域ＳＴＩの上部をエッチングし、その平坦性をさらに向上させてもよい。
【０１１７】
次いで、支持基板１中に、ｐ型不純物（例えば、ホウ素など）を含有するｐ型ウエル領域（Ｐｗｅｌｌ、半導体領域）、およびｎ型不純物(例えば、リンやヒ素など）を含有するｎ型ウエル領域（Ｎｗｅｌｌ、半導体領域）を形成する。ｐ型ウエル領域（Ｐｗｅｌｌ）は、例えば、イオン注入法を用いて、支持基板１中にｐ型不純物を導入することにより形成することがでる。例えば、５×１０１２／ｃｍ２〜５×１０１３／ｃｍ２の濃度で、ホウ素（Ｂ）をイオン打ち込みし、不純物の濃度が、５×１０１７／ｃｍ３〜５×１０１８／ｃｍ３のｐ型ウエル領域（Ｐｗｅｌｌ）を形成する。不純物濃度とは、本明細書においては、当該領域の最高濃度を指すものとする。ｎ型ウエル領域（Ｎｗｅｌｌ）は、例えば、イオン注入法を用いて、支持基板１中にｎ型不純物を導入することにより形成することができる。例えば、５×１０１２／ｃｍ２〜５×１０１３／ｃｍ２の濃度で、リン（Ｐ）またはヒ素（Ａｓ）をイオン打ち込みし、不純物の濃度が、５×１０１７／ｃｍ３〜５×１０１８／ｃｍ３のｎ型ウエル領域（Ｎｗｅｌｌ）を形成する。
【０１１８】
上記不純物の形成の際には、酸化シリコン膜などのスクリーン膜（図示せず）を半導体領域（素子形成領域）３の表面に形成し、このスクリーン膜を介してイオン打ち込みを行う。また、イオン打ち込みの不要な領域においては、適宜、マスク膜を形成し、不純物が導入されるのを阻止することは言うまでもない。また、イオン打ち込みは、素子分離領域ＳＴＩの深さよりも深い位置に飛程を合せ、不純物をイオン打ち込みする。このように、飛程を調整することにより、その後の不純物の拡散により、素子分離領域ＳＴＩの底部より上にウエル領域の上端がかかり、素子分離領域ＳＴＩの底部よりも深い位置にかけてウエル領域が広がることとなる。１度のイオン注入による制御が困難な場合は、イオンの打ち込みエネルギーを変えて複数回注入してもよい。なお、“飛程”とは、不純物（イオン）が注入対象物（ここでは、支持基板１）中に入射したとき、その物質中で完全に停止するまでの平均距離をいう。上記により、これらウエル領域の底部は、素子分離領域ＳＴＩよりも深い位置にあり、各ウエル領域は、素子分離領域ＳＴＩの下部で繋がりつつ、所定の幅でＹ方向に延在することとなる(図１０参照)。
【０１１９】
次いで、支持基板１中の比較的浅い位置、即ち、ウエル領域の底部と絶縁層ＢＯＸとの間に、ｐ型不純物（例えば、ホウ素など）を含有するｐ型のバックゲート領域ｐＢＧ、およびｎ型不純物(例えば、リンやヒ素など）を含有するｎ型のバックゲート領域ｎＢＧを形成する。ｐ型のバックゲート領域ｐＢＧは、例えば、イオン注入法を用いて、支持基板１中にｐ型不純物を導入することにより形成することができる。例えば、５×１０１３／ｃｍ２〜１×１０１５／ｃｍ２の濃度で、ホウ素やインジウム（Ｉｎ）などをイオン打ち込みする。また、ｎ型のバックゲート領域ｎＢＧは、例えば、イオン注入法を用いて、支持基板１中にｎ型不純物を導入することにより形成することができる。例えば、５×１０１３／ｃｍ２〜１×１０１５／ｃｍ２の濃度で、リン、ヒ素またはアンチモン（Ｓｂ）などをイオン打ち込みする。前述したとおり、これらバックゲート領域ＢＧの底部は、素子分離領域ＳＴＩよりも浅い位置にあり、各バックゲート領域ＢＧは、素子分離領域ＳＴＩで分離されている。
【０１２０】
バックゲート領域の深さは、イオン注入法の注入エネルギーを制御することにより調整することができる。素子分離領域ＳＴＩの深さよりも浅い位置に飛程を合せ、その後の不純物の拡散によっても、素子分離領域ＳＴＩの底部より上に、バックゲート領域の底部が位置するよう調整を行う。
【０１２１】
なお、ここでは、ウエル領域を形成した後、バックゲート領域を形成したが、逆としてもよい。また、上記のようにイオン注入の条件を調整することにより、半導体領域３には、ウエル領域やバックゲート領域を構成する不純物が注入されないように制御することが好ましい。即ち、トランジスタのチャネル領域がノンドープとなるよう、半導体領域３には不純物を注入しない方が好ましい。この半導体領域３（チャネルとなる領域）中にしきい値電圧の調整用の不純物を注入してもよいが、この場合、前述したとおり不純物濃度のばらつきによるトランジスタ特性のばらつき大きくなる（図７参照）。これに対し、チャネル領域をノンドープとすることで、トランジスタ特性のばらつきを低減することができる。
【０１２２】
次いで、第１プラグＰ１ｂの形成領域に開口部ＯＡｂを形成する。即ち、図２８に示すように、第１プラグＰ１ｂの形成領域の半導体領域３および絶縁層ＢＯＸを除去し、ｎ型のバックゲート領域ｎＢＧを露出させる。また、図２９に示すように、第１プラグＰ１ｂの形成領域の半導体領域３および絶縁層ＢＯＸを除去し、ｐ型のバックゲート領域ｐＢＧを露出させる。
【０１２３】
また、タップセルにおいては、第１プラグＰ１ｗの形成領域に開口部ＯＡｗを形成する。即ち、図３０に示すように、第１プラグＰ１ｗの形成領域の半導体領域３、絶縁層ＢＯＸおよびｎ型のバックゲート領域ｎＢＧを除去し、ｐ型ウエル領域Ｐｗｅｌｌを露出させる。また、図３１に示すように、第１プラグＰ１ｗの形成領域の半導体領域３、絶縁層ＢＯＸおよびｐ型のバックゲート領域ｐＢＧを除去し、ｎ型ウエル領域Ｎｗｅｌｌを露出させる。
【０１２４】
なお、上記開口部ＯＡｗ、ＯＡｂを形成した後、ウエル領域（Ｎｗｅｌｌ、Ｐｗｅｌｌ）およびバックゲート領域（ｎＢＧ、ｐＢＧ）を形成してもよい。
【０１２５】
次いで、図３２および図３３に示すように、半導体領域３の主表面に、各トラジスタを形成する。まず、活性領域（Ａｃ）の主表面に、ゲート絶縁膜ＧＯを形成する。このゲート絶縁膜ＧＯとしては、例えば、酸化シリコン膜などを用いることができる。例えば、熱酸化法を用いて例えば、１．０ｎｍ〜２．５ｎｍ程度の膜厚の酸化シリコン膜を形成する。なお、ＣＶＤ法を用いて酸化シリコン膜を形成してもよい。また、酸化シリコン膜に、３〜１０％程度の窒素を窒素プラズマ法で導入し、酸窒化シリコン膜としてもよい。また、ゲート絶縁膜ＧＯを他の絶縁膜（例えば、高誘電体膜）で構成してもよい。また、ゲート絶縁膜ＧＯを、酸化シリコン膜とこの上部の高誘電体膜（ｈｉｇｈ−ｋ膜）との積層膜で構成してもよい。この場合、例えば、熱酸化法で０．５ｎｍ〜１．５ｎｍ程度の膜厚の酸化シリコン膜を形成した後、ＣＶＤ法を用いて酸化ハフニウム膜（ＨｆＯ２膜）などを０．５ｎｍ〜２．０ｎｍ程度の膜厚で形成する。また、領域毎に、ゲート絶縁膜ＧＯの組成を変えてもよい。
【０１２６】
次いで、ゲート絶縁膜ＧＯ上に、導電性膜よりなるゲート電極Ｇを形成する。ゲート電極Ｇとしては、例えば、多結晶シリコン膜を用いることができる。例えば、ゲート絶縁膜ＧＯ上に多結晶シリコン膜をＣＶＤ法などを用いて例えば５０ｎｍ〜１５０ｎｍ程度の膜厚で堆積し、パターニングすることによりゲート電極Ｇを形成する。例えば、窒化シリコン膜などによるマスク膜（図示せず）をマスクに、導電性膜をエッチングする。なお、ゲート電極Ｇとして金属膜を用いてもよい。また、ゲート電極Ｇを多結晶シリコン膜と金属膜との積層膜で構成してもよい。ゲート電極Ｇの材料は、トランジスタ特性に応じて適宜選択することができる。
【０１２７】
次いで、ゲート電極Ｇの両側の活性領域ＡｃＰ１、ＡｃＰ２中に、ｎ型の低濃度不純物領域ＥＸ１を形成する。このｎ型の低濃度不純物領域ＥＸ１は、ゲート電極Ｇ（上部の窒化シリコン膜を含む）をマスクとして、イオン注入法により、活性領域（ＡｃＰ１、ＡｃＰ２）にｎ型不純物を導入することにより形成することができる。ゲート電極Ｇの両側の活性領域ＡｃＮ１、ＡｃＮ２中に、ｐ型の低濃度不純物領域ＥＸ１を形成する。このｐ型の低濃度不純物領域ＥＸ１は、ゲート電極Ｇをマスクとして、イオン注入法により、活性領域（ＡｃＮ１、ＡｃＮ２）にｐ型不純物を導入することにより形成することができる。
【０１２８】
次いで、ゲート電極Ｇの両側の側壁に、サイドウォールＳＷを形成する。このサイドウォールＳＷは、例えば、窒化シリコン膜よりなる。例えば、窒化シリコン膜などの絶縁膜をＣＶＤ法でゲート電極Ｇ上に堆積した後、異方性エッチングを施し、ゲート電極Ｇの側壁に絶縁膜をサイドウォールＳＷとして残存させることにより形成することができる。なお、このサイドウォールＳＷの形成の際、上記開口部ＯＡｂおよびＯＡｗの側壁にも、サイドウォールが残存する場合がある（図示せず）。そのような場合であっても、開口部（ＯＡｂ、ＯＡｗ）の底部が露出していれば問題はない。言い換えれば、サイドウォールの残存量を考慮しても開口部が埋まらない程度の大きさで開口部（ＯＡｂ、ＯＡｗ）を形成しておく。このように開口部（ＯＡｂ、ＯＡｗ）の底部が露出していれば問題はなく、むしろ、開口部側壁が絶縁膜で保護され好適である。
【０１２９】
次いで、ゲート電極Ｇ（上部の窒化シリコン膜を含む）およびサイドウォールＳＷの合成体の両側の活性領域（ＡｃＰ１、ＡｃＰ２）中に、ｎ型の高濃度不純物領域ＥＸ２を形成する。このｎ型の高(例えば、リンやヒ素など）を導入することにより形成することができる。例えば、１×１０１４／ｃｍ２〜１×１０１６／ｃｍ２の濃度で、リンやヒ素などをイオン打ち込みする。また、上記合成体の両側のｎ型ウエル領域活性領域（ＡｃＰ１、ＡｃＰ２）中に、ｐ型の高濃度不純物領域ＥＸ２を形成する。このｐ型の高濃度不純物領域ＥＸ２は、上記合成体をマスクとして、イオン注入法により、ｐ型不純物（例えば、ホウ素など）を導入することにより形成することができる。例えば、１×１０１４／ｃｍ２〜１×１０１６／ｃｍ２の濃度で、ホウ素などをイオン打ち込みする。
【０１３０】
高濃度不純物領域ＥＸ２は、低濃度不純物領域ＥＸ１より、不純物濃度が高く、また、深く形成される。この低濃度不純物領域ＥＸ１および高濃度不純物領域ＥＸ２で、ＬＤＤ（Lightly Doped Drain）構造のソース・ドレイン領域が構成される。
【０１３１】
以上の工程により、６つのトランジスタ（Ｄｒ１、Ａｃｃ１、Ｌｏ１、Ｌｏ２、Ａｃｃ２、Ｄｒ２）が略完成する。
【０１３２】
次いで、ゲート電極Ｇおよびソース、ドレイン領域（ＥＸ２）上に、サリサイド（Salicide：Self Aligned Silicide）技術により、金属シリサイド層１３を形成する。なお、ゲート電極Ｇの上部に窒化シリコン膜などのマスク膜（図示せず）が残存している場合には、この膜を除去してからシリサイド化を行う。例えば、トランジスタ上にニッケル（Ｎｉ）膜などの金属膜を形成し熱処理を施すことにより、ゲート電極ＧとＮｉ膜およびソース、ドレイン領域（ＥＸ２）とＮｉ膜との接触領域において、シリサイド化反応を生じさせる。その後、未反応のＮｉ膜を除去することにより、ニッケルシリサイド膜を形成する。
【０１３３】
次いで、図３４〜図３７に示すように、開口部ＯＡｗ、ＯＡｂの内部および各トランジスタ（Ｄｒ１、Ａｃｃ１、Ｌｏ１、Ｌｏ２、Ａｃｃ２、Ｄｒ２）上に第１プラグＰ１（Ｐ１ｇ、ＳＰ１、Ｐ１ｂ、Ｐ１ｗを含む）を形成し、さらに、その上部に第１〜第３層配線（Ｍ１〜Ｍ３）を形成する。
【０１３４】
まず、開口部ＯＡｗ、ＯＡｂの内部および各トランジスタ（Ｄｒ１、Ａｃｃ１、Ｌｏ１等）上に層間絶縁膜ＩＬ１として窒化シリコン膜と酸化シリコン膜との積層膜を形成する。次いで、層間絶縁膜ＩＬ１中にコンタクトホールを形成し、このコンタクトホールの内部を含む層間絶縁膜ＩＬ１上に導電性膜を堆積する。コンタクトホールの形成の際、第１プラグＰ１ｂおよびＰ１ｗの形成領域においては、それぞれ上記開口部ＯＡｂ、ＯＡｗの内側にコンタクトホールを形成する。これにより、コンタクトホールの内部に埋め込まれる金属膜（第１プラグ）と開口部の外側の領域（半導体領域３、バックゲート領域ＢＧ等）との電気的導通を阻止することができる。
【０１３５】
導電性膜としては、バリア膜（図示せず）と金属膜との積層膜を用いることができる。バリア膜としては、例えば、Ｔｉ（チタン）膜またはＴｉＮ（窒化チタン）膜、もしくはこれらの積層膜を用いることができる。また、金属膜としては、例えば、Ｗ（タングステン）膜などを用いることができる。堆積した導電性膜のうち、コンタクトホール以外の導電性膜をＣＭＰ法などを用いて除去することにより、コンタクトホール内に導電性膜を埋め込むことにより、第１プラグＰ１を形成する。
【０１３６】
次いで、プラグＰ１上に、第１層配線Ｍ１を形成する。この第１層配線Ｍ１は、導電性膜をパターニングすることにより形成することができる。なお、第１層配線Ｍ１を、埋め込み配線（ダマシン配線）としてもよい。
【０１３７】
次いで、第１層配線Ｍ１上に、層間絶縁膜ＩＬ２を形成した後、第２プラグＰ２および第２層配線Ｍ２を形成する。第２プラグＰ２は、層間絶縁膜ＩＬ２中に、第１プラグＰ１と同様に形成することができる。第２層配線Ｍ２は、第１層配線Ｍ１と同様に形成することができる。この第２層配線Ｍ２を埋め込み配線としてもよい。この際、コンタクトホールと配線溝の内部に導電性膜を同時に埋め込み、第２プラグＰ２と第２層配線Ｍ２とを同時に形成する、いわゆるデュアルダマシン法を用いてもよい。
【０１３８】
次いで、第２層配線Ｍ２上に、層間絶縁膜ＩＬ３を形成した後、第３プラグＰ３および第３層配線Ｍ３を形成する。第３プラグＰ３は、層間絶縁膜ＩＬ３中に、第１プラグＰ１と同様に形成することができる。第３層配線Ｍ３は、第１層配線Ｍ１と同様に形成することができる。この第３層配線Ｍ３を埋め込み配線としてもよい。この際、コンタクトホールと配線溝の内部に導電性膜を同時に埋め込み、第３プラグＰ３と第３層配線Ｍ３とを同時に形成する、いわゆるデュアルダマシン法を用いてもよい。
【０１３９】
なお、上記断面構造を構成する各パターンの形成工程に制限はなく、適宜工程を入れ替え、また、変更することが可能である。
【０１４０】
（実施の形態２）
実施の形態１においては、ＳＲＡＭを構成するｎ型のトランジスタ（Ｄｒ１）が配置される半導体領域３の下部に、絶縁層ＢＯＸを介して、ｎ型のバックゲート領域ｎＢＧを配置し、その下部には、ｐ型ウエル領域Ｐｗｅｌｌを配置した（図２参照）が、これらの導電型を逆としてもよい。
【０１４１】
即ち、ｎ型のトランジスタが配置される半導体領域３の下部には、絶縁層ＢＯＸを介して、ｐ型のバックゲート領域ｐＢＧを配置し、さらに、このｐ型のバックゲート領域ｐＢＧの下部に、ｎ型ウエル領域Ｎｗｅｌｌを配置する。
【０１４２】
そして、このｎ型のトランジスタにおいて、このトランジスタ（Ｄｒ１）のゲート電極Ｇとその下方のｐ型のバックゲート領域ｐＢＧを電気的に接続し、また、ｎ型ウエル領域Ｎｗｅｌｌを、電源電位（Ｖｄｄ）に固定する。
【０１４３】
この場合も、実施の形態１と同様の効果を奏することができる。即ち、閾値電位（Ｖｔｈ）をトランジスタがオン状態の時には低く、逆に、オフ状態の時には高くなるように、バックゲート電位を動的にコントロールすることができる。また、ウエル領域とバックゲート領域との間は、順バイアスされることなく、これらの間のリーク電流を低減することができる。
【０１４４】
さらに、この場合、ｎ型のトランジスタの閾値電位（Ｖｔｈ）が高くなるが、設計上、閾値電位（Ｖｔｈ）を高く設計する必要がある場合には、好適である。また、閾値電位（Ｖｔｈ）が高くなるためオフ電流を抑制することができる。
【０１４５】
また、実施の形態１においては、ＳＲＡＭを構成するｐ型のトランジスタ（Ｌｏ１等）が配置される半導体領域３の下部に、絶縁層ＢＯＸを介して、ｐ型のバックゲート領域ｐＢＧを配置し、その下部には、ｎ型ウエル領域Ｎｗｅｌｌを配置した（図４参照）が、これらの導電型を逆としてもよい。
【０１４６】
即ち、ｐ型のトランジスタが配置される半導体領域３の下部には、絶縁層ＢＯＸを介して、ｎ型のバックゲート領域ｎＢＧを配置し、さらに、このｎ型のバックゲート領域ｎＢＧの下部に、ｐ型ウエル領域Ｐｗｅｌｌを配置する。
【０１４７】
そして、このｐ型のトランジスタにおいて、このトランジスタのゲート電極Ｇとその下方のｎ型のバックゲート領域ｎＢＧを電気的に接続し、また、ｐ型ウエル領域Ｐｗｅｌｌは、接地電位（ＶＳＳ）に固定する。
【０１４８】
この場合も、実施の形態１と同様の効果を奏することができる。即ち、閾値電位（Ｖｔｈ）をトランジスタがオン状態の時には低く、逆に、オフ状態の時には高くなるように、バックゲート電位を動的にコントロールすることができる。また、ウエル領域とバックゲート領域との間は、順バイアスされることなく、これらの間のリーク電流を低減することができる。
【０１４９】
さらに、この場合、ｎ型のトランジスタの閾値電位（Ｖｔｈ）が高くなるが、設計上、閾値電位（Ｖｔｈ）を高く設計する必要がある場合には、好適である。また、閾値電位（Ｖｔｈ）が高くなるためオフ電流を抑制することができる。
【０１５０】
なお、本実施の形態においては、上記のとおりウエル領域とバックゲート領域の導電型が逆である以外は、実施の形態１と同様の構成であるため、その構成の詳細な説明を省略する。
【０１５１】
（実施の形態３）
上記実施の形態１においては、活性領域（Ａｃ）の形状を台形状としたが（図１０参照）、他の形状としてもよい。図３８は、本実施の形態のＳＲＡＭの構成を示す平面図である。
【０１５２】
図３８においては、活性領域ＡｃＰ１が、段差を有する形状となっている。第１プラグＰ１ｂの配置部の幅が広くなった形状である。言い換えれば、活性領域ＡｃＰ１は、Ｙ方向の一端のＸ方向の幅（長さ）が、Ｙ方向の他端のＸ方向の幅より大きくなるように幅広部を有する。図３８では、上部に幅広部を有する。
【０１５３】
また、活性領域ＡｃＰ２が、段差を有する形状となっている。第１プラグＰ１ｂの配置部の幅が広くなった形状である。言い換えれば、活性領域ＡｃＰ２は、Ｙ方向の一端のＸ方向の幅（長さ）が、Ｙ方向の他端のＸ方向の幅より大きくなるように幅広部を有する。図３８では、下部に幅広部を有する。即ち、活性領域ＡｃＰ１とは逆側の端部に幅広部を有する。
【０１５４】
また、実施の形態１および図３８においては、メモリセル領域において、ｎ型ウエル領域Ｎｗｅｌｌを斜め（平行四辺形状）に形成したが、ｎ型ウエル領域を矩形状としてもよい。但し、活性領域（Ａｃ）の幅広部（突起部）に対応して、ｎ型ウエル領域を斜め（並行四辺形状）に配置することにより、メモリセル領域のＸ方向の長さが小さくなり、メモリセルの小面積化を図ることができる。
【０１５５】
（実施の形態４）
上記実施の形態１においては、開口部ＯＡｂ、ＯＡｗを形成した後、層間絶縁膜ＩＬ１および第１プラグＰ１ｂ、Ｐ１ｗを形成したが、開口部ＯＡｂ、ＯＡｗを設けず、層間絶縁膜ＩＬ１に、第１プラグＰ１ｂ、Ｐ１ｗ用のコンタクトホールを形成してもよい。即ち、ウエル領域（ｗｅｌｌ）およびバックゲート領域（ＢＧ）まで到達する深さの異なるコンタクトホールを形成してもよい。
【０１５６】
図３９〜図４２は、本実施の形態のＳＲＡＭの製造工程を示す断面図である。図３９は、例えば、図１０のＡ−Ａ断面部に、図４０は、図１０のＢ−Ｂ断面部に対応する。また、図４１は、例えば、図２４のＣ−Ｃ断面部に、図４２は、図２４のＤ−Ｄ断面部に対応する。
【０１５７】
図示するように、素子分離領域ＳＴＩ、バックゲート領域（ＢＧ）およびウエル領域（ｗｅｌｌ）を形成した後、半導体領域３上に各トランジスタ（Ｌｏ１、Ｌｏ２、Ａｃｃ１、Ａｃｃ２、Ｄｒ１、Ｄｒ２）を形成する。
【０１５８】
その後、各トランジスタ（Ｄｒ１、Ａｃｃ１、Ｌｏ１等）上に層間絶縁膜ＩＬ１として窒化シリコン膜と酸化シリコン膜との積層膜を形成する。次いで、層間絶縁膜ＩＬ１中にコンタクトホールを形成する。この際、第１プラグＰ１ｂの形成領域においては、層間絶縁膜ＩＬ１のみならず、その下部に位置する半導体領域３および絶縁層ＢＯＸを除去し、バックゲート領域（ｐＢＧまたはｎＢＧ）まで到達するコンタクトホールを形成する。また、タップセルの第１プラグＰ１ｗの形成領域においては、層間絶縁膜ＩＬ１のみならず、その下部に位置する半導体領域３、絶縁層ＢＯＸおよびバックゲート領域（ｐＢＧまたはｎＢＧ）を除去し、ウエル領域（ＮｗｅｌｌまたはＰｗｅｌｌ）まで到達するコンタクトホールを形成する。
【０１５９】
この後、コンタクトホールの内部を酸化し、その側壁および底部に酸化シリコン膜２０を形成する。その後、異方性エッチングにより、コンタクトホールの底部の酸化シリコン膜２０を除去する。この工程により、コンタクトホールの側壁から露出した半導体領域３およびバックゲート領域（ｐＢＧまたはｎＢＧ）が酸化シリコン膜２０で覆われる。これにより、第１プラグＰ１ｂ、Ｐ１ｗと半導体領域３やバックゲート領域ＢＧ等とのショートを防止することができる。
【０１６０】
なお、上記酸化シリコン膜２０に代えてサイドウォール膜（図示せず）を形成してもよい。この場合、薄い窒化シリコン膜などの絶縁膜をコンタクトホールの内部を含む層間絶縁膜ＩＬ１上に堆積した後、異方性エッチングを施すことにより、コンタクトホールの側壁にサイドウォール膜を形成する。この場合も、コンタクトホールの内部に埋め込まれた導電性膜（第１プラグＰ１ｂ、Ｐ１ｗ）と半導体領域３やバックゲート領域ＢＧ等とのショートを防止することができる。
【０１６１】
（実施の形態５）
上記実施の形態１においては、タップセル領域においても、バックゲート領域（ＢＧ）とその下部のウエル領域（ｗｅｌｌ）の導電型を逆としたが（図１３、図１４参照）、これらを同じ導電型としてもよい。
【０１６２】
図４３および図４４は、本実施の形態のＳＲＡＭのタップセル領域の断面図である。図４３は、例えば、図２４のＣ−Ｃ断面部に、図４４は、図２４のＤ−Ｄ断面部に対応する。
【０１６３】
図４３に示すように、活性領域（ＡｃＳ）の下部には、絶縁層ＢＯＸを介してｐ型のバックゲート領域ｐＢＧが配置され、その下部には、ｐ型ウエル領域Ｐｗｅｌｌが配置されている。このｐ型のバックゲート領域ｐＢＧは、活性領域ＡｃＮ１、ＡｃＮ２の下部のｐ型のバックゲート領域ｐＢＧと同時に形成すればよい（図１２参照）。
【０１６４】
また、図４４に示すように、活性領域（ＡｃＳ）の下部には、絶縁層ＢＯＸを介してｎ型のバックゲート領域ｎＢＧが配置され、その下部には、ｎ型ウエル領域Ｎｗｅｌｌが配置されている。このｎ型のバックゲート領域ｎＢＧは、活性領域ＡｃＰ１、ＡｃＰ２の下部のｎ型のバックゲート領域ｎＢＧと同時に形成すればよい（図１１参照）。
【０１６５】
このように、タップセルにおいては、ウエル領域（ｗｅｌｌ）上に、同じ導電型のバックゲート領域（ＢＧ）を配置することにより、第１プラグＰ１ｗ（コンタクトホール）の深さを浅くすることができる。即ち、図４３および図４４に示すように、バックゲート領域（ＢＧ）が露出するまで層間絶縁膜ＩＬ１をエッチングしてコンタクトホールを形成し、導電性膜を埋め込むことで第１プラグＰ１ｗを形成すれば良い。この場合、第１プラグＰ１ｗを第１プラグＰ１ｂと同程度の深さとなる。
【０１６６】
このように、本実施の形態によれば、上記第１プラグＰ１ｗにより、バックゲート領域（ＢＧ）を介してウエル給電を行うことができる。
【０１６７】
（実施の形態６）
上記実施の形態において詳細に説明したＳＲＡＭが用いられる半導体装置（半導体部品や電子機器なども含む）に制限はないが、例えば、ＳｏＣ（System-on-a-chip）やマイクロコンピュータを含むシステムが形成された半導体チップに組み込むことができる。半導体チップは、ＣＰＵ（Central Processing Unit）、ＳＲＡＭ、および論理回路（ＬＯＧＩＣ）を有している。なお、ＳＲＡＭの他、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）などの他の記憶素子を有する構成としてもよく、また、アナログ回路などを内蔵してもよい。
【０１６８】
ＣＰＵは、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵは、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。このＣＰＵの内部には、ＣＰＵコア（ＣＵＰｃｏｒｅ）が内蔵されており、かかるＣＰＵコアの内部にはＳＲＡＭが組み込まれている。このＣＰＵコアの内部のＳＲＡＭとしては、高性能なＳＲＡＭが用いられており、上記実施の形態で詳細に説明したＳＲＡＭを用いて好適である。このように、上記実施の形態で説明したＳＲＡＭをマイコンに組み込むことにより、マイコンの特性を向上させることができる。
【０１６９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１７０】
例えば、上記実施の形態の構成は、適宜組み合わせて適用することができる。具体例としては、例えば、実施の形態４（図４１、図４２）の構成に実施の形態５のバックゲート領域（ＢＧ、図４３、図４４）の構成を適用してもよい。
【０１７１】
また、上記実施の形態においては、ＳＲＡＭを例に説明したが、図２および図４からも明らかなように、本実施の形態は、トランジスタ（ｎチャネル型トランジスタまたはｐチャネル型トランジスタ）を有する半導体装置に広く適用可能である。
【産業上の利用可能性】
【０１７２】
本発明は、半導体装置に関し、特に、ＳＯＩ基板に配置されたＣＭＯＳやＳＲＡＭを有する半導体装置に適用することができる。
【符号の説明】
【０１７３】
１ 支持基板
３ 半導体領域
１３ 金属シリサイド層
２０ 酸化シリコン膜
Ａ、Ｂ 蓄積ノード
Ａｃ 活性領域
ＡｃＮ１ 活性領域
ＡｃＮ２ 活性領域
ＡｃＰ１ 活性領域
ＡｃＰ２ 活性領域
ＡｃＳ 活性領域
Ａｃｃ１、Ａｃｃ２ アクセストランジスタ
ＢＯＸ 絶縁層
ＢＬ ビット線
／ＢＬ ビット線
ＢＧ、ｎＢＧ、ｐＢＧ バックゲート領域
Ｄｒ１、Ｄｒ２ ドライバトランジスタ
ＥＸ１ 低濃度不純物領域
ＥＸ２ 高濃度不純物領域
Ｇ ゲート電極
ＧＯ ゲート絶縁膜
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＩＬ３ 層間絶縁膜
Ｌｏ１、Ｌｏ２ ロードトランジスタ
Ｍ１ 第１層配線
Ｍ２ 第２層配線
Ｍ３ 第３層配線
Ｎｗｅｌｌ ｎ型ウエル領域
ＯＡｂ 開口部
ＯＡｗ 開口部
Ｐ１、Ｐ１ｂ、Ｐ１ｇ、Ｐ１ｗ 第１プラグ
Ｐ２ 第２プラグ
Ｐ３ 第３プラグ
Ｐｗｅｌｌ ｐ型ウエル領域
ＳＰ１ シェアードプラグ
ＳＴＩ 素子分離領域
ＳＷ サイドウォール
ＶＳＳ 接地電位
Ｖｄｄ 電源電位
ＷＬ ワード線
ｗｅｌｌ ウエル領域
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＳＯＩ基板に配置されたＣＭＯＳやＳＲＡＭを有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory、スタティックランダムアクセスメモリ）は、半導体メモリの一種であり、フリップフロップを用いてデータを記憶する。例えば、ＳＲＡＭにおいては、４つのトランジスタで構成される２つの交差接続されたＣＭＯＳインバータにデータ（“１”または“０”）が格納される。また、読み出しと書き込みアクセスのために２つのトランジスタを必要とするため、典型的なＳＲＡＭでは、メモリセルが６つのトランジスタで構成される。ＣＭＯＳとは、相補型（Complementary）ＭＯＳ（Metal Oxide Semiconductor）の略である。
【０００３】
例えば、下記特許文献１（国際公開ＷＯ／２０１０／０８２５０４号パンフレット）には、低消費電力・高速動作に優れるＳＯＩ−ＭＩＳＦＥＴにおいて、素子面積を縮小する技術が開示されている。具体的には、ＳＯＩ型ＭＩＳＦＥＴのＮ導電型ＭＩＳＦＥＴ領域とＰ導電型ＭＩＳＦＥＴ領域の拡散層領域を共通化し、Ｎ導電型ＭＩＳＦＥＴ領域とＰ導電型ＭＩＳＦＥＴ領域の基板電位を印加するウエル領域拡散層は、各々ＳＴＩ層によって分離する技術が開示されている。例えば、図１５および〔００３７〕段落には、閾電圧制御拡散層領域（２５）および（２６）が示され、これらは、電気的に外部、例えば、電源供給ラインと接続されることが開示されている。なお、カッコ内は、上記文献に記載の符号を示す。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開ＷＯ／２０１０／０８２５０４号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えば、上記特許文献１（図１等）に記載のように、ＬＳＩの低消費電力化や高速化などの高性能化を図るためＳＯＩ（Silicon On Insulator）基板の採用が検討されている。
【０００６】
また、追って詳細に説明するように、ＣＭＯＳに対しＳＯＩ基板を用い、いわゆる、ダブルゲート構造することにより、トランジスタの閾値を調整しようとするものもある。
【０００７】
しかしながら、上記ダブルゲート構造の検討に当たっては、単一のＣＭＯＳに対する適用は現実的であっても、多数のトランジスタを有するメモリへの適用は困難である。また、上記ダブルゲート構造の採用により、基板電位を制御する場合には、ＰＮ接合が順バイアスされるためにリーク電流が問題となる。
【０００８】
そこで、本発明の目的は、特性の良好な半導体装置を提供することにある。特に、ＣＭＯＳを有する半導体装置において、その特性の向上を図ることにある。また、ＳＲＡＭメモリセルを有する半導体装置において、その特性の向上を図ることにある。
【０００９】
本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、以下の（ａ１）〜（ｅ２）を有する。（ａ１）は、第１電位と第１ノードとの間に接続された第１トランジスタである。（ａ２）は、上記第１ノードと上記第１電位より低い第２電位との間に接続された第２トランジスタである。（ａ３）は、上記第１電位と第２ノードとの間に接続された第３トランジスタである。（ａ４）は、上記第２ノードと上記第２電位との間に接続された第４トランジスタである。（ｂ１）は、素子分離領域により囲まれた第１活性領域であって、上記第１トランジスタが配置される第１活性領域である。（ｂ２）は、上記素子分離領域により囲まれた第２活性領域であって、上記第２トランジスタが配置される第２活性領域である。（ｃ）は、上記第１活性領域および上記第２活性領域の下部に配置された絶縁層である。（ｄ１）は、上記第１活性領域の下部において、上記絶縁層を介して配置され、上記素子分離領域により囲まれた第１半導体領域である。（ｄ２）は、上記第２活性領域の下部において、上記絶縁層を介して配置され、上記素子分離領域により囲まれた第２半導体領域である。（ｅ１）は、上記第１半導体領域の下部に配置され、少なくともその一部が、上記素子分離領域より深い位置に延在する第３半導体領域である。（ｅ２）は、上記第２半導体領域の下部に配置され、少なくともその一部が、上記素子分離領域より深い位置に延在する第４半導体領域である。そして、上記第１半導体領域は、上記第１トランジスタのゲート電極と接続され、上記第２半導体領域は、上記第２トランジスタのゲート電極と接続される。さらに、上記第３半導体領域は、上記第１半導体領域と逆導電型の領域であり、上記第１電位と接続され、上記第４半導体領域は、上記第２半導体領域と逆導電型の領域であり、上記第２電位と接続される。
【００１１】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、以下の（ａ１）〜（ｅ２）を有する。（ａ１）は、第１電位と第１ノードとの間に接続された第１トランジスタである。（ａ２）は、上記第１ノードと上記第１電位より低い第２電位との間に接続された第２トランジスタである。（ａ３）は、上記第１電位と第２ノードとの間に接続された第３トランジスタである。（ａ４）は、上記第２ノードと上記第２電位との間に接続された第４トランジスタである。（ｂ１）は、素子分離領域により囲まれた第１活性領域であって、上記第１トランジスタが配置される第１活性領域である。（ｂ２）は、上記素子分離領域により囲まれた第２活性領域であって、上記第２トランジスタが配置される第２活性領域である。（ｃ）は、上記第１活性領域および上記第２活性領域の下部に配置された絶縁層である。（ｄ１）は、上記第１活性領域の下部において、上記絶縁層を介して配置され、上記素子分離領域により囲まれた第１半導体領域である。（ｄ２）は、上記第２活性領域の下部において、上記絶縁層を介して配置され、上記素子分離領域により囲まれた第２半導体領域である。（ｅ１）は、上記第１半導体領域の下部に配置され、少なくともその一部が、上記素子分離領域より深い位置に延在する第３半導体領域である。（ｅ２）は、上記第２半導体領域の下部に配置され、少なくともその一部が、上記素子分離領域より深い位置に延在する第４半導体領域である。そして、上記第１半導体領域は、上記第１トランジスタのゲート電極と接続され、上記第２半導体領域は、上記第２トランジスタのゲート電極と接続される。さらに、上記第３半導体領域は、上記第１半導体領域と逆導電型の領域であり、上記第２電位と接続され、上記第４半導体領域は、上記第２半導体領域と逆導電型の領域であり、上記第１電位と接続される。
【００１２】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、以下の（ａ）〜（ｃ）を有する。（ａ）は、素子分離領域により囲まれた活性領域に配置されたｎチャネル型トランジスタである。（ｂ）は、上記活性領域の下部において、上記絶縁層を介して配置され、上記素子分離領域により囲まれた第１半導体領域である。（ｃ）は、上記第１半導体領域の下部に配置され、少なくともその一部が、上記素子分離領域より深い位置に延在する第２半導体領域である。そして、上記第１半導体領域は、上記ｎチャネル型トランジスタのゲート電極と接続され、上記第２半導体領域は、上記第１半導体領域と逆導電型の領域である。
【００１３】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、以下の（ａ）〜（ｃ）を有する。（ａ）は、素子分離領域により囲まれた活性領域に配置されたｐチャネル型トランジスタである。（ｂ）は、上記活性領域の下部において、上記絶縁層を介して配置され、上記素子分離領域により囲まれた第１半導体領域である。（ｃ）は、上記第１半導体領域の下部に配置され、少なくともその一部が、上記素子分離領域より深い位置に延在する第２半導体領域である。そして、上記第１半導体領域は、上記ｐチャネル型トランジスタのゲート電極と接続され、上記第２半導体領域は、上記第１半導体領域と逆導電型の領域である。
【発明の効果】
【００１４】
本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、その特性を向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１のＳＲＡＭのメモリセルを示す等価回路図である。
【図２】実施の形態１のＳＲＡＭのメモリセルを構成するドライバトランジスタの模式的な断面図である。
【図３】ドライバトランジスタの電位の印加状態を示す表である。
【図４】実施の形態１のＳＲＡＭのメモリセルを構成するロードトランジスタの模式的な断面図である。
【図５】ロードトランジスタの電位の印加状態を示す表である。
【図６】実施の形態１のｎ型のトランジスタの電流−電圧特性を示すグラフである。
【図７】比較例のｎ型のトランジスタの電流−電圧特性を示すグラフである。
【図８】実施の形態１のＳＲＡＭのメモリセルを構成するアクセストランジスタの模式的な断面図である。
【図９】アクセストランジスタの電位の印加状態の一例を示す表である。
【図１０】実施の形態１のＳＲＡＭのメモリセルの構成を示す平面図である。
【図１１】実施の形態１のＳＲＡＭのメモリセルの構成を示す断面図である。
【図１２】実施の形態１のＳＲＡＭのメモリセルの構成を示す断面図である。
【図１３】実施の形態１のＳＲＡＭのタップセル領域の断面図である。
【図１４】実施の形態１のＳＲＡＭのタップセル領域の断面図である。
【図１５】実施の形態１のＳＲＡＭの第１プラグ間の電気的接続を概念的に示した平面図である。
【図１６】実施の形態１のＳＲＡＭのメモリセルの構成を示す平面図である。
【図１７】実施の形態１のＳＲＡＭのメモリセルの構成を示す平面図である。
【図１８】実施の形態１のＳＲＡＭのメモリセルの構成を示す平面図である。
【図１９】実施の形態１のＳＲＡＭのメモリセルの他の構成を示す平面図である。
【図２０】実施の形態１のＳＲＡＭのメモリセルの他の構成を示す平面図である。
【図２１】実施の形態１のＳＲＡＭのメモリセルの他の構成を示す平面図である。
【図２２】実施の形態１のＳＲＡＭのメモリセルアレイの概念を示す平面図である。
【図２３】実施の形態１のＳＲＡＭのメモリセルアレイ中のタップセル領域の位置を概念的に示す平面図である。
【図２４】実施の形態１のＳＲＡＭのタップセルの構成を示す平面図である。
【図２５】実施の形態１のＳＲＡＭのタップセルの構成を示す平面図である。
【図２６】実施の形態１のＳＲＡＭのタップセルの構成を示す平面図である。
【図２７】実施の形態１のＳＲＡＭのタップセルの構成を示す平面図である。
【図２８】実施の形態１のＳＲＡＭの製造工程を示す断面図である。
【図２９】実施の形態１のＳＲＡＭの製造工程を示す断面図である。
【図３０】実施の形態１のＳＲＡＭの製造工程を示す断面図である。
【図３１】実施の形態１のＳＲＡＭの製造工程を示す断面図である。
【図３２】実施の形態１のＳＲＡＭの製造工程を示す断面図である。
【図３３】実施の形態１のＳＲＡＭの製造工程を示す断面図である。
【図３４】実施の形態１のＳＲＡＭの製造工程を示す断面図である。
【図３５】実施の形態１のＳＲＡＭの製造工程を示す断面図である。
【図３６】実施の形態１のＳＲＡＭの製造工程を示す断面図である。
【図３７】実施の形態１のＳＲＡＭの製造工程を示す断面図である。
【図３８】実施の形態３のＳＲＡＭの構成を示す平面図である。
【図３９】実施の形態４のＳＲＡＭの製造工程を示す断面図である。
【図４０】実施の形態４のＳＲＡＭの製造工程を示す断面図である。
【図４１】実施の形態４のＳＲＡＭの製造工程を示す断面図である。
【図４２】実施の形態４のＳＲＡＭの製造工程を示す断面図である。
【図４３】実施の形態５のＳＲＡＭのタップセル領域の断面図である。
【図４４】実施の形態５のＳＲＡＭのタップセル領域の断面図である。
【発明を実施するための形態】
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１９】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２０】
（実施の形態１）
[回路構成]
本実施の形態の半導体装置（半導体集積回路装置、半導体記憶装置）は、ＳＲＡＭのメモリセルを有する。図１は、本実施の形態のＳＲＡＭのメモリセルを示す等価回路図である。図示するように、メモリセルは、一対のビット線（ビット線ＢＬ、ビット線／（バー）ＢＬ）とワード線ＷＬとの交差部に配置される。このメモリセルは、一対のロードトランジスタ（ロードＭＯＳ、負荷用トランジスタ、負荷用ＭＩＳＦＥＴ）Ｌｏ１、Ｌｏ２、一対のアクセストランジスタ（アクセスＭＯＳ、アクセス用トランジスタ、アクセスＭＩＳＦＥＴ、転送用トランジスタ）Ａｃｃ１、Ａｃｃ２および一対のドライバトランジスタ（ドライバＭＯＳ、駆動用トランジスタ、駆動用ＭＩＳＦＥＴ）Ｄｒ１、Ｄｒ２を有している。
【００２１】
上記メモリセルを構成する上記６つのトランジスタのうち、ロードトランジスタ（Ｌｏ１、Ｌｏ２）は、ｐ型（ｐチャネル型）のトランジスタであり、アクセストランジスタ（Ａｃｃ１、Ａｃｃ２）およびドライバトランジスタ（Ｄｒ１、Ｄｒ２）は、ｎ型（ｎチャネル型）のトランジスタである。
【００２２】
なお、ＭＩＳＦＥＴは、Metal Insulator Semiconductor Field Effect Transistor（電界効果トランジスタ）の略であり、ＭＯＳと呼ばれることもある。また、以下において、上記ロードトランジスタ、アクセストランジスタおよびドライバトランジスタを、単に“トランジスタ”と呼ぶことがある。また、各トランジスタの符号（Ｌｏ１、Ｌｏ２、Ａｃｃ１、Ａｃｃ２、Ｄｒ１、Ｄｒ２）のみで各トランジスタを示す場合がある。
【００２３】
上記メモリセルを構成する上記６つのトランジスタのうち、Ｌｏ１とＡｃｃ１とはＣＭＯＳインバータを構成し、Ｌｏ２とＡｃｃ２とは、他のＣＭＯＳインバータを構成している。これら一対のＣＭＯＳインバータの相互の入出力端子（蓄積ノードＡ、Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。
【００２４】
以上のＳＲＡＭメモリセルを構成する６つのトランジスタの接続関係を詳述すれば以下のようになる。
【００２５】
電源電位（第１電位）Ｖｄｄと蓄積ノードＡとの間にＬｏ１が接続され、蓄積ノードＡと接地電位（ＧＮＤ、０Ｖ、基準電位、上記第１電位より低い第２電位）ＶＳＳとの間にＤｒ１が接続され、Ｌｏ１およびＤｒ１のゲート電極は、蓄積ノードＢに接続される。
【００２６】
電源電位Ｖｄｄと蓄積ノードＢとの間にＬｏ２が接続され、蓄積ノードＢと接地電位ＶＳＳとの間にＤｒ２が接続され、Ｌｏ２およびＤｒ２のゲート電極は、蓄積ノードＡに接続される。
【００２７】
ビット線ＢＬと蓄積ノードＡとの間にＡｃｃ１が接続され、ビット線／ＢＬと蓄積ノードＢとの間にＡｃｃ２が接続され、Ａｃｃ１およびＡｃｃ２のゲート電極は、ワード線ＷＬに接続される（ワード線となる）。
【００２８】
[回路動作]
上記ＳＲＡＭのメモリセルの回路動作を説明する。ＣＭＯＳインバータの蓄積ノードＡが高電位（Ｈ）であるときには、Ｄｒ２がオン状態となるので、他のＣＭＯＳインバータの蓄積ノードＢが低電位（Ｌ）になる。したがって、Ｄｒ１がオフ状態となり、蓄積ノードＡの高電位（Ｈ）が保持される。すなわち、一対のＣＭＯＳインバータを交差結合させたラッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持され、電源が印加されている間、情報が保存される。
【００２９】
一方、Ａｃｃ１、Ａｃｃ２のそれぞれのゲート電極にはワード線ＷＬが接続されている。すなわち、ワード線ＷＬが高電位（Ｈ）であるときには、Ａｃｃ１、Ａｃｃ２がオン状態となり、フリップフロップ回路とビット線（ＢＬ、／ＢＬ）とが電気的に接続されるので、蓄積ノードＡ、Ｂの電位状態（ＨとＬの組み合わせ、または、ＬとＨの組み合わせ）がビット線ＢＬ、／ＢＬに現れ、メモリセルの情報として読み出される。
【００３０】
また、メモリセルに情報を書き込むには、ワード線ＷＬを高電位（Ｈ）とし、Ａｃｃ１およびＡｃｃ２をオン状態とすることにより、フリップフロップ回路とビット線（ＢＬ、／ＢＬ）とを電気的に接続させ、ビット線ＢＬ、／ＢＬの情報（ＨとＬの組み合わせ、または、ＬとＨの組み合わせ）を蓄積ノードＡ、Ｂに伝達し、前述のように情報を保存する。
【００３１】
ここで、本実施の形態のＳＲＡＭのメモリセルの構成の特徴を図２および図３を参照しながら説明する。図２は、本実施の形態のＳＲＡＭのメモリセルを構成するドライバトランジスタ（Ｄｒ１、Ｄｒ２）の模式的な断面図であり、図３は、ドライバトランジスタ（Ｄｒ１）の電位の印加状態を示す表である。なお、ドライバトランジスタ（Ｄｒ２）も同様の構成となる。また、同じｎ型のトランジスタであるアクセストランジスタ（Ａｃｃ１、Ａｃｃ２）も同様の構成となる。図４は、本実施の形態のＳＲＡＭのメモリセルを構成するロードトランジスタ（Ｌｏ１）の模式的な断面図であり、図５は、ロードトランジスタ（Ｌｏ１）の電位の印加状態を示す表である。なお、ロードトランジスタ（Ｌｏ２）も同様の構成となる。
【００３２】
図２および図４に示すように、本実施の形態のＳＲＡＭのメモリセルを構成する６つのトランジスタは、ＳＯＩ基板に形成される。ＳＯＩ基板は、支持基板１と、その上部の絶縁層ＢＯＸと、その上部の半導体領域（素子形成領域）３とを有する。この素子形成領域は、素子分離領域ＳＴＩで分離され、この素子分離領域ＳＴＩで区画された領域が活性領域（素子形成領域、トランジスタ形成領域）Ａｃとなる。
【００３３】
図２に示すように、ドライバトランジスタＤｒ１は、ＳＯＩ基板を構成する半導体領域３の主表面に形成される。このトランジスタは、半導体領域３上にゲート絶縁膜ＧＯを介して配置されたゲート電極Ｇと、このゲート電極Ｇの両側に配置されたソース・ドレイン領域とを有する。このソース・ドレイン領域は、ＬＤＤ（Lightly Doped Drain）構造を有し、ｎ型の低濃度不純物領域ＥＸ１とｎ型の高濃度不純物領域ＥＸ２とを有する。なお、ソース・ドレイン領域とは、ソースまたはドレインとなる領域を言う。また、このソース・ドレイン領域をトランジスタの“一端”や“他端”などと示すことがある。なお、１３は、金属シリサイド層である。
【００３４】
トランジスタが配置される半導体領域３の下部には、絶縁層ＢＯＸを介して、ｎ型のバックゲート領域ｎＢＧが配置されている。このバックゲート領域ｎＢＧも、素子分離領域ＳＴＩで囲まれ、区画されている。さらに、ｎ型のバックゲート領域ｎＢＧの下部には、ｐ型ウエル領域Ｐｗｅｌｌが配置されている。ｐ型ウエル領域は、後述するように、素子分離領域ＳＴＩの下部で繋がっている。
【００３５】
ここで、本実施の形態のｎ型のトランジスタにおいては、このトランジスタのゲート電極Ｇとその下方のｎ型のバックゲート領域ｎＢＧが電気的に接続されている。また、ｐ型ウエル領域は、接地電位（ＶＳＳ）に固定されている。
【００３６】
このように、ゲート電極Ｇとその下方のｎ型のバックゲート領域ｎＢＧとを電気的に接続することにより、ゲート電圧がオフバイアスの時、即ち、ゲート電極Ｇとｎ型のバックゲート領域ｎＢＧとに電位が０Ｖ（接地電位、ＶＳＳ）の状態においての閾値電位（Ｖｔｈ）を高く、設定することができる。このように、閾値電位（Ｖｔｈ）を高く設定しても、ゲートがオン状態では、裏面の電位が同時に高くなるため、トランジスタのオン電流を大きくでき、トランジスタ動作特性を向上させることができる。また、閾値電位（Ｖｔｈ）の制御性が良好となる。即ち、閾値電位（Ｖｔｈ）を高く設定したり、低く設定したりすることが容易となる。
【００３７】
さらに、ｐ型ウエル領域Ｐｗｅｌｌとｎ型のバックゲート領域ｎＢＧとの間は、順バイアスされることなく、これらの間のリーク電流を低減することができる。
【００３８】
例えば、上記ＣＭＯＳインバータの蓄積ノードＢが高電位（Ｈ）であるときは、ｎ型のトランジスタであるＤｒ１がオン状態（ｏｎ）となる。即ち、図３に示すように、ゲート電極Ｇおよびｎ型のバックゲート領域ｎＢＧには電源電位（Ｖｄｄ）が印加される。この際、ｐ型ウエル領域は、接地電位（ＶＳＳ）に固定されているので、ｐ型ウエル領域Ｐｗｅｌｌとｎ型のバックゲート領域ｎＢＧとの間は逆バイアスされる。
【００３９】
また、上記ＣＭＯＳインバータの蓄積ノードＢが低電位（Ｌ）であるときは、ｎ型のトランジスタであるＤｒ１がオフ状態（ｏｆｆ）となる。即ち、図３に示すように、ゲート電極Ｇおよびｎ型のバックゲート領域ｎＢＧには接地電位（ＶＳＳ）が印加される。この際、ｐ型ウエル領域は、接地電位（ＶＳＳ）に固定されているので、ｐ型ウエル領域Ｐｗｅｌｌとｎ型のバックゲート領域ｎＢＧとは同電位となる。このように、ｐ型ウエル領域Ｐｗｅｌｌとｎ型のバックゲート領域ｎＢＧとの間は、順バイアスされることがない。
【００４０】
図４に示すように、ロードトランジスタＬｏ１は、ＳＯＩ基板を構成する半導体領域３の主表面に形成される。このトランジスタは、半導体領域３上にゲート絶縁膜ＧＯを介して配置されたゲート電極Ｇと、このゲート電極Ｇの両側に配置されたソース・ドレイン領域とを有する。このソース・ドレイン領域は、ＬＤＤ構造を有し、ｐ型の低濃度不純物領域ＥＸ１とｐ型の高濃度不純物領域ＥＸ２とを有する。
【００４１】
ロードトランジスタＬｏ１が配置される半導体領域３の下部には、絶縁層ＢＯＸを介して、ｐ型のバックゲート領域ｐＢＧが配置されている。このバックゲート領域ｐＢＧも、素子分離領域ＳＴＩで囲まれ、区画されている。さらに、ｐ型のバックゲート領域ｐＢＧの下部には、ｎ型ウエル領域Ｎｗｅｌｌが配置されている。ｎ型ウエル領域は、後述するように、素子分離領域ＳＴＩの下部で繋がっている。
【００４２】
ここで、本実施の形態のロードトランジスタＬｏ１においては、このトランジスタのゲート電極Ｇとその下方のｐ型のバックゲート領域ｐＢＧが電気的に接続されている。また、ｎ型ウエル領域は、電源電位（Ｖｄｄ）に固定されている。
【００４３】
このように、ゲート電極Ｇの下方に、ｐ型のバックゲート領域ｐＢＧを配置することにより、無バイアス時、即ち、ゲート電極Ｇとｐ型のバックゲート領域ｐＢＧとに電位が印加されていない状態において、これらの間が概ね対称的な状態となり、例えば、閾値電位（Ｖｔｈ）を０Ｖ近傍に設定することができる。このように、閾値電位（Ｖｔｈ）を低く設定できることで、オン電流を大きくでき、トランジスタの動作特性を向上させることができる。また、閾値電位（Ｖｔｈ）の制御性が良好となる。即ち、閾値電位（Ｖｔｈ）を高く設定したり、低く設定したりすることが容易となる。
【００４４】
また、ｐ型のトランジスタ（ロードトランジスタ）の場合も、ｎ型のトランジスタ（ドライブトランジスタ、アクセストランジスタ）の場合と同様で、オフ（ＯＦＦ）時には、閾値電圧を高く、オン（ＯＮ）時には、裏面（バックゲート）の電位の変動とともにオン電流を高くすることができる。
【００４５】
さらに、ｎ型ウエル領域Ｎｗｅｌｌとｐ型のバックゲート領域ｐＢＧとの間は、順バイアスされることなく、これらの間にリーク電流を低減することができる。
【００４６】
例えば、上記ＣＭＯＳインバータの蓄積ノードＢが低電位（Ｌ）であるときは、ｐ型のトランジスタであるＬｏ１がオン状態（ｏｎ）となる。即ち、図５に示すように、ゲート電極Ｇおよびｐ型のバックゲート領域ｐＢＧには接地電位ＶＳＳが印加される。この際、ｎ型ウエル領域は、電源電位（Ｖｄｄ）に固定されているので、ｎ型ウエル領域Ｎｗｅｌｌとｐ型のバックゲート領域ｐＢＧとの間は逆バイアスされる。
【００４７】
また、上記ＣＭＯＳインバータの蓄積ノードＢが高電位（Ｈ）であるときは、ｐ型のトランジスタであるＬｏ１がオフ状態（ｏｆｆ）となる。即ち、図５に示すように、ゲート電極Ｇおよびｐ型のバックゲート領域ｐＢＧには電源電位Ｖｄｄが印加される。この際、ｎ型ウエル領域は、電源電位（Ｖｄｄ）に固定されているので、ｎ型ウエル領域Ｎｗｅｌｌとｐ型のバックゲート領域ｐＢＧとは同電位となる。このように、ｐ型ウエル領域Ｐｗｅｌｌとｎ型のバックゲート領域ｎＢＧとの間は、順バイアスされることがない。
【００４８】
図６は、本実施の形態のｎ型のトランジスタの電流−電圧特性を示すグラフである。図７は、比較例のｎ型のトランジスタの電流−電圧特性を示すグラフである。縦軸は、ドレイン電流（Ｉｄ）を示し、横軸は、ゲート電圧（Ｖｇ）を示す。図６に示すように、バックゲート電位が正（ｎＢＧ＞０）の場合には、グラフ（ａ）の電流−電圧特性を示す。一方、バックゲート電位がゼロ（ｎＢＧ＝０）の場合には、グラフ（ｂ）の電流−電圧特性を示す。よって、トランジスタがオン状態（ｏｎ）の時には、バックゲート電位を正（ｎＢＧ＞０）としトランジスタの閾値電位（Ｖｔｈ）を下げることにより、グラフ（ａ）の高いオン電流（Ｉｏｎ）を得るとともに、トランジスタがオフ状態（ｏｆｆ）の時には、バックゲート電位をゼロ（ｎＢＧ＝０）としトランジスタの閾値電位（Ｖｔｈ）を上げることにより、グラフ（ｂ）の低いオフ電流（Ｉｏｆｆ）を得る。
【００４９】
これに対し、例えば、バックゲート電位をゼロ（ｎＢＧ＝０）に固定した比較例１においては、図７のグラフ（ｃ）に示すとおりオン電流（Ｉｏｎ）が小さくなってしまう。また、チャネル領域（半導体領域３）の不純物濃度を調整することにより、閾値電圧（Ｖｔｈ）を調整した比較例２においては、トランジスタの電流−電圧特性をシフトさせることができるものの、この場合、グラフ（ｄ）に示すように、閾値電圧（Ｖｔｈ）がばらついてしまうため、オン電流（Ｉｏｎ）のばらつきが大きくなってしまう。
【００５０】
これに対し、本実施の形態によれば、バックゲート領域をゲート電極と電気的に接続させることにより、閾値電位（Ｖｔｈ）をトランジスタがオン状態の時には低く、逆に、オフ状態の時には高くなるように、バックゲート電位を動的にコントロールすることができる（図６のグラフ（ａ）、（ｂ）参照）。その結果、前述したように、トランジスタのオン電流とオフ電流との比を大きくでき、高いスイッチング特性を得ることができる。特に、微細なルールで設計される低電圧駆動（例えば、電源電位Ｖｄｄが０．４〜０．８Ｖ程度）のトランジスタであっても、トランジスタ特性を向上させることができる。なお、図７においては、比較例２として、チャネル領域（半導体領域３）の不純物により閾値電圧（Ｖｔｈ）を調整したトランジスタを示したが、本実施の形態において、更なる、閾値電圧（Ｖｔｈ）の調整のため、チャネル領域（半導体領域３）に不純物を注入してもよい。但し、前述したように、チャネル領域（半導体領域３）に不純物を含有しない（ノンドープの）トランジスタを用いることで、より特性のばらつきを低減することができる。
【００５１】
さらに、ｎ型ウエル領域Ｎｗｅｌｌを電源電位Ｖｄｄ（例えば、０．５Ｖ）に、ｐ型ウエル領域Ｐｗｅｌｌを負電位である第２基準電位ＶＳＳＢ（例えば、−０．５Ｖ）に設定した場合は、Ｄｒ１がオフ状態（ｏｆｆ）でっても、ｐ型ウエル領域Ｐｗｅｌｌ（−０．５Ｖ）とｎ型のバックゲート領域ｎＢＧ（０Ｖ）との間は、逆バイアスされる。このように、ウエル領域とバックゲート領域との間のＰＮ接合を順バイアスすることなく、−０．５Ｖ〜＋０．５Ｖの範囲において閾値電圧（Ｖｔｈ、駆動電位）の設定が可能となる。即ち、バックゲート領域を接地（０Ｖ）した基準状態に対し、閾値電位（Ｖｔｈ）を高くすることも、低くすることも可能となる。このように、閾値電位（Ｖｔｈ）を設定し、トランジスタのオン電流とオフ電流との比を大きくし、低電圧駆動でありながら、高いスイッチング特性を得ることができる。
【００５２】
また、ｎ型ウエル領域Ｎｗｅｌｌを電源電位Ｖｄｄ＋αである第２電源電位ＶｄｄＢ（例えば、０．５＋αＶ）に、ｐ型ウエル領域Ｐｗｅｌｌを接地電位ＶＳＳ（例えば、０Ｖ）としてもよい。この場合も、ウエル領域領域とバックゲート領域との間のＰＮ接合を順バイアスすることなく、トランジスタのオン電流とオフ電流との比を大きくし、高いスイッチング特性を得ることができる。
【００５３】
ここで、追って詳細に説明するように、本実施の形態のＳＲＡＭのメモリセルを構成するｎ型のトランジスタ（Ｄｒ１、Ｄｒ２、Ａｃｃ１、Ａｃｃ２）のうち、アクセストランジスタ（Ａｃｃ１、Ａｃｃ２）は、ドライバトランジスタ（Ｄｒ１、Ｄｒ２）と同じ活性領域Ａｃに形成される場合がある（図１０参照）。図８は、本実施の形態のＳＲＡＭのメモリセルを構成するアクセストランジスタＡｃｃ１の模式的な断面図であり、図９は、アクセストランジスタＡｃｃ１の電位の印加状態の一例を示す表である。なお、アクセストランジスタＡｃｃ２も同様の構成となる。
【００５４】
図８に示すように、このアクセストランジスタＡｃｃ１において、その下方のｎ型のバックゲート領域ｎＢＧは、ドライバトランジスタ（Ｄｒ１）のゲート電極Ｇと電気的に接続されることとなる。ここで、アクセストランジスタＡｃｃ１は、ドライバトランジスタＤｒ１と常に同じオン／オフ状態であるとは限らない。このため、例えば、図９に示すように、アクセストランジスタＡｃｃ１がオン状態（ｏｎ）であっても、ｎ型のバックゲート領域ｎＢＧには接地電位（ＶＳＳ＝０Ｖ）が印加され、ｐ型ウエル領域Ｐｗｅｌｌは、接地電位（ＶＳＳ）に固定された状態となる場合がある。このような場合は、図６のグラフ（ｂ）で示したとおり、閾値電位（Ｖｔｈ）が上昇し、オン電流（Ｉｏｎ）が低下する傾向にある。
【００５５】
このように、アクセストランジスタ（Ａｃｃ１、Ａｃｃ２）においては、オンし難いバックゲート領域ｎＢＧの電位状態となる場合がある。この際、その動作を補償するため、そのゲート電極Ｇの電位（即ち、ワード線ＷＬの電位）を、ドライバトランジスタ（Ｄｒ１、Ｄｒ２）に印加されるゲート電位（例えば、Ｖｄｄ）より大きく（第２電源電位ＶｄｄＢ＝Ｖｄｄ＋α）とする。言い換えれば、ワード線ＷＬの電位を昇圧する。例えば、例えば、電源電位Ｖｄｄ（０．４〜０．８Ｖ）に対し、０．１〜０．２Ｖ程度昇圧する。また、別の言い方をすれば、アクセストランジスタ（Ａｃｃ１、Ａｃｃ２）の駆動電位（閾値電位、オンさせるための電位）を、ドライバトランジスタ（Ｄｒ１、Ｄｒ２）の駆動電位より大きく設定する。
【００５６】
これにより、アクセストランジスタ（Ａｃｃ１、Ａｃｃ２）のオン電流を増加させ、その動作特性を向上させることができる。特に、ワード線ＷＬは、他の配線や部位との接続がなく、個別の配線であるため、上記のように個別に電位を印加し易い。
【００５７】
なお、アクセストランジスタ（Ａｃｃ１、Ａｃｃ２）を、ドライバトランジスタ（Ｄｒ１、Ｄｒ２）とは別の活性領域に形成し、バックゲート領域をゲート電極と電気的に接続してもよい。
【００５８】
[ＳＲＡＭの構造]
[メモリセルの構成]
次いで、平面図および断面図を用いて本実施の形態のＳＲＡＭのメモリセルの構造を説明する。
【００５９】
図１０は、本実施の形態のＳＲＡＭのメモリセルの構成を示す平面図である。図１１および図１２は、本実施の形態のＳＲＡＭのメモリセルの構成を示す断面図である。図１１は、図１０のＡ−Ａ断面部に、図１２は、図１０のＢ−Ｂ断面部に対応する。なお、本明細書においては、図面の簡略化のために、後述する活性領域ＡｃＰ１およびＡｃＮ１の断面図しか示していないが、活性領域ＡｃＰ２およびＡｃＮ２の対応する断面部も同様の構造となる。また、図１３および図１４は、後述するタップセル領域（図２４）の断面図である。なお、図１３は、図２４のＣ−Ｃ断面部に、図１４は、図２４のＤ−Ｄ断面部に対応する。
【００６０】
図１０〜図１２に示すように、本実施の形態のＳＲＡＭのメモリセルは、ＳＯＩ基板に形成される。ＳＯＩ基板は、前述したとおり、支持基板１と絶縁層ＢＯＸとその上部の半導体領域（素子形成領域）３とを有する。この半導体領域（素子形成領域）３は、素子分離領域ＳＴＩで分離される。この素子分離領域ＳＴＩで区画された領域を活性領域Ａｃともいう。
【００６１】
よって、図１１および図１２に示すように、活性領域（半導体領域３）Ａｃの下部には絶縁層ＢＯＸが配置される。さらに、本実施の形態においては、絶縁層ＢＯＸの下部にバックゲート領域（ＢＧ）が配置され、さらに、その下部には、ウエル領域（ｗｅｌｌ）が配置される。バックゲート領域ＢＧのうち、ｎ型の半導体領域からなるものは、ｎ型のバックゲート領域ｎＢＧであり、ｐ型の半導体領域からなるものは、ｐ型のバックゲート領域ｐＢＧである。また、ウエル領域のうち、ｎ型の半導体領域からなるものは、ｎ型ウエル領域Ｎｗｅｌｌであり、ｐ型の半導体領域からなるものはｐ型ウエル領域Ｐｗｅｌｌである。
【００６２】
図１０に示す破線で囲んだ略矩形の領域は、１（１ビット）のメモリセル領域を示す。図示するように、メモリセル領域においては、ｐ型ウエル領域（Ｐｗｅｌｌ）、ｎ型ウエル領域（Ｎｗｅｌｌ）およびｐ型ウエル領域（Ｐｗｅｌｌ）が、順にＸ方向（第１方向、図１０中の横方向）に並んで配置されている。図１０においては、１（１ビット）のメモリセル領域しか示していないが、後述するように、メモリセルはＸ方向(第１方向)およびＹ方向（第１方向と交差する第２方向、図１０中の縦方向）に繰り返し配置されるため(図２２参照)、これらのウエル領域（Ｐｗｅｌｌ、Ｎｗｅｌｌ、Ｐｗｅｌｌ）は、Ｙ方向に延在することとなる。この際、ｐ型ウエル領域Ｐｗｅｌｌは、主として、Ｙ方向に延在するものの、所定の幅でジグザグ状に延在する(図２２参照)。ｎ型ウエル領域Ｎｗｅｌｌは、メモリセル領域において、ｐ型ウエル領域Ｐｗｅｌｌの両側においてＹ方向に延在するが、前述したように、メモリセル領域の外側のＰｗｅｌｌは、隣のメモリセル領域のＰｗｅｌｌと接しているため、メモリセルアレイ全体として見れば、ｐ型ウエル領域（Ｐｗｅｌｌ）とｎ型ウエル領域（Ｎｗｅｌｌ）とが、Ｘ方向に交互に配置されることとなる(図２２参照)。
【００６３】
また、メモリセル領域においては、４つの活性領域（ＡｃＰ１、ＡｃＮ１、ＡｃＮ２、ＡｃＰ２）がＸ方向に順に並んで配置されている。ここでは、活性領域を示す符号“Ａｃ”に記号を加え、個別の領域を示してある。これらの活性領域（Ａｃ）の間は、前述したように素子分離領域（ＳＴＩ）となる。言い換えれば、素子分離領域（ＳＴＩ）で活性領域（Ａｃ）が区画される。
【００６４】
また、前述したように、活性領域（Ａｃ）の下部には、絶縁層ＢＯＸを介してバックゲート領域ＢＧが配置される。このバックゲート領域ＢＧも、素子分離領域（ＳＴＩ）により区画され、また、分離されている。また、バックゲート領域ＢＧの下部には、前述したようにウエル領域（Ｐｗｅｌｌ、Ｎｗｅｌｌ、Ｐｗｅｌｌ）が配置されているが、各ウエル領域は、素子分離領域ＳＴＩの下部で繋がっている（図２２参照）。
【００６５】
言い換えれば、活性領域Ａｃ（半導体領域３）の深さ（基板表面からその底部までの距離）ＤＡｃは、素子分離領域ＳＴＩの深さＤＳＴＩより小さい（ＤＡｃ＜ＤＳＴＩ）。また、バックゲート領域ＢＧの深さＤＢＧは、素子分離領域ＳＴＩの深さＤＳＴＩより小さい（ＤＢＧ＜ＤＳＴＩ）。また、ウエル領域の深さＤｗｅｌｌは、素子分離領域ＳＴＩの深さＤＳＴＩより大きい（Ｄｗｅｌｌ＞ＤＳＴＩ）。
【００６６】
具体的に、活性領域ＡｃＰ１は、Ｙ方向に長辺を有する四角形状である。より具体的には、後述するプラグＰ１ｂの配置部の幅が広くなった台形状である。言い換えれば、活性領域ＡｃＰ１は、Ｙ方向の一端のＸ方向の幅（長さ）が、Ｙ方向の他端のＸ方向の幅より大きくなるように幅広部を有する。図１０では、上部に幅広部を有する。また、この活性領域ＡｃＰ１の下部には、絶縁層ＢＯＸを介してｎ型のバックゲート領域ｎＢＧが配置される。さらに、このｎ型のバックゲート領域ｎＢＧの下部には、ｐ型ウエル領域（Ｐｗｅｌｌ）が配置される（図１１参照）。
【００６７】
活性領域ＡｃＮ１は、Ｙ方向に長辺を有する平行四辺形状である（図１０）。この活性領域ＡｃＮ１の下部には、絶縁層ＢＯＸを介してｐ型のバックゲート領域ｐＢＧが配置される。さらに、このｐ型のバックゲート領域ｐＢＧの下部には、ｎ型ウエル領域（Ｎｗｅｌｌ）が配置される（図１２参照）。
【００６８】
活性領域ＡｃＮ２は、Ｙ方向に長辺を有する平行四辺形状である（図１０）。この活性領域ＡｃＮ２の下部には、絶縁層ＢＯＸを介してｐ型のバックゲート領域ｐＢＧが配置される。さらに、このｐ型のバックゲート領域ｐＢＧの下部には、ｎ型ウエル領域（Ｎｗｅｌｌ）が配置される（図１２参照）。
【００６９】
活性領域ＡｃＰ２は、Ｙ方向に長辺を有する四角形状である。より具体的には、後述するプラグＰ１ｂの配置部の幅が広くなった台形状である。言い換えれば、活性領域ＡｃＰ２は、Ｙ方向の一端のＸ方向の幅（長さ）が、Ｙ方向の他端のＸ方向の幅より大きくなるように幅広部を有する。図１０では、下部に幅広部を有する。即ち、活性領域ＡｃＰ１とは逆側の端部に幅広部を有する。また、この活性領域ＡｃＰ２の下部には、絶縁層ＢＯＸを介してｎ型のバックゲート領域ｎＢＧが配置される。さらに、このｎ型のバックゲート領域ｎＢＧの下部には、ｐ型ウエル領域（Ｐｗｅｌｌ）が配置される（図１１参照）。
【００７０】
図１０に示すように、上記４つの活性領域（ＡｃＰ１、ＡｃＮ１、ＡｃＮ２、ＡｃＰ２）上には、ゲート絶縁膜（ＧＯ、図１１、図１２等参照）を介して、ゲート電極（ゲート配線、直線ゲート）Ｇが、各活性領域をＸ方向に横切るように延在し、上記「回路構成」の欄で説明した６つのトランジスタを構成している。なお、ゲート電極Ｇの両側の活性領域（Ａｃ）が、トランジスタのソース・ドレイン領域となる(図１１、図１２等参照)。
【００７１】
具体的に、活性領域ＡｃＰ１およびＡｃＮ１上を横切るように共通のゲート電極Ｇが配置されている。これにより、活性領域ＡｃＰ１上にＤｒ１および活性領域ＡｃＮ１上にＬｏ１が配置され、これらのゲート電極（Ｇ）が接続されることとなる。この共通のゲート電極Ｇは、活性領域ＡｃＮ２上まで延在し、後述するシェアードプラグＳＰ１によりＬｏ２のソース・ドレイン領域と接続される。
【００７２】
活性領域ＡｃＰ１上には、上記共通のゲート電極Ｇと並行に、他のゲート電極Ｇが配置されている。これにより、活性領域ＡｃＰ１上にＡｃｃ１が配置され、Ｄｒ１のソース・ドレイン領域とＡｃｃ１のソース・ドレイン領域とが接続される（共通化される）。
【００７３】
また、活性領域ＡｃＰ２およびＡｃＮ２上を横切るように共通のゲート電極Ｇが配置されている。これにより、活性領域ＡｃＰ２上にＤｒ２および活性領域ＡｃＮ２上にＬｏ２が配置され、これらのゲート電極（Ｇ）が接続されることとなる。この共通のゲート電極Ｇは、活性領域ＡｃＮ１上まで延在し、後述するシェアードプラグＳＰ１によりＬｏ１のソース・ドレイン領域と接続される。
【００７４】
活性領域ＡｃＰ２上には、上記共通のゲート電極Ｇと並行に、他のゲート電極Ｇが配置されている。これにより、活性領域ＡｃＰ２上にＡｃｃ２が配置され、Ｄｒ２のソース・ドレイン領域とＡｃｃ２のソース・ドレイン領域とが接続される（共通化される）。
【００７５】
また、上記４つのゲート電極Ｇは、２つずつ同一ライン上（一直線状）に配置されている。具体的には、活性領域ＡｃＰ１およびＡｃＮ１上を横切る共通のゲート電極Ｇと活性領域ＡｃＰ２上のゲート電極Ｇとは、Ｘ方向に延在する同一ライン上に配置されている。活性領域ＡｃＰ２およびＡｃＮ２上を横切る共通のゲート電極Ｇと活性領域ＡｃＰ１上のゲート電極Ｇとは、Ｘ方向に延在する同一ライン上に配置されている。
【００７６】
上記６つのトランジスタ（Ｄｒ１、Ａｃｃ１、Ｌｏ１、Ｌｏ２、Ａｃｃ２、Ｄｒ２）のソース・ドレイン領域上には、第１プラグＰ１が配置される。また、上記図２を参照しながら説明した４つのゲート電極上にも第１プラグＰ１が配置される。このゲート電極上の第１プラグ（Ｐ１）のうち、ゲート電極とのみ接続される第１プラグをＰ１ｇとし、後述するシェアードプラグを構成する第１プラグをＳＰ１と示す。
【００７７】
ここで、本実施の形態においては、メモリセル領域において、上記第１プラグ（Ｐ１、Ｐ１ｇ、ＳＰ１）の他に、バックゲート領域ＢＧまで到達するプラグＰ１ｂを有する（図１１、図１２参照）。さらに、後述するタップセル領域においては、ウエル領域ｗｅｌｌまで到達するプラグＰ１ｗを有する（図１３、図１４参照）。
【００７８】
この第１プラグＰ１（Ｐ１ｇ、ＳＰ１、Ｐ１ｂ、Ｐ１ｗを含む）上に第１層配線Ｍ１が配置される。この第１層配線Ｍ１およびその上層の第２層配線Ｍ２等を介して第１プラグＰ１間の電気的接続が図られる。
【００７９】
ここで、本実施の形態においては、前述したように、アクセストランジスタ（Ａｃｃ１、Ａｃｃ２）以外の４つのトランジスタ（Ｄｒ１、Ｌｏ１、Ｌｏ２、Ｄｒ２）において、各ゲート電極Ｇと各バックゲート領域ＢＧとは電気的に接続されている。図１５は、第１プラグＰ１（Ｐ１ｇ、ＳＰ１、Ｐ１ｂ、Ｐ１ｗを含む）間の電気的接続を概念的に示した平面図である。
【００８０】
具体的に、Ｌｏ２とＤｒ２の共通のゲート電極ＧとＬｏ１の他方のソース・ドレイン領域とを繋ぐシェアードプラグ（シェアードコンタクト）ＳＰ１は、Ｄｒ１とＡｃｃ１の共通のソース・ドレイン領域上の第１プラグＰ１と電気的に接続される。この接続部は、図１の蓄積ノードＡと対応付けることができる。この接続部が、Ｄｒ２の他方のソース・ドレイン領域側に配置されたプラグＰ１ｂを介して、活性領域（半導体領域３）ＡｃＰ２の下部に配置されたｎ型のバックゲート領域ｎＢＧと接続される。また、この接続部が、プラグＰ１ｂを介して、活性領域（半導体領域３）ＡｃＮ２の下部に配置されたｐ型のバックゲート領域ｐＢＧと接続される。
【００８１】
また、Ｌｏ１とＤｒ１の共通のゲート電極ＧとＬｏ２の他方のソース・ドレイン領域とを繋ぐシェアードプラグ（シェアードコンタクト）ＳＰ１は、Ｄｒ２とＡｃｃ２の共通のソース・ドレイン領域上の第１プラグＰ１と電気的に接続される。この接続部は、図１の蓄積ノードＢと対応付けることができる。この接続部が、Ｄｒ１の他方のソース・ドレイン領域側に配置されたプラグＰ１ｂを介して、活性領域（半導体領域３）ＡｃＰ１の下部に配置されたｎ型のバックゲート領域ｎＢＧと接続される。また、この接続部が、プラグＰ１ｂを介して、活性領域（半導体領域３）ＡｃＮ１の下部に配置されたｐ型のバックゲート領域ｐＢＧと接続される。
【００８２】
図１５に示す第１プラグＰ１間の接続状態を満たす限りにおいて、これらの間の具体的な接続形態、例えば、第１層配線Ｍ１、第２プラグＰ２、第２層配線Ｍ２、第３プラグＰ３および第３層配線Ｍ３等のレイアウトに制限はない。レイアウトの一例を図１６〜図１８に示す。
【００８３】
図１６〜図１８は、本実施の形態のＳＲＡＭのメモリセルの構成を示す平面図である。前述の図１０は、活性領域Ａｃ、ゲート電極Ｇおよび第１プラグＰ１の配置を示したのに対し、図１６は、第１プラグＰ１、第１層配線Ｍ１および第２プラグＰ２の配置を示す。よって、図１０および図１６においては、第１プラグＰ１を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。図１７は、第２プラグＰ２、第２層配線Ｍ２および第３プラグＰ３の配置を示す。よって、図１６および図１７においては、第２プラグＰ２を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。図１８は、第３プラグＰ３および第３層配線Ｍ３の配置を示す。よって、図１７および図１８においては、第３プラグＰ３を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。
【００８４】
具体的に、図１０に示す活性領域（半導体領域３）ＡｃＰ１の下部に配置されたｎ型のバックゲート領域ｎＢＧと接続されるプラグＰ１ｂと、活性領域（半導体領域３）ＡｃＮ１の下部に配置されたｐ型のバックゲート領域ｐＢＧと接続されるプラグＰ１ｂとが、Ｌ字状の第１層配線Ｍ１で接続される（図１６）。また、活性領域（半導体領域３）ＡｃＰ２の下部に配置されたｎ型のバックゲート領域ｎＢＧと接続されるプラグＰ１ｂと、活性領域（半導体領域３）ＡｃＮ２の下部に配置されたｐ型のバックゲート領域ｐＢＧと接続されるプラグＰ１ｂとが、逆Ｌ字状の第１層配線Ｍ１で接続される（図１６）。これらの第１層配線Ｍ１上には、それぞれ第２プラグＰ２が配置される（図１６）。
【００８５】
また、図１０に示すＬｏ２の図中下側のソース、ドレイン領域と接続される第１プラグ上には、第１層配線Ｍ１が配置され、この第１層配線Ｍ１は、隣接するメモリセル領域（ここでは、図中下側に位置するメモリセル領域）上まで延在している。また、Ｄｒ２の図中下側のソース、ドレイン領域と接続される第１プラグ上には、第１層配線Ｍ１が配置され、この第１層配線Ｍ１は、隣接するメモリセル領域（ここでは、図中下側に位置するメモリセル領域）上まで延在している。また、Ｌｏ１の図中上側のソース、ドレイン領域と接続される第１プラグ上には、第１層配線Ｍ１が配置され、この第１層配線Ｍ１は、隣接するメモリセル領域（ここでは、図中上側に位置するメモリセル領域）上まで延在している。また、Ｄｒ１の図中上側のソース、ドレイン領域と接続される第１プラグ上には、第１層配線Ｍ１が配置され、この第１層配線Ｍ１は、隣接するメモリセル領域（ここでは、図中上側に位置するメモリセル領域）上まで延在している。これら隣接するメモリセル領域まで延在する第１層配線Ｍ１上には、それぞれ第２プラグＰ２が配置されている（図１６）。
【００８６】
さらに、残りの第１プラグＰ１のうち、シェアードプラグＳＰ１以外の第１プラグＰ１上には、それぞれ第１層配線（パッド領域）Ｍ１が配置され、さらに、その上部には、第２プラグＰ２が配置されている（図１６）。
【００８７】
また、図１７に示すように、上記Ｌ字状の第１層配線Ｍ１（即ち、上記活性領域（半導体領域３）ＡｃＰ１の下部のｎ型のバックゲート領域ｎＢＧと、ｐ型のバックゲート領域ｐＢＧとの間を接続する第１層配線Ｍ１）上の第２プラグＰ２と、Ｄｒ２とＡｃｃ２の共通のソース・ドレイン領域と接続される第１層配線Ｍ１上の第２プラグＰ２とが、第２層配線Ｍ２を介して接続される。
【００８８】
また、上記逆Ｌ字状の第１層配線Ｍ１（即ち、上記活性領域（半導体領域３）ＡｃＰ２の下部のｎ型のバックゲート領域ｎＢＧと、ｐ型のバックゲート領域ｐＢＧとの間を接続する第１層配線Ｍ１）上の第２プラグＰ２と、Ｄｒ１とＡｃｃ１の共通のソース・ドレイン領域と接続される第１層配線Ｍ１上の第２プラグＰ２とが、第２層配線Ｍ２を介して接続される。これらの第２層配線Ｍ２上には、それぞれ第３プラグＰ３が配置される。
【００８９】
さらに、残りの第２プラグＰ２上には、それぞれ第２層配線（パッド領域）Ｍ２が配置され、さらに、その上部には、第３プラグＰ３が配置されている（図１７）。
【００９０】
また、上記第３プラグのうち、Ｌｏ１とＤｒ１の共通のゲート電極Ｇと接続される第３プラグＰ３上には、第３層配線Ｍ３が配置され、Ｌｏ２とＤｒ２の共通のゲート電極Ｇと接続される第３プラグＰ３上には、第３層配線Ｍ３が配置される（図１８）。これらの第３層配線Ｍ３は、さらに、上層の配線であるワード線（ＷＬ、図１８には図示せず）により接続される。
【００９１】
また、図１０に示すＤｒ１の図中上側のソース、ドレイン領域と接続される第３プラグＰ３上には、第３層配線Ｍ３である接地電位線（ＶＳＳ）が配置される。また、Ｄｒ２の図中下側のソース、ドレイン領域と接続される第３プラグＰ３上には、第３層配線Ｍ３である接地電位線（ＶＳＳ）が配置される。
【００９２】
また、Ａｃｃ１の図中下側のソース、ドレイン領域と接続される第３プラグＰ３上には、第３層配線Ｍ３であるビット線（ＢＬ）が配置される。また、Ａｃｃ２の図中上側のソース、ドレイン領域と接続される第３プラグＰ３上には、第３層配線Ｍ３であるビット線（／ＢＬ）が配置される。
【００９３】
また、図１０に示すＬｏ１の図中上側のソース、ドレイン領域と接続される第３プラグＰ３およびＬｏ２の図中下側のソース、ドレイン領域と接続される第３プラグＰ３上には、第３層配線Ｍ３である電源電位線（Ｖｄｄ）が配置される（図１８）。上記各第３層配線Ｍ３は、図１８に示すように、Ｙ方向に延在する。
【００９４】
このように、第１〜第３層配線（Ｍ１〜Ｍ３）を介して図１０等に示す第１プラグＰ１を電気的に接続することにより、図１に示す各トランジスタの接続状態が実現でき、さらに、図１０に示す４つのトランジスタ（Ｄｒ１、Ｌｏ１、Ｌｏ２、Ｄｒ２）の各ゲート電極Ｇと各バックゲート領域（ＢＧ）との電気的接続を図るとともに、ウエル領域（ｗｅｌｌ）に所定の電位を印加することができる。
【００９５】
なお、前述したとおり、図１６〜図１８は、図１５に示す第１プラグＰ１間の接続状態を実現する配線レイアウトの一例であり、配線レイアウトについては、種々の変形が可能である。
【００９６】
例えば、他の配線レイアウトを図１９〜図２１に示す。図１９〜図２１は、本実施の形態のＳＲＡＭのメモリセルの他の構成を示す平面図である。図１９は、第１層配線Ｍ１および第２プラグＰ２の配置を示す。図２０は、第２層配線Ｍ２および第３プラグＰ３の配置を示す。図２１は、第３層配線Ｍ３の配置を示す。図１９〜図２１に示す破線で示した略矩形の領域は、メモリセル領域である。よって、図１０および図１９〜図２１の平面図において、メモリセル領域を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、電気的接続関係は、図１および図１５等において詳細に説明したとおりであるので、ここでは、図１９〜図２１の各パターンの詳細なレイアウトの説明を省略する。
【００９７】
但し、図１９〜図２１に示す配線レイアウトと比較し、上記図１６〜図１８に示す配線レイアウトは、配線の対象性が良く、設計、製造がし易く、装置特性の向上を図ることができる。例えば、上記図１０および図１６〜図１８に示す各パターンの形状は、メモリセル領域の中心点に対し点対称に配置される。
【００９８】
[メモリセルアレイの構成]
図２２は、本実施の形態のＳＲＡＭのメモリセルアレイの概念を示す平面図である。図２２に示すように、図１０および図１５等を参照しながら説明したメモリセル領域を“Ｆ”で表した場合、メモリセルアレイにおいては、図中の上下方向（Ｙ方向）において、Ｘ方向に延在するライン（Ｘ軸）に対して線対称にメモリセル領域が繰り返し配置される（Ｘ軸反転配置）。また、図中の左右方向（Ｘ方向）において、Ｙ方向に延在するライン（Ｙ軸）に対して線対称にメモリセル領域が繰り返し配置される（Ｙ軸反転配置）。
【００９９】
この“Ｆ”で示したメモリセル領域（破線で囲まれた矩形の領域）のレイアウトおよび断面構造は、図１０および図１５等の平面図および図１１および図１２の断面図を用いて詳細に説明したとおりである。よって、“Ｆ”で示したメモリセル領域以外のメモリセル領域においては、各パターンの形状が、Ｘ方向またはＹ方向に延在するラインに対して線対称に設けられることとなる。
【０１００】
ここで、前述したように、メモリセル領域中の各ウエル領域（Ｐｗｅｌｌ、Ｎｗｅｌｌ、Ｐｗｅｌｌ）は、Ｙ方向に延在している。さらに、メモリセル領域の外側のＰｗｅｌｌは、隣のメモリセル領域のＰｗｅｌｌと接しているため、メモリセルアレイ全体として見れば、ｐ型ウエル領域（Ｐｗｅｌｌ）とｎ型ウエル領域（Ｎｗｅｌｌ）とが、Ｘ方向に交互に配置されている。また、ｐ型ウエル領域Ｐｗｅｌｌは、主として、Ｙ方向に延在するものの、所定の幅でジグザグ状に延在する。
【０１０１】
[タップセル領域の説明]
図２２を参照しながら説明したように、メモリセルアレイにおいては、複数のセル領域が配置されるが、メモリセルアレイ中には、タップセル領域（給電領域）が設けられる。タップセル領域を介して各ウエル領域に所定の電位（例えば、接地電位ＶＳＳや電源電位Ｖｄｄ）が給電される。
【０１０２】
図２３に、本実施の形態のＳＲＡＭのメモリセルアレイ中のタップセル領域の位置を概念的に示す。図示するように、このタップセル（給電セル）は、Ｙ方向に並ぶメモリセル領域ｎ個ごとに配置され、Ｙ方向に延在するラインに対し線対称に、Ｘ方向に繰り返し配置される。言い換えれば、ｍ×ｎ個のアレイ領域部毎に、タップセル領域が配置され、このタップセル領域は、タップセルがＸ方向に複数配置されたものとなる。図２３においては、Ｘ方向に並ぶ複数のタップセルのうち、一のタップセルを「Ｆ’」で示してある。
【０１０３】
図２４〜図２７は、本実施の形態のＳＲＡＭのタップセル（Ｆ’）の構成を示す平面図である。図２４は、活性領域（給電部、電位印加部）ＡｃＳおよび第１プラグＰ１ｗの配置を示す。図２５は、第１プラグＰ１ｗ、第１層配線Ｍ１および第２プラグＰ２の配置を示す。図２６は、第２プラグＰ２、第２層配線Ｍ２および第３プラグＰ３の配置を示す。図２７は、第３プラグＰ３および第３層配線Ｍ３の配置を示す。よって、これらの図においては、所定のパターンを基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の破線で囲まれた矩形の領域は、１のタップセルを示し、例えば、メモリセル領域と同じ大きさに設定されている。また、図２４において、活性領域ＡｃＳの下部に位置するｐ型ウエル領域Ｐｗｅｌｌと接続される第１プラグＰ１ｗ部の断面部（Ｃ−Ｃ）が、前述の図１３と対応する。また、図２４において、活性領域ＡｃＳの下部に位置するｎ型ウエル領域Ｎｗｅｌｌと接続される第１プラグＰ１ｗ部の断面部（Ｄ−Ｄ）が、前述の図１４と対応する。
【０１０４】
メモリセル領域において、Ｙ方向に延在する各ウエル領域（Ｐｗｅｌｌ、Ｎｗｅｌｌ、Ｐｗｅｌｌ）は、図２４に示すタップセルにおいてもＹ方向に延在しており、ｐ型ウエル領域（Ｐｗｅｌｌ）、ｎ型ウエル領域（Ｎｗｅｌｌ）およびｐ型ウエル領域（Ｐｗｅｌｌ）がＸ方向に並んで配置されている。
【０１０５】
また、タップセル上には、３つの活性領域ＡｃＳが、Ｘ方向に並んで配置されている。これらの活性領域（ＡｃＳ）の間は素子分離領域（ＳＴＩ）となる。言い換えれば、素子分離領域（ＳＴＩ）で活性領域（ＡｃＳ）が区画される（図１３、図１４参照）。また、前述したように、活性領域（ＡｃＳ）の下部には、絶縁層ＢＯＸを介してバックゲート領域ＢＧが配置される（図１３、図１４参照）。このバックゲート領域ＢＧも、素子分離領域（ＳＴＩ）により区画され、また、分離されている。また、バックゲート領域ＢＧの下部には、前述したようにウエル領域（Ｐｗｅｌｌ、Ｎｗｅｌｌ、Ｐｗｅｌｌ）が配置されているが、各ウエル領域は、素子分離領域ＳＴＩの下部でＹ方向に繋がっている。
【０１０６】
言い換えれば、活性領域ＡｃＳ（半導体領域３）の深さＤＡｃＳは、素子分離領域ＳＴＩの深さＤＳＴＩより小さい（ＤＡｃＳ＜ＤＳＴＩ）。また、バックゲート領域ＢＧの深さＤＢＧは、素子分離領域ＳＴＩの深さＤＳＴＩより小さい（ＤＢＧ＜ＤＳＴＩ）。また、ウエル領域の深さＤｗｅｌｌは、素子分離領域ＳＴＩの深さＤＳＴＩより大きい（Ｄｗｅｌｌ＞ＤＳＴＩ）。
【０１０７】
ここで、図１３および図１４からも明らかなように、第１プラグＰ１ｗは、各ウエル領域まで到達しており、この第１プラグＰ１ｗを介して各ウエル領域に所定の電位（Ｖｄｄ、ＶＳＳ）が印加される。言い換えれば、この第１プラグＰ１ｗを介して各ウエル領域が所定の電位（Ｖｄｄ、ＶＳＳ）に固定される。
【０１０８】
具体的に、第１プラグＰ１ｗ上には、それぞれ第１層配線Ｍ１が配置されている。また、第１層配線Ｍ１上には、第２プラグＰ２が配置される（図２５）。この第２プラグＰ２上には、第２層配線Ｍ２（パッド領域）が配置され（図２６）、さらに、この第２プラグＰ２上には、第３層配線Ｍ３が配置される（図２７）。この第３層配線Ｍ３のうち、接地電位線（ＶＳＳ）は、「メモリセルの構成」の欄で説明した、接地電位線である。また、第３層配線Ｍ３のうち、電源電位線（Ｖｄｄ）は、「メモリセルの構成」の欄で説明した、電源電位線となる。
【０１０９】
なお、タップセル上には、「メモリセルの構成」の欄で説明した、ビット線（第３層配線Ｍ３（ＢＬ）、第３層配線Ｍ３（／ＢＬ））が延在している（図２７）。
【０１１０】
また、タップセルの素子分離領域ＳＴＩ上に、Ｘ方向に延在するダミーゲート電極（ダミーゲート配線、ダミーゲート）を配置してもよい。ダミーゲート電極とは、素子分離領域（ＳＴＩ）上に設けられ、トランジスタ動作を行い得ない導電性膜である。この導電性膜は、ゲート電極Ｇと同一材料、同一工程で形成される。
【０１１１】
このように、ダミーゲート電極を設けることで、ゲート電極による凹凸が規則的に繰り返されることとなり、レイアウトの規則性が向上する。その結果、製造ばらつきなどを低減でき、装置特性の向上を図ることができる。
【０１１２】
このように、タップセルを利用して、ｎ型ウエル領域（Ｎｗｅｌｌ）と電源電位線（Ｖｄｄ）とを接続し、ｐ型ウエル領域（Ｐｗｅｌｌ）と接地電位線（ＶＳＳ）とを接続することができる。なお、図２４〜図２７に示す各パターンは、一例に過ぎず、他のレイアウトとしてもよい。例えば、タップセルの活性領域ＡｃＳを、メモリセルの活性領域（ＡｃＰ１、ＡｃＮ１、ＡｃＮ２、ＡｃＰ２）と同じ形状としてもよい。
【０１１３】
[メモリセル等の形成工程]
次いで、図２８〜図３７の断面図を参照しながら本実施の形態のＳＲＡＭのメモリセル等の製造工程を説明するとともに、本実施の形態のＳＲＡＭのメモリセル等の構成をより明確にする。図２８〜図３７は、本実施の形態のＳＲＡＭの製造工程を示す断面図である。図２８〜図３１は、開口部の形成工程までを示し、図２８は、図１０のＡ−Ａ断面部に、図２９は、図１０のＢ−Ｂ断面部に、図３０は、図２４のＣ−Ｃ断面部に、図３１は、図２４のＤ−Ｄ断面部に対応する。また、図３２および図３３は、トランジスタの形成工程までを示し、図３２は、上記Ａ−Ａ断面部に、図３３は、上記Ｂ−Ｂ断面部に対応する。また、図３４〜図３７は、第３層配線の形成工程までを示し、図３４は、上記Ａ−Ａ断面部に、図３５は、上記Ｂ−Ｂ断面部に、図３６は、上記Ｃ−Ｃ断面部に、図３７は、上記Ｄ−Ｄ断面部に対応する。
【０１１４】
図２８〜図３１に示すＳＯＩ基板を準備する。このＳＯＩ基板は、前述したとおり、支持基板１と絶縁層ＢＯＸとその上部の半導体領域（素子形成領域）３とを有する。支持基板１は、例えば、単結晶シリコン基板である。絶縁層ＢＯＸは、例えば、酸化シリコン膜であり、その膜厚は、例えば、４〜２０ｎｍ程度である。また、半導体領域３は、例えば、単結晶シリコン層であり、その厚さは、例えば、４〜２０ｎｍ程度である。
【０１１５】
次いで、ＳＯＩ基板中に、素子分離領域ＳＴＩを形成する。この素子分離領域ＳＴＩにより、活性領域（Ａｃ）が区画される。
【０１１６】
この素子分離領域ＳＴＩは、ＳＴＩ（shallow trench isolation）法を用いて形成することができる。すなわち、ＳＯＩ基板にフォトリソグラフィ技術およびエッチング技術を使用して支持基板１まで到達する素子分離溝を形成する。素子分離領溝の深さは、例えば、２００ｎｍ〜５００ｎｍ程度である。そして、素子分離溝を埋め込むように半導体基板上に酸化シリコン膜などの絶縁膜を形成する。この酸化シリコン膜は、ＣＶＤ（Chemical Vapor Deposition)法等を用いて形成し、その膜厚は、例えば、３００ｎｍ〜７００ｎｍ程度である。、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。この素子分離領溝の深さは、例えば、２００ｎｍ〜５００ｎｍ程度である。なお、酸化シリコン膜の成膜工程において、ＳＡ−ＣＶＤ(Sub-Atmospheric Chemical Vapor Deposition)法やＨＤＰ−ＣＶＤ(High Density Plasma Chemical Vapor Deposition)法などを用いてもよい。これらの方法を用いることで、素子分離溝への埋め込み特性が向上する。また、微細で高アスペクト比の素子分離溝に対しては、ＳＡ−ＣＶＤ膜で形成した膜の上部にＨＤＰ−ＣＶＤ方で形成した膜を配置し、これらの積層膜を用いることにより、さらに、埋め込み特性を向上させることができる。また、ＣＭＰ工程の後、フッ化水素酸などを用いて素子分離領域ＳＴＩの上部をエッチングし、その平坦性をさらに向上させてもよい。
【０１１７】
次いで、支持基板１中に、ｐ型不純物（例えば、ホウ素など）を含有するｐ型ウエル領域（Ｐｗｅｌｌ、半導体領域）、およびｎ型不純物(例えば、リンやヒ素など）を含有するｎ型ウエル領域（Ｎｗｅｌｌ、半導体領域）を形成する。ｐ型ウエル領域（Ｐｗｅｌｌ）は、例えば、イオン注入法を用いて、支持基板１中にｐ型不純物を導入することにより形成することがでる。例えば、５×１０１２／ｃｍ２〜５×１０１３／ｃｍ２の濃度で、ホウ素（Ｂ）をイオン打ち込みし、不純物の濃度が、５×１０１７／ｃｍ３〜５×１０１８／ｃｍ３のｐ型ウエル領域（Ｐｗｅｌｌ）を形成する。不純物濃度とは、本明細書においては、当該領域の最高濃度を指すものとする。ｎ型ウエル領域（Ｎｗｅｌｌ）は、例えば、イオン注入法を用いて、支持基板１中にｎ型不純物を導入することにより形成することができる。例えば、５×１０１２／ｃｍ２〜５×１０１３／ｃｍ２の濃度で、リン（Ｐ）またはヒ素（Ａｓ）をイオン打ち込みし、不純物の濃度が、５×１０１７／ｃｍ３〜５×１０１８／ｃｍ３のｎ型ウエル領域（Ｎｗｅｌｌ）を形成する。
【０１１８】
上記不純物の形成の際には、酸化シリコン膜などのスクリーン膜（図示せず）を半導体領域（素子形成領域）３の表面に形成し、このスクリーン膜を介してイオン打ち込みを行う。また、イオン打ち込みの不要な領域においては、適宜、マスク膜を形成し、不純物が導入されるのを阻止することは言うまでもない。また、イオン打ち込みは、素子分離領域ＳＴＩの深さよりも深い位置に飛程を合せ、不純物をイオン打ち込みする。このように、飛程を調整することにより、その後の不純物の拡散により、素子分離領域ＳＴＩの底部より上にウエル領域の上端がかかり、素子分離領域ＳＴＩの底部よりも深い位置にかけてウエル領域が広がることとなる。１度のイオン注入による制御が困難な場合は、イオンの打ち込みエネルギーを変えて複数回注入してもよい。なお、“飛程”とは、不純物（イオン）が注入対象物（ここでは、支持基板１）中に入射したとき、その物質中で完全に停止するまでの平均距離をいう。上記により、これらウエル領域の底部は、素子分離領域ＳＴＩよりも深い位置にあり、各ウエル領域は、素子分離領域ＳＴＩの下部で繋がりつつ、所定の幅でＹ方向に延在することとなる(図１０参照)。
【０１１９】
次いで、支持基板１中の比較的浅い位置、即ち、ウエル領域の底部と絶縁層ＢＯＸとの間に、ｐ型不純物（例えば、ホウ素など）を含有するｐ型のバックゲート領域ｐＢＧ、およびｎ型不純物(例えば、リンやヒ素など）を含有するｎ型のバックゲート領域ｎＢＧを形成する。ｐ型のバックゲート領域ｐＢＧは、例えば、イオン注入法を用いて、支持基板１中にｐ型不純物を導入することにより形成することができる。例えば、５×１０１３／ｃｍ２〜１×１０１５／ｃｍ２の濃度で、ホウ素やインジウム（Ｉｎ）などをイオン打ち込みする。また、ｎ型のバックゲート領域ｎＢＧは、例えば、イオン注入法を用いて、支持基板１中にｎ型不純物を導入することにより形成することができる。例えば、５×１０１３／ｃｍ２〜１×１０１５／ｃｍ２の濃度で、リン、ヒ素またはアンチモン（Ｓｂ）などをイオン打ち込みする。前述したとおり、これらバックゲート領域ＢＧの底部は、素子分離領域ＳＴＩよりも浅い位置にあり、各バックゲート領域ＢＧは、素子分離領域ＳＴＩで分離されている。
【０１２０】
バックゲート領域の深さは、イオン注入法の注入エネルギーを制御することにより調整することができる。素子分離領域ＳＴＩの深さよりも浅い位置に飛程を合せ、その後の不純物の拡散によっても、素子分離領域ＳＴＩの底部より上に、バックゲート領域の底部が位置するよう調整を行う。
【０１２１】
なお、ここでは、ウエル領域を形成した後、バックゲート領域を形成したが、逆としてもよい。また、上記のようにイオン注入の条件を調整することにより、半導体領域３には、ウエル領域やバックゲート領域を構成する不純物が注入されないように制御することが好ましい。即ち、トランジスタのチャネル領域がノンドープとなるよう、半導体領域３には不純物を注入しない方が好ましい。この半導体領域３（チャネルとなる領域）中にしきい値電圧の調整用の不純物を注入してもよいが、この場合、前述したとおり不純物濃度のばらつきによるトランジスタ特性のばらつき大きくなる（図７参照）。これに対し、チャネル領域をノンドープとすることで、トランジスタ特性のばらつきを低減することができる。
【０１２２】
次いで、第１プラグＰ１ｂの形成領域に開口部ＯＡｂを形成する。即ち、図２８に示すように、第１プラグＰ１ｂの形成領域の半導体領域３および絶縁層ＢＯＸを除去し、ｎ型のバックゲート領域ｎＢＧを露出させる。また、図２９に示すように、第１プラグＰ１ｂの形成領域の半導体領域３および絶縁層ＢＯＸを除去し、ｐ型のバックゲート領域ｐＢＧを露出させる。
【０１２３】
また、タップセルにおいては、第１プラグＰ１ｗの形成領域に開口部ＯＡｗを形成する。即ち、図３０に示すように、第１プラグＰ１ｗの形成領域の半導体領域３、絶縁層ＢＯＸおよびｎ型のバックゲート領域ｎＢＧを除去し、ｐ型ウエル領域Ｐｗｅｌｌを露出させる。また、図３１に示すように、第１プラグＰ１ｗの形成領域の半導体領域３、絶縁層ＢＯＸおよびｐ型のバックゲート領域ｐＢＧを除去し、ｎ型ウエル領域Ｎｗｅｌｌを露出させる。
【０１２４】
なお、上記開口部ＯＡｗ、ＯＡｂを形成した後、ウエル領域（Ｎｗｅｌｌ、Ｐｗｅｌｌ）およびバックゲート領域（ｎＢＧ、ｐＢＧ）を形成してもよい。
【０１２５】
次いで、図３２および図３３に示すように、半導体領域３の主表面に、各トラジスタを形成する。まず、活性領域（Ａｃ）の主表面に、ゲート絶縁膜ＧＯを形成する。このゲート絶縁膜ＧＯとしては、例えば、酸化シリコン膜などを用いることができる。例えば、熱酸化法を用いて例えば、１．０ｎｍ〜２．５ｎｍ程度の膜厚の酸化シリコン膜を形成する。なお、ＣＶＤ法を用いて酸化シリコン膜を形成してもよい。また、酸化シリコン膜に、３〜１０％程度の窒素を窒素プラズマ法で導入し、酸窒化シリコン膜としてもよい。また、ゲート絶縁膜ＧＯを他の絶縁膜（例えば、高誘電体膜）で構成してもよい。また、ゲート絶縁膜ＧＯを、酸化シリコン膜とこの上部の高誘電体膜（ｈｉｇｈ−ｋ膜）との積層膜で構成してもよい。この場合、例えば、熱酸化法で０．５ｎｍ〜１．５ｎｍ程度の膜厚の酸化シリコン膜を形成した後、ＣＶＤ法を用いて酸化ハフニウム膜（ＨｆＯ２膜）などを０．５ｎｍ〜２．０ｎｍ程度の膜厚で形成する。また、領域毎に、ゲート絶縁膜ＧＯの組成を変えてもよい。
【０１２６】
次いで、ゲート絶縁膜ＧＯ上に、導電性膜よりなるゲート電極Ｇを形成する。ゲート電極Ｇとしては、例えば、多結晶シリコン膜を用いることができる。例えば、ゲート絶縁膜ＧＯ上に多結晶シリコン膜をＣＶＤ法などを用いて例えば５０ｎｍ〜１５０ｎｍ程度の膜厚で堆積し、パターニングすることによりゲート電極Ｇを形成する。例えば、窒化シリコン膜などによるマスク膜（図示せず）をマスクに、導電性膜をエッチングする。なお、ゲート電極Ｇとして金属膜を用いてもよい。また、ゲート電極Ｇを多結晶シリコン膜と金属膜との積層膜で構成してもよい。ゲート電極Ｇの材料は、トランジスタ特性に応じて適宜選択することができる。
【０１２７】
次いで、ゲート電極Ｇの両側の活性領域ＡｃＰ１、ＡｃＰ２中に、ｎ型の低濃度不純物領域ＥＸ１を形成する。このｎ型の低濃度不純物領域ＥＸ１は、ゲート電極Ｇ（上部の窒化シリコン膜を含む）をマスクとして、イオン注入法により、活性領域（ＡｃＰ１、ＡｃＰ２）にｎ型不純物を導入することにより形成することができる。ゲート電極Ｇの両側の活性領域ＡｃＮ１、ＡｃＮ２中に、ｐ型の低濃度不純物領域ＥＸ１を形成する。このｐ型の低濃度不純物領域ＥＸ１は、ゲート電極Ｇをマスクとして、イオン注入法により、活性領域（ＡｃＮ１、ＡｃＮ２）にｐ型不純物を導入することにより形成することができる。
【０１２８】
次いで、ゲート電極Ｇの両側の側壁に、サイドウォールＳＷを形成する。このサイドウォールＳＷは、例えば、窒化シリコン膜よりなる。例えば、窒化シリコン膜などの絶縁膜をＣＶＤ法でゲート電極Ｇ上に堆積した後、異方性エッチングを施し、ゲート電極Ｇの側壁に絶縁膜をサイドウォールＳＷとして残存させることにより形成することができる。なお、このサイドウォールＳＷの形成の際、上記開口部ＯＡｂおよびＯＡｗの側壁にも、サイドウォールが残存する場合がある（図示せず）。そのような場合であっても、開口部（ＯＡｂ、ＯＡｗ）の底部が露出していれば問題はない。言い換えれば、サイドウォールの残存量を考慮しても開口部が埋まらない程度の大きさで開口部（ＯＡｂ、ＯＡｗ）を形成しておく。このように開口部（ＯＡｂ、ＯＡｗ）の底部が露出していれば問題はなく、むしろ、開口部側壁が絶縁膜で保護され好適である。
【０１２９】
次いで、ゲート電極Ｇ（上部の窒化シリコン膜を含む）およびサイドウォールＳＷの合成体の両側の活性領域（ＡｃＰ１、ＡｃＰ２）中に、ｎ型の高濃度不純物領域ＥＸ２を形成する。このｎ型の高(例えば、リンやヒ素など）を導入することにより形成することができる。例えば、１×１０１４／ｃｍ２〜１×１０１６／ｃｍ２の濃度で、リンやヒ素などをイオン打ち込みする。また、上記合成体の両側のｎ型ウエル領域活性領域（ＡｃＰ１、ＡｃＰ２）中に、ｐ型の高濃度不純物領域ＥＸ２を形成する。このｐ型の高濃度不純物領域ＥＸ２は、上記合成体をマスクとして、イオン注入法により、ｐ型不純物（例えば、ホウ素など）を導入することにより形成することができる。例えば、１×１０１４／ｃｍ２〜１×１０１６／ｃｍ２の濃度で、ホウ素などをイオン打ち込みする。
【０１３０】
高濃度不純物領域ＥＸ２は、低濃度不純物領域ＥＸ１より、不純物濃度が高く、また、深く形成される。この低濃度不純物領域ＥＸ１および高濃度不純物領域ＥＸ２で、ＬＤＤ（Lightly Doped Drain）構造のソース・ドレイン領域が構成される。
【０１３１】
以上の工程により、６つのトランジスタ（Ｄｒ１、Ａｃｃ１、Ｌｏ１、Ｌｏ２、Ａｃｃ２、Ｄｒ２）が略完成する。
【０１３２】
次いで、ゲート電極Ｇおよびソース、ドレイン領域（ＥＸ２）上に、サリサイド（Salicide：Self Aligned Silicide）技術により、金属シリサイド層１３を形成する。なお、ゲート電極Ｇの上部に窒化シリコン膜などのマスク膜（図示せず）が残存している場合には、この膜を除去してからシリサイド化を行う。例えば、トランジスタ上にニッケル（Ｎｉ）膜などの金属膜を形成し熱処理を施すことにより、ゲート電極ＧとＮｉ膜およびソース、ドレイン領域（ＥＸ２）とＮｉ膜との接触領域において、シリサイド化反応を生じさせる。その後、未反応のＮｉ膜を除去することにより、ニッケルシリサイド膜を形成する。
【０１３３】
次いで、図３４〜図３７に示すように、開口部ＯＡｗ、ＯＡｂの内部および各トランジスタ（Ｄｒ１、Ａｃｃ１、Ｌｏ１、Ｌｏ２、Ａｃｃ２、Ｄｒ２）上に第１プラグＰ１（Ｐ１ｇ、ＳＰ１、Ｐ１ｂ、Ｐ１ｗを含む）を形成し、さらに、その上部に第１〜第３層配線（Ｍ１〜Ｍ３）を形成する。
【０１３４】
まず、開口部ＯＡｗ、ＯＡｂの内部および各トランジスタ（Ｄｒ１、Ａｃｃ１、Ｌｏ１等）上に層間絶縁膜ＩＬ１として窒化シリコン膜と酸化シリコン膜との積層膜を形成する。次いで、層間絶縁膜ＩＬ１中にコンタクトホールを形成し、このコンタクトホールの内部を含む層間絶縁膜ＩＬ１上に導電性膜を堆積する。コンタクトホールの形成の際、第１プラグＰ１ｂおよびＰ１ｗの形成領域においては、それぞれ上記開口部ＯＡｂ、ＯＡｗの内側にコンタクトホールを形成する。これにより、コンタクトホールの内部に埋め込まれる金属膜（第１プラグ）と開口部の外側の領域（半導体領域３、バックゲート領域ＢＧ等）との電気的導通を阻止することができる。
【０１３５】
導電性膜としては、バリア膜（図示せず）と金属膜との積層膜を用いることができる。バリア膜としては、例えば、Ｔｉ（チタン）膜またはＴｉＮ（窒化チタン）膜、もしくはこれらの積層膜を用いることができる。また、金属膜としては、例えば、Ｗ（タングステン）膜などを用いることができる。堆積した導電性膜のうち、コンタクトホール以外の導電性膜をＣＭＰ法などを用いて除去することにより、コンタクトホール内に導電性膜を埋め込むことにより、第１プラグＰ１を形成する。
【０１３６】
次いで、プラグＰ１上に、第１層配線Ｍ１を形成する。この第１層配線Ｍ１は、導電性膜をパターニングすることにより形成することができる。なお、第１層配線Ｍ１を、埋め込み配線（ダマシン配線）としてもよい。
【０１３７】
次いで、第１層配線Ｍ１上に、層間絶縁膜ＩＬ２を形成した後、第２プラグＰ２および第２層配線Ｍ２を形成する。第２プラグＰ２は、層間絶縁膜ＩＬ２中に、第１プラグＰ１と同様に形成することができる。第２層配線Ｍ２は、第１層配線Ｍ１と同様に形成することができる。この第２層配線Ｍ２を埋め込み配線としてもよい。この際、コンタクトホールと配線溝の内部に導電性膜を同時に埋め込み、第２プラグＰ２と第２層配線Ｍ２とを同時に形成する、いわゆるデュアルダマシン法を用いてもよい。
【０１３８】
次いで、第２層配線Ｍ２上に、層間絶縁膜ＩＬ３を形成した後、第３プラグＰ３および第３層配線Ｍ３を形成する。第３プラグＰ３は、層間絶縁膜ＩＬ３中に、第１プラグＰ１と同様に形成することができる。第３層配線Ｍ３は、第１層配線Ｍ１と同様に形成することができる。この第３層配線Ｍ３を埋め込み配線としてもよい。この際、コンタクトホールと配線溝の内部に導電性膜を同時に埋め込み、第３プラグＰ３と第３層配線Ｍ３とを同時に形成する、いわゆるデュアルダマシン法を用いてもよい。
【０１３９】
なお、上記断面構造を構成する各パターンの形成工程に制限はなく、適宜工程を入れ替え、また、変更することが可能である。
【０１４０】
（実施の形態２）
実施の形態１においては、ＳＲＡＭを構成するｎ型のトランジスタ（Ｄｒ１）が配置される半導体領域３の下部に、絶縁層ＢＯＸを介して、ｎ型のバックゲート領域ｎＢＧを配置し、その下部には、ｐ型ウエル領域Ｐｗｅｌｌを配置した（図２参照）が、これらの導電型を逆としてもよい。
【０１４１】
即ち、ｎ型のトランジスタが配置される半導体領域３の下部には、絶縁層ＢＯＸを介して、ｐ型のバックゲート領域ｐＢＧを配置し、さらに、このｐ型のバックゲート領域ｐＢＧの下部に、ｎ型ウエル領域Ｎｗｅｌｌを配置する。
【０１４２】
そして、このｎ型のトランジスタにおいて、このトランジスタ（Ｄｒ１）のゲート電極Ｇとその下方のｐ型のバックゲート領域ｐＢＧを電気的に接続し、また、ｎ型ウエル領域Ｎｗｅｌｌを、電源電位（Ｖｄｄ）に固定する。
【０１４３】
この場合も、実施の形態１と同様の効果を奏することができる。即ち、閾値電位（Ｖｔｈ）をトランジスタがオン状態の時には低く、逆に、オフ状態の時には高くなるように、バックゲート電位を動的にコントロールすることができる。また、ウエル領域とバックゲート領域との間は、順バイアスされることなく、これらの間のリーク電流を低減することができる。
【０１４４】
さらに、この場合、ｎ型のトランジスタの閾値電位（Ｖｔｈ）が高くなるが、設計上、閾値電位（Ｖｔｈ）を高く設計する必要がある場合には、好適である。また、閾値電位（Ｖｔｈ）が高くなるためオフ電流を抑制することができる。
【０１４５】
また、実施の形態１においては、ＳＲＡＭを構成するｐ型のトランジスタ（Ｌｏ１等）が配置される半導体領域３の下部に、絶縁層ＢＯＸを介して、ｐ型のバックゲート領域ｐＢＧを配置し、その下部には、ｎ型ウエル領域Ｎｗｅｌｌを配置した（図４参照）が、これらの導電型を逆としてもよい。
【０１４６】
即ち、ｐ型のトランジスタが配置される半導体領域３の下部には、絶縁層ＢＯＸを介して、ｎ型のバックゲート領域ｎＢＧを配置し、さらに、このｎ型のバックゲート領域ｎＢＧの下部に、ｐ型ウエル領域Ｐｗｅｌｌを配置する。
【０１４７】
そして、このｐ型のトランジスタにおいて、このトランジスタのゲート電極Ｇとその下方のｎ型のバックゲート領域ｎＢＧを電気的に接続し、また、ｐ型ウエル領域Ｐｗｅｌｌは、接地電位（ＶＳＳ）に固定する。
【０１４８】
この場合も、実施の形態１と同様の効果を奏することができる。即ち、閾値電位（Ｖｔｈ）をトランジスタがオン状態の時には低く、逆に、オフ状態の時には高くなるように、バックゲート電位を動的にコントロールすることができる。また、ウエル領域とバックゲート領域との間は、順バイアスされることなく、これらの間のリーク電流を低減することができる。
【０１４９】
さらに、この場合、ｎ型のトランジスタの閾値電位（Ｖｔｈ）が高くなるが、設計上、閾値電位（Ｖｔｈ）を高く設計する必要がある場合には、好適である。また、閾値電位（Ｖｔｈ）が高くなるためオフ電流を抑制することができる。
【０１５０】
なお、本実施の形態においては、上記のとおりウエル領域とバックゲート領域の導電型が逆である以外は、実施の形態１と同様の構成であるため、その構成の詳細な説明を省略する。
【０１５１】
（実施の形態３）
上記実施の形態１においては、活性領域（Ａｃ）の形状を台形状としたが（図１０参照）、他の形状としてもよい。図３８は、本実施の形態のＳＲＡＭの構成を示す平面図である。
【０１５２】
図３８においては、活性領域ＡｃＰ１が、段差を有する形状となっている。第１プラグＰ１ｂの配置部の幅が広くなった形状である。言い換えれば、活性領域ＡｃＰ１は、Ｙ方向の一端のＸ方向の幅（長さ）が、Ｙ方向の他端のＸ方向の幅より大きくなるように幅広部を有する。図３８では、上部に幅広部を有する。
【０１５３】
また、活性領域ＡｃＰ２が、段差を有する形状となっている。第１プラグＰ１ｂの配置部の幅が広くなった形状である。言い換えれば、活性領域ＡｃＰ２は、Ｙ方向の一端のＸ方向の幅（長さ）が、Ｙ方向の他端のＸ方向の幅より大きくなるように幅広部を有する。図３８では、下部に幅広部を有する。即ち、活性領域ＡｃＰ１とは逆側の端部に幅広部を有する。
【０１５４】
また、実施の形態１および図３８においては、メモリセル領域において、ｎ型ウエル領域Ｎｗｅｌｌを斜め（平行四辺形状）に形成したが、ｎ型ウエル領域を矩形状としてもよい。但し、活性領域（Ａｃ）の幅広部（突起部）に対応して、ｎ型ウエル領域を斜め（並行四辺形状）に配置することにより、メモリセル領域のＸ方向の長さが小さくなり、メモリセルの小面積化を図ることができる。
【０１５５】
（実施の形態４）
上記実施の形態１においては、開口部ＯＡｂ、ＯＡｗを形成した後、層間絶縁膜ＩＬ１および第１プラグＰ１ｂ、Ｐ１ｗを形成したが、開口部ＯＡｂ、ＯＡｗを設けず、層間絶縁膜ＩＬ１に、第１プラグＰ１ｂ、Ｐ１ｗ用のコンタクトホールを形成してもよい。即ち、ウエル領域（ｗｅｌｌ）およびバックゲート領域（ＢＧ）まで到達する深さの異なるコンタクトホールを形成してもよい。
【０１５６】
図３９〜図４２は、本実施の形態のＳＲＡＭの製造工程を示す断面図である。図３９は、例えば、図１０のＡ−Ａ断面部に、図４０は、図１０のＢ−Ｂ断面部に対応する。また、図４１は、例えば、図２４のＣ−Ｃ断面部に、図４２は、図２４のＤ−Ｄ断面部に対応する。
【０１５７】
図示するように、素子分離領域ＳＴＩ、バックゲート領域（ＢＧ）およびウエル領域（ｗｅｌｌ）を形成した後、半導体領域３上に各トランジスタ（Ｌｏ１、Ｌｏ２、Ａｃｃ１、Ａｃｃ２、Ｄｒ１、Ｄｒ２）を形成する。
【０１５８】
その後、各トランジスタ（Ｄｒ１、Ａｃｃ１、Ｌｏ１等）上に層間絶縁膜ＩＬ１として窒化シリコン膜と酸化シリコン膜との積層膜を形成する。次いで、層間絶縁膜ＩＬ１中にコンタクトホールを形成する。この際、第１プラグＰ１ｂの形成領域においては、層間絶縁膜ＩＬ１のみならず、その下部に位置する半導体領域３および絶縁層ＢＯＸを除去し、バックゲート領域（ｐＢＧまたはｎＢＧ）まで到達するコンタクトホールを形成する。また、タップセルの第１プラグＰ１ｗの形成領域においては、層間絶縁膜ＩＬ１のみならず、その下部に位置する半導体領域３、絶縁層ＢＯＸおよびバックゲート領域（ｐＢＧまたはｎＢＧ）を除去し、ウエル領域（ＮｗｅｌｌまたはＰｗｅｌｌ）まで到達するコンタクトホールを形成する。
【０１５９】
この後、コンタクトホールの内部を酸化し、その側壁および底部に酸化シリコン膜２０を形成する。その後、異方性エッチングにより、コンタクトホールの底部の酸化シリコン膜２０を除去する。この工程により、コンタクトホールの側壁から露出した半導体領域３およびバックゲート領域（ｐＢＧまたはｎＢＧ）が酸化シリコン膜２０で覆われる。これにより、第１プラグＰ１ｂ、Ｐ１ｗと半導体領域３やバックゲート領域ＢＧ等とのショートを防止することができる。
【０１６０】
なお、上記酸化シリコン膜２０に代えてサイドウォール膜（図示せず）を形成してもよい。この場合、薄い窒化シリコン膜などの絶縁膜をコンタクトホールの内部を含む層間絶縁膜ＩＬ１上に堆積した後、異方性エッチングを施すことにより、コンタクトホールの側壁にサイドウォール膜を形成する。この場合も、コンタクトホールの内部に埋め込まれた導電性膜（第１プラグＰ１ｂ、Ｐ１ｗ）と半導体領域３やバックゲート領域ＢＧ等とのショートを防止することができる。
【０１６１】
（実施の形態５）
上記実施の形態１においては、タップセル領域においても、バックゲート領域（ＢＧ）とその下部のウエル領域（ｗｅｌｌ）の導電型を逆としたが（図１３、図１４参照）、これらを同じ導電型としてもよい。
【０１６２】
図４３および図４４は、本実施の形態のＳＲＡＭのタップセル領域の断面図である。図４３は、例えば、図２４のＣ−Ｃ断面部に、図４４は、図２４のＤ−Ｄ断面部に対応する。
【０１６３】
図４３に示すように、活性領域（ＡｃＳ）の下部には、絶縁層ＢＯＸを介してｐ型のバックゲート領域ｐＢＧが配置され、その下部には、ｐ型ウエル領域Ｐｗｅｌｌが配置されている。このｐ型のバックゲート領域ｐＢＧは、活性領域ＡｃＮ１、ＡｃＮ２の下部のｐ型のバックゲート領域ｐＢＧと同時に形成すればよい（図１２参照）。
【０１６４】
また、図４４に示すように、活性領域（ＡｃＳ）の下部には、絶縁層ＢＯＸを介してｎ型のバックゲート領域ｎＢＧが配置され、その下部には、ｎ型ウエル領域Ｎｗｅｌｌが配置されている。このｎ型のバックゲート領域ｎＢＧは、活性領域ＡｃＰ１、ＡｃＰ２の下部のｎ型のバックゲート領域ｎＢＧと同時に形成すればよい（図１１参照）。
【０１６５】
このように、タップセルにおいては、ウエル領域（ｗｅｌｌ）上に、同じ導電型のバックゲート領域（ＢＧ）を配置することにより、第１プラグＰ１ｗ（コンタクトホール）の深さを浅くすることができる。即ち、図４３および図４４に示すように、バックゲート領域（ＢＧ）が露出するまで層間絶縁膜ＩＬ１をエッチングしてコンタクトホールを形成し、導電性膜を埋め込むことで第１プラグＰ１ｗを形成すれば良い。この場合、第１プラグＰ１ｗを第１プラグＰ１ｂと同程度の深さとなる。
【０１６６】
このように、本実施の形態によれば、上記第１プラグＰ１ｗにより、バックゲート領域（ＢＧ）を介してウエル給電を行うことができる。
【０１６７】
（実施の形態６）
上記実施の形態において詳細に説明したＳＲＡＭが用いられる半導体装置（半導体部品や電子機器なども含む）に制限はないが、例えば、ＳｏＣ（System-on-a-chip）やマイクロコンピュータを含むシステムが形成された半導体チップに組み込むことができる。半導体チップは、ＣＰＵ（Central Processing Unit）、ＳＲＡＭ、および論理回路（ＬＯＧＩＣ）を有している。なお、ＳＲＡＭの他、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）などの他の記憶素子を有する構成としてもよく、また、アナログ回路などを内蔵してもよい。
【０１６８】
ＣＰＵは、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵは、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。このＣＰＵの内部には、ＣＰＵコア（ＣＵＰｃｏｒｅ）が内蔵されており、かかるＣＰＵコアの内部にはＳＲＡＭが組み込まれている。このＣＰＵコアの内部のＳＲＡＭとしては、高性能なＳＲＡＭが用いられており、上記実施の形態で詳細に説明したＳＲＡＭを用いて好適である。このように、上記実施の形態で説明したＳＲＡＭをマイコンに組み込むことにより、マイコンの特性を向上させることができる。
【０１６９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１７０】
例えば、上記実施の形態の構成は、適宜組み合わせて適用することができる。具体例としては、例えば、実施の形態４（図４１、図４２）の構成に実施の形態５のバックゲート領域（ＢＧ、図４３、図４４）の構成を適用してもよい。
【０１７１】
また、上記実施の形態においては、ＳＲＡＭを例に説明したが、図２および図４からも明らかなように、本実施の形態は、トランジスタ（ｎチャネル型トランジスタまたはｐチャネル型トランジスタ）を有する半導体装置に広く適用可能である。
【産業上の利用可能性】
【０１７２】
本発明は、半導体装置に関し、特に、ＳＯＩ基板に配置されたＣＭＯＳやＳＲＡＭを有する半導体装置に適用することができる。
【符号の説明】
【０１７３】
１ 支持基板
３ 半導体領域
１３ 金属シリサイド層
２０ 酸化シリコン膜
Ａ、Ｂ 蓄積ノード
Ａｃ 活性領域
ＡｃＮ１ 活性領域
ＡｃＮ２ 活性領域
ＡｃＰ１ 活性領域
ＡｃＰ２ 活性領域
ＡｃＳ 活性領域
Ａｃｃ１、Ａｃｃ２ アクセストランジスタ
ＢＯＸ 絶縁層
ＢＬ ビット線
／ＢＬ ビット線
ＢＧ、ｎＢＧ、ｐＢＧ バックゲート領域
Ｄｒ１、Ｄｒ２ ドライバトランジスタ
ＥＸ１ 低濃度不純物領域
ＥＸ２ 高濃度不純物領域
Ｇ ゲート電極
ＧＯ ゲート絶縁膜
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＩＬ３ 層間絶縁膜
Ｌｏ１、Ｌｏ２ ロードトランジスタ
Ｍ１ 第１層配線
Ｍ２ 第２層配線
Ｍ３ 第３層配線
Ｎｗｅｌｌ ｎ型ウエル領域
ＯＡｂ 開口部
ＯＡｗ 開口部
Ｐ１、Ｐ１ｂ、Ｐ１ｇ、Ｐ１ｗ 第１プラグ
Ｐ２ 第２プラグ
Ｐ３ 第３プラグ
Ｐｗｅｌｌ ｐ型ウエル領域
ＳＰ１ シェアードプラグ
ＳＴＩ 素子分離領域
ＳＷ サイドウォール
ＶＳＳ 接地電位
Ｖｄｄ 電源電位
ＷＬ ワード線
ｗｅｌｌ ウエル領域
【特許請求の範囲】
【請求項１】
（ａ１）第１電位と第１ノードとの間に接続された第１トランジスタと、
（ａ２）前記第１ノードと前記第１電位より低い第２電位との間に接続された第２トランジスタと、
（ａ３）前記第１電位と第２ノードとの間に接続された第３トランジスタと、
（ａ４）前記第２ノードと前記第２電位との間に接続された第４トランジスタと、
を有する半導体装置であって、
（ｂ１）素子分離領域により囲まれた第１活性領域であって、前記第１トランジスタが配置される第１活性領域と、
（ｂ２）前記素子分離領域により囲まれた第２活性領域であって、前記第２トランジスタが配置される第２活性領域と、
（ｃ）前記第１活性領域および前記第２活性領域の下部に配置された絶縁層と、
（ｄ１）前記第１活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第１半導体領域と、
（ｄ２）前記第２活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第２半導体領域と、
（ｅ１）前記第１半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第３半導体領域と、
（ｅ２）前記第２半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第４半導体領域と、を有し、
前記第１半導体領域は、前記第１トランジスタのゲート電極と接続され、
前記第２半導体領域は、前記第２トランジスタのゲート電極と接続され、
前記第３半導体領域は、前記第１半導体領域と逆導電型の領域であり、前記第１電位と接続され、
前記第４半導体領域は、前記第２半導体領域と逆導電型の領域であり、前記第２電位と接続されることを特徴とする半導体装置。
【請求項２】
（ｂ３）素子分離領域により囲まれた第３活性領域であって、前記第３トランジスタが配置される第３活性領域と、
（ｂ４）前記素子分離領域により囲まれた第４活性領域であって、前記第４トランジスタが配置される第４活性領域と、
（ｃ２）前記第３活性領域および前記第４性領域の下部には、前記絶縁層が配置され、
（ｄ３）前記第３活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第５半導体領域と、
（ｄ４）前記第４活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第６半導体領域と、
（ｅ３）前記第５半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第７半導体領域と、
（ｅ４）前記第６半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第８半導体領域と、を有し、
前記第５半導体領域は、前記第３トランジスタのゲート電極と接続され、
前記第６半導体領域は、前記第４トランジスタのゲート電極と接続され、
前記第７半導体領域は、前記第５半導体領域と逆導電型の領域であり、前記第１電位と接続され、
前記第８半導体領域は、前記第６半導体領域と逆導電型の領域であり、前記第２電位と接続されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１半導体領域は、ｐ型の不純物を含む領域であり、
前記第２半導体領域は、ｎ型の不純物を含む領域であり、
前記第３半導体領域は、ｎ型の不純物を含む領域であり、
前記第４半導体領域は、ｐ型の不純物を含む領域であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１半導体領域および前記第５半導体領域は、ｐ型の不純物を含む領域であり、
前記第２半導体領域および前記第６半導体領域は、ｎ型の不純物を含む領域であり、
前記第３半導体領域および第７半導体領域は、ｎ型の不純物を含む領域であり、
前記第４半導体領域および第４半導体領域は、ｐ型の不純物を含む領域であることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記第１活性領域および前記第２活性領域は、ｐ型またはｎ型の不純物を含有しないことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第１活性領域、前記第２活性領域、前記第３活性領域、前記第４活性領域は、ｐ型またはｎ型の不純物を含有しないことを特徴とする請求項２記載の半導体装置。
【請求項７】
（ａ５）前記第１ノードと第１ビット線との間に接続された第５トランジスタと、
（ａ６）前記第２ノードと第２ビット線との間に接続された第６トランジスタと、を有することを特徴とする請求項２記載の半導体装置。
【請求項８】
第１活性領域に、前記第５トランジスタが配置され、
第３活性領域に、前記第６トランジスタが配置されることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第５トランジスタおよび前記第６トランジスタの駆動電位は、前記第２トランジスタおよび前記第４トランジスタの駆動電位より高いことを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第１活性領域、前記第２活性領域、前記第３活性領域、および前記第４活性領域は、第１方向に、前記第２活性領域、前記第１活性領域、前記第３活性領域、および前記第４活性領域の順に配置されることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記第１活性領域は、前記第１方向と交差する第２方向に延在し、前記第２方向の一端の前記第１方向の幅が、前記第２方向の他端の前記第１方向の幅より大きくなるように前記第２方向の一端に幅広部を有することを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記第３活性領域は、前記第１方向と交差する第２方向に延在し、前記第１活性領域の幅広部が形成される側とは逆側の端部に幅広部を有することを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記第１活性領域の幅広部に、前記第１半導体領域まで到達する第１接続部を有し、
前記第３活性領域の幅広部に、前記第５半導体領域まで到達する第２接続部を有することを特徴とする請求項１２記載の半導体装置。
【請求項１４】
前記第１半導体領域は、前記第１トランジスタのゲート電極と前記第１接続部を介して接続され、
前記第５半導体領域は、前記第３トランジスタのゲート電極と前記第２接続部を介して接続されることを特徴とする請求項１３記載の半導体装置。
【請求項１５】
前記第２活性領域には、前記第２半導体領域まで到達する第３接続部を有し、
前記第４活性領域には、前記第６半導体領域まで到達する第４接続部を有することを特徴とする請求項１３記載の半導体装置。
【請求項１６】
前記第２半導体領域は、前記第２トランジスタのゲート電極と前記第３接続部を介して接続され、
前記第６半導体領域は、前記第４トランジスタのゲート電極と前記第４接続部を介して接続されることを特徴とする請求項１５記載の半導体装置。
【請求項１７】
前記第１乃至第６トランジスタを有するメモリセルを複数有するメモリセルアレイであって、
前記第１方向に延在するラインに対して線対称に前記メモリセルが繰り返し配置され、
前記第２方向に延在するラインに対して線対称に前記メモリセルが繰り返し配置されたメモリセルアレイを有することを特徴とする請求項２記載の半導体装置。
【請求項１８】
前記メモリセルアレイは、
前記第１方向にｍ個、前記第２方向にｎ個のメモリセルを有する第１アレイ領域と、
前記第１方向にｍ個、前記第２方向にｎ個のメモリセルを有する第２アレイ領域と、を有し、
前記第１アレイ領域と前記第２アレイ領域の間に前記第１方向に延在する給電領域を有し、
前記給電領域において、
前記第３半導体領域は、前記第１電位と接続され、
前記第４半導体領域は、前記第２電位と接続されることを特徴とする請求項１記載の半導体装置。
【請求項１９】
（ａ１）第１電位と第１ノードとの間に接続された第１トランジスタと、
（ａ２）前記第１ノードと前記第１電位より低い第２電位との間に接続された第２トランジスタと、
（ａ３）前記第１電位と第２ノードとの間に接続された第３トランジスタと、
（ａ４）前記第２ノードと前記第２電位との間に接続された第４トランジスタと、
を有する半導体装置であって、
（ｂ１）素子分離領域により囲まれた第１活性領域であって、前記第１トランジスタが配置される第１活性領域と、
（ｂ２）前記素子分離領域により囲まれた第２活性領域であって、前記第２トランジスタが配置される第２活性領域と、
（ｃ）前記第１活性領域および前記第２活性領域の下部に配置された絶縁層と、
（ｄ１）前記第１活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第１半導体領域と、
（ｄ２）前記第２活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第２半導体領域と、
（ｅ１）前記第１半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第３半導体領域と、
（ｅ２）前記第２半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第４半導体領域と、を有し、
前記第１半導体領域は、前記第１トランジスタのゲート電極と接続され、
前記第２半導体領域は、前記第２トランジスタのゲート電極と接続され、
前記第３半導体領域は、前記第１半導体領域と逆導電型の領域であり、前記第２電位と接続され、
前記第４半導体領域は、前記第２半導体領域と逆導電型の領域であり、前記第１電位と接続されることを特徴とする半導体装置。
【請求項２０】
（ａ）素子分離領域により囲まれた活性領域に配置されたｎチャネル型トランジスタと、
（ｂ）前記活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第１半導体領域と、
（ｃ）前記第１半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第２半導体領域と、を有し、
前記第１半導体領域は、前記ｎチャネル型トランジスタのゲート電極と接続され、
前記第２半導体領域は、前記第１半導体領域と逆導電型の領域であることを特徴とする半導体装置。
【請求項２１】
（ａ）素子分離領域により囲まれた活性領域に配置されたｐチャネル型トランジスタと、
（ｂ）前記活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第１半導体領域と、
（ｃ）前記第１半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第２半導体領域と、を有し、
前記第１半導体領域は、前記ｐチャネル型トランジスタのゲート電極と接続され、
前記第２半導体領域は、前記第１半導体領域と逆導電型の領域であることを特徴とする半導体装置。
【請求項１】
（ａ１）第１電位と第１ノードとの間に接続された第１トランジスタと、
（ａ２）前記第１ノードと前記第１電位より低い第２電位との間に接続された第２トランジスタと、
（ａ３）前記第１電位と第２ノードとの間に接続された第３トランジスタと、
（ａ４）前記第２ノードと前記第２電位との間に接続された第４トランジスタと、
を有する半導体装置であって、
（ｂ１）素子分離領域により囲まれた第１活性領域であって、前記第１トランジスタが配置される第１活性領域と、
（ｂ２）前記素子分離領域により囲まれた第２活性領域であって、前記第２トランジスタが配置される第２活性領域と、
（ｃ）前記第１活性領域および前記第２活性領域の下部に配置された絶縁層と、
（ｄ１）前記第１活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第１半導体領域と、
（ｄ２）前記第２活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第２半導体領域と、
（ｅ１）前記第１半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第３半導体領域と、
（ｅ２）前記第２半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第４半導体領域と、を有し、
前記第１半導体領域は、前記第１トランジスタのゲート電極と接続され、
前記第２半導体領域は、前記第２トランジスタのゲート電極と接続され、
前記第３半導体領域は、前記第１半導体領域と逆導電型の領域であり、前記第１電位と接続され、
前記第４半導体領域は、前記第２半導体領域と逆導電型の領域であり、前記第２電位と接続されることを特徴とする半導体装置。
【請求項２】
（ｂ３）素子分離領域により囲まれた第３活性領域であって、前記第３トランジスタが配置される第３活性領域と、
（ｂ４）前記素子分離領域により囲まれた第４活性領域であって、前記第４トランジスタが配置される第４活性領域と、
（ｃ２）前記第３活性領域および前記第４性領域の下部には、前記絶縁層が配置され、
（ｄ３）前記第３活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第５半導体領域と、
（ｄ４）前記第４活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第６半導体領域と、
（ｅ３）前記第５半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第７半導体領域と、
（ｅ４）前記第６半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第８半導体領域と、を有し、
前記第５半導体領域は、前記第３トランジスタのゲート電極と接続され、
前記第６半導体領域は、前記第４トランジスタのゲート電極と接続され、
前記第７半導体領域は、前記第５半導体領域と逆導電型の領域であり、前記第１電位と接続され、
前記第８半導体領域は、前記第６半導体領域と逆導電型の領域であり、前記第２電位と接続されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１半導体領域は、ｐ型の不純物を含む領域であり、
前記第２半導体領域は、ｎ型の不純物を含む領域であり、
前記第３半導体領域は、ｎ型の不純物を含む領域であり、
前記第４半導体領域は、ｐ型の不純物を含む領域であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１半導体領域および前記第５半導体領域は、ｐ型の不純物を含む領域であり、
前記第２半導体領域および前記第６半導体領域は、ｎ型の不純物を含む領域であり、
前記第３半導体領域および第７半導体領域は、ｎ型の不純物を含む領域であり、
前記第４半導体領域および第４半導体領域は、ｐ型の不純物を含む領域であることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記第１活性領域および前記第２活性領域は、ｐ型またはｎ型の不純物を含有しないことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第１活性領域、前記第２活性領域、前記第３活性領域、前記第４活性領域は、ｐ型またはｎ型の不純物を含有しないことを特徴とする請求項２記載の半導体装置。
【請求項７】
（ａ５）前記第１ノードと第１ビット線との間に接続された第５トランジスタと、
（ａ６）前記第２ノードと第２ビット線との間に接続された第６トランジスタと、を有することを特徴とする請求項２記載の半導体装置。
【請求項８】
第１活性領域に、前記第５トランジスタが配置され、
第３活性領域に、前記第６トランジスタが配置されることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第５トランジスタおよび前記第６トランジスタの駆動電位は、前記第２トランジスタおよび前記第４トランジスタの駆動電位より高いことを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第１活性領域、前記第２活性領域、前記第３活性領域、および前記第４活性領域は、第１方向に、前記第２活性領域、前記第１活性領域、前記第３活性領域、および前記第４活性領域の順に配置されることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記第１活性領域は、前記第１方向と交差する第２方向に延在し、前記第２方向の一端の前記第１方向の幅が、前記第２方向の他端の前記第１方向の幅より大きくなるように前記第２方向の一端に幅広部を有することを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記第３活性領域は、前記第１方向と交差する第２方向に延在し、前記第１活性領域の幅広部が形成される側とは逆側の端部に幅広部を有することを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記第１活性領域の幅広部に、前記第１半導体領域まで到達する第１接続部を有し、
前記第３活性領域の幅広部に、前記第５半導体領域まで到達する第２接続部を有することを特徴とする請求項１２記載の半導体装置。
【請求項１４】
前記第１半導体領域は、前記第１トランジスタのゲート電極と前記第１接続部を介して接続され、
前記第５半導体領域は、前記第３トランジスタのゲート電極と前記第２接続部を介して接続されることを特徴とする請求項１３記載の半導体装置。
【請求項１５】
前記第２活性領域には、前記第２半導体領域まで到達する第３接続部を有し、
前記第４活性領域には、前記第６半導体領域まで到達する第４接続部を有することを特徴とする請求項１３記載の半導体装置。
【請求項１６】
前記第２半導体領域は、前記第２トランジスタのゲート電極と前記第３接続部を介して接続され、
前記第６半導体領域は、前記第４トランジスタのゲート電極と前記第４接続部を介して接続されることを特徴とする請求項１５記載の半導体装置。
【請求項１７】
前記第１乃至第６トランジスタを有するメモリセルを複数有するメモリセルアレイであって、
前記第１方向に延在するラインに対して線対称に前記メモリセルが繰り返し配置され、
前記第２方向に延在するラインに対して線対称に前記メモリセルが繰り返し配置されたメモリセルアレイを有することを特徴とする請求項２記載の半導体装置。
【請求項１８】
前記メモリセルアレイは、
前記第１方向にｍ個、前記第２方向にｎ個のメモリセルを有する第１アレイ領域と、
前記第１方向にｍ個、前記第２方向にｎ個のメモリセルを有する第２アレイ領域と、を有し、
前記第１アレイ領域と前記第２アレイ領域の間に前記第１方向に延在する給電領域を有し、
前記給電領域において、
前記第３半導体領域は、前記第１電位と接続され、
前記第４半導体領域は、前記第２電位と接続されることを特徴とする請求項１記載の半導体装置。
【請求項１９】
（ａ１）第１電位と第１ノードとの間に接続された第１トランジスタと、
（ａ２）前記第１ノードと前記第１電位より低い第２電位との間に接続された第２トランジスタと、
（ａ３）前記第１電位と第２ノードとの間に接続された第３トランジスタと、
（ａ４）前記第２ノードと前記第２電位との間に接続された第４トランジスタと、
を有する半導体装置であって、
（ｂ１）素子分離領域により囲まれた第１活性領域であって、前記第１トランジスタが配置される第１活性領域と、
（ｂ２）前記素子分離領域により囲まれた第２活性領域であって、前記第２トランジスタが配置される第２活性領域と、
（ｃ）前記第１活性領域および前記第２活性領域の下部に配置された絶縁層と、
（ｄ１）前記第１活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第１半導体領域と、
（ｄ２）前記第２活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第２半導体領域と、
（ｅ１）前記第１半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第３半導体領域と、
（ｅ２）前記第２半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第４半導体領域と、を有し、
前記第１半導体領域は、前記第１トランジスタのゲート電極と接続され、
前記第２半導体領域は、前記第２トランジスタのゲート電極と接続され、
前記第３半導体領域は、前記第１半導体領域と逆導電型の領域であり、前記第２電位と接続され、
前記第４半導体領域は、前記第２半導体領域と逆導電型の領域であり、前記第１電位と接続されることを特徴とする半導体装置。
【請求項２０】
（ａ）素子分離領域により囲まれた活性領域に配置されたｎチャネル型トランジスタと、
（ｂ）前記活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第１半導体領域と、
（ｃ）前記第１半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第２半導体領域と、を有し、
前記第１半導体領域は、前記ｎチャネル型トランジスタのゲート電極と接続され、
前記第２半導体領域は、前記第１半導体領域と逆導電型の領域であることを特徴とする半導体装置。
【請求項２１】
（ａ）素子分離領域により囲まれた活性領域に配置されたｐチャネル型トランジスタと、
（ｂ）前記活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第１半導体領域と、
（ｃ）前記第１半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第２半導体領域と、を有し、
前記第１半導体領域は、前記ｐチャネル型トランジスタのゲート電極と接続され、
前記第２半導体領域は、前記第１半導体領域と逆導電型の領域であることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【公開番号】特開２０１３−２６５０２（Ｐ２０１３−２６５０２Ａ）
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願番号】特願２０１１−１６１００９（Ｐ２０１１−１６１００９）
【出願日】平成２３年７月２２日（２０１１．７．２２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願日】平成２３年７月２２日（２０１１．７．２２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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