半導体集積回路装置
【課題】低電源電圧でもＳＮＭと書き込みマージンを両立させたＳＲＡＭを備える。
【解決手段】ＳＲＡＭは、複数列に対応して設けられた複数のセル電源線、電源電圧を供給する電源線、及び前記複数のセル電源線にそれぞれ対応して設けられ、各々はその対応するメモリセル電源線と前記電源線との間を電気的に接続する複数の電源回路を含む。メモリセルの各々は、第１及び第２のＰチャネル型トランジスタと、第１ないし第４のＮチャネル型トランジスタと第１及び第２の記憶ノードとを有するＣＭＯＳラッチ回路で構成される。電源回路は、第１の状態時にはその接続するセル電源線に第１の電圧を供給し、第２の状態時にはその接続するセル電源線に前記第１の電圧よりも低い第２の電圧を供給する、
【解決手段】ＳＲＡＭは、複数列に対応して設けられた複数のセル電源線、電源電圧を供給する電源線、及び前記複数のセル電源線にそれぞれ対応して設けられ、各々はその対応するメモリセル電源線と前記電源線との間を電気的に接続する複数の電源回路を含む。メモリセルの各々は、第１及び第２のＰチャネル型トランジスタと、第１ないし第４のＮチャネル型トランジスタと第１及び第２の記憶ノードとを有するＣＭＯＳラッチ回路で構成される。電源回路は、第１の状態時にはその接続するセル電源線に第１の電圧を供給し、第２の状態時にはその接続するセル電源線に前記第１の電圧よりも低い第２の電圧を供給する、
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、スタティック型ＲＡＭ（ランダム・アクセス・メモリ）を備えたものに利用して有効な技術に関するものである。
【背景技術】
【０００２】
スタティック型ＲＡＭ（以下、単にＳＲＡＭという）のメモリセルの特性にスタティツクノイズマージン（以下ＳＮＭという）がある。ＳＮＭはメモリセルに記憶したデータの安定性を示するものであり、大きいほどデータ保持動作が安定するが、反面では保持データに対して逆データを書き込むときには書き込みにくくなる。かかる問題を解決する技術として、特開２００２−０４２４７６公報がある。図１７には上記公報に基づいて本願発明者が先に検討したＳＲＡＭのブロック図が示されている。この公報の技術では、読み出し時には、図１８に示したような電圧供給回路を用い、信号ＷＥｉをロウレベルにすることでＰチャネルＭＯＳＦＥＴをオン状態にして外部電源Ｖccと同レベルの電圧をメモリセルに供給し安定駆動する。書き込み時には、上記信号ＷＥｉをハイレベルにすることで上記ＰチャネルＭＯＳＦＥＴをオフ状態にし、代わってＮチャネルＭＯＳＦＥＴをオン状態にしてメモリセルに供給する内部電源をＶcc−Ｖthに低下させる。これにより、ワード線により選択させたメモリセルのＳＮＭが低下し、書き込みマージンを向上することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−０４２４７６公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記特許文献１の技術では、行デコードにより選択されワード線が活性化されたメモリセルのうち、列デコードによって選択されないメモリセルについても内部電源が低下し、且、書き込み動作を行わないためにＳＮＭが低下した読み出し状態となり、ノイズ等の影響を受けてデータ消失の危険性がある。かかる危険を回避するために上記特許文献１では、図１９に示したような外部電源電圧御回路により下限電圧を設定し、これを判別することで上記非選択メモリセルのＳＮＭが低下を制限するようにするものである。しかしながら、上記のような下限電圧を発生させるためには、メモリ内部に中間的な電源発生回路を設けることが必要となりメモリ回路の消費電流を増大させてしまうことと、上記下限電圧により上記ＳＮＭの低下が制限されてしまい、書き込みマージンを向上させることができない。特に、ＬＳＩ(Large Scale Integrated circuit:大規模集積回路) では、低消費電力化およびＬＳＩ中のトランジスタ（ＭＯＳＦＥＴ）の微細化により、電源電圧を低下させる傾向にあり、上記下限電圧との差が小さくなる。メモリ回路としては、上記ＳＮＭを優先させることが必要となり、上記引用文献１の技術では書き込みマージンの向上が望めない場合がある。
【０００５】
この発明の目的は、低電源電圧でもＳＮＭと書き込みマージンを両立させることができるスタティック型ＲＡＭを備えて半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。半導体基板上にスタティック型ランダムアクセスメモリを有した半導体集積回路装置は、複数行及び複数列の行列状に配置された複数のメモリセル、前記複数列にそれぞれ対応して設けられた複数の第１のビット線、前記複数列にそれぞれ対応して設けられた複数の第２のビット線、及び前記複数行にそれぞれ対応して設けられた複数のワード線、を含むスタティック型ランダムアクセスメモリを有する。前記スタティック型ランダムアクセスメモリは、さらに、前記複数列にそれぞれ対応して設けられた複数のセル電源線、電源電圧を供給する電源線、及び前記複数のセル電源線にそれぞれ対応して設けられ、各々はその対応するメモリセル電源線と前記電源線との間を電気的に接続する複数の電源回路を含む。前記複数のメモリセルの各々は、第１及び第２のＰチャネル型トランジスタと、第１ないし第４のＮチャネル型トランジスタと、第１及び第２の記憶ノードとを有する。前記第１のＰチャネル型トランジスタ及び前記第１のＮチャネル型トランジスタは、出力が前記第１の記憶ノードに接続され、入力が前記第２の記憶ノードに接続される第１のインバータをなし、前記第２のＰチャネル型トランジスタ及び前記第３のＮチャネル型トランジスタは、出力が前記第２の記憶ノードに接続され、入力が前記第１の記憶ノードに接続される第２のインバータをなし、前記第１のＮチャネル型トランジスタのゲート、前記第１のＰチャネル型トランジスタのゲート及び前記第４のＮチャネル型トランジスタのゲートは、この順番で前記第１の方向に沿って配置され、前記第２のＮチャネル型トランジスタのゲート、前記第２のＰチャネル型トランジスタのゲート及び前記第３のＮチャネル型トランジスタのゲートは、この順番で前記第１の方向に沿って配置され、前記第１及び第２のＮチャネル型トランジスタのそれぞれゲートは、前記第２の方向に沿って配置され、前記第４及び第３のＮチャネル型トランジスタのそれぞれゲートは、前記第２の方向に沿って配置される。前記複数のワード線の各々は、その対応する行に前記第１の方向に沿って配置された複数個のメモリセル各々の前記第２及び第４のＮチャネル型トランジスタのそれぞれゲートに接続される。前記複数の第１のビット線の各々は、その対応する列に前記第２の方向に沿って配置された複数個のメモリセル各々の前記第１の記憶ノードに、前記第２のＮチャネル型トランジスタを介して電気的に接続される。前記複数の第２のビット線の各々は、その対応する列に前記第２の方向に沿って配置された複数個のメモリセル各々の前記第２の記憶ノードに、前記第４のＮチャネル型トランジスタを介して電気的に接続される。その対応する列に前記第２の方向に沿って配置された複数個のメモリセル各々の前記第１及び第２のＰチャネル型トランジスタのそれぞれソースに接続される。前記複数の電源回路の各々は、第１の状態時にはその接続するセル電源線に第１の電圧を供給し、第２の状態時にはその接続するセル電源線に前記第１の電圧よりも低い第２の電圧を供給する、
【０００７】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。半導体集積回路装置は、複数行及び複数列の行列状に配置された複数のメモリセル、前記複数行にそれぞれ対応して設けられた複数のワード線、前記複数列にそれぞれ対応して設けられた複数の第１のビット線、及び、前記複数列にそれぞれ対応して設けられた複数の第２のビット線を含むスタティック型ランダムアクセスメモリを有する。前記スタティック型ランダムアクセスメモリは、さらに、前記複数列にそれぞれ対応して設けられた複数のセル電源線、電源電圧を供給する電源線、及び前記複数のセル電源線にそれぞれ対応して設けられ、各々はその対応するメモリセル電源線と前記電源線との間を電気的に接続する複数の電源回路を含む。前記複数のメモリセルの各々は、第１の領域に設けられた第１及び第２のＰチャネル型トランジスタと、第２の領域に設けられた第１及び第２のＮチャネル型トランジスタと、第３の領域に設けられた第３及び第４のＮチャネル型トランジスタと、第１及び第２の記憶ノードとを有する。前記第１の領域が前記第２及び第３の領域の間に位置するように前記第２、第１及び第４の領域が第１の方向に沿って配置され、前記第１のＰチャネル型トランジスタ及び前記第１のＮチャネル型トランジスタは、出力が前記第１の記憶ノードに接続され、入力が前記第２の記憶ノードに接続される第１のインバータを構成し、前記第２のＰチャネル型トランジスタ及び前記第３のＮチャネル型トランジスタは、出力が前記第２の記憶ノードに接続され、入力が前記第１の記憶ノードに接続される第２のインバータを構成する。前記複数のワード線の各々は、その対応する行に前記第１の方向に沿って配置された複数個のメモリセルの前記第２及び第４のＮチャネル型トランジスタのそれぞれゲートに接続される。前記複数の第１のビット線の各々は、その対応する列に第２の方向に沿って配置された複数個のメモリセルの前記第１の記憶ノードに、前記第２のＮチャネル型トランジスタを介して接続される。前記複数の第２のビット線の各々は、その対応する列に前記第２の方向に沿って配置された複数個のメモリセルの前記第２の記憶ノードに、前記第４のＮチャネル型トランジスタを介して接続される。前記複数のセル電源線の各々は、その対応する列に前記第２の方向に沿って配置された複数個のメモリセルの前記第１及び第２のＰチャネル型トランジスタのそれぞれソースに接続される。前記複数の電源回路の各々は、第１の状態時にはその接続するセル電源線に第１の電圧を供給し、第２の状態時にはその接続するセル電源線に前記第１の電圧よりも低い第２の電圧を供給する、
【発明の効果】
【０００８】
選択された相補ビット線に対応したメモリセルの書き込み動作マージンの向上を図りつつ、上記非選択相補ビット線に接続される非選択メモリセルのＳＮＭを確保することができる。
【図面の簡単な説明】
【０００９】
【図１】この発明に係るスタティック型ＲＡＭの一実施例を示すブロック図である。
【図２】図１の電源回路の一実施例を示す回路図である。
【図３】この発明に係るメモリセルの一実施例を示す回路図である。
【図４】この発明に係るメモリセルの一実施例を示すレイアウト図である。
【図５】この発明に係るスタティック型ＲＡＭの動作の一例を説明するための波形図である。
【図６】この発明に係るスタティック型ＲＡＭの他の一実施例を示すブロック図である。
【図７】図６のスタティック型ＲＡＭに用いられる電源回路の一実施例を示す回路図である。
【図８】図６のスタティック型ＲＡＭに用いられる電源回路の他の一実施例を示す回路図である。
【図９】図６のスタティック型ＲＡＭに用いられる電源回路の更に他の一実施例を示す回路図である。
【図１０】図６のスタティック型ＲＡＭに用いられる電源回路の更に他の一実施例を示す回路図である。
【図１１】図６のスタティック型ＲＡＭに用いられる電源回路の更に他の一実施例を示す回路図である。
【図１２】図６のスタティック型ＲＡＭに用いられる電源回路の更に他の一実施例を示す回路図である。
【図１３】図６のスタティック型ＲＡＭに用いられる電源回路の更に他の一実施例を示す回路図である。
【図１４】この発明に係るメモリセルの他の一実施例を示すレイアウト図である。
【図１５】図１又は図６のスタティック型ＲＡＭに用いられるワードドライバの一実施例を示す回路図である。
【図１６】この発明に係るスタティック型ＲＡＭの一実施例を示す全体回路図である。
【図１７】特許文献１に基づいて本願発明者が先に検討したＳＲＡＭのブロック図である。
【図１８】特許文献１に示された電圧供給回路の一例の回路図である。
【図１９】特許文献１に示された電圧供給回路の他の一例の回路図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施例を図面を用いて詳細に説明する。
【実施例】
【００１１】
図１には、この発明に係るスタティック型ＲＡＭの一実施例のブロック図が示されている。同図には、４つのメモリセル、それに対応した２つのワード線ＷＬ０とＷＬｎ、相補ビット線／ＢＬ０，ＢＬ０と／ＢＬｍ，ＢＬｍが代表として例示的に示されている。メモリセルは、図示しないけれども、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴからなる２つのＣＭＯＳインバータ回路の入力と出力とを交差接続してラッチ（フリップフロップ）回路を構成して記憶部とし、かかる入出力相互接続部を記憶ノードとして、対応するビット線／ＢＬとＢＬとの間に設けられたアドレス選択用のＮチャネルＭＯＳＦＥＴから構成される。このアドレス選択用のＭＯＳＦＥＴのゲートは、対応するワード線に接続される。
【００１２】
ワード線ＷＬ０〜Ｗｎのうち、１つが行デコーダによって選択される。行デコーダには、後述するようなワードドライバを備える。行デコーダには、アドレス信号のうちのロウ（行）系アドレス信号が供給される。複数の相補ビット線／ＢＬ０，ＢＬ０〜／ＢＬｍ，ＢＬｍのうち、一対が列選択スイッチを介して書込ドライバ又はセンスアンプに接続される。つまり、列選択スイッチは、列デコーダにより形成される選択信号ＹＳ０〜ＹＳｍを受けて、上記複数の相補ビット線／ＢＬ０，ＢＬ０〜／ＢＬｍ，ＢＬｍのうちの一対を選択して上記書込バッファの出力端子、センスアンプの入力端子に接続させる。
【００１３】
制御回路には、読／書制御信号Ｒ／Ｗが供給される。制御回路は、読／書制御信号Ｒ／Ｗに対応して書込信号ＷＥ又は読出信号としてのセンスアンプ制御信号ＳＡＣを発生させる。上記書込信号ＷＥは、書込ドライバに供給されて書込ドライバを活性化するために用いられる。つまり、行デコーダによりワード線の１つが選択され、列デコーダにより一対の相補ビット線が列選択スイッチにより選択され、書込ドライバが活性化されたなら、データ入力信号が選択ワード線と選択相補ビット線に結合されたメモリセルに書き込まれる。上記センスアンプ制御信号ＳＡＣは、センスアンプを活性化するために用いられる。上記同様に行デコーダによりワード線の１つが選択され、列デコーダにより一対の相補ビット線が列選択スイッチにより選択され、センスアンプが活性化されたなら、選択ワード線と選択相補ビット線に結合されたメモリセルの読み出し信号がセンスアンプに伝えられて増幅されてデータ出力として読み出される。
【００１４】
この実施例では、選択された相補ビット線に対応したメモリセルの書き込み動作マージンの向上を図りつつ、上記非選択相補ビット線に接続される非選択メモリセルのＳＮＭを確保するために、相補ビット線／ＢＬ０，ＢＬ０〜／ＢＬｍ，ＢＬｍのそれぞれに対応してメモリセル電源線ＶＣＣ０〜ＶＣＣｍを設ける。つまり、代表として例示的に示されているメモリセル電源線ＶＣＣ０は、対応する相補ビット／ＢＬ０，ＢＬ０に接続されるメモリセルの電源線とされる。同様に、代表として例示的に示されているメモリセル電源線ＶＣＣｍは、対応する相補ビット／ＢＬｍ，ＢＬｍに接続されるメモリセルの電源線とされる。そしで、上記各メモリセル電源線ＶＣＣ０〜ＶＣＣｍと電源ＶＣＣとの間には、電源回路０〜ｍが設けられる。
【００１５】
図２には、図１の電源回路の一実施例の回路図が示されている。この実施例では、電源回路として、ＰチャネルＭＯＳＦＥＴＱＰが用いられる。このＭＯＳＦＥＴＱＰのゲートには、回路の接地電位が定常的に与えられて抵抗素子として動作し、電源ＶＣＣをカラム毎内部電源、つまりはメモリセル電源線に伝える。このＭＯＳＦＥＴＱＰのオン抵抗値は、次に説明するようにメモリセルへの書き込み動作のために相補ビット線／ＢＬ又はＢＬの一方が電源電圧ＶＣＣのようなプリチャージレベルから回路の接地電位のようなロウレベルに変化したとき、かかる変化したビット線の電位との容量結合によって上記メモリセル電源線の電位が一時的に低下することを許容する程度の比較的大きな抵抗値を持つようにされる。このような書き込みメモリセルへの動作電位の低下によって上記ＳＮＭを低下させて書き込みマージンを向上させる。これに対して、非選択のビット線／ＢＬとＢＬはいずれも電源電圧ＶＣＣのようなハイレベルに維持されるから、それに対応したメモリセル電源線も電源電圧ＶＣＣに維持される。したがって、ワード線が選択状態にされたメモリセルにおいても、上記電源電圧が高く維持されるからＳＮＭを高く維持することができる。
【００１６】
図３には、この発明に係るメモリセルの一実施例の回路図が示されている。メモリセルは、ＰチャネルＭＯＳＦＥＴＱ１とＮチャネルＭＯＳＦＥＴＱ２及びＰチャネルＭＯＳＦＥＴＱ３とＮチャネルＭＯＳＦＥＴＱ４とから２つのＣＭＯＳインバータ回路の入力と出力とを交差接続してラッチ（フリップフロップ）回路を構成して記憶部とし、かかる入出力相互接続部を記憶ノードＮ１、Ｎ２として、対応するビット線／ＢＬとＢＬとの間に設けられたアドレス選択用のＮチャネルＭＯＳＦＥＴＱ５とＱ６から構成される。これらのアドレス選択用のＭＯＳＦＥＴＱ５、Ｑ６のゲートは、対応するワード線ＷＬに接続される。
【００１７】
この実施例のメモリセルでは、相補ビット線／ＢＬとＢＬに対応したメモリセルへの動作電圧ＶＣＣ’の供給は、かかる相補ビット線／ＢＬとＢＬとの間に設けられて、これらと平行に延長されるメモリセル電源線から供給される。つまり、上記メモリセル電源線は、上記ＣＭＯＳインバータ回路を構成するＰチャネルＭＯＳＦＥＴＱ１とＱ３のソースに接続される。上記のようなメモリセル電源線は、上記相補ビット線の一方／ＢＬとの間に寄生容量Ｃ１を持ち、相補ビット線の他方ＢＬとの間に寄生容量Ｃ２を持つ。
【００１８】
図４には、この発明に係るメモリセルの一実施例のレイアウト図が示されている。図４の（Ａ）には、ＭＯＳＦＥＴのソース、ドレイン及びゲート及びコンタクト用配線及びコンタクトホールの各レイアウトパターンが示され、図４（Ｂ）には、ビット線／ＢＬ，ＢＬ及びメモリセルの動作電圧ＶＣＣ’を供給するメモリセル電源線とコンタクト用配線及びコンタクトホールのレイアウトパターンが示され、図４（Ｃ）には、ワード線ＷＬとメモリセルに接地電位ＶＳＳを供給する接地線及びコンタクトホールのレイアウトパターンが示されている。コンタクトホールは、各（Ａ）（Ｂ）（Ｃ）に代表として１つが示されているＣＮＴのように四角に×印を付すことにより示されている。
【００１９】
図４（Ａ）において、ＰチャネルＭＯＳＦＥＴＱ１とＱ３は、斜線を付した中央部分に設けられたＮ型ウェルＮＷＥＬに形成される。これに対して、ＮチャネルＭＯＳＦＥＴＱ２、Ｑ４及びＱ５とＱ６は、上記Ｎ型ウェルＮＷＥＬの部分以外のＰ型基板又はＰ型ウェルＰＷＥＬに形成される。上記ＣＭＯＳインバータ回路を構成するＭＯＳＦＥＴＱ１とＱ２及びＱ３とＱ４のそれぞれは、ゲート電極が一体的に形成される。各コンタクト用配線及びコンタクトホールには、接続先がＷＬ、／ＢＬ、ＶＣＣ’、ＢＬ、ＷＬ及びＶＳＳのように示されている。ＭＯＳＦＥＴＱ１とＱ２及びＱ５と、ＭＯＳＦＥＴＱ２、Ｑ４及びＱ６は、メモリセルの中点部を基準にして１８０°回転させた位置に対称的に配置される。コンタクト用の配線層は、コンタクトホールを囲む白抜きのパターンで示されており、特に制限されないが、第１層目のメタル層Ｍ１から構成される。
【００２０】
図４（Ｂ）において、ビット線／ＢＬ，ＢＬは、それが接続されるＭＯＳＦＥＴＱ５及びＱ６の一方のソース，ドレインに対応し、凡そメモリセル領域を同図において横方向に四等分する境界線のうちの１／４と３／４の部分に同図において縦方向に延長されるように配置され、特に制限されないが、第２層目のメタル配線層Ｍ２により形成される。メモリセル電源線も上記ビット線／ＢＬ，ＢＬと同じ第２層目のメタル層Ｍ２により形成され、上記凡そメモリセル領域を四等分する境界線のうちの中央（２／４）の部分に縦方向に延長されるように設けられる。そして、メモリセル電源線（ＶＣＣ’）は、上部においてＰチャネルＭＯＳＦＥＴＱ１のソースと接続させるために隣接するビット線／ＢＬの方向に延びる突起部を有し、下部においてＰチャネルＭＯＳＦＥＴＱ３のソースと接続させるために隣接するビット線ＢＬの方向に延びる突起部を有する。このような配線レイアウトによって、ビット線／ＢＬとメモリセル電源線（ＶＣＣ’）との間には、寄生容量Ｃ１が形成されることなり、ビット線ＢＬとメモリセル電源線（ＶＣＣ’）との間には、寄生容量Ｃ２が形成されることなる。
【００２１】
図４（Ｃ）において、ワード線ＷＬはメモリセル領域の中央部を同図の横方向に延長される。このワード線ＷＬは、第３層目のメタル層Ｍ３により形成される。そして、メモリセル領域に設けられ、縦方向に延長されるよう設けられるのは、メモリセルの接地線ＶＳＳであり、第４層目のメタル層Ｍ４から構成される。この接地線ＶＳＳは、隣接するメモリセルの接地線ＶＳＳと共用される。この実施例のようなメモリセル構成とすることにより、カラム毎に電源線を形成することが容易になる。そして、ビット線／ＢＬ、ＢＬと内部電源線（メモリセル電源線）との間にカップリング容量Ｃ１，Ｃ２を形成することができる。
【００２２】
図５には、この発明に係るスタティック型ＲＡＭの動作の一例を説明するための波形図が示されている。スタティック型ＲＡＭの読み出し時には、ワード線ＷＬの選択動作によって、前記メモリセルのアドレス選択ＭＯＳＦＥＴＱ５とＱ６がオン状態となり、メモリセルの記憶ノードＮ１とＮ２のうちロウレベルにされたノードに対応してビット線／ＢＬとＢＬの一方が低下する。このとき、ビット線／ＢＬとＢＬには、多数のメモリセルが接続されることによって比較的大きな寄生容量を持ち、上記アドレス選択ＭＯＳＦＥＴＱ５、Ｑ６のオン抵抗値は比較的大きいから上記ビット線／ＢＬとＢＬの読み出し信号の低下は小さくてそのレベル変化も緩やかである。それ故、前記のようにビット線／ＢＬとＢＬとメモリセル電源線との間に寄生容量（カップリング容量）Ｃ１とＣ２が存在しても、メモリセル電源線の電圧ＶＣＣ’は殆ど変化せず電源電圧ＶＣＣを維持する。これにより、読み出し動作時のスタティツクノイズマージン（ＳＮＭ）は大きく維持することができる。上記のようなビット線／ＢＬとＢＬの小さなレベル差の読み出し信号は、センスアンプにより増幅されてデータ出力として出力される。
【００２３】
スタティック型ＲＡＭの書き込み時には、ワード線ＷＬの選択動作によって、前記メモリセルのアドレス選択ＭＯＳＦＥＴＱ５とＱ６がオン状態となっている。そして、書込ドライバからの書き込み信号に対応してビット線／ＢＬとＢＬの一方が急激に回路の接地電位まで低下する。このようなフル振幅の書き込み信号の低下は、メモリセル電源線との間に寄生容量（カップリング容量）Ｃ１又はＣ２を介してメモリセル電源線に伝えられてメモリセルの動作電圧ＶＣＣ’を一時的に低下させる。つまり、動作電圧ＶＣＣ’は上記カップリングによって低下するが、電源回路としての抵抗素子を介して電源電圧ＶＣＣが供給されるので徐々に電源電圧ＶＣＣに向かって回復する。このときには、ビット線／ＢＬ又はＢＬの一方がロウレベルになっており、上記ワード線の選択状態によりオン状態になっているＭＯＳＦＥＴＱ５又はＱ６を通して、記憶ノードＮ１又はＮ２のハイレベルをロウレベルに引き抜くので、メモリセルの記憶部の記憶情報が反転させられる。
【００２４】
例えば、上記のように記憶ノードＮ１のハイレベルをロウレベルに引き抜くときに、記憶ノードＮ１のハイレベルを維持させるＭＯＳＦＥＴＱ１は、上記電源電圧ＶＣＣ’の低下によっても記憶ノードＮ１を低下させる。これと同時に、ビット線ＢＬのハイレベルがＭＯＳＦＥＴＱ６を通してＭＯＳＦＥＴＱ２のゲート（記憶ノードＮ２）に伝えられてＭＯＳＦＥＴＱ２をオン状態にさせるので、上記記憶ノードＮ１は、上記３つの要因が重なって高速に低下し、ＰチャネルＭＯＳＦＥＴＱ３をオン状態にして記憶ノードＮ２をハイレベルにさせる経路も形成される。その結果として記憶ノードＮ１はハイレベルからロウレベルに、記憶ノードＮ２はロウレベルからハイレベルに高速に変化し、書き込みマージンを向上させることができる。つまり、素子の微細化等により、電源電圧ＶＣＣが低下し、書込ドライバのドライバビリティが小さくなっても、上記のように書き込みマージンを向上させることができる。
【００２５】
このとき、上記ワード線ＷＬが選択状態にされていても、書き込み動作を行わない、つまりは記憶データを保持すべき非選択の相補ビット線／ＢＬとＢＬに接続されたメモリセルにおいて、上記のような書き込みビット線からのカップリングによる電圧低下が生じないから、前記読み出し動作の場合と同様に電源電圧ＶＣＣを維持させることができる。このために、ワード線が選択状態にされて上記ＭＯＳＦＥＴＱ５、Ｑ６がオン状態になっているメモリセルにおいても、記憶データを保持すべきものは大きなスタティツクノイズマージン（ＳＮＭ）を維持させることができる。このように、書き込み時の非選択カラム及び読み出し時のビット線は，メモリセルによるビット線振幅のため比較的緩やかで小振幅となるためカップリングの効果は小さくＳＮＭの低下は小さく安定動作となる。
【００２６】
図６には、この発明に係るスタティック型ＲＡＭの他の一実施例のブロック図が示されている。この実施例では、前記図１と同様な上記書込信号ＷＥは、列デコーダで形成されたビット線選択信号ＹＳ０〜ＹＳｍとゲート回路Ｇ０，Ｇｍ等により組み合わされて、ビット線毎に設けられた書込ドライバの活性化信号ＷＣ０〜ＷＣｍを形成するために用いられる。つまり、書き込み動作が指示されたなら、列アドレスに対応した書込ドライバが活性化されて、ワードドライバで選択されたワード線に接続されたメモリセルに対してデータ入力が書き込まれる。これに対して、読み出し動作が指示されたなら、列アドレスに対応して読み出し列選択スイッチがオン状態となり、選択されたビット線／ＢＬとＢＬの信号がセンスアンプの入力に伝えられ、読出信号ＳＡＣによって増幅が行われてデータ出力とされる。
【００２７】
上記のように相補ビット線／ＢＬとＢＬに対応して書込ドライバを設けた場合には、前記図１の実施例のように列選択スイッチを介在させないで、相補ビット線／ＢＬとＢＬに直接的にデータ入力に対応した書き込み信号を伝えることができるために、ビット線ペアの一方を高速にプリチャージレベルからロウレベルに引き抜くことができる。そして、この実施例では、上記信号ＷＣ０〜ＷＣｍを利用してそれぞれのビット線／ＢＬ０，ＢＬ０〜／ＢＬｍ，ＢＬｍに対応したメモリセル電源線ＶＣＣ０〜ＶＣＣｍに接続される電源回路０〜ｍの制御信号として用いられる。他の構成は、基本的には前記図１の実施例と同様である。
【００２８】
図７には、図６のスタティック型ＲＡＭに用いられる電源回路の一実施例の回路図が示されている。この実施例では、前記図２の電源回路のようなＰチャネルＭＯＳＦＥＴＱＰ１に対して、上記信号ＷＣがゲートに供給されたＰチャネルＭＯＳＦＥＴＱＰ２が並列形態に設けられる。信号ＷＣは、選択された相補ビット線／ＢＬ，ＢＬに対応してハイレベルにされる。それ故、例えば選択された相補ビット線／ＢＬ０，ＢＬ０に対応して電源回路のＰチャネルＭＯＳＦＥＴＱＰ２はオフ状態にされる。これにより、書き込み時においては、選択メモリセルの電源電圧ＶＣＣ’が前記のように書き込み信号が伝えられるビット線とのカップリングによって低下する。これに対して、選択の相補ビット線／ＢＬｍ，ＢＬｍを含む他の非選択相補ビット線に対応した電源回路では上記ＰチャネルＭＯＳＦＥＴＱＰ１とＱＰ２が共にオン状態となり、非選択メモリセルの電源電圧ＶＣＣ’は電源電圧ＶＣＣと等しく維持される。
【００２９】
この実施例では、上記ＰチャネルＭＯＳＦＥＴＱＰ１のオン抵抗値を十分大きくすれば、上記結合容量Ｃ１，Ｃ２を特に必要としない。例えば選択された相補ビット線／ＢＬ０，ＢＬ０に対応して電源回路のＰチャネルＭＯＳＦＥＴＱＰ２はオフ状態にされて、高抵抗値のＰチャネルＭＯＳＦＥＴＱＰ１からの微小電流しか供給されない。したがって、かかるＭＯＳＦＥＴＱＰ１は、相補ビット線／ＢＬ０，ＢＬ０に接続された多数のメモリセルでのリーク電流と、反転書き込みが行われるメモリセルに流れるＣＭＯＳインバータ回路の出力信号変化に対応した電流とが流れることとなり、前記のような容量カップリングが無くともメモリセルの動作電圧ＶＣＣ’が低下する。この動作電圧ＶＣＣ’の低下によって、メモリセルへの書き込みマージンを大きくすることができる。
【００３０】
これに対して、上記ワード線が選択状態にされていても、書き込み動作を行わない、つまりは記憶データを保持すべき非選択の相補ビット線に接続されたメモリセルにおいては、ＭＯＳＦＥＴＱＰ１とＱＰ２のオン状態による低インピーダンスでメモリセル電源線が電源電圧ＶＣＣに接続されているので、より安定的に電源電圧ＶＣＣに維持させることができる。これにより、上記ワード線が選択状態にされて上記ＭＯＳＦＥＴＱ５、Ｑ６がオン状態になっているメモリセルにおいても、記憶データを保持すべきものは大きなスタティツクノイズマージン（ＳＮＭ）を維持させることができる。したがって、この実施例のメモリセルのレイアウトは、前記図４のような実施例に限定されず、例えば、ビット線／ＢＬ，ＢＬと電源線ＶＣＣ’を別々の配線層によって構成してもよく、回路レイアウトの自由度を増すことができる。
【００３１】
図８には、図６のスタティック型ＲＡＭに用いられる電源回路の他の一実施例の回路図が示されている。この実施例では、前記図７のＰチャネルＭＯＳＦＥＴＱＰ１が省略されて上記信号ＷＣがゲートに供給されたＰチャネルＭＯＳＦＥＴＱＰ２のみによって構成される。この構成では、例えば選択された相補ビット線／ＢＬ０，ＢＬ０に対応して電源回路のＰチャネルＭＯＳＦＥＴＱＰ２はオフ状態にされて、相補ビット線／ＢＬ０，ＢＬ０に対応した全てのメモリセルの電源が遮断された状態となる。したがって、かかるＭＯＳＦＥＴＱＰ１は、相補ビット線／ＢＬ０，ＢＬ０に接続された多数のメモリセルでのリーク電流と、反転書き込みが行われるメモリセルに流れるＣＭＯＳインバータ回路の出力信号変化に対応した電流とが流れることとなり、前記のような容量カップリングが無くともメモリセルの動作電圧ＶＣＣ’が大きく低下する。
【００３２】
したがって、極端にいってメモリセルの下限動作電圧以下に一時的に低下することがあっても、ワード線が選択された選択メモリセルに対しては書込ドライバからのハイレベルとロウレベルが前記ＭＯＳＦＥＴＱ５とＱ６を介して上記記憶ノードＮ１とＮ２の容量に書き込まれる。これに対して、ワード線が非選択とされたメモリセルでは、前記ＭＯＳＦＥＴＱ５とＱ６がオフ状態であるために、例え電源電圧ＶＣＣ’が下限動作電圧以下にされても、上記記憶ノードＮ１とＮ２の容量には記憶電荷が保持される。したがって、上記メモリセルへの書込動作に必要な短い時間だけ、上記ＰチャネルＭＯＳＦＥＴＱＰ２をオフ状態にしても、上記非選択メモリセルではダイナミック型メモリセルと同様に上記記憶電荷によって記憶データを保持している。そして、上記ＰチャネルＭＯＳＦＥＴＱＰ２をオン状態にして電源電圧ＶＣＣを供給して一時的に減少した記憶電荷を回復させることができる。
【００３３】
この実施例では、上記のように選択された相補ビット線／ＢＬ０，ＢＬ０に対応した全てのメモリセルの電源をＭＯＳＦＥＴＱＰ２のオフ状態により一時的に遮断した状態では、スタティック型メモリセルは、互いに異なる電荷状態の２つのダイナミック型メモリセルと同様な記憶動作を行い、一時的に記憶ノードＮ１又はＮ２の記憶電荷の一部が失われても書込終了によるＭＯＳＦＥＴＱＰ２のオン状態による電源供給によってインバータ回路が動作状態となり、もとの状態に回復させることができる。この実施例では、書き込み動作時の選択カラムの内部電源ＶＣＣ’が非選択メモリセルのデータ消去にいたるほどにはならない書込信号ＷＥのパルス幅を設定すればよい。この実施例では、単純な構成の電源回路を用いつつ、選択された相補ビット線に対応したメモリセルの書き込み動作マージンの向上を図りつつ、上記非選択相補ビット線に接続される非選択メモリセルのＳＮＭを確保することができる。
【００３４】
図９には、図６のスタティック型ＲＡＭに用いられる電源回路の更に他の一実施例の回路図が示されている。この実施例では、前記図７のＰチャネルＭＯＳＦＥＴＱＰ２に対して、ＮチャネルＭＯＳＦＥＴＱＮ１が並列形態に設けられる。上記ＰチャネルＭＯＳＦＥＴＱＰ２とＮチャネルＭＯＳＦＥＴＱＮ１のゲートは、共通接続されて上記書込信号ＷＣが供給される。この実施例では、例えば選択された相補ビット線／ＢＬ０，ＢＬ０に対応して電源回路のＰチャネルＭＯＳＦＥＴＱＰ２はオフ状態にされると、代わってＮチャネルＭＯＳＦＥＴＱＮ１がオン状態になる。したがって、相補ビット線／ＢＬ０，ＢＬ０に接続された多数のメモリセルでのリーク電流と、反転書き込みが行われるメモリセルに流れるＣＭＯＳインバータ回路の出力信号変化に対応した電流とが流れても、メモリセル動作電圧ＶＣＣ’は、ＶＣＣ−Ｖthまでしか低下しない。ＶthはＮチャネルＭＯＳＦＥＴＱＮ１のしきい値電圧である。これにより、図８の実施例に比べて、書込信号ＷＥのパルス幅を大きくしても非選択メモリセルのデータ消去にいたるような懸念が解消される。
【００３５】
図１０には、図６のスタティック型ＲＡＭに用いられる電源回路の更に他の一実施例の回路図が示されている。この実施例では、前記図７のＰチャネルＭＯＳＦＥＴＱＰ１が抵抗素子Ｒに置き換えられる。この抵抗素子Ｒは、ＭＯＳＦＥＴ以外の抵抗手段、例えば拡散抵抗又はポリシリコン抵抗等に置き換えるためのものであり、動作は前記図７の実施例と同様である。
【００３６】
図１１には、図６のスタティック型ＲＡＭに用いられる電源回路の更に他の一実施例の回路図が示されている。この実施例は、前記図９の実施例の変形例であり、ＮチャネルＭＯＳＦＥＴＱＮ２によって、下限電圧がカラム毎内部電源（メモリセル電源線ＶＣＣ’）に伝えられる。つまり、前記図９の実施例では、選択カラムに対して書き込み時にはＮチャネルＭＯＳＦＥＴのしきい値電圧Ｖthだけ低下した電源電圧ＶＣＣ−Ｖthを供給するものであるが゛それに代えてメモリセルの下限電圧をＮチャネルＭＯＳＦＥＴＱＮ２によって供給するものである。このため、下限電圧＜ＶＣＣ−Ｖthの関係にある。もしも、下限電圧＞ＶＣＣ−Ｖthのようにする場合には、ＰチャネルＭＯＳＦＥＴを用いるようにし、書込信号ＷＣをインバータ回路で反転させて上記下限電圧を供給するＰチャネルＭＯＳＦＥＴのゲートに供給すればよい。この場合には、下限電圧発生回路を別個設けることが必要である。
【００３７】
図１２には、図６のスタティック型ＲＡＭに用いられる電源回路の更に他の一実施例の回路図が示されている。この実施例は、前記図１１の実施例の変形例であり、ＰチャネルＭＯＳＦＥＴＱＰ３のしきい値電圧Ｖthが下限電圧として利用される。この実施例では、メモリセル電源線と回路の接地電位ＶＳＳとの間にＰチャネルＭＯＳＦＥＴＱＰ３が設けられる。このＭＯＳＦＥＴＱＰ３のゲートには、インバータ回路ＩＮＶ１を介して書込信号ＷＣが供給される。この構成では、選択された相補ビット線／ＢＬ，ＢＬに対応して書込信号ＷＣがハイレベルにされる。これにより、ＰチャネルＭＯＳＦＥＴＱＰ２はオフ状態にされ、代わってＰチャネルＭＯＳＦＥＴＱＰ３がオン状態になる。上記ＰチャネルＭＯＳＦＥＴＱＰ３のオン状態によって、メモリセル動作電圧ＶＣＣ’はＶthまで低下することになる。かかるＭＯＳＦＥＴＱＰ３のしきい値電圧Ｖthを動作電圧として、選択された相補ビット線／ＢＬ，ＢＬに接続させたメモリセルが動作することになる。
【００３８】
前記のように、選択された相補ビット線／ＢＬ，ＢＬに接続された多数のワード線非選択メモリセルでのリーク電流及び選択ワード線メモリセルでのデータ反転電流が消費されるが、この実施例の電源回路では、それに対応した電流経路を持たないので実質的には前記図８の実施例と同等となる。つまり、この実施例では、前記図８の実施例のような電流によるメモリセル動作電圧の低下を待つのではなく、メモリセルの書き込み時にＭＯＳＦＥＴＱＰ３のオン状態にさせて、積極的にメモリセル動作電圧ＶＣＣ’をＶthまで低下させて書き込みマージンを拡大させた状態で短時間内に書き込みを終了させて、直ちに上記ＰチャネルＭＯＳＦＥＴＱＰ２をオン状態にさせるようにするのである。この構成では、素子のばらつき等に影響されないで、上記書き込み時間を設定が容易になる。
【００３９】
図１３には、この発明に係るスタティック型ＲＡＭに用いられる電源回路の更に他の一実施例の回路図が示されている。この実施例は、前記図１や図６の実施例のような電源電圧ＶＣＣ側に電源回路を設ける構成に代えて、選択された相補ビット線に対応したメモリセルの書き込み動作マージンの向上を図りつつ、上記非選択相補ビット線に接続される非選択メモリセルのＳＮＭを確保するために、相補ビット線／ＢＬ０，ＢＬ０〜／ＢＬｍ，ＢＬｍのそれぞれに対応してメモリセル電源線ＶＳＳ０〜ＶＳＳｍを設ける。つまり、同図のメモリセル接地線ＶＳＳは、対応する相補ビット／ＢＬ０，ＢＬ０に接続されるメモリセルの接地線とされる。そして、上記各メモリセル接地線ＶＳＳ’と回路の接地線ＶＳＳとの間には、図１３に示したような接地供給回路が設けられる。
【００４０】
この実施例では、選択された相補ビット線／ＢＬ，ＢＬに対応して書込信号ＷＣＢがロウレベルにされる。これにより、ＮチャネルＭＯＳＦＥＴＱＱＮ３はオフ状態になり、ＰチャネルＭＯＳＦＥＴＱＰ４がオン状態になる。したがって、選択された相補ビット線／ＢＬ，ＢＬに接続された多数のメモリセルに流れるリーク電流や書き込み動作のために流れる電流は上記ＰチャネルＭＯＳＦＥＴＱＰ４を通って流れることとなり、メモリセルの接地電位ＶＳＳ’をＶthだけ上昇させる。つまり、書き込み動作が行われるメモリセルにはＶＣＣ−Ｖthのような低電圧しか与えられないから、前記図９の実施例と等価となり、書き込みマージンを大きくできる。これに対して、非選択の相補ビット線／ＢＬ，ＢＬに対応してメモリセルの接地線ＶＳＳ’は、ＮチャネルＭＯＳＦＥＴＱＮ３がオン状態となっており接地電位ＶＳＳがそのまま伝えられる。これにより、上記非選択相補ビット線に接続される非選択メモリセルの動作電圧はＶＣＣとなり前記同様にＳＮＭを確保することができる。
【００４１】
この実施例の接地供給回路は、並列形態にされたＰチャネルＭＯＳＦＥＴＱＰ４とＮチャネルＭＯＳＦＥＴＱＮ３から構成される。これらのＭＯＳＦＥＴＱＰ４とＱＮ３のゲートには、前記図１２に示したようなインバータ回路ＩＮＶ１によって反転された書込信号ＷＣＢが供給される。この実施例の接地供給回路は、実質的には前記のような電源回路とみなすことができる。つまり、メモリセルは電源電圧ＶＣＣと接地電圧ＶＳＳとの電圧差が動作電圧として与えられて動作するから、前記実施例のように電源電圧ＶＣＣを低下させた電圧ＶＣＣ’を供給することと、回路の接地電位ＶＳＳを上昇させた電圧ＶＳＳ’を供給することとはメモリセルの動作にとってみれば等価となる。
【００４２】
前記図１の実施例のように、ビット線との間での容量結合によって接地線をハイレベル側に持ち上げるようにするためには、ビット線をロウレベルにプリチャージしておいて入力データに対応して一方のビット線を電源電圧ＶＣＣのようなハイレベルにディスチャージする構成とすればよい。
【００４３】
図１４には、この発明に係るメモリセルの他の一実施例のレイアウト図が示されている。図１４の（Ａ）及び図１４（Ｃ）は、前記図４（Ａ）と図４（Ｃ）と同様であり、配線層Ｍ１〜Ｍ４等の記号は省略されている。この実施例では、寄生容量Ｃ１とＣ２の容量値を大きくするための工夫が示されている。電源線ＶＣＣ’の配線幅を広くしてビット線／ＢＬ、ＢＬとの間の間隔を短くしても寄生容量は大きくすることができる。しかし、反面電源線ＶＣＣ’と他の回路ノード、例えば回路の接地電位等との寄生容量も増大する。この寄生容量は、上記ビット線からのカップリングによる電位変化を阻止する方向に作用するので、効果的なカップリング容量の強化策とはいえない。そこで、この実施例では、電源線ＶＣＣ’の配線幅を広げることなく、両ビット線／ＢＬ，ＢＬとの間隔が等分に短くなるよう蛇行させる。これにより、寄生容量Ｃ１とＣ２を大きくし、しかも電源線ＶＣＣ’と回路の接地電位等との寄生容量をそのままにできるので、書き込み動作によるビット線電位の変化に対応してメモリセル電圧ＶＣＣ’の落ち込みを効果的に行わせるようにすることができる。
【００４４】
図１５には、図１又は図６のスタティック型ＲＡＭに用いられるワードドライバの一実施例の回路図が示されている。この実施例では、代表として４つのワード線ＷＬ０〜ＷＬ３に対応した４個のワードドライバが例示的に示されている。この実施例では、ハイレベルを論理１と正論理を採る場合、ノアゲート（ＮＯＲ）回路をワードドライバとして用いる。つまり、ワード線ＷＬ０に対応したワードドライバを例にして説明すると、電源電圧ＶＤＤと出力端子（ＷＬ０）との間にＰチャネルＭＯＳＦＥＴＰＡ０とＰＢ０とが直列形態に接続され、回路の接地電位ＶＳＳと出力端子（ＷＬ０）との間にＮチャネルＭＯＳＦＥＴＮＡ０とＮＢ０とが並列形態に接続される。そして、ＰチャネルＭＯＳＦＥＴＰＡ０とＮチャネルＭＯＳＦＥＴＮＡ０のゲートが共通接続されて入力信号ＰＤＡ〔０〕が供給され、ＰチャネルＭＯＳＦＥＴＰＢ０とＮチャネルＭＯＳＦＥＴＮＢ０のゲートが共通接続されて入力信号ＰＤＢ〔０〕が供給される。
【００４５】
上記ＰチャネルＭＯＳＦＥＴＰＡ０のソースに上記電源電圧ＶＣＣが供給され、上記ＰチャネルＭＯＳＦＥＴＰＢ０のドレインは出力端子に接続される。この出力端子には上記ワード線ＷＬ０が接続される。また、ＮチャネルＭＯＳＦＥＴＮＡ０とＮＢ０のソースには、回路の接地電位ＶＳＳが供給され、上記ＭＯＳＦＥＴＮＡ０とＮＢ０のドレインは、上記出力端子に共通に接続される。
【００４６】
この実施例では、特に制限されないが、回路の簡素化のために、ＰチャネルＭＯＳＦＥＴＰＡ０は、ワード線ＷＬ１に対応したワードドライバにも共通に用いられる。つまり、ワード線ＷＬ１に対応したワードドライバは、上記ＰチャネルＭＯＳＦＥＴＰＡ０とＰＢ１とが直列形態に接続され、回路の接地電位ＶＳＳと出力端子（ＷＬ１）との間にＮチャネルＭＯＳＦＥＴＮＡ１とＮＢ１とが並列形態に接続される。そして、ＰチャネルＭＯＳＦＥＴＰＡ０とＮチャネルＭＯＳＦＥＴＮＡ１のゲートが共通接続されて上記入力信号ＰＤＡ〔０〕が供給され、ＰチャネルＭＯＳＦＥＴＰＢ１とＮチャネルＭＯＳＦＥＴＮＢ１のゲートが共通接続されて入力信号ＰＤＢ〔１〕が供給される。
【００４７】
残りの２つのワード線ＷＬ２と３においても、電源電圧ＶＣＣにソースが接続されたＰチャネルＭＯＳＦＥＴＰＡ２が２つのワードドライバに共通に用いられる。つまり、ワード線ＷＬ２に対応したワードドライバでは、前記同様に電源電圧ＶＣＣと出力端子（ＷＬ２）との間にＰチャネルＭＯＳＦＥＴＰＡ２とＰＢ２とが直列形態に接続され、回路の接地電位ＶＳＳと出力端子（ＷＬ２）との間にＮチャネルＭＯＳＦＥＴＮＡ２とＮＢ２とが並列形態に接続される。そして、ＰチャネルＭＯＳＦＥＴＰＡ２とＮチャネルＭＯＳＦＥＴＮＡ２のゲートが共通接続されて入力信号ＰＤＡ〔１〕が供給され、ＰチャネルＭＯＳＦＥＴＰＢ２とＮチャネルＭＯＳＦＥＴＮＢ２のゲートが共通接続されて入力信号ＰＤＢ〔０〕が供給される。
【００４８】
上記ＰチャネルＭＯＳＦＥＴＰＡ２は、ワード線ＷＬ３に対応したワードドライバにも共通に用いられる。つまり、ワード線ＷＬ３に対応したワードドライバは、上記電源電圧ＶＣＣと出力端子（ＷＬ３）との間に上記ＰチャネルＭＯＳＦＥＴＰＡ２とＰＢ３とが直列形態に接続され、回路の接地電位ＶＳＳと出力端子（ＷＬ３）との間にＮチャネルＭＯＳＦＥＴＮＡ３とＮＢ３とが並列形態に接続される。そして、ＰチャネルＭＯＳＦＥＴＰＡ２とＮチャネルＭＯＳＦＥＴＮＡ３のゲートが共通接続されて上記入力信号ＰＤＡ〔１〕が供給され、ＰチャネルＭＯＳＦＥＴＰＢ３とＮチャネルＭＯＳＦＥＴＮＢ３のゲートが共通接続されて入力信号ＰＤＢ〔１〕が供給される。
【００４９】
上記入力信号ＰＤＡ〔０〕と〔１〕は、アクティブ時には相補（排他）関係にある信号であり、一方がハイレベルのときには他方がロウレベルにされる。上記入力信号ＰＤＢ〔０〕と〔１〕も同様に、アクティブ時には相補（排他）関係にある信号であり、一方がハイレベルのときには他方がロウレベルにされる。特に制限されないが、これらの入力信号入力信号ＰＤＡとＰＤＢは、アドレス信号の他に後述するようなクロック信号成分及びスタンバイ信号成分が含まれる。
【００５０】
入力信号ＰＤＡは、特に制限されないが、アドレス信号の上位ビット側とされ、入力信号ＰＤＢは下位ビット側とされる。したがって、入力信号ＰＤＡ〔０〕がロウレベルで、入力信号ＰＤＡ〔１〕がハイレベル、入力信号ＰＤＢ〔０〕がロウレベルで、入力信号ＰＤＢ〔１〕がハイレベルのときには、入力信号ＰＤＡ〔０〕のロウレベルと入力信号ＰＤＢ〔０〕のロウレベルに対応してＰチャネルＭＯＳＦＥＴＰＡ０とＰＢ０がオン状態となり、ＮチャネルＭＯＳＦＥＴＮＡ０とＮＢ０がオフ状態となり、ワード線ＷＬ０を電源電圧ＶＣＣのようなハイレベルの選択状態とされる。他のワード線ＷＬ１〜３に対応したワードドライバでは、入力信号ＰＤＡ〔１〕のハイレベルにより、２つのＰチャネルＭＯＳＦＥＴのうち少なくともいずれか１つがオフ状態となり、２つのＮチャネルＭＯＳＦＥＴのうち少なくともいずれか１つがオン状態となり、接地電位ＶＳＳのようなロウレベルの非選択状態とされる。
【００５１】
スタンバイ状態では、入力信号ＰＤＡ〔０〕、〔１〕及び入力信号ＰＤＢ〔０〕、〔１〕が全てハイレベルにされる。これにより、全てのＰチャネルＭＯＳＦＥＴはオフ状態にされ、全てのＮチャネルＭＯＳＦＥＴはオン状態にされる。上記ＰチャネルＭＯＳＦＥＴは、前記のようなリーク電流が流れると、直列ＭＯＳＦＥＴの接続点の電位がＶＳＳからＶＣＣ／２に向かって上昇し、電源電圧側のＰチャネルＭＯＳＦＥＴＰＡ１，ＰＡ２においてソース電位が上昇して、基板との間が逆バイアスとなるというソースバイアス効果によってリーク電流を大幅に低減させることができる。
【００５２】
前記のようにワード線ＷＬ０が選択状態のとき、それに対応したワードドライバのＰチャネルＭＯＳＦＥＴＰＡ０、ＰＢ０あるいはＰＡ０又はＰＢ０のうち少なくともどちらか一方がオフ状態になる。ワードドライバは、ＮＯＲ型論理ゲート回路の特徴であるＰチャネルＭＯＳＦＥＴの縦積みとすることによる，ソースバイアス効果によってリーク電流を小さくできる。特に、入力信号ＰＤＡ〔０〕〔１〕、ＰＤＢ〔０〕〔１〕が共にハイレベルになるスタンバイ状態になると、前記のように２つのＰチャネルＭＯＳＦＥＴが共にオフ状態になり、ソースバイアス効果によってリーク電流が大幅に低減できる。この実施例のように、ＰチャネルＭＯＳＦＥＴＰＡ０，ＰＡ２を２つのワードドライバに供給しても、２つのワード線が同時に選択されないために駆動力を維持しながらもリーク削減効果が高まる。デコード論理によっては共有されるワードドライバ数は例えば２のべき乗で増加させることが可能である。
【００５３】
この実施例回路の特徴は、リーク電流を低減させるための特別な制御信号が不要であるという点である。そして、入力信号ＰＤＡにクロック信号成分を含ませた場合、つまりはビット線をプリチャージするときに、全ワード線を非選択とする必要がある。このプリチャージ期間の全ワード線非選択状態において、上記のようなソースバイアス効果によるリーク電流を低減させることができる。つまり、スタイバイ状態のみならずメモリアクセス時でのリーク電流も低減させることができるものとなる。
【００５４】
すなわち、ＬＳＩ(Large Scale Integrated circuit:大規模集積回路) の低消費電力化およびＬＳＩ中のトランジスタ（ＭＯＳＦＥＴ）の微細化により、ＬＳＩの電源電圧が低下している。たとえば、0.１３μｍプロセスでは、電源電圧１．２Ｖで動作するＬＳＩが製造される。ＬＳＩの電源電圧を下げる場合には、回路性能（回路の動作速度）を低下させないために、トランジスタのしきい値電圧（Ｖth)を下げてトランジスタの電流を増加させており、たとえば、0.１３μｍプロセスでは、Ｖthが０．４Ｖ程度であるＭＯＳＦＥＴが使用される。Ｖthが低いトランジスタでは、サブスレショルド電流と呼ばれるトランジスタがオフ状態の場合にソース・ドレイン間に流れる電流が大きくなる。この電流は、そのトランジスタで構成された回路が動作していない場合にも流れ続け、ＬＳＩが通電されているが動作していない状態（以降スタンバイ状態）での消費される電流となる。スタンバイ状態でもデータを記憶しておく必要のあるメモリ回路ではスタンバイ状態でも電源を遮断することができないため、回路を構成するトランジスタのＶthが下がるとサブスレッショルド電流が増加しスタンバイ時の消費電力が増加してしまうという問題を上記ワードドライバによって解決できる。
【００５５】
図１６には、この発明に係るスタティック型ＲＡＭの一実施例の全体回路図が示されている。スタティック型ＲＡＭは、メモリセルアレイと、その周辺回路に設けられたアドレス選択回路、読み出し回路及び書き込み回路と、その動作を制御するタイミング生成回路から構成される。
【００５６】
メモリセルアレイとして、１本のワード線ＷＬと、２対の相補ビット線ＢＬ，／ＢＬと、その交点に設けられた２つのメモリセルが代表として例示的に示されている。上記メモリセルは、前記同様にＰチャネルＭＯＳＦＥＴＱ１，Ｑ３とＮチャネルＭＯＳＦＥＴＱ２，Ｑ４からなる２つのＣＭＯＳインバータ回路の入力と出力とが交差接続されたラッチ回路と、このラッチ回路の一対の入出力ノードとビット線ＢＬと／ＢＬとの間に、ＮチャネルＭＯＳＦＥＴＱ５とＱ６からなる選択スイッチとから構成される。これらのＭＯＳＦＥＴＱ５とＱ６のゲートは、上記ワード線ＷＬに接続される。
【００５７】
特に制限されないが、上記メモリセルアレイは、１つのワード線ＷＬに１２８個のメモリセルが配置される。それ故、相補ビット線ＢＬ，／ＢＬは、１２８対から構成される。一対のビット線ＢＬと／ＢＬには、２５６個のメモリセルが配置される。それ故、ワード線ＷＬは、０〜２５５のような２５６本から構成される。上記各ビット線ＢＬ，／ＢＬには、プリチャージ＆イコライズ回路ＰＣ／ＥＱが設けられる。プリチャージ回路＆イコライズ回路ＰＣ／ＥＱは、前記図１と同様に相補ビット線ＢＬと／ＢＬに電源電圧のようなプリチャージ電圧を与えるＰチャネルＭＯＳＦＥＴと、上記相補ビット線ＢＬと／ＢＬとの間を短絡するＰチャネルＭＯＳＦＥＴから構成される。また、この実施例では上記相補ビット線ＢＬと／ＢＬと電源端子との間には、ゲートとドレインとが交差接続されたＰチャネルＭＯＳＦＥＴがプルアップＭＯＳＦＥＴとして設けられる。これにより、読み出し時にハイレベル側のビット線の落ち込みが防止される。
【００５８】
特に制限されないが、上記１２８対のビット線は、ＰチャネルＭＯＳＦＥＴからなる読み出し用カラムスイッチにより３２対の相補の読み出しデータ線ＲＤ，／ＲＤに接続される。１つの読み出しデータ線ＲＤ，／ＲＤには、４対のビット線ＢＬ，／ＢＬのうちいずれか１つに接続される。上記読み出しデータ線ＲＤ，／ＲＤには、センスアンプＳＡが設けられる。センスアンプＳＡは、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴからなる２つのＣＭＯＳインバータ回路の入力と出力とが交差接続されてなるＣＭＯＳラッチ回路と、このＣＭＯＳラッチ回路のＮチャネルＭＯＳＦＥＴのソースと回路の接地電位に設けられたＮチャネルＭＯＳＦＥＴから構成される。上記読み出しデータ線ＲＤ，／ＲＤが上記のように３２対設けられることに対応してセンスアンプＳＡも全体で３２個設けられる。
【００５９】
上記センスアンプＳＡを活性化させるＮチャネルＭＯＳＦＥＴのゲート及び上記センスアンプＳＡの増幅信号を伝えるゲート回路には、タイミング生成回路で形成されたタイミング信号と、センスアンプ選択信号ｓａｃを受けるゲート回路で形成されたタイミング制御信号φsacがインバータ回路列を通して伝えられる。このタイミング制御信号φsacは、前記読み出し用カラムスイッチの選択信号としても用いられる。センスアンプＳＡは、上記選択信号により活性化されて読み出しデータ線ＲＤ，／ＲＤの信号を増幅する。
【００６０】
上記センスアンプＳＡの増幅信号は、ＭＯＳＦＥＴＱ１７〜Ｑ２２により構成されるラッチ回路ＬＴに伝えられ、出力回路ＯＢにより出力信号ｄｏｕｔが形成される。ラッチ回路ＬＴは、出力ラッチ制御信号ｏｌｃに基づいて形成された信号φolcにより制御されるスルーラッチ回路から構成される。出力回路ＯＢは、出力ドライバ制御信号ｏｄｃに基づいて形成された信号φodcにより制御されるゲート回路と出力インバータ回路から構成される。
【００６１】
この実施例では、特に制限されないが、上記３２個のセンスアンプＳＡを全て活性化して３２ビットからなる読み出し信号を出力させる読み出し動作、上記３２個のセンスアンプＳＡうちの１６個を活性化して１６ビットからなる読み出し信号を出力させる読み出し動作、あるいは上記３２個のセンスアンプＳＡのうちの８個を活性化して８ビットからなる読み出し信号を出力させる読み出し動作が選択的に可能にされる。上記センスアンプ選択信号ｓａｃは、上記３種類の読み出し動作に対応してセンスアンプＳＡ等の制御を行うとともに、リードスイッチ制御信号ｒｓｗｃやカラム選択信号ｓｅｌによりＰチャネルＭＯＳＦＥＴからなる読み出し用カラムスイッチの非選択信号として用いられる。
【００６２】
上記１２８対のビット線は、ＮチャネルＭＯＳＦＥＴからなる書き込み用カラムスイッチ（ＷＣＰ）により３２対の相補の書き込みデータ線ＷＤ，／ＷＤに接続される。１つの書き込みデータ線ＷＤ，／ＷＤは、上記カラムスイッチにより４対のビット線ＢＬ，／ＢＬのうちいずれか１つに接続される。上記書き込みデータ線ＷＤ，／ＷＤには、書き込み信号ｄｉｎを書き込みデータ線ＷＤに伝えるインバータ回路列（ＷＤＰ１）と、反転の書き込み信号を形成するインバータ回路（ＷＤＰ３）及び反転の書き込み信号を書き込みデータ線／ＷＤに伝えるインバータ回路列（ＷＤＰ２）からなる書き込み回路（ライトアンプ）が設けられる。この書き込み回路も、上記３２対の相補の書き込みデータ線ＷＤ，／ＷＤに対応して３２個から構成される。
【００６３】
この実施例のＳＲＡＭは、特に制限されないが、上記３２個のライトアンプで形成された３２ビットからなる書き込み信号を有効とする書き込み動作、上記３２個のライトアンプのうち１６個で形成された１６ビットからなる読み出し信号を有効とする書き込み動作、あるいは上記３２個のライトアンプのうちの８個で形成された８ビットからなる書き込み信号を有効とする書き込み動作のいずれかが選択的に可能にされる。このため、ライトスイッチ制御信号ｗｓｗｃが用いられる。この実施例では、上記カラム選択信号がライトスイッチ制御信号ｗｓｗｃと組み合わされてＮチャネルＭＯＳＦＥＴからなる書き込み用カラムスイッチに伝えられる。
【００６４】
上記センスアンプＳＡの増幅信号は、ゲート回路を通してＭＯＳＦＥＴＱ１７〜Ｑ２２と、インバータ回路からなるラッチ回路に伝えられ、ゲート回路及び出力インバータ回路を通して出力信号ｄｏｕｔが形成される。上記センスアンプＳＡを活性化させるＮチャネルＭＯＳＦＥＴのゲート及び上記センスアンプＳＡの増幅信号を伝えるゲート回路には、タイミング生成回路で形成されたタイミング信号と、センスアンプ選択信号ｓａｃを受けるゲート回路で形成されたタイミング制御信号φsacが制御パスを構成するインバータ回路列を通して伝えられる。このタイミング制御信号φsacは、前記読み出し用カラムスイッチの非選択信号としても用いられる。
【００６５】
タイミング生成回路は、クロックＣＬＫとリード／ライト制御信号Ｒ／Ｗを代表とするような複数の制御信号を受けて、ＳＲＡＭの読み出し動作、書き込み動作あるいはスタンバイ動作等の動作モードに対応して、ＳＲＡＭの動作に必要な各種のタイミング信号を生成する。
【００６６】
上記２５６本からなるワード線ＷＬのうちの１本が、前記説明したようなプリデコーダ回路及びワードドライバ（ＮＯＲ）によって選択される。プリデコーダ回路は、タイミング生成回路で形成されたタイミング信号（クロック，イネーブル）とアドレス信号ａｄｄを受けて、上記ワード線を選択するプリデコード信号やカラムの選択信号を形成する。そして、上記スタンバイ動作等の動作モードでは、アドレス信号ａｄｄに無関係に全てのワード線は非選択レベルにされる。プリデコーダ回路で形成されたカラム選択信号は、図示しない論理回路により、前記３２ビット動作、１６ビット動作及び８ビット動作に対応して前記制御信号ｓａｃ，ｒｓｗｃ，ｗｓｗｃ等を形成するために用いられる。
【００６７】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、半導体集積回路装置に搭載されるＳＲＡＭのメモリセルアレイを構成するワード線やビット線の本数は、種々の実施形態を採ることができる。ＳＲＡＭは、システムＬＳＩに混載されるＳＲＡＭの他に、汎用メモリとしてのＳＲＡＭにも同様に適用することができる。この発明は、前記のようなＳＲＡＭを含む半導体集積回路装置に広く利用することができる。
【産業上の利用可能性】
【００６８】
この発明は、スタティック型ＲＡＭ（ランダム・アクセス・メモリ）を備えた半導体集積回路装置に広く利用することができる。
【符号の説明】
【００６９】
ＱＰ１〜ＱＰ４…ＰチャネルＭＯＳＦＥＴ、ＱＮ１〜ＱＮ３…ＮチャネルＭＯＳＦＥＴ、ＩＮＶ１…インバータ回路、Ｒ…抵抗、Ｃ１，Ｃ２…寄生容量（カップリング容量）
ＮＡ０〜ＮＡ３，Ｎ１０，Ｎ１１…ＮチャネルＭＯＳＦＥＴ、ＰＡ０，ＰＡ２、ＰＢ０〜ＰＢ３…ＰチャネルＭＯＳＦＥＴ、ＷＬ０〜ＷＬ３…ワード線、
ＷＤＰ１〜ＷＤＰ３…ライトデータ入力パス（ライトアンプ）、ＷＣＰ…ライト系制御パス、ＬＴ…ラッチ回路、ＯＢ…出力回路、ＳＡ…センスアンプ、ＰＣ／ＥＱ…プリチャージ＆イコライズ回路、Ｑ１〜Ｑ６…ＭＯＳＦＥＴ、ＢＬ，／ＢＬ…ビット線、ＲＤ，／ＲＤ…読み出しデータ線、ＷＤ，／ＷＤ…書き込みデータ線。
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、スタティック型ＲＡＭ（ランダム・アクセス・メモリ）を備えたものに利用して有効な技術に関するものである。
【背景技術】
【０００２】
スタティック型ＲＡＭ（以下、単にＳＲＡＭという）のメモリセルの特性にスタティツクノイズマージン（以下ＳＮＭという）がある。ＳＮＭはメモリセルに記憶したデータの安定性を示するものであり、大きいほどデータ保持動作が安定するが、反面では保持データに対して逆データを書き込むときには書き込みにくくなる。かかる問題を解決する技術として、特開２００２−０４２４７６公報がある。図１７には上記公報に基づいて本願発明者が先に検討したＳＲＡＭのブロック図が示されている。この公報の技術では、読み出し時には、図１８に示したような電圧供給回路を用い、信号ＷＥｉをロウレベルにすることでＰチャネルＭＯＳＦＥＴをオン状態にして外部電源Ｖccと同レベルの電圧をメモリセルに供給し安定駆動する。書き込み時には、上記信号ＷＥｉをハイレベルにすることで上記ＰチャネルＭＯＳＦＥＴをオフ状態にし、代わってＮチャネルＭＯＳＦＥＴをオン状態にしてメモリセルに供給する内部電源をＶcc−Ｖthに低下させる。これにより、ワード線により選択させたメモリセルのＳＮＭが低下し、書き込みマージンを向上することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−０４２４７６公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記特許文献１の技術では、行デコードにより選択されワード線が活性化されたメモリセルのうち、列デコードによって選択されないメモリセルについても内部電源が低下し、且、書き込み動作を行わないためにＳＮＭが低下した読み出し状態となり、ノイズ等の影響を受けてデータ消失の危険性がある。かかる危険を回避するために上記特許文献１では、図１９に示したような外部電源電圧御回路により下限電圧を設定し、これを判別することで上記非選択メモリセルのＳＮＭが低下を制限するようにするものである。しかしながら、上記のような下限電圧を発生させるためには、メモリ内部に中間的な電源発生回路を設けることが必要となりメモリ回路の消費電流を増大させてしまうことと、上記下限電圧により上記ＳＮＭの低下が制限されてしまい、書き込みマージンを向上させることができない。特に、ＬＳＩ(Large Scale Integrated circuit:大規模集積回路) では、低消費電力化およびＬＳＩ中のトランジスタ（ＭＯＳＦＥＴ）の微細化により、電源電圧を低下させる傾向にあり、上記下限電圧との差が小さくなる。メモリ回路としては、上記ＳＮＭを優先させることが必要となり、上記引用文献１の技術では書き込みマージンの向上が望めない場合がある。
【０００５】
この発明の目的は、低電源電圧でもＳＮＭと書き込みマージンを両立させることができるスタティック型ＲＡＭを備えて半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。半導体基板上にスタティック型ランダムアクセスメモリを有した半導体集積回路装置は、複数行及び複数列の行列状に配置された複数のメモリセル、前記複数列にそれぞれ対応して設けられた複数の第１のビット線、前記複数列にそれぞれ対応して設けられた複数の第２のビット線、及び前記複数行にそれぞれ対応して設けられた複数のワード線、を含むスタティック型ランダムアクセスメモリを有する。前記スタティック型ランダムアクセスメモリは、さらに、前記複数列にそれぞれ対応して設けられた複数のセル電源線、電源電圧を供給する電源線、及び前記複数のセル電源線にそれぞれ対応して設けられ、各々はその対応するメモリセル電源線と前記電源線との間を電気的に接続する複数の電源回路を含む。前記複数のメモリセルの各々は、第１及び第２のＰチャネル型トランジスタと、第１ないし第４のＮチャネル型トランジスタと、第１及び第２の記憶ノードとを有する。前記第１のＰチャネル型トランジスタ及び前記第１のＮチャネル型トランジスタは、出力が前記第１の記憶ノードに接続され、入力が前記第２の記憶ノードに接続される第１のインバータをなし、前記第２のＰチャネル型トランジスタ及び前記第３のＮチャネル型トランジスタは、出力が前記第２の記憶ノードに接続され、入力が前記第１の記憶ノードに接続される第２のインバータをなし、前記第１のＮチャネル型トランジスタのゲート、前記第１のＰチャネル型トランジスタのゲート及び前記第４のＮチャネル型トランジスタのゲートは、この順番で前記第１の方向に沿って配置され、前記第２のＮチャネル型トランジスタのゲート、前記第２のＰチャネル型トランジスタのゲート及び前記第３のＮチャネル型トランジスタのゲートは、この順番で前記第１の方向に沿って配置され、前記第１及び第２のＮチャネル型トランジスタのそれぞれゲートは、前記第２の方向に沿って配置され、前記第４及び第３のＮチャネル型トランジスタのそれぞれゲートは、前記第２の方向に沿って配置される。前記複数のワード線の各々は、その対応する行に前記第１の方向に沿って配置された複数個のメモリセル各々の前記第２及び第４のＮチャネル型トランジスタのそれぞれゲートに接続される。前記複数の第１のビット線の各々は、その対応する列に前記第２の方向に沿って配置された複数個のメモリセル各々の前記第１の記憶ノードに、前記第２のＮチャネル型トランジスタを介して電気的に接続される。前記複数の第２のビット線の各々は、その対応する列に前記第２の方向に沿って配置された複数個のメモリセル各々の前記第２の記憶ノードに、前記第４のＮチャネル型トランジスタを介して電気的に接続される。その対応する列に前記第２の方向に沿って配置された複数個のメモリセル各々の前記第１及び第２のＰチャネル型トランジスタのそれぞれソースに接続される。前記複数の電源回路の各々は、第１の状態時にはその接続するセル電源線に第１の電圧を供給し、第２の状態時にはその接続するセル電源線に前記第１の電圧よりも低い第２の電圧を供給する、
【０００７】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。半導体集積回路装置は、複数行及び複数列の行列状に配置された複数のメモリセル、前記複数行にそれぞれ対応して設けられた複数のワード線、前記複数列にそれぞれ対応して設けられた複数の第１のビット線、及び、前記複数列にそれぞれ対応して設けられた複数の第２のビット線を含むスタティック型ランダムアクセスメモリを有する。前記スタティック型ランダムアクセスメモリは、さらに、前記複数列にそれぞれ対応して設けられた複数のセル電源線、電源電圧を供給する電源線、及び前記複数のセル電源線にそれぞれ対応して設けられ、各々はその対応するメモリセル電源線と前記電源線との間を電気的に接続する複数の電源回路を含む。前記複数のメモリセルの各々は、第１の領域に設けられた第１及び第２のＰチャネル型トランジスタと、第２の領域に設けられた第１及び第２のＮチャネル型トランジスタと、第３の領域に設けられた第３及び第４のＮチャネル型トランジスタと、第１及び第２の記憶ノードとを有する。前記第１の領域が前記第２及び第３の領域の間に位置するように前記第２、第１及び第４の領域が第１の方向に沿って配置され、前記第１のＰチャネル型トランジスタ及び前記第１のＮチャネル型トランジスタは、出力が前記第１の記憶ノードに接続され、入力が前記第２の記憶ノードに接続される第１のインバータを構成し、前記第２のＰチャネル型トランジスタ及び前記第３のＮチャネル型トランジスタは、出力が前記第２の記憶ノードに接続され、入力が前記第１の記憶ノードに接続される第２のインバータを構成する。前記複数のワード線の各々は、その対応する行に前記第１の方向に沿って配置された複数個のメモリセルの前記第２及び第４のＮチャネル型トランジスタのそれぞれゲートに接続される。前記複数の第１のビット線の各々は、その対応する列に第２の方向に沿って配置された複数個のメモリセルの前記第１の記憶ノードに、前記第２のＮチャネル型トランジスタを介して接続される。前記複数の第２のビット線の各々は、その対応する列に前記第２の方向に沿って配置された複数個のメモリセルの前記第２の記憶ノードに、前記第４のＮチャネル型トランジスタを介して接続される。前記複数のセル電源線の各々は、その対応する列に前記第２の方向に沿って配置された複数個のメモリセルの前記第１及び第２のＰチャネル型トランジスタのそれぞれソースに接続される。前記複数の電源回路の各々は、第１の状態時にはその接続するセル電源線に第１の電圧を供給し、第２の状態時にはその接続するセル電源線に前記第１の電圧よりも低い第２の電圧を供給する、
【発明の効果】
【０００８】
選択された相補ビット線に対応したメモリセルの書き込み動作マージンの向上を図りつつ、上記非選択相補ビット線に接続される非選択メモリセルのＳＮＭを確保することができる。
【図面の簡単な説明】
【０００９】
【図１】この発明に係るスタティック型ＲＡＭの一実施例を示すブロック図である。
【図２】図１の電源回路の一実施例を示す回路図である。
【図３】この発明に係るメモリセルの一実施例を示す回路図である。
【図４】この発明に係るメモリセルの一実施例を示すレイアウト図である。
【図５】この発明に係るスタティック型ＲＡＭの動作の一例を説明するための波形図である。
【図６】この発明に係るスタティック型ＲＡＭの他の一実施例を示すブロック図である。
【図７】図６のスタティック型ＲＡＭに用いられる電源回路の一実施例を示す回路図である。
【図８】図６のスタティック型ＲＡＭに用いられる電源回路の他の一実施例を示す回路図である。
【図９】図６のスタティック型ＲＡＭに用いられる電源回路の更に他の一実施例を示す回路図である。
【図１０】図６のスタティック型ＲＡＭに用いられる電源回路の更に他の一実施例を示す回路図である。
【図１１】図６のスタティック型ＲＡＭに用いられる電源回路の更に他の一実施例を示す回路図である。
【図１２】図６のスタティック型ＲＡＭに用いられる電源回路の更に他の一実施例を示す回路図である。
【図１３】図６のスタティック型ＲＡＭに用いられる電源回路の更に他の一実施例を示す回路図である。
【図１４】この発明に係るメモリセルの他の一実施例を示すレイアウト図である。
【図１５】図１又は図６のスタティック型ＲＡＭに用いられるワードドライバの一実施例を示す回路図である。
【図１６】この発明に係るスタティック型ＲＡＭの一実施例を示す全体回路図である。
【図１７】特許文献１に基づいて本願発明者が先に検討したＳＲＡＭのブロック図である。
【図１８】特許文献１に示された電圧供給回路の一例の回路図である。
【図１９】特許文献１に示された電圧供給回路の他の一例の回路図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施例を図面を用いて詳細に説明する。
【実施例】
【００１１】
図１には、この発明に係るスタティック型ＲＡＭの一実施例のブロック図が示されている。同図には、４つのメモリセル、それに対応した２つのワード線ＷＬ０とＷＬｎ、相補ビット線／ＢＬ０，ＢＬ０と／ＢＬｍ，ＢＬｍが代表として例示的に示されている。メモリセルは、図示しないけれども、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴからなる２つのＣＭＯＳインバータ回路の入力と出力とを交差接続してラッチ（フリップフロップ）回路を構成して記憶部とし、かかる入出力相互接続部を記憶ノードとして、対応するビット線／ＢＬとＢＬとの間に設けられたアドレス選択用のＮチャネルＭＯＳＦＥＴから構成される。このアドレス選択用のＭＯＳＦＥＴのゲートは、対応するワード線に接続される。
【００１２】
ワード線ＷＬ０〜Ｗｎのうち、１つが行デコーダによって選択される。行デコーダには、後述するようなワードドライバを備える。行デコーダには、アドレス信号のうちのロウ（行）系アドレス信号が供給される。複数の相補ビット線／ＢＬ０，ＢＬ０〜／ＢＬｍ，ＢＬｍのうち、一対が列選択スイッチを介して書込ドライバ又はセンスアンプに接続される。つまり、列選択スイッチは、列デコーダにより形成される選択信号ＹＳ０〜ＹＳｍを受けて、上記複数の相補ビット線／ＢＬ０，ＢＬ０〜／ＢＬｍ，ＢＬｍのうちの一対を選択して上記書込バッファの出力端子、センスアンプの入力端子に接続させる。
【００１３】
制御回路には、読／書制御信号Ｒ／Ｗが供給される。制御回路は、読／書制御信号Ｒ／Ｗに対応して書込信号ＷＥ又は読出信号としてのセンスアンプ制御信号ＳＡＣを発生させる。上記書込信号ＷＥは、書込ドライバに供給されて書込ドライバを活性化するために用いられる。つまり、行デコーダによりワード線の１つが選択され、列デコーダにより一対の相補ビット線が列選択スイッチにより選択され、書込ドライバが活性化されたなら、データ入力信号が選択ワード線と選択相補ビット線に結合されたメモリセルに書き込まれる。上記センスアンプ制御信号ＳＡＣは、センスアンプを活性化するために用いられる。上記同様に行デコーダによりワード線の１つが選択され、列デコーダにより一対の相補ビット線が列選択スイッチにより選択され、センスアンプが活性化されたなら、選択ワード線と選択相補ビット線に結合されたメモリセルの読み出し信号がセンスアンプに伝えられて増幅されてデータ出力として読み出される。
【００１４】
この実施例では、選択された相補ビット線に対応したメモリセルの書き込み動作マージンの向上を図りつつ、上記非選択相補ビット線に接続される非選択メモリセルのＳＮＭを確保するために、相補ビット線／ＢＬ０，ＢＬ０〜／ＢＬｍ，ＢＬｍのそれぞれに対応してメモリセル電源線ＶＣＣ０〜ＶＣＣｍを設ける。つまり、代表として例示的に示されているメモリセル電源線ＶＣＣ０は、対応する相補ビット／ＢＬ０，ＢＬ０に接続されるメモリセルの電源線とされる。同様に、代表として例示的に示されているメモリセル電源線ＶＣＣｍは、対応する相補ビット／ＢＬｍ，ＢＬｍに接続されるメモリセルの電源線とされる。そしで、上記各メモリセル電源線ＶＣＣ０〜ＶＣＣｍと電源ＶＣＣとの間には、電源回路０〜ｍが設けられる。
【００１５】
図２には、図１の電源回路の一実施例の回路図が示されている。この実施例では、電源回路として、ＰチャネルＭＯＳＦＥＴＱＰが用いられる。このＭＯＳＦＥＴＱＰのゲートには、回路の接地電位が定常的に与えられて抵抗素子として動作し、電源ＶＣＣをカラム毎内部電源、つまりはメモリセル電源線に伝える。このＭＯＳＦＥＴＱＰのオン抵抗値は、次に説明するようにメモリセルへの書き込み動作のために相補ビット線／ＢＬ又はＢＬの一方が電源電圧ＶＣＣのようなプリチャージレベルから回路の接地電位のようなロウレベルに変化したとき、かかる変化したビット線の電位との容量結合によって上記メモリセル電源線の電位が一時的に低下することを許容する程度の比較的大きな抵抗値を持つようにされる。このような書き込みメモリセルへの動作電位の低下によって上記ＳＮＭを低下させて書き込みマージンを向上させる。これに対して、非選択のビット線／ＢＬとＢＬはいずれも電源電圧ＶＣＣのようなハイレベルに維持されるから、それに対応したメモリセル電源線も電源電圧ＶＣＣに維持される。したがって、ワード線が選択状態にされたメモリセルにおいても、上記電源電圧が高く維持されるからＳＮＭを高く維持することができる。
【００１６】
図３には、この発明に係るメモリセルの一実施例の回路図が示されている。メモリセルは、ＰチャネルＭＯＳＦＥＴＱ１とＮチャネルＭＯＳＦＥＴＱ２及びＰチャネルＭＯＳＦＥＴＱ３とＮチャネルＭＯＳＦＥＴＱ４とから２つのＣＭＯＳインバータ回路の入力と出力とを交差接続してラッチ（フリップフロップ）回路を構成して記憶部とし、かかる入出力相互接続部を記憶ノードＮ１、Ｎ２として、対応するビット線／ＢＬとＢＬとの間に設けられたアドレス選択用のＮチャネルＭＯＳＦＥＴＱ５とＱ６から構成される。これらのアドレス選択用のＭＯＳＦＥＴＱ５、Ｑ６のゲートは、対応するワード線ＷＬに接続される。
【００１７】
この実施例のメモリセルでは、相補ビット線／ＢＬとＢＬに対応したメモリセルへの動作電圧ＶＣＣ’の供給は、かかる相補ビット線／ＢＬとＢＬとの間に設けられて、これらと平行に延長されるメモリセル電源線から供給される。つまり、上記メモリセル電源線は、上記ＣＭＯＳインバータ回路を構成するＰチャネルＭＯＳＦＥＴＱ１とＱ３のソースに接続される。上記のようなメモリセル電源線は、上記相補ビット線の一方／ＢＬとの間に寄生容量Ｃ１を持ち、相補ビット線の他方ＢＬとの間に寄生容量Ｃ２を持つ。
【００１８】
図４には、この発明に係るメモリセルの一実施例のレイアウト図が示されている。図４の（Ａ）には、ＭＯＳＦＥＴのソース、ドレイン及びゲート及びコンタクト用配線及びコンタクトホールの各レイアウトパターンが示され、図４（Ｂ）には、ビット線／ＢＬ，ＢＬ及びメモリセルの動作電圧ＶＣＣ’を供給するメモリセル電源線とコンタクト用配線及びコンタクトホールのレイアウトパターンが示され、図４（Ｃ）には、ワード線ＷＬとメモリセルに接地電位ＶＳＳを供給する接地線及びコンタクトホールのレイアウトパターンが示されている。コンタクトホールは、各（Ａ）（Ｂ）（Ｃ）に代表として１つが示されているＣＮＴのように四角に×印を付すことにより示されている。
【００１９】
図４（Ａ）において、ＰチャネルＭＯＳＦＥＴＱ１とＱ３は、斜線を付した中央部分に設けられたＮ型ウェルＮＷＥＬに形成される。これに対して、ＮチャネルＭＯＳＦＥＴＱ２、Ｑ４及びＱ５とＱ６は、上記Ｎ型ウェルＮＷＥＬの部分以外のＰ型基板又はＰ型ウェルＰＷＥＬに形成される。上記ＣＭＯＳインバータ回路を構成するＭＯＳＦＥＴＱ１とＱ２及びＱ３とＱ４のそれぞれは、ゲート電極が一体的に形成される。各コンタクト用配線及びコンタクトホールには、接続先がＷＬ、／ＢＬ、ＶＣＣ’、ＢＬ、ＷＬ及びＶＳＳのように示されている。ＭＯＳＦＥＴＱ１とＱ２及びＱ５と、ＭＯＳＦＥＴＱ２、Ｑ４及びＱ６は、メモリセルの中点部を基準にして１８０°回転させた位置に対称的に配置される。コンタクト用の配線層は、コンタクトホールを囲む白抜きのパターンで示されており、特に制限されないが、第１層目のメタル層Ｍ１から構成される。
【００２０】
図４（Ｂ）において、ビット線／ＢＬ，ＢＬは、それが接続されるＭＯＳＦＥＴＱ５及びＱ６の一方のソース，ドレインに対応し、凡そメモリセル領域を同図において横方向に四等分する境界線のうちの１／４と３／４の部分に同図において縦方向に延長されるように配置され、特に制限されないが、第２層目のメタル配線層Ｍ２により形成される。メモリセル電源線も上記ビット線／ＢＬ，ＢＬと同じ第２層目のメタル層Ｍ２により形成され、上記凡そメモリセル領域を四等分する境界線のうちの中央（２／４）の部分に縦方向に延長されるように設けられる。そして、メモリセル電源線（ＶＣＣ’）は、上部においてＰチャネルＭＯＳＦＥＴＱ１のソースと接続させるために隣接するビット線／ＢＬの方向に延びる突起部を有し、下部においてＰチャネルＭＯＳＦＥＴＱ３のソースと接続させるために隣接するビット線ＢＬの方向に延びる突起部を有する。このような配線レイアウトによって、ビット線／ＢＬとメモリセル電源線（ＶＣＣ’）との間には、寄生容量Ｃ１が形成されることなり、ビット線ＢＬとメモリセル電源線（ＶＣＣ’）との間には、寄生容量Ｃ２が形成されることなる。
【００２１】
図４（Ｃ）において、ワード線ＷＬはメモリセル領域の中央部を同図の横方向に延長される。このワード線ＷＬは、第３層目のメタル層Ｍ３により形成される。そして、メモリセル領域に設けられ、縦方向に延長されるよう設けられるのは、メモリセルの接地線ＶＳＳであり、第４層目のメタル層Ｍ４から構成される。この接地線ＶＳＳは、隣接するメモリセルの接地線ＶＳＳと共用される。この実施例のようなメモリセル構成とすることにより、カラム毎に電源線を形成することが容易になる。そして、ビット線／ＢＬ、ＢＬと内部電源線（メモリセル電源線）との間にカップリング容量Ｃ１，Ｃ２を形成することができる。
【００２２】
図５には、この発明に係るスタティック型ＲＡＭの動作の一例を説明するための波形図が示されている。スタティック型ＲＡＭの読み出し時には、ワード線ＷＬの選択動作によって、前記メモリセルのアドレス選択ＭＯＳＦＥＴＱ５とＱ６がオン状態となり、メモリセルの記憶ノードＮ１とＮ２のうちロウレベルにされたノードに対応してビット線／ＢＬとＢＬの一方が低下する。このとき、ビット線／ＢＬとＢＬには、多数のメモリセルが接続されることによって比較的大きな寄生容量を持ち、上記アドレス選択ＭＯＳＦＥＴＱ５、Ｑ６のオン抵抗値は比較的大きいから上記ビット線／ＢＬとＢＬの読み出し信号の低下は小さくてそのレベル変化も緩やかである。それ故、前記のようにビット線／ＢＬとＢＬとメモリセル電源線との間に寄生容量（カップリング容量）Ｃ１とＣ２が存在しても、メモリセル電源線の電圧ＶＣＣ’は殆ど変化せず電源電圧ＶＣＣを維持する。これにより、読み出し動作時のスタティツクノイズマージン（ＳＮＭ）は大きく維持することができる。上記のようなビット線／ＢＬとＢＬの小さなレベル差の読み出し信号は、センスアンプにより増幅されてデータ出力として出力される。
【００２３】
スタティック型ＲＡＭの書き込み時には、ワード線ＷＬの選択動作によって、前記メモリセルのアドレス選択ＭＯＳＦＥＴＱ５とＱ６がオン状態となっている。そして、書込ドライバからの書き込み信号に対応してビット線／ＢＬとＢＬの一方が急激に回路の接地電位まで低下する。このようなフル振幅の書き込み信号の低下は、メモリセル電源線との間に寄生容量（カップリング容量）Ｃ１又はＣ２を介してメモリセル電源線に伝えられてメモリセルの動作電圧ＶＣＣ’を一時的に低下させる。つまり、動作電圧ＶＣＣ’は上記カップリングによって低下するが、電源回路としての抵抗素子を介して電源電圧ＶＣＣが供給されるので徐々に電源電圧ＶＣＣに向かって回復する。このときには、ビット線／ＢＬ又はＢＬの一方がロウレベルになっており、上記ワード線の選択状態によりオン状態になっているＭＯＳＦＥＴＱ５又はＱ６を通して、記憶ノードＮ１又はＮ２のハイレベルをロウレベルに引き抜くので、メモリセルの記憶部の記憶情報が反転させられる。
【００２４】
例えば、上記のように記憶ノードＮ１のハイレベルをロウレベルに引き抜くときに、記憶ノードＮ１のハイレベルを維持させるＭＯＳＦＥＴＱ１は、上記電源電圧ＶＣＣ’の低下によっても記憶ノードＮ１を低下させる。これと同時に、ビット線ＢＬのハイレベルがＭＯＳＦＥＴＱ６を通してＭＯＳＦＥＴＱ２のゲート（記憶ノードＮ２）に伝えられてＭＯＳＦＥＴＱ２をオン状態にさせるので、上記記憶ノードＮ１は、上記３つの要因が重なって高速に低下し、ＰチャネルＭＯＳＦＥＴＱ３をオン状態にして記憶ノードＮ２をハイレベルにさせる経路も形成される。その結果として記憶ノードＮ１はハイレベルからロウレベルに、記憶ノードＮ２はロウレベルからハイレベルに高速に変化し、書き込みマージンを向上させることができる。つまり、素子の微細化等により、電源電圧ＶＣＣが低下し、書込ドライバのドライバビリティが小さくなっても、上記のように書き込みマージンを向上させることができる。
【００２５】
このとき、上記ワード線ＷＬが選択状態にされていても、書き込み動作を行わない、つまりは記憶データを保持すべき非選択の相補ビット線／ＢＬとＢＬに接続されたメモリセルにおいて、上記のような書き込みビット線からのカップリングによる電圧低下が生じないから、前記読み出し動作の場合と同様に電源電圧ＶＣＣを維持させることができる。このために、ワード線が選択状態にされて上記ＭＯＳＦＥＴＱ５、Ｑ６がオン状態になっているメモリセルにおいても、記憶データを保持すべきものは大きなスタティツクノイズマージン（ＳＮＭ）を維持させることができる。このように、書き込み時の非選択カラム及び読み出し時のビット線は，メモリセルによるビット線振幅のため比較的緩やかで小振幅となるためカップリングの効果は小さくＳＮＭの低下は小さく安定動作となる。
【００２６】
図６には、この発明に係るスタティック型ＲＡＭの他の一実施例のブロック図が示されている。この実施例では、前記図１と同様な上記書込信号ＷＥは、列デコーダで形成されたビット線選択信号ＹＳ０〜ＹＳｍとゲート回路Ｇ０，Ｇｍ等により組み合わされて、ビット線毎に設けられた書込ドライバの活性化信号ＷＣ０〜ＷＣｍを形成するために用いられる。つまり、書き込み動作が指示されたなら、列アドレスに対応した書込ドライバが活性化されて、ワードドライバで選択されたワード線に接続されたメモリセルに対してデータ入力が書き込まれる。これに対して、読み出し動作が指示されたなら、列アドレスに対応して読み出し列選択スイッチがオン状態となり、選択されたビット線／ＢＬとＢＬの信号がセンスアンプの入力に伝えられ、読出信号ＳＡＣによって増幅が行われてデータ出力とされる。
【００２７】
上記のように相補ビット線／ＢＬとＢＬに対応して書込ドライバを設けた場合には、前記図１の実施例のように列選択スイッチを介在させないで、相補ビット線／ＢＬとＢＬに直接的にデータ入力に対応した書き込み信号を伝えることができるために、ビット線ペアの一方を高速にプリチャージレベルからロウレベルに引き抜くことができる。そして、この実施例では、上記信号ＷＣ０〜ＷＣｍを利用してそれぞれのビット線／ＢＬ０，ＢＬ０〜／ＢＬｍ，ＢＬｍに対応したメモリセル電源線ＶＣＣ０〜ＶＣＣｍに接続される電源回路０〜ｍの制御信号として用いられる。他の構成は、基本的には前記図１の実施例と同様である。
【００２８】
図７には、図６のスタティック型ＲＡＭに用いられる電源回路の一実施例の回路図が示されている。この実施例では、前記図２の電源回路のようなＰチャネルＭＯＳＦＥＴＱＰ１に対して、上記信号ＷＣがゲートに供給されたＰチャネルＭＯＳＦＥＴＱＰ２が並列形態に設けられる。信号ＷＣは、選択された相補ビット線／ＢＬ，ＢＬに対応してハイレベルにされる。それ故、例えば選択された相補ビット線／ＢＬ０，ＢＬ０に対応して電源回路のＰチャネルＭＯＳＦＥＴＱＰ２はオフ状態にされる。これにより、書き込み時においては、選択メモリセルの電源電圧ＶＣＣ’が前記のように書き込み信号が伝えられるビット線とのカップリングによって低下する。これに対して、選択の相補ビット線／ＢＬｍ，ＢＬｍを含む他の非選択相補ビット線に対応した電源回路では上記ＰチャネルＭＯＳＦＥＴＱＰ１とＱＰ２が共にオン状態となり、非選択メモリセルの電源電圧ＶＣＣ’は電源電圧ＶＣＣと等しく維持される。
【００２９】
この実施例では、上記ＰチャネルＭＯＳＦＥＴＱＰ１のオン抵抗値を十分大きくすれば、上記結合容量Ｃ１，Ｃ２を特に必要としない。例えば選択された相補ビット線／ＢＬ０，ＢＬ０に対応して電源回路のＰチャネルＭＯＳＦＥＴＱＰ２はオフ状態にされて、高抵抗値のＰチャネルＭＯＳＦＥＴＱＰ１からの微小電流しか供給されない。したがって、かかるＭＯＳＦＥＴＱＰ１は、相補ビット線／ＢＬ０，ＢＬ０に接続された多数のメモリセルでのリーク電流と、反転書き込みが行われるメモリセルに流れるＣＭＯＳインバータ回路の出力信号変化に対応した電流とが流れることとなり、前記のような容量カップリングが無くともメモリセルの動作電圧ＶＣＣ’が低下する。この動作電圧ＶＣＣ’の低下によって、メモリセルへの書き込みマージンを大きくすることができる。
【００３０】
これに対して、上記ワード線が選択状態にされていても、書き込み動作を行わない、つまりは記憶データを保持すべき非選択の相補ビット線に接続されたメモリセルにおいては、ＭＯＳＦＥＴＱＰ１とＱＰ２のオン状態による低インピーダンスでメモリセル電源線が電源電圧ＶＣＣに接続されているので、より安定的に電源電圧ＶＣＣに維持させることができる。これにより、上記ワード線が選択状態にされて上記ＭＯＳＦＥＴＱ５、Ｑ６がオン状態になっているメモリセルにおいても、記憶データを保持すべきものは大きなスタティツクノイズマージン（ＳＮＭ）を維持させることができる。したがって、この実施例のメモリセルのレイアウトは、前記図４のような実施例に限定されず、例えば、ビット線／ＢＬ，ＢＬと電源線ＶＣＣ’を別々の配線層によって構成してもよく、回路レイアウトの自由度を増すことができる。
【００３１】
図８には、図６のスタティック型ＲＡＭに用いられる電源回路の他の一実施例の回路図が示されている。この実施例では、前記図７のＰチャネルＭＯＳＦＥＴＱＰ１が省略されて上記信号ＷＣがゲートに供給されたＰチャネルＭＯＳＦＥＴＱＰ２のみによって構成される。この構成では、例えば選択された相補ビット線／ＢＬ０，ＢＬ０に対応して電源回路のＰチャネルＭＯＳＦＥＴＱＰ２はオフ状態にされて、相補ビット線／ＢＬ０，ＢＬ０に対応した全てのメモリセルの電源が遮断された状態となる。したがって、かかるＭＯＳＦＥＴＱＰ１は、相補ビット線／ＢＬ０，ＢＬ０に接続された多数のメモリセルでのリーク電流と、反転書き込みが行われるメモリセルに流れるＣＭＯＳインバータ回路の出力信号変化に対応した電流とが流れることとなり、前記のような容量カップリングが無くともメモリセルの動作電圧ＶＣＣ’が大きく低下する。
【００３２】
したがって、極端にいってメモリセルの下限動作電圧以下に一時的に低下することがあっても、ワード線が選択された選択メモリセルに対しては書込ドライバからのハイレベルとロウレベルが前記ＭＯＳＦＥＴＱ５とＱ６を介して上記記憶ノードＮ１とＮ２の容量に書き込まれる。これに対して、ワード線が非選択とされたメモリセルでは、前記ＭＯＳＦＥＴＱ５とＱ６がオフ状態であるために、例え電源電圧ＶＣＣ’が下限動作電圧以下にされても、上記記憶ノードＮ１とＮ２の容量には記憶電荷が保持される。したがって、上記メモリセルへの書込動作に必要な短い時間だけ、上記ＰチャネルＭＯＳＦＥＴＱＰ２をオフ状態にしても、上記非選択メモリセルではダイナミック型メモリセルと同様に上記記憶電荷によって記憶データを保持している。そして、上記ＰチャネルＭＯＳＦＥＴＱＰ２をオン状態にして電源電圧ＶＣＣを供給して一時的に減少した記憶電荷を回復させることができる。
【００３３】
この実施例では、上記のように選択された相補ビット線／ＢＬ０，ＢＬ０に対応した全てのメモリセルの電源をＭＯＳＦＥＴＱＰ２のオフ状態により一時的に遮断した状態では、スタティック型メモリセルは、互いに異なる電荷状態の２つのダイナミック型メモリセルと同様な記憶動作を行い、一時的に記憶ノードＮ１又はＮ２の記憶電荷の一部が失われても書込終了によるＭＯＳＦＥＴＱＰ２のオン状態による電源供給によってインバータ回路が動作状態となり、もとの状態に回復させることができる。この実施例では、書き込み動作時の選択カラムの内部電源ＶＣＣ’が非選択メモリセルのデータ消去にいたるほどにはならない書込信号ＷＥのパルス幅を設定すればよい。この実施例では、単純な構成の電源回路を用いつつ、選択された相補ビット線に対応したメモリセルの書き込み動作マージンの向上を図りつつ、上記非選択相補ビット線に接続される非選択メモリセルのＳＮＭを確保することができる。
【００３４】
図９には、図６のスタティック型ＲＡＭに用いられる電源回路の更に他の一実施例の回路図が示されている。この実施例では、前記図７のＰチャネルＭＯＳＦＥＴＱＰ２に対して、ＮチャネルＭＯＳＦＥＴＱＮ１が並列形態に設けられる。上記ＰチャネルＭＯＳＦＥＴＱＰ２とＮチャネルＭＯＳＦＥＴＱＮ１のゲートは、共通接続されて上記書込信号ＷＣが供給される。この実施例では、例えば選択された相補ビット線／ＢＬ０，ＢＬ０に対応して電源回路のＰチャネルＭＯＳＦＥＴＱＰ２はオフ状態にされると、代わってＮチャネルＭＯＳＦＥＴＱＮ１がオン状態になる。したがって、相補ビット線／ＢＬ０，ＢＬ０に接続された多数のメモリセルでのリーク電流と、反転書き込みが行われるメモリセルに流れるＣＭＯＳインバータ回路の出力信号変化に対応した電流とが流れても、メモリセル動作電圧ＶＣＣ’は、ＶＣＣ−Ｖthまでしか低下しない。ＶthはＮチャネルＭＯＳＦＥＴＱＮ１のしきい値電圧である。これにより、図８の実施例に比べて、書込信号ＷＥのパルス幅を大きくしても非選択メモリセルのデータ消去にいたるような懸念が解消される。
【００３５】
図１０には、図６のスタティック型ＲＡＭに用いられる電源回路の更に他の一実施例の回路図が示されている。この実施例では、前記図７のＰチャネルＭＯＳＦＥＴＱＰ１が抵抗素子Ｒに置き換えられる。この抵抗素子Ｒは、ＭＯＳＦＥＴ以外の抵抗手段、例えば拡散抵抗又はポリシリコン抵抗等に置き換えるためのものであり、動作は前記図７の実施例と同様である。
【００３６】
図１１には、図６のスタティック型ＲＡＭに用いられる電源回路の更に他の一実施例の回路図が示されている。この実施例は、前記図９の実施例の変形例であり、ＮチャネルＭＯＳＦＥＴＱＮ２によって、下限電圧がカラム毎内部電源（メモリセル電源線ＶＣＣ’）に伝えられる。つまり、前記図９の実施例では、選択カラムに対して書き込み時にはＮチャネルＭＯＳＦＥＴのしきい値電圧Ｖthだけ低下した電源電圧ＶＣＣ−Ｖthを供給するものであるが゛それに代えてメモリセルの下限電圧をＮチャネルＭＯＳＦＥＴＱＮ２によって供給するものである。このため、下限電圧＜ＶＣＣ−Ｖthの関係にある。もしも、下限電圧＞ＶＣＣ−Ｖthのようにする場合には、ＰチャネルＭＯＳＦＥＴを用いるようにし、書込信号ＷＣをインバータ回路で反転させて上記下限電圧を供給するＰチャネルＭＯＳＦＥＴのゲートに供給すればよい。この場合には、下限電圧発生回路を別個設けることが必要である。
【００３７】
図１２には、図６のスタティック型ＲＡＭに用いられる電源回路の更に他の一実施例の回路図が示されている。この実施例は、前記図１１の実施例の変形例であり、ＰチャネルＭＯＳＦＥＴＱＰ３のしきい値電圧Ｖthが下限電圧として利用される。この実施例では、メモリセル電源線と回路の接地電位ＶＳＳとの間にＰチャネルＭＯＳＦＥＴＱＰ３が設けられる。このＭＯＳＦＥＴＱＰ３のゲートには、インバータ回路ＩＮＶ１を介して書込信号ＷＣが供給される。この構成では、選択された相補ビット線／ＢＬ，ＢＬに対応して書込信号ＷＣがハイレベルにされる。これにより、ＰチャネルＭＯＳＦＥＴＱＰ２はオフ状態にされ、代わってＰチャネルＭＯＳＦＥＴＱＰ３がオン状態になる。上記ＰチャネルＭＯＳＦＥＴＱＰ３のオン状態によって、メモリセル動作電圧ＶＣＣ’はＶthまで低下することになる。かかるＭＯＳＦＥＴＱＰ３のしきい値電圧Ｖthを動作電圧として、選択された相補ビット線／ＢＬ，ＢＬに接続させたメモリセルが動作することになる。
【００３８】
前記のように、選択された相補ビット線／ＢＬ，ＢＬに接続された多数のワード線非選択メモリセルでのリーク電流及び選択ワード線メモリセルでのデータ反転電流が消費されるが、この実施例の電源回路では、それに対応した電流経路を持たないので実質的には前記図８の実施例と同等となる。つまり、この実施例では、前記図８の実施例のような電流によるメモリセル動作電圧の低下を待つのではなく、メモリセルの書き込み時にＭＯＳＦＥＴＱＰ３のオン状態にさせて、積極的にメモリセル動作電圧ＶＣＣ’をＶthまで低下させて書き込みマージンを拡大させた状態で短時間内に書き込みを終了させて、直ちに上記ＰチャネルＭＯＳＦＥＴＱＰ２をオン状態にさせるようにするのである。この構成では、素子のばらつき等に影響されないで、上記書き込み時間を設定が容易になる。
【００３９】
図１３には、この発明に係るスタティック型ＲＡＭに用いられる電源回路の更に他の一実施例の回路図が示されている。この実施例は、前記図１や図６の実施例のような電源電圧ＶＣＣ側に電源回路を設ける構成に代えて、選択された相補ビット線に対応したメモリセルの書き込み動作マージンの向上を図りつつ、上記非選択相補ビット線に接続される非選択メモリセルのＳＮＭを確保するために、相補ビット線／ＢＬ０，ＢＬ０〜／ＢＬｍ，ＢＬｍのそれぞれに対応してメモリセル電源線ＶＳＳ０〜ＶＳＳｍを設ける。つまり、同図のメモリセル接地線ＶＳＳは、対応する相補ビット／ＢＬ０，ＢＬ０に接続されるメモリセルの接地線とされる。そして、上記各メモリセル接地線ＶＳＳ’と回路の接地線ＶＳＳとの間には、図１３に示したような接地供給回路が設けられる。
【００４０】
この実施例では、選択された相補ビット線／ＢＬ，ＢＬに対応して書込信号ＷＣＢがロウレベルにされる。これにより、ＮチャネルＭＯＳＦＥＴＱＱＮ３はオフ状態になり、ＰチャネルＭＯＳＦＥＴＱＰ４がオン状態になる。したがって、選択された相補ビット線／ＢＬ，ＢＬに接続された多数のメモリセルに流れるリーク電流や書き込み動作のために流れる電流は上記ＰチャネルＭＯＳＦＥＴＱＰ４を通って流れることとなり、メモリセルの接地電位ＶＳＳ’をＶthだけ上昇させる。つまり、書き込み動作が行われるメモリセルにはＶＣＣ−Ｖthのような低電圧しか与えられないから、前記図９の実施例と等価となり、書き込みマージンを大きくできる。これに対して、非選択の相補ビット線／ＢＬ，ＢＬに対応してメモリセルの接地線ＶＳＳ’は、ＮチャネルＭＯＳＦＥＴＱＮ３がオン状態となっており接地電位ＶＳＳがそのまま伝えられる。これにより、上記非選択相補ビット線に接続される非選択メモリセルの動作電圧はＶＣＣとなり前記同様にＳＮＭを確保することができる。
【００４１】
この実施例の接地供給回路は、並列形態にされたＰチャネルＭＯＳＦＥＴＱＰ４とＮチャネルＭＯＳＦＥＴＱＮ３から構成される。これらのＭＯＳＦＥＴＱＰ４とＱＮ３のゲートには、前記図１２に示したようなインバータ回路ＩＮＶ１によって反転された書込信号ＷＣＢが供給される。この実施例の接地供給回路は、実質的には前記のような電源回路とみなすことができる。つまり、メモリセルは電源電圧ＶＣＣと接地電圧ＶＳＳとの電圧差が動作電圧として与えられて動作するから、前記実施例のように電源電圧ＶＣＣを低下させた電圧ＶＣＣ’を供給することと、回路の接地電位ＶＳＳを上昇させた電圧ＶＳＳ’を供給することとはメモリセルの動作にとってみれば等価となる。
【００４２】
前記図１の実施例のように、ビット線との間での容量結合によって接地線をハイレベル側に持ち上げるようにするためには、ビット線をロウレベルにプリチャージしておいて入力データに対応して一方のビット線を電源電圧ＶＣＣのようなハイレベルにディスチャージする構成とすればよい。
【００４３】
図１４には、この発明に係るメモリセルの他の一実施例のレイアウト図が示されている。図１４の（Ａ）及び図１４（Ｃ）は、前記図４（Ａ）と図４（Ｃ）と同様であり、配線層Ｍ１〜Ｍ４等の記号は省略されている。この実施例では、寄生容量Ｃ１とＣ２の容量値を大きくするための工夫が示されている。電源線ＶＣＣ’の配線幅を広くしてビット線／ＢＬ、ＢＬとの間の間隔を短くしても寄生容量は大きくすることができる。しかし、反面電源線ＶＣＣ’と他の回路ノード、例えば回路の接地電位等との寄生容量も増大する。この寄生容量は、上記ビット線からのカップリングによる電位変化を阻止する方向に作用するので、効果的なカップリング容量の強化策とはいえない。そこで、この実施例では、電源線ＶＣＣ’の配線幅を広げることなく、両ビット線／ＢＬ，ＢＬとの間隔が等分に短くなるよう蛇行させる。これにより、寄生容量Ｃ１とＣ２を大きくし、しかも電源線ＶＣＣ’と回路の接地電位等との寄生容量をそのままにできるので、書き込み動作によるビット線電位の変化に対応してメモリセル電圧ＶＣＣ’の落ち込みを効果的に行わせるようにすることができる。
【００４４】
図１５には、図１又は図６のスタティック型ＲＡＭに用いられるワードドライバの一実施例の回路図が示されている。この実施例では、代表として４つのワード線ＷＬ０〜ＷＬ３に対応した４個のワードドライバが例示的に示されている。この実施例では、ハイレベルを論理１と正論理を採る場合、ノアゲート（ＮＯＲ）回路をワードドライバとして用いる。つまり、ワード線ＷＬ０に対応したワードドライバを例にして説明すると、電源電圧ＶＤＤと出力端子（ＷＬ０）との間にＰチャネルＭＯＳＦＥＴＰＡ０とＰＢ０とが直列形態に接続され、回路の接地電位ＶＳＳと出力端子（ＷＬ０）との間にＮチャネルＭＯＳＦＥＴＮＡ０とＮＢ０とが並列形態に接続される。そして、ＰチャネルＭＯＳＦＥＴＰＡ０とＮチャネルＭＯＳＦＥＴＮＡ０のゲートが共通接続されて入力信号ＰＤＡ〔０〕が供給され、ＰチャネルＭＯＳＦＥＴＰＢ０とＮチャネルＭＯＳＦＥＴＮＢ０のゲートが共通接続されて入力信号ＰＤＢ〔０〕が供給される。
【００４５】
上記ＰチャネルＭＯＳＦＥＴＰＡ０のソースに上記電源電圧ＶＣＣが供給され、上記ＰチャネルＭＯＳＦＥＴＰＢ０のドレインは出力端子に接続される。この出力端子には上記ワード線ＷＬ０が接続される。また、ＮチャネルＭＯＳＦＥＴＮＡ０とＮＢ０のソースには、回路の接地電位ＶＳＳが供給され、上記ＭＯＳＦＥＴＮＡ０とＮＢ０のドレインは、上記出力端子に共通に接続される。
【００４６】
この実施例では、特に制限されないが、回路の簡素化のために、ＰチャネルＭＯＳＦＥＴＰＡ０は、ワード線ＷＬ１に対応したワードドライバにも共通に用いられる。つまり、ワード線ＷＬ１に対応したワードドライバは、上記ＰチャネルＭＯＳＦＥＴＰＡ０とＰＢ１とが直列形態に接続され、回路の接地電位ＶＳＳと出力端子（ＷＬ１）との間にＮチャネルＭＯＳＦＥＴＮＡ１とＮＢ１とが並列形態に接続される。そして、ＰチャネルＭＯＳＦＥＴＰＡ０とＮチャネルＭＯＳＦＥＴＮＡ１のゲートが共通接続されて上記入力信号ＰＤＡ〔０〕が供給され、ＰチャネルＭＯＳＦＥＴＰＢ１とＮチャネルＭＯＳＦＥＴＮＢ１のゲートが共通接続されて入力信号ＰＤＢ〔１〕が供給される。
【００４７】
残りの２つのワード線ＷＬ２と３においても、電源電圧ＶＣＣにソースが接続されたＰチャネルＭＯＳＦＥＴＰＡ２が２つのワードドライバに共通に用いられる。つまり、ワード線ＷＬ２に対応したワードドライバでは、前記同様に電源電圧ＶＣＣと出力端子（ＷＬ２）との間にＰチャネルＭＯＳＦＥＴＰＡ２とＰＢ２とが直列形態に接続され、回路の接地電位ＶＳＳと出力端子（ＷＬ２）との間にＮチャネルＭＯＳＦＥＴＮＡ２とＮＢ２とが並列形態に接続される。そして、ＰチャネルＭＯＳＦＥＴＰＡ２とＮチャネルＭＯＳＦＥＴＮＡ２のゲートが共通接続されて入力信号ＰＤＡ〔１〕が供給され、ＰチャネルＭＯＳＦＥＴＰＢ２とＮチャネルＭＯＳＦＥＴＮＢ２のゲートが共通接続されて入力信号ＰＤＢ〔０〕が供給される。
【００４８】
上記ＰチャネルＭＯＳＦＥＴＰＡ２は、ワード線ＷＬ３に対応したワードドライバにも共通に用いられる。つまり、ワード線ＷＬ３に対応したワードドライバは、上記電源電圧ＶＣＣと出力端子（ＷＬ３）との間に上記ＰチャネルＭＯＳＦＥＴＰＡ２とＰＢ３とが直列形態に接続され、回路の接地電位ＶＳＳと出力端子（ＷＬ３）との間にＮチャネルＭＯＳＦＥＴＮＡ３とＮＢ３とが並列形態に接続される。そして、ＰチャネルＭＯＳＦＥＴＰＡ２とＮチャネルＭＯＳＦＥＴＮＡ３のゲートが共通接続されて上記入力信号ＰＤＡ〔１〕が供給され、ＰチャネルＭＯＳＦＥＴＰＢ３とＮチャネルＭＯＳＦＥＴＮＢ３のゲートが共通接続されて入力信号ＰＤＢ〔１〕が供給される。
【００４９】
上記入力信号ＰＤＡ〔０〕と〔１〕は、アクティブ時には相補（排他）関係にある信号であり、一方がハイレベルのときには他方がロウレベルにされる。上記入力信号ＰＤＢ〔０〕と〔１〕も同様に、アクティブ時には相補（排他）関係にある信号であり、一方がハイレベルのときには他方がロウレベルにされる。特に制限されないが、これらの入力信号入力信号ＰＤＡとＰＤＢは、アドレス信号の他に後述するようなクロック信号成分及びスタンバイ信号成分が含まれる。
【００５０】
入力信号ＰＤＡは、特に制限されないが、アドレス信号の上位ビット側とされ、入力信号ＰＤＢは下位ビット側とされる。したがって、入力信号ＰＤＡ〔０〕がロウレベルで、入力信号ＰＤＡ〔１〕がハイレベル、入力信号ＰＤＢ〔０〕がロウレベルで、入力信号ＰＤＢ〔１〕がハイレベルのときには、入力信号ＰＤＡ〔０〕のロウレベルと入力信号ＰＤＢ〔０〕のロウレベルに対応してＰチャネルＭＯＳＦＥＴＰＡ０とＰＢ０がオン状態となり、ＮチャネルＭＯＳＦＥＴＮＡ０とＮＢ０がオフ状態となり、ワード線ＷＬ０を電源電圧ＶＣＣのようなハイレベルの選択状態とされる。他のワード線ＷＬ１〜３に対応したワードドライバでは、入力信号ＰＤＡ〔１〕のハイレベルにより、２つのＰチャネルＭＯＳＦＥＴのうち少なくともいずれか１つがオフ状態となり、２つのＮチャネルＭＯＳＦＥＴのうち少なくともいずれか１つがオン状態となり、接地電位ＶＳＳのようなロウレベルの非選択状態とされる。
【００５１】
スタンバイ状態では、入力信号ＰＤＡ〔０〕、〔１〕及び入力信号ＰＤＢ〔０〕、〔１〕が全てハイレベルにされる。これにより、全てのＰチャネルＭＯＳＦＥＴはオフ状態にされ、全てのＮチャネルＭＯＳＦＥＴはオン状態にされる。上記ＰチャネルＭＯＳＦＥＴは、前記のようなリーク電流が流れると、直列ＭＯＳＦＥＴの接続点の電位がＶＳＳからＶＣＣ／２に向かって上昇し、電源電圧側のＰチャネルＭＯＳＦＥＴＰＡ１，ＰＡ２においてソース電位が上昇して、基板との間が逆バイアスとなるというソースバイアス効果によってリーク電流を大幅に低減させることができる。
【００５２】
前記のようにワード線ＷＬ０が選択状態のとき、それに対応したワードドライバのＰチャネルＭＯＳＦＥＴＰＡ０、ＰＢ０あるいはＰＡ０又はＰＢ０のうち少なくともどちらか一方がオフ状態になる。ワードドライバは、ＮＯＲ型論理ゲート回路の特徴であるＰチャネルＭＯＳＦＥＴの縦積みとすることによる，ソースバイアス効果によってリーク電流を小さくできる。特に、入力信号ＰＤＡ〔０〕〔１〕、ＰＤＢ〔０〕〔１〕が共にハイレベルになるスタンバイ状態になると、前記のように２つのＰチャネルＭＯＳＦＥＴが共にオフ状態になり、ソースバイアス効果によってリーク電流が大幅に低減できる。この実施例のように、ＰチャネルＭＯＳＦＥＴＰＡ０，ＰＡ２を２つのワードドライバに供給しても、２つのワード線が同時に選択されないために駆動力を維持しながらもリーク削減効果が高まる。デコード論理によっては共有されるワードドライバ数は例えば２のべき乗で増加させることが可能である。
【００５３】
この実施例回路の特徴は、リーク電流を低減させるための特別な制御信号が不要であるという点である。そして、入力信号ＰＤＡにクロック信号成分を含ませた場合、つまりはビット線をプリチャージするときに、全ワード線を非選択とする必要がある。このプリチャージ期間の全ワード線非選択状態において、上記のようなソースバイアス効果によるリーク電流を低減させることができる。つまり、スタイバイ状態のみならずメモリアクセス時でのリーク電流も低減させることができるものとなる。
【００５４】
すなわち、ＬＳＩ(Large Scale Integrated circuit:大規模集積回路) の低消費電力化およびＬＳＩ中のトランジスタ（ＭＯＳＦＥＴ）の微細化により、ＬＳＩの電源電圧が低下している。たとえば、0.１３μｍプロセスでは、電源電圧１．２Ｖで動作するＬＳＩが製造される。ＬＳＩの電源電圧を下げる場合には、回路性能（回路の動作速度）を低下させないために、トランジスタのしきい値電圧（Ｖth)を下げてトランジスタの電流を増加させており、たとえば、0.１３μｍプロセスでは、Ｖthが０．４Ｖ程度であるＭＯＳＦＥＴが使用される。Ｖthが低いトランジスタでは、サブスレショルド電流と呼ばれるトランジスタがオフ状態の場合にソース・ドレイン間に流れる電流が大きくなる。この電流は、そのトランジスタで構成された回路が動作していない場合にも流れ続け、ＬＳＩが通電されているが動作していない状態（以降スタンバイ状態）での消費される電流となる。スタンバイ状態でもデータを記憶しておく必要のあるメモリ回路ではスタンバイ状態でも電源を遮断することができないため、回路を構成するトランジスタのＶthが下がるとサブスレッショルド電流が増加しスタンバイ時の消費電力が増加してしまうという問題を上記ワードドライバによって解決できる。
【００５５】
図１６には、この発明に係るスタティック型ＲＡＭの一実施例の全体回路図が示されている。スタティック型ＲＡＭは、メモリセルアレイと、その周辺回路に設けられたアドレス選択回路、読み出し回路及び書き込み回路と、その動作を制御するタイミング生成回路から構成される。
【００５６】
メモリセルアレイとして、１本のワード線ＷＬと、２対の相補ビット線ＢＬ，／ＢＬと、その交点に設けられた２つのメモリセルが代表として例示的に示されている。上記メモリセルは、前記同様にＰチャネルＭＯＳＦＥＴＱ１，Ｑ３とＮチャネルＭＯＳＦＥＴＱ２，Ｑ４からなる２つのＣＭＯＳインバータ回路の入力と出力とが交差接続されたラッチ回路と、このラッチ回路の一対の入出力ノードとビット線ＢＬと／ＢＬとの間に、ＮチャネルＭＯＳＦＥＴＱ５とＱ６からなる選択スイッチとから構成される。これらのＭＯＳＦＥＴＱ５とＱ６のゲートは、上記ワード線ＷＬに接続される。
【００５７】
特に制限されないが、上記メモリセルアレイは、１つのワード線ＷＬに１２８個のメモリセルが配置される。それ故、相補ビット線ＢＬ，／ＢＬは、１２８対から構成される。一対のビット線ＢＬと／ＢＬには、２５６個のメモリセルが配置される。それ故、ワード線ＷＬは、０〜２５５のような２５６本から構成される。上記各ビット線ＢＬ，／ＢＬには、プリチャージ＆イコライズ回路ＰＣ／ＥＱが設けられる。プリチャージ回路＆イコライズ回路ＰＣ／ＥＱは、前記図１と同様に相補ビット線ＢＬと／ＢＬに電源電圧のようなプリチャージ電圧を与えるＰチャネルＭＯＳＦＥＴと、上記相補ビット線ＢＬと／ＢＬとの間を短絡するＰチャネルＭＯＳＦＥＴから構成される。また、この実施例では上記相補ビット線ＢＬと／ＢＬと電源端子との間には、ゲートとドレインとが交差接続されたＰチャネルＭＯＳＦＥＴがプルアップＭＯＳＦＥＴとして設けられる。これにより、読み出し時にハイレベル側のビット線の落ち込みが防止される。
【００５８】
特に制限されないが、上記１２８対のビット線は、ＰチャネルＭＯＳＦＥＴからなる読み出し用カラムスイッチにより３２対の相補の読み出しデータ線ＲＤ，／ＲＤに接続される。１つの読み出しデータ線ＲＤ，／ＲＤには、４対のビット線ＢＬ，／ＢＬのうちいずれか１つに接続される。上記読み出しデータ線ＲＤ，／ＲＤには、センスアンプＳＡが設けられる。センスアンプＳＡは、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴからなる２つのＣＭＯＳインバータ回路の入力と出力とが交差接続されてなるＣＭＯＳラッチ回路と、このＣＭＯＳラッチ回路のＮチャネルＭＯＳＦＥＴのソースと回路の接地電位に設けられたＮチャネルＭＯＳＦＥＴから構成される。上記読み出しデータ線ＲＤ，／ＲＤが上記のように３２対設けられることに対応してセンスアンプＳＡも全体で３２個設けられる。
【００５９】
上記センスアンプＳＡを活性化させるＮチャネルＭＯＳＦＥＴのゲート及び上記センスアンプＳＡの増幅信号を伝えるゲート回路には、タイミング生成回路で形成されたタイミング信号と、センスアンプ選択信号ｓａｃを受けるゲート回路で形成されたタイミング制御信号φsacがインバータ回路列を通して伝えられる。このタイミング制御信号φsacは、前記読み出し用カラムスイッチの選択信号としても用いられる。センスアンプＳＡは、上記選択信号により活性化されて読み出しデータ線ＲＤ，／ＲＤの信号を増幅する。
【００６０】
上記センスアンプＳＡの増幅信号は、ＭＯＳＦＥＴＱ１７〜Ｑ２２により構成されるラッチ回路ＬＴに伝えられ、出力回路ＯＢにより出力信号ｄｏｕｔが形成される。ラッチ回路ＬＴは、出力ラッチ制御信号ｏｌｃに基づいて形成された信号φolcにより制御されるスルーラッチ回路から構成される。出力回路ＯＢは、出力ドライバ制御信号ｏｄｃに基づいて形成された信号φodcにより制御されるゲート回路と出力インバータ回路から構成される。
【００６１】
この実施例では、特に制限されないが、上記３２個のセンスアンプＳＡを全て活性化して３２ビットからなる読み出し信号を出力させる読み出し動作、上記３２個のセンスアンプＳＡうちの１６個を活性化して１６ビットからなる読み出し信号を出力させる読み出し動作、あるいは上記３２個のセンスアンプＳＡのうちの８個を活性化して８ビットからなる読み出し信号を出力させる読み出し動作が選択的に可能にされる。上記センスアンプ選択信号ｓａｃは、上記３種類の読み出し動作に対応してセンスアンプＳＡ等の制御を行うとともに、リードスイッチ制御信号ｒｓｗｃやカラム選択信号ｓｅｌによりＰチャネルＭＯＳＦＥＴからなる読み出し用カラムスイッチの非選択信号として用いられる。
【００６２】
上記１２８対のビット線は、ＮチャネルＭＯＳＦＥＴからなる書き込み用カラムスイッチ（ＷＣＰ）により３２対の相補の書き込みデータ線ＷＤ，／ＷＤに接続される。１つの書き込みデータ線ＷＤ，／ＷＤは、上記カラムスイッチにより４対のビット線ＢＬ，／ＢＬのうちいずれか１つに接続される。上記書き込みデータ線ＷＤ，／ＷＤには、書き込み信号ｄｉｎを書き込みデータ線ＷＤに伝えるインバータ回路列（ＷＤＰ１）と、反転の書き込み信号を形成するインバータ回路（ＷＤＰ３）及び反転の書き込み信号を書き込みデータ線／ＷＤに伝えるインバータ回路列（ＷＤＰ２）からなる書き込み回路（ライトアンプ）が設けられる。この書き込み回路も、上記３２対の相補の書き込みデータ線ＷＤ，／ＷＤに対応して３２個から構成される。
【００６３】
この実施例のＳＲＡＭは、特に制限されないが、上記３２個のライトアンプで形成された３２ビットからなる書き込み信号を有効とする書き込み動作、上記３２個のライトアンプのうち１６個で形成された１６ビットからなる読み出し信号を有効とする書き込み動作、あるいは上記３２個のライトアンプのうちの８個で形成された８ビットからなる書き込み信号を有効とする書き込み動作のいずれかが選択的に可能にされる。このため、ライトスイッチ制御信号ｗｓｗｃが用いられる。この実施例では、上記カラム選択信号がライトスイッチ制御信号ｗｓｗｃと組み合わされてＮチャネルＭＯＳＦＥＴからなる書き込み用カラムスイッチに伝えられる。
【００６４】
上記センスアンプＳＡの増幅信号は、ゲート回路を通してＭＯＳＦＥＴＱ１７〜Ｑ２２と、インバータ回路からなるラッチ回路に伝えられ、ゲート回路及び出力インバータ回路を通して出力信号ｄｏｕｔが形成される。上記センスアンプＳＡを活性化させるＮチャネルＭＯＳＦＥＴのゲート及び上記センスアンプＳＡの増幅信号を伝えるゲート回路には、タイミング生成回路で形成されたタイミング信号と、センスアンプ選択信号ｓａｃを受けるゲート回路で形成されたタイミング制御信号φsacが制御パスを構成するインバータ回路列を通して伝えられる。このタイミング制御信号φsacは、前記読み出し用カラムスイッチの非選択信号としても用いられる。
【００６５】
タイミング生成回路は、クロックＣＬＫとリード／ライト制御信号Ｒ／Ｗを代表とするような複数の制御信号を受けて、ＳＲＡＭの読み出し動作、書き込み動作あるいはスタンバイ動作等の動作モードに対応して、ＳＲＡＭの動作に必要な各種のタイミング信号を生成する。
【００６６】
上記２５６本からなるワード線ＷＬのうちの１本が、前記説明したようなプリデコーダ回路及びワードドライバ（ＮＯＲ）によって選択される。プリデコーダ回路は、タイミング生成回路で形成されたタイミング信号（クロック，イネーブル）とアドレス信号ａｄｄを受けて、上記ワード線を選択するプリデコード信号やカラムの選択信号を形成する。そして、上記スタンバイ動作等の動作モードでは、アドレス信号ａｄｄに無関係に全てのワード線は非選択レベルにされる。プリデコーダ回路で形成されたカラム選択信号は、図示しない論理回路により、前記３２ビット動作、１６ビット動作及び８ビット動作に対応して前記制御信号ｓａｃ，ｒｓｗｃ，ｗｓｗｃ等を形成するために用いられる。
【００６７】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、半導体集積回路装置に搭載されるＳＲＡＭのメモリセルアレイを構成するワード線やビット線の本数は、種々の実施形態を採ることができる。ＳＲＡＭは、システムＬＳＩに混載されるＳＲＡＭの他に、汎用メモリとしてのＳＲＡＭにも同様に適用することができる。この発明は、前記のようなＳＲＡＭを含む半導体集積回路装置に広く利用することができる。
【産業上の利用可能性】
【００６８】
この発明は、スタティック型ＲＡＭ（ランダム・アクセス・メモリ）を備えた半導体集積回路装置に広く利用することができる。
【符号の説明】
【００６９】
ＱＰ１〜ＱＰ４…ＰチャネルＭＯＳＦＥＴ、ＱＮ１〜ＱＮ３…ＮチャネルＭＯＳＦＥＴ、ＩＮＶ１…インバータ回路、Ｒ…抵抗、Ｃ１，Ｃ２…寄生容量（カップリング容量）
ＮＡ０〜ＮＡ３，Ｎ１０，Ｎ１１…ＮチャネルＭＯＳＦＥＴ、ＰＡ０，ＰＡ２、ＰＢ０〜ＰＢ３…ＰチャネルＭＯＳＦＥＴ、ＷＬ０〜ＷＬ３…ワード線、
ＷＤＰ１〜ＷＤＰ３…ライトデータ入力パス（ライトアンプ）、ＷＣＰ…ライト系制御パス、ＬＴ…ラッチ回路、ＯＢ…出力回路、ＳＡ…センスアンプ、ＰＣ／ＥＱ…プリチャージ＆イコライズ回路、Ｑ１〜Ｑ６…ＭＯＳＦＥＴ、ＢＬ，／ＢＬ…ビット線、ＲＤ，／ＲＤ…読み出しデータ線、ＷＤ，／ＷＤ…書き込みデータ線。
【特許請求の範囲】
【請求項１】
半導体基板上にスタティック型ランダムアクセスメモリを有した半導体集積回路装置であって、
複数行及び複数列の行列状に配置された複数のメモリセル、
前記複数列にそれぞれ対応して設けられた複数の第１のビット線、
前記複数列にそれぞれ対応して設けられた複数の第２のビット線、及び
前記複数行にそれぞれ対応して設けられた複数のワード線、
を含むスタティック型ランダムアクセスメモリを有した半導体集積回路装置であって、
前記スタティック型ランダムアクセスメモリは、さらに、
前記複数列にそれぞれ対応して設けられた複数のセル電源線、
電源電圧を供給する電源線、及び
前記複数のセル電源線にそれぞれ対応して設けられ、各々はその対応するメモリセル電源線と前記電源線との間を電気的に接続する複数の電源回路、を含み、
前記複数のメモリセルの各々は、
第１及び第２のＰチャネル型トランジスタと、
第１ないし第４のＮチャネル型トランジスタと、
第１及び第２の記憶ノードとを有し、
前記第１のＰチャネル型トランジスタ及び前記第１のＮチャネル型トランジスタは、出力が前記第１の記憶ノードに接続され、入力が前記第２の記憶ノードに接続される第１のインバータをなし、
前記第２のＰチャネル型トランジスタ及び前記第３のＮチャネル型トランジスタは、出力が前記第２の記憶ノードに接続され、入力が前記第１の記憶ノードに接続される第２のインバータをなし、
前記第１のＮチャネル型トランジスタのゲート、前記第１のＰチャネル型トランジスタのゲート及び前記第４のＮチャネル型トランジスタのゲートは、この順番で前記第１の方向に沿って配置され、
前記第２のＮチャネル型トランジスタのゲート、前記第２のＰチャネル型トランジスタのゲート及び前記第３のＮチャネル型トランジスタのゲートは、この順番で前記第１の方向に沿って配置され、
前記第１及び第２のＮチャネル型トランジスタのそれぞれゲートは、前記第２の方向に沿って配置され、
前記第４及び第３のＮチャネル型トランジスタのそれぞれゲートは、前記第２の方向に沿って配置され、
前記複数のワード線の各々は、その対応する行に前記第１の方向に沿って配置された複数個のメモリセル各々の前記第２及び第４のＮチャネル型トランジスタのそれぞれゲートに接続され、
前記複数の第１のビット線の各々は、その対応する列に前記第２の方向に沿って配置された複数個のメモリセル各々の前記第１の記憶ノードに、前記第２のＮチャネル型トランジスタを介して電気的に接続され、
前記複数の第２のビット線の各々は、その対応する列に前記第２の方向に沿って配置された複数個のメモリセル各々の前記第２の記憶ノードに、前記第４のＮチャネル型トランジスタを介して電気的に接続され、
その対応する列に前記第２の方向に沿って配置された複数個のメモリセル各々の前記第１及び第２のＰチャネル型トランジスタのそれぞれソースに接続され、
前記複数の電源回路の各々は、第１の状態時にはその接続するセル電源線に第１の電圧を供給し、第２の状態時にはその接続するセル電源線に前記第１の電圧よりも低い第２の電圧を供給する、
半導体集積回路装置。
【請求項２】
前記第１の状態時は、前記スタティック型ランダムアクセスメモリのデータの書き込み状態において各電源回路の対応する列が選択されない場合であり、
前記第２の状態時は、前記スタティック型ランダムアクセスメモリのデータの書き込み状態において各電源回路の対応する列が選択された場合である、
請求項１記載の半導体集積回路装置。
【請求項３】
前記第１の状態時は、前記スタティック型ランダムアクセスメモリのデータの読出し状態であり、
前記第２の状態時は、前記スタティック型ランダムアクセスメモリのデータの書き込み状態において各電源回路に対応する列が選択された場合である、
請求項１記載の半導体集積回路装置。
【請求項４】
半導体基板上に互いに異なる高さに設けられた複数層のメタル配線を有し、
前記複数の第１のビット線、前記複数の第２のビット線及び前記複数のセル電源線は前記複数層のメタル配線のうちの同じ高さの層である第１層のメタル配線で構成され、
前記複数のワード線は、前記第１層のメタル配線よりも上層にある第２層のメタル配線で構成される、
請求項１ないし請求項３のいずれか一項に記載の半導体集積回路装置。
【請求項５】
前記複数のセル電源線の各々は、対応する列に設けられた第１及び第２のビット線の間に、且つ当該第１及び第２のビット線と交差することなく設けられた、
請求項４記載の半導体集積回路装置。
【請求項６】
複数行及び複数列の行列状に配置された複数のメモリセル、
前記複数行にそれぞれ対応して設けられた複数のワード線、
前記複数列にそれぞれ対応して設けられた複数の第１のビット線、及び、
前記複数列にそれぞれ対応して設けられた複数の第２のビット線、
を含むスタティック型ランダムアクセスメモリを有した半導体集積回路装置であって、
前記スタティック型ランダムアクセスメモリは、さらに、
前記複数列にそれぞれ対応して設けられた複数のセル電源線、
電源電圧を供給する電源線、及び
前記複数のセル電源線にそれぞれ対応して設けられ、各々はその対応するメモリセル電源線と前記電源線との間を電気的に接続する複数の電源回路を含み、
前記複数のメモリセルの各々は、
第１の領域に設けられた第１及び第２のＰチャネル型トランジスタと、
第２の領域に設けられた第１及び第２のＮチャネル型トランジスタと、
第３の領域に設けられた第３及び第４のＮチャネル型トランジスタと、
第１及び第２の記憶ノードとを有し、
前記第１の領域が前記第２及び第３の領域の間に位置するように前記第２、第１及び第４の領域が第１の方向に沿って配置され、
前記第１のＰチャネル型トランジスタ及び前記第１のＮチャネル型トランジスタは、出力が前記第１の記憶ノードに接続され、入力が前記第２の記憶ノードに接続される第１のインバータを構成し、
前記第２のＰチャネル型トランジスタ及び前記第３のＮチャネル型トランジスタは、出力が前記第２の記憶ノードに接続され、入力が前記第１の記憶ノードに接続される第２のインバータを構成し、
前記複数のワード線の各々は、その対応する行に前記第１の方向に沿って配置された複数個のメモリセルの前記第２及び第４のＮチャネル型トランジスタのそれぞれゲートに接続され、
前記複数の第１のビット線の各々は、その対応する列に第２の方向に沿って配置された複数個のメモリセルの前記第１の記憶ノードに、前記第２のＮチャネル型トランジスタを介して接続され、
前記複数の第２のビット線の各々は、その対応する列に前記第２の方向に沿って配置された複数個のメモリセルの前記第２の記憶ノードに、前記第４のＮチャネル型トランジスタを介して接続され、
前記複数のセル電源線の各々は、その対応する列に前記第２の方向に沿って配置された複数個のメモリセルの前記第１及び第２のＰチャネル型トランジスタのそれぞれソースに接続され、
前記複数の電源回路の各々は、第１の状態時にはその接続するセル電源線に第１の電圧を供給し、第２の状態時にはその接続するセル電源線に前記第１の電圧よりも低い第２の電圧を供給する、
半導体集積回路装置。
【請求項７】
前記第１の状態時は、前記スタティック型ランダムアクセスメモリのデータの書き込み状態において各電源回路の対応する列が選択されない場合であり、
前記第２の状態時は、前記スタティック型ランダムアクセスメモリのデータの書き込み状態において各電源回路の対応する列が選択された場合である、
請求項６記載の半導体集積回路装置。
【請求項８】
前記第１の状態時は、前記スタティック型ランダムアクセスメモリのデータの読出し状態であり、
前記第２の状態時は、前記スタティック型ランダムアクセスメモリのデータの書き込み状態において各電源回路に対応する列が選択された場合である、
請求項６記載の半導体集積回路装置。
【請求項９】
半導体基板上に互いに異なる高さに設けられた複数層のメタル配線を有し、
前記複数の第１のビット線、前記複数の第２のビット線及び前記複数のセル電源線は前記複数層のメタル配線のうちの同じ高さの層である第１層のメタル配線で構成され、
前記複数のワード線は、前記第１層のメタル配線よりも上層にある第２層のメタル配線で構成される、
請求項６ないし請求項８のいずれか一項に記載の半導体集積回路装置。
【請求項１０】
前記複数のセル電源線の各々は、対応する列に設けられた第１及び第２のビット線の間に、且つ当該第１及び第２のビット線と交差することなく設けられた、
請求項９記載の半導体集積回路装置。
【請求項１】
半導体基板上にスタティック型ランダムアクセスメモリを有した半導体集積回路装置であって、
複数行及び複数列の行列状に配置された複数のメモリセル、
前記複数列にそれぞれ対応して設けられた複数の第１のビット線、
前記複数列にそれぞれ対応して設けられた複数の第２のビット線、及び
前記複数行にそれぞれ対応して設けられた複数のワード線、
を含むスタティック型ランダムアクセスメモリを有した半導体集積回路装置であって、
前記スタティック型ランダムアクセスメモリは、さらに、
前記複数列にそれぞれ対応して設けられた複数のセル電源線、
電源電圧を供給する電源線、及び
前記複数のセル電源線にそれぞれ対応して設けられ、各々はその対応するメモリセル電源線と前記電源線との間を電気的に接続する複数の電源回路、を含み、
前記複数のメモリセルの各々は、
第１及び第２のＰチャネル型トランジスタと、
第１ないし第４のＮチャネル型トランジスタと、
第１及び第２の記憶ノードとを有し、
前記第１のＰチャネル型トランジスタ及び前記第１のＮチャネル型トランジスタは、出力が前記第１の記憶ノードに接続され、入力が前記第２の記憶ノードに接続される第１のインバータをなし、
前記第２のＰチャネル型トランジスタ及び前記第３のＮチャネル型トランジスタは、出力が前記第２の記憶ノードに接続され、入力が前記第１の記憶ノードに接続される第２のインバータをなし、
前記第１のＮチャネル型トランジスタのゲート、前記第１のＰチャネル型トランジスタのゲート及び前記第４のＮチャネル型トランジスタのゲートは、この順番で前記第１の方向に沿って配置され、
前記第２のＮチャネル型トランジスタのゲート、前記第２のＰチャネル型トランジスタのゲート及び前記第３のＮチャネル型トランジスタのゲートは、この順番で前記第１の方向に沿って配置され、
前記第１及び第２のＮチャネル型トランジスタのそれぞれゲートは、前記第２の方向に沿って配置され、
前記第４及び第３のＮチャネル型トランジスタのそれぞれゲートは、前記第２の方向に沿って配置され、
前記複数のワード線の各々は、その対応する行に前記第１の方向に沿って配置された複数個のメモリセル各々の前記第２及び第４のＮチャネル型トランジスタのそれぞれゲートに接続され、
前記複数の第１のビット線の各々は、その対応する列に前記第２の方向に沿って配置された複数個のメモリセル各々の前記第１の記憶ノードに、前記第２のＮチャネル型トランジスタを介して電気的に接続され、
前記複数の第２のビット線の各々は、その対応する列に前記第２の方向に沿って配置された複数個のメモリセル各々の前記第２の記憶ノードに、前記第４のＮチャネル型トランジスタを介して電気的に接続され、
その対応する列に前記第２の方向に沿って配置された複数個のメモリセル各々の前記第１及び第２のＰチャネル型トランジスタのそれぞれソースに接続され、
前記複数の電源回路の各々は、第１の状態時にはその接続するセル電源線に第１の電圧を供給し、第２の状態時にはその接続するセル電源線に前記第１の電圧よりも低い第２の電圧を供給する、
半導体集積回路装置。
【請求項２】
前記第１の状態時は、前記スタティック型ランダムアクセスメモリのデータの書き込み状態において各電源回路の対応する列が選択されない場合であり、
前記第２の状態時は、前記スタティック型ランダムアクセスメモリのデータの書き込み状態において各電源回路の対応する列が選択された場合である、
請求項１記載の半導体集積回路装置。
【請求項３】
前記第１の状態時は、前記スタティック型ランダムアクセスメモリのデータの読出し状態であり、
前記第２の状態時は、前記スタティック型ランダムアクセスメモリのデータの書き込み状態において各電源回路に対応する列が選択された場合である、
請求項１記載の半導体集積回路装置。
【請求項４】
半導体基板上に互いに異なる高さに設けられた複数層のメタル配線を有し、
前記複数の第１のビット線、前記複数の第２のビット線及び前記複数のセル電源線は前記複数層のメタル配線のうちの同じ高さの層である第１層のメタル配線で構成され、
前記複数のワード線は、前記第１層のメタル配線よりも上層にある第２層のメタル配線で構成される、
請求項１ないし請求項３のいずれか一項に記載の半導体集積回路装置。
【請求項５】
前記複数のセル電源線の各々は、対応する列に設けられた第１及び第２のビット線の間に、且つ当該第１及び第２のビット線と交差することなく設けられた、
請求項４記載の半導体集積回路装置。
【請求項６】
複数行及び複数列の行列状に配置された複数のメモリセル、
前記複数行にそれぞれ対応して設けられた複数のワード線、
前記複数列にそれぞれ対応して設けられた複数の第１のビット線、及び、
前記複数列にそれぞれ対応して設けられた複数の第２のビット線、
を含むスタティック型ランダムアクセスメモリを有した半導体集積回路装置であって、
前記スタティック型ランダムアクセスメモリは、さらに、
前記複数列にそれぞれ対応して設けられた複数のセル電源線、
電源電圧を供給する電源線、及び
前記複数のセル電源線にそれぞれ対応して設けられ、各々はその対応するメモリセル電源線と前記電源線との間を電気的に接続する複数の電源回路を含み、
前記複数のメモリセルの各々は、
第１の領域に設けられた第１及び第２のＰチャネル型トランジスタと、
第２の領域に設けられた第１及び第２のＮチャネル型トランジスタと、
第３の領域に設けられた第３及び第４のＮチャネル型トランジスタと、
第１及び第２の記憶ノードとを有し、
前記第１の領域が前記第２及び第３の領域の間に位置するように前記第２、第１及び第４の領域が第１の方向に沿って配置され、
前記第１のＰチャネル型トランジスタ及び前記第１のＮチャネル型トランジスタは、出力が前記第１の記憶ノードに接続され、入力が前記第２の記憶ノードに接続される第１のインバータを構成し、
前記第２のＰチャネル型トランジスタ及び前記第３のＮチャネル型トランジスタは、出力が前記第２の記憶ノードに接続され、入力が前記第１の記憶ノードに接続される第２のインバータを構成し、
前記複数のワード線の各々は、その対応する行に前記第１の方向に沿って配置された複数個のメモリセルの前記第２及び第４のＮチャネル型トランジスタのそれぞれゲートに接続され、
前記複数の第１のビット線の各々は、その対応する列に第２の方向に沿って配置された複数個のメモリセルの前記第１の記憶ノードに、前記第２のＮチャネル型トランジスタを介して接続され、
前記複数の第２のビット線の各々は、その対応する列に前記第２の方向に沿って配置された複数個のメモリセルの前記第２の記憶ノードに、前記第４のＮチャネル型トランジスタを介して接続され、
前記複数のセル電源線の各々は、その対応する列に前記第２の方向に沿って配置された複数個のメモリセルの前記第１及び第２のＰチャネル型トランジスタのそれぞれソースに接続され、
前記複数の電源回路の各々は、第１の状態時にはその接続するセル電源線に第１の電圧を供給し、第２の状態時にはその接続するセル電源線に前記第１の電圧よりも低い第２の電圧を供給する、
半導体集積回路装置。
【請求項７】
前記第１の状態時は、前記スタティック型ランダムアクセスメモリのデータの書き込み状態において各電源回路の対応する列が選択されない場合であり、
前記第２の状態時は、前記スタティック型ランダムアクセスメモリのデータの書き込み状態において各電源回路の対応する列が選択された場合である、
請求項６記載の半導体集積回路装置。
【請求項８】
前記第１の状態時は、前記スタティック型ランダムアクセスメモリのデータの読出し状態であり、
前記第２の状態時は、前記スタティック型ランダムアクセスメモリのデータの書き込み状態において各電源回路に対応する列が選択された場合である、
請求項６記載の半導体集積回路装置。
【請求項９】
半導体基板上に互いに異なる高さに設けられた複数層のメタル配線を有し、
前記複数の第１のビット線、前記複数の第２のビット線及び前記複数のセル電源線は前記複数層のメタル配線のうちの同じ高さの層である第１層のメタル配線で構成され、
前記複数のワード線は、前記第１層のメタル配線よりも上層にある第２層のメタル配線で構成される、
請求項６ないし請求項８のいずれか一項に記載の半導体集積回路装置。
【請求項１０】
前記複数のセル電源線の各々は、対応する列に設けられた第１及び第２のビット線の間に、且つ当該第１及び第２のビット線と交差することなく設けられた、
請求項９記載の半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１３−４１６６３（Ｐ２０１３−４１６６３Ａ）
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願番号】特願２０１２−２１９０００（Ｐ２０１２−２１９０００）
【出願日】平成２４年１０月１日（２０１２．１０．１）
【分割の表示】特願２０１０−１１２７１２（Ｐ２０１０−１１２７１２）の分割
【原出願日】平成１６年９月１５日（２００４．９．１５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願日】平成２４年１０月１日（２０１２．１０．１）
【分割の表示】特願２０１０−１１２７１２（Ｐ２０１０−１１２７１２）の分割
【原出願日】平成１６年９月１５日（２００４．９．１５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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