【課題】動作速度の低下を抑制しつつ、動作マージンを向上させることが可能な半導体記憶装置を提供する。
【解決手段】速度検知部１６は、メモリセルＭＣの読み出し速度を検知し、電圧制御部１７は、メモリセルＭＣの読み出し速度に基づいてワード線ＷＬ１〜ＷＬｎの電圧ＶＷＬまたはメモリセルＭＣのセル電源電圧ＶＣＳのいずれか少なくとも一方を制御する。 （もっと読む）

【課題】先端プロセスではＭＯＳのゲートトンネルリーク電流が増大し、低リーク電流での待機が必要となる半導体装置では問題となる。
【解決手段】電源線とソース線との電位差である複数のスタティック型メモリセルの電源電圧を制御する電源電圧制御回路を具備する。負荷Ｐ型ＭＯＳ及び駆動Ｎ型ＭＯＳのゲート絶縁膜厚は、４ｎｍ以下である。電源電圧制御回路は、動作状態から待機状態への変更に伴い、前記ソース線の電位を第１の電圧から当該第１の電位より高い第２の電位に変更する。前記電圧制御回路が前記ソース線の電位を前記第２の電位に変更したとき、前記スタティック型メモリセルの第１及び第２の記憶ノードのうちの一方は前記電源線の電位を保持し、前記第１及び第２の記憶ノードのうちの他方は前記第２の電位を保持する
【選択図】図５
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【課題】ＳＲＡＭの書き込み時間の増大を抑制しつつ、ライトマージンを増大させる。
【解決手段】メモリセルＭＣは、相補的にデータを記憶する１対の記憶ノードが設けられている。１対のビット線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋは、メモリセルＭＣに書き込まれるデータに基づいて相補的に駆動される。ワード線ｗｌ_０〜ｗｌ_ｍは、メモリセルＭＣのロウ選択を行う。セル電源制御回路３は、メモリセルＭＣへのデータの書き込み時にビット線線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋの電位に基づいて記憶ノードに供給されるセル電源を遮断する。 （もっと読む）

【課題】複数のメモリモジュールに対する低消費電力モードの解除に際して突入電流の発生を緩和する。
【解決手段】制御信号により低消費電力モードの設定と解除が制御される複数個のメモリモジュール（ＭＤＬｉｊ）の全部または一部がメモリブロック（ＢＬＫ０〜ＢＬＫｍ）に属し、同じメモリブロックに属する複数個のメモリモジュールに並列的に前記制御信号を入力してモジュール内経路を伝播させ、その一部のメモリモジュールが前記モジュール内経路から後段のモジュール外経路（ＥＸＲ＿０〜ＥＸＲ＿ｍ）に前記制御信号を出力させるように、制御信号の伝播経路を構成する。このとき、前記一部のメモリモジュールは、これと同一メモリブロック内における他のメモリモジュールよりも大きな記憶容量を有するメモリモジュールとする。 （もっと読む）

【課題】待機時のリーク電流が少なく、かつ、データ保持特性に優れたＳＲＡＭセルを備えた半導体装置を提供する。
【解決手段】それぞれ負荷ＭＯＳトランジスタを備えた複数のＳＲＡＭセルがマトリクス状に配置されたメモリセルアレイ１１０と、メモリセルアレイの第１の電源端子ＶＤＤＭと第２の電源端子ＶＳＳＭとの間に電源を供給する電源回路１３０と、負荷ＭＯＳトランジスタに基板バイアス電圧を与える基板バイアス発生回路１４０と、動作時より待機時の方が、第１の電源端子と第２の電源端子との間の電位差が小さく、かつ、負荷ＭＯＳトランジスタの基板バイアス電圧が浅くなるように電源回路と基板バイアス発生回路とを制御する電圧制御回路２００と、を備える。 （もっと読む）

【課題】消費電力低減が図られた新規な構造の半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ワード線と、ワード線にワード線選択信号を供給するワードドライバと、ワード線に接続されたメモリセルと、メモリセルに電源電圧を供給するセル電源線と、セル電源線への電源電圧の供給状態を制御する電源制御回路とを有し、電源制御回路は、セル電源線に電源電圧が供給されるオン状態と、セル電源線に電源電圧が供給されないオフ状態とを切り替えるスイッチ回路と、ワードドライバからワード線選択信号を供給され、ワード線選択信号が供給される前、スイッチ回路をオフ状態に保持し、ワード線選択信号が供給されると、スイッチ回路をオン状態に切り替え、ワード線選択信号の供給が終了した後も、オン状態を保持するスイッチ制御回路とを有する。 （もっと読む）

【課題】メモリセルのリーク電流成分に応じて、最適な電圧制御を行い、リーク電流を大幅に低減する。
【解決手段】レジュームスタンバイモードにおいて、リーク種判定回路７はリーク電流の成分がゲートリークと基板リークが多いと判断すると、ＶＤＤＲレギュレータ５は電源電圧ＶＤＤよりも低い第１の電圧レベルの電源電圧ＶＤＤＲを生成し、切り替えスイッチ９を介して、電源電圧ＶＤＤＲ１としてＳＲＡＭモジュール１２に供給する。リーク種判定回路７がチャネルリークが多いと判断すると、ＶＤＤＲレギュレータ５は第１の電圧レベルよりも高く、電源電圧ＶＤＤよりも低い電源電圧ＶＤＤＲ１をＳＲＡＭモジュール１２に供給する。また、ＡＲＶＳＳレギュレータ６は、基準電圧ＶＳＳよりも高いセルソース電源電圧ＡＲＶＳＳ１を領域２のＳＲＡＭモジュール１２に供給する。 （もっと読む）

【課題】半導体装置の消費電力を低減しつつ、高速に動作させる。
【解決手段】半導体装置の回路が複数の回路ブロックに分割され、各前記回路ブロック毎に電源電圧を供給し、前記電源電圧を電圧調整回路により切り替える電圧供給回路を有し、前記電圧調整回路を切り替える電圧制御信号を記憶する電源電圧制御メモリを有する電圧設定回路を有し、前記半導体装置の回路の複数箇所に回路の電圧を検出する電圧検出スイッチを有し、前記電圧検出スイッチを指定することで電圧を検出する回路の位置を切り替え、且つ、前記電源電圧制御メモリにアドレスを指定して値を書き込む制御を行う回路スイッチ制御回路を有する半導体装置を用いる。 （もっと読む）

【課題】半導体装置の消費電力を低減しつつ、高速に動作させる。
【解決手段】半導体装置の回路が複数の回路ブロックに分割され、前記回路ブロックがそれぞれ正常に動作し得る最小限度の電圧を供給する複数の電圧供給回路を備え、各前記回路ブロックへの最小限度の電圧を供給する制御内容を記憶する電源電圧制御メモリを有し、前記電源電圧制御メモリの記憶する制御内容に従って前記電圧供給回路が各前記回路ブロックに供給する電圧を切り替える電源切り替え手段を備えた半導体装置を用いる。 （もっと読む）

【課題】サブスレッショルド領域で動作するＳＲＡＭの書き込み動作安定性を改善する回路及び方法を提供する。
【解決手段】所定の遅延時間でサブスレッショルド領域で動作し、ｐＭＯＳＦＥＴの典型値におけるしきい値電圧と、ｎＭＯＳＦＥＴの典型値におけるしきい値電圧の差の絶対値が０．１Ｖ以上であるサブスレッショルドＳＲＡＭに対して制御出力電圧を電源電圧として供給する電源電圧制御回路であって、電源電圧に基づいて所定の微小電流を発生する微小電流発生回路と、発生された微小電流に基づいて遅延時間のバラツキを補正するためのｐＭＯＳＦＥＴ又はｎＭＯＳＦＥＴのしきい値電圧の変化を含む制御出力電圧を発生して、制御された電源電圧としてサブスレッショルドＳＲＡＭに対して供給する制御出力電圧発生回路とを備えた。 （もっと読む）

【課題】メモリセルからデータを読み出す際にメモリセルの保持しているデータの破壊を抑制する。
【解決手段】半導体記憶装置は、複数のメモリセルが行列状に配列されたメモリセルアレイと、前記複数のメモリセルの行方向に接続された複数のワード線と、前記複数のメモリセルの列方向に接続された複数のビット線と、前記複数のワード線を多重選択する行選択部とを備え、前記複数のビット線のそれぞれに接続されたメモリセルの数をＮ_ｃｅｌｌとし、前記行選択部により多重選択されるワード線の本数の単位をＮ_ＷＬとし、前記ビット線の静電容量をＮ_ｃｅｌｌで割った値をＣ_ｂｌとし、電源電圧をＶ_ＤＤとし、前記複数のメモリセルのそれぞれの動作周波数をＴ_ｃｙｃとし、前記複数のビット線のそれぞれを介して読み出される電流の目標値をＩ_ｃｅｌｌとするとき、Ｎ_ｃｅｌｌ／Ｎ_ＷＬ≦（４×Ｃ_ｂｌ×Ｖ_ＤＤ）／（Ｉ_ｃｅｌｌ×Ｔ_ｃｙｃ）を満たす。 （もっと読む）

【課題】ＭＯＳトランジスタのしきい値電圧のばらつきに係らず、低電源電圧下においても安定かつ高速なデータ読出、スタンバイ電流の低減およびリテンション特性の向上を可能とする半導体装置を提供する。
【解決手段】半導体装置は、ＳＲＡＭセルからなるメモリセルＭＣが行列状に配列されるメモリセルアレイおよび周辺回路を含むＳＲＡＭブロックと、ＦＧＴブロックと、ＳＲＡＭブロックとＦＧＴブロックとを電気的に接続するための接続ブロックとから構成される。ＦＧＴブロックは、ＦＧＴ（フローティングゲートトランジスタ）５０と、ＳＲＡＭセルを構成するＭＯＳトランジスタのしきい値電圧のばらつきに応じて、ＦＧＴ５０のしきい値電圧をチューニングするためのプログラム回路とを有する。ＦＧＴ５０は、ＳＲＡＭブロックのスタンバイ時、ダイオード接続され、ＳＲＡＭ＿ＶＳＳ線と電気的に接続される。 （もっと読む）

【課題】スタティックノイズマージンを劣化させずに書き込みマージンを向上させることを回路規模の物理的な増大を抑制して達成する半導体装置を提供する．
【解決手段】すなわち、相補ビット線を共有するスタティック型のメモリセルの列毎にその電源電圧を供給する電源配線（VDM[０]＿０〜VDM[０]＿ｉ、VDM[１]＿０〜VDM[１]＿ｉ）毎に電源スイッチ（３０＿０〜３０＿ｉ、３１＿０〜３１＿ｉ）を設けると共に、異なる電源スイッチの出力ノードの間を短絡する短絡スイッチ（３２＿０〜３２＿ｉ）とを設け、相補ビット線選択信号が非選択のとき前記電源スイッチをオン状態とし、読出し動作で選択されたメモリセル列にはそのとき非選択のメモリセル列に対応する電源配線から前記短絡スイッチを介して電源電圧を供給し、書込み動作では選択されたメモリセル列への前記短絡スイッチからの電源電圧の供給を抑止する。 （もっと読む）

【課題】ｐＭＯＳトランジスタのソース電極の電位を一定にしつつ、微細化に起因するエレクトロマイグレーションによる配線の断線を防止する。
【解決手段】まず、ワード線ＷＬを零電位とし、スイッチ素子Ｓ１、Ｓ２がオン、オフの状態で、ビット線ＢＬ、ＮＢＬを正電位ＶＤＤまで昇圧する。スイッチ素子Ｓ１をオフし、スイッチ素子Ｓ２をオンし、スイッチ素子Ｓ２を介して、グラウンド線ＭＣＧＬを、フリップフロップ回路ＦＦの時定数より長い時間をかけて、正電位ＶＤＤに昇圧する。スイッチ素子Ｓ２をオフする。ワード線を正電位ＶＤＤとする。ビット線ＢＬ、ＮＢＬの内のフリップフロップ回路ＦＦにデータ０を書き込む側のビット線、例えば、ビット線ＮＢＬを、フリップフロップ回路ＦＦの時定数より長い時間をかけて、零電位に降圧する。 （もっと読む）

【課題】スタティックノイズマージンを確保して、低消費電力で、かつ、１Ｖ以下の低電圧で動作するＳＲＡＭを提供する。
【解決手段】それぞれ第１及び第２の駆動ＭＯＳトランジスタと、転送ＭＯＳトランジスタと、負荷ＭＯＳトランジスタにより構成されたスタティック型のメモリセルを有する半導体装置であって、一対のビット線と入出力回路とロジック回路とアレイ状に形成されたスタティック型のメモリセルに電源電位を供給するメモリ電源線とを有し、第１の転送ＭＯＳトランジスタは、ビット線対の一方に接続され、第２の転送ＭＯＳトランジスタは、ビット線対の他方に接続され、半導体装置には入出力回路の入出力回路用電源とロジック回路に使用されるコア電源とが入力され、メモリ電源線は、第２動作電位点に接続され、コア電源から電源が供給される。 （もっと読む）

【課題】追加の回路を過度に増やすことなく、かつ他の隣接する記憶セルの安定性に過度に影響を与えることなく、記憶セルへの整合した書き込みを実現するデータストア及びデータを記憶する方法を提供する。
【解決手段】データストア１０は、データストアに電力を供給するための電圧源３０を備え、電圧源３０は高電圧レベル及び低電圧レベルを出力し、また電圧源３０及び少なくとも一つの記憶セル２２の間に配置された書き込み支援回路４０を備え、書き込み支援回路４０は、パルス信号に応答して、高電圧レベル及び低電圧レベルの間の放電経路を提供し、パルス信号の幅に応じた期間の間、高電圧レベルより低い中間電圧レベルを生成し、フィードバックループは、パルス幅により決定される期間の間、低い中間電圧レベルを高電圧として受信し、それ以外の時間は高電圧レベルを受信するように、またパルス信号を生成するためのパルス信号生成回路５０を備える。 （もっと読む）

【課題】LSIに複数の電源を供給して回路ブロックごとに必要な電圧の電源を供給し、LSIの必要情報処理能力を維持したまま消費電力を最小化するとともに、電源の供給に必要な配線を極力低減し、２種類の電源を供給することによって発生する、LSIのチップ面積の増加や信号配線の性能低下を抑えることである
【解決手段】２種類の電源が供給されるLSIにおいて、高い電圧の電源の配線の密度を、低い電圧の電源の配線の密度よりも高くする。これにより、回路ブロックの性能にしたがって供給する電源を選択することによって、LSIで処理される情報量を高く保ったまま、不必要な電力を抑制し、消費電力を低減することが可能である。 （もっと読む）

【課題】スタティック型半導体メモリの動作マージン不良をメモリセル特性に応じて最適に調整する。
【解決手段】各ワード線ドライバ（ＷＤＲｉ）に対応してドライバ電源電圧選択回路（ＶＳＷｉ）を設定する。このドライバ電源電圧選択回路（ＶＳＷｉ）は、そのメモリセル特定情報を格納する回路（３２ａ，３２ｂ）に格納される。記憶データに従って複数の電圧（ＶＤＤ１，ＶＤＤ２，ＶＤＤ３）の１つを選択してドライバ電源ノード１２に伝達する。この電圧選択においてメモリセル特性に応じて読出マージン不良、または書込マージン不良対策を施すことができる。 （もっと読む）

メモリデバイスと、メモリデバイス内に漏洩電流を低減する方法とが開示される。メモリデバイスは、複数のビットラインを含むメモリコアアレイと、このメモリコアアレイとインターフェースするように構成された周辺論理回路とを含む。メモリデバイスはさらに、周辺論理回路をグランド電圧から分離するように構成されたフットスイッチと、プリチャージ電流経路をメモリコアアレイの複数のビットラインから分離するように構成されたヘッドスイッチとを含む。メモリデバイス内の漏洩電流は、フットスイッチおよびヘッドスイッチで行われる分離によって低減することができる。
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