【課題】高速にデータを書き込むことができるメモリ装置を提供することを課題とする。
【解決手段】メモリ装置は、第１及び第２のｐチャネルトランジスタと、第１のｐチャネルトランジスタ及び第２のｐチャネルトランジスタのバックゲートに第２のバックゲート信号を出力するバックゲート信号生成回路（５０１）とを有し、バックゲート信号生成回路は、第１の遅延回路（ＤＬ１）と第２の遅延回路（ＤＬ２）とを有し、第１の遅延回路は、第３のｐチャネルトランジスタ及び第３のｎチャネルトランジスタを含む第１のインバータ（５０４）を有し、第３のｐチャネルトランジスタは、第３のｎチャネルトランジスタよりゲート幅が広く、第２の遅延回路は、第４のｐチャネルトランジスタ及び第４のｎチャネルトランジスタを含む第２のインバータ（５０５）を有し、第４のｐチャネルトランジスタは、第４のｎチャネルトランジスタよりゲート幅が狭い。 （もっと読む）

【課題】ロジックと揮発メモリが混載されたシステムＬＳＩのスタンバイ状態の消費電力を低減する。
【解決手段】システムＬＳＩ中のロジック回路と第１電源線の間に第１スイッチを設けるとともに、揮発メモリの少なくとも一部と第１電源線の間に第２スイッチを設ける。スタンバイ時には該第１スイッチと第２スイッチをオフして電源を遮断する。同時に揮発メモリの少なくとも他の一部では、スタンバイ時の基板バイアスを制御してリーク電流を低減する。 （もっと読む）

【課題】待機時のリーク電流が少なく、かつ、データ保持特性に優れたＳＲＡＭセルを備えた半導体装置を提供する。
【解決手段】それぞれ負荷ＭＯＳトランジスタを備えた複数のＳＲＡＭセルがマトリクス状に配置されたメモリセルアレイ１１０と、メモリセルアレイの第１の電源端子ＶＤＤＭと第２の電源端子ＶＳＳＭとの間に電源を供給する電源回路１３０と、負荷ＭＯＳトランジスタに基板バイアス電圧を与える基板バイアス発生回路１４０と、動作時より待機時の方が、第１の電源端子と第２の電源端子との間の電位差が小さく、かつ、負荷ＭＯＳトランジスタの基板バイアス電圧が浅くなるように電源回路と基板バイアス発生回路とを制御する電圧制御回路２００と、を備える。 （もっと読む）

【課題】先端プロセスでは、ＭＯＳのゲートトンネルリーク電流が増大し、低リーク電流での待機が必要となる半導体装置では問題となる。
【解決手段】電源線とソース線との電位差である複数のスタティック型メモリセルの電源電圧を制御する電源電圧制御回路を具備する。負荷型Ｐ型ＭＯＳ及び駆動型Ｎ型ＭＯＳのゲート絶縁膜厚は、４ｎｍ以下である。電源電圧制御回路は、動作状態では前記電源電圧を第１電圧とし、待機状態では前記電源電圧を前記第１電圧よりも小さい第２電圧とするように制御して、オフ状態での負荷型Ｐ型ＭＯＳのソース電極とゲート電極の間に流れるゲートトンネルリーク電流、及び、駆動型Ｎ型ＭＯＳのソース電極とゲート電極の間に流れるゲートトンネルリーク電流を動作状態に対し待機状態の方を小さくする。 （もっと読む）

【課題】メモリセルのリーク電流成分に応じて、最適な電圧制御を行い、リーク電流を大幅に低減する。
【解決手段】レジュームスタンバイモードにおいて、リーク種判定回路７はリーク電流の成分がゲートリークと基板リークが多いと判断すると、ＶＤＤＲレギュレータ５は電源電圧ＶＤＤよりも低い第１の電圧レベルの電源電圧ＶＤＤＲを生成し、切り替えスイッチ９を介して、電源電圧ＶＤＤＲ１としてＳＲＡＭモジュール１２に供給する。リーク種判定回路７がチャネルリークが多いと判断すると、ＶＤＤＲレギュレータ５は第１の電圧レベルよりも高く、電源電圧ＶＤＤよりも低い電源電圧ＶＤＤＲ１をＳＲＡＭモジュール１２に供給する。また、ＡＲＶＳＳレギュレータ６は、基準電圧ＶＳＳよりも高いセルソース電源電圧ＡＲＶＳＳ１を領域２のＳＲＡＭモジュール１２に供給する。 （もっと読む）

【課題】現存のデバイスの欠点を取り除き、さらにＳＲＡＭ型メモリセルの体積を減少させる。
【解決手段】ＳＲＡＭ型メモリセルであって、絶縁層によってベース基板から隔離された半導体材料の薄膜を含む絶縁基板上の半導体と、２個のアクセストランジスタＴ１，Ｔ４と、２個の伝導トランジスタＴ２，Ｔ５と、２個の充電トランジスタＴ３，Ｔ６とを含み、メモリセルは、トランジスタＴ１−Ｔ６のそれぞれが、チャネルの下方でベース基板内に形成されたバックコントロールゲートＢＧ１，ＢＧ２を有し、トランジスタの敷居電圧を調整するようにバイアスをかけられ、第１のバックゲートラインはアクセストランジスタＴ１，Ｔ４に接続し、第２のバックゲートラインは伝導トランジスタＴ２，Ｔ５および充電トランジスタＴ３，Ｔ６に接続し、各々の電位はセル制御動作の型に応じて調整される。 （もっと読む）

【課題】ダブルゲートトランジスタを用いた機能回路のバックゲート電圧を適切に制御して良好な特性を実現可能な半導体装置等及びその制御方法を提供する。
【解決手段】本発明の半導体装置は、ダブルゲートトランジスタを含む機能回路と、ダブルゲート構造の基準トランジスタ２０、３０を含む電圧制御回路を備えている。基準トランジスタ２０、３０には、第１ゲート電極に参照電圧Ｖｒｐ、Ｖｒｎが印加され、第２ゲート電極の電位はドレイン電流Ｉｐ、Ｉｎが参照電流Ｉｒｐ、Ｉｒｎと一致するように制御され、その電位が制御電圧ＶＢＧＰ、ＶＢＧＮとして出力される。制御電圧ＶＢＧＰ、ＶＢＧＮを機能回路のダブルゲートトランジスタの第２ゲート電極に印加することで機能回路に所望の特性が付与される。 （もっと読む）

【課題】書き込み時の記憶ノードの電位の反転性を保証しつつ、記憶ノードのプルアップを高速化する。
【解決手段】ウェル電位制御部１３は、書き込みサイクル内においてワード線ＷＬの電位がハイレベルからロウレベルに移行するタイミングでメモリセルＭＣのＰチャンネル電界効果トランジスタＭ１、Ｍ２のＮウェル電位を下降または電源電位を上昇させる。 （もっと読む）

【課題】メモリが混載されたシステムＬＳＩのリーク電流を低減し、スタンバイ状態の消費電力を低減する。
【解決手段】システムＬＳＩ中のロジック回路には電源スイッチを設け、スタンバイ時にはそのスイッチを遮断してリーク電流を低減する。同時にＳＲＡＭ回路では、基板バイアスを制御することと、リードアンプあるいはライトアンプへの電源スイッチを設け、且つそのスイッチを遮断してリーク電流を低減する。 （もっと読む）

【課題】グローバルな閾値ばらつきの補正機能を備えた半導体装置を提供すること。
【解決手段】測定回路９は、ＳＲＡＭ２，３，４のいずれか１つのＳＲＡＭに、通常電圧よりも低い電圧で書き込みを行った後に通常電圧で読み出すことを各メモリセルに実行して書込不良ビット数を検出し、また、通常電圧で書き込みを行い、通常電圧よりも低い電圧での読み出しと通常電圧での読み出しとを行うことを各メモリセルに実行してディスターブ不良ビット数を検出し、検出した書込不良ビット数とディスターブ不良ビット数との大小関係からグローバルな閾値ばらつきの状態を判断し、数が多い方の不良ビット数から印加するバックゲートバイアスを決定し、ヒューズボックス７に記録する。ウェルバイアス生成回路８がヒューズボックス７に記録されたバックゲートバイアスに基づき生成するウェルバイアスにより搭載される全てのＳＲＡＭにバックゲートバイアスが印加される。 （もっと読む）

【課題】 サブスレッショルドリーク電流を抑制し、動作電源の変動によるスタティックメモリセルのデータ破壊を抑制する。
【解決手段】 半導体集積回路は、一対の電源配線（１０，１１）と、複数個のスタティックメモリセル（１８）と、前記電源配線から前記スタティックメモリセルに印加する動作電圧を制御する電圧制御回路（２０）と、前記電源配線の電圧をモニタするモニタ回路（２１）と、動作モードを制御するモード制御回路（５）と、を含む。モニタ回路は、前記一対の電源配線間の電位差が縮小する変化を検出することが可能である。電圧制御回路は、モード制御回路による低消費電力モードの指示に応答してスタティックメモリセルの一対の電源ノードの電位差を小さくする方向に制御し、モニタ回路による前記一対の電源配線間の電位差縮小の検出に応答してスタティックメモリセルの一対の電源ノードの電位差を大きくする方向に制御することが可能である。 （もっと読む）

【課題】メモリセルの書込み及び読出しマージンの劣化を自動的に補償することができる半導体装置を提供する。
【解決手段】半導体装置は、ワード線の選択期間を決めるためのワード線タイミング信号と基準信号とを比較し、その比較結果が読み出しマージンの低い状態に応ずるときは読み出しマージンを拡大する基板バイアスを印加し、逆にその比較結果が書き込みマージンの低い状態に応ずるときは書き込みマージンを拡大する基板バイアスを印加する。基準信号は、ワード線選択期間（ワード線パルス幅）によって変動する動作マージンを補償する場合、プロセス変動（閾値電圧のばらつき）によって変動する動作マージンを補償する場合に応じて選択される。ワード線パルス幅により基板バイアスを制御することで、ワード線パルス幅によって変動する動作マージンを改善し、また、製造時の閾値電圧のばらつきによって変動する動作マージンを改善する。 （もっと読む）

【課題】本発明は、トランジスタのバルクに印加される第１の負電圧がターゲットレベルに到達した後、トランジスタのソースに印加される第２の負電圧を生成する半導体メモリ装置の負電圧生成回路を提供する。
【解決手段】本発明は、第１の負電圧レベルを感知して、第１の感知信号を生成する第１の感知部；第１の感知信号に応じて、第１の負電圧を生成する第１の負電圧生成部；第２の負電圧レベルを感知して、第２の感知信号を生成する第２の感知部；パワーアップ信号がイネーブルされ、第１の感知信号がディセーブルされると、第２の感知信号をイネーブル信号として出力するタイミング制御部；及び、イネーブル信号に応じて、第２の負電圧を生成する第２の負電圧生成部を含む。 （もっと読む）

【課題】ＭＣＵの発生抑制に有効な構成の半導体メモリデバイスを提供する。
【解決手段】ソースがＧＮＤ電圧の供給線に接続され、ドレインが負荷素子（ＰＭＯＳ）を介して電源電圧Ｖｄｄの供給線に接続されるＮ型の駆動トランジスタＮ１,Ｎ２を含むＳＲＡＭセル１００と、Ｎ型の駆動トランジスタＮ１,Ｎ２が形成されるＰウェル２０ＰをＧＮＤ電圧より低い所定のバックバイアス電圧（−ＶＢＢ）に制御する基板バイアス制御回路８と、を有する。 （もっと読む）

【課題】スタティック型半導体記憶装置のメモリセルのトランジスタの基板電圧を、早いタイミングで所定電圧レベルに駆動し、スタティック・ノイズ・マージンを十分に確保し、安定にデータの読出を行なう。
【解決手段】メモリセルの負荷トランジスタ（ＰＱ１，ＰＱ２）の基板領域へ印加される基板電圧（ＶＰＳ）の遷移を、遅くともワード線（ＷＬ）の選択状態への駆動タイミングまでのタイミングに設定する。 （もっと読む）

【課題】メモリセル縮小化による効果を十分に確保しながら、書き込み特性を向上させることができる半導体記憶装置（ＳＲＡＭ）及びその駆動方法を提供する。
【解決手段】半導体基板に形成された第１及び第２ドライバトランジスタ（ＤＴｒ１，ＤＴｒ２）、第１及び第２ロードトランジスタ（ＬＴｒ１，ＬＴｒ２）、第１及び第２転送トランジスタ（ＴＴｒ１，ＴＴｒ２）が形成され、第１及び第２記憶ノード（ＮＤ，／ＮＤ）が構成される第１及び第２インバータを有し、第１転送トランジスタを介してビットラインＢＬに、第２転送トランジスタを介して反転ビットライン／ＢＬに接続するメモリセルＭＣが複数個集積されており、メモリセルにデータを書き込む際に、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分がフローティング（浮遊）状態になるように制御する制御部が設けられている構成とする。 （もっと読む）

【課題】回路規模を増大させることなく付加的な機能を追加するコンパイラブルメモリマクロを提供すること。
【解決手段】コンパイラブルメモリマクロ１は、最低限必要な複数の基本的機能を提供する一般ブロックＡ〜Ｅと、一般ブロックＡ〜Ｅの少なくとも一つに対して、基本的機能とは異なる機能を提供する特殊ブロックであるＶＳＳレベル昇圧回路１４とを備える。一般ブロックＡ〜Ｅは、予め決められた配置規則に従って配置されている。ＶＳＳレベル昇圧回路１４は、配置規則に従って一般ブロックＡ〜Ｅが配置された際に生じるデッドスペースＤＳに、配置されている。 （もっと読む）

【課題】半導体集積回路において、進んだ製造プロセスにおいても、無駄に面積のオーバーヘッドが生じないメモリセルを実現する。
【解決手段】情報保持回路２Ｂは、第１の反転回路１８Ａと、連続して直列に接続された同極の２個のトランジスタ１８ｃ、１８ｄを有する第２の反転回路１８Ｂとを備える。前記第１の反転回路１８Ａの出力は前記第２の反転回路１８Ｂの入力に接続され、前記第２の反転回路１８Ｂの出力は前記第１の反転回路１８Ａの入力に接続される。書き込み用ポートＡＷは、前記情報保持回路２Ｂに接続される。前記第２の反転回路１８Ｂの同極の２個のトランジスタ１８ｃ、１８ｄのうち１つのトランジスタ１８ｃのゲートは、前記書き込み用ポートＡＷのデータ信号が入力される。 （もっと読む）

【課題】バリッドビットにおける無効化処理において、電源投入時に無効化処理を行うことができる半導体記憶装置を提供する。
【解決手段】第１のトランジスタと、第２のトランジスタと、を有する第１のインバータ回路と、入力部が前記第１のインバータ回路の出力部に接続され、出力部が前記第１のインバータの入力部に接続され、第３のトランジスタと、第４のトランジスタと、を有する第２のインバータ回路と、を含む初期化用メモリセルを有し、第３のトランジスタのしきい値電圧の絶対値は、第１のトランジスタのしきい値電圧の絶対値より低い構成とする。 （もっと読む）

【課題】低電圧でSRAM回路を動作させるために構成するトランジスタのしきい値電圧を下げると、トランジスタのリーク電流の増加により、データを記憶しながら動作していない状態での消費電力が増加するという問題がある。
【解決手段】SRAMメモリセルMC内の駆動MOSトランジスタのソース線sslの電位を制御することでメモリセル内のMOSトランジスタのリーク電流を低減する。 （もっと読む）