半導体記憶装置及び半導体装置
【課題】バリッドビットにおける無効化処理において、電源投入時に無効化処理を行うことができる半導体記憶装置を提供する。
【解決手段】第１のトランジスタと、第２のトランジスタと、を有する第１のインバータ回路と、入力部が前記第１のインバータ回路の出力部に接続され、出力部が前記第１のインバータの入力部に接続され、第３のトランジスタと、第４のトランジスタと、を有する第２のインバータ回路と、を含む初期化用メモリセルを有し、第３のトランジスタのしきい値電圧の絶対値は、第１のトランジスタのしきい値電圧の絶対値より低い構成とする。
【解決手段】第１のトランジスタと、第２のトランジスタと、を有する第１のインバータ回路と、入力部が前記第１のインバータ回路の出力部に接続され、出力部が前記第１のインバータの入力部に接続され、第３のトランジスタと、第４のトランジスタと、を有する第２のインバータ回路と、を含む初期化用メモリセルを有し、第３のトランジスタのしきい値電圧の絶対値は、第１のトランジスタのしきい値電圧の絶対値より低い構成とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、または半導体記憶装置を備えた半導体装置に関する。
【背景技術】
【０００２】
現在の中央処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）のアーキテクチャは、ほぼ全てがストアドプログラム方式と呼ばれるものである。このストアドプログラム方式において、ＣＰＵが処理する命令及び処理に必要なデータは、記憶装置に格納されており、ＣＰＵの処理は、記憶装置からデータを順次読み込むことで進行する。
【０００３】
しかし、このアーキテクチャでは、記憶装置へのアクセス速度が問題となる。記憶装置は、ＣＰＵが処理する命令及び処理に必要なデータを格納するため、大容量の記憶装置が必要となるが、高速処理が可能な記憶装置は高価であるため、大容量で且つ、高速処理が可能にすることは難しい。そこで、大容量の記憶装置においても高速処理を行うことのできる構成の一例として、大容量で低速処理である記憶装置と小容量で高速処理が可能な記憶装置の一つであるキャッシュメモリを組み合わせて用いる構成が挙げられる。この場合、大容量で低速処理である記憶装置は、主となる記憶装置（メインメモリともいう）であり、小容量で高速処理が可能な記憶装置は、副となる記憶装置である。
【０００４】
メインメモリにキャッシュメモリを組み合わせた構成における動作としては、メインメモリのデータの一部をキャッシュメモリにコピーしておき、通常時において、ＣＰＵは、キャッシュメモリのみにアクセスする。なお、キャッシュメモリにアクセスすることをキャッシュアクセスという。しかし、通常時ではなく、必要とするデータがキャッシュメモリにない場合は、ＣＰＵは、メインメモリのデータをキャッシュメモリにコピーし直し、再びキャッシュメモリにアクセスする。１度目のキャッシュアクセスは、メインメモリからのデータのコピーが発生するため、アクセスに多少時間がかかるが、２度目のキャッシュアクセス以降はキャッシュメモリにだけにアクセスするため、メインメモリへアクセスする場合より処理が高速となる。なお、ＣＰＵが必要とするデータがキャッシュメモリにある場合をキャッシュヒットと言い、また、ＣＰＵが必要とするデータがキャッシュメモリにない場合をキャッシュミスと言う。
【０００５】
上記メインメモリと組み合わせて用いられるキャッシュメモリは、タグメモリとデータメモリの組の集合であるメモリラインからなり、各メモリラインは、タグメモリにバリッドビットを有する。バリッドビットとは、メモリラインに格納されているデータが有効なデータかまたは無効なデータかを表すものである。ここで、メモリラインに無効なデータが格納されている場合とは、例えば、電源をオンにした直後がそれに当たり、この場合、全てのメモリラインのバリッドビットに無効化処理を行う必要がある。これは、キャッシュメモリが一般にＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）で構成され、電源がオフの時にデータを保持することができず、電源をオンにした直後においてキャッシュメモリに格納されているデータが特定できないためである。
【０００６】
しかし、このバリッドビットの無効化処理は、１メモリラインごとに行うため、時間がかかり、さらに無効化処理の間はＣＰＵを待機させなくてはならない。
【０００７】
ここで、従来のバリッドビットの無効化処理の例を示すタイミングチャートを図１２に示す。
【０００８】
図１２において、クロック信号を信号７００、無効化処理の要求信号を信号７０１、無効化処理時のアドレスとなるカウンタ信号を信号７０２、ＣＰＵからのキャッシュアクセス信号を信号７０３、とそれぞれ表す。イベントタイミング７０４で信号７０１のパルスが入力されると、信号７０２が信号７００のクロックサイクル毎に順次カウントアップされ、無効化処理におけるキャッシュメモリへのアクセスのアドレスとして順次バリッドビットが無効化されていく。イベントタイミング７０５において、カウンタ値が無効化すべきメモリラインの合計数（ｎ個）に達すると無効化処理を完了とし、信号７０３のパルスが入力されることにより、通常のキャッシュアクセスを開始する。
【０００９】
上述の問題に対し、キャッシュメモリに制御回路やバッファ回路を追加することにより、バリッドビットの無効化処理を行っている間にＣＰＵを待機状態とせず、ＣＰＵのキャッシュメモリへのアクセスをキャッシュミスと判定させ、メインメモリへアクセスを行い、無効化処理終了後必要となるデータを、すぐにキャッシュメモリに格納できるようにすることで、処理の高速化を図ったキャッシュメモリが提案されている（特許文献１参照）。
【特許文献１】特開２００５−４４１４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、バリッドビットの無効化処理は、１メモリラインずつ行わなくてはならないため、最長で（キャッシュメモリのメモリライン数×１周期）分の処理時間が必要となる。キャッシュメモリが大容量になればなるほど、処理時間も長くなる可能性があるため、処理時間を大幅に短くするためには、無効化処理をより高速化する必要がある。
【００１１】
本発明は、無効化処理など、半導体記憶装置に保持されたデータを初期状態に戻す初期化処理において、高速に処理することができる半導体記憶装置及び半導体記憶装置を搭載した半導体装置を提供することを課題とする。
【課題を解決するための手段】
【００１２】
上記課題を鑑み本発明は、メモリセルにおける無効化処理を自動的に行う半導体記憶装置及び該半導体記憶装置を備えた半導体装置である。
【００１３】
より具体的には、本発明の一は、データを保持する機能を有するデータ保持用メモリセルと、複数のメモリセルを初期化する機能を有する初期化用メモリセルと、第１のデータ線と、第２のデータ線と、第３のデータ線と第１のワード線と、第２のワード線と、電源線と、グランド線と、を有し、データ保持用メモリセル及び初期化用メモリセルは、Ｐチャネル型である第１のトランジスタ及びＮチャネル型である第２のトランジスタを有する第１のインバータ回路と、Ｐチャネル型である第３のトランジスタ及びＮチャネル型である第４のトランジスタを有する第２のインバータ回路と、ゲート端子が第１のワード線に接続され、第１端子が第１のデータ線に接続され、第２端子が第１のインバータ回路の出力端子に接続された第５のトランジスタと、ゲート端子が第１のワード線に接続され、第１端子が第２のインバータ回路の出力端子に接続され、第２端子が第２のデータ線に接続された第６のトランジスタと、ゲート端子が第１のインバータ回路の入力端子及び第２のインバータ回路の出力端子に接続され、第１端子がグランド線に接続された第７のトランジスタと、ゲート端子が第２のワード線に接続され、第１端子が第７のトランジスタの第２端子に接続され、第２端子が第３のデータ線に接続された第８のトランジスタと、を有し、第１のインバータ回路は、入力端子が第２のインバータ回路の出力端子に接続され、出力端子が第２のインバータ回路の入力端子に接続され、第１の電位供給端子が電源線に接続され、第２の電位供給端子がグランド線に接続され、第２のインバータ回路は、第１の電位供給端子が電源線に接続され、第２の電位供給端子がグランド線に接続され、初期化用メモリセルにおいて、第３のトランジスタのしきい値電圧の絶対値は、第１のトランジスタのしきい値電圧の絶対値より小さい半導体記憶装置である。
【００１４】
なお、本発明の一において、抵抗素子と、容量素子とゲート端子が抵抗素子を介して電源線、且つ容量素子を介してグランド線に接続され、第１端子が第１のワード線に接続され、第２端子がグランド線に接続された第９のトランジスタと、を有する構成とすることもできる。
【００１５】
本発明の一は、データを保持する機能を有するデータ保持用メモリセルと、複数のメモリセルを初期化する機能を有する初期化用メモリセルと、第１のデータ線と、第２のデータ線と、第３のデータ線と第１のワード線と、第２のワード線と、電源線と、グランド線と、を有し、データ保持用メモリセル及び初期化用メモリセルは、Ｐチャネル型である第１のトランジスタ及びＮチャネル型である第２のトランジスタを有する第１のインバータ回路と、Ｐチャネル型である第３のトランジスタ及びＮチャネル型である第４のトランジスタを有する第２のインバータ回路と、ゲート端子が第１のワード線に接続され、第１端子が第１のデータ線に接続され、第２端子が第１のインバータ回路の出力端子に接続された第５のトランジスタと、ゲート端子が第１のワード線に接続され、第１端子が第２のインバータ回路の出力端子に接続され、第２端子が第２のデータ線に接続された第６のトランジスタと、ゲート端子が第１のインバータ回路の入力端子及び第２のインバータ回路の出力端子に接続され、第１端子が電源線に接続された第７のトランジスタと、ゲート端子が第２のワード線に接続され、第１端子が第７のトランジスタの第２端子に接続され、第２端子が第３のデータ線に接続された第８のトランジスタと、を有し、第１のインバータ回路は、入力端子が第２のインバータ回路の出力端子に接続され、出力端子が第２のインバータ回路の入力端子に接続され、第１の電位供給端子が電源線に接続され、第２の電位供給端子がグランド線に接続され、第２のインバータ回路は、第１の電位供給端子が電源線に接続され、第２の電位供給端子がグランド線に接続され、初期化用メモリセルにおいて、第３のトランジスタのしきい値電圧の絶対値は、第１のトランジスタのしきい値電圧の絶対値より小さい半導体記憶装置である。
【００１６】
また、本発明の一において、抵抗素子と、容量素子とゲート端子が抵抗素子を介して電源線、且つ容量素子を介してグランド線に接続され、第１端子が第１のワード線に接続され、第２端子が電源線に接続された第９のトランジスタと、を有する構成とすることもできる。
【００１７】
本発明の一は、データを保持する機能を有するデータ保持用メモリセルと、複数のメモリセルを初期化する機能を有する初期化用メモリセルと、第１のデータ線と、第２のデータ線と、ワード線と、電源線と、グランド線と、を有し、データ保持用メモリセル及び初期化用メモリセルは、Ｐチャネル型である第１のトランジスタ及びＮチャネル型である第２のトランジスタを有する第１のインバータ回路と、Ｐチャネル型である第３のトランジスタ及びＮチャネル型である第４のトランジスタを有する第２のインバータ回路と、ゲート端子がワード線に接続され、第１端子が第１のデータ線に接続され、第２端子が第１のインバータ回路の出力端子に接続された第５のトランジスタと、ゲート端子がワード線に接続され、第１端子が第２のインバータ回路の出力端子に接続され、第２端子が第２のデータ線に接続された第６のトランジスタと、を有し、第１のインバータ回路は、入力端子が第２のインバータ回路の出力端子に接続され、出力端子が第２のインバータ回路の入力端子に接続され、第１の電位供給端子が電源線に接続され、第２の電位供給端子がグランド線に接続され、第２のインバータ回路は、第１の電位供給端子が電源線に接続され、第２の電位供給端子がグランド線に接続され、初期化用メモリセルにおいて、第３のトランジスタのしきい値電圧の絶対値は、第１のトランジスタのしきい値電圧の絶対値より小さい半導体記憶装置である。
【００１８】
なお本発明において、第１のトランジスタにおける半導体層の膜厚は、第１のトランジスタのチャネル長の１／４以上１／２以下であり、第３のトランジスタにおける半導体層の膜厚は、第３のトランジスタのチャネル長の１／２以上とすることもできる。
【００１９】
また第２のトランジスタにおける半導体層の膜厚は、第２のトランジスタのチャネル長の１／２以上であり、第４のトランジスタにおける半導体層の膜厚は、第４のトランジスタのチャネル長の１／４以上１／２以下とすることもできる。
【００２０】
また本発明において、第１のトランジスタ乃至第４のトランジスタのいずれかは、該トランジスタのしきい値電圧を制御するための電圧が入力される基板端子を有する構成とすることもできる。
【００２１】
なお本発明において、第２のトランジスタのしきい値電圧の絶対値は、第４のトランジスタのしきい値電圧の絶対値より小さくすることもできる。
【００２２】
本発明の一は、本発明の半導体記憶装置からなる第１の記憶装置と、演算部を有するＣＰＵと、第２の記憶装置と、を有し、第２の記憶装置は、主となる記憶装置であり、第１の記憶装置は、副となる記憶装置である半導体装置である。
【発明の効果】
【００２３】
本発明により、初期化処理をより高速に行うことができる半導体記憶装置及び該半導体記憶装置を搭載した半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
（実施の形態１）
本実施の形態では、本発明の半導体装置に搭載される半導体記憶装置の構成について説明する。なお、本実施の形態では、電源電圧が３Ｖであるとして説明するが、これに限定されず、他の値であってもよい。
【００２６】
本発明の半導体記憶装置は、データ保持する機能を有するデータ保持用メモリセルと、データ保持用メモリセルに保持されたデータの初期化を行うための初期化処理用メモリセルと、を有する。
【００２７】
初期化処理用のメモリセルの構成を図１に示す。初期化用メモリセル１００は、第１のトランジスタ１０７と、第２のトランジスタ１０８を有する第１のインバータ回路１０５と、第３のトランジスタ１０９と、第４のトランジスタ１１０を有する第２のインバータ回路１０６と、第５のトランジスタ１０１と、第６のトランジスタ１０２と、第７のトランジスタ１０３と、第８のトランジスタ１０４と、電源線１１２と、グランド線１１３と、第１のワード線となるワード線１１１と、第２のワード線となるワード線１１４と、第１のデータ線（書き込み用）１１５と、第２のデータ線（書き込み用）１１６と、及び第３のデータ線（読み出し用）１１７と、を有する。
【００２８】
第２のトランジスタ１０８、第４のトランジスタ１１０、第５のトランジスタ１０１、第６のトランジスタ１０２、第７のトランジスタ１０３、及び第８のトランジスタ１０４は、Ｎチャネル型トランジスタである。また、第１のトランジスタ１０７、及び第３のトランジスタ１０９は、Ｐチャネル型トランジスタである。
【００２９】
第１のインバータ回路１０５において、第１のトランジスタ１０７は、第１端子が電源線１１２に接続される。また第２のトランジスタ１０８は、ゲート端子が第１のトランジスタ１０７のゲート端子に接続され、第１端子が第１のトランジスタ１０７の第２端子に接続され、第２端子がグランド線１１３に接続される。このとき第１のトランジスタ１０７のゲート端子及び第２のトランジスタ１０８のゲート端子と、他の素子との接続箇所を第１のインバータ回路１０５の入力端子とし、第１のトランジスタ１０７の第１端子を第１のインバータ回路１０５の第１の電位供給端子とし、第２のトランジスタ１０８の第２端子を第２の電位供給端子とし、第１のトランジスタ１０７の第２端子及び第２のトランジスタ１０８の第１端子と、他の素子との接続箇所を第１のインバータ回路１０５の出力端子とする。
【００３０】
第２のインバータ回路１０６において、第３のトランジスタ１０９は、第１端子が電源線１１２に接続される。また第４のトランジスタ１１０は、ゲート端子が第３のトランジスタ１０９のゲート端子に接続され、第１端子が第３のトランジスタ１０９の第２端子に接続され、第２端子がグランド線１１３に接続される。このとき第３のトランジスタ１０９のゲート端子及び第４のトランジスタ１１０のゲート端子と、他の素子との接続箇所を第２のインバータ回路１０６の入力端子とし、第３のトランジスタ１０９の第１端子を第２のインバータ回路１０６の第１の電位供給端子とし、第４のトランジスタ１１０の第２端子を第２の電位供給端子とし、第３のトランジスタ１０９の第２端子及び第４のトランジスタ１１０の第１端子と他の素子との接続箇所を第２のインバータ回路１０６の出力端子とする。
【００３１】
また、第１のインバータ回路１０５は、入力端子が第２のインバータ回路１０６の出力端子に接続され、出力端子が第２のインバータ回路１０６の入力端子に接続される。
【００３２】
第５のトランジスタ１０１は、ゲート端子がワード線１１１に接続され、第１端子が第１のデータ線１１５に接続され、第２端子が第１のインバータ回路１０５の出力端子に接続される。
【００３３】
第６のトランジスタ１０２は、ゲート端子がワード線１１１に接続され、第１端子が第２のインバータ回路１０６の出力端子に接続され、第２端子が第２のデータ線１１６に接続される。
【００３４】
第７のトランジスタ１０３は、ゲート端子が第１のインバータ回路１０５の入力端子及び第２のインバータ回路１０６の出力端子に接続され、第１端子がグランド線１１３に接続される。なお、第７のトランジスタ１０３のゲート端子と、第１のインバータ回路１０５の入力端子及び第２のインバータ回路１０６の出力端子との接続箇所を第１のノード１１８という。また第１のインバータ回路１０５の出力端子と、第２のインバータ回路１０６の入力端子との接続箇所を第２のノード１１９という。
【００３５】
第８のトランジスタ１０４は、ゲート端子がワード線１１４に接続され、第１端子が第７のトランジスタ１０３の第２端子に接続され、第２端子が第３のデータ線１１７に接続される。
【００３６】
第１のデータ線１１５には書き込みデータが正転のデータが入力され、第２のデータ線１１６には書き込みデータの反転のデータが入力される。すなわち、書き込みデータが１のときには第１のデータ線１１５に１のデータが入力され、第２のデータ線１１６に０のデータが入力される。また、書き込みデータが０のときには第１のデータ線１１５に０のデータが入力され、第２のデータ線１１６に１のデータが入力される。第３のデータ線１１７は、データの読み出し時以外は書き込み及び読み出し回路によって３Ｖにプリチャージされている。ここで、書き込み及び読み出し回路とは、第１のデータ線１１５、第２のデータ線１１６を介して初期化用メモリセル１００に書き込みデータを出力し、第３のデータ線１１７の電位よりメモリセルのデータを読み出す機能を有する。この書き込み及び読み出し回路は、複数の初期化用のメモリセルが１列に並んでいる場合、１列のメモリセルに対して少なくとも１つ設けられる。
【００３７】
さらに本実施の形態における半導体記憶装置の構成について図１６を用いて説明する。図１６は、本実施の形態における半導体記憶装置の構成を示す図である。
【００３８】
図１６に示すように、本実施の形態における半導体記憶装置は、初期化用メモリセル１００及びデータ保持する機能を有するデータ保持用メモリセル１２４からなる複数のメモリセル群１２５と、複数の第１のデータ線１１５と、複数の第２のデータ線１１６と、複数の第３のデータ線１１７と、複数のワード線１１１と、複数のワード線１１４と、複数の電源線１１２と、複数のグランド線１１３と、を有する。
【００３９】
複数のメモリセル群１２５は、それぞれ第１のデータ線１１５、第２のデータ線１１６、第３のデータ線１１７、ワード線１１１と、ワード線１１４、電源線１１２、及びグランド線１１３に接続される。
【００４０】
初期化用メモリセル１００の構成としては、例えば図１に示した構成を適用することができる。
【００４１】
またデータ保持用メモリの回路構成としては、例えば図１に示した構成を適用することができる。
【００４２】
次に本実施の形態における半導体記憶装置の動作について説明する。
【００４３】
まず、従来の半導体装置における初期化用メモリセルの動作について説明する。
【００４４】
書き込み時、ワード線１１１は３Ｖであり、第５のトランジスタ１０１と第６のトランジスタ１０２がオンとなることにより、初期化用メモリセル１００にデータが書き込まれる。
【００４５】
読み出し時、ワード線１１４が３Ｖであり、第８のトランジスタ１０４がオンとなる。メモリセルのデータが”０”の場合、第１のノード１１８の電位が３Ｖ（第２のノード１１９の電位は０Ｖ）であり、第８のトランジスタ１０４がオンとなることでプリチャージされた第３のデータ線１１７は、第７のトランジスタ１０３と、第８のトランジスタ１０４により電位が０Ｖとなる。
【００４６】
初期化用メモリセル１００のデータが”１”の場合、第１のノード１１８の電位が０Ｖ（第２のノード１１９の電位は３Ｖ）であり、第７のトランジスタ１０３がオフなので、プリチャージされた第３のデータ線１１７は３Ｖのまま保持される。また、初期化用メモリセル１００のデータは、第１のインバータ回路１０５及び第２のインバータ回路１０６により保持される。ここで、データ”０”と”１”の状態は、外部回路構成に応じて、任意に設定できるため、逆の場合（初期化用メモリセル１００のデータが”０”の場合）もあり得る。電源がオフの時は、第１のインバータ回路１０５及び第２のインバータ回路１０６が動作しないため、メモリセルはデータを保持することができない。その後、電源がオンしても、第１のノード１１８の電位は、第１のインバータ回路１０５及び第２のインバータ回路１０６の入出力特性の差や、第１のノード１１８及び第２のノード１１９の配線容量などの要因によって決まるため、通常、１回は任意のデータを初期化用メモリセル１００に書き込まないと第１のノード１１８の電位を特定することができない。
【００４７】
次に本実施の形態の半導体記憶装置における初期化用メモリセルの動作について説明する。
【００４８】
本実施の形態の初期化用メモリセルでは、第１のインバータ回路１０５及び第２のインバータ回路１０６における入力信号に対する立ち上がり特性及び立ち下がり特性に差を設ける。但し各ワード線に接続された初期化処理用のメモリセルは、メモリセルに記憶されているデータが有効であればデータ”１”を保持し、無効であればデータ”０”を保持しているとする。なお、各ワード線が有効または無効であるかについては、回路構成に応じて任意に設定できるため、逆の場合もあり得る。ここでは、初期化用メモリセルにデータ’０’を保持させればよいので、第１のノード１１８の電位を３Ｖ、第２のノード１１９の電位を０Ｖとなるようにすれば良い。
【００４９】
第１のインバータ回路１０５及び第２のインバータ回路１０６の入力信号に対する立ち上がり特性及び立ち下がり特性に差を設けた場合の動作について説明する。
【００５０】
電源がオフの場合は、第１のインバータ回路１０５及び第２のインバータ回路１０６は動作しない。第１のノード１１８、第２のノード１１９の電位は０Ｖとなる。
【００５１】
電源をオンにすると、第１のインバータ回路１０５及び第２のインバータ回路１０６が動作し始める。第１のインバータ回路１０５は、第１のノード１１８の電位が入力され、電源線１１２の電位（電源電位ともいう）、またはグランド線１１３の電位（グランド電位ともいう）を第２のノード１１９に出力する。第２のインバータ回路１０６は、第２のノード１１９の電位が入力され、電源電位またはグランド電位を第１のノード１１８に出力する。前述の通り、第１のノード１１８の電位は２つのインバータ回路の入出力特性の差によって決まる。
【００５２】
従来の半導体記憶装置に用いられる初期化用メモリセル及びデータ保持用メモリセルは、メモリセルの書き込み動作、読み込み動作を安定して行うために、２つのインバータ回路は、バランス良く、入力電圧に対する出力電流特性が同じになるようにするため、トランジスタのサイズが同じであるインバータ回路を２つ用いて、構成される。なお、トランジスタのサイズとは、チャネル長またはチャネル幅により表されるものとする。
【００５３】
しかし、トランジスタのサイズが同じである２個のインバータ回路間でも、トランジスタの作製工程において、多少特性に差が生じてしまう。これは、ランダムに生じるため、メモリセル間でも特性が異なる。そのため、電源をオンにした直後のメモリセルが保持しているデータは、メモリセルによって異なる。
【００５４】
しかし、本発明の半導体記憶装置における初期化用メモリセルは、第１のインバータ回路１０５及び第２のインバータ回路１０６の入力信号に対する立ち上がり特性及び立ち下がり特性に任意に差を設けることにより、それに応じて初期化用メモリセルが保持するデータを決定する。例えば第２のインバータ回路１０６の第３のトランジスタ１０９の立ち上がり特性を第１のインバータ回路１０５の第１のトランジスタ１０７の立ち上がり特性より良くするように設定する、すなわち第３のトランジスタ１０９のしきい値電圧の絶対値を第１のトランジスタ１０７のしきい値電圧の絶対値より小さくする。すると、電源をオンした直後、第３のトランジスタ１０９は第１のトランジスタ１０７よりも速く立ち上がり、より多くの電流を出力することができるため、第１のノード１１８の電位を３Ｖにすることができる。第１のノード１１８の電位が決まると、第１のインバータ回路１０５のＮチャネル型トランジスタによって第２のノード１１９の電位が０Ｖに決まる。このようにして、初期化用メモリセルのデータは”０”となるため、電源をオンにすると同時に初期化処理を行うことができる。
【００５５】
さらに、このとき第１のインバータ回路１０５の第２のトランジスタ１０８の立ち上がり特性を第２のインバータ回路１０６の第４のトランジスタ１１０の立ち上がり特性より良くする、すなわち第２のトランジスタ１０８のしきい値電圧の絶対値を第４のトランジスタ１１０のしきい値電圧の絶対値より小さくすると良い。第２のトランジスタ１０８には、電源をオンにした直後、第１のノードの０Ｖから３Ｖに変化している電位が入力される。トランジスタの立ち上がり特性が良いと、より速く立ち上がり、多くの電流を出力することができるため、第１のトランジスタ１０７が３Ｖに上げようとしている第２のノード１１９の電位を０Ｖに下げることができる。そのため、より確実に初期化用メモリセルのデータを”０”とすることができるため、電源をオンにしたのと同時に初期化処理を行うことができる。
【００５６】
また、図１５に示すように、第５のトランジスタ１０１、第６のトランジスタ１０２、第７のトランジスタ１０３、及び第８のトランジスタ１０４をＰチャネル型トランジスタとした構成も適用できる。このとき本構成の初期化用メモリセルにおける各トランジスタの動作は、上記図１における各トランジスタとは逆の導電型であるため、それぞれの端子における電位も逆の値とすることにより、同様に電源をオンにしたのと同時に初期化処理を行うことができる。また、このとき、第３のデータ線１１７は、プリチャージする必要がなくなる。
【００５７】
ここで第１のインバータ回路１０５及び第２のインバータ回路１０６の立ち上がり特性及び立ち下がり特性に差を設けることができるトランジスタを用いる場合について説明する。
【００５８】
トランジスタの構成の一例を図２に示す。トランジスタは、基板１０００と、基板１０００上に設けられた半導体層１００１と、半導体層１００１上に設けられたゲート絶縁層１００５と、ゲート絶縁層１００５上に設けられたゲート電極１００６と、ゲート電極１００６上に設けられた絶縁層１００２と、絶縁層１００２に設けられたコンタクト部を介して半導体層１００１上に設けられた第１の配線１０１０及び第２の配線１０１１と、を有する。半導体層１００１は、不純物元素が添加された第１の不純物領域１００３及び第２の不純物領域１００４を有する。
【００５９】
基板１０００としては、例えばガラス基板、石英基板、金属基板（例えばステンレス基板）、またはセラミック基板などを用いることができる。他にもプラスチック基板を用いることもできる。プラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。
【００６０】
また、ゲート絶縁層１００５、及び絶縁層１００２としては、酸化シリコン、窒化シリコン、酸化窒化シリコン、及び窒化酸化シリコンのいずれか一つまたは複数を用いて形成することができる。また、前記材料から選ばれた材料を積層構造として形成することもできる。ゲート絶縁層１００５及び絶縁層１００２は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。
【００６１】
また、半導体層１００１としては、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリスタル、セミアモルファスとも言う）シリコンなどを用いることができる。また半導体層１００１は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により形成することができる。
【００６２】
また半導体層１００１は、レーザビームを照射することにより結晶化が行われる。なお、レーザビームの照射と、ＲＴＡまたはファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により半導体層１００１の結晶化を行ってもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングすることにより半導体層１００１が形成される。
【００６３】
なお、結晶化に用いるレーザビームとしては、連続発振型のレーザビーム（ＣＷレーザビーム）やパルス発振型のレーザビーム（パルスレーザビーム）を用いることができる。ここで用いることができるレーザビームは、Ａｒレーザ、Ｋｒレーザ、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、または多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、及びＴａのうち１種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザ、及び金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザのパワー密度は０．０１ＭＷ／ｃｍ２以上１００ＭＷ／ｃｍ２以下程度（好ましくは０．１ＭＷ／ｃｍ２以上１０ＭＷ／ｃｍ２以下）が必要である。そして、走査速度を１０ｃｍ／ｓｅｃ以上２０００ｃｍ／ｓｅｃ以下程度として照射する。なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、または多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、Ａｒイオンレーザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能であり、モード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体膜がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体層中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
【００６４】
また、結晶構造を有する半導体層を形成するには、非晶質半導体層に対して加熱処理を行う手法を用いることもできる。加熱処理として加熱炉を用いる場合には、非晶質シリコン層を４００〜５５０℃で２〜２０時間加熱する。
【００６５】
加熱処理の工程において、半導体層の結晶化を促進させる金属、例えばニッケルを添加する。非晶質シリコン層上にニッケルを含む溶液を塗布し、加熱処理を行うことで、加熱温度を低減することができ、さらに、結晶粒界の連続した多結晶シリコン層を得ることができる。ここで結晶化を促進するための金属としてはニッケルの他に、鉄、ルチニウム、ロジウム、パラジウム、オスミウム、イリジウム、白金、または銅等を用いることもできる。
【００６６】
結晶化を促進させる金属は汚染源となるため、非晶質シリコン層を結晶化した後に、金属を除去するゲッタリング工程を行うことが望ましい。ゲッタリング工程では、非晶質シリコン層を結晶化した後、シリコン層上にゲッタリングシンクとなる層を形成し、加熱することで金属をゲッタリングシンクへ移動させる。ゲッタリングシンクには、多結晶半導体層や不純物が添加された半導体層を用いることができる。例えば、シリコン層上にアルゴン等の不活性元素が添加された多結晶シリコン層を形成し、これをゲッタリングシンクとして用いることができる。ゲッタリングシンクに不活性元素を添加することによってひずみを生じさせ、より効率的に金属を捕獲することができる。また新たにゲッタリングシンクを形成することなく、トランジスタの半導体層の一部にリン等の元素を添加することによって、金属を捕獲することもできる。
【００６７】
ゲート電極１００６は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、ニオブ等から選択された元素、またはこれらの元素を主成分とする合金材料、若しくは化合物材料を用いて形成することができる。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料を用いて形成することもできる。また上記材料の一つまたは複数を選択し、積層構造とすることも可能である。上記材料の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、ゲート電極の１層目と２層目を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層の積層のみではなく、３層以上の構造とすることも可能である。例えば３層の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【００６８】
第１の不純物領域１００３及び第２の不純物領域１００４は、半導体層１００１の一部に不純物元素を添加することにより形成することができる。なお不純物元素は、また所定の領域に添加したい場合には、別途レジストを形成し、レジストをマスクとして不純物元素を添加することにより、所望の領域に所望の元素を含む第１の不純物領域１００３及び第２の不純物領域１００４を形成することができる。なお、不純物元素としては、リンやボロンを用いることができる。
【００６９】
また絶縁層１００２としては、シリコンの酸化物及びシリコンの窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、及びエポキシ等の有機材料、シロキサン材料のいずれか一種または複数種を用いることができる。また上記材料から選ばれた一種または複数種を用いて積層構造を形成することも可能である。
【００７０】
また、第１の配線１０１０及び第２の配線１０１１は、ソース配線またはドレイン配線として機能し、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、白金、銅、金、銀、マンガン、ネオジム、炭素、及びシリコンから選択された元素、またはこれらの元素を主成分とする合金材料または化合物材料を用いることができる。また、上記材料の一種または複数種を選択して用いることにより積層構造とすることも可能である。アルミニウムを主成分とする合金材料としては、例えば、アルミニウムを主成分としてさらにニッケルを含む材料や、アルミニウムを主成分としてさらにニッケル、及び炭素とシリコンの一方または両方とを含む合金材料などを用いることができる。また第１の配線１０１０及び第２の配線１０１１は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用することもできる。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、またはモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、第１の配線１０１０及び第２の配線１０１１を形成する材料として適している。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
【００７１】
第１の不純物領域１００３と第１の配線１０１０、及び第２の不純物領域１００４と第２の配線１０１１は、ソース端子またはドレイン端子として機能する。第１の不純物領域１００３及び第２の不純物領域１００４の間にはチャネル形成領域が形成される。
【００７２】
なお、本実施の形態において、順スタガ型トランジスタについて説明したがこれに限定されない。逆スタガ型トランジスタについても適用することができる。
【００７３】
また、トランジスタとして単結晶半導体膜を用いたトランジスタも適用することができる。単結晶を用いたトランジスタについて、図３に示す。
【００７４】
図３に示すように、単結晶を用いたトランジスタは、シリコンなどの基板２０１１と絶縁層２０１２と、半導体基板２０００と、半導体基板２０００上に設けられたゲート絶縁層２００６と、ゲート絶縁層２００６上に設けられたゲート電極２００７と、を有する。半導体基板２０００は、第１の絶縁層２００４及び第２の絶縁層２００５と、ウェル領域２００１を有し、さらにウェル領域２００１の一部には、第１の不純物領域２００２及び第２の不純物領域２００３を有する。ゲート絶縁層２００６及びゲート電極２００７は、半導体基板２０００における第１の不純物領域２００２及び第２の不純物領域２００３の間の領域上に設けられている。さらにゲート電極２００７及び半導体基板２０００上には、絶縁層２００８を有し、絶縁層２００８の一部には、任意の数のコンタクト部を有し、コンタクト部を介して第１の不純物領域２００２上に設けられた第１の配線２００９、第２の不純物領域２００３上に設けられた第２の配線２０１０をそれぞれ有する。
【００７５】
半導体基板２０００としては、例えば、ｎ型またはｐ型の導電型を有する単結晶シリコン基板、または化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、またはＺｎＳｅ基板等）などを用いることができる。
【００７６】
また第１の絶縁層２００４及び第２の絶縁層２００５の形成には、選択酸化法（ＬＯＣＯＳ：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ法）またはトレンチ分離法等を用いることができる。
【００７７】
ゲート電極２００７としては、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、ニオブ等を用いることができる。また、ゲート電極２００７は、上記金属で形成された膜の他に、上記金属を主成分とする合金で形成された膜、或いは上記金属を含む化合物を用いて形成された膜を用いて形成することもできる。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶シリコンなどの半導体を用いて形成することもできる。また、ゲート電極２００７は、所定の形状に加工（パターニングなど）することによって形成することができる。
【００７８】
ウェル領域２００１、第１の不純物領域２００２、及び第２の不純物領域２００３は不純物元素を添加することで形成することができる。不純物元素としては、ｎ型を付与する不純物元素またはｐ型を付与する不純物元素を用いる。ｎ型を付与する不純物元素としては、リンやヒ素等を用いることができる。ｐ型を付与する不純物元素としては、ボロンやアルミニウムやガリウム等を用いることができる。また所定の領域に添加したい場合には、別途レジストを形成し、レジストをマスクとして不純物元素を添加することにより所定の領域に所望の元素を含むウェル領域２００１、第１の不純物領域２００２、及び第２の不純物領域２００３を形成することができる。
【００７９】
ゲート絶縁層２００６としては、無機材料、有機材料、または有機材料と無機材料の混合材料を用いて形成することができる。例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＤＬＣ（ダイヤモンドライクカーボン）に代表される炭素を含む膜、アクリル、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、またはベンゾシクロブテンなどを用いることができる。また、第１の絶縁層２００４及び第２の絶縁層２００５はその材料に応じて、ＣＶＤ法、スパッタ法、液滴吐出法、または印刷法などで形成することができる。
【００８０】
第１の不純物領域２００２と第１の配線２００９、及び第２の不純物領域２００３と第２の配線２０１０は、ソース端子またはドレイン端子として機能する。また、第１の不純物領域２００２及び第２の不純物領域２００３の間にはチャネル形成領域が形成される。
【００８１】
図２または図３のようなトランジスタを用いた場合、第１のインバータ回路１０５及び第２のインバータ回路１０６が有するいずれかのトランジスタにおける半導体層の膜厚を変えることにより第１のインバータ回路１０５及び第２のインバータ回路１０６の立ち上がり特性及び立ち下がり特性に差を設けることが可能である。
【００８２】
半導体層の膜厚とトランジスタの立ち上がり特性の関係として、一般に次のことが言われている。トランジスタでは、チャネル長を短くした場合にしきい値電圧が低下する、短チャネル効果と呼ばれるものがあり、これを抑制するための方法の一つとして、半導体層の膜厚を薄くする方法が挙げられる。一般的には、短チャネル効果を抑制するためには，チャネル長に対して、１／４から１／２の膜厚までの半導体層が必要となると言われている。ただし、トランジスタの一が上記膜厚の範囲内にも関わらず短チャネル効果が起こる場合においても、他のトランジスタの膜厚を上記膜厚の範囲内より、さらに薄く、より確実に短チャネル効果が起こらない膜厚にすれば適用することができる。図４にＮチャネル型トランジスタにおける膜厚としきい値電圧の関係について示す。横軸をゲート端子とソース端子との間の電圧Ｖｇとし、縦軸をドレイン端子とソース端子との間を流れる電流Ｉｄとすると、半導体層の膜厚が、短チャネル効果が起こる範囲である場合の特性曲線８００は、半導体層の膜厚が、短チャネル効果が起こらない範囲である場合の特性曲線８０１と比較して、しきい値電圧が低下する。なお、短チャネル効果がある場合、Ｖｇ＝０Ｖでのリーク電流が増えてしまうので、チャネル部における不純物元素のドープ量を調整することにより、さらにしきい値電圧を下げることができ、消費電流を低減することも可能である。
【００８３】
以上のことにより、半導体層の膜厚を変えることによりトランジスタの立ち上がり特性を変えられることがわかる。そのため、本実施の形態において、第１のインバータ回路１０５における一のトランジスタと、第２のインバータ回路１０６における該一の導電型のトランジスタと同じ導電型の他のトランジスタとの立ち上がり及び立ち下がり特性の差は、差を設ける各トランジスタ間の半導体層の膜厚を変えることで実現できる。
【００８４】
また、本実施の形態において各トランジスタにおいて半導体層の膜厚に差を設ける場合について説明したが、これに限定されない。例えばゲート絶縁膜の膜厚に差を設ける場合においても各トランジスタを異なる立ち上がり特性にすることができる。具体的には、ゲート絶縁膜を薄くすることによって立ち上がり特性を向上することができる。例えば本実施の形態において、第１のインバータ回路１０５における一のトランジスタと、第２のインバータ回路１０６における該一のトランジスタと同じ導電型の他のトランジスタとの立ち上がり及び立ち下がり特性の差は、第１のインバータ回路１０５における該一のトランジスタのゲート絶縁膜を第２のインバータ回路１０６の該他のトランジスタのゲート絶縁膜より薄くすることによっ実現できる。
【００８５】
以上のように第１のインバータ回路１０５及び第２のインバータ回路１０６におけるトランジスタのしきい値の絶対値に差を設けることにより、第１のインバータ回路１０５及び第２のインバータ回路１０６の立ち上がり及び立ち下がり特性に差を設け、第１のノード１１８及び第２のノード１１９の電位をより速く決定させることができる。
【００８６】
さらに、電源の立ち上がり時における第１のノード１１８及び第２のノード１１９の電位を制御し、より確実に初期化処理を行うため、図１に示した初期化用メモリセル１００及びデータ保持用メモリセル１２４からなるメモリセル群１２５（メモリラインともいう）ごとに別の回路素子を加えた構成について図５を用いて説明する。
【００８７】
図５の初期化用メモリセルの構成は、図１に示した初期化用メモリセル１００と、第９のトランジスタ１２０、抵抗素子１２１、及び容量素子１２２を有する。
【００８８】
第９のトランジスタ１２０は、ゲート端子が抵抗素子１２１を介して電源線１１２に接続され、且つ容量素子１２２を介してグランド線１１３に接続され、第１端子がワード線１１１に接続され、第２端子がグランド線１１３に接続される。なお第９のトランジスタ１２０のゲート端子と、抵抗素子１２１及び容量素子１２２との接続配線を配線１２３とする。なお、第９のトランジスタ１２０は、Ｐチャネル型トランジスタである。
【００８９】
この構成における動作について、図６のタイミングチャートを用いて説明する。図６において、クロック信号を信号３００、電源電圧を電源電圧３０１、リセット信号を信号３０２、配線１２３の信号を信号３０３、ＣＰＵなど外部からのアクセス信号を信号３０４とそれぞれ表す。信号３００におけるイベントタイミング４００で電源がオンとなり電源電圧が立ち上がると、図５に示した初期化用メモリセルの構成により全てのメモリセルが無効化される。信号３０３は、電源の立ち上がりと同時に立ち上がり、一定期間その状態が保持され、その後立ち下がる。各回路は、信号３０２が立ち上がっている間、リセット動作を行う。電源の立ち上がりより少し遅れて信号３０３が立ち上がる。信号３０３が、電源の立ち上がりからどの程度遅れるかは、抵抗素子１２１と容量素子１２２の大きさによって決めることができる。信号３０３が立ち上がることにより、ワード線１１１がグランド電位から別の値に変化するため、リセット動作期間中に立ち上がるように設定すると良い。信号３０２が立ち下がった後、信号３００におけるイベントタイミング４０１でリセット動作を完了し、信号３０４のパルスが入力されることにより、外部回路へのアクセスを開始する。
【００９０】
この構成により、電源をオンにしたと同時により確実に全ての初期化用メモリセルにおける無効化処理が可能となるため、データの初期化をより高速に行うことができる。
【００９１】
なお、図１５の構成においても、図５における回路構成のうち、第９のトランジスタ１２０の第１端子を電源線１１２に接続させることにより、同様の動作を行うことが可能である。
【００９２】
また、本実施の形態において、図７に示した初期化用メモリセルの構成も適用することができる。
【００９３】
図７における構成は、図１の構成と比較して、第３のデータ線１１７、ワード線１１４、第７のトランジスタ１０３、第８のトランジスタ１０４がない構成である。
【００９４】
図７に示したメモリセルの構成を本実施の形態の半導体装置に示した場合について図１７に示す。図１７に示すように、本実施の形態における半導体記憶装置は、初期化用メモリセル１００及びデータ保持する機能を有するデータ保持用メモリセル１２４からなる複数のメモリセル群１２５と、複数の第１のデータ線１１５と、複数の第２のデータ線１１６と、複数の第３のデータ線１１７と、複数のワード線１１１と、複数の電源線１１２と、複数のグランド線１１３と、を有する。
【００９５】
複数のメモリセル群１２５における各メモリセルは、第１のデータ線１１５、第２のデータ線１１６、第３のデータ線１１７、ワード線１１１、電源線１１２、及びグランド線１１３に接続される。
【００９６】
初期化用メモリセル１００としては、例えば図７に示した構成を適用することができる。
【００９７】
また、データ保持用メモリセル１２４の回路構成としては、例えば図７に示した構成を適用することができる。
【００９８】
また、図示しないが初期化用メモリセル及びデータ保持用メモリセルの回路構成は、それぞれ別の構成にすることもできる。例えば初期化用メモリセル及びデータ保持用メモリセルの一方の回路構成を図１に示した構成とし、初期化用メモリセル及びデータ保持用メモリセルの他方の回路構成を図７に示した構成とすることもできる。
【００９９】
図７の構成を適用することにより、図１のメモリセルより面積を小さくすることができる。なお、図７における構成を図１６におけるデータ保持用メモリセル１２４に適用することができる。また動作に関し、データの書き込み動作は同じであるが、データの読み出し動作は異なる。具体的に読み出し動作について説明すると、まず、ワード線１１１を３Ｖにし、第５のトランジスタ１０１、第６のトランジスタ１０２をオン状態にする。第１のデータ線１１５の電位は、第２のノード１１９の電位と同じ値になり、第２のデータ線１１６の電位は、第１のノード１１８の電位と同じ値になるので、それを書き込み及び読み出し回路で検出する。ここで、メモリセルのデータが”０”の場合、第１のノード１１８の電位が３Ｖ（第２のノード１１９の電位は０Ｖ）であるから、第２のデータ線１１６の電位は３Ｖ（第１のデータ線１１５の電位は０Ｖ）となる。
【０１００】
一方、メモリセルのデータが”１”の場合、第１のノード１１８の電位が０Ｖ（第２のノード１１９の電位が３Ｖ）であるから、第２のデータ線１１６の電位は０Ｖ（第１のデータ線１１５の電位は３Ｖ）となる。
【０１０１】
また、本実施の形態において、メモリセルに記憶されているデータが有効であれば、データ”０”を保持し、無効であればデータ”１”を保持しているとした場合は、第１のインバータ回路１０５の第１のトランジスタ１０７の立ち上がり特性を良くする、すなわち立ち上がりを速くする。さらに、第２のインバータ回路１０６の第４のトランジスタ１１０の立ち上がり特性を良くすることにより電源をオンにしたと同時に自動的に初期化処理を行うことができる。
【０１０２】
以上のように第１のインバータ回路１０５及び第２のインバータ回路１０６におけるトランジスタのしきい値を変化させることにより、第１のインバータ回路１０５及び第２のインバータ回路１０６の立ち上がり及び立ち下がり特性に差を設け、第１のノード１１８及び第２のノード１１９の電位をより速く決定することができる。
【０１０３】
また、本実施の形態の初期化用のメモリセルを半導体記憶装置に適用することにより、各メモリセルの初期化処理におけるデータの初期化を高速に行うことができる。
【０１０４】
（実施の形態２）
本実施の形態では、第１のインバータ回路１０５及び第２のインバータ回路１０６の立ち上がり特性及び立ち下がり特性に差を設ける方法の別の一例として、一部のトランジスタのしきい値電圧を変化させる構成について説明する。
【０１０５】
本実施の形態の半導体記憶装置における初期化用メモリセルの構成について図８に示す。
【０１０６】
初期化処理用のメモリセル２００は、第１のトランジスタ２０７及び第２のトランジスタ２０８を有する第１のインバータ回路２０５と、第３のトランジスタ２０９及び第４のトランジスタ２１０を有する第２のインバータ回路２０６と、第５のトランジスタ２０１と、第６のトランジスタ２０２と、第７のトランジスタ２０３と、第８のトランジスタ２０４と、電源線２１２と、グランド線２１３と、第１のワード線となるワード線２１１と、第２のワード線となるワード線２１４と、第１のデータ線２１５と、第２のデータ線２１６と、及び第３のデータ線２１７と、バイアス回路２２０と、を有する。
【０１０７】
第２のトランジスタ２０８、第４のトランジスタ２１０、第５のトランジスタ２０１、第６のトランジスタ２０２、第７のトランジスタ２０３、及び第８のトランジスタ２０４は、Ｎチャネル型トランジスタである。また、第１のトランジスタ２０７、及び第３のトランジスタ２０９は、Ｐチャネル型トランジスタである。
【０１０８】
第１のインバータ回路２０５において、第１のトランジスタ２０７は、第１端子が電源線２１２に接続される。また第２のトランジスタ２０８は、ゲート端子が第１のトランジスタ２０７のゲート端子に接続され、第１端子が第１のトランジスタ２０７の第２端子に接続され、第２端子がグランド線２１３に接続される。このとき第１のトランジスタ２０７のゲート端子及び第２のトランジスタ２０８のゲート端子と、他の素子との接続箇所を第１のインバータ回路２０５の入力端子とし、第１のトランジスタ２０７の第１端子を第１のインバータ回路２０５の第１の電位供給端子とし、第２のトランジスタ２０８の第２端子を第１のインバータ回路２０５の第２の電位供給端子とし、第１のトランジスタ２０７の第２端子及び第２のトランジスタ２０８の第１端子と、他の素子との接続箇所を第１のインバータ回路２０５の出力端子とする。
【０１０９】
第２のインバータ回路２０６において、第３のトランジスタ２０９は、第１端子が電源線２１２に接続される。また第４のトランジスタ２１０は、ゲート端子が第３のトランジスタ２０９のゲート端子に接続され、第１端子が第３のトランジスタ２０９の第２端子に接続され、第２端子がグランド線２１３に接続される。このとき第３のトランジスタ２０９のゲート端子及び第４のトランジスタ２１０のゲート端子と、他の素子との接続箇所を第２のインバータ回路２０６の入力端子とし、第３のトランジスタ２０９の第１端子を第２のインバータ回路２０６の第１の電位供給端子とし、第４のトランジスタ２１０の第２端子を第２のインバータ回路２０６の第２の電位供給端子とし、第３のトランジスタ２０９の第２端子及び第４のトランジスタ２１０の第１端子との接続箇所を第２のインバータ回路２０６の出力端子とする。
【０１１０】
また、第１のインバータ回路２０５は、入力端子が第２のインバータ回路２０６の出力端子に接続され、出力端子が第２のインバータ回路２０６の入力端子に接続される。
【０１１１】
第５のトランジスタ２０１は、ゲート端子がワード線２１１に接続され、第１端子が第１のデータ線２１５に接続され、第２端子が第１のインバータ回路２０５の出力端子に接続される。
【０１１２】
第６のトランジスタ２０２は、ゲート端子がワード線２１１に接続され、第１端子が第２のインバータ回路２０６の出力端子に接続され、第２端子が第２のデータ線２１６に接続される。
【０１１３】
第７のトランジスタ２０３は、ゲート端子が第１のインバータ回路２０５の入力端子及び第２のインバータ回路２０６の出力端子に接続され、第１端子がグランド線２１３に接続される。なお、第７のトランジスタ２０３のゲート端子と、第１のインバータ回路２０５の入力端子及び第２のインバータ回路２０６との接続箇所を第１のノード２１８という。また、第１のインバータ回路２０５の出力端子と、第２のインバータ回路２０６の入力端子との接続箇所を第２のノード２１９という。
【０１１４】
第８のトランジスタ２０４は、ゲート端子がワード線２１４に接続され、第１端子が第７のトランジスタ２０３の第２端子に接続され、第２端子が第３のデータ線２１７に接続される。
【０１１５】
第１のデータ線２１５には書き込みデータの正転のデータが入力され、第２のデータ線２１６には反転のデータが入力される。第３のデータ線２１７は、データの読み出し時以外は書き込み及び読み出し回路によって３Ｖにプリチャージされている。ここで、書き込み及び読み出し回路とは、第１のデータ線２１５、第２のデータ線２１６を介してメモリセルに書き込みデータを出力し、第３のデータ線２１７の電位よりメモリセルのデータを読み出す機能を有する。この書き込み及び読み出し回路は、複数の初期化用のメモリセルが１列に並んでいる場合、それに対応したものが少なくとも１つ設けられる。
【０１１６】
なお、図８の初期化用のメモリセルは、バイアス回路２２０を有する。バイアス回路２２０は、第１のトランジスタ２０７の基板端子に接続される。
【０１１７】
本実施の形態において、第１のトランジスタ２０７としては、例えば活性層を間に挟んで、第１のゲート端子と第２のゲート端子が設けられているトランジスタを用いることができる。このトランジスタは、第１のゲート端子から活性層に第１の電圧が印加され、第２のゲート端子から活性層に第２の電圧が印加される。活性層に印加される第１の電圧と第２の電圧の電圧値を制御することにより、トランジスタのしきい値電圧を制御することができる。なお、第１のゲート端子と第２のゲート端子の一方を基板端子とよび、基板端子に印加される電圧を基板電圧とよぶことがある。
【０１１８】
次に本実施の形態に適用可能なトランジスタの例として、活性層を間に挟んで、第１のゲート端子と第２のゲート端子が設けられているトランジスタの構成について説明する。
【０１１９】
図９のトランジスタは、基板３０００と、基板３０００上に設けられた第１のゲート電極３００１と、第１のゲート電極３００１上に設けられた第１のゲート絶縁層３００２と、第１のゲート絶縁層３００２上に設けられた半導体層３００３と、半導体層３００３上に設けられた第２のゲート絶縁層３００６を有し、第２のゲート絶縁層３００６上に設けられた第２のゲート電極３００７、を有する。さらに半導体層３００３は、第１の不純物領域３００４と、第２の不純物領域３００５を有する。第１の不純物領域３００４及び第２の不純物領域３００５の間には、チャネル形成領域を有する。第２のゲート電極３００７上には、絶縁層３００９を有し、絶縁層３００９の一部には、任意の数のコンタクト部を有し、コンタクト部を介して第１の不純物領域３００４上に設けられた第１の配線３０１０、及び第２の不純物領域３００５上に設けられた第２の配線３０１１をそれぞれ有する。
【０１２０】
基板３０００としては、例えばガラス基板、石英基板、金属基板（例えばステンレス基板）、またはセラミック基板などを用いることができる。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。
【０１２１】
また、第１のゲート絶縁層３００２、第２のゲート絶縁層３００６、及び絶縁層３００９は、酸化シリコン、窒化シリコン、酸化窒化シリコン、及び窒化酸化シリコンのいずれか一つまたは複数を用いて形成することができる。また前記材料から選ばれた材料を積層構造として形成することもできる。第１のゲート絶縁層３００２、第２のゲート絶縁層３００６、及び絶縁層３００９は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。
【０１２２】
また、半導体層３００３としては、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリスタル、セミアモルファスとも言う）シリコンなどを用いることができる。また半導体層３００３は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により形成することができる。
【０１２３】
また半導体層３００３は、レーザビームを照射することにより結晶化が行われる。なお、レーザビームの照射と、ＲＴＡまたはファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により半導体層３００３の結晶化を行ってもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングすることにより半導体層３００３が形成される。なお、レーザビームについては、上記実施の形態１の半導体層に用いることのできるものと同様のものを用いることができる。
【０１２４】
第１のゲート電極３００１及び第２のゲート電極３００７は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、ニオブ等から選択された元素、またはこれらの元素を主成分とする合金材料、若しくは化合物材料を用いて形成することができる。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料を用いて形成することもできる。また上記材料の一つまたは複数を選択し、積層構造することも可能である。上記材料の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、ゲート電極の１層目と２層目を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層の積層のみではなく、３層以上の構造とすることも可能である。例えば３層の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【０１２５】
第１の不純物領域３００４及び第２の不純物領域３００５は、半導体層３００３の一部に不純物元素を添加することにより形成することができる。なお不純物元素は、また所定の領域に添加したい場合には、別途レジストを形成し、レジストをマスクとして不純物元素を添加することにより、所望の領域に所望の元素を含む第１の不純物領域３００４及び第２の不純物領域３００５を形成することができる。なお、不純物元素にはリンやボロンを用いることができる。
【０１２６】
また絶縁層３００９としては、シリコンの酸化物及びシリコンの窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、及びエポキシ等の有機材料、並びにシロキサン材料のいずれか一種または複数種を用いて形成することができる。また上記材料から選ばれた一種または複数種を用いて積層構造として形成することも可能である。
【０１２７】
また、第１の配線３０１０及び第２の配線３０１１は、ソース配線またはドレイン配線として機能し、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、白金、銅、金、銀、マンガン、ネオジム、炭素、及びシリコンから選択された元素、またはこれらの元素を主成分とする合金材料または化合物材料を用いることができる。また、上記材料の一種または複数種を選択して用いることにより積層構造とすることも可能である。アルミニウムを主成分とする合金材料としては、例えば、アルミニウムを主成分としてさらにニッケルを含む材料や、アルミニウムを主成分としてさらにニッケル、及び炭素とシリコンの一方または両方とを含む合金材料などを用いることができる。また第１の配線３０１０及び第２の配線３０１１は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用することもできる。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、またはモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、第１の配線３０１０及び第２の配線３０１１を形成する材料として適している。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
【０１２８】
第１の不純物領域３００４と第１の配線３０１０、及び第２の不純物領域３００５と第２の配線３０１１は、ソース端子またはドレイン端子として機能する。第１の不純物領域３００４及び第２の不純物領域３００５の間にはチャネル形成領域が形成される。
【０１２９】
第１のゲート電極３００１または第２のゲート電極３００７は、トランジスタにおける基板端子（制御端子ともよぶ）として機能する。第１のゲート電極３００１または第２のゲート電極３００７を介して実施の形態２におけるバイアス回路２２０から電圧がチャネル形成領域に印加され、トランジスタのしきい値電圧を制御することができる。
【０１３０】
次に本発明の記憶装置に適用可能なトランジスタの例として単結晶半導体層を有するトランジスタの断面における構成について図１０に示す。
【０１３１】
図１０のトランジスタは、基板４０００と、基板４０００上に設けられたゲート絶縁層４００７と、第１の絶縁層４００５及び第２の絶縁層４００６と、ゲート絶縁層４００７上に設けられたゲート電極４００８と、を有する。さらに基板４０００は、一部にウェル領域４００１を有し、ウェル領域４００１の一部には、第１の不純物領域４００２、第２の不純物領域４００３、及び第３の不純物領域４００４を有する。ゲート絶縁層４００７及びゲート電極４００８は、基板４０００のおける第１の不純物領域４００２及び第２の不純物領域４００３の間の領域に設けられている。さらにゲート電極４００８及び基板４０００上には、絶縁層４００９を有し、絶縁層４００９の一部には、任意の数のコンタクト部を有し、コンタクト部を介して第１の不純物領域４００２上に設けられた第１の配線４０１０、第２の不純物領域４００３上に設けられた第２の配線４０１１、第３の不純物領域４００４上に設けられた第３の配線４０１２をそれぞれ有する。
【０１３２】
単結晶半導体層を有するトランジスタを適用した場合、活性層として機能する単結晶半導体層に、少なくとも第１乃至第３の不純物領域が設けられている。第１の不純物領域はソース領域であり、第２の不純物領域はドレイン領域であり、第３の不純物領域には電圧が印加される領域である。このトランジスタは、ゲート電極から活性層に第１の電圧が印加され、第３の不純物領域から活性層に第２の電圧が印加される。活性層に印加する第１の電圧と第２の電圧の電圧値を制御することにより、トランジスタのしきい値電圧を制御することができる。なお、第３の不純物領域を基板端子とよび、第３の不純物領域に印加される電圧を基板電圧とよぶことがある。
【０１３３】
基板４０００としては、例えば、ｎ型またはｐ型の導電型を有する単結晶シリコン基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、またはＺｎＳｅ基板等）などを用いることができる。
【０１３４】
第１の絶縁層４００５及び第２の絶縁層４００６の形成には、選択酸化法（ＬＯＣＯＳ：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ法）またはトレンチ分離法等を用いることができる。
【０１３５】
ゲート電極４００８としては、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、ニオブ等を用いることができる。また、ゲート電極４００８は、上記金属で形成された膜の他に、上記金属を主成分とする合金で形成された膜、或いは上記金属を含む化合物を用いて形成された膜を用いて形成することもできる。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶シリコンなどの半導体を用いて形成することもできる。また、ゲート電極４００８は、所定の形状に加工（パターニングなど）することによって形成することができる。
【０１３６】
ウェル領域４００１及び第１の不純物領域４００２、第２の不純物領域４００３、及び第３の不純物領域４００４は不純物元素を添加することで形成することができる。不純物元素としては、ｎ型を付与する不純物元素またはｐ型を付与する不純物元素を用いる。ｎ型を付与する不純物元素としては、リンやヒ素等を用いることができる。ｐ型を付与する不純物元素としては、ボロンやアルミニウムやガリウム等を用いることができる。また所定の領域に添加したい場合には、別途レジストを形成し、レジストをマスクとして不純物元素を添加することにより所定の領域に所望の元素を含むウェル領域４００１及び第１の不純物領域４００２、第２の不純物領域４００３、及び第３の不純物領域４００４を形成することができる。
【０１３７】
ゲート絶縁層４００７としては、無機材料、有機材料、または有機材料と無機材料の混合材料を用いて形成することができる。例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＤＬＣ（ダイヤモンドライクカーボン）に代表される炭素を含む膜、アクリル、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、またはベンゾシクロブテンなどを用いることができる。また、第１の絶縁層４００５及び第２の絶縁層４００６はその材料に応じて、ＣＶＤ法、スパッタ法、液滴吐出法、または印刷法などで形成することができる。
【０１３８】
第１の不純物領域４００２と第１の配線４０１０、及び第２の不純物領域４００３と第２の配線４０１１は、ソース端子またはドレイン端子として機能する。また、第１の不純物領域４００２及び第２の不純物領域４００３の間にはチャネル形成領域が形成される。
【０１３９】
第３の不純物領域４００４及び第３の配線４０１２は、トランジスタの他の端子に印加される電圧とは独立した電圧（基板電圧）が印加される基板端子（制御端子ともよぶ）として機能する。よって第３の配線４０１２を図８におけるバイアス回路２２０から基板端子を介して入力された電圧がチャネル形成領域に印加され、トランジスタのしきい値電圧を制御することができる。
【０１４０】
基板端子が設けられた第１のトランジスタ２０７は、基板端子から電位が入力されることにより、チャネル部に電圧が印加され、しきい値電圧を変化させることができるため、第１のインバータ回路２０５において、立ち上がり特性及び立ち下がり特性を変化させることができる。
【０１４１】
第１のインバータ回路２０５及び第２のインバータ回路２０６の入力信号に対する立ち上がり特性及び立ち下がり特性に差を設けることにより、それに応じて初期化用メモリセルが保持するデータを決定される。例えば第２のインバータ回路２０６の第３のトランジスタ２０９の立ち上がり特性を第１のインバータ回路２０５の第１のトランジスタ２０７の立ち上がり特性より良くするように設定する。すると、電源をオンにした直後、第３のトランジスタ２０９は、第１のトランジスタ２０７よりも速く、より多くの電流を出力することができるため、第１のノード２１８の電位を３Ｖにすることができる。第１のノード２１８の電位が決まると、第１のインバータ回路２０５のＮチャネル型トランジスタによって第２のノード２１９の電位が０Ｖに決まる。このようにして、メモリセルのデータは”０”となるため、電源をオンにしたのと同時に初期化処理を行うことができる。
【０１４２】
以上のように第１のインバータ回路２０５及び第２のインバータ回路２０６の立ち上がり及び立ち下がり特性に差を設けることにより、第１のノード２１８及び第２のノード２１９の電位をより速く決定することができる。
【０１４３】
また、基板電圧を制御することによりある一定の電圧を与えることができるため、第１のインバータ回路２０５における一のトランジスタと、第２のインバータ回路２０６のける該一のトランジスタと同じ導電型の他のトランジスタとの立ち上がり及び立ち下がり特性の差をより明確に設定することも可能である。そのため、より確実に初期化処理を行うことができる。
【０１４４】
なお、本実施の形態において、ワード線が有効であれば、データ”０”を保持し、無効であればデータ”１”を保持しているとした場合は、第１のインバータ回路２０５の第１のトランジスタ２０７の立ち上がり特性を良くすることにより電源をオンにしたのと同時に初期化処理を行うことができる。
【０１４５】
また、本実施の形態において、バイアス回路２２０を第１のトランジスタ２０７の基板端子に接続させる構成について説明したが、これに限定されない。例えば、第１のインバータ回路２０５における第２のトランジスタ２０８、第２のインバータ回路２０６における第３のトランジスタ２０９、または第４のトランジスタ２１０に基板端子を有するトランジスタを適用し、トランジスタの基板端子にバイアス回路２２０を接続させる構成とすることも可能である。また、バイアス回路を複数用いて、第１のインバータ回路２０５における第２のトランジスタ２０８、第２のインバータ回路２０６における第３のトランジスタ２０９、及び第４のトランジスタ２１０のいずれかに基板端子を有するトランジスタを適用し、トランジスタ１つに対し１つのバイアス回路を接続させたトランジスタを複数設ける構成とするも可能である。複数のバイアス回路を用いることにより、バイアス回路に接続された各トランジスタにおいてしきい値電圧を制御し、第１のインバータ回路２０５及び第２のインバータ回路２０６の立ち上がり特性及び立ち下がり特性により明確な差を設けることができ、電源をオンにしたのと同時に、かつ、より確実に初期化処理を行うことができる。
【０１４６】
また、本実施の形態の初期化用のメモリセルを半導体記憶装置に適用することにより、各メモリセルの初期化処理におけるデータの初期化を高速に行うことができる。
【０１４７】
さらに従来のバイアス回路を設けた構成においても実施の形態１と同じ工程で形成することができる。
【０１４８】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１４９】
（実施の形態３）
本実施の形態では、初期化用メモリセルを備えたキャッシュメモリを有する半導体装置の構成及び動作について説明する。
【０１５０】
本実施の形態の半導体装置の構成を図１１に示す。図１１における半導体装置は、ＣＰＵ９０６と、主となる記憶装置として機能するメインメモリ（第２の記憶装置ともいう）９０１を有する。さらにＣＰＵ９０６は、演算部９００と、副となる記憶装置として機能するキャッシュメモリ（第１の記憶装置ともいう）９０２を有する。さらにキャッシュメモリ９０２は、演算部９００の部分情報が格納されるデータメモリ９０５と、タグメモリ９０４とバリッドビット９０７とで構成されるメモリライン９０３を複数有する。
【０１５１】
次に本実施の形態における半導体装置の動作について説明する。
【０１５２】
メインメモリ９０１の内容の一部をコピーしておき、ＣＰＵからの要求に対してキャッシュメモリ９０２が応答する。したがってキャッシュメモリ９０２には、コピー元のメインメモリ９０１のアドレスを示すデータと、アドレス内に保持されたデータとが一対のデータとして保持されていることが必要となる。キャッシュメモリ９０２の中でコピー元のメインメモリ９０１のアドレスを示すデータを格納しているのがタグメモリ９０４である。また、バリッドビット９０７は、キャッシュメモリ９０２に格納されているデータが有効か無効かを示し、電源投入時にはバリッドビット９０７を初期化処理して格納されている全てのデータを無効にする機能を有する。
【０１５３】
キャッシュメモリ９０２では、ＣＰＵが不定なデータを使わないように、初めにバリッドビット９０７の無効化処理を行う必要がある。この処理によって、ＣＰＵ９０６のアクセスは、キャッシュミスとなるため、不定なデータは使われることはない。
【０１５４】
このバリッドビット９０７において上記実施の形態１乃至２のメモリセルの構成を適用した場合について、説明する。なお、説明において、実施の形態１における図１を用いて説明する。本実施の形態において、各メモリライン９０３は、１ビットのバリッドビットを有し、当該メモリラインが有効であれば、データ”０”を、無効であればデータ”１”を保持しているとする。これは、関係する回路構成に応じて、任意に設定できるため、有効か無効かを表すデータが逆の場合もある。
【０１５５】
本発明の初期化用メモリセル１００では、２個のインバータ回路の入力信号に対する立ち上がり特性及び立ち下がり特性に差を設けるため、それに応じて初期化用メモリセル１００が保持しているデータを決めることができる。第２のインバータ回路１０６のＰチャネル型トランジスタの立ち上がり特性を良くする。すると、電源をオンにした直後、第１のインバータ回路１０５のＰチャネル型トランジスタよりも速く立ち上がり、より多くの電流を出力することができるため、第１のノード１１８の電位を３Ｖにすることができる。第１のノード１１８の電位が決まると、第１のインバータ回路１０５のＮチャネル型トランジスタによって第２のノード１１９の電位が０Ｖに決まる。このようにして、初期化用メモリセル１００のデータは”０”となるため、電源をオンにしたのと同時にバリッドビットの無効化処理を行うことができる。
【０１５６】
また、実施の形態１乃至２のいずれかのように第１のインバータ回路１０５のＮチャネル型トランジスタの立ち上がり特性を良くすると良い。第１のインバータ回路１０５のＮチャネル型トランジスタには、電源をオンにした直後、第１のノード１１８の０Ｖから３Ｖに変化している電位が入力される。立ち上がり特性が良いと、より速く立ち上がり、多くの電流が出力することができるため、第１のインバータ回路１０５の第１のトランジスタ１０７により３Ｖまで上昇している第２のノード１１９の電位を０Ｖに下げることができる。そのため、より確実に、初期化用メモリセル１００のデータを”０”とすることができるため、電源をオンにしたのと同時にバリッドビットの無効化処理を行うことができる。
【０１５７】
各メモリラインのバリッドビットが、当該メモリラインが有効であれば、データ”０”を、無効であればデータ”１”を保持しているとした場合は、第１のインバータ回路１０５のＰチャネル型トランジスタの立ち上がり特性を良くする。さらに、第２のインバータ回路１０６のＮチャネル型トランジスタの立ち上がり特性を良くすると良い。
【０１５８】
また、このとき、ワード線１１１の電位が３Ｖとならないようにする。理由として、確実に第２のノード１１９の電位を０Ｖにするためである。
【０１５９】
さらに上記メモリセルに上記実施の形態１の図５において説明した別の回路素子を設けることができる。バリットビットの構成は、図１に示した初期化用メモリセル１００と、図５に示す第９のトランジスタ１２０、抵抗素子１２１、及び容量素子１２２を有する。
【０１６０】
第９のトランジスタ１２０は、ゲート端子が抵抗素子１２１を介して電源線１１２に接続され、且つ容量素子１２２を介してグランド線１１３に接続され、第１端子がワード線１１１に接続され、第２端子がグランド線１１３に接続される。なお第９のトランジスタ１２０のゲート端子と、抵抗素子１２１及び容量素子１２２との接続配線を配線１２３とする。また、第９のトランジスタ１２０は、Ｐチャネル型トランジスタである。
ここで、行デコーダ回路とは、ワード線１１１を用いてデータの書き込みを行うメモリセルを選択する機能、ワード線１１４を用いてデータの読み出しを行うメモリセルを選択する機能を有する。この行デコーダ回路は、メモリラインに対応したものが少なくとも１つ設けられる。
【０１６１】
図１に示したメモリセルを本実施の形態におけるキャッシュメモリのバリッドビットに適応し、図５に示した回路を行デコーダに追加した場合の動作についても実施の形態１と同様に、図６のタイミングチャートを適用することができる。信号３００におけるイベントタイミング４００で電源がオンとなり電源電圧が立ち上がると、図５に示した初期化用メモリセルの構成により全てのメモリセルが無効化される。信号３０３は、電源の立ち上がりと同時に立ち上がり、一定期間その状態が保持され、その後立ち下がる。各回路は、信号３０２が立ち上がっている間、リセット動作を行う。電源の立ち上がりより少し遅れて信号３０３が立ち上がる。信号３０３が、電源の立ち上がりからどの程度遅れるかは、抵抗素子１２１と容量素子１２２の大きさによって決めることができる。信号３０３が立ち上がることにより、ワード線１１１がグランド電位から別の値に変化するため、リセット動作期間中に立ち上がるように設定すると良い。信号３０２が立ち下がった後、信号３００におけるイベントタイミング４０１でリセット動作を完了し、信号３０４のパルスが入力されることにより、キャッシュメモリへのアクセスを開始する。
【０１６２】
以上のように上記実施の形態１乃至２のいずれかにおけるメモリセルの構成をキャッシュメモリなどに適用し、半導体装置に搭載することにより、電源をオンにしたのと同時に全てのバリッドビットの無効化処理を可能となるため、ＣＰＵは、長い時間待機することなくキャッシュメモリにアクセスをすることができる。
【０１６３】
（実施の形態４）
本実施の形態では、本発明の半導体装置に搭載される半導体記憶装置のメモリセルにおけるトランジスタの作製方法について説明する。
【０１６４】
まず図１３（Ａ）に示すように基板６００上に第１の絶縁層６０１を形成する。第１の絶縁層６０１は、単層構造または積層構造で形成することができる。本実施の形態では、第１の絶縁層６０１として２層構造を用いる。第１の絶縁層６０１の第一層として、膜厚１０ｎｍ以上２００ｎｍ以下（好ましくは５０ｎｍ以上１００ｎｍ以下）の酸化窒化シリコン層を形成する。当該酸化窒化シリコン層は、プラズマＣＶＤ法により、ＳｉＨ４、ＮＨ３、Ｎ２Ｏ及びＨ２を反応ガスとして用いることができる。次に第１の絶縁層６０１の第二層として、膜厚５０ｎｍ以上２００ｎｍ以下（好ましくは１００ｎｍ以上１５０ｎｍ以下）の酸化窒化シリコン層を形成する。当該酸化窒化シリコン層は、プラズマＣＶＤにより、ＳｉＨ４及びＮ２Ｏ等を反応ガスとして用いることができる。なお、基板６００及び第１の絶縁層６０１としては上記実施の形態１の半導体記憶装置におけるトランジスタの基板及び絶縁層において適用可能な材料を用いることができる。
【０１６５】
第１の絶縁層６０１上に半導体層を形成する。半導体層としては、上記実施の形態１の半導体記憶装置におけるトランジスタの半導体層に適用可能な材料を用いることができる。半導体層は、非晶質でもよいし、結晶でもよいし、微結晶でもよい。単結晶又は多結晶のように結晶性を有する半導体層を用いれば、トランジスタの移動度を高めることができるため、好ましい。
【０１６６】
このように形成された半導体層を所定の形状に加工し、島状である半導体層を形成する。このとき、本発明の半導体記憶装置におけるトランジスタのように、しきい値に差を設けるために半導体層の膜厚に差を設けたトランジスタを複数形成する場合には、図１３（Ａ）のように例えば膜厚がｄ１である第１の半導体層６０２と、膜厚がｄ１より厚い膜厚のｄ２である第２の半導体層６０３をそれぞれ形成する。また、加工には、フォトリソグラフィ法によって形成されたマスクを用いたエッチングを用いる。エッチングには、ウェットエッチング法又はドライエッチング法を適用することができる。以上の方法を用いて、第１の半導体層６０２及び第２の半導体層６０３は、それぞれ異なる所定の膜厚になるように加工する。なお半導体層は、結晶化を行ってもよい。結晶化する方法としては上記実施の形態１の半導体記憶装置におけるトランジスタの半導体層において適用可能な方法を用いることができる。
【０１６７】
第１の半導体層６０２及び第２の半導体層６０３を覆うようにゲート絶縁膜６０４を形成する。なおゲート絶縁膜６０４としては上記実施の形態１の半導体記憶装置のトランジスタにおけるゲート絶縁層において適用可能な材料を用いることができる。
【０１６８】
次に図１３（Ｂ）に示すように、ゲート絶縁膜６０４上に第１のゲート電極、第２のゲート電極、及びゲート配線として機能する第１の導電層６０５乃至第３の導電層６０７を形成する。導電層の加工は、フォトリソグラフィ法によって形成されたマスクを用いて、エッチングにより行う。また、エッチングには、ウェットエッチング法又はドライエッチング法を適用することができる。第１の導電層６０５乃至第３の導電層６０７としては、実施の形態１の半導体記憶装置におけるトランジスタの配線において適用可能な材料を用いることができる。
【０１６９】
ここで、第１の半導体層６０２及び第２の半導体層６０３に不純物元素を添加する。Ｎチャネル型トランジスタとする場合、不純物元素にはリン（Ｐ）を用い、Ｐチャネル型トランジスタとする場合、不純物元素にはボロン（Ｂ）を用いるとよい。これにより、第１の半導体層６０２及び第２の半導体層６０３に不純物領域６０８乃至不純物領域６１１が形成される。このとき不純物領域６０８乃至不純物領域６１１には、高濃度不純物領域及び低濃度不純物領域が形成することも可能である。この低濃度不純物領域により、ゲート長が狭くなるにつれて生じる短チャネル効果を防止することができる。
【０１７０】
不純物元素を添加した後、必要に応じて加熱処理を行い、不純物元素の活性化及び半導体層の表面改善を図ることができる。加熱処理には、結晶化と同様の方法を用いることができる。
【０１７１】
次に図１３（Ｃ）に示すように、半導体層やゲート電極を覆い、層間膜として機能する第２の絶縁層６１２を形成する。層間膜としては、有機材料または無機材料から選ばれた材料を適用することができ、単層構造又は積層構造とすることができる。本実施の形態では積層構造とする。
【０１７２】
次に図１３（Ｄ）に示すように、第２の絶縁層６１２、ゲート絶縁膜６０４を貫通するコンタクトホールを形成し、コンタクトホールを充填するように第１の配線６１３及び第２の配線６１４を形成する。第１の配線６１３及び第２の配線６１４は、第１の半導体層６０２及び第２の半導体層６０３における不純物領域６０８乃至不純物領域６１１に接続している。この配線がソース電極またはドレイン電極として機能する。
【０１７３】
以上のように第１のトランジスタ６１７、第２のトランジスタ６１８を形成することができる。なお、第１のトランジスタ６１７は、第１のインバータ回路１０５を構成する一のトランジスタに相当し、第２のトランジスタ６１８は、第２のインバータ回路１０６を構成する他のトランジスタに相当する。
【０１７４】
また、本発明の半導体装置における半導体記憶装置は、ガラス基板やプラスチック基板上にトランジスタを形成することで作製することができる。また、２つのインバータ回路のＮチャネル型トランジスタの半導体層の膜厚を変えてそれぞれ形成することにより、しきい値電圧に差を設けることができる。
【０１７５】
なお、本実施の形態は上記実施の形態と適宜組み合わせることができる。
【０１７６】
（実施の形態５）
本発明の半導体記憶装置を実装しうる半導体装置として、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら半導体装置の具体例を図１４に示す。
【０１７７】
図１４（Ａ）は携帯情報端末（所謂、ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）であり、本体６００１、表示部６００２、操作キー６００３、モデム６００４等を有し、本体６００１が有するメモリとして本発明の半導体装置が設けられている。本発明の半導体装置により、携帯情報端末の処理速度の高速化を図ることができる。
【０１７８】
図１４（Ｂ）は携帯電話機であり、本体６１０１、表示部６１０２、音声入力部６１０３、音声出力部６１０４、操作キー６１０５、外部接続ポート６１０６、アンテナ６１０７等を有し、本体６１０１が有するメモリとして本発明の半導体装置が設けられている。本発明の半導体装置により、携帯電話機の処理速度の高速化を図ることができる。
【０１７９】
図１４（Ｃ）は電子カードであり、本体６２０１、表示部６２０２、接続端子６２０３等を有し、本体６２０１が有するメモリ素子として本発明の半導体装置が設けられている。本発明の半導体装置により、電子カードの処理速度の高速化を図ることができる。なお、図１４（Ｃ）では接触型の電子カードを示しているが、非接触型の電子カードや、接触型と非接触型の機能を併せ持った電子カードにも、本発明の半導体装置を用いることができる。
【０１８０】
図１４（Ｄ）は電子ブックであり、本体６３０１、表示部６３０２、操作キー６３０３等を有し、本体６３０１が有するメモリとして本発明の半導体装置が設けられている。また電子ブックには、モデムが本体６３０１に内蔵されていてもよい。本発明の半導体装置により、電子ブックの処理速度の高速化を図ることができる。
【０１８１】
図１４（Ｅ）はコンピュータであり、本体６４０１、表示部６４０２、キーボード６４０３、タッチパッド６４０４、外部接続ポート６４０５、電源プラグ６４０６等を有し、本体６４０１が有するメモリ素子として本発明の半導体装置が設けられている。本発明の半導体装置により、コンピュータの処理速度の高速化を図ることができる。
【０１８２】
本実施の形態で説明したように、本発明の適用範囲は極めて広く、あらゆる分野の半導体装置に用いることが可能である。なお、本実施の形態の半導体装置は、実施の形態に示したいずれの構成及びその作製方法とも組み合わせて実施することができる。
【図面の簡単な説明】
【０１８３】
【図１】実施の形態１における本発明の半導体記憶装置の構成を示す回路図である。
【図２】実施の形態１における本発明の半導体記憶装置に適用可能なトランジスタの一例を示す断面図である。
【図３】実施の形態１における本発明の半導体記憶装置に適用可能なトランジスタの一例を示す断面図である。
【図４】本発明の半導体記憶装置に適用可能なトランジスタにおける半導体層の膜厚の違いによるのしきい値電圧を示す図である。
【図５】実施の形態１における本発明の半導体記憶装置の別の構成を示す回路図である。
【図６】実施の形態１における本発明の半導体記憶装置の動作を示すタイミングチャート図である。
【図７】実施の形態１における本発明の半導体記憶装置の別の構成を示す回路図である。
【図８】実施の形態２における本発明の半導体記憶装置の構成を示す回路図である。
【図９】実施の形態２における本発明の半導体記憶装置に適用可能なトランジスタの一例を示す断面図である。
【図１０】実施の形態２における本発明の半導体記憶装置に適用可能なトランジスタの一例を示す断面図である。
【図１１】実施の形態３における本発明の半導体記憶装置を備えた半導体装置の構成を示すブロック図である。
【図１２】従来の半導体装置における動作を示すタイミングチャート図である。
【図１３】実施の形態４における本発明の半導体記憶装置の作製工程を示す断面図である。
【図１４】実施の形態５における本発明の半導体記憶装置を備えた半導体装置の使用例を示す図である。
【図１５】実施の形態１における本発明の半導体記憶装置の構成を示す回路図である。
【図１６】実施の形態１における本発明の半導体記憶装置の構成を示す図である。
【図１７】実施の形態１における本発明の半導体記憶装置の構成を示す図である。
【符号の説明】
【０１８４】
１００ 初期化用メモリセル
１０１ 第５のトランジスタ
１０２ 第６のトランジスタ
１０３ 第７のトランジスタ
１０４ 第８のトランジスタ
１０５ 第１のインバータ回路
１０６ 第２のインバータ回路
１０７ 第１のトランジスタ
１０８ 第２のトランジスタ
１０９ 第３のトランジスタ
１１０ 第４のトランジスタ
１１１ ワード線
１１２ 電源線
１１３ グランド線
１１４ ワード線
１１５ 第１のデータ線
１１６ 第２のデータ線
１１７ 第３のデータ線
１１８ 第１のノード
１１９ 第２のノード
１２０ 第９のトランジスタ
１２１ 抵抗素子
１２２ 容量素子
１２３ 配線
１２４ データ保持用メモリセル
１２５ メモリセル群
２００ メモリセル
２０１ 第５のトランジスタ
２０２ 第６のトランジスタ
２０３ 第７のトランジスタ
２０４ 第８のトランジスタ
２０５ 第１のインバータ回路
２０６ 第２のインバータ回路
２０７ 第１のトランジスタ
２０８ 第２のトランジスタ
２０９ 第３のトランジスタ
２１０ 第４のトランジスタ
２１１ ワード線
２１２ 電源線
２１３ グランド線
２１４ ワード線
２１５ 第１のデータ線
２１６ 第２のデータ線
２１７ 第３のデータ線
２１８ 第１のノード
２１９ 第２のノード
２２０ バイアス回路
３００ 信号
３０１ 電源電圧
３０２ 信号
３０３ 信号
３０４ 信号
４００ イベントタイミング
４０１ イベントタイミング
６００ 基板
６０１ 第１の絶縁層
６０２ 第１の半導体層
６０３ 第２の半導体層
６０４ ゲート絶縁膜
６０５ 第１の導電層
６０６ 第２の導電層
６０７ 第３の導電層
６０８ 不純物領域
６０９ 不純物領域
６１０ 不純物領域
６１１ 不純物領域
６１２ 第２の絶縁層
６１３ 第１の配線
６１４ 第２の配線
６１５ 第３の配線
６１６ 第４の配線
６１７ 第１のトランジスタ
６１８ 第２のトランジスタ
７００ 信号
７０１ 信号
７０２ 信号
７０３ 信号
７０４ イベントタイミング
７０５ イベントタイミング
８００ 特性曲線
８０１ 特性曲線
９００ 演算部
９０１ メインメモリ
９０２ キャッシュメモリ
９０３ メモリライン
９０４ タグメモリ
９０５ データメモリ
９０６ ＣＰＵ
９０７ バリッドビット
１０００ 基板
１００１ 半導体層
１００２ 絶縁層
１００３ 第１の不純物領域
１００４ 第２の不純物領域
１００５ ゲート絶縁層
１００６ ゲート電極
１０１０ 第１の配線
１０１１ 第２の配線
２０００ 基板
２００１ ウェル領域
２００２ 第１の不純物領域
２００３ 第２の不純物領域
２００４ 第１の絶縁層
２００５ 第２の絶縁層
２００６ ゲート絶縁層
２００７ ゲート電極
２００８ 絶縁層
２００９ 第１の配線
２０１０ 第２の配線
２０１１ 基板
２０１２ 絶縁層
３０００ 基板
３００１ ゲート電極
３００２ 第１のゲート絶縁層
３００３ 半導体層
３００４ 第１の不純物領域
３００５ 第２の不純物領域
３００６ 第２のゲート絶縁層
３００７ ゲート電極
３００９ 絶縁層
３０１０ 第１の配線
３０１１ 第２の配線
４０００ 基板
４００１ ウェル領域
４００２ 第１の不純物領域
４００３ 第２の不純物領域
４００４ 第３の不純物領域
４００５ 第１の絶縁層
４００６ 第２の絶縁層
４００７ ゲート絶縁層
４００８ ゲート電極
４００９ 絶縁層
４０１０ 第１の配線
４０１１ 第２の配線
４０１２ 第３の配線
５０００ 基板
５００１ 第１の不純物領域
５００２ 絶縁層
５００３ 半導体層
５００４ ウェル領域
５００５ 第２の不純物領域
５００６ 第３の不純物領域
５００７ 第３の絶縁層
５００８ 第４の絶縁層
５００９ ゲート絶縁層
５０１０ ゲート電極
５０１１ 絶縁層
５０１２ 第１の配線
５０１３ 第２の配線
５０１４ 第３の絶縁層
５０１５ 第４の絶縁層
６００１ 本体
６００２ 表示部
６００３ 操作キー
６００４ モデム
６１０１ 本体
６１０２ 表示部
６１０３ 音声入力部
６１０４ 音声出力部
６１０５ 操作キー
６１０６ 外部接続ポート
６１０７ アンテナ
６２０１ 本体
６２０２ 表示部
６２０３ 接続端子
６３０１ 本体
６３０２ 表示部
６３０３ 操作キー
６４０１ 本体
６４０２ 表示部
６４０３ キーボード
６４０４ タッチパッド
６４０５ 外部接続ポート
６４０６ 電源プラグ
【技術分野】
【０００１】
本発明は、半導体記憶装置、または半導体記憶装置を備えた半導体装置に関する。
【背景技術】
【０００２】
現在の中央処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）のアーキテクチャは、ほぼ全てがストアドプログラム方式と呼ばれるものである。このストアドプログラム方式において、ＣＰＵが処理する命令及び処理に必要なデータは、記憶装置に格納されており、ＣＰＵの処理は、記憶装置からデータを順次読み込むことで進行する。
【０００３】
しかし、このアーキテクチャでは、記憶装置へのアクセス速度が問題となる。記憶装置は、ＣＰＵが処理する命令及び処理に必要なデータを格納するため、大容量の記憶装置が必要となるが、高速処理が可能な記憶装置は高価であるため、大容量で且つ、高速処理が可能にすることは難しい。そこで、大容量の記憶装置においても高速処理を行うことのできる構成の一例として、大容量で低速処理である記憶装置と小容量で高速処理が可能な記憶装置の一つであるキャッシュメモリを組み合わせて用いる構成が挙げられる。この場合、大容量で低速処理である記憶装置は、主となる記憶装置（メインメモリともいう）であり、小容量で高速処理が可能な記憶装置は、副となる記憶装置である。
【０００４】
メインメモリにキャッシュメモリを組み合わせた構成における動作としては、メインメモリのデータの一部をキャッシュメモリにコピーしておき、通常時において、ＣＰＵは、キャッシュメモリのみにアクセスする。なお、キャッシュメモリにアクセスすることをキャッシュアクセスという。しかし、通常時ではなく、必要とするデータがキャッシュメモリにない場合は、ＣＰＵは、メインメモリのデータをキャッシュメモリにコピーし直し、再びキャッシュメモリにアクセスする。１度目のキャッシュアクセスは、メインメモリからのデータのコピーが発生するため、アクセスに多少時間がかかるが、２度目のキャッシュアクセス以降はキャッシュメモリにだけにアクセスするため、メインメモリへアクセスする場合より処理が高速となる。なお、ＣＰＵが必要とするデータがキャッシュメモリにある場合をキャッシュヒットと言い、また、ＣＰＵが必要とするデータがキャッシュメモリにない場合をキャッシュミスと言う。
【０００５】
上記メインメモリと組み合わせて用いられるキャッシュメモリは、タグメモリとデータメモリの組の集合であるメモリラインからなり、各メモリラインは、タグメモリにバリッドビットを有する。バリッドビットとは、メモリラインに格納されているデータが有効なデータかまたは無効なデータかを表すものである。ここで、メモリラインに無効なデータが格納されている場合とは、例えば、電源をオンにした直後がそれに当たり、この場合、全てのメモリラインのバリッドビットに無効化処理を行う必要がある。これは、キャッシュメモリが一般にＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）で構成され、電源がオフの時にデータを保持することができず、電源をオンにした直後においてキャッシュメモリに格納されているデータが特定できないためである。
【０００６】
しかし、このバリッドビットの無効化処理は、１メモリラインごとに行うため、時間がかかり、さらに無効化処理の間はＣＰＵを待機させなくてはならない。
【０００７】
ここで、従来のバリッドビットの無効化処理の例を示すタイミングチャートを図１２に示す。
【０００８】
図１２において、クロック信号を信号７００、無効化処理の要求信号を信号７０１、無効化処理時のアドレスとなるカウンタ信号を信号７０２、ＣＰＵからのキャッシュアクセス信号を信号７０３、とそれぞれ表す。イベントタイミング７０４で信号７０１のパルスが入力されると、信号７０２が信号７００のクロックサイクル毎に順次カウントアップされ、無効化処理におけるキャッシュメモリへのアクセスのアドレスとして順次バリッドビットが無効化されていく。イベントタイミング７０５において、カウンタ値が無効化すべきメモリラインの合計数（ｎ個）に達すると無効化処理を完了とし、信号７０３のパルスが入力されることにより、通常のキャッシュアクセスを開始する。
【０００９】
上述の問題に対し、キャッシュメモリに制御回路やバッファ回路を追加することにより、バリッドビットの無効化処理を行っている間にＣＰＵを待機状態とせず、ＣＰＵのキャッシュメモリへのアクセスをキャッシュミスと判定させ、メインメモリへアクセスを行い、無効化処理終了後必要となるデータを、すぐにキャッシュメモリに格納できるようにすることで、処理の高速化を図ったキャッシュメモリが提案されている（特許文献１参照）。
【特許文献１】特開２００５−４４１４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、バリッドビットの無効化処理は、１メモリラインずつ行わなくてはならないため、最長で（キャッシュメモリのメモリライン数×１周期）分の処理時間が必要となる。キャッシュメモリが大容量になればなるほど、処理時間も長くなる可能性があるため、処理時間を大幅に短くするためには、無効化処理をより高速化する必要がある。
【００１１】
本発明は、無効化処理など、半導体記憶装置に保持されたデータを初期状態に戻す初期化処理において、高速に処理することができる半導体記憶装置及び半導体記憶装置を搭載した半導体装置を提供することを課題とする。
【課題を解決するための手段】
【００１２】
上記課題を鑑み本発明は、メモリセルにおける無効化処理を自動的に行う半導体記憶装置及び該半導体記憶装置を備えた半導体装置である。
【００１３】
より具体的には、本発明の一は、データを保持する機能を有するデータ保持用メモリセルと、複数のメモリセルを初期化する機能を有する初期化用メモリセルと、第１のデータ線と、第２のデータ線と、第３のデータ線と第１のワード線と、第２のワード線と、電源線と、グランド線と、を有し、データ保持用メモリセル及び初期化用メモリセルは、Ｐチャネル型である第１のトランジスタ及びＮチャネル型である第２のトランジスタを有する第１のインバータ回路と、Ｐチャネル型である第３のトランジスタ及びＮチャネル型である第４のトランジスタを有する第２のインバータ回路と、ゲート端子が第１のワード線に接続され、第１端子が第１のデータ線に接続され、第２端子が第１のインバータ回路の出力端子に接続された第５のトランジスタと、ゲート端子が第１のワード線に接続され、第１端子が第２のインバータ回路の出力端子に接続され、第２端子が第２のデータ線に接続された第６のトランジスタと、ゲート端子が第１のインバータ回路の入力端子及び第２のインバータ回路の出力端子に接続され、第１端子がグランド線に接続された第７のトランジスタと、ゲート端子が第２のワード線に接続され、第１端子が第７のトランジスタの第２端子に接続され、第２端子が第３のデータ線に接続された第８のトランジスタと、を有し、第１のインバータ回路は、入力端子が第２のインバータ回路の出力端子に接続され、出力端子が第２のインバータ回路の入力端子に接続され、第１の電位供給端子が電源線に接続され、第２の電位供給端子がグランド線に接続され、第２のインバータ回路は、第１の電位供給端子が電源線に接続され、第２の電位供給端子がグランド線に接続され、初期化用メモリセルにおいて、第３のトランジスタのしきい値電圧の絶対値は、第１のトランジスタのしきい値電圧の絶対値より小さい半導体記憶装置である。
【００１４】
なお、本発明の一において、抵抗素子と、容量素子とゲート端子が抵抗素子を介して電源線、且つ容量素子を介してグランド線に接続され、第１端子が第１のワード線に接続され、第２端子がグランド線に接続された第９のトランジスタと、を有する構成とすることもできる。
【００１５】
本発明の一は、データを保持する機能を有するデータ保持用メモリセルと、複数のメモリセルを初期化する機能を有する初期化用メモリセルと、第１のデータ線と、第２のデータ線と、第３のデータ線と第１のワード線と、第２のワード線と、電源線と、グランド線と、を有し、データ保持用メモリセル及び初期化用メモリセルは、Ｐチャネル型である第１のトランジスタ及びＮチャネル型である第２のトランジスタを有する第１のインバータ回路と、Ｐチャネル型である第３のトランジスタ及びＮチャネル型である第４のトランジスタを有する第２のインバータ回路と、ゲート端子が第１のワード線に接続され、第１端子が第１のデータ線に接続され、第２端子が第１のインバータ回路の出力端子に接続された第５のトランジスタと、ゲート端子が第１のワード線に接続され、第１端子が第２のインバータ回路の出力端子に接続され、第２端子が第２のデータ線に接続された第６のトランジスタと、ゲート端子が第１のインバータ回路の入力端子及び第２のインバータ回路の出力端子に接続され、第１端子が電源線に接続された第７のトランジスタと、ゲート端子が第２のワード線に接続され、第１端子が第７のトランジスタの第２端子に接続され、第２端子が第３のデータ線に接続された第８のトランジスタと、を有し、第１のインバータ回路は、入力端子が第２のインバータ回路の出力端子に接続され、出力端子が第２のインバータ回路の入力端子に接続され、第１の電位供給端子が電源線に接続され、第２の電位供給端子がグランド線に接続され、第２のインバータ回路は、第１の電位供給端子が電源線に接続され、第２の電位供給端子がグランド線に接続され、初期化用メモリセルにおいて、第３のトランジスタのしきい値電圧の絶対値は、第１のトランジスタのしきい値電圧の絶対値より小さい半導体記憶装置である。
【００１６】
また、本発明の一において、抵抗素子と、容量素子とゲート端子が抵抗素子を介して電源線、且つ容量素子を介してグランド線に接続され、第１端子が第１のワード線に接続され、第２端子が電源線に接続された第９のトランジスタと、を有する構成とすることもできる。
【００１７】
本発明の一は、データを保持する機能を有するデータ保持用メモリセルと、複数のメモリセルを初期化する機能を有する初期化用メモリセルと、第１のデータ線と、第２のデータ線と、ワード線と、電源線と、グランド線と、を有し、データ保持用メモリセル及び初期化用メモリセルは、Ｐチャネル型である第１のトランジスタ及びＮチャネル型である第２のトランジスタを有する第１のインバータ回路と、Ｐチャネル型である第３のトランジスタ及びＮチャネル型である第４のトランジスタを有する第２のインバータ回路と、ゲート端子がワード線に接続され、第１端子が第１のデータ線に接続され、第２端子が第１のインバータ回路の出力端子に接続された第５のトランジスタと、ゲート端子がワード線に接続され、第１端子が第２のインバータ回路の出力端子に接続され、第２端子が第２のデータ線に接続された第６のトランジスタと、を有し、第１のインバータ回路は、入力端子が第２のインバータ回路の出力端子に接続され、出力端子が第２のインバータ回路の入力端子に接続され、第１の電位供給端子が電源線に接続され、第２の電位供給端子がグランド線に接続され、第２のインバータ回路は、第１の電位供給端子が電源線に接続され、第２の電位供給端子がグランド線に接続され、初期化用メモリセルにおいて、第３のトランジスタのしきい値電圧の絶対値は、第１のトランジスタのしきい値電圧の絶対値より小さい半導体記憶装置である。
【００１８】
なお本発明において、第１のトランジスタにおける半導体層の膜厚は、第１のトランジスタのチャネル長の１／４以上１／２以下であり、第３のトランジスタにおける半導体層の膜厚は、第３のトランジスタのチャネル長の１／２以上とすることもできる。
【００１９】
また第２のトランジスタにおける半導体層の膜厚は、第２のトランジスタのチャネル長の１／２以上であり、第４のトランジスタにおける半導体層の膜厚は、第４のトランジスタのチャネル長の１／４以上１／２以下とすることもできる。
【００２０】
また本発明において、第１のトランジスタ乃至第４のトランジスタのいずれかは、該トランジスタのしきい値電圧を制御するための電圧が入力される基板端子を有する構成とすることもできる。
【００２１】
なお本発明において、第２のトランジスタのしきい値電圧の絶対値は、第４のトランジスタのしきい値電圧の絶対値より小さくすることもできる。
【００２２】
本発明の一は、本発明の半導体記憶装置からなる第１の記憶装置と、演算部を有するＣＰＵと、第２の記憶装置と、を有し、第２の記憶装置は、主となる記憶装置であり、第１の記憶装置は、副となる記憶装置である半導体装置である。
【発明の効果】
【００２３】
本発明により、初期化処理をより高速に行うことができる半導体記憶装置及び該半導体記憶装置を搭載した半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
（実施の形態１）
本実施の形態では、本発明の半導体装置に搭載される半導体記憶装置の構成について説明する。なお、本実施の形態では、電源電圧が３Ｖであるとして説明するが、これに限定されず、他の値であってもよい。
【００２６】
本発明の半導体記憶装置は、データ保持する機能を有するデータ保持用メモリセルと、データ保持用メモリセルに保持されたデータの初期化を行うための初期化処理用メモリセルと、を有する。
【００２７】
初期化処理用のメモリセルの構成を図１に示す。初期化用メモリセル１００は、第１のトランジスタ１０７と、第２のトランジスタ１０８を有する第１のインバータ回路１０５と、第３のトランジスタ１０９と、第４のトランジスタ１１０を有する第２のインバータ回路１０６と、第５のトランジスタ１０１と、第６のトランジスタ１０２と、第７のトランジスタ１０３と、第８のトランジスタ１０４と、電源線１１２と、グランド線１１３と、第１のワード線となるワード線１１１と、第２のワード線となるワード線１１４と、第１のデータ線（書き込み用）１１５と、第２のデータ線（書き込み用）１１６と、及び第３のデータ線（読み出し用）１１７と、を有する。
【００２８】
第２のトランジスタ１０８、第４のトランジスタ１１０、第５のトランジスタ１０１、第６のトランジスタ１０２、第７のトランジスタ１０３、及び第８のトランジスタ１０４は、Ｎチャネル型トランジスタである。また、第１のトランジスタ１０７、及び第３のトランジスタ１０９は、Ｐチャネル型トランジスタである。
【００２９】
第１のインバータ回路１０５において、第１のトランジスタ１０７は、第１端子が電源線１１２に接続される。また第２のトランジスタ１０８は、ゲート端子が第１のトランジスタ１０７のゲート端子に接続され、第１端子が第１のトランジスタ１０７の第２端子に接続され、第２端子がグランド線１１３に接続される。このとき第１のトランジスタ１０７のゲート端子及び第２のトランジスタ１０８のゲート端子と、他の素子との接続箇所を第１のインバータ回路１０５の入力端子とし、第１のトランジスタ１０７の第１端子を第１のインバータ回路１０５の第１の電位供給端子とし、第２のトランジスタ１０８の第２端子を第２の電位供給端子とし、第１のトランジスタ１０７の第２端子及び第２のトランジスタ１０８の第１端子と、他の素子との接続箇所を第１のインバータ回路１０５の出力端子とする。
【００３０】
第２のインバータ回路１０６において、第３のトランジスタ１０９は、第１端子が電源線１１２に接続される。また第４のトランジスタ１１０は、ゲート端子が第３のトランジスタ１０９のゲート端子に接続され、第１端子が第３のトランジスタ１０９の第２端子に接続され、第２端子がグランド線１１３に接続される。このとき第３のトランジスタ１０９のゲート端子及び第４のトランジスタ１１０のゲート端子と、他の素子との接続箇所を第２のインバータ回路１０６の入力端子とし、第３のトランジスタ１０９の第１端子を第２のインバータ回路１０６の第１の電位供給端子とし、第４のトランジスタ１１０の第２端子を第２の電位供給端子とし、第３のトランジスタ１０９の第２端子及び第４のトランジスタ１１０の第１端子と他の素子との接続箇所を第２のインバータ回路１０６の出力端子とする。
【００３１】
また、第１のインバータ回路１０５は、入力端子が第２のインバータ回路１０６の出力端子に接続され、出力端子が第２のインバータ回路１０６の入力端子に接続される。
【００３２】
第５のトランジスタ１０１は、ゲート端子がワード線１１１に接続され、第１端子が第１のデータ線１１５に接続され、第２端子が第１のインバータ回路１０５の出力端子に接続される。
【００３３】
第６のトランジスタ１０２は、ゲート端子がワード線１１１に接続され、第１端子が第２のインバータ回路１０６の出力端子に接続され、第２端子が第２のデータ線１１６に接続される。
【００３４】
第７のトランジスタ１０３は、ゲート端子が第１のインバータ回路１０５の入力端子及び第２のインバータ回路１０６の出力端子に接続され、第１端子がグランド線１１３に接続される。なお、第７のトランジスタ１０３のゲート端子と、第１のインバータ回路１０５の入力端子及び第２のインバータ回路１０６の出力端子との接続箇所を第１のノード１１８という。また第１のインバータ回路１０５の出力端子と、第２のインバータ回路１０６の入力端子との接続箇所を第２のノード１１９という。
【００３５】
第８のトランジスタ１０４は、ゲート端子がワード線１１４に接続され、第１端子が第７のトランジスタ１０３の第２端子に接続され、第２端子が第３のデータ線１１７に接続される。
【００３６】
第１のデータ線１１５には書き込みデータが正転のデータが入力され、第２のデータ線１１６には書き込みデータの反転のデータが入力される。すなわち、書き込みデータが１のときには第１のデータ線１１５に１のデータが入力され、第２のデータ線１１６に０のデータが入力される。また、書き込みデータが０のときには第１のデータ線１１５に０のデータが入力され、第２のデータ線１１６に１のデータが入力される。第３のデータ線１１７は、データの読み出し時以外は書き込み及び読み出し回路によって３Ｖにプリチャージされている。ここで、書き込み及び読み出し回路とは、第１のデータ線１１５、第２のデータ線１１６を介して初期化用メモリセル１００に書き込みデータを出力し、第３のデータ線１１７の電位よりメモリセルのデータを読み出す機能を有する。この書き込み及び読み出し回路は、複数の初期化用のメモリセルが１列に並んでいる場合、１列のメモリセルに対して少なくとも１つ設けられる。
【００３７】
さらに本実施の形態における半導体記憶装置の構成について図１６を用いて説明する。図１６は、本実施の形態における半導体記憶装置の構成を示す図である。
【００３８】
図１６に示すように、本実施の形態における半導体記憶装置は、初期化用メモリセル１００及びデータ保持する機能を有するデータ保持用メモリセル１２４からなる複数のメモリセル群１２５と、複数の第１のデータ線１１５と、複数の第２のデータ線１１６と、複数の第３のデータ線１１７と、複数のワード線１１１と、複数のワード線１１４と、複数の電源線１１２と、複数のグランド線１１３と、を有する。
【００３９】
複数のメモリセル群１２５は、それぞれ第１のデータ線１１５、第２のデータ線１１６、第３のデータ線１１７、ワード線１１１と、ワード線１１４、電源線１１２、及びグランド線１１３に接続される。
【００４０】
初期化用メモリセル１００の構成としては、例えば図１に示した構成を適用することができる。
【００４１】
またデータ保持用メモリの回路構成としては、例えば図１に示した構成を適用することができる。
【００４２】
次に本実施の形態における半導体記憶装置の動作について説明する。
【００４３】
まず、従来の半導体装置における初期化用メモリセルの動作について説明する。
【００４４】
書き込み時、ワード線１１１は３Ｖであり、第５のトランジスタ１０１と第６のトランジスタ１０２がオンとなることにより、初期化用メモリセル１００にデータが書き込まれる。
【００４５】
読み出し時、ワード線１１４が３Ｖであり、第８のトランジスタ１０４がオンとなる。メモリセルのデータが”０”の場合、第１のノード１１８の電位が３Ｖ（第２のノード１１９の電位は０Ｖ）であり、第８のトランジスタ１０４がオンとなることでプリチャージされた第３のデータ線１１７は、第７のトランジスタ１０３と、第８のトランジスタ１０４により電位が０Ｖとなる。
【００４６】
初期化用メモリセル１００のデータが”１”の場合、第１のノード１１８の電位が０Ｖ（第２のノード１１９の電位は３Ｖ）であり、第７のトランジスタ１０３がオフなので、プリチャージされた第３のデータ線１１７は３Ｖのまま保持される。また、初期化用メモリセル１００のデータは、第１のインバータ回路１０５及び第２のインバータ回路１０６により保持される。ここで、データ”０”と”１”の状態は、外部回路構成に応じて、任意に設定できるため、逆の場合（初期化用メモリセル１００のデータが”０”の場合）もあり得る。電源がオフの時は、第１のインバータ回路１０５及び第２のインバータ回路１０６が動作しないため、メモリセルはデータを保持することができない。その後、電源がオンしても、第１のノード１１８の電位は、第１のインバータ回路１０５及び第２のインバータ回路１０６の入出力特性の差や、第１のノード１１８及び第２のノード１１９の配線容量などの要因によって決まるため、通常、１回は任意のデータを初期化用メモリセル１００に書き込まないと第１のノード１１８の電位を特定することができない。
【００４７】
次に本実施の形態の半導体記憶装置における初期化用メモリセルの動作について説明する。
【００４８】
本実施の形態の初期化用メモリセルでは、第１のインバータ回路１０５及び第２のインバータ回路１０６における入力信号に対する立ち上がり特性及び立ち下がり特性に差を設ける。但し各ワード線に接続された初期化処理用のメモリセルは、メモリセルに記憶されているデータが有効であればデータ”１”を保持し、無効であればデータ”０”を保持しているとする。なお、各ワード線が有効または無効であるかについては、回路構成に応じて任意に設定できるため、逆の場合もあり得る。ここでは、初期化用メモリセルにデータ’０’を保持させればよいので、第１のノード１１８の電位を３Ｖ、第２のノード１１９の電位を０Ｖとなるようにすれば良い。
【００４９】
第１のインバータ回路１０５及び第２のインバータ回路１０６の入力信号に対する立ち上がり特性及び立ち下がり特性に差を設けた場合の動作について説明する。
【００５０】
電源がオフの場合は、第１のインバータ回路１０５及び第２のインバータ回路１０６は動作しない。第１のノード１１８、第２のノード１１９の電位は０Ｖとなる。
【００５１】
電源をオンにすると、第１のインバータ回路１０５及び第２のインバータ回路１０６が動作し始める。第１のインバータ回路１０５は、第１のノード１１８の電位が入力され、電源線１１２の電位（電源電位ともいう）、またはグランド線１１３の電位（グランド電位ともいう）を第２のノード１１９に出力する。第２のインバータ回路１０６は、第２のノード１１９の電位が入力され、電源電位またはグランド電位を第１のノード１１８に出力する。前述の通り、第１のノード１１８の電位は２つのインバータ回路の入出力特性の差によって決まる。
【００５２】
従来の半導体記憶装置に用いられる初期化用メモリセル及びデータ保持用メモリセルは、メモリセルの書き込み動作、読み込み動作を安定して行うために、２つのインバータ回路は、バランス良く、入力電圧に対する出力電流特性が同じになるようにするため、トランジスタのサイズが同じであるインバータ回路を２つ用いて、構成される。なお、トランジスタのサイズとは、チャネル長またはチャネル幅により表されるものとする。
【００５３】
しかし、トランジスタのサイズが同じである２個のインバータ回路間でも、トランジスタの作製工程において、多少特性に差が生じてしまう。これは、ランダムに生じるため、メモリセル間でも特性が異なる。そのため、電源をオンにした直後のメモリセルが保持しているデータは、メモリセルによって異なる。
【００５４】
しかし、本発明の半導体記憶装置における初期化用メモリセルは、第１のインバータ回路１０５及び第２のインバータ回路１０６の入力信号に対する立ち上がり特性及び立ち下がり特性に任意に差を設けることにより、それに応じて初期化用メモリセルが保持するデータを決定する。例えば第２のインバータ回路１０６の第３のトランジスタ１０９の立ち上がり特性を第１のインバータ回路１０５の第１のトランジスタ１０７の立ち上がり特性より良くするように設定する、すなわち第３のトランジスタ１０９のしきい値電圧の絶対値を第１のトランジスタ１０７のしきい値電圧の絶対値より小さくする。すると、電源をオンした直後、第３のトランジスタ１０９は第１のトランジスタ１０７よりも速く立ち上がり、より多くの電流を出力することができるため、第１のノード１１８の電位を３Ｖにすることができる。第１のノード１１８の電位が決まると、第１のインバータ回路１０５のＮチャネル型トランジスタによって第２のノード１１９の電位が０Ｖに決まる。このようにして、初期化用メモリセルのデータは”０”となるため、電源をオンにすると同時に初期化処理を行うことができる。
【００５５】
さらに、このとき第１のインバータ回路１０５の第２のトランジスタ１０８の立ち上がり特性を第２のインバータ回路１０６の第４のトランジスタ１１０の立ち上がり特性より良くする、すなわち第２のトランジスタ１０８のしきい値電圧の絶対値を第４のトランジスタ１１０のしきい値電圧の絶対値より小さくすると良い。第２のトランジスタ１０８には、電源をオンにした直後、第１のノードの０Ｖから３Ｖに変化している電位が入力される。トランジスタの立ち上がり特性が良いと、より速く立ち上がり、多くの電流を出力することができるため、第１のトランジスタ１０７が３Ｖに上げようとしている第２のノード１１９の電位を０Ｖに下げることができる。そのため、より確実に初期化用メモリセルのデータを”０”とすることができるため、電源をオンにしたのと同時に初期化処理を行うことができる。
【００５６】
また、図１５に示すように、第５のトランジスタ１０１、第６のトランジスタ１０２、第７のトランジスタ１０３、及び第８のトランジスタ１０４をＰチャネル型トランジスタとした構成も適用できる。このとき本構成の初期化用メモリセルにおける各トランジスタの動作は、上記図１における各トランジスタとは逆の導電型であるため、それぞれの端子における電位も逆の値とすることにより、同様に電源をオンにしたのと同時に初期化処理を行うことができる。また、このとき、第３のデータ線１１７は、プリチャージする必要がなくなる。
【００５７】
ここで第１のインバータ回路１０５及び第２のインバータ回路１０６の立ち上がり特性及び立ち下がり特性に差を設けることができるトランジスタを用いる場合について説明する。
【００５８】
トランジスタの構成の一例を図２に示す。トランジスタは、基板１０００と、基板１０００上に設けられた半導体層１００１と、半導体層１００１上に設けられたゲート絶縁層１００５と、ゲート絶縁層１００５上に設けられたゲート電極１００６と、ゲート電極１００６上に設けられた絶縁層１００２と、絶縁層１００２に設けられたコンタクト部を介して半導体層１００１上に設けられた第１の配線１０１０及び第２の配線１０１１と、を有する。半導体層１００１は、不純物元素が添加された第１の不純物領域１００３及び第２の不純物領域１００４を有する。
【００５９】
基板１０００としては、例えばガラス基板、石英基板、金属基板（例えばステンレス基板）、またはセラミック基板などを用いることができる。他にもプラスチック基板を用いることもできる。プラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。
【００６０】
また、ゲート絶縁層１００５、及び絶縁層１００２としては、酸化シリコン、窒化シリコン、酸化窒化シリコン、及び窒化酸化シリコンのいずれか一つまたは複数を用いて形成することができる。また、前記材料から選ばれた材料を積層構造として形成することもできる。ゲート絶縁層１００５及び絶縁層１００２は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。
【００６１】
また、半導体層１００１としては、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリスタル、セミアモルファスとも言う）シリコンなどを用いることができる。また半導体層１００１は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により形成することができる。
【００６２】
また半導体層１００１は、レーザビームを照射することにより結晶化が行われる。なお、レーザビームの照射と、ＲＴＡまたはファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により半導体層１００１の結晶化を行ってもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングすることにより半導体層１００１が形成される。
【００６３】
なお、結晶化に用いるレーザビームとしては、連続発振型のレーザビーム（ＣＷレーザビーム）やパルス発振型のレーザビーム（パルスレーザビーム）を用いることができる。ここで用いることができるレーザビームは、Ａｒレーザ、Ｋｒレーザ、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、または多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、及びＴａのうち１種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザ、及び金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザのパワー密度は０．０１ＭＷ／ｃｍ２以上１００ＭＷ／ｃｍ２以下程度（好ましくは０．１ＭＷ／ｃｍ２以上１０ＭＷ／ｃｍ２以下）が必要である。そして、走査速度を１０ｃｍ／ｓｅｃ以上２０００ｃｍ／ｓｅｃ以下程度として照射する。なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、または多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、Ａｒイオンレーザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能であり、モード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体膜がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体層中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
【００６４】
また、結晶構造を有する半導体層を形成するには、非晶質半導体層に対して加熱処理を行う手法を用いることもできる。加熱処理として加熱炉を用いる場合には、非晶質シリコン層を４００〜５５０℃で２〜２０時間加熱する。
【００６５】
加熱処理の工程において、半導体層の結晶化を促進させる金属、例えばニッケルを添加する。非晶質シリコン層上にニッケルを含む溶液を塗布し、加熱処理を行うことで、加熱温度を低減することができ、さらに、結晶粒界の連続した多結晶シリコン層を得ることができる。ここで結晶化を促進するための金属としてはニッケルの他に、鉄、ルチニウム、ロジウム、パラジウム、オスミウム、イリジウム、白金、または銅等を用いることもできる。
【００６６】
結晶化を促進させる金属は汚染源となるため、非晶質シリコン層を結晶化した後に、金属を除去するゲッタリング工程を行うことが望ましい。ゲッタリング工程では、非晶質シリコン層を結晶化した後、シリコン層上にゲッタリングシンクとなる層を形成し、加熱することで金属をゲッタリングシンクへ移動させる。ゲッタリングシンクには、多結晶半導体層や不純物が添加された半導体層を用いることができる。例えば、シリコン層上にアルゴン等の不活性元素が添加された多結晶シリコン層を形成し、これをゲッタリングシンクとして用いることができる。ゲッタリングシンクに不活性元素を添加することによってひずみを生じさせ、より効率的に金属を捕獲することができる。また新たにゲッタリングシンクを形成することなく、トランジスタの半導体層の一部にリン等の元素を添加することによって、金属を捕獲することもできる。
【００６７】
ゲート電極１００６は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、ニオブ等から選択された元素、またはこれらの元素を主成分とする合金材料、若しくは化合物材料を用いて形成することができる。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料を用いて形成することもできる。また上記材料の一つまたは複数を選択し、積層構造とすることも可能である。上記材料の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、ゲート電極の１層目と２層目を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層の積層のみではなく、３層以上の構造とすることも可能である。例えば３層の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【００６８】
第１の不純物領域１００３及び第２の不純物領域１００４は、半導体層１００１の一部に不純物元素を添加することにより形成することができる。なお不純物元素は、また所定の領域に添加したい場合には、別途レジストを形成し、レジストをマスクとして不純物元素を添加することにより、所望の領域に所望の元素を含む第１の不純物領域１００３及び第２の不純物領域１００４を形成することができる。なお、不純物元素としては、リンやボロンを用いることができる。
【００６９】
また絶縁層１００２としては、シリコンの酸化物及びシリコンの窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、及びエポキシ等の有機材料、シロキサン材料のいずれか一種または複数種を用いることができる。また上記材料から選ばれた一種または複数種を用いて積層構造を形成することも可能である。
【００７０】
また、第１の配線１０１０及び第２の配線１０１１は、ソース配線またはドレイン配線として機能し、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、白金、銅、金、銀、マンガン、ネオジム、炭素、及びシリコンから選択された元素、またはこれらの元素を主成分とする合金材料または化合物材料を用いることができる。また、上記材料の一種または複数種を選択して用いることにより積層構造とすることも可能である。アルミニウムを主成分とする合金材料としては、例えば、アルミニウムを主成分としてさらにニッケルを含む材料や、アルミニウムを主成分としてさらにニッケル、及び炭素とシリコンの一方または両方とを含む合金材料などを用いることができる。また第１の配線１０１０及び第２の配線１０１１は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用することもできる。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、またはモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、第１の配線１０１０及び第２の配線１０１１を形成する材料として適している。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
【００７１】
第１の不純物領域１００３と第１の配線１０１０、及び第２の不純物領域１００４と第２の配線１０１１は、ソース端子またはドレイン端子として機能する。第１の不純物領域１００３及び第２の不純物領域１００４の間にはチャネル形成領域が形成される。
【００７２】
なお、本実施の形態において、順スタガ型トランジスタについて説明したがこれに限定されない。逆スタガ型トランジスタについても適用することができる。
【００７３】
また、トランジスタとして単結晶半導体膜を用いたトランジスタも適用することができる。単結晶を用いたトランジスタについて、図３に示す。
【００７４】
図３に示すように、単結晶を用いたトランジスタは、シリコンなどの基板２０１１と絶縁層２０１２と、半導体基板２０００と、半導体基板２０００上に設けられたゲート絶縁層２００６と、ゲート絶縁層２００６上に設けられたゲート電極２００７と、を有する。半導体基板２０００は、第１の絶縁層２００４及び第２の絶縁層２００５と、ウェル領域２００１を有し、さらにウェル領域２００１の一部には、第１の不純物領域２００２及び第２の不純物領域２００３を有する。ゲート絶縁層２００６及びゲート電極２００７は、半導体基板２０００における第１の不純物領域２００２及び第２の不純物領域２００３の間の領域上に設けられている。さらにゲート電極２００７及び半導体基板２０００上には、絶縁層２００８を有し、絶縁層２００８の一部には、任意の数のコンタクト部を有し、コンタクト部を介して第１の不純物領域２００２上に設けられた第１の配線２００９、第２の不純物領域２００３上に設けられた第２の配線２０１０をそれぞれ有する。
【００７５】
半導体基板２０００としては、例えば、ｎ型またはｐ型の導電型を有する単結晶シリコン基板、または化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、またはＺｎＳｅ基板等）などを用いることができる。
【００７６】
また第１の絶縁層２００４及び第２の絶縁層２００５の形成には、選択酸化法（ＬＯＣＯＳ：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ法）またはトレンチ分離法等を用いることができる。
【００７７】
ゲート電極２００７としては、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、ニオブ等を用いることができる。また、ゲート電極２００７は、上記金属で形成された膜の他に、上記金属を主成分とする合金で形成された膜、或いは上記金属を含む化合物を用いて形成された膜を用いて形成することもできる。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶シリコンなどの半導体を用いて形成することもできる。また、ゲート電極２００７は、所定の形状に加工（パターニングなど）することによって形成することができる。
【００７８】
ウェル領域２００１、第１の不純物領域２００２、及び第２の不純物領域２００３は不純物元素を添加することで形成することができる。不純物元素としては、ｎ型を付与する不純物元素またはｐ型を付与する不純物元素を用いる。ｎ型を付与する不純物元素としては、リンやヒ素等を用いることができる。ｐ型を付与する不純物元素としては、ボロンやアルミニウムやガリウム等を用いることができる。また所定の領域に添加したい場合には、別途レジストを形成し、レジストをマスクとして不純物元素を添加することにより所定の領域に所望の元素を含むウェル領域２００１、第１の不純物領域２００２、及び第２の不純物領域２００３を形成することができる。
【００７９】
ゲート絶縁層２００６としては、無機材料、有機材料、または有機材料と無機材料の混合材料を用いて形成することができる。例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＤＬＣ（ダイヤモンドライクカーボン）に代表される炭素を含む膜、アクリル、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、またはベンゾシクロブテンなどを用いることができる。また、第１の絶縁層２００４及び第２の絶縁層２００５はその材料に応じて、ＣＶＤ法、スパッタ法、液滴吐出法、または印刷法などで形成することができる。
【００８０】
第１の不純物領域２００２と第１の配線２００９、及び第２の不純物領域２００３と第２の配線２０１０は、ソース端子またはドレイン端子として機能する。また、第１の不純物領域２００２及び第２の不純物領域２００３の間にはチャネル形成領域が形成される。
【００８１】
図２または図３のようなトランジスタを用いた場合、第１のインバータ回路１０５及び第２のインバータ回路１０６が有するいずれかのトランジスタにおける半導体層の膜厚を変えることにより第１のインバータ回路１０５及び第２のインバータ回路１０６の立ち上がり特性及び立ち下がり特性に差を設けることが可能である。
【００８２】
半導体層の膜厚とトランジスタの立ち上がり特性の関係として、一般に次のことが言われている。トランジスタでは、チャネル長を短くした場合にしきい値電圧が低下する、短チャネル効果と呼ばれるものがあり、これを抑制するための方法の一つとして、半導体層の膜厚を薄くする方法が挙げられる。一般的には、短チャネル効果を抑制するためには，チャネル長に対して、１／４から１／２の膜厚までの半導体層が必要となると言われている。ただし、トランジスタの一が上記膜厚の範囲内にも関わらず短チャネル効果が起こる場合においても、他のトランジスタの膜厚を上記膜厚の範囲内より、さらに薄く、より確実に短チャネル効果が起こらない膜厚にすれば適用することができる。図４にＮチャネル型トランジスタにおける膜厚としきい値電圧の関係について示す。横軸をゲート端子とソース端子との間の電圧Ｖｇとし、縦軸をドレイン端子とソース端子との間を流れる電流Ｉｄとすると、半導体層の膜厚が、短チャネル効果が起こる範囲である場合の特性曲線８００は、半導体層の膜厚が、短チャネル効果が起こらない範囲である場合の特性曲線８０１と比較して、しきい値電圧が低下する。なお、短チャネル効果がある場合、Ｖｇ＝０Ｖでのリーク電流が増えてしまうので、チャネル部における不純物元素のドープ量を調整することにより、さらにしきい値電圧を下げることができ、消費電流を低減することも可能である。
【００８３】
以上のことにより、半導体層の膜厚を変えることによりトランジスタの立ち上がり特性を変えられることがわかる。そのため、本実施の形態において、第１のインバータ回路１０５における一のトランジスタと、第２のインバータ回路１０６における該一の導電型のトランジスタと同じ導電型の他のトランジスタとの立ち上がり及び立ち下がり特性の差は、差を設ける各トランジスタ間の半導体層の膜厚を変えることで実現できる。
【００８４】
また、本実施の形態において各トランジスタにおいて半導体層の膜厚に差を設ける場合について説明したが、これに限定されない。例えばゲート絶縁膜の膜厚に差を設ける場合においても各トランジスタを異なる立ち上がり特性にすることができる。具体的には、ゲート絶縁膜を薄くすることによって立ち上がり特性を向上することができる。例えば本実施の形態において、第１のインバータ回路１０５における一のトランジスタと、第２のインバータ回路１０６における該一のトランジスタと同じ導電型の他のトランジスタとの立ち上がり及び立ち下がり特性の差は、第１のインバータ回路１０５における該一のトランジスタのゲート絶縁膜を第２のインバータ回路１０６の該他のトランジスタのゲート絶縁膜より薄くすることによっ実現できる。
【００８５】
以上のように第１のインバータ回路１０５及び第２のインバータ回路１０６におけるトランジスタのしきい値の絶対値に差を設けることにより、第１のインバータ回路１０５及び第２のインバータ回路１０６の立ち上がり及び立ち下がり特性に差を設け、第１のノード１１８及び第２のノード１１９の電位をより速く決定させることができる。
【００８６】
さらに、電源の立ち上がり時における第１のノード１１８及び第２のノード１１９の電位を制御し、より確実に初期化処理を行うため、図１に示した初期化用メモリセル１００及びデータ保持用メモリセル１２４からなるメモリセル群１２５（メモリラインともいう）ごとに別の回路素子を加えた構成について図５を用いて説明する。
【００８７】
図５の初期化用メモリセルの構成は、図１に示した初期化用メモリセル１００と、第９のトランジスタ１２０、抵抗素子１２１、及び容量素子１２２を有する。
【００８８】
第９のトランジスタ１２０は、ゲート端子が抵抗素子１２１を介して電源線１１２に接続され、且つ容量素子１２２を介してグランド線１１３に接続され、第１端子がワード線１１１に接続され、第２端子がグランド線１１３に接続される。なお第９のトランジスタ１２０のゲート端子と、抵抗素子１２１及び容量素子１２２との接続配線を配線１２３とする。なお、第９のトランジスタ１２０は、Ｐチャネル型トランジスタである。
【００８９】
この構成における動作について、図６のタイミングチャートを用いて説明する。図６において、クロック信号を信号３００、電源電圧を電源電圧３０１、リセット信号を信号３０２、配線１２３の信号を信号３０３、ＣＰＵなど外部からのアクセス信号を信号３０４とそれぞれ表す。信号３００におけるイベントタイミング４００で電源がオンとなり電源電圧が立ち上がると、図５に示した初期化用メモリセルの構成により全てのメモリセルが無効化される。信号３０３は、電源の立ち上がりと同時に立ち上がり、一定期間その状態が保持され、その後立ち下がる。各回路は、信号３０２が立ち上がっている間、リセット動作を行う。電源の立ち上がりより少し遅れて信号３０３が立ち上がる。信号３０３が、電源の立ち上がりからどの程度遅れるかは、抵抗素子１２１と容量素子１２２の大きさによって決めることができる。信号３０３が立ち上がることにより、ワード線１１１がグランド電位から別の値に変化するため、リセット動作期間中に立ち上がるように設定すると良い。信号３０２が立ち下がった後、信号３００におけるイベントタイミング４０１でリセット動作を完了し、信号３０４のパルスが入力されることにより、外部回路へのアクセスを開始する。
【００９０】
この構成により、電源をオンにしたと同時により確実に全ての初期化用メモリセルにおける無効化処理が可能となるため、データの初期化をより高速に行うことができる。
【００９１】
なお、図１５の構成においても、図５における回路構成のうち、第９のトランジスタ１２０の第１端子を電源線１１２に接続させることにより、同様の動作を行うことが可能である。
【００９２】
また、本実施の形態において、図７に示した初期化用メモリセルの構成も適用することができる。
【００９３】
図７における構成は、図１の構成と比較して、第３のデータ線１１７、ワード線１１４、第７のトランジスタ１０３、第８のトランジスタ１０４がない構成である。
【００９４】
図７に示したメモリセルの構成を本実施の形態の半導体装置に示した場合について図１７に示す。図１７に示すように、本実施の形態における半導体記憶装置は、初期化用メモリセル１００及びデータ保持する機能を有するデータ保持用メモリセル１２４からなる複数のメモリセル群１２５と、複数の第１のデータ線１１５と、複数の第２のデータ線１１６と、複数の第３のデータ線１１７と、複数のワード線１１１と、複数の電源線１１２と、複数のグランド線１１３と、を有する。
【００９５】
複数のメモリセル群１２５における各メモリセルは、第１のデータ線１１５、第２のデータ線１１６、第３のデータ線１１７、ワード線１１１、電源線１１２、及びグランド線１１３に接続される。
【００９６】
初期化用メモリセル１００としては、例えば図７に示した構成を適用することができる。
【００９７】
また、データ保持用メモリセル１２４の回路構成としては、例えば図７に示した構成を適用することができる。
【００９８】
また、図示しないが初期化用メモリセル及びデータ保持用メモリセルの回路構成は、それぞれ別の構成にすることもできる。例えば初期化用メモリセル及びデータ保持用メモリセルの一方の回路構成を図１に示した構成とし、初期化用メモリセル及びデータ保持用メモリセルの他方の回路構成を図７に示した構成とすることもできる。
【００９９】
図７の構成を適用することにより、図１のメモリセルより面積を小さくすることができる。なお、図７における構成を図１６におけるデータ保持用メモリセル１２４に適用することができる。また動作に関し、データの書き込み動作は同じであるが、データの読み出し動作は異なる。具体的に読み出し動作について説明すると、まず、ワード線１１１を３Ｖにし、第５のトランジスタ１０１、第６のトランジスタ１０２をオン状態にする。第１のデータ線１１５の電位は、第２のノード１１９の電位と同じ値になり、第２のデータ線１１６の電位は、第１のノード１１８の電位と同じ値になるので、それを書き込み及び読み出し回路で検出する。ここで、メモリセルのデータが”０”の場合、第１のノード１１８の電位が３Ｖ（第２のノード１１９の電位は０Ｖ）であるから、第２のデータ線１１６の電位は３Ｖ（第１のデータ線１１５の電位は０Ｖ）となる。
【０１００】
一方、メモリセルのデータが”１”の場合、第１のノード１１８の電位が０Ｖ（第２のノード１１９の電位が３Ｖ）であるから、第２のデータ線１１６の電位は０Ｖ（第１のデータ線１１５の電位は３Ｖ）となる。
【０１０１】
また、本実施の形態において、メモリセルに記憶されているデータが有効であれば、データ”０”を保持し、無効であればデータ”１”を保持しているとした場合は、第１のインバータ回路１０５の第１のトランジスタ１０７の立ち上がり特性を良くする、すなわち立ち上がりを速くする。さらに、第２のインバータ回路１０６の第４のトランジスタ１１０の立ち上がり特性を良くすることにより電源をオンにしたと同時に自動的に初期化処理を行うことができる。
【０１０２】
以上のように第１のインバータ回路１０５及び第２のインバータ回路１０６におけるトランジスタのしきい値を変化させることにより、第１のインバータ回路１０５及び第２のインバータ回路１０６の立ち上がり及び立ち下がり特性に差を設け、第１のノード１１８及び第２のノード１１９の電位をより速く決定することができる。
【０１０３】
また、本実施の形態の初期化用のメモリセルを半導体記憶装置に適用することにより、各メモリセルの初期化処理におけるデータの初期化を高速に行うことができる。
【０１０４】
（実施の形態２）
本実施の形態では、第１のインバータ回路１０５及び第２のインバータ回路１０６の立ち上がり特性及び立ち下がり特性に差を設ける方法の別の一例として、一部のトランジスタのしきい値電圧を変化させる構成について説明する。
【０１０５】
本実施の形態の半導体記憶装置における初期化用メモリセルの構成について図８に示す。
【０１０６】
初期化処理用のメモリセル２００は、第１のトランジスタ２０７及び第２のトランジスタ２０８を有する第１のインバータ回路２０５と、第３のトランジスタ２０９及び第４のトランジスタ２１０を有する第２のインバータ回路２０６と、第５のトランジスタ２０１と、第６のトランジスタ２０２と、第７のトランジスタ２０３と、第８のトランジスタ２０４と、電源線２１２と、グランド線２１３と、第１のワード線となるワード線２１１と、第２のワード線となるワード線２１４と、第１のデータ線２１５と、第２のデータ線２１６と、及び第３のデータ線２１７と、バイアス回路２２０と、を有する。
【０１０７】
第２のトランジスタ２０８、第４のトランジスタ２１０、第５のトランジスタ２０１、第６のトランジスタ２０２、第７のトランジスタ２０３、及び第８のトランジスタ２０４は、Ｎチャネル型トランジスタである。また、第１のトランジスタ２０７、及び第３のトランジスタ２０９は、Ｐチャネル型トランジスタである。
【０１０８】
第１のインバータ回路２０５において、第１のトランジスタ２０７は、第１端子が電源線２１２に接続される。また第２のトランジスタ２０８は、ゲート端子が第１のトランジスタ２０７のゲート端子に接続され、第１端子が第１のトランジスタ２０７の第２端子に接続され、第２端子がグランド線２１３に接続される。このとき第１のトランジスタ２０７のゲート端子及び第２のトランジスタ２０８のゲート端子と、他の素子との接続箇所を第１のインバータ回路２０５の入力端子とし、第１のトランジスタ２０７の第１端子を第１のインバータ回路２０５の第１の電位供給端子とし、第２のトランジスタ２０８の第２端子を第１のインバータ回路２０５の第２の電位供給端子とし、第１のトランジスタ２０７の第２端子及び第２のトランジスタ２０８の第１端子と、他の素子との接続箇所を第１のインバータ回路２０５の出力端子とする。
【０１０９】
第２のインバータ回路２０６において、第３のトランジスタ２０９は、第１端子が電源線２１２に接続される。また第４のトランジスタ２１０は、ゲート端子が第３のトランジスタ２０９のゲート端子に接続され、第１端子が第３のトランジスタ２０９の第２端子に接続され、第２端子がグランド線２１３に接続される。このとき第３のトランジスタ２０９のゲート端子及び第４のトランジスタ２１０のゲート端子と、他の素子との接続箇所を第２のインバータ回路２０６の入力端子とし、第３のトランジスタ２０９の第１端子を第２のインバータ回路２０６の第１の電位供給端子とし、第４のトランジスタ２１０の第２端子を第２のインバータ回路２０６の第２の電位供給端子とし、第３のトランジスタ２０９の第２端子及び第４のトランジスタ２１０の第１端子との接続箇所を第２のインバータ回路２０６の出力端子とする。
【０１１０】
また、第１のインバータ回路２０５は、入力端子が第２のインバータ回路２０６の出力端子に接続され、出力端子が第２のインバータ回路２０６の入力端子に接続される。
【０１１１】
第５のトランジスタ２０１は、ゲート端子がワード線２１１に接続され、第１端子が第１のデータ線２１５に接続され、第２端子が第１のインバータ回路２０５の出力端子に接続される。
【０１１２】
第６のトランジスタ２０２は、ゲート端子がワード線２１１に接続され、第１端子が第２のインバータ回路２０６の出力端子に接続され、第２端子が第２のデータ線２１６に接続される。
【０１１３】
第７のトランジスタ２０３は、ゲート端子が第１のインバータ回路２０５の入力端子及び第２のインバータ回路２０６の出力端子に接続され、第１端子がグランド線２１３に接続される。なお、第７のトランジスタ２０３のゲート端子と、第１のインバータ回路２０５の入力端子及び第２のインバータ回路２０６との接続箇所を第１のノード２１８という。また、第１のインバータ回路２０５の出力端子と、第２のインバータ回路２０６の入力端子との接続箇所を第２のノード２１９という。
【０１１４】
第８のトランジスタ２０４は、ゲート端子がワード線２１４に接続され、第１端子が第７のトランジスタ２０３の第２端子に接続され、第２端子が第３のデータ線２１７に接続される。
【０１１５】
第１のデータ線２１５には書き込みデータの正転のデータが入力され、第２のデータ線２１６には反転のデータが入力される。第３のデータ線２１７は、データの読み出し時以外は書き込み及び読み出し回路によって３Ｖにプリチャージされている。ここで、書き込み及び読み出し回路とは、第１のデータ線２１５、第２のデータ線２１６を介してメモリセルに書き込みデータを出力し、第３のデータ線２１７の電位よりメモリセルのデータを読み出す機能を有する。この書き込み及び読み出し回路は、複数の初期化用のメモリセルが１列に並んでいる場合、それに対応したものが少なくとも１つ設けられる。
【０１１６】
なお、図８の初期化用のメモリセルは、バイアス回路２２０を有する。バイアス回路２２０は、第１のトランジスタ２０７の基板端子に接続される。
【０１１７】
本実施の形態において、第１のトランジスタ２０７としては、例えば活性層を間に挟んで、第１のゲート端子と第２のゲート端子が設けられているトランジスタを用いることができる。このトランジスタは、第１のゲート端子から活性層に第１の電圧が印加され、第２のゲート端子から活性層に第２の電圧が印加される。活性層に印加される第１の電圧と第２の電圧の電圧値を制御することにより、トランジスタのしきい値電圧を制御することができる。なお、第１のゲート端子と第２のゲート端子の一方を基板端子とよび、基板端子に印加される電圧を基板電圧とよぶことがある。
【０１１８】
次に本実施の形態に適用可能なトランジスタの例として、活性層を間に挟んで、第１のゲート端子と第２のゲート端子が設けられているトランジスタの構成について説明する。
【０１１９】
図９のトランジスタは、基板３０００と、基板３０００上に設けられた第１のゲート電極３００１と、第１のゲート電極３００１上に設けられた第１のゲート絶縁層３００２と、第１のゲート絶縁層３００２上に設けられた半導体層３００３と、半導体層３００３上に設けられた第２のゲート絶縁層３００６を有し、第２のゲート絶縁層３００６上に設けられた第２のゲート電極３００７、を有する。さらに半導体層３００３は、第１の不純物領域３００４と、第２の不純物領域３００５を有する。第１の不純物領域３００４及び第２の不純物領域３００５の間には、チャネル形成領域を有する。第２のゲート電極３００７上には、絶縁層３００９を有し、絶縁層３００９の一部には、任意の数のコンタクト部を有し、コンタクト部を介して第１の不純物領域３００４上に設けられた第１の配線３０１０、及び第２の不純物領域３００５上に設けられた第２の配線３０１１をそれぞれ有する。
【０１２０】
基板３０００としては、例えばガラス基板、石英基板、金属基板（例えばステンレス基板）、またはセラミック基板などを用いることができる。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。
【０１２１】
また、第１のゲート絶縁層３００２、第２のゲート絶縁層３００６、及び絶縁層３００９は、酸化シリコン、窒化シリコン、酸化窒化シリコン、及び窒化酸化シリコンのいずれか一つまたは複数を用いて形成することができる。また前記材料から選ばれた材料を積層構造として形成することもできる。第１のゲート絶縁層３００２、第２のゲート絶縁層３００６、及び絶縁層３００９は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。
【０１２２】
また、半導体層３００３としては、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリスタル、セミアモルファスとも言う）シリコンなどを用いることができる。また半導体層３００３は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により形成することができる。
【０１２３】
また半導体層３００３は、レーザビームを照射することにより結晶化が行われる。なお、レーザビームの照射と、ＲＴＡまたはファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により半導体層３００３の結晶化を行ってもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングすることにより半導体層３００３が形成される。なお、レーザビームについては、上記実施の形態１の半導体層に用いることのできるものと同様のものを用いることができる。
【０１２４】
第１のゲート電極３００１及び第２のゲート電極３００７は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、ニオブ等から選択された元素、またはこれらの元素を主成分とする合金材料、若しくは化合物材料を用いて形成することができる。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料を用いて形成することもできる。また上記材料の一つまたは複数を選択し、積層構造することも可能である。上記材料の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、ゲート電極の１層目と２層目を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層の積層のみではなく、３層以上の構造とすることも可能である。例えば３層の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【０１２５】
第１の不純物領域３００４及び第２の不純物領域３００５は、半導体層３００３の一部に不純物元素を添加することにより形成することができる。なお不純物元素は、また所定の領域に添加したい場合には、別途レジストを形成し、レジストをマスクとして不純物元素を添加することにより、所望の領域に所望の元素を含む第１の不純物領域３００４及び第２の不純物領域３００５を形成することができる。なお、不純物元素にはリンやボロンを用いることができる。
【０１２６】
また絶縁層３００９としては、シリコンの酸化物及びシリコンの窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、及びエポキシ等の有機材料、並びにシロキサン材料のいずれか一種または複数種を用いて形成することができる。また上記材料から選ばれた一種または複数種を用いて積層構造として形成することも可能である。
【０１２７】
また、第１の配線３０１０及び第２の配線３０１１は、ソース配線またはドレイン配線として機能し、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、白金、銅、金、銀、マンガン、ネオジム、炭素、及びシリコンから選択された元素、またはこれらの元素を主成分とする合金材料または化合物材料を用いることができる。また、上記材料の一種または複数種を選択して用いることにより積層構造とすることも可能である。アルミニウムを主成分とする合金材料としては、例えば、アルミニウムを主成分としてさらにニッケルを含む材料や、アルミニウムを主成分としてさらにニッケル、及び炭素とシリコンの一方または両方とを含む合金材料などを用いることができる。また第１の配線３０１０及び第２の配線３０１１は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用することもできる。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、またはモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、第１の配線３０１０及び第２の配線３０１１を形成する材料として適している。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
【０１２８】
第１の不純物領域３００４と第１の配線３０１０、及び第２の不純物領域３００５と第２の配線３０１１は、ソース端子またはドレイン端子として機能する。第１の不純物領域３００４及び第２の不純物領域３００５の間にはチャネル形成領域が形成される。
【０１２９】
第１のゲート電極３００１または第２のゲート電極３００７は、トランジスタにおける基板端子（制御端子ともよぶ）として機能する。第１のゲート電極３００１または第２のゲート電極３００７を介して実施の形態２におけるバイアス回路２２０から電圧がチャネル形成領域に印加され、トランジスタのしきい値電圧を制御することができる。
【０１３０】
次に本発明の記憶装置に適用可能なトランジスタの例として単結晶半導体層を有するトランジスタの断面における構成について図１０に示す。
【０１３１】
図１０のトランジスタは、基板４０００と、基板４０００上に設けられたゲート絶縁層４００７と、第１の絶縁層４００５及び第２の絶縁層４００６と、ゲート絶縁層４００７上に設けられたゲート電極４００８と、を有する。さらに基板４０００は、一部にウェル領域４００１を有し、ウェル領域４００１の一部には、第１の不純物領域４００２、第２の不純物領域４００３、及び第３の不純物領域４００４を有する。ゲート絶縁層４００７及びゲート電極４００８は、基板４０００のおける第１の不純物領域４００２及び第２の不純物領域４００３の間の領域に設けられている。さらにゲート電極４００８及び基板４０００上には、絶縁層４００９を有し、絶縁層４００９の一部には、任意の数のコンタクト部を有し、コンタクト部を介して第１の不純物領域４００２上に設けられた第１の配線４０１０、第２の不純物領域４００３上に設けられた第２の配線４０１１、第３の不純物領域４００４上に設けられた第３の配線４０１２をそれぞれ有する。
【０１３２】
単結晶半導体層を有するトランジスタを適用した場合、活性層として機能する単結晶半導体層に、少なくとも第１乃至第３の不純物領域が設けられている。第１の不純物領域はソース領域であり、第２の不純物領域はドレイン領域であり、第３の不純物領域には電圧が印加される領域である。このトランジスタは、ゲート電極から活性層に第１の電圧が印加され、第３の不純物領域から活性層に第２の電圧が印加される。活性層に印加する第１の電圧と第２の電圧の電圧値を制御することにより、トランジスタのしきい値電圧を制御することができる。なお、第３の不純物領域を基板端子とよび、第３の不純物領域に印加される電圧を基板電圧とよぶことがある。
【０１３３】
基板４０００としては、例えば、ｎ型またはｐ型の導電型を有する単結晶シリコン基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、またはＺｎＳｅ基板等）などを用いることができる。
【０１３４】
第１の絶縁層４００５及び第２の絶縁層４００６の形成には、選択酸化法（ＬＯＣＯＳ：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ法）またはトレンチ分離法等を用いることができる。
【０１３５】
ゲート電極４００８としては、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、ニオブ等を用いることができる。また、ゲート電極４００８は、上記金属で形成された膜の他に、上記金属を主成分とする合金で形成された膜、或いは上記金属を含む化合物を用いて形成された膜を用いて形成することもできる。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶シリコンなどの半導体を用いて形成することもできる。また、ゲート電極４００８は、所定の形状に加工（パターニングなど）することによって形成することができる。
【０１３６】
ウェル領域４００１及び第１の不純物領域４００２、第２の不純物領域４００３、及び第３の不純物領域４００４は不純物元素を添加することで形成することができる。不純物元素としては、ｎ型を付与する不純物元素またはｐ型を付与する不純物元素を用いる。ｎ型を付与する不純物元素としては、リンやヒ素等を用いることができる。ｐ型を付与する不純物元素としては、ボロンやアルミニウムやガリウム等を用いることができる。また所定の領域に添加したい場合には、別途レジストを形成し、レジストをマスクとして不純物元素を添加することにより所定の領域に所望の元素を含むウェル領域４００１及び第１の不純物領域４００２、第２の不純物領域４００３、及び第３の不純物領域４００４を形成することができる。
【０１３７】
ゲート絶縁層４００７としては、無機材料、有機材料、または有機材料と無機材料の混合材料を用いて形成することができる。例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＤＬＣ（ダイヤモンドライクカーボン）に代表される炭素を含む膜、アクリル、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、またはベンゾシクロブテンなどを用いることができる。また、第１の絶縁層４００５及び第２の絶縁層４００６はその材料に応じて、ＣＶＤ法、スパッタ法、液滴吐出法、または印刷法などで形成することができる。
【０１３８】
第１の不純物領域４００２と第１の配線４０１０、及び第２の不純物領域４００３と第２の配線４０１１は、ソース端子またはドレイン端子として機能する。また、第１の不純物領域４００２及び第２の不純物領域４００３の間にはチャネル形成領域が形成される。
【０１３９】
第３の不純物領域４００４及び第３の配線４０１２は、トランジスタの他の端子に印加される電圧とは独立した電圧（基板電圧）が印加される基板端子（制御端子ともよぶ）として機能する。よって第３の配線４０１２を図８におけるバイアス回路２２０から基板端子を介して入力された電圧がチャネル形成領域に印加され、トランジスタのしきい値電圧を制御することができる。
【０１４０】
基板端子が設けられた第１のトランジスタ２０７は、基板端子から電位が入力されることにより、チャネル部に電圧が印加され、しきい値電圧を変化させることができるため、第１のインバータ回路２０５において、立ち上がり特性及び立ち下がり特性を変化させることができる。
【０１４１】
第１のインバータ回路２０５及び第２のインバータ回路２０６の入力信号に対する立ち上がり特性及び立ち下がり特性に差を設けることにより、それに応じて初期化用メモリセルが保持するデータを決定される。例えば第２のインバータ回路２０６の第３のトランジスタ２０９の立ち上がり特性を第１のインバータ回路２０５の第１のトランジスタ２０７の立ち上がり特性より良くするように設定する。すると、電源をオンにした直後、第３のトランジスタ２０９は、第１のトランジスタ２０７よりも速く、より多くの電流を出力することができるため、第１のノード２１８の電位を３Ｖにすることができる。第１のノード２１８の電位が決まると、第１のインバータ回路２０５のＮチャネル型トランジスタによって第２のノード２１９の電位が０Ｖに決まる。このようにして、メモリセルのデータは”０”となるため、電源をオンにしたのと同時に初期化処理を行うことができる。
【０１４２】
以上のように第１のインバータ回路２０５及び第２のインバータ回路２０６の立ち上がり及び立ち下がり特性に差を設けることにより、第１のノード２１８及び第２のノード２１９の電位をより速く決定することができる。
【０１４３】
また、基板電圧を制御することによりある一定の電圧を与えることができるため、第１のインバータ回路２０５における一のトランジスタと、第２のインバータ回路２０６のける該一のトランジスタと同じ導電型の他のトランジスタとの立ち上がり及び立ち下がり特性の差をより明確に設定することも可能である。そのため、より確実に初期化処理を行うことができる。
【０１４４】
なお、本実施の形態において、ワード線が有効であれば、データ”０”を保持し、無効であればデータ”１”を保持しているとした場合は、第１のインバータ回路２０５の第１のトランジスタ２０７の立ち上がり特性を良くすることにより電源をオンにしたのと同時に初期化処理を行うことができる。
【０１４５】
また、本実施の形態において、バイアス回路２２０を第１のトランジスタ２０７の基板端子に接続させる構成について説明したが、これに限定されない。例えば、第１のインバータ回路２０５における第２のトランジスタ２０８、第２のインバータ回路２０６における第３のトランジスタ２０９、または第４のトランジスタ２１０に基板端子を有するトランジスタを適用し、トランジスタの基板端子にバイアス回路２２０を接続させる構成とすることも可能である。また、バイアス回路を複数用いて、第１のインバータ回路２０５における第２のトランジスタ２０８、第２のインバータ回路２０６における第３のトランジスタ２０９、及び第４のトランジスタ２１０のいずれかに基板端子を有するトランジスタを適用し、トランジスタ１つに対し１つのバイアス回路を接続させたトランジスタを複数設ける構成とするも可能である。複数のバイアス回路を用いることにより、バイアス回路に接続された各トランジスタにおいてしきい値電圧を制御し、第１のインバータ回路２０５及び第２のインバータ回路２０６の立ち上がり特性及び立ち下がり特性により明確な差を設けることができ、電源をオンにしたのと同時に、かつ、より確実に初期化処理を行うことができる。
【０１４６】
また、本実施の形態の初期化用のメモリセルを半導体記憶装置に適用することにより、各メモリセルの初期化処理におけるデータの初期化を高速に行うことができる。
【０１４７】
さらに従来のバイアス回路を設けた構成においても実施の形態１と同じ工程で形成することができる。
【０１４８】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１４９】
（実施の形態３）
本実施の形態では、初期化用メモリセルを備えたキャッシュメモリを有する半導体装置の構成及び動作について説明する。
【０１５０】
本実施の形態の半導体装置の構成を図１１に示す。図１１における半導体装置は、ＣＰＵ９０６と、主となる記憶装置として機能するメインメモリ（第２の記憶装置ともいう）９０１を有する。さらにＣＰＵ９０６は、演算部９００と、副となる記憶装置として機能するキャッシュメモリ（第１の記憶装置ともいう）９０２を有する。さらにキャッシュメモリ９０２は、演算部９００の部分情報が格納されるデータメモリ９０５と、タグメモリ９０４とバリッドビット９０７とで構成されるメモリライン９０３を複数有する。
【０１５１】
次に本実施の形態における半導体装置の動作について説明する。
【０１５２】
メインメモリ９０１の内容の一部をコピーしておき、ＣＰＵからの要求に対してキャッシュメモリ９０２が応答する。したがってキャッシュメモリ９０２には、コピー元のメインメモリ９０１のアドレスを示すデータと、アドレス内に保持されたデータとが一対のデータとして保持されていることが必要となる。キャッシュメモリ９０２の中でコピー元のメインメモリ９０１のアドレスを示すデータを格納しているのがタグメモリ９０４である。また、バリッドビット９０７は、キャッシュメモリ９０２に格納されているデータが有効か無効かを示し、電源投入時にはバリッドビット９０７を初期化処理して格納されている全てのデータを無効にする機能を有する。
【０１５３】
キャッシュメモリ９０２では、ＣＰＵが不定なデータを使わないように、初めにバリッドビット９０７の無効化処理を行う必要がある。この処理によって、ＣＰＵ９０６のアクセスは、キャッシュミスとなるため、不定なデータは使われることはない。
【０１５４】
このバリッドビット９０７において上記実施の形態１乃至２のメモリセルの構成を適用した場合について、説明する。なお、説明において、実施の形態１における図１を用いて説明する。本実施の形態において、各メモリライン９０３は、１ビットのバリッドビットを有し、当該メモリラインが有効であれば、データ”０”を、無効であればデータ”１”を保持しているとする。これは、関係する回路構成に応じて、任意に設定できるため、有効か無効かを表すデータが逆の場合もある。
【０１５５】
本発明の初期化用メモリセル１００では、２個のインバータ回路の入力信号に対する立ち上がり特性及び立ち下がり特性に差を設けるため、それに応じて初期化用メモリセル１００が保持しているデータを決めることができる。第２のインバータ回路１０６のＰチャネル型トランジスタの立ち上がり特性を良くする。すると、電源をオンにした直後、第１のインバータ回路１０５のＰチャネル型トランジスタよりも速く立ち上がり、より多くの電流を出力することができるため、第１のノード１１８の電位を３Ｖにすることができる。第１のノード１１８の電位が決まると、第１のインバータ回路１０５のＮチャネル型トランジスタによって第２のノード１１９の電位が０Ｖに決まる。このようにして、初期化用メモリセル１００のデータは”０”となるため、電源をオンにしたのと同時にバリッドビットの無効化処理を行うことができる。
【０１５６】
また、実施の形態１乃至２のいずれかのように第１のインバータ回路１０５のＮチャネル型トランジスタの立ち上がり特性を良くすると良い。第１のインバータ回路１０５のＮチャネル型トランジスタには、電源をオンにした直後、第１のノード１１８の０Ｖから３Ｖに変化している電位が入力される。立ち上がり特性が良いと、より速く立ち上がり、多くの電流が出力することができるため、第１のインバータ回路１０５の第１のトランジスタ１０７により３Ｖまで上昇している第２のノード１１９の電位を０Ｖに下げることができる。そのため、より確実に、初期化用メモリセル１００のデータを”０”とすることができるため、電源をオンにしたのと同時にバリッドビットの無効化処理を行うことができる。
【０１５７】
各メモリラインのバリッドビットが、当該メモリラインが有効であれば、データ”０”を、無効であればデータ”１”を保持しているとした場合は、第１のインバータ回路１０５のＰチャネル型トランジスタの立ち上がり特性を良くする。さらに、第２のインバータ回路１０６のＮチャネル型トランジスタの立ち上がり特性を良くすると良い。
【０１５８】
また、このとき、ワード線１１１の電位が３Ｖとならないようにする。理由として、確実に第２のノード１１９の電位を０Ｖにするためである。
【０１５９】
さらに上記メモリセルに上記実施の形態１の図５において説明した別の回路素子を設けることができる。バリットビットの構成は、図１に示した初期化用メモリセル１００と、図５に示す第９のトランジスタ１２０、抵抗素子１２１、及び容量素子１２２を有する。
【０１６０】
第９のトランジスタ１２０は、ゲート端子が抵抗素子１２１を介して電源線１１２に接続され、且つ容量素子１２２を介してグランド線１１３に接続され、第１端子がワード線１１１に接続され、第２端子がグランド線１１３に接続される。なお第９のトランジスタ１２０のゲート端子と、抵抗素子１２１及び容量素子１２２との接続配線を配線１２３とする。また、第９のトランジスタ１２０は、Ｐチャネル型トランジスタである。
ここで、行デコーダ回路とは、ワード線１１１を用いてデータの書き込みを行うメモリセルを選択する機能、ワード線１１４を用いてデータの読み出しを行うメモリセルを選択する機能を有する。この行デコーダ回路は、メモリラインに対応したものが少なくとも１つ設けられる。
【０１６１】
図１に示したメモリセルを本実施の形態におけるキャッシュメモリのバリッドビットに適応し、図５に示した回路を行デコーダに追加した場合の動作についても実施の形態１と同様に、図６のタイミングチャートを適用することができる。信号３００におけるイベントタイミング４００で電源がオンとなり電源電圧が立ち上がると、図５に示した初期化用メモリセルの構成により全てのメモリセルが無効化される。信号３０３は、電源の立ち上がりと同時に立ち上がり、一定期間その状態が保持され、その後立ち下がる。各回路は、信号３０２が立ち上がっている間、リセット動作を行う。電源の立ち上がりより少し遅れて信号３０３が立ち上がる。信号３０３が、電源の立ち上がりからどの程度遅れるかは、抵抗素子１２１と容量素子１２２の大きさによって決めることができる。信号３０３が立ち上がることにより、ワード線１１１がグランド電位から別の値に変化するため、リセット動作期間中に立ち上がるように設定すると良い。信号３０２が立ち下がった後、信号３００におけるイベントタイミング４０１でリセット動作を完了し、信号３０４のパルスが入力されることにより、キャッシュメモリへのアクセスを開始する。
【０１６２】
以上のように上記実施の形態１乃至２のいずれかにおけるメモリセルの構成をキャッシュメモリなどに適用し、半導体装置に搭載することにより、電源をオンにしたのと同時に全てのバリッドビットの無効化処理を可能となるため、ＣＰＵは、長い時間待機することなくキャッシュメモリにアクセスをすることができる。
【０１６３】
（実施の形態４）
本実施の形態では、本発明の半導体装置に搭載される半導体記憶装置のメモリセルにおけるトランジスタの作製方法について説明する。
【０１６４】
まず図１３（Ａ）に示すように基板６００上に第１の絶縁層６０１を形成する。第１の絶縁層６０１は、単層構造または積層構造で形成することができる。本実施の形態では、第１の絶縁層６０１として２層構造を用いる。第１の絶縁層６０１の第一層として、膜厚１０ｎｍ以上２００ｎｍ以下（好ましくは５０ｎｍ以上１００ｎｍ以下）の酸化窒化シリコン層を形成する。当該酸化窒化シリコン層は、プラズマＣＶＤ法により、ＳｉＨ４、ＮＨ３、Ｎ２Ｏ及びＨ２を反応ガスとして用いることができる。次に第１の絶縁層６０１の第二層として、膜厚５０ｎｍ以上２００ｎｍ以下（好ましくは１００ｎｍ以上１５０ｎｍ以下）の酸化窒化シリコン層を形成する。当該酸化窒化シリコン層は、プラズマＣＶＤにより、ＳｉＨ４及びＮ２Ｏ等を反応ガスとして用いることができる。なお、基板６００及び第１の絶縁層６０１としては上記実施の形態１の半導体記憶装置におけるトランジスタの基板及び絶縁層において適用可能な材料を用いることができる。
【０１６５】
第１の絶縁層６０１上に半導体層を形成する。半導体層としては、上記実施の形態１の半導体記憶装置におけるトランジスタの半導体層に適用可能な材料を用いることができる。半導体層は、非晶質でもよいし、結晶でもよいし、微結晶でもよい。単結晶又は多結晶のように結晶性を有する半導体層を用いれば、トランジスタの移動度を高めることができるため、好ましい。
【０１６６】
このように形成された半導体層を所定の形状に加工し、島状である半導体層を形成する。このとき、本発明の半導体記憶装置におけるトランジスタのように、しきい値に差を設けるために半導体層の膜厚に差を設けたトランジスタを複数形成する場合には、図１３（Ａ）のように例えば膜厚がｄ１である第１の半導体層６０２と、膜厚がｄ１より厚い膜厚のｄ２である第２の半導体層６０３をそれぞれ形成する。また、加工には、フォトリソグラフィ法によって形成されたマスクを用いたエッチングを用いる。エッチングには、ウェットエッチング法又はドライエッチング法を適用することができる。以上の方法を用いて、第１の半導体層６０２及び第２の半導体層６０３は、それぞれ異なる所定の膜厚になるように加工する。なお半導体層は、結晶化を行ってもよい。結晶化する方法としては上記実施の形態１の半導体記憶装置におけるトランジスタの半導体層において適用可能な方法を用いることができる。
【０１６７】
第１の半導体層６０２及び第２の半導体層６０３を覆うようにゲート絶縁膜６０４を形成する。なおゲート絶縁膜６０４としては上記実施の形態１の半導体記憶装置のトランジスタにおけるゲート絶縁層において適用可能な材料を用いることができる。
【０１６８】
次に図１３（Ｂ）に示すように、ゲート絶縁膜６０４上に第１のゲート電極、第２のゲート電極、及びゲート配線として機能する第１の導電層６０５乃至第３の導電層６０７を形成する。導電層の加工は、フォトリソグラフィ法によって形成されたマスクを用いて、エッチングにより行う。また、エッチングには、ウェットエッチング法又はドライエッチング法を適用することができる。第１の導電層６０５乃至第３の導電層６０７としては、実施の形態１の半導体記憶装置におけるトランジスタの配線において適用可能な材料を用いることができる。
【０１６９】
ここで、第１の半導体層６０２及び第２の半導体層６０３に不純物元素を添加する。Ｎチャネル型トランジスタとする場合、不純物元素にはリン（Ｐ）を用い、Ｐチャネル型トランジスタとする場合、不純物元素にはボロン（Ｂ）を用いるとよい。これにより、第１の半導体層６０２及び第２の半導体層６０３に不純物領域６０８乃至不純物領域６１１が形成される。このとき不純物領域６０８乃至不純物領域６１１には、高濃度不純物領域及び低濃度不純物領域が形成することも可能である。この低濃度不純物領域により、ゲート長が狭くなるにつれて生じる短チャネル効果を防止することができる。
【０１７０】
不純物元素を添加した後、必要に応じて加熱処理を行い、不純物元素の活性化及び半導体層の表面改善を図ることができる。加熱処理には、結晶化と同様の方法を用いることができる。
【０１７１】
次に図１３（Ｃ）に示すように、半導体層やゲート電極を覆い、層間膜として機能する第２の絶縁層６１２を形成する。層間膜としては、有機材料または無機材料から選ばれた材料を適用することができ、単層構造又は積層構造とすることができる。本実施の形態では積層構造とする。
【０１７２】
次に図１３（Ｄ）に示すように、第２の絶縁層６１２、ゲート絶縁膜６０４を貫通するコンタクトホールを形成し、コンタクトホールを充填するように第１の配線６１３及び第２の配線６１４を形成する。第１の配線６１３及び第２の配線６１４は、第１の半導体層６０２及び第２の半導体層６０３における不純物領域６０８乃至不純物領域６１１に接続している。この配線がソース電極またはドレイン電極として機能する。
【０１７３】
以上のように第１のトランジスタ６１７、第２のトランジスタ６１８を形成することができる。なお、第１のトランジスタ６１７は、第１のインバータ回路１０５を構成する一のトランジスタに相当し、第２のトランジスタ６１８は、第２のインバータ回路１０６を構成する他のトランジスタに相当する。
【０１７４】
また、本発明の半導体装置における半導体記憶装置は、ガラス基板やプラスチック基板上にトランジスタを形成することで作製することができる。また、２つのインバータ回路のＮチャネル型トランジスタの半導体層の膜厚を変えてそれぞれ形成することにより、しきい値電圧に差を設けることができる。
【０１７５】
なお、本実施の形態は上記実施の形態と適宜組み合わせることができる。
【０１７６】
（実施の形態５）
本発明の半導体記憶装置を実装しうる半導体装置として、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら半導体装置の具体例を図１４に示す。
【０１７７】
図１４（Ａ）は携帯情報端末（所謂、ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）であり、本体６００１、表示部６００２、操作キー６００３、モデム６００４等を有し、本体６００１が有するメモリとして本発明の半導体装置が設けられている。本発明の半導体装置により、携帯情報端末の処理速度の高速化を図ることができる。
【０１７８】
図１４（Ｂ）は携帯電話機であり、本体６１０１、表示部６１０２、音声入力部６１０３、音声出力部６１０４、操作キー６１０５、外部接続ポート６１０６、アンテナ６１０７等を有し、本体６１０１が有するメモリとして本発明の半導体装置が設けられている。本発明の半導体装置により、携帯電話機の処理速度の高速化を図ることができる。
【０１７９】
図１４（Ｃ）は電子カードであり、本体６２０１、表示部６２０２、接続端子６２０３等を有し、本体６２０１が有するメモリ素子として本発明の半導体装置が設けられている。本発明の半導体装置により、電子カードの処理速度の高速化を図ることができる。なお、図１４（Ｃ）では接触型の電子カードを示しているが、非接触型の電子カードや、接触型と非接触型の機能を併せ持った電子カードにも、本発明の半導体装置を用いることができる。
【０１８０】
図１４（Ｄ）は電子ブックであり、本体６３０１、表示部６３０２、操作キー６３０３等を有し、本体６３０１が有するメモリとして本発明の半導体装置が設けられている。また電子ブックには、モデムが本体６３０１に内蔵されていてもよい。本発明の半導体装置により、電子ブックの処理速度の高速化を図ることができる。
【０１８１】
図１４（Ｅ）はコンピュータであり、本体６４０１、表示部６４０２、キーボード６４０３、タッチパッド６４０４、外部接続ポート６４０５、電源プラグ６４０６等を有し、本体６４０１が有するメモリ素子として本発明の半導体装置が設けられている。本発明の半導体装置により、コンピュータの処理速度の高速化を図ることができる。
【０１８２】
本実施の形態で説明したように、本発明の適用範囲は極めて広く、あらゆる分野の半導体装置に用いることが可能である。なお、本実施の形態の半導体装置は、実施の形態に示したいずれの構成及びその作製方法とも組み合わせて実施することができる。
【図面の簡単な説明】
【０１８３】
【図１】実施の形態１における本発明の半導体記憶装置の構成を示す回路図である。
【図２】実施の形態１における本発明の半導体記憶装置に適用可能なトランジスタの一例を示す断面図である。
【図３】実施の形態１における本発明の半導体記憶装置に適用可能なトランジスタの一例を示す断面図である。
【図４】本発明の半導体記憶装置に適用可能なトランジスタにおける半導体層の膜厚の違いによるのしきい値電圧を示す図である。
【図５】実施の形態１における本発明の半導体記憶装置の別の構成を示す回路図である。
【図６】実施の形態１における本発明の半導体記憶装置の動作を示すタイミングチャート図である。
【図７】実施の形態１における本発明の半導体記憶装置の別の構成を示す回路図である。
【図８】実施の形態２における本発明の半導体記憶装置の構成を示す回路図である。
【図９】実施の形態２における本発明の半導体記憶装置に適用可能なトランジスタの一例を示す断面図である。
【図１０】実施の形態２における本発明の半導体記憶装置に適用可能なトランジスタの一例を示す断面図である。
【図１１】実施の形態３における本発明の半導体記憶装置を備えた半導体装置の構成を示すブロック図である。
【図１２】従来の半導体装置における動作を示すタイミングチャート図である。
【図１３】実施の形態４における本発明の半導体記憶装置の作製工程を示す断面図である。
【図１４】実施の形態５における本発明の半導体記憶装置を備えた半導体装置の使用例を示す図である。
【図１５】実施の形態１における本発明の半導体記憶装置の構成を示す回路図である。
【図１６】実施の形態１における本発明の半導体記憶装置の構成を示す図である。
【図１７】実施の形態１における本発明の半導体記憶装置の構成を示す図である。
【符号の説明】
【０１８４】
１００ 初期化用メモリセル
１０１ 第５のトランジスタ
１０２ 第６のトランジスタ
１０３ 第７のトランジスタ
１０４ 第８のトランジスタ
１０５ 第１のインバータ回路
１０６ 第２のインバータ回路
１０７ 第１のトランジスタ
１０８ 第２のトランジスタ
１０９ 第３のトランジスタ
１１０ 第４のトランジスタ
１１１ ワード線
１１２ 電源線
１１３ グランド線
１１４ ワード線
１１５ 第１のデータ線
１１６ 第２のデータ線
１１７ 第３のデータ線
１１８ 第１のノード
１１９ 第２のノード
１２０ 第９のトランジスタ
１２１ 抵抗素子
１２２ 容量素子
１２３ 配線
１２４ データ保持用メモリセル
１２５ メモリセル群
２００ メモリセル
２０１ 第５のトランジスタ
２０２ 第６のトランジスタ
２０３ 第７のトランジスタ
２０４ 第８のトランジスタ
２０５ 第１のインバータ回路
２０６ 第２のインバータ回路
２０７ 第１のトランジスタ
２０８ 第２のトランジスタ
２０９ 第３のトランジスタ
２１０ 第４のトランジスタ
２１１ ワード線
２１２ 電源線
２１３ グランド線
２１４ ワード線
２１５ 第１のデータ線
２１６ 第２のデータ線
２１７ 第３のデータ線
２１８ 第１のノード
２１９ 第２のノード
２２０ バイアス回路
３００ 信号
３０１ 電源電圧
３０２ 信号
３０３ 信号
３０４ 信号
４００ イベントタイミング
４０１ イベントタイミング
６００ 基板
６０１ 第１の絶縁層
６０２ 第１の半導体層
６０３ 第２の半導体層
６０４ ゲート絶縁膜
６０５ 第１の導電層
６０６ 第２の導電層
６０７ 第３の導電層
６０８ 不純物領域
６０９ 不純物領域
６１０ 不純物領域
６１１ 不純物領域
６１２ 第２の絶縁層
６１３ 第１の配線
６１４ 第２の配線
６１５ 第３の配線
６１６ 第４の配線
６１７ 第１のトランジスタ
６１８ 第２のトランジスタ
７００ 信号
７０１ 信号
７０２ 信号
７０３ 信号
７０４ イベントタイミング
７０５ イベントタイミング
８００ 特性曲線
８０１ 特性曲線
９００ 演算部
９０１ メインメモリ
９０２ キャッシュメモリ
９０３ メモリライン
９０４ タグメモリ
９０５ データメモリ
９０６ ＣＰＵ
９０７ バリッドビット
１０００ 基板
１００１ 半導体層
１００２ 絶縁層
１００３ 第１の不純物領域
１００４ 第２の不純物領域
１００５ ゲート絶縁層
１００６ ゲート電極
１０１０ 第１の配線
１０１１ 第２の配線
２０００ 基板
２００１ ウェル領域
２００２ 第１の不純物領域
２００３ 第２の不純物領域
２００４ 第１の絶縁層
２００５ 第２の絶縁層
２００６ ゲート絶縁層
２００７ ゲート電極
２００８ 絶縁層
２００９ 第１の配線
２０１０ 第２の配線
２０１１ 基板
２０１２ 絶縁層
３０００ 基板
３００１ ゲート電極
３００２ 第１のゲート絶縁層
３００３ 半導体層
３００４ 第１の不純物領域
３００５ 第２の不純物領域
３００６ 第２のゲート絶縁層
３００７ ゲート電極
３００９ 絶縁層
３０１０ 第１の配線
３０１１ 第２の配線
４０００ 基板
４００１ ウェル領域
４００２ 第１の不純物領域
４００３ 第２の不純物領域
４００４ 第３の不純物領域
４００５ 第１の絶縁層
４００６ 第２の絶縁層
４００７ ゲート絶縁層
４００８ ゲート電極
４００９ 絶縁層
４０１０ 第１の配線
４０１１ 第２の配線
４０１２ 第３の配線
５０００ 基板
５００１ 第１の不純物領域
５００２ 絶縁層
５００３ 半導体層
５００４ ウェル領域
５００５ 第２の不純物領域
５００６ 第３の不純物領域
５００７ 第３の絶縁層
５００８ 第４の絶縁層
５００９ ゲート絶縁層
５０１０ ゲート電極
５０１１ 絶縁層
５０１２ 第１の配線
５０１３ 第２の配線
５０１４ 第３の絶縁層
５０１５ 第４の絶縁層
６００１ 本体
６００２ 表示部
６００３ 操作キー
６００４ モデム
６１０１ 本体
６１０２ 表示部
６１０３ 音声入力部
６１０４ 音声出力部
６１０５ 操作キー
６１０６ 外部接続ポート
６１０７ アンテナ
６２０１ 本体
６２０２ 表示部
６２０３ 接続端子
６３０１ 本体
６３０２ 表示部
６３０３ 操作キー
６４０１ 本体
６４０２ 表示部
６４０３ キーボード
６４０４ タッチパッド
６４０５ 外部接続ポート
６４０６ 電源プラグ
【特許請求の範囲】
【請求項１】
データを保持する機能を有する複数のデータ保持用メモリセルと、
前記複数のデータ保持用メモリセルを初期化する機能を有する初期化用メモリセルと、
第１のデータ線と、
第２のデータ線と、
第３のデータ線と
第１のワード線と、
第２のワード線と、
電源線と、
グランド線と、を有し、
前記データ保持用メモリセル及び前記初期化用メモリセルは、Ｐチャネル型である第１のトランジスタ及びＮチャネル型である第２のトランジスタを有する第１のインバータ回路と、
Ｐチャネル型である第３のトランジスタ及びＮチャネル型である第４のトランジスタを有する第２のインバータ回路と、
ゲート端子が前記第１のワード線に接続され、第１端子が前記第１のデータ線に接続され、第２端子が前記第１のインバータ回路の出力端子に接続された第５のトランジスタと、
ゲート端子が前記第１のワード線に接続され、第１端子が前記第２のインバータ回路の出力端子に接続され、第２端子が前記第２のデータ線に接続された第６のトランジスタと、
ゲート端子が前記第１のインバータ回路の入力端子及び前記第２のインバータ回路の出力端子に接続され、第１端子が前記グランド線に接続された第７のトランジスタと、
ゲート端子が前記第２のワード線に接続され、第１端子が前記第７のトランジスタの第２端子に接続され、第２端子が前記第３のデータ線に接続された第８のトランジスタと、を有し、
前記第１のインバータ回路は、入力端子が前記第２のインバータ回路の出力端子に接続され、出力端子が前記第２のインバータ回路の入力端子に接続され、第１の電位供給端子が前記電源線に接続され、第２の電位供給端子が前記グランド線に接続され、
前記第２のインバータ回路は、第１の電位供給端子が前記電源線に接続され、第２の電位供給端子が前記グランド線に接続され、
前記初期化用メモリセルにおいて、前記第３のトランジスタのしきい値電圧の絶対値は、前記第１のトランジスタのしきい値電圧の絶対値より小さいことを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
抵抗素子と、
容量素子と
ゲート端子が前記抵抗素子を介して前記電源線、且つ前記容量素子を介して前記グランド線に接続され、第１端子が前記第１のワード線に接続され、第２端子が前記グランド線に接続された第９のトランジスタと、を有することを特徴とする半導体記憶装置。
【請求項３】
データを保持する機能を有する複数のデータ保持用メモリセルと、
前記複数のデータ保持用メモリセルを初期化する機能を有する初期化用メモリセルと、
第１のデータ線と、
第２のデータ線と、
第３のデータ線と
第１のワード線と、
第２のワード線と、
電源線と、
グランド線と、を有し、
前記データ保持用メモリセル及び前記初期化用メモリセルは、Ｐチャネル型である第１のトランジスタ及びＮチャネル型である第２のトランジスタを有する第１のインバータ回路と、
Ｐチャネル型である第３のトランジスタ及びＮチャネル型である第４のトランジスタを有する第２のインバータ回路と、
ゲート端子が前記第１のワード線に接続され、第１端子が前記第１のデータ線に接続され、第２端子が前記第１のインバータ回路の出力端子に接続された第５のトランジスタと、
ゲート端子が前記第１のワード線に接続され、第１端子が前記第２のインバータ回路の出力端子に接続され、第２端子が前記第２のデータ線に接続された第６のトランジスタと、
ゲート端子が前記第１のインバータ回路の入力端子及び前記第２のインバータ回路の出力端子に接続され、第１端子が前記電源線に接続された第７のトランジスタと、
ゲート端子が前記第２のワード線に接続され、第１端子が前記第７のトランジスタの第２端子に接続され、第２端子が前記第３のデータ線に接続された第８のトランジスタと、を有し、
前記第１のインバータ回路は、入力端子が前記第２のインバータ回路の出力端子に接続され、出力端子が前記第２のインバータ回路の入力端子に接続され、第１の電位供給端子が前記電源線に接続され、第２の電位供給端子が前記グランド線に接続され、
前記第２のインバータ回路は、第１の電位供給端子が前記電源線に接続され、第２の電位供給端子が前記グランド線に接続され、
前記初期化用メモリセルにおいて、前記第３のトランジスタのしきい値電圧の絶対値は、前記第１のトランジスタのしきい値電圧の絶対値より小さいことを特徴とする半導体記憶装置。
【請求項４】
請求項３において、
抵抗素子と、
容量素子と
ゲート端子が前記抵抗素子を介して前記電源線、且つ前記容量素子を介して前記グランド線に接続され、第１端子が前記第１のワード線に接続され、第２端子が前記電源線に接続された第９のトランジスタと、を有することを特徴とする半導体記憶装置。
【請求項５】
データを保持する機能を有する複数のデータ保持用メモリセルと、
前記複数のデータ保持用メモリセルを初期化する機能を有する初期化用メモリセルと、
第１のデータ線と、
第２のデータ線と、
ワード線と、
電源線と、
グランド線と、を有し、
前記データ保持用メモリセル及び前記初期化用メモリセルは、Ｐチャネル型である第１のトランジスタ及びＮチャネル型である第２のトランジスタを有する第１のインバータ回路と、
Ｐチャネル型である第３のトランジスタ及びＮチャネル型である第４のトランジスタを有する第２のインバータ回路と、
ゲート端子が前記ワード線に接続され、第１端子が前記第１のデータ線に接続され、第２端子が前記第１のインバータ回路の出力端子に接続された第５のトランジスタと、
ゲート端子が前記ワード線に接続され、第１端子が前記第２のインバータ回路の出力端子に接続され、第２端子が前記第２のデータ線に接続された第６のトランジスタと、を有し、
前記第１のインバータ回路は、入力端子が前記第２のインバータ回路の出力端子に接続され、出力端子が前記第２のインバータ回路の入力端子に接続され、第１の電位供給端子が前記電源線に接続され、第２の電位供給端子が前記グランド線に接続され、
前記第２のインバータ回路は、第１の電位供給端子が前記電源線に接続され、第２の電位供給端子が前記グランド線に接続され、
前記初期化用メモリセルにおいて、前記第３のトランジスタのしきい値電圧の絶対値は、前記第１のトランジスタのしきい値電圧の絶対値より小さいことを特徴とする半導体記憶装置
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記第１のトランジスタにおける半導体層の膜厚は、前記第１のトランジスタのチャネル長の１／４以上１／２以下であり、
前記第３のトランジスタにおける半導体層の膜厚は、前記第３のトランジスタのチャネル長の１／２以上であることを特徴とする半導体記憶装置。
【請求項７】
請求項６において、
前記第２のトランジスタにおける半導体層の膜厚は、前記第２のトランジスタのチャネル長の１／２以上であり、
前記第４のトランジスタにおける半導体層の膜厚は、前記第４のトランジスタのチャネル長の１／４以上１／２以下であることを特徴とする半導体記憶装置。
【請求項８】
請求項１乃至請求項７のいずれか一において、
前記第１のトランジスタ乃至前記第４のトランジスタのいずれかは、該トランジスタのしきい値電圧を制御するための電圧が入力される基板端子を有することを特徴とする半導体記憶装置。
【請求項９】
請求項１乃至請求項８のいずれか一において、
前記第２のトランジスタのしきい値電圧の絶対値は、前記第４のトランジスタのしきい値電圧の絶対値より小さいことを特徴とする半導体記憶装置。
【請求項１０】
請求項１乃至請求項９のいずれか一に記載の半導体記憶装置からなる第１の記憶装置と、
演算部を有するＣＰＵと、
第２の記憶装置と、を有し、
前記第２の記憶装置は、主となる記憶装置であり、
前記第１の記憶装置は、副となる記憶装置であることを特徴とする半導体装置。
【請求項１】
データを保持する機能を有する複数のデータ保持用メモリセルと、
前記複数のデータ保持用メモリセルを初期化する機能を有する初期化用メモリセルと、
第１のデータ線と、
第２のデータ線と、
第３のデータ線と
第１のワード線と、
第２のワード線と、
電源線と、
グランド線と、を有し、
前記データ保持用メモリセル及び前記初期化用メモリセルは、Ｐチャネル型である第１のトランジスタ及びＮチャネル型である第２のトランジスタを有する第１のインバータ回路と、
Ｐチャネル型である第３のトランジスタ及びＮチャネル型である第４のトランジスタを有する第２のインバータ回路と、
ゲート端子が前記第１のワード線に接続され、第１端子が前記第１のデータ線に接続され、第２端子が前記第１のインバータ回路の出力端子に接続された第５のトランジスタと、
ゲート端子が前記第１のワード線に接続され、第１端子が前記第２のインバータ回路の出力端子に接続され、第２端子が前記第２のデータ線に接続された第６のトランジスタと、
ゲート端子が前記第１のインバータ回路の入力端子及び前記第２のインバータ回路の出力端子に接続され、第１端子が前記グランド線に接続された第７のトランジスタと、
ゲート端子が前記第２のワード線に接続され、第１端子が前記第７のトランジスタの第２端子に接続され、第２端子が前記第３のデータ線に接続された第８のトランジスタと、を有し、
前記第１のインバータ回路は、入力端子が前記第２のインバータ回路の出力端子に接続され、出力端子が前記第２のインバータ回路の入力端子に接続され、第１の電位供給端子が前記電源線に接続され、第２の電位供給端子が前記グランド線に接続され、
前記第２のインバータ回路は、第１の電位供給端子が前記電源線に接続され、第２の電位供給端子が前記グランド線に接続され、
前記初期化用メモリセルにおいて、前記第３のトランジスタのしきい値電圧の絶対値は、前記第１のトランジスタのしきい値電圧の絶対値より小さいことを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
抵抗素子と、
容量素子と
ゲート端子が前記抵抗素子を介して前記電源線、且つ前記容量素子を介して前記グランド線に接続され、第１端子が前記第１のワード線に接続され、第２端子が前記グランド線に接続された第９のトランジスタと、を有することを特徴とする半導体記憶装置。
【請求項３】
データを保持する機能を有する複数のデータ保持用メモリセルと、
前記複数のデータ保持用メモリセルを初期化する機能を有する初期化用メモリセルと、
第１のデータ線と、
第２のデータ線と、
第３のデータ線と
第１のワード線と、
第２のワード線と、
電源線と、
グランド線と、を有し、
前記データ保持用メモリセル及び前記初期化用メモリセルは、Ｐチャネル型である第１のトランジスタ及びＮチャネル型である第２のトランジスタを有する第１のインバータ回路と、
Ｐチャネル型である第３のトランジスタ及びＮチャネル型である第４のトランジスタを有する第２のインバータ回路と、
ゲート端子が前記第１のワード線に接続され、第１端子が前記第１のデータ線に接続され、第２端子が前記第１のインバータ回路の出力端子に接続された第５のトランジスタと、
ゲート端子が前記第１のワード線に接続され、第１端子が前記第２のインバータ回路の出力端子に接続され、第２端子が前記第２のデータ線に接続された第６のトランジスタと、
ゲート端子が前記第１のインバータ回路の入力端子及び前記第２のインバータ回路の出力端子に接続され、第１端子が前記電源線に接続された第７のトランジスタと、
ゲート端子が前記第２のワード線に接続され、第１端子が前記第７のトランジスタの第２端子に接続され、第２端子が前記第３のデータ線に接続された第８のトランジスタと、を有し、
前記第１のインバータ回路は、入力端子が前記第２のインバータ回路の出力端子に接続され、出力端子が前記第２のインバータ回路の入力端子に接続され、第１の電位供給端子が前記電源線に接続され、第２の電位供給端子が前記グランド線に接続され、
前記第２のインバータ回路は、第１の電位供給端子が前記電源線に接続され、第２の電位供給端子が前記グランド線に接続され、
前記初期化用メモリセルにおいて、前記第３のトランジスタのしきい値電圧の絶対値は、前記第１のトランジスタのしきい値電圧の絶対値より小さいことを特徴とする半導体記憶装置。
【請求項４】
請求項３において、
抵抗素子と、
容量素子と
ゲート端子が前記抵抗素子を介して前記電源線、且つ前記容量素子を介して前記グランド線に接続され、第１端子が前記第１のワード線に接続され、第２端子が前記電源線に接続された第９のトランジスタと、を有することを特徴とする半導体記憶装置。
【請求項５】
データを保持する機能を有する複数のデータ保持用メモリセルと、
前記複数のデータ保持用メモリセルを初期化する機能を有する初期化用メモリセルと、
第１のデータ線と、
第２のデータ線と、
ワード線と、
電源線と、
グランド線と、を有し、
前記データ保持用メモリセル及び前記初期化用メモリセルは、Ｐチャネル型である第１のトランジスタ及びＮチャネル型である第２のトランジスタを有する第１のインバータ回路と、
Ｐチャネル型である第３のトランジスタ及びＮチャネル型である第４のトランジスタを有する第２のインバータ回路と、
ゲート端子が前記ワード線に接続され、第１端子が前記第１のデータ線に接続され、第２端子が前記第１のインバータ回路の出力端子に接続された第５のトランジスタと、
ゲート端子が前記ワード線に接続され、第１端子が前記第２のインバータ回路の出力端子に接続され、第２端子が前記第２のデータ線に接続された第６のトランジスタと、を有し、
前記第１のインバータ回路は、入力端子が前記第２のインバータ回路の出力端子に接続され、出力端子が前記第２のインバータ回路の入力端子に接続され、第１の電位供給端子が前記電源線に接続され、第２の電位供給端子が前記グランド線に接続され、
前記第２のインバータ回路は、第１の電位供給端子が前記電源線に接続され、第２の電位供給端子が前記グランド線に接続され、
前記初期化用メモリセルにおいて、前記第３のトランジスタのしきい値電圧の絶対値は、前記第１のトランジスタのしきい値電圧の絶対値より小さいことを特徴とする半導体記憶装置
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記第１のトランジスタにおける半導体層の膜厚は、前記第１のトランジスタのチャネル長の１／４以上１／２以下であり、
前記第３のトランジスタにおける半導体層の膜厚は、前記第３のトランジスタのチャネル長の１／２以上であることを特徴とする半導体記憶装置。
【請求項７】
請求項６において、
前記第２のトランジスタにおける半導体層の膜厚は、前記第２のトランジスタのチャネル長の１／２以上であり、
前記第４のトランジスタにおける半導体層の膜厚は、前記第４のトランジスタのチャネル長の１／４以上１／２以下であることを特徴とする半導体記憶装置。
【請求項８】
請求項１乃至請求項７のいずれか一において、
前記第１のトランジスタ乃至前記第４のトランジスタのいずれかは、該トランジスタのしきい値電圧を制御するための電圧が入力される基板端子を有することを特徴とする半導体記憶装置。
【請求項９】
請求項１乃至請求項８のいずれか一において、
前記第２のトランジスタのしきい値電圧の絶対値は、前記第４のトランジスタのしきい値電圧の絶対値より小さいことを特徴とする半導体記憶装置。
【請求項１０】
請求項１乃至請求項９のいずれか一に記載の半導体記憶装置からなる第１の記憶装置と、
演算部を有するＣＰＵと、
第２の記憶装置と、を有し、
前記第２の記憶装置は、主となる記憶装置であり、
前記第１の記憶装置は、副となる記憶装置であることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２００９−３２３８７（Ｐ２００９−３２３８７Ａ）
【公開日】平成２１年２月１２日（２００９．２．１２）
【国際特許分類】
【出願番号】特願２００８−１６６７３３（Ｐ２００８−１６６７３３）
【出願日】平成２０年６月２６日（２００８．６．２６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２１年２月１２日（２００９．２．１２）
【国際特許分類】
【出願日】平成２０年６月２６日（２００８．６．２６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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