【課題】ＱＤＲ方式を採用した半導体記憶装置の高速動作と低レイテンシを実現する。
【解決手段】メモリセルアレイ（ＭＣＡ）、第１バッファ（ＲＸＫ）、第２バッファ（ＲＸＣ）、第１回路（１０１，１０２，１０３）、第２回路（１０４）、第１ＤＬＬ回路（ＲＸＤＬＬ）、及び第２ＤＬＬ回路（ＴＸＤＬＬ）を設ける。上記第１ＤＬＬ回路は、上記第１バッファを介して取り込まれた第１クロック信号と、上記第１回路に伝達された上記第１内部クロック信号との位相差が小さくなるように第１内部クロック信号を形成する。上記第２ＤＬＬ回路は、上記第２バッファを介して取り込まれた上記第２クロック信号と、上記第２回路に伝達された上記第２内部クロック信号との位相差が小さくなるように上記第２内部クロック信号を形成する。これにより入力セットアップ及びホールド時間を短くすることができ、クロック信号の周波数を更に上げことができる。 （もっと読む）

【課題】メモリ階層内の物理的な場所まで考慮でき、個別アクセスの物理的な電力負荷まで考慮でき、きめ細かな電力の最適化を実現可能な集積装置およびそのレイアウト方法、並びにプログラムを提供する。
【解決手段】集積装置１においては、データ処理装置２とメモリマクロ３−０〜３−３が、メモリアドレスと消費電力が相関関係を持つようにレイアウトされ、アクセス回数多いデータを消費電力の小さい領域（近く）に置くことで低消費電力化を実現するように構成されている。 （もっと読む）

【課題】記憶データの秘匿性の向上を図ることが可能な半導体装置を提供する。
【解決手段】アドレスデータおよび書き込みデータを出力する書き込み制御部７と、スクランブル情報を記憶するスクランブル情報記憶部ＳＣを含み、書き込み制御部７から受けたアドレスデータおよび書き込みデータの少なくともいずれか一方をスクランブル情報に基づいてスクランブル処理するスクランブル部１１と、スクランブル部１１から受けたアドレスデータに基づいてスクランブル部１１から受けたデータを不揮発的に記憶するデータ記憶部２とを備え、スクランブル部１１は、電源オン時にスクランブル情報をランダムに生成してスクランブル情報記憶部ＳＣに書き込み、スクランブル情報記憶部ＳＣの記憶するスクランブル情報は、電源オフ時に消去される。 （もっと読む）

メモリ（１０）が複数のメモリアレイを含む。複数のメモリアレイの各々は複数のサブアレイ（５２〜１２９）を含む。複数のメモリアレイに給電するために、メモリ（１０）に複数の電源導線（１５８、１６０）が備えられる。メモリ（１０）にアクセスしてメモリ（１０）から複数のビットを同時に読み取るとき、複数の電源導線に比較的均一な消費電流を供給するようにサブアレイ（５２、１２９）がアクセスされる。一実施形態において、アクセスされるサブアレイ（５２、１２９）は、アクセスされる各サブアレイの側部または端部が互いに隣接しないように構成される。
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集積回路デバイス(100)は、第1のプリデコード値を受け取る第1の入力、第1のクロック信号を受け取る第2の入力、及び第1のクロック信号のエッジ事象に応答してラッチされた第1のプリデコード値を提供する出力を有する第1のラッチ(204)を含む。集積回路デバイス(100)は更に、メモリ構成要素(104)を含む。メモリ構成要素(104)は、ラッチされた第1のプリデコード値及びラッチされた第2のプリデコード値を受け取る入力と、第1のビット線と、第1のビット線に結合された複数のワード線とを含む。各ワード線は、ラッチされた第2のプリデコード値の対応するビットに関連付けられる。集積回路デバイス(100)は更に、ラッチされた第1のプリデコード値の対応するビットを受け取る入力を有するロジックを含む。ロジック(404)は、ラッチされた第1のプリデコード値の対応するビットにおける値のみに直接応答して第1のビット線をプリチャージすることになる。 （もっと読む）

【課題】モード制御信号入力により真理値表の書き込みを不要とし、かつ回路規模を増大することなく、２つの独立した演算器機能を実現するＬＵＴとして動作する半導体メモリを提供する。
【解決手段】モード制御信号ＰＭ，ＰＭ＿Ｎに応じてデータの読み書きと演算対象データの演算結果を構成する所定値の出力とのいずれか一方を実行するメモリセルＯＭ４，ＡＭ５を有するメモリセルアレイと、データの書き込みアドレス又は演算対象データの信号入力を受け付け、入力された信号に対応する書き込みワード線ＷＷＬを活性化する書き込みアドレスデコーダＷＡＤ２と、データの読み出しアドレス又は演算対象データの信号入力を受け付け、入力された信号に対応する読み出しワード線ＲＷＬを活性化する読み出しアドレスデコーダＲＡＤ３とを備える。 （もっと読む）

【課題】パーシャルモード時において消費電力を低減することが可能な半導体集積回路を提供する。
【解決手段】Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色成分がそれぞれ６ビットのデータで構成される１つの画素データを格納するための画素データ格納部は、１８個のメモリセルＣＥＬＬ１〜ＣＥＬＬ１８を有する。メモリセルＣＥＬＬ１〜ＣＥＬＬ３は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色成分のそれぞれのＭＳＢを格納する。メモリセルＣＥＬＬ４〜ＣＥＬＬ１８は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色成分のそれぞれのＭＳＢ以外の下位ビットデータを格納する。メモリセルＣＥＬＬ１〜ＣＥＬＬ３は、通常動作モード又はパーシャルモードにおいて読み出され、メモリセルＣＥＬＬ４〜ＣＥＬＬ１８は、通常動作モードにおいて読み出される。 （もっと読む）