【課題】メモリにおけるピーク消費電力管理のためのメカニズムを提供する。
【解決手段】サブ・アレイ・ブロックを含むメモリ・ストレージ・アレイにおけるピーク電力を管理するためのメカニズムが、サブ・アレイ・ブロックの各々に対するワードライン信号の起動を互い違いにすることにより、読み出し動作及び書き込み動作と関連したピーク電流を削減することができる。具体的には、１つのサブ・アレイ・ブロックの読み出しワードライン信号が、別のサブ・アレイ・ブロックの書き込みワードライン信号と同時に１つの論理レベルから別の論理レベルに遷移しないように、各々のサブ・アレイ・ブロックに対してワードライン信号を生成することができる。さらに、ワードライン・ユニットは、所与のサブ・アレイ・ブロックの読み出しワードライン信号が、別のサブ・アレイ・ブロックの読み出しワードライン信号と同時に１つの論理レベルから別の論理レベルに遷移しないように、ワードライン信号を生成することができる。 （もっと読む）

【課題】半導体メモリ装置において同期又は非同期のデータ読出しを、データ毎に行う。
【解決手段】各々がデータを記憶する複数のメモリセルと、前記メモリセルを特定するアドレス信号をデコードし、前記デコードされたアドレスに基づいた複数のメモリセルの一部に接続されるワード線の１つを選択するワード線選択信号を出力するアドレスデコーダと、選択データを保持するとともに、前記選択データに基いて、外部から供給される外部クロックを選択する選択部と、前記外部クロックが選択された場合、前記選択された外部クロックに同期して、又は、前記外部クロックが選択されなかった場合、前記外部クロックに同期せずに、前記ワード線選択信号に基づいて選択される前記複数のメモリセルの一部に対してデータを読み出すデータ読出部と、を備える半導体メモリ装置を提供する。 （もっと読む）

【課題】ほとんどの場合において読み出し動作のアクセス時間をより速くする。
【解決手段】少なくとも第１および第２のポートのワード線と少なくとも第１および第２のポートのビット線とに接続され、クロック信号に同期して読み出し動作が行われるメモリセル（セルアレイ１０内に配置）と、第１および第２のポートのロウアドレス同士を比較し、ロウアドレスの一致を検出するアドレス一致検出回路１７と、アドレス一致検出回路１７の検出結果に応じて調整されたタイミングを有するクロック信号を生成するタイミング生成回路１６ａと、を備える。 （もっと読む）

【課題】メモリセルにデータを書き込む前のプリチャージ回数を低減する。
【解決手段】プリチャージ回路３_０〜３_ｋはカラムごとに設けられ、リード時およびライト時にビット線をプリチャージし、プリチャージ制御回路７_０〜７_ｋは、プリチャージ回路３_０〜３_ｋごとに設けられ、自カラムのビット線ｂｌｔ_０〜ｂｌｔ_ｋの電位および書き込みデータＤｗに基づいて自カラムのビット線ｂｌｔ_０〜ｂｌｔ_ｋのプリチャージを制御する。 （もっと読む）

【課題】ＡポートとＢポートのロウアドレスが一致した場合においても、そのロウに属するメモリセルのワード線が両ポートとも開くのを防止しつつ、ＡポートおよびＢポートからメモリセルに独立にアクセスする。
【解決手段】ＡポートのロウアドレスＡＲＡＤとＢポートのロウアドレスＢＲＡＤとが一致した場合、クロックＡＣＬＫ、ＢＣＬＫに基づいて生成されたクロックＸＣＬＫに基づいてＡポートのワード線電位ＡＷＬを制御することでＡポートのみからメモリセルＭＣにアクセスさせ、クロックＡＣＬＫに基づいてＡポート用ビット線ＢＬＡ、ＢＬＢＡとＡポートとの間でデータをやり取りさせるとともに、クロックＢＣＬＫに基づいてＡポート用ビット線ＢＬＡ、ＢＬＢＡとＢポートとの間でデータをやり取りさせる。 （もっと読む）

【課題】半導体記憶装置の高速動作時における動作マージンを確保する。
【解決手段】コマンド入力手段１００は、コマンドの入力を受ける。バンク選択手段１０１は、コマンドに対応する所定のバンクを選択する。バースト転送手段１０２は、バンク選択手段１０１によって選択されたバンクを対象としてバースト転送を実行する。コマンド入力禁止手段１０３は、バースト転送手段１０２によるバースト転送が開始された場合には、コマンド入力手段１００が新たなコマンドの入力を受けることを禁止する。 （もっと読む）

【課題】メモリの出力バッファの平均電流値を低減し、消費電流を抑制すること。
【解決手段】本発明に係る半導体装置は、メモリリードアドレスＤの連続性を判定し、判定結果Ｈを出力するアドレス連続性判定回路２３と、判定結果Ｈに基づいて、メモリリードアドレスＤに対応するリードデータを出力するメモリの出力バッファ２２の駆動能力を制御する駆動能力切り替え制御回路２４と、ＣＰＵの要求リードアドレスＡに対応するリードデータが当該ＣＰＵへ到達するまでの期間に、ＣＰＵ要求リードアドレスＡに連続する予想アドレスを生成するアドレス生成部１２と、予想アドレスに対応するリードデータを格納するプリロードバッファ１４を備える。 （もっと読む）

【課題】 半導体メモリの動作マージンを向上する。
【解決手段】 半導体メモリは、複数のデータ端子に対応してそれぞれ設けられ、データ端子で受けるデータを保持する複数のメモリセルと、メモリセルから読み出されるデータ端子にそれぞれ対応するデータを順次に選択するビット選択回路と、ビット選択回路により選択されたデータを順次に増幅して出力するセンスアンプと、センスアンプから出力されるデータ端子にそれぞれ対応する直列のデータを並列のデータに変換し、変換した並列のデータを、対応するデータ端子にそれぞれ出力するデータ出力回路とを有している。 （もっと読む）

【課題】同期動作の高速化が可能な半導体記憶装置を提供する。
【解決手段】第１のバンク数を有するＢｏｏｔＲＡＭと、第１のバンク数より多い第２のバンク数を有するＤａｔａＲＡＭと、ＢｏｏｔＲＡＭおよびＤａｔａＲＡＭに設けられたビット線に対して行うプリチャージ動作を制御するイコライズタイマ制御回路４２とを備える。イコライズタイマ制御回路４２は、クロックに同期して動作する同期動作をＢｏｏｔＲＡＭに対して行う際、アドレスＡＤＤを受け取った後、最初の第１プリチャージ動作の終了後から次の第２プリチャージ動作が開始されるまでの間に、第２プリチャージ動作を第１プリチャージ動作と異なる動作時間に切り替える。 （もっと読む）

【課題】 マルチポートメモリのページ動作を容易に実行する。
【解決手段】 マルチポートメモリは、メモリセルを有する複数のメモリコアと、クロック信号を受けるクロック端子、メモリセルを選択するためにクロック信号に同期して供給されるアドレス信号を受けるアドレス端子、およびデータ信号を入出力するデータ入出力端子をそれぞれ有する複数の入出力ポートと、メモリコアにそれぞれ対応し、入出力ポートから供給されるアドレス信号のいずれかを選択し、選択したアドレス信号に応じてメモリセルをアクセスする制御回路と、複数個のメモリセルに対応するデータを保持するバッファとを有する。メモリセルに対して読み書きされるデータは、バッファを介してデータ入出力端子およびメモリセルに伝達される。 （もっと読む）

【課題】高周波数動作化や高速化が可能な半導体記憶装置を提供する。
【解決手段】複数のメモリセルを有するＳＲＡＭコア４７と、ロウアドレス及びカラムアドレスを含むアドレスをクロックに同期してインクリメントし、インクリメントしたアドレスを順次出力するアドレスカウンタ４１ａと、アドレスカウンタ４１ａから出力されたアドレスにおいて、ロウアドレスが切り替わるアドレスの前のアドレスを検知し、検知信号を出力するカウンタアドレス検知回路４２ａと、カウンタアドレス検知回路４２ａから出力される検知信号に応じて、メモリセルに接続されたビット線に対してプリチャージ動作を行うイコライズ制御回路４６ａとを備える。 （もっと読む）

【課題】データ信号線の本数を増大させることなくデータ信号を差動信号として構成した半導体集積回路を提供する。
【解決手段】半導体集積回路は、２つのデータ入出力端子と、２つのデータ入出力端子を介してデータを入力するデータ入力回路と、２つのデータ入出力端子を介してデータを出力するデータ出力回路とを含み、データ入力回路及びデータ出力回路の一方の回路は、２つのデータ入出力端子を個々に独立した端子として用いて２つの単相信号を伝送し、データ入力回路及びデータ出力回路の他方の回路は、２つのデータ入出力端子を一対の端子として用いて一対の差動信号を伝送する。 （もっと読む）

【課題】ＱＤＲ方式を採用した半導体記憶装置の高速動作と低レイテンシを実現する。
【解決手段】メモリセルアレイ（ＭＣＡ）、第１バッファ（ＲＸＫ）、第２バッファ（ＲＸＣ）、第１回路（１０１，１０２，１０３）、第２回路（１０４）、第１ＤＬＬ回路（ＲＸＤＬＬ）、及び第２ＤＬＬ回路（ＴＸＤＬＬ）を設ける。上記第１ＤＬＬ回路は、上記第１バッファを介して取り込まれた第１クロック信号と、上記第１回路に伝達された上記第１内部クロック信号との位相差が小さくなるように第１内部クロック信号を形成する。上記第２ＤＬＬ回路は、上記第２バッファを介して取り込まれた上記第２クロック信号と、上記第２回路に伝達された上記第２内部クロック信号との位相差が小さくなるように上記第２内部クロック信号を形成する。これにより入力セットアップ及びホールド時間を短くすることができ、クロック信号の周波数を更に上げことができる。 （もっと読む）

たとえばメモリ・ダイのスタックおよび装着された論理ダイを含むようなメモリ・デバイス、および方法が記載されている。記載されている方法およびデバイスは、メモリ・ダイのスタックのうち選択された部分に帯域幅を構成することを提供する。付加的な装置、システム、および方法が開示されている。 （もっと読む）

【課題】ｔＡＡ（アドレスアクセスタイム）が改善された半導体集積回路を提供する。
【解決手段】外部からライトモード及びリードモードを定義する命令語を提供することで、立ち上りクロック又は立ち下りクロックを用いて、ライト命令又はリード命令を提供する命令語デコーダ１１０、前記ライト命令に応じて、ライトレイテンシだけ外部アドレス及び前記ライト命令をシフトさせるシフトレジスタ部１３０、及び、前記リードモード時には前記外部アドレスをコラムアドレスとしてラッチし、前記ライトモード時には前記シフトレジスタから提供されたライト用アドレスをラッチして、前記コラムアドレスとして提供するコラムアドレスラッチ部１６０を含む。 （もっと読む）

【課題】半導体装置の期待値判定テストおよび不良サイクル検出に関し、高速のクロック信号を用いて連続してテストを行うことでテストに係る費用を削減する。
【解決手段】テスト対象回路であるＳＲＡＭ１２と、外部からテスタクロック信号Ｔｃｌを入力する入力端子１３と、テスタクロック信号Ｔｃｌのサイクル毎にＳＲＡＭ１２の論理的なテストを行うＢＩＳＴ回路１１と、ＢＩＳＴ回路１１におけるテスト結果を表すテスト結果信号Ｔｓを外部に出力する出力端子１５と、を備える。ＢＩＳＴ回路１１は、テスト結果信号Ｔｓの生成に先立って、テスト結果信号Ｔｓの代わりにテスト結果信号Ｔｓと同一の位相を有する所定のマーカ信号Ｍｓを生成する機能を有する。 （もっと読む）

クロックデューティサイクルを訂正し、出力遅延調整を実行するシステム及び方法が、スレーブデバイスとして動作するシリアル接続のデバイス用に提供される。マスタデバイスは第1のスレーブデバイスにクロックを供給する。各スレーブデバイスは、クロックを順に次のスレーブデバイスに送る。最下位のスレーブデバイスは、クロックをマスタデバイスに戻す。マスタデバイスは、送出クロックと帰還クロックとを比較し、デューティサイクル訂正又は出力遅延調整が必要かどうかを判定する。必要ならば、マスタデバイスは、スレーブデバイスに対するコマンドを生成し、出力して、デューティサイクル又は出力遅延調整を実行する。スレーブデバイスはそれぞれ、デューティサイクル訂正又は出力遅延調整を実行する回路を有する。実装形態では、各スレーブデバイスはメモリデバイスであり、マスタデバイスはメモリコントローラである。
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【課題】メモリチップの共有化を図ったメモリデバイスを提供することを課題とする。
【解決手段】
複数の電源電圧値を検出し、いずれの電源電圧値を検出したかを表す検出結果を出力する電源電圧検出部と、前記電源電圧検出部の検出結果に基づき、クロック信号の立ち上がり又は立ち下がりに同期して、前記検出結果に応じた複数のデータレートを設定するデータレート設定部と、前記データレート設定部によって設定される前記複数のデータレートでリードライトが行われるメモリセルアレイとを含む。 （もっと読む）

【解決手段】メモリ装置はクロックバッファ回路を含む。前記クロックバッファ回路は、クロスカップル論理回路を含む。前記クロスカップル論理回路は、前記論理ゲートのうち１つの出力が前記論理ゲートのうち１つの入力に結合された少なくとも２つの論理ゲートを備える。前記クロスカップル論理回路は、クロック信号を受けるため入力に結合される。前記メモリ装置はまた、前記クロスカップル論理回路の前記出力からクロック信号を生成するように動作可能なクロックドライバを含む。前記クロック信号から前記クロスカップル論理回路へのフィードバックループは、前記クロスカップル論理回路を制御する。バッファ回路は、前記クロック生成回路による競合を回避しつつ、前記クロック信号を維持するための前記クロック信号に結合された３端子インバータを含む。前記メモリ装置は、チップ選択信号によって有効とされる。 （もっと読む）

【課題】簡単な構成で使い勝手のよいデュアルポートメモリを有する半導体装置及びメモリマクロを提供する。
【解決手段】半導体装置又メモリマクロは、１つの入力及び出力ポートを持つメモリ回路及び第１タイミング信号に対応して入力又は出力動作を行う第１ポートと、上記第１タイミング信号とは非同期の第２タイミング信号に対応して入力又は出力動作を行う第２ポートを有する調停回路を備える。上記メモリ回路は、メモリ動作終了信号を上記調停回路に出力する。上記調停回路は、上記メモリ回路が非動作状態のときは上記第１又は第２ポートの上記第１又は第２タイミング信号に対応して上記メモリ回路のメモリアクセスを可能とし、上記メモリ回路が動作状態のときには上記メモリ終了信号を待って上記第１又は第２タイミング信号に対応した上記メモリ回路のメモリアクセスを可能とする。 （もっと読む）