半導体集積回路
【課題】データ信号線の本数を増大させることなくデータ信号を差動信号として構成した半導体集積回路を提供する。
【解決手段】半導体集積回路は、2つのデータ入出力端子と、2つのデータ入出力端子を介してデータを入力するデータ入力回路と、2つのデータ入出力端子を介してデータを出力するデータ出力回路とを含み、データ入力回路及びデータ出力回路の一方の回路は、2つのデータ入出力端子を個々に独立した端子として用いて2つの単相信号を伝送し、データ入力回路及びデータ出力回路の他方の回路は、2つのデータ入出力端子を一対の端子として用いて一対の差動信号を伝送する。
【解決手段】半導体集積回路は、2つのデータ入出力端子と、2つのデータ入出力端子を介してデータを入力するデータ入力回路と、2つのデータ入出力端子を介してデータを出力するデータ出力回路とを含み、データ入力回路及びデータ出力回路の一方の回路は、2つのデータ入出力端子を個々に独立した端子として用いて2つの単相信号を伝送し、データ入力回路及びデータ出力回路の他方の回路は、2つのデータ入出力端子を一対の端子として用いて一対の差動信号を伝送する。
【発明の詳細な説明】
【技術分野】
【0001】
本願開示は、一般に半導体集積回路に関し、詳しくはメモリ回路に関する。
【背景技術】
【0002】
クロック同期メモリ等のメモリ装置においては、データ信号とともにデータストローブ信号を送受信し、データ信号のデータ取り込みタイミングをデータストローブ信号により制御することで、高速且つ確実なデータ伝送を行っている。最近では、データ転送速度の高速化に伴い、タイミング設計の容易さやノイズの影響を考慮して、データストローブ信号を差動信号で構成し、データ信号を単相信号で構成するようになっている。ノイズには、論理LSI(Large Scale Integration)回路及びメモリ回路内部で入出力回路がスイッチングするのに伴い発生するスイッチングノイズや、隣接信号配線間で発生するクロストークノイズ等がある。このようにして発生するノイズの影響により、データ信号の伝播遅延の変動が生じる。差動信号の場合、例えばLSI内部で生じるスイッチングノイズは一対の2本の信号線に対して略等しいとみなすことができ、またこれら2本の信号線は隣接する信号線なのでクロストークも相互に同等とみなすことができる。従って差動信号を用いることにより、相対的なノイズの影響分が相殺され、ノイズの影響に強い回路構成が得られる。
【0003】
データストローブ信号はタイミングを決める信号であり、データ信号全体に対して一対のデータストローブ信号線を設ければよい。それに対してデータ信号については、データのビット数分の信号線が存在する。従って、データストローブ信号を差動信号の構成とすることはできるが、データ信号については、差動信号構成とすると信号線の本数が膨大になってしまい現実的ではない。このために、通常、データ信号については単相信号で構成する。
【0004】
差動信号の場合は信号判定の基準点が2つの差動信号のクロスポイントであり、単相信号の場合は信号判定の基準点が単相信号と基準電位とのクロスポイントである。このように差動信号と単相信号とでは、信号判定の基準点が異なり、ノイズの影響等によるタイミング特性が異なってしまう。このため、信号伝搬の遅延を考慮する際に、単相信号であるデータ信号と差動信号であるデータストローブ信号とのタイミング特性を合わせることが困難になり、タイミング設計が困難になる。
【0005】
従って、データ信号と差動信号であるデータストローブ信号とのタイミング特性とが合ったメモリ回路及びシステムが望まれる。そのためには、データ信号線の本数を増大させることなく、データ信号を差動信号として構成できることが望ましい。またデータストローブ信号を用いないメモリ構成も存在するが、そのような構成の場合も、データ信号線の本数を増大させることなくデータ信号を差動信号として構成できれば、ノイズ低減の観点から好ましい。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2005−32417号公報
【特許文献2】特開平6−224889号公報
【特許文献3】特表2005−535035号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
以上を鑑みると、データ信号線の本数を増大させることなくデータ信号を差動信号として構成した半導体集積回路が望まれる。
【課題を解決するための手段】
【0008】
半導体集積回路は、2つのデータ入出力端子と、前記2つのデータ入出力端子を介してデータを入力するデータ入力回路と、前記2つのデータ入出力端子を介してデータを出力するデータ出力回路とを含み、前記データ入力回路及び前記データ出力回路の一方の回路は、前記2つのデータ入出力端子を個々に独立した端子として用いて2つの単相信号を伝送し、前記データ入力回路及び前記データ出力回路の他方の回路は、前記2つのデータ入出力端子を一対の端子として用いて一対の差動信号を伝送する。
【発明の効果】
【0009】
本願開示の少なくとも1つの実施例によれば、データ信号線の本数を増大させることなくデータ信号を差動信号として構成したメモリシステムが構成できる。
【図面の簡単な説明】
【0010】
【図1】メモリシステムの構成の一例を示す図である。
【図2】メモリシステムの論理回路及びメモリ回路の具体的な構成の一例を示す図である。
【図3】論理回路のデータ信号の入出力部分の構成の一例を示す図である。
【図4】メモリ回路のデータ信号の入出力部分の構成の一例を示す図である。
【図5】単相信号の入力回路の構成の一例を示す図である。
【図6】単相信号の出力回路の構成の一例を示す図である。
【図7】差動信号の入力回路の構成の一例を示す図である。
【図8】差動信号の出力回路の構成の一例を示す図である。
【図9】信号終端の構成を示す図である。
【図10】メモリ回路の読出し動作を示すタイミング図である。
【図11】メモリ回路の書込み動作を示すタイミング図である。
【図12】メモリ回路の書込み動作及び後続する読出し動作を示すタイミング図である。
【図13】メモリ回路の読出し動作及び後続する書込み動作を示すタイミング図である。
【図14】連続して書込み動作を実行する場合の動作を示すタイミング図である。
【図15】連続して3回の書込み動作を実行する場合の動作を示すタイミング図である。
【発明を実施するための形態】
【0011】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【0012】
図1は、メモリシステムの構成の一例を示す図である。図1に示すメモリシステムは、論理回路10及びメモリ回路11を含む。メモリ回路11は、プリント回路基板上の配線等である複数の信号線を介して論理回路10に接続される。論理回路10は、クロック生成回路12、クロック出力バッファ13、及び複数の信号入出力端子14−1乃至14−12を含む。メモリ回路11は、内部クロック生成回路15、クロック入力バッファ16も、及び複数の信号入出力端子17−1乃至17−12を含む。
【0013】
クロック生成回路12はクロック信号を生成する。クロック生成回路12が生成したクロック信号に基づいて、クロック出力バッファ13が一対の差動クロック信号CLK及び/CLKを生成し、信号入出力端子14−1及び14−2から送出する。差動クロック信号CLK及び/CLKは、信号入出力端子17−1及び17−2を介してクロック入力バッファ16に入力され、受信クロック信号が内部クロック生成回路15に供給される。メモリ回路11の内部クロック生成回路15は、受信クロック信号に基づいて、メモリ回路11内部で使用するクロック信号を生成する。
【0014】
論理回路10の信号入出力端子14−11及び14−12は、差動信号であるデータストローブ信号DQS0及び/DQS0を論理回路10に対して入出力するための端子である。メモリ回路11の信号入出力端子17−11及び17−12は、差動信号であるデータストローブ信号DQS0及び/DQS0をメモリ回路11に対して入出力するための端子である。メモリ回路11へのデータ書き込みの場合には、データストローブ信号DQS0及び/DQS0が論理回路10からメモリ回路11に送信される。メモリ回路11からのデータ読出しの場合には、データストローブ信号DQS0及び/DQS0がメモリ回路11から論理回路10に送信される。
【0015】
信号入出力端子14−3乃至14−10は、論理回路10のデータ入出力端子である。また信号入出力端子17−3乃至17−10は、メモリ回路11のデータ入出力端子である。これらデータ入出力端子を介して伝送されるデータは、上記のデータストローブ信号DQS0及び/DQS0と所定のタイミング関係を有する。
【0016】
ここで、例えば信号入出力端子14−3及び14−4及び信号入出力端子17−3及び17−4に着目し、論理回路10側のこれら2つのデータ入出力端子とメモリ回路11側のこれら2つのデータ入出力端子との間を接続する2つのデータ信号線を考える。データ読出し時には、これら2つのデータ信号線を個々に独立した信号線として用いて、2つの単相信号を読出しデータDQ0及びDQ1としてメモリ回路11から論理回路10に伝送する。またデータ書き込み時には、これら2つのデータ信号線を一対の信号線として用いて、一対の差動信号DQ0及び/DQ0を書込みデータして、論理回路10からメモリ回路11に伝送する。また更に、DQ0及び/DQ0とは異なるタイミングで、一対の差動信号DQ1及び/DQ1を書込みデータとして、論理回路10からメモリ回路11に伝送する。このようにして、2ビットの書き込みデータDQ0及びDQ1を、差動信号として2度に分けて時分割で伝送する。このようにして、データ読出し動作の場合には、2つのデータ入出力端子を個々に独立した端子として用いて2つの単相信号を伝送し、データ書込み動作の場合には、2つのデータ入出力端子を一対の端子として用いて一対の差動信号を伝送する。
【0017】
上記のデータ伝送は、データ信号DQ0乃至DQ7の各々について、同様に行なわれる。即ち、信号入出力端子14−3乃至14−10及び信号入出力端子17−3乃至17−10の間を接続する複数のデータ信号線において、これら複数のデータ信号線の数に等しいビット数の読出しデータDQ0乃至DQ7を単相信号として一度に伝送する。またこれら複数のデータ信号線の数に等しいビット数の書き込みデータDQ0乃至DQ7を、差動信号として2度に分けて時分割で伝送する。一度目の伝送では例えばDQ0及び/DQ0、DQ2及び/DQ2、DQ4及び/DQ4、DQ6及び/DQ6を伝送し、二度目の伝送では例えばDQ1及び/DQ1、DQ3及び/DQ3、DQ5及び/DQ5、DQ7及び/DQ7を伝送してよい。
【0018】
図1に示す構成とすれば、論理回路10とメモリ回路11との間の信号線の本数、及び論理回路10及びメモリ回路11のピン数は、従来の構成と等しい。即ち、信号線の本数やピン数を増大させることなく、データ信号を差動信号として伝送することにより、ノイズ耐性を向上させることができる。またデータ信号をデータストローブ信号と同様の差動信号構成とすることで、データ信号とデータストローブ信号とのタイミング特性とを合わせることができ、タイミング設計が容易になる。また後程説明するように、書き込み時のレイテンシを利用することにより、データ伝送に従来使用されていなかったサイクルを利用して書き込みデータを伝送することができる。
【0019】
図2は、メモリシステムの論理回路10及びメモリ回路11の具体的な構成の一例を示す図である。論理回路10は、PLL&論理回路20、クロック出力回路21、カウンタ22、出力レジスタ23、入力レジスタ24、データ入出力回路25、データストローブ入出力回路26、論理回路コア27、アドレス出力回路28、及びコマンド出力回路29を含む。またメモリ回路11は、クロック生成回路30、クロック入力回路31、カウンタ32、出力レジスタ33、入力レジスタ34、データ入出力回路35、データストローブ入出力回路36、アドレス入力回路37、アドレスデコーダ38、コマンド入力回路39、コマンドデコーダ40、データアンプ41、及びメモリコア42を含む。
【0020】
論理回路10の論理回路コア27は、論理回路10の各部の動作を制御することにより、図2に示すメモリシステムにおけるデータ読出し及び書込み動作を制御する。論理回路コア27が生成するアドレスは、アドレス出力回路28を介してメモリ回路11に供給される。また論理回路コア27が生成するコマンドは、コマンド出力回路29を介してメモリ回路11に供給される。更に、論理回路コア27が生成するデータは、出力レジスタ23及びデータ入出力回路25を介してメモリ回路11に供給される。
【0021】
メモリ回路11のコマンド入力回路39は、論理回路10から供給されたコマンドを受け取り、受け取ったコマンドをコマンドデコーダ40に供給する。コマンドデコーダ40は、コマンドをデコードし、デコード結果に応じたライト信号、リード信号、プリチャージ信号等の種々の制御信号及びタイミング信号を生成する。これらの制御信号及びタイミング信号は、メモリ回路11の各回路部分に供給される。制御信号及びタイミング信号に従って、メモリ回路11の各回路部分の動作が実行される。
【0022】
アドレス入力回路37は、論理回路10からアドレスを受け取り、受け取ったアドレスをアドレスデコーダ38に供給する。アドレスデコーダ38はアドレスをデコードし、アドレスデコード信号をメモリコア42に供給する。
【0023】
メモリコア42には、複数のメモリセルがロー方向及びコラム方向にマトリクス状に配列されてセルアレイを構成し、各メモリセルにデータが格納される。メモリコア42には、複数のローアドレスに対応して複数のワード線が配置され、各ワード線に複数のメモリセルが接続される。またコラムアドレスが並ぶ方向には複数のビット線が並べられ、それぞれのビット線はメモリセルに接続される。
【0024】
メモリコア42においては、アドレスデコーダ38から供給されるアドレスデコード信号で指定されるワード線及びコラム選択線が活性化される。活性化されたワード線に接続されるメモリセルのデータは、ビット線に読み出されセンスアンプで増幅される。読み出し動作の場合、センスアンプで増幅されたデータは、活性化されたコラム選択線により選択され、データアンプ41、出力レジスタ33、及びデータ入出力回路35を介してメモリ回路11外部に出力される。書き込み動作の場合、メモリ回路11外部からデータ入出力回路35、入力レジスタ34、及びデータアンプ41を介して供給される書き込みデータが、活性化されたコラム選択線により選択されるコラムアドレスのセンスアンプに書き込まれる。この書き込みデータとメモリセルから読み出され再書き込みされるべきデータとが、活性化されたワード線に接続されるメモリセルに書き込まれる。
【0025】
論理回路10のPLL&論理回路20は、図1のクロック生成回路12に相当し、PLL回路及びその他論理回路を含み、クロック信号CLK及びデータストローブ信号DQSを生成する。クロック信号CLK及びデータストローブ信号DQSとは、互いに所定の位相関係を有するように生成される。PLL&論理回路20により生成されたクロック信号CLKは、クロック出力回路21を介してメモリ回路11に送信される。クロック信号CLKは、更にカウンタ22に供給されてよい。PLL&論理回路20により生成されたデータストローブ信号DQSは、データストローブ入出力回路26を介してメモリ回路11に供給される。メモリ回路11のクロック入力回路31は、論理回路10から供給されたクロック信号CLKを受信して、受信したクロック信号CLKをクロック生成回路30に供給する。クロック生成回路30は、受信クロック信号CLKに基づいて、内部クロック信号及びデータストローブ信号DQSを生成する。メモリ回路11の各内部回路は、クロック生成回路30が生成する内部クロック信号に基づいて動作する。クロック生成回路30が生成したデータストローブ信号DQSは、データ読出し動作時に、データストローブ入出力回路36を介して論理回路10へと送出される。またクロック生成回路30が生成したデータストローブ信号DQSは、データ読出し動作のために、カウンタ32に供給される。
【0026】
論理回路10のカウンタ22は、PLL&論理回路20の生成するクロック信号CLK又はデータストローブ信号DQSに基づいて動作し、タイミング信号を生成する。このカウンタ22の出力するタイミング信号に応じて、データ書込み動作時に、出力レジスタ23が保持データを出力する。出力レジスタ23が出力したデータは、データ入出力回路25を介して書込みデータDQとしてメモリ回路11に供給される。メモリ回路11のデータ入出力回路35は、論理回路10から供給された書込みデータDQを受信し、受信データを入力レジスタ34に供給する。メモリ回路11のカウンタ32は、論理回路10からデータストローブ入出力回路36を介して受け取ったデータストローブ信号DQSに基づいて動作し、受信データをラッチするためのタイミング信号を生成する。入力レジスタ34は、カウンタ32の生成したタイミング信号に応じて、データ入出力回路35からの受信データをラッチする。入力レジスタ34がラッチしたデータは、所定のタイミングでデータアンプ41に供給される。
【0027】
データ読出し動作時には、メモリコア42から読み出したデータが、データアンプ41を介して出力レジスタ33に供給されラッチされる。メモリ回路11のカウンタ32は、クロック生成回路30が生成したデータストローブ信号DQSに基づいて動作し、読出しデータを出力するためのタイミング信号を生成する。出力レジスタ33は、カウンタ32の生成したタイミング信号に応じて、保持データを出力する。出力レジスタ33が出力したデータは、データ入出力回路35を介して読出しデータDQとして論理回路10に供給される。論理回路10のデータ入出力回路25は、メモリ回路11から供給された読出しデータDQを受信し、受信データを入力レジスタ24に供給する。論理回路10のカウンタ22は、メモリ回路11からデータストローブ入出力回路26を介して受け取ったデータストローブ信号DQSに基づいて動作し、受信データをラッチするためのタイミング信号を生成する。入力レジスタ24は、カウンタ22の生成したタイミング信号に応じて、データ入出力回路25からの受信データをラッチする。入力レジスタ24がラッチしたデータは、所定のタイミングで論理回路コア27に供給される。
【0028】
データストローブ入出力回路26とデータストローブ入出力回路36との間のデータストローブ信号DQSの伝送は、差動信号による伝送として行なわれる。またデータ入出力回路25とデータ入出力回路35との間のデータ信号DQの伝送については、書込み動作時の場合には差動信号による伝送として行なわれ、読出し動作の場合には単相信号による伝送として行なわれる。即ち、読出し動作の場合には、2つのデータ入出力端子を個々に独立した端子として用いて2つの単相信号を伝送し、書込み動作の場合には、2つのデータ入出力端子を一対の端子として用いて一対の差動信号を伝送する。
【0029】
論理回路10及びメモリ回路11は、少なくとも2ビットのデータを格納する出力レジスタ23及び入力レジスタ34をそれぞれ含む。書込み動作時には、出力レジスタ23に格納される2ビットのデータを、一対の差動信号による2回の伝送として時分割でデータ入出力回路25から送信する。一対の差動信号による2回の伝送として時分割でデータ入出力回路35により受信した2ビットのデータは、入力レジスタ34に並列に格納される。入力レジスタ34に並列に格納されたデータは、纏めてデータアンプ41を介してメモリコア42に供給される。上記の2ビットの動作が、データ信号DQの各対に対して同様に実行される。即ち、データ信号DQが8ビットであれば、出力レジスタ23に格納される8ビットのデータを、4対の差動信号による2回の伝送として時分割でデータ入出力回路25から送信する。4対の差動信号による2回の伝送として時分割でデータ入出力回路35により受信した8ビットのデータは、入力レジスタ34に並列に格納される。なおバースト伝送の場合には、後程説明するように、上記の伝送を更に繰り返して実行することになる。
【0030】
図3は、論理回路10のデータ信号DQの入出力部分の構成の一例を示す図である。図3において、図2と同一の構成要素は同一の番号で参照する。図3は、2つのデータ入出力端子50及び51についてのデータ信号DQn及びDQn+1の入出力部分を示すものである。例えばデータ信号DQが8ビット幅であれば、図3に示す構成と同様の構成がデータ信号の各対DQ1及びDQ2、DQ3及びDQ4、DQ5及びDQ6、DQ7及びDQ8について設けられてよい。カウンタ回路22−1及びインバータ22−2乃至22−4が、図2のカウンタ22に相当する。レジスタ群24−1及び24−2及びスイッチ回路24−3乃至24−10が、図2の入力レジスタ24に相当する。レジスタ群23−1及びスイッチ回路23−2乃至23−11が、図2の出力レジスタ23に相当する。また入力回路25−1及び25−2並びに差動信号出力回路25−3が、図2のデータ入出力回路25に相当する。図3に示す出力制御信号とは、出力状態を指示する出力イネーブル信号である。また入力制御信号とは、入力状態を指示する入力イネーブル信号である。
【0031】
図3に示す各スイッチ回路は、カウンタ回路22−1からのタイミング信号がアサートされると導通し、カウンタ回路22−1からのタイミング信号がネゲートされると非導通となる。メモリ回路11からのデータ読出し時には、カウンタ回路22−1が、メモリ回路11から受信したデータストローブ信号DQSに応じてタイミング信号を生成し、スイッチ回路24−3乃至24−6を順次導通状態とする。これによりデータ入出力端子50から入力回路25−1を介して入力された4つの単相信号が、レジスタ群24−1にデータDO01乃至DO04として順次格納される。この例では、バースト長4を想定しており、このバースト長に等しいビット数のデータがレジスタ群24−1に格納されることになる。同様に、データ入出力端子51から入力回路25−2を介して入力された4つの単相信号が、レジスタ群24−2にデータDO11乃至DO14として順次格納される。
【0032】
メモリ回路11へのデータ書込み時には、カウンタ回路22−1が、論理回路10が内部で生成したクロック信号CLK又はデータストローブ信号に応じてタイミング信号を生成し、スイッチ回路23−3乃至23−7を順次導通状態とする。またこのときスイッチ回路23−2及び23−3はそれぞれ導通状態及び非導通状態に設定される。これによりレジスタ群23−1に格納されるデータDI01乃至DI04が、差動信号出力回路25−3を介して、データ入出力端子50及び51から差動信号として順次送出される。この例では、バースト長4を想定しており、このバースト長に等しいビット数のデータが差動信号出力回路25−3から送出される。次にスイッチ回路23−2及び23−3をそれぞれ非導通状態及び導通状態に設定し、スイッチ回路23−8乃至23−11を順次導通状態とする。これによりレジスタ群23−1に格納されるデータDI11乃至DI14が、差動信号出力回路25−3を介して、データ入出力端子50及び51から差動信号として順次送出される。
【0033】
図4は、メモリ回路11のデータ信号DQの入出力部分の構成の一例を示す図である。図4において、図2と同一の構成要素は同一の番号で参照する。図4は、2つのデータ入出力端子52及び53についてのデータ信号DQn及びDQn+1の入出力部分を示すものである。例えばデータ信号DQが8ビット幅であれば、図4に示す構成と同様の構成がデータ信号の各対DQ0及びDQ1、DQ2及びDQ3、DQ4及びDQ5、DQ6及びDQ7について設けられてよい。カウンタ回路32−1及びインバータ32−2乃至32−4が、図2のカウンタ32に相当する。レジスタ群34−1、データ書込みスイッチ34−2、及びスイッチ回路34−3乃至34−10が、図2の入力レジスタ34に相当する。レジスタ群33−1及びスイッチ回路33−2乃至33−9が、図2の出力レジスタ33に相当する。また入力回路35−1並びに出力回路35−2及び35−3が、図2のデータ入出力回路35に相当する。図4に示す出力制御信号とは、出力状態を指示する出力イネーブル信号である。また入力制御信号とは、入力状態を指示する入力イネーブル信号である。
【0034】
図4に示す各スイッチ回路は、カウンタ回路32−1からのタイミング信号がアサートされると導通し、カウンタ回路32−1からのタイミング信号がネゲートされると非導通となる。メモリ回路11からのデータ読出し時には、カウンタ回路32−1が、メモリ回路11内部で生成したデータストローブ信号DQSに応じてタイミング信号を生成する。これにより、スイッチ回路33−2乃至33−5を順次導通状態とするとともに、同時にスイッチ回路33−6乃至33−9を順次導通状態とする。データアンプ41から供給された4ビットデータDO01乃至DO04は、レジスタ群33−1から出力回路35−2及びデータ入出力端子52を介してメモリ回路11外部に送出される。また同時に、データアンプ41から供給された4ビットデータDO11乃至DO14は、レジスタ群33−1から出力回路35−3及びデータ入出力端子53を介してメモリ回路11外部に送出される。この例では、バースト長4を想定しており、このバースト長に等しいビット数のデータがデータ入出力端子52及び53から送出される。
【0035】
メモリ回路11へのデータ書込み時には、カウンタ回路32−1が、論理回路10から受信したデータストローブ信号DQSに応じてタイミング信号を生成し、スイッチ回路34−3乃至34−6を順次導通状態とする。これによりデータ入出力端子52及び53を介して差動信号として受信され入力回路35−1により単相信号に変換されたデータが、レジスタ群34−1にデータDI01乃至DI04として格納される。この例では、バースト長4を想定しており、このバースト長に等しいビット数のデータがレジスタ群34−1に格納される。次に、カウンタ回路32−1の生成するタイミング信号に応じて、スイッチ回路34−7乃至34−10を順次導通状態とする。これによりデータ入出力端子52及び53を介して差動信号として受信され入力回路35−1により単相信号に変換されたデータが、レジスタ群34−1にデータDI11乃至DI14として格納される。
【0036】
図5は、単相信号の入力回路の構成の一例を示す図である。図5に示す回路が、例えば図3の入力回路25−1及び25−2として用いられる。図5に示す入力回路は、PMOSトランジスタ51及び52、NMOSトランジスタ53乃至55、及びインバータ56を含む。PMOSトランジスタ51及び52並びにNMOSトランジスタ53乃至55で差動増幅器を構成する。差動増幅器は、NMOSトランジスタ55のゲートに印加される入力イネーブル信号がアサートされると動作する。差動入力の一端であるNMOSトランジスタ53のゲートには、単相の入力データ信号が印加される。差動入力の他端であるNMOSトランジスタ54のゲートには、参照電圧VREFが印加される。図5の差動増幅器により、入力データ信号の信号電圧と参照電圧VREFとの大小関係に応じた信号が、インバータ56から出力される。
【0037】
図6は、単相信号の出力回路の構成の一例を示す図である。図6に示す回路が、例えば図4の出力回路35−2及び35−3として用いられる。図6に示す出力回路は、PMOSトランジスタ61、NMOSトランジスタ62、インバータ63及び64、及びNAND回路65及び66を含む。図6の回路は、出力イネーブル信号がアサートされると、PMOSトランジスタ61とNMOSトランジスタ62との接続点である出力端子から、データ信号Dataに応じたHIGH又はLOWの単相信号を出力する。
【0038】
図7は、差動信号の入力回路の構成の一例を示す図である。図7に示す回路が、例えば図4の入力回路35−1として用いられる。図7に示す入力回路は、PMOSトランジスタ71及び72、NMOSトランジスタ73乃至75、及びインバータ76を含む。PMOSトランジスタ71及び72並びにNMOSトランジスタ73乃至75で差動増幅器を構成する。差動増幅器は、NMOSトランジスタ75のゲートに印加される入力イネーブル信号がアサートされると動作する。差動入力の一端であるNMOSトランジスタ73のゲートには、差動データ信号の正相信号Diff_Pが印加される。差動入力の他端であるNMOSトランジスタ74のゲートには、差動データ信号の逆相信号Diff_Nが印加される。図7の差動増幅器により、2つの差動入力信号の大小関係に応じた信号が、インバータ76から出力される。
【0039】
図8は、差動信号の出力回路の構成の一例を示す図である。図8に示す回路が、例えば図3の差動信号出力回路25−3として用いられる。図8に示す出力回路は、PMOSトランジスタ81、NMOSトランジスタ82、インバータ83及び84、NAND回路85及び86、インバータ87、PMOSトランジスタ91、NMOSトランジスタ92、インバータ93及び94、及びNAND回路95及び96を含む。図8の回路は、出力イネーブル信号がアサートされると、PMOSトランジスタ81とNMOSトランジスタ82との接続点である出力端子から、データ信号Dataに応じたHIGH又はLOWの正相側信号Diff_Pを出力する。またPMOSトランジスタ91とNMOSトランジスタ92との接続点である出力端子から、データ信号Dataに応じたLOW又はHIGHの逆相側信号Diff_Nを出力する。
【0040】
図9は、信号終端の構成を示す図である。ODT(On Die Termination)機能では、制御信号(図2に示すODTCNTL)により、メモリ回路11毎に信号終端を制御できる。即ち、制御信号により、メモリ回路11の抵抗終端のオン及びオフを制御できる。図9に示す構成では、メモリ回路11側ではスイッチ105を介してブリッジ抵抗を形成する。論理回路10側では、電源電圧高電位側とグランド電位側とに抵抗を介して信号を終端する構成とし、スイッチ101乃至104で終端のオン及びオフを制御可能とする。
【0041】
図9の(a)は、信号を論理回路10からメモリ回路11に伝送する場合(即ち書込みの場合)を示す。この場合、メモリ回路11では終端オン(スイッチ105が導通)となり、2つのデータ入出力端子を抵抗を介して互いに接続する。また論理回路10では終端オフ(スイッチ101乃至104が非導通)となり、2つのデータ入出力端子を電源電圧及びグランド電圧から分離する。これにより差動信号の伝送に対する伝送路の終端が行なわれる。
【0042】
図9の(b)は、信号をメモリ回路11から論理回路10に伝送する場合(即ち読出しの場合)を示す。この場合、メモリ回路11では終端オフ(スイッチ105が非導通)となり、2つのデータ入出力端子を互いから分離する。また論理回路10では終端オン(スイッチ101乃至104が導通)となり、2つのデータ入出力端子の各々を、抵抗を介して電源電圧に接続するとともに抵抗を介してグランド電圧に接続する。これにより各信号線の各単相信号の伝送に対して、伝送路の終端が行なわれる。
【0043】
図10は、上記説明したメモリ回路11の読出し動作を示すタイミング図である。(a)乃至(f)は、比較のためにデータ信号が常時単相信号である従来のメモリ回路の読出し動作を示す。(g)乃至(l)は、書込み時のデータ信号が差動信号であるメモリ回路11の読出し動作を示す。
【0044】
(a)はクロック信号CLK、(b)はコマンド信号、(c)は差動のデータストローブ信号DQS及び/DQSを示す。また(d)は出力レジスタからのデータ信号DQnの出力タイミング、(e)は出力レジスタからのデータ信号DQn+1の出力タイミング、(f)は、メモリセルからのデータの読出しタイミングを示す。(g)はクロック信号CLK、(h)はコマンド信号、(i)は差動のデータストローブ信号DQS及び/DQSを示す。また(j)は出力レジスタからのデータ信号DQnの出力タイミング、(k)は出力レジスタからのデータ信号DQn+1の出力タイミング、(l)は、メモリセルからのデータの読出しタイミングを示す。図10に示されるように、読出し動作の場合には、従来のメモリ回路とメモリ回路11とでは同様の動作となっている。
【0045】
図11は、メモリ回路11の書込み動作を示すタイミング図である。(a)乃至(f)は、データ信号が常時単相信号である従来のメモリ回路の書込み動作を示す。(g)乃至(k)は、書込み時のデータ信号が差動信号であるメモリ回路11の書込み動作を示す。
【0046】
(a)はクロック信号CLK、(b)はコマンド信号、(c)は差動のデータストローブ信号DQS及び/DQSを示す。また(d)は入力レジスタへのデータ信号DQnの格納タイミング、(e)は入力レジスタへのデータ信号DQn+1の格納タイミング、(f)は、メモリセルへのデータの書込みタイミングを示す。書込みコマンドWRITEから所定のライトレイテンシWL後に印加する書込みデータDI01乃至DI04及びDI11乃至DI14がまず入力レジスタに格納される。入力レジスタへの4ビットのバースト書込みが終了すると、入力レジスタのデータがメモリセルへと書き込まれる。
【0047】
(g)はクロック信号CLK、(h)はコマンド信号、(i)は差動のデータストローブ信号DQS及び/DQSを示す。また(j)は入力レジスタへの差動データ信号DQn及びDQn+1の格納タイミング、(k)は、メモリセルへのデータの書込みタイミングを示す。書込みコマンドWRITEと同時にメモリ回路11への書き込みデータDI01乃至DI14の印加を開始し、書込みデータDI01乃至DI14がまず入力レジスタに格納される。入力レジスタへの4ビットのバースト書込みが2回終了すると、即ちDQに対する4ビットのバースト書込み及びDQ+1に対する4ビットのバースト書込みが終了すると、入力レジスタのデータがメモリセルへと書き込まれる。このように、従来はライトレイテンシWLとしてデータ伝送のない空白期間であったサイクルにおいて、メモリ回路11の場合は書込み差動信号のデータ伝送を実行する。
【0048】
図12は、メモリ回路11の書込み動作及び後続する読出し動作を示すタイミング図である。(a)乃至(f)は、従来のメモリ回路の動作を示す。(g)乃至(k)は、メモリ回路11の動作を示す。図11に示す書込み動作と同様に書込み動作が実行され、その後、図10に示す読出し動作と同様に読出し動作が実行される。書込み動作におけるメモリセルへの書込み動作が終了するタイミングは、従来のメモリ回路とメモリ回路11とで同様である。従って、書込み動作に後続する読出し動作のタイミングも従来のメモリ回路とメモリ回路11とで同様である。
【0049】
図13は、メモリ回路11の読出し動作及び後続する書込み動作を示すタイミング図である。(a)乃至(f)は、従来のメモリ回路の動作を示す。(g)乃至(k)は、メモリ回路11の動作を示す。従来のメモリ回路の場合は、書込みコマンドWRITEに続くライトレイテンシの間に、先行する読出しコマンドREADに対応する読出しデータをメモリ回路11から出力して信号線上に伝送させる。メモリ回路11の場合には、このライトレイテンシの期間に書込みデータを伝送させるので、従来のメモリ回路とは異なるタイミングで動作させる。即ち、読出しデータは読出しコマンドREADから従来と同一のリードレイテンシRLの後にメモリ回路11から出力されるが、そのリードレイテンシRLの間に、書込みデータDI01乃至DI14をメモリ回路11に印加する。これを実現するために、読出しコマンドREADの印加の直後に書込みコマンドWRITEを印加し、この書込みコマンドWRITEと同時に書込みデータの印加を開始する。メモリセルからの読出し動作が終了した後に、入力レジスタに格納されている書込みデータをメモリセルに書き込めばよい。
【0050】
図14は、連続して書込み動作を実行する場合の動作を示すタイミング図である。(a)乃至(f)は、従来のメモリ回路の動作を示す。(g)乃至(k)は、メモリ回路11の動作を示す。図14は、図11とはライトレイテンシが異なる場合を示してある。図14から分かるように、2回目の書込みコマンドWRITEに対する書込み動作の終了タイミングは、従来のメモリ回路とメモリ回路11とで同等となっている。
【0051】
図15は、連続して3回の書込み動作を実行する場合の動作を示すタイミング図である。(a)乃至(f)は、従来のメモリ回路の動作を示す。(g)乃至(k)は、メモリ回路11の動作を示す。図15は、図14と同一のライトレイテンシの場合を示してある。図15から分かるように、3回目の書込みコマンドに対応する書込み動作の終了タイミングは、従来のメモリ回路よりもメモリ回路11の方が若干遅いタイミングとなっている。
【0052】
以上の実施例は、データストローブ信号を用いる構成の場合を示したが、データストローブ信号を用いない構成の場合でも、データ信号を読出し時には単相として書込み時には差動とする上記の伝送方式を適用できることは明らかである。また上記の読出し動作及び書込み動作のタイミング図はDDR(Double Data Rate)のSDRAM(Synchronous Dynamic Random Access Memory)を想定したものであるが、限定的でない単なる一例であり、本願発明は他の任意のメモリ回路に適用することができる。
【0053】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【0054】
なお本願発明は、以下の内容を含むものである。
(付記1)
2つのデータ入出力端子と、
前記2つのデータ入出力端子を介してデータを入力するデータ入力回路と、
前記2つのデータ入出力端子を介してデータを出力するデータ出力回路と
を含み、前記データ入力回路及び前記データ出力回路の一方の回路は、前記2つのデータ入出力端子を個々に独立した端子として用いて2つの単相信号を伝送し、前記データ入力回路及び前記データ出力回路の他方の回路は、前記2つのデータ入出力端子を一対の端子として用いて一対の差動信号を伝送することを特徴とする半導体集積回路。
(付記2)
少なくとも2ビットのデータを格納するレジスタを含み、前記他方の回路は前記レジスタに格納される2ビットのデータを一対の差動信号による2回の伝送として時分割で伝送することを特徴とする付記1記載の半導体集積回路。
(付記3)
前記データ入出力端子を介して伝送されるデータと所定のタイミング関係を有するデータストローブ信号を差動信号として入出力する端子を更に含むことを特徴とする付記1記載の半導体集積回路。
(付記4)
前記半導体集積回路はメモリ回路であり、前記一方の回路は前記データ出力回路であり、前記他方の回路は前記データ入力回路であることを特徴とする付記1乃至3の何れか一項記載の半導体集積回路。
(付記5)
終端オン時には前記2つのデータ入出力端子を抵抗を介して互いに接続し、終端オフ時には前記2つのデータ入出力端子を互いから分離する信号終端回路を更に含むことを特徴とする付記4記載の半導体集積回路。
(付記6)
書き込みコマンド受信と同時に前記2つのデータ入出力端子を介して前記データ入力回路へのデータの入力を開始することを特徴とする付記4又は5記載の半導体集積回路。
(付記7)
前記論理回路はメモリ装置へのデータの読み書きを行なう回路であり、前記一方の回路は前記データ入力回路であり、前記他方の回路は前記データ出力回路であることを特徴とする付記1乃至3の何れか一項記載の半導体集積回路。
(付記8)
終端オン時には前記2つのデータ入出力端子の各々を抵抗を介して電源電圧に接続するとともに抵抗を介してグランド電圧に接続し、終端オフ時には前記2つのデータ入出力端子を前記電源電圧及び前記グランド電圧から分離する信号終端回路を更に含むことを特徴とする付記6記載の半導体集積回路。
(付記9)
書き込みコマンド送信と同時に前記前記メモリ装置への書き込みデータの書き込みを開始することを特徴とする付記7又は8記載の半導体集積回路。
(付記10)
論理回路と、
2つのデータ信号線を含む複数のデータ信号線と、
前記複数のデータ信号線を介して前記論理回路に接続されるメモリと
を含み、
前記2つのデータ信号線を個々に独立した信号線として用いて2つの単相信号を読出しデータとして前記メモリから前記論理回路に伝送し、前記2つのデータ信号線を一対の信号線として用いて一対の差動信号を書込みデータして前記論理回路から前記メモリに伝送することを特徴とするメモリシステム。
(付記11)
前記複数のデータ信号線は、前記複数のデータ信号線の数に等しいビット数の読出しデータを単相信号として一度に伝送し、前記複数のデータ信号線の数に等しいビット数の書き込みデータを差動信号として2度に分けて時分割で伝送することを特徴とする付記10記載のメモリシステム。
【符号の説明】
【0055】
10 論理回路
11 メモリ回路
12 クロック生成回路
13 クロック出力バッファ
14−1〜14−12 信号入出力端子
15 内部クロック生成回路
16 クロック入力バッファ
17−1〜17−12 信号入出力端子
【技術分野】
【0001】
本願開示は、一般に半導体集積回路に関し、詳しくはメモリ回路に関する。
【背景技術】
【0002】
クロック同期メモリ等のメモリ装置においては、データ信号とともにデータストローブ信号を送受信し、データ信号のデータ取り込みタイミングをデータストローブ信号により制御することで、高速且つ確実なデータ伝送を行っている。最近では、データ転送速度の高速化に伴い、タイミング設計の容易さやノイズの影響を考慮して、データストローブ信号を差動信号で構成し、データ信号を単相信号で構成するようになっている。ノイズには、論理LSI(Large Scale Integration)回路及びメモリ回路内部で入出力回路がスイッチングするのに伴い発生するスイッチングノイズや、隣接信号配線間で発生するクロストークノイズ等がある。このようにして発生するノイズの影響により、データ信号の伝播遅延の変動が生じる。差動信号の場合、例えばLSI内部で生じるスイッチングノイズは一対の2本の信号線に対して略等しいとみなすことができ、またこれら2本の信号線は隣接する信号線なのでクロストークも相互に同等とみなすことができる。従って差動信号を用いることにより、相対的なノイズの影響分が相殺され、ノイズの影響に強い回路構成が得られる。
【0003】
データストローブ信号はタイミングを決める信号であり、データ信号全体に対して一対のデータストローブ信号線を設ければよい。それに対してデータ信号については、データのビット数分の信号線が存在する。従って、データストローブ信号を差動信号の構成とすることはできるが、データ信号については、差動信号構成とすると信号線の本数が膨大になってしまい現実的ではない。このために、通常、データ信号については単相信号で構成する。
【0004】
差動信号の場合は信号判定の基準点が2つの差動信号のクロスポイントであり、単相信号の場合は信号判定の基準点が単相信号と基準電位とのクロスポイントである。このように差動信号と単相信号とでは、信号判定の基準点が異なり、ノイズの影響等によるタイミング特性が異なってしまう。このため、信号伝搬の遅延を考慮する際に、単相信号であるデータ信号と差動信号であるデータストローブ信号とのタイミング特性を合わせることが困難になり、タイミング設計が困難になる。
【0005】
従って、データ信号と差動信号であるデータストローブ信号とのタイミング特性とが合ったメモリ回路及びシステムが望まれる。そのためには、データ信号線の本数を増大させることなく、データ信号を差動信号として構成できることが望ましい。またデータストローブ信号を用いないメモリ構成も存在するが、そのような構成の場合も、データ信号線の本数を増大させることなくデータ信号を差動信号として構成できれば、ノイズ低減の観点から好ましい。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2005−32417号公報
【特許文献2】特開平6−224889号公報
【特許文献3】特表2005−535035号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
以上を鑑みると、データ信号線の本数を増大させることなくデータ信号を差動信号として構成した半導体集積回路が望まれる。
【課題を解決するための手段】
【0008】
半導体集積回路は、2つのデータ入出力端子と、前記2つのデータ入出力端子を介してデータを入力するデータ入力回路と、前記2つのデータ入出力端子を介してデータを出力するデータ出力回路とを含み、前記データ入力回路及び前記データ出力回路の一方の回路は、前記2つのデータ入出力端子を個々に独立した端子として用いて2つの単相信号を伝送し、前記データ入力回路及び前記データ出力回路の他方の回路は、前記2つのデータ入出力端子を一対の端子として用いて一対の差動信号を伝送する。
【発明の効果】
【0009】
本願開示の少なくとも1つの実施例によれば、データ信号線の本数を増大させることなくデータ信号を差動信号として構成したメモリシステムが構成できる。
【図面の簡単な説明】
【0010】
【図1】メモリシステムの構成の一例を示す図である。
【図2】メモリシステムの論理回路及びメモリ回路の具体的な構成の一例を示す図である。
【図3】論理回路のデータ信号の入出力部分の構成の一例を示す図である。
【図4】メモリ回路のデータ信号の入出力部分の構成の一例を示す図である。
【図5】単相信号の入力回路の構成の一例を示す図である。
【図6】単相信号の出力回路の構成の一例を示す図である。
【図7】差動信号の入力回路の構成の一例を示す図である。
【図8】差動信号の出力回路の構成の一例を示す図である。
【図9】信号終端の構成を示す図である。
【図10】メモリ回路の読出し動作を示すタイミング図である。
【図11】メモリ回路の書込み動作を示すタイミング図である。
【図12】メモリ回路の書込み動作及び後続する読出し動作を示すタイミング図である。
【図13】メモリ回路の読出し動作及び後続する書込み動作を示すタイミング図である。
【図14】連続して書込み動作を実行する場合の動作を示すタイミング図である。
【図15】連続して3回の書込み動作を実行する場合の動作を示すタイミング図である。
【発明を実施するための形態】
【0011】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【0012】
図1は、メモリシステムの構成の一例を示す図である。図1に示すメモリシステムは、論理回路10及びメモリ回路11を含む。メモリ回路11は、プリント回路基板上の配線等である複数の信号線を介して論理回路10に接続される。論理回路10は、クロック生成回路12、クロック出力バッファ13、及び複数の信号入出力端子14−1乃至14−12を含む。メモリ回路11は、内部クロック生成回路15、クロック入力バッファ16も、及び複数の信号入出力端子17−1乃至17−12を含む。
【0013】
クロック生成回路12はクロック信号を生成する。クロック生成回路12が生成したクロック信号に基づいて、クロック出力バッファ13が一対の差動クロック信号CLK及び/CLKを生成し、信号入出力端子14−1及び14−2から送出する。差動クロック信号CLK及び/CLKは、信号入出力端子17−1及び17−2を介してクロック入力バッファ16に入力され、受信クロック信号が内部クロック生成回路15に供給される。メモリ回路11の内部クロック生成回路15は、受信クロック信号に基づいて、メモリ回路11内部で使用するクロック信号を生成する。
【0014】
論理回路10の信号入出力端子14−11及び14−12は、差動信号であるデータストローブ信号DQS0及び/DQS0を論理回路10に対して入出力するための端子である。メモリ回路11の信号入出力端子17−11及び17−12は、差動信号であるデータストローブ信号DQS0及び/DQS0をメモリ回路11に対して入出力するための端子である。メモリ回路11へのデータ書き込みの場合には、データストローブ信号DQS0及び/DQS0が論理回路10からメモリ回路11に送信される。メモリ回路11からのデータ読出しの場合には、データストローブ信号DQS0及び/DQS0がメモリ回路11から論理回路10に送信される。
【0015】
信号入出力端子14−3乃至14−10は、論理回路10のデータ入出力端子である。また信号入出力端子17−3乃至17−10は、メモリ回路11のデータ入出力端子である。これらデータ入出力端子を介して伝送されるデータは、上記のデータストローブ信号DQS0及び/DQS0と所定のタイミング関係を有する。
【0016】
ここで、例えば信号入出力端子14−3及び14−4及び信号入出力端子17−3及び17−4に着目し、論理回路10側のこれら2つのデータ入出力端子とメモリ回路11側のこれら2つのデータ入出力端子との間を接続する2つのデータ信号線を考える。データ読出し時には、これら2つのデータ信号線を個々に独立した信号線として用いて、2つの単相信号を読出しデータDQ0及びDQ1としてメモリ回路11から論理回路10に伝送する。またデータ書き込み時には、これら2つのデータ信号線を一対の信号線として用いて、一対の差動信号DQ0及び/DQ0を書込みデータして、論理回路10からメモリ回路11に伝送する。また更に、DQ0及び/DQ0とは異なるタイミングで、一対の差動信号DQ1及び/DQ1を書込みデータとして、論理回路10からメモリ回路11に伝送する。このようにして、2ビットの書き込みデータDQ0及びDQ1を、差動信号として2度に分けて時分割で伝送する。このようにして、データ読出し動作の場合には、2つのデータ入出力端子を個々に独立した端子として用いて2つの単相信号を伝送し、データ書込み動作の場合には、2つのデータ入出力端子を一対の端子として用いて一対の差動信号を伝送する。
【0017】
上記のデータ伝送は、データ信号DQ0乃至DQ7の各々について、同様に行なわれる。即ち、信号入出力端子14−3乃至14−10及び信号入出力端子17−3乃至17−10の間を接続する複数のデータ信号線において、これら複数のデータ信号線の数に等しいビット数の読出しデータDQ0乃至DQ7を単相信号として一度に伝送する。またこれら複数のデータ信号線の数に等しいビット数の書き込みデータDQ0乃至DQ7を、差動信号として2度に分けて時分割で伝送する。一度目の伝送では例えばDQ0及び/DQ0、DQ2及び/DQ2、DQ4及び/DQ4、DQ6及び/DQ6を伝送し、二度目の伝送では例えばDQ1及び/DQ1、DQ3及び/DQ3、DQ5及び/DQ5、DQ7及び/DQ7を伝送してよい。
【0018】
図1に示す構成とすれば、論理回路10とメモリ回路11との間の信号線の本数、及び論理回路10及びメモリ回路11のピン数は、従来の構成と等しい。即ち、信号線の本数やピン数を増大させることなく、データ信号を差動信号として伝送することにより、ノイズ耐性を向上させることができる。またデータ信号をデータストローブ信号と同様の差動信号構成とすることで、データ信号とデータストローブ信号とのタイミング特性とを合わせることができ、タイミング設計が容易になる。また後程説明するように、書き込み時のレイテンシを利用することにより、データ伝送に従来使用されていなかったサイクルを利用して書き込みデータを伝送することができる。
【0019】
図2は、メモリシステムの論理回路10及びメモリ回路11の具体的な構成の一例を示す図である。論理回路10は、PLL&論理回路20、クロック出力回路21、カウンタ22、出力レジスタ23、入力レジスタ24、データ入出力回路25、データストローブ入出力回路26、論理回路コア27、アドレス出力回路28、及びコマンド出力回路29を含む。またメモリ回路11は、クロック生成回路30、クロック入力回路31、カウンタ32、出力レジスタ33、入力レジスタ34、データ入出力回路35、データストローブ入出力回路36、アドレス入力回路37、アドレスデコーダ38、コマンド入力回路39、コマンドデコーダ40、データアンプ41、及びメモリコア42を含む。
【0020】
論理回路10の論理回路コア27は、論理回路10の各部の動作を制御することにより、図2に示すメモリシステムにおけるデータ読出し及び書込み動作を制御する。論理回路コア27が生成するアドレスは、アドレス出力回路28を介してメモリ回路11に供給される。また論理回路コア27が生成するコマンドは、コマンド出力回路29を介してメモリ回路11に供給される。更に、論理回路コア27が生成するデータは、出力レジスタ23及びデータ入出力回路25を介してメモリ回路11に供給される。
【0021】
メモリ回路11のコマンド入力回路39は、論理回路10から供給されたコマンドを受け取り、受け取ったコマンドをコマンドデコーダ40に供給する。コマンドデコーダ40は、コマンドをデコードし、デコード結果に応じたライト信号、リード信号、プリチャージ信号等の種々の制御信号及びタイミング信号を生成する。これらの制御信号及びタイミング信号は、メモリ回路11の各回路部分に供給される。制御信号及びタイミング信号に従って、メモリ回路11の各回路部分の動作が実行される。
【0022】
アドレス入力回路37は、論理回路10からアドレスを受け取り、受け取ったアドレスをアドレスデコーダ38に供給する。アドレスデコーダ38はアドレスをデコードし、アドレスデコード信号をメモリコア42に供給する。
【0023】
メモリコア42には、複数のメモリセルがロー方向及びコラム方向にマトリクス状に配列されてセルアレイを構成し、各メモリセルにデータが格納される。メモリコア42には、複数のローアドレスに対応して複数のワード線が配置され、各ワード線に複数のメモリセルが接続される。またコラムアドレスが並ぶ方向には複数のビット線が並べられ、それぞれのビット線はメモリセルに接続される。
【0024】
メモリコア42においては、アドレスデコーダ38から供給されるアドレスデコード信号で指定されるワード線及びコラム選択線が活性化される。活性化されたワード線に接続されるメモリセルのデータは、ビット線に読み出されセンスアンプで増幅される。読み出し動作の場合、センスアンプで増幅されたデータは、活性化されたコラム選択線により選択され、データアンプ41、出力レジスタ33、及びデータ入出力回路35を介してメモリ回路11外部に出力される。書き込み動作の場合、メモリ回路11外部からデータ入出力回路35、入力レジスタ34、及びデータアンプ41を介して供給される書き込みデータが、活性化されたコラム選択線により選択されるコラムアドレスのセンスアンプに書き込まれる。この書き込みデータとメモリセルから読み出され再書き込みされるべきデータとが、活性化されたワード線に接続されるメモリセルに書き込まれる。
【0025】
論理回路10のPLL&論理回路20は、図1のクロック生成回路12に相当し、PLL回路及びその他論理回路を含み、クロック信号CLK及びデータストローブ信号DQSを生成する。クロック信号CLK及びデータストローブ信号DQSとは、互いに所定の位相関係を有するように生成される。PLL&論理回路20により生成されたクロック信号CLKは、クロック出力回路21を介してメモリ回路11に送信される。クロック信号CLKは、更にカウンタ22に供給されてよい。PLL&論理回路20により生成されたデータストローブ信号DQSは、データストローブ入出力回路26を介してメモリ回路11に供給される。メモリ回路11のクロック入力回路31は、論理回路10から供給されたクロック信号CLKを受信して、受信したクロック信号CLKをクロック生成回路30に供給する。クロック生成回路30は、受信クロック信号CLKに基づいて、内部クロック信号及びデータストローブ信号DQSを生成する。メモリ回路11の各内部回路は、クロック生成回路30が生成する内部クロック信号に基づいて動作する。クロック生成回路30が生成したデータストローブ信号DQSは、データ読出し動作時に、データストローブ入出力回路36を介して論理回路10へと送出される。またクロック生成回路30が生成したデータストローブ信号DQSは、データ読出し動作のために、カウンタ32に供給される。
【0026】
論理回路10のカウンタ22は、PLL&論理回路20の生成するクロック信号CLK又はデータストローブ信号DQSに基づいて動作し、タイミング信号を生成する。このカウンタ22の出力するタイミング信号に応じて、データ書込み動作時に、出力レジスタ23が保持データを出力する。出力レジスタ23が出力したデータは、データ入出力回路25を介して書込みデータDQとしてメモリ回路11に供給される。メモリ回路11のデータ入出力回路35は、論理回路10から供給された書込みデータDQを受信し、受信データを入力レジスタ34に供給する。メモリ回路11のカウンタ32は、論理回路10からデータストローブ入出力回路36を介して受け取ったデータストローブ信号DQSに基づいて動作し、受信データをラッチするためのタイミング信号を生成する。入力レジスタ34は、カウンタ32の生成したタイミング信号に応じて、データ入出力回路35からの受信データをラッチする。入力レジスタ34がラッチしたデータは、所定のタイミングでデータアンプ41に供給される。
【0027】
データ読出し動作時には、メモリコア42から読み出したデータが、データアンプ41を介して出力レジスタ33に供給されラッチされる。メモリ回路11のカウンタ32は、クロック生成回路30が生成したデータストローブ信号DQSに基づいて動作し、読出しデータを出力するためのタイミング信号を生成する。出力レジスタ33は、カウンタ32の生成したタイミング信号に応じて、保持データを出力する。出力レジスタ33が出力したデータは、データ入出力回路35を介して読出しデータDQとして論理回路10に供給される。論理回路10のデータ入出力回路25は、メモリ回路11から供給された読出しデータDQを受信し、受信データを入力レジスタ24に供給する。論理回路10のカウンタ22は、メモリ回路11からデータストローブ入出力回路26を介して受け取ったデータストローブ信号DQSに基づいて動作し、受信データをラッチするためのタイミング信号を生成する。入力レジスタ24は、カウンタ22の生成したタイミング信号に応じて、データ入出力回路25からの受信データをラッチする。入力レジスタ24がラッチしたデータは、所定のタイミングで論理回路コア27に供給される。
【0028】
データストローブ入出力回路26とデータストローブ入出力回路36との間のデータストローブ信号DQSの伝送は、差動信号による伝送として行なわれる。またデータ入出力回路25とデータ入出力回路35との間のデータ信号DQの伝送については、書込み動作時の場合には差動信号による伝送として行なわれ、読出し動作の場合には単相信号による伝送として行なわれる。即ち、読出し動作の場合には、2つのデータ入出力端子を個々に独立した端子として用いて2つの単相信号を伝送し、書込み動作の場合には、2つのデータ入出力端子を一対の端子として用いて一対の差動信号を伝送する。
【0029】
論理回路10及びメモリ回路11は、少なくとも2ビットのデータを格納する出力レジスタ23及び入力レジスタ34をそれぞれ含む。書込み動作時には、出力レジスタ23に格納される2ビットのデータを、一対の差動信号による2回の伝送として時分割でデータ入出力回路25から送信する。一対の差動信号による2回の伝送として時分割でデータ入出力回路35により受信した2ビットのデータは、入力レジスタ34に並列に格納される。入力レジスタ34に並列に格納されたデータは、纏めてデータアンプ41を介してメモリコア42に供給される。上記の2ビットの動作が、データ信号DQの各対に対して同様に実行される。即ち、データ信号DQが8ビットであれば、出力レジスタ23に格納される8ビットのデータを、4対の差動信号による2回の伝送として時分割でデータ入出力回路25から送信する。4対の差動信号による2回の伝送として時分割でデータ入出力回路35により受信した8ビットのデータは、入力レジスタ34に並列に格納される。なおバースト伝送の場合には、後程説明するように、上記の伝送を更に繰り返して実行することになる。
【0030】
図3は、論理回路10のデータ信号DQの入出力部分の構成の一例を示す図である。図3において、図2と同一の構成要素は同一の番号で参照する。図3は、2つのデータ入出力端子50及び51についてのデータ信号DQn及びDQn+1の入出力部分を示すものである。例えばデータ信号DQが8ビット幅であれば、図3に示す構成と同様の構成がデータ信号の各対DQ1及びDQ2、DQ3及びDQ4、DQ5及びDQ6、DQ7及びDQ8について設けられてよい。カウンタ回路22−1及びインバータ22−2乃至22−4が、図2のカウンタ22に相当する。レジスタ群24−1及び24−2及びスイッチ回路24−3乃至24−10が、図2の入力レジスタ24に相当する。レジスタ群23−1及びスイッチ回路23−2乃至23−11が、図2の出力レジスタ23に相当する。また入力回路25−1及び25−2並びに差動信号出力回路25−3が、図2のデータ入出力回路25に相当する。図3に示す出力制御信号とは、出力状態を指示する出力イネーブル信号である。また入力制御信号とは、入力状態を指示する入力イネーブル信号である。
【0031】
図3に示す各スイッチ回路は、カウンタ回路22−1からのタイミング信号がアサートされると導通し、カウンタ回路22−1からのタイミング信号がネゲートされると非導通となる。メモリ回路11からのデータ読出し時には、カウンタ回路22−1が、メモリ回路11から受信したデータストローブ信号DQSに応じてタイミング信号を生成し、スイッチ回路24−3乃至24−6を順次導通状態とする。これによりデータ入出力端子50から入力回路25−1を介して入力された4つの単相信号が、レジスタ群24−1にデータDO01乃至DO04として順次格納される。この例では、バースト長4を想定しており、このバースト長に等しいビット数のデータがレジスタ群24−1に格納されることになる。同様に、データ入出力端子51から入力回路25−2を介して入力された4つの単相信号が、レジスタ群24−2にデータDO11乃至DO14として順次格納される。
【0032】
メモリ回路11へのデータ書込み時には、カウンタ回路22−1が、論理回路10が内部で生成したクロック信号CLK又はデータストローブ信号に応じてタイミング信号を生成し、スイッチ回路23−3乃至23−7を順次導通状態とする。またこのときスイッチ回路23−2及び23−3はそれぞれ導通状態及び非導通状態に設定される。これによりレジスタ群23−1に格納されるデータDI01乃至DI04が、差動信号出力回路25−3を介して、データ入出力端子50及び51から差動信号として順次送出される。この例では、バースト長4を想定しており、このバースト長に等しいビット数のデータが差動信号出力回路25−3から送出される。次にスイッチ回路23−2及び23−3をそれぞれ非導通状態及び導通状態に設定し、スイッチ回路23−8乃至23−11を順次導通状態とする。これによりレジスタ群23−1に格納されるデータDI11乃至DI14が、差動信号出力回路25−3を介して、データ入出力端子50及び51から差動信号として順次送出される。
【0033】
図4は、メモリ回路11のデータ信号DQの入出力部分の構成の一例を示す図である。図4において、図2と同一の構成要素は同一の番号で参照する。図4は、2つのデータ入出力端子52及び53についてのデータ信号DQn及びDQn+1の入出力部分を示すものである。例えばデータ信号DQが8ビット幅であれば、図4に示す構成と同様の構成がデータ信号の各対DQ0及びDQ1、DQ2及びDQ3、DQ4及びDQ5、DQ6及びDQ7について設けられてよい。カウンタ回路32−1及びインバータ32−2乃至32−4が、図2のカウンタ32に相当する。レジスタ群34−1、データ書込みスイッチ34−2、及びスイッチ回路34−3乃至34−10が、図2の入力レジスタ34に相当する。レジスタ群33−1及びスイッチ回路33−2乃至33−9が、図2の出力レジスタ33に相当する。また入力回路35−1並びに出力回路35−2及び35−3が、図2のデータ入出力回路35に相当する。図4に示す出力制御信号とは、出力状態を指示する出力イネーブル信号である。また入力制御信号とは、入力状態を指示する入力イネーブル信号である。
【0034】
図4に示す各スイッチ回路は、カウンタ回路32−1からのタイミング信号がアサートされると導通し、カウンタ回路32−1からのタイミング信号がネゲートされると非導通となる。メモリ回路11からのデータ読出し時には、カウンタ回路32−1が、メモリ回路11内部で生成したデータストローブ信号DQSに応じてタイミング信号を生成する。これにより、スイッチ回路33−2乃至33−5を順次導通状態とするとともに、同時にスイッチ回路33−6乃至33−9を順次導通状態とする。データアンプ41から供給された4ビットデータDO01乃至DO04は、レジスタ群33−1から出力回路35−2及びデータ入出力端子52を介してメモリ回路11外部に送出される。また同時に、データアンプ41から供給された4ビットデータDO11乃至DO14は、レジスタ群33−1から出力回路35−3及びデータ入出力端子53を介してメモリ回路11外部に送出される。この例では、バースト長4を想定しており、このバースト長に等しいビット数のデータがデータ入出力端子52及び53から送出される。
【0035】
メモリ回路11へのデータ書込み時には、カウンタ回路32−1が、論理回路10から受信したデータストローブ信号DQSに応じてタイミング信号を生成し、スイッチ回路34−3乃至34−6を順次導通状態とする。これによりデータ入出力端子52及び53を介して差動信号として受信され入力回路35−1により単相信号に変換されたデータが、レジスタ群34−1にデータDI01乃至DI04として格納される。この例では、バースト長4を想定しており、このバースト長に等しいビット数のデータがレジスタ群34−1に格納される。次に、カウンタ回路32−1の生成するタイミング信号に応じて、スイッチ回路34−7乃至34−10を順次導通状態とする。これによりデータ入出力端子52及び53を介して差動信号として受信され入力回路35−1により単相信号に変換されたデータが、レジスタ群34−1にデータDI11乃至DI14として格納される。
【0036】
図5は、単相信号の入力回路の構成の一例を示す図である。図5に示す回路が、例えば図3の入力回路25−1及び25−2として用いられる。図5に示す入力回路は、PMOSトランジスタ51及び52、NMOSトランジスタ53乃至55、及びインバータ56を含む。PMOSトランジスタ51及び52並びにNMOSトランジスタ53乃至55で差動増幅器を構成する。差動増幅器は、NMOSトランジスタ55のゲートに印加される入力イネーブル信号がアサートされると動作する。差動入力の一端であるNMOSトランジスタ53のゲートには、単相の入力データ信号が印加される。差動入力の他端であるNMOSトランジスタ54のゲートには、参照電圧VREFが印加される。図5の差動増幅器により、入力データ信号の信号電圧と参照電圧VREFとの大小関係に応じた信号が、インバータ56から出力される。
【0037】
図6は、単相信号の出力回路の構成の一例を示す図である。図6に示す回路が、例えば図4の出力回路35−2及び35−3として用いられる。図6に示す出力回路は、PMOSトランジスタ61、NMOSトランジスタ62、インバータ63及び64、及びNAND回路65及び66を含む。図6の回路は、出力イネーブル信号がアサートされると、PMOSトランジスタ61とNMOSトランジスタ62との接続点である出力端子から、データ信号Dataに応じたHIGH又はLOWの単相信号を出力する。
【0038】
図7は、差動信号の入力回路の構成の一例を示す図である。図7に示す回路が、例えば図4の入力回路35−1として用いられる。図7に示す入力回路は、PMOSトランジスタ71及び72、NMOSトランジスタ73乃至75、及びインバータ76を含む。PMOSトランジスタ71及び72並びにNMOSトランジスタ73乃至75で差動増幅器を構成する。差動増幅器は、NMOSトランジスタ75のゲートに印加される入力イネーブル信号がアサートされると動作する。差動入力の一端であるNMOSトランジスタ73のゲートには、差動データ信号の正相信号Diff_Pが印加される。差動入力の他端であるNMOSトランジスタ74のゲートには、差動データ信号の逆相信号Diff_Nが印加される。図7の差動増幅器により、2つの差動入力信号の大小関係に応じた信号が、インバータ76から出力される。
【0039】
図8は、差動信号の出力回路の構成の一例を示す図である。図8に示す回路が、例えば図3の差動信号出力回路25−3として用いられる。図8に示す出力回路は、PMOSトランジスタ81、NMOSトランジスタ82、インバータ83及び84、NAND回路85及び86、インバータ87、PMOSトランジスタ91、NMOSトランジスタ92、インバータ93及び94、及びNAND回路95及び96を含む。図8の回路は、出力イネーブル信号がアサートされると、PMOSトランジスタ81とNMOSトランジスタ82との接続点である出力端子から、データ信号Dataに応じたHIGH又はLOWの正相側信号Diff_Pを出力する。またPMOSトランジスタ91とNMOSトランジスタ92との接続点である出力端子から、データ信号Dataに応じたLOW又はHIGHの逆相側信号Diff_Nを出力する。
【0040】
図9は、信号終端の構成を示す図である。ODT(On Die Termination)機能では、制御信号(図2に示すODTCNTL)により、メモリ回路11毎に信号終端を制御できる。即ち、制御信号により、メモリ回路11の抵抗終端のオン及びオフを制御できる。図9に示す構成では、メモリ回路11側ではスイッチ105を介してブリッジ抵抗を形成する。論理回路10側では、電源電圧高電位側とグランド電位側とに抵抗を介して信号を終端する構成とし、スイッチ101乃至104で終端のオン及びオフを制御可能とする。
【0041】
図9の(a)は、信号を論理回路10からメモリ回路11に伝送する場合(即ち書込みの場合)を示す。この場合、メモリ回路11では終端オン(スイッチ105が導通)となり、2つのデータ入出力端子を抵抗を介して互いに接続する。また論理回路10では終端オフ(スイッチ101乃至104が非導通)となり、2つのデータ入出力端子を電源電圧及びグランド電圧から分離する。これにより差動信号の伝送に対する伝送路の終端が行なわれる。
【0042】
図9の(b)は、信号をメモリ回路11から論理回路10に伝送する場合(即ち読出しの場合)を示す。この場合、メモリ回路11では終端オフ(スイッチ105が非導通)となり、2つのデータ入出力端子を互いから分離する。また論理回路10では終端オン(スイッチ101乃至104が導通)となり、2つのデータ入出力端子の各々を、抵抗を介して電源電圧に接続するとともに抵抗を介してグランド電圧に接続する。これにより各信号線の各単相信号の伝送に対して、伝送路の終端が行なわれる。
【0043】
図10は、上記説明したメモリ回路11の読出し動作を示すタイミング図である。(a)乃至(f)は、比較のためにデータ信号が常時単相信号である従来のメモリ回路の読出し動作を示す。(g)乃至(l)は、書込み時のデータ信号が差動信号であるメモリ回路11の読出し動作を示す。
【0044】
(a)はクロック信号CLK、(b)はコマンド信号、(c)は差動のデータストローブ信号DQS及び/DQSを示す。また(d)は出力レジスタからのデータ信号DQnの出力タイミング、(e)は出力レジスタからのデータ信号DQn+1の出力タイミング、(f)は、メモリセルからのデータの読出しタイミングを示す。(g)はクロック信号CLK、(h)はコマンド信号、(i)は差動のデータストローブ信号DQS及び/DQSを示す。また(j)は出力レジスタからのデータ信号DQnの出力タイミング、(k)は出力レジスタからのデータ信号DQn+1の出力タイミング、(l)は、メモリセルからのデータの読出しタイミングを示す。図10に示されるように、読出し動作の場合には、従来のメモリ回路とメモリ回路11とでは同様の動作となっている。
【0045】
図11は、メモリ回路11の書込み動作を示すタイミング図である。(a)乃至(f)は、データ信号が常時単相信号である従来のメモリ回路の書込み動作を示す。(g)乃至(k)は、書込み時のデータ信号が差動信号であるメモリ回路11の書込み動作を示す。
【0046】
(a)はクロック信号CLK、(b)はコマンド信号、(c)は差動のデータストローブ信号DQS及び/DQSを示す。また(d)は入力レジスタへのデータ信号DQnの格納タイミング、(e)は入力レジスタへのデータ信号DQn+1の格納タイミング、(f)は、メモリセルへのデータの書込みタイミングを示す。書込みコマンドWRITEから所定のライトレイテンシWL後に印加する書込みデータDI01乃至DI04及びDI11乃至DI14がまず入力レジスタに格納される。入力レジスタへの4ビットのバースト書込みが終了すると、入力レジスタのデータがメモリセルへと書き込まれる。
【0047】
(g)はクロック信号CLK、(h)はコマンド信号、(i)は差動のデータストローブ信号DQS及び/DQSを示す。また(j)は入力レジスタへの差動データ信号DQn及びDQn+1の格納タイミング、(k)は、メモリセルへのデータの書込みタイミングを示す。書込みコマンドWRITEと同時にメモリ回路11への書き込みデータDI01乃至DI14の印加を開始し、書込みデータDI01乃至DI14がまず入力レジスタに格納される。入力レジスタへの4ビットのバースト書込みが2回終了すると、即ちDQに対する4ビットのバースト書込み及びDQ+1に対する4ビットのバースト書込みが終了すると、入力レジスタのデータがメモリセルへと書き込まれる。このように、従来はライトレイテンシWLとしてデータ伝送のない空白期間であったサイクルにおいて、メモリ回路11の場合は書込み差動信号のデータ伝送を実行する。
【0048】
図12は、メモリ回路11の書込み動作及び後続する読出し動作を示すタイミング図である。(a)乃至(f)は、従来のメモリ回路の動作を示す。(g)乃至(k)は、メモリ回路11の動作を示す。図11に示す書込み動作と同様に書込み動作が実行され、その後、図10に示す読出し動作と同様に読出し動作が実行される。書込み動作におけるメモリセルへの書込み動作が終了するタイミングは、従来のメモリ回路とメモリ回路11とで同様である。従って、書込み動作に後続する読出し動作のタイミングも従来のメモリ回路とメモリ回路11とで同様である。
【0049】
図13は、メモリ回路11の読出し動作及び後続する書込み動作を示すタイミング図である。(a)乃至(f)は、従来のメモリ回路の動作を示す。(g)乃至(k)は、メモリ回路11の動作を示す。従来のメモリ回路の場合は、書込みコマンドWRITEに続くライトレイテンシの間に、先行する読出しコマンドREADに対応する読出しデータをメモリ回路11から出力して信号線上に伝送させる。メモリ回路11の場合には、このライトレイテンシの期間に書込みデータを伝送させるので、従来のメモリ回路とは異なるタイミングで動作させる。即ち、読出しデータは読出しコマンドREADから従来と同一のリードレイテンシRLの後にメモリ回路11から出力されるが、そのリードレイテンシRLの間に、書込みデータDI01乃至DI14をメモリ回路11に印加する。これを実現するために、読出しコマンドREADの印加の直後に書込みコマンドWRITEを印加し、この書込みコマンドWRITEと同時に書込みデータの印加を開始する。メモリセルからの読出し動作が終了した後に、入力レジスタに格納されている書込みデータをメモリセルに書き込めばよい。
【0050】
図14は、連続して書込み動作を実行する場合の動作を示すタイミング図である。(a)乃至(f)は、従来のメモリ回路の動作を示す。(g)乃至(k)は、メモリ回路11の動作を示す。図14は、図11とはライトレイテンシが異なる場合を示してある。図14から分かるように、2回目の書込みコマンドWRITEに対する書込み動作の終了タイミングは、従来のメモリ回路とメモリ回路11とで同等となっている。
【0051】
図15は、連続して3回の書込み動作を実行する場合の動作を示すタイミング図である。(a)乃至(f)は、従来のメモリ回路の動作を示す。(g)乃至(k)は、メモリ回路11の動作を示す。図15は、図14と同一のライトレイテンシの場合を示してある。図15から分かるように、3回目の書込みコマンドに対応する書込み動作の終了タイミングは、従来のメモリ回路よりもメモリ回路11の方が若干遅いタイミングとなっている。
【0052】
以上の実施例は、データストローブ信号を用いる構成の場合を示したが、データストローブ信号を用いない構成の場合でも、データ信号を読出し時には単相として書込み時には差動とする上記の伝送方式を適用できることは明らかである。また上記の読出し動作及び書込み動作のタイミング図はDDR(Double Data Rate)のSDRAM(Synchronous Dynamic Random Access Memory)を想定したものであるが、限定的でない単なる一例であり、本願発明は他の任意のメモリ回路に適用することができる。
【0053】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【0054】
なお本願発明は、以下の内容を含むものである。
(付記1)
2つのデータ入出力端子と、
前記2つのデータ入出力端子を介してデータを入力するデータ入力回路と、
前記2つのデータ入出力端子を介してデータを出力するデータ出力回路と
を含み、前記データ入力回路及び前記データ出力回路の一方の回路は、前記2つのデータ入出力端子を個々に独立した端子として用いて2つの単相信号を伝送し、前記データ入力回路及び前記データ出力回路の他方の回路は、前記2つのデータ入出力端子を一対の端子として用いて一対の差動信号を伝送することを特徴とする半導体集積回路。
(付記2)
少なくとも2ビットのデータを格納するレジスタを含み、前記他方の回路は前記レジスタに格納される2ビットのデータを一対の差動信号による2回の伝送として時分割で伝送することを特徴とする付記1記載の半導体集積回路。
(付記3)
前記データ入出力端子を介して伝送されるデータと所定のタイミング関係を有するデータストローブ信号を差動信号として入出力する端子を更に含むことを特徴とする付記1記載の半導体集積回路。
(付記4)
前記半導体集積回路はメモリ回路であり、前記一方の回路は前記データ出力回路であり、前記他方の回路は前記データ入力回路であることを特徴とする付記1乃至3の何れか一項記載の半導体集積回路。
(付記5)
終端オン時には前記2つのデータ入出力端子を抵抗を介して互いに接続し、終端オフ時には前記2つのデータ入出力端子を互いから分離する信号終端回路を更に含むことを特徴とする付記4記載の半導体集積回路。
(付記6)
書き込みコマンド受信と同時に前記2つのデータ入出力端子を介して前記データ入力回路へのデータの入力を開始することを特徴とする付記4又は5記載の半導体集積回路。
(付記7)
前記論理回路はメモリ装置へのデータの読み書きを行なう回路であり、前記一方の回路は前記データ入力回路であり、前記他方の回路は前記データ出力回路であることを特徴とする付記1乃至3の何れか一項記載の半導体集積回路。
(付記8)
終端オン時には前記2つのデータ入出力端子の各々を抵抗を介して電源電圧に接続するとともに抵抗を介してグランド電圧に接続し、終端オフ時には前記2つのデータ入出力端子を前記電源電圧及び前記グランド電圧から分離する信号終端回路を更に含むことを特徴とする付記6記載の半導体集積回路。
(付記9)
書き込みコマンド送信と同時に前記前記メモリ装置への書き込みデータの書き込みを開始することを特徴とする付記7又は8記載の半導体集積回路。
(付記10)
論理回路と、
2つのデータ信号線を含む複数のデータ信号線と、
前記複数のデータ信号線を介して前記論理回路に接続されるメモリと
を含み、
前記2つのデータ信号線を個々に独立した信号線として用いて2つの単相信号を読出しデータとして前記メモリから前記論理回路に伝送し、前記2つのデータ信号線を一対の信号線として用いて一対の差動信号を書込みデータして前記論理回路から前記メモリに伝送することを特徴とするメモリシステム。
(付記11)
前記複数のデータ信号線は、前記複数のデータ信号線の数に等しいビット数の読出しデータを単相信号として一度に伝送し、前記複数のデータ信号線の数に等しいビット数の書き込みデータを差動信号として2度に分けて時分割で伝送することを特徴とする付記10記載のメモリシステム。
【符号の説明】
【0055】
10 論理回路
11 メモリ回路
12 クロック生成回路
13 クロック出力バッファ
14−1〜14−12 信号入出力端子
15 内部クロック生成回路
16 クロック入力バッファ
17−1〜17−12 信号入出力端子
【特許請求の範囲】
【請求項1】
2つのデータ入出力端子と、
前記2つのデータ入出力端子を介してデータを入力するデータ入力回路と、
前記2つのデータ入出力端子を介してデータを出力するデータ出力回路と
を含み、前記データ入力回路及び前記データ出力回路の一方の回路は、前記2つのデータ入出力端子を個々に独立した端子として用いて2つの単相信号を伝送し、前記データ入力回路及び前記データ出力回路の他方の回路は、前記2つのデータ入出力端子を一対の端子として用いて一対の差動信号を伝送することを特徴とする半導体集積回路。
【請求項2】
少なくとも2ビットのデータを格納するレジスタを含み、前記他方の回路は前記レジスタに格納される2ビットのデータを一対の差動信号による2回の伝送として時分割で伝送することを特徴とする請求項1記載の半導体集積回路。
【請求項3】
前記データ入出力端子を介して伝送されるデータと所定のタイミング関係を有するデータストローブ信号を差動信号として入出力する端子を更に含むことを特徴とする請求項1記載の半導体集積回路。
【請求項4】
前記半導体集積回路はメモリ回路であり、前記一方の回路は前記データ出力回路であり、前記他方の回路は前記データ入力回路であることを特徴とする請求項1乃至3の何れか一項記載の半導体集積回路。
【請求項5】
終端オン時には前記2つのデータ入出力端子を抵抗を介して互いに接続し、終端オフ時には前記2つのデータ入出力端子を互いから分離する信号終端回路を更に含むことを特徴とする請求項4記載の半導体集積回路。
【請求項1】
2つのデータ入出力端子と、
前記2つのデータ入出力端子を介してデータを入力するデータ入力回路と、
前記2つのデータ入出力端子を介してデータを出力するデータ出力回路と
を含み、前記データ入力回路及び前記データ出力回路の一方の回路は、前記2つのデータ入出力端子を個々に独立した端子として用いて2つの単相信号を伝送し、前記データ入力回路及び前記データ出力回路の他方の回路は、前記2つのデータ入出力端子を一対の端子として用いて一対の差動信号を伝送することを特徴とする半導体集積回路。
【請求項2】
少なくとも2ビットのデータを格納するレジスタを含み、前記他方の回路は前記レジスタに格納される2ビットのデータを一対の差動信号による2回の伝送として時分割で伝送することを特徴とする請求項1記載の半導体集積回路。
【請求項3】
前記データ入出力端子を介して伝送されるデータと所定のタイミング関係を有するデータストローブ信号を差動信号として入出力する端子を更に含むことを特徴とする請求項1記載の半導体集積回路。
【請求項4】
前記半導体集積回路はメモリ回路であり、前記一方の回路は前記データ出力回路であり、前記他方の回路は前記データ入力回路であることを特徴とする請求項1乃至3の何れか一項記載の半導体集積回路。
【請求項5】
終端オン時には前記2つのデータ入出力端子を抵抗を介して互いに接続し、終端オフ時には前記2つのデータ入出力端子を互いから分離する信号終端回路を更に含むことを特徴とする請求項4記載の半導体集積回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2011−19189(P2011−19189A)
【公開日】平成23年1月27日(2011.1.27)
【国際特許分類】
【出願番号】特願2009−164038(P2009−164038)
【出願日】平成21年7月10日(2009.7.10)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
【公開日】平成23年1月27日(2011.1.27)
【国際特許分類】
【出願日】平成21年7月10日(2009.7.10)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
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