【課題】ＱＤＲ方式を採用した半導体記憶装置の高速動作と低レイテンシを実現する。
【解決手段】メモリセルアレイ（ＭＣＡ）、第１バッファ（ＲＸＫ）、第２バッファ（ＲＸＣ）、第１回路（１０１，１０２，１０３）、第２回路（１０４）、第１ＤＬＬ回路（ＲＸＤＬＬ）、及び第２ＤＬＬ回路（ＴＸＤＬＬ）を設ける。上記第１ＤＬＬ回路は、上記第１バッファを介して取り込まれた第１クロック信号と、上記第１回路に伝達された上記第１内部クロック信号との位相差が小さくなるように第１内部クロック信号を形成する。上記第２ＤＬＬ回路は、上記第２バッファを介して取り込まれた上記第２クロック信号と、上記第２回路に伝達された上記第２内部クロック信号との位相差が小さくなるように上記第２内部クロック信号を形成する。これにより入力セットアップ及びホールド時間を短くすることができ、クロック信号の周波数を更に上げことができる。 （もっと読む）

【課題】保持データを破壊することなくデータの読み出し及び書き込みを行なうＳＲＡＭの消費電力を低減する。
【解決手段】本発明によるＳＲＡＭは、メモリセル１、列アドレスデコーダ１４、プリチャージ制御回路１５、プリチャージ回路１２１を具備する。プリチャージ制御回路１５は、外部クロック信号ＣＬＫに応じて複数の読み出し用ビット線対ＲＤＴ_０、ＲＤＢ_０〜ＲＤＴ_ｎ−１、ＲＤＢ_ｎ−１に対するプリチャージのタイミングを決定する。プリチャージ回路１２１は、非選択読み出し用ビット線対ＲＤＴ_ｊ、ＲＤＢ_ｊをプリチャージせずに、選択読み出し用ビット線対ＲＤＴ_ｉ、ＲＤＢ_ｉをプリチャージする。 （もっと読む）

【解決手段】メモリ装置はクロックバッファ回路を含む。前記クロックバッファ回路は、クロスカップル論理回路を含む。前記クロスカップル論理回路は、前記論理ゲートのうち１つの出力が前記論理ゲートのうち１つの入力に結合された少なくとも２つの論理ゲートを備える。前記クロスカップル論理回路は、クロック信号を受けるため入力に結合される。前記メモリ装置はまた、前記クロスカップル論理回路の前記出力からクロック信号を生成するように動作可能なクロックドライバを含む。前記クロック信号から前記クロスカップル論理回路へのフィードバックループは、前記クロスカップル論理回路を制御する。バッファ回路は、前記クロック生成回路による競合を回避しつつ、前記クロック信号を維持するための前記クロック信号に結合された３端子インバータを含む。前記メモリ装置は、チップ選択信号によって有効とされる。 （もっと読む）

【課題】特性バラツキを抑制し、動作安定性を向上出来る半導体集積回路装置を提供すること。
【解決手段】 外部電源回路３から与えられる電圧ＶＤＤを電源電圧として用いて動作する半導体集積回路装置２であって、前記半導体集積回路装置２は、同一の半導体基板上に形成された第１半導体回路６及び第２半導体回路５と、前記半導体基板上に形成され、前記半導体集積回路装置２の動作性能に応じて、前記外部電源回路３の発生する前記電圧ＶＤＤを制御する制御情報ＣＮＴを保持する電圧制御回路４とを具備し、前記第１半導体回路６は、前記電圧制御回路４の保持する前記制御情報ＣＮＴに応じて、該第１半導体回路６の動作特性を変化させる特性制御回路１４を備える。 （もっと読む）

【課題】センスアンプの動作タイミングの調整効率を向上させる。
【解決手段】メモリアレイ（１３ＭＡ）、上記メモリアレイの出力信号を受けるように結合され、活性化信号（φＳＡ）を受ける制御入力端子を有するセンスアンプ（１３ＳＡ）、上記センスアップの上記制御入力端子に結合され、上記活性化信号を発生する出力端子を有するタイミング制御回路（１３ＴＣ）、及び電気的に書き込み可能な不揮発性記憶素子を有する。上記タイミング制御回路は、上記情報が格納されるべき揮発性格納回路（１３ＤＲ）、複数の遅延素子を含む遅延回路（ＤＬ０〜ＤＬ３）、及び上記揮発性格納回路に結合され上記揮発性格納回路に格納された上記情報に従って上記遅延回路内の１つ又は複数の遅延素子を選択する選択回路を有する。タイミング制御回路は、選択回路によって選択された１又は複数の遅延素子に応じて、上記活性化信号の出力タイミングを制御する。 （もっと読む）