【課題】低消費電力モードから通常動作モードへの復帰時におけるビット線の充電時間を適切に設定することで、復帰動作で消費される電力を低減する。
【解決手段】半導体記憶装置１０は、複数のビット線２ａ，２ｂ…のそれぞれを充電する充電回路４と、帰還経路５ａの配線にダミービット線３が用いられているリングオシレータ５と、リングオシレータ５の発振回数が、複数のビット線２ａ，２ｂ…の数に基づいて設定された所定の回数に達すると、検出信号を出力するカウンタ６と、低消費電力モードから通常動作モードへの復帰を指示する復帰信号に応じて、充電回路４による複数のビット線２ａ，２ｂ…の充電を開始させるとともにリングオシレータ５の発振を開始させ、カウンタ６から出力された検出信号に応じて、充電回路４による複数のビット線２ａ，２ｂ…の充電を終了させる制御回路７と、を有する。 （もっと読む）

【課題】メモリセルの特性バラツキに反映されたタイミング調整を可能とする。
【解決手段】メモリセル群は、対応の行のメモリセルに接続された複数のワード線と、対応の列のメモリセルに接続された複数の一対のビット線とをそれぞれが有する。一方のメモリセル群内のメモリセルへの書込もしくは読出が行われる場合には、他方のメモリセル群は非選択状態にある第１と第２のメモリセルアレイと、上記メモリセルとは接続関係が異なり、上記第１のメモリセルアレイの列に隣接して列状に設けられ、上記第１および第２のメモリセルへのデータの書込のいずれにおいても活性化される複数の第１ダミーセルと、上記メモリセルとは接続関係が異なり、上記第２のメモリセルアレイの列に隣接して列状に設けられ、上記第１および第２のメモリセルからの読出のいずれにおいても活性化される複数の第２ダミーセルとを有する。 （もっと読む）

【課題】回路面積が小さく、且つデータ読み出しを正確且つ高速にする。
【解決手段】
ロウデコーダは、メモリセルアレイのカラム方向の側部に配置されメモリセルを選択するための第１駆動信号をワード線に供給する。ダミーワード線は、カラム方向に延びるよう形成される。ダミービット線は、ロウ方向に延びるように形成される。ダミーワード線及びダミービット線の少なくとも１つはメモリセルアレイの外部に配置される。ロウデコーダは、第２駆動信号をダミービット線及びダミーワード線を介してセンスアンプ回路に向けて出力する。 （もっと読む）

【課題】電源電圧が低下した場合にも、データの読み出しを高速且つ正確に実行することを可能にした半導体記憶を提供する。
【解決手段】メモリセルは、ワード線とビット線の交差部に設けられ、ダミーセルは、ダミーワード線とダミービット線の交差部に設けられる。遅延回路は、ダミービット線に読み出された信号を遅延させてセンスアンプ活性化信号を生じさせる。センスアンプ回路は、センスアンプ活性化信号の変化に従い動作を開始しメモリセルからビット線に読み出された信号を検知・増幅する。遅延回路は、第１論理ゲート回路と第２論理ゲート回路とを交互に縦列接続して構成される。第１論理ゲート回路の出力信号が第１の論理状態から第２の論理状態に切り替わるのに要する第１の遅延時間よりも、第２論理ゲート回路の出力信号が第１の論理状態から第２の論理状態に切り替わるのに要する第２の遅延時間の方が長い。 （もっと読む）

【課題】レプリカセルを選択するレプリカワード線とメモリセルを選択するワード線とに一定の差分を有した電圧を用いて昇圧させる。
【解決手段】駆動電圧供給回路１０と、レプリカワード線駆動ドライバ１０と、レプリカワード線ＷＬｄと、レプリカセルアレイ２１と、レプリカビット線ＲＥＰ−ＢＬと、センスアンプイネーブル出力回路２３と、ワード線駆動ドライバ３０と、ワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞と、メモリセルアレイ３１と、ビット線ＢＬおよびＢＬＢと、センスアンプ３３とを設ける。 （もっと読む）

【課題】ＭＯＳトランジスタのしきい値電圧のばらつきに係らず、低電源電圧下においても安定かつ高速なデータ読出、スタンバイ電流の低減およびリテンション特性の向上を可能とする半導体装置を提供する。
【解決手段】半導体装置は、ＳＲＡＭセルからなるメモリセルＭＣが行列状に配列されるメモリセルアレイおよび周辺回路を含むＳＲＡＭブロックと、ＦＧＴブロックと、ＳＲＡＭブロックとＦＧＴブロックとを電気的に接続するための接続ブロックとから構成される。ＦＧＴブロックは、ＦＧＴ（フローティングゲートトランジスタ）５０と、ＳＲＡＭセルを構成するＭＯＳトランジスタのしきい値電圧のばらつきに応じて、ＦＧＴ５０のしきい値電圧をチューニングするためのプログラム回路とを有する。ＦＧＴ５０は、ＳＲＡＭブロックのスタンバイ時、ダイオード接続され、ＳＲＡＭ＿ＶＳＳ線と電気的に接続される。 （もっと読む）

メモリデバイスを動作させるシステムおよび方法が、開示される。特定の実施形態では、第1のビット線および第2のビット線に結合されるビットセルを含む装置が、開示される。本装置はまた、第1のビット線および第2のビット線に結合されるセンス増幅器も含む。本装置は、第1の信号を受け取ることに応答してセンス増幅器イネーブル信号をセンス増幅器に提供するように構成されるループ回路を含む。本装置はまた、第2の信号を受け取ることに応答してワード線イネーブル信号をワード線ドライバーに提供するように構成されるワード線イネーブル回路も含む。ループ回路は、ワード線イネーブル回路が第2の信号を受け取る前に第1の信号を受け取る。
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【課題】電源電圧の低電圧化が進んでも適正なタイミングでセンスアンプ回路を活性化させる。
【解決手段】メモリセルアレイ１０は、ワード線ＷＬとビット線対ＢＬ、／ＢＬの交差部に設けられたメモリセルＭＣを配列してなる。レプリカセルアレイ２０は、レプリカセルＲＣを含む複数個のレプリカ回路２１を有する。信号検出回路３０は、複数個のレプリカ回路２１のそれぞれが出力する出力信号のうち最も遅く立ち上がる出力信号を検出して検出信号を出力する。遅延回路４０は、所定の遅延量だけこの検出信号を遅延させる。 （もっと読む）

【課題】 SRAMモジュールにおける読み出しのタイミングマージンを製造ばらつき及び使用環境変化に対して安定に圧縮し、サイクル時間の高速化を図る。
【解決手段】 SRAMモジュール1において、N行×M列SRAMアレイ10内に配置されたビットセル11と、ビットセル性能計測用に利用されるレプリカビットセル21のレプリカSRAMセル列を有し、性能計測に利用されるレプリカビットセル数を制御可能な構成とする。クロックを受け取ることによってクロックジェネレータ回路50で内部パルス70を生成する際、パルスの前縁をクロック(clk)で作り、後縁をレプリカビットセル21のディレイを含めたディレイ回路で生成する。この内部パルス70をメモリセル選択するワード線の活性化時間、ビット線コントロール回路（ビット線プリチャージ回路、アドレス論理回路、センスアンプ増幅器）のタイミング制御に用いる。 （もっと読む）

【課題】データ線の容量によるデータ書き込み特性の悪化を防止し、低電圧で動作する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のワード線ＷＬと複数のビット線対ＢＬの各交差部に接続された複数のＳＲＡＭセルＣｅｌｌとを備えたメモリセルアレイ１と、ビット線対ＢＬと同様に形成されたレプリカビット線ＲＢＬと、接地電圧に向けて駆動されたビット線ＢＬｔを所定のタイミングで負電位に駆動するブートストラップ回路３と、レプリカビット線ＲＢＬを接地電圧に向けて駆動するレプリカ書き込みバッファ回路２とを備える。ブートストラップ回路３は、ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎに基づいてビット線ＢＬｔを負電位に駆動するタイミングを制御する。ブートストラップ回路３は、レプリカビット線ＲＢＬの電位が所定の値となったタイミングでビット線ＢＬｔを負電位に駆動する。 （もっと読む）

【課題】レプリカ・ビット線を使用したメモリの記憶容量が大容量化しても、センスアンプイネーブル信号の生成タイミングの変動を軽減する。
【解決手段】半導体集積回路装置は、複数のワード線wl[0]〜、複数のビット線bt[0]、bb[0]〜、複数の通常・メモリセルMEMCELL、アクセス制御回路WD、CTRL、複数のセンスアンプSA、第１と第２のレプリカ・ビット線rplbt[0]、[1]、第１と第２のレプリカ・メモリセルRPLCELL、第１と第２の論理回路INV0、1とを具備する。第１および第２のレプリカ・ビット線に第１および第２のレプリカ・メモリセルがそれぞれ接続され、第１および第２のレプリカ・ビット線rplbt[0]、[1]に第１および第２の論理回路INV0、1の入力がそれぞれ接続され、第２の論理回路の出力からセンスアンプイネーブル信号saeが生成され、この信号saeが複数のセンスアンプSAに供給される。 （もっと読む）

【課題】ライトマージンを維持しつつディスターブマージンを改善した半導体記憶装置を提供する。
【解決手段】メモリセルアレイ１は、一対のインバータＩＮＶ１、ＩＮＶ２を交差接続してなるメモリセルＭＣをワード線ＷＬとビット線対ＢＬ、／ＢＬとの交点に配列してなる。ダミートランジスタＱＮＤ１〜２は、メモリセルＭＣを構成するトランジスタの閾値電圧と一定の関係を有する閾値電圧を備えている。ダミービット線ＤＢＬは、ダミートランジスタＤＢＬの一端に接続され所定の電位まで充電される。ワード線ドライバ２は、ダミービット線ＤＢＬの電圧の変化に応じてワード線ＷＬの電圧の立ち上がり速度を変化させる。 （もっと読む）

【課題】通常メモリセルの保持データの誤読み出しを確実に防止することが可能な半導体メモリを提供する。
【解決手段】半導体メモリのセルフタイミング回路において、ダミーワード線に接続され通常レイアウトユニットから構成されたセルフタイミング用ダミーメモリセルが連続して配置された第１のダミービット線と、ダミーワード線に接続され通常レイアウトユニットと点対称又は線対称の関係を有する対称レイアウトユニットから構成されたセルフタイミング用ダミーメモリセルが連続して配置された第２のダミービット線と、第１のダミービット線及び第２のダミービット線を入力し、そのうち電位の変化速度の遅い方のダミービット線の電位変化に基づいて、セルフタイミング信号を出力するタイミング制御回路とを備える。 （もっと読む）

【課題】ＥＣＣ回路を搭載する半導体記憶装置の動作速度を向上させる。
【解決手段】リードラッチ回路１０１の動作タイミングを制御する読み出し信号ＲＹＰＡは、リードラッチ回路１０１に入力されるとともにＥＣＣレプリカ回路１０５にも入力され、ＥＣＣ回路１０２における信号伝播の経路に対応する回路を経由して、上記信号伝播の時間に応じた時間だけ遅延したタイミングで、書き込み信号ＷＹＰＡとしてライトバッファ回路１０４に入力される。 （もっと読む）

【課題】ビット線やワード線のクロスカップリングノイズを低減する。
【解決手段】メモリセルに読み出し制御信号を伝える１つ以上の読み出しワード線１５、１６、１７と、読み出しワード線にそれぞれ対応し読み出し制御信号の活性化に応じてメモリセルの情報を外部に伝送する１つ以上の読み出しビット線１８、１９、２０と、メモリセルに書き込み制御信号を伝える１つ以上の書き込みワード線１１、１２と、書き込みワード線にそれぞれ対応し書き込み制御信号の活性化に応じて外部の情報をメモリセルに伝送する１つ以上の書き込みビット線１３、１４とを備え、読み出しビット線と書き込みビット線とを可能な限り交互に配置し、前記読み出し制御信号と前記書き込み制御信号とを同時に活性化しないように制御する。 （もっと読む）

【課題】配線層の増加を招くことなくデータ入出力可能な半導体記憶装置を提供することを目的とする。
【解決手段】互いに交差する複数のワード線及び複数のビット線並びにこれらワード線及びビット線の各交差部に接続されたメモリセルを有し前記ビット線方向に配列された複数のセルアレイと、前記複数のセルアレイ間に設けられ隣接セルアレイのビット線間を接続するビット線ゲートと、前記メモリセルに対するアクセス時に前記ビット線ゲートにより接続されたビット線間を介したデータ転送経路を形成する制御回路とを備える。 （もっと読む）

【課題】ビット線を最適なレベルに降圧させる。
【解決手段】ビット線ＢＬ／ＢＬ￣にビット線電位モニター回路４ａを設け、そのモニター回路４ａの情報をもとにビット線ＢＬ／ＢＬ￣の降圧回路４ｂを制御することにより、ばらつきの影響を受けにくく、動作条件、ビット線ＢＬ／ＢＬ￣の電位、ビット線ＢＬ／ＢＬ￣の負荷容量に応じて容易にビット線ＢＬ／ＢＬ￣を最適なレベルに降圧することができる。 （もっと読む）

【課題】スリープモード時にＳＲＡＭセルに供給する電源電圧の電圧値をＳＲＡＭセルのリーク電流の低減化に最適な電圧値とすることができる半導体記憶装置を提供する。
【解決手段】モニター回路８を使用して電源回路５から出力させることができる電圧値のうち、スリープモード時にＳＲＡＭセルの記憶データを反転させない最大電圧値を測定する。電源制御回路７に、電源回路５から出力させることができる電圧値のうち、スリープモード時にＳＲＡＭセルの記憶データを反転させない最大電圧値の情報を記憶させる。電源制御回路７は、記憶した情報に基づいて電源回路５を制御し、電源回路５から、電源電圧ＣＥＬＬ−ＶＳＳとして、ＳＲＡＭセルの記憶データを反転させない最大電圧値を出力させる。 （もっと読む）

【課題】半導体集積回路において、進んだ製造プロセスにおいても、無駄に面積のオーバーヘッドが生じないメモリセルを実現する。
【解決手段】情報保持回路２Ｂは、第１の反転回路１８Ａと、連続して直列に接続された同極の２個のトランジスタ１８ｃ、１８ｄを有する第２の反転回路１８Ｂとを備える。前記第１の反転回路１８Ａの出力は前記第２の反転回路１８Ｂの入力に接続され、前記第２の反転回路１８Ｂの出力は前記第１の反転回路１８Ａの入力に接続される。書き込み用ポートＡＷは、前記情報保持回路２Ｂに接続される。前記第２の反転回路１８Ｂの同極の２個のトランジスタ１８ｃ、１８ｄのうち１つのトランジスタ１８ｃのゲートは、前記書き込み用ポートＡＷのデータ信号が入力される。 （もっと読む）