半導体集積回路装置およびその動作方法
【課題】レプリカ・ビット線を使用したメモリの記憶容量が大容量化しても、センスアンプイネーブル信号の生成タイミングの変動を軽減する。
【解決手段】半導体集積回路装置は、複数のワード線wl[0]〜、複数のビット線bt[0]、bb[0]〜、複数の通常・メモリセルMEMCELL、アクセス制御回路WD、CTRL、複数のセンスアンプSA、第１と第２のレプリカ・ビット線rplbt[0]、[1]、第１と第２のレプリカ・メモリセルRPLCELL、第１と第２の論理回路INV0、1とを具備する。第１および第２のレプリカ・ビット線に第１および第２のレプリカ・メモリセルがそれぞれ接続され、第１および第２のレプリカ・ビット線rplbt[0]、[1]に第１および第２の論理回路INV0、1の入力がそれぞれ接続され、第２の論理回路の出力からセンスアンプイネーブル信号saeが生成され、この信号saeが複数のセンスアンプSAに供給される。
【解決手段】半導体集積回路装置は、複数のワード線wl[0]〜、複数のビット線bt[0]、bb[0]〜、複数の通常・メモリセルMEMCELL、アクセス制御回路WD、CTRL、複数のセンスアンプSA、第１と第２のレプリカ・ビット線rplbt[0]、[1]、第１と第２のレプリカ・メモリセルRPLCELL、第１と第２の論理回路INV0、1とを具備する。第１および第２のレプリカ・ビット線に第１および第２のレプリカ・メモリセルがそれぞれ接続され、第１および第２のレプリカ・ビット線rplbt[0]、[1]に第１および第２の論理回路INV0、1の入力がそれぞれ接続され、第２の論理回路の出力からセンスアンプイネーブル信号saeが生成され、この信号saeが複数のセンスアンプSAに供給される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその動作方法に関するもので、特にレプリカ・ビット線(ＲＢＬ)を使用した内蔵半導体メモリの記憶容量が大容量化しても、センスアンプイネーブル信号の生成タイミングの変動を軽減するのに有益な技術に関する。
【背景技術】
【０００２】
半導体集積回路装置に内蔵されるＳＲＡＭ(スティック・ランダム・アクセスメモリ)を高速、低消費電力の読み出しとするために、微小振幅ビット線(ＢＬ)とクロックドセンスアンプが使用される。しかしながら、高速で確実な動作とするために、センスアンプイネーブル(ＳＡＥ)信号は微小振幅ビット線(ＢＬ)でのグローバルかつローカルなプロセス、電圧および温度(ＰＶＴ)の遅延変動を追跡しなければならない。もしも差動ビット線信号がセンスアンプオフセットを超過する以前にセンスアンプイネーブル(ＳＡＥ)信号が活性化されると、センスアンプ出力で読み出し誤りが生じてしまう。逆に、センスアンプイネーブル(ＳＡＥ)信号の活性化が遅れすぎると、アクセス時間と消費電力とが不必要に増加する。
【０００３】
下記非特許文献１には、グローバル(ＰＶＴ)スキューに関してレプリカ・ビット線(ＲＢＬ)は単純なバッファチェインよりもビット線(ＢＬ)の遅延を良好に追跡するので、ＳＲＡＭにおいてレプリカ・ビット線(ＲＢＬ)を使用してセンスアンプイネーブル(ＳＡＥ)信号のセルフ・タイミングを設定することが記載されている。このＳＲＡＭは、ワードデコーダーとセンスアンプとの間にレプリカ・ワード線(ＲＷＬ)とレプリカ・メモリセルとレプリカ・ビット線(ＲＢＬ)とダミー・メモリセルとインバータとが配置されている。読み出し動作でクロック信号に応答してワードデコーダーから生成されるレプリカ・ワード線(ＲＷＬ)がアサートされ、複数のレプリカ・メモリセルがオンとなって負荷のダミー・メモリセルが接続されたレプリカ・ビット線(ＲＢＬ)を放電する。フル振幅レプリカ・ビット線(ＲＢＬ)信号がインバータによって反転されてバッファされることによって生成されるセンスアンプイネーブル(ＳＡＥ)信号が、センスアンプに供給される。ビット線振幅の制限と電力節約のためのワード線の非活性化に、レプリカ・ビット線(ＲＢＬ)信号が同様に使用される。グローバルなＰＶＴ変動によって同一の半導体ダイのメモリセルの読み出し電流の変動が相関するものとなり、レプリカ・ビット線(ＲＢＬ)の遅延とビット線(ＢＬ)の遅延との良好な追跡が可能となるものである。
【０００４】
【非特許文献１】Ｕｍｕｔ Ａｒｓｌａｎ ｅｔ ａｌ， “Ｖａｒｉａｔｉｏｎ−Ｔｏｌｅｒａｎｔ ＳＲＡＭ Ｓｅｎｓｅ−Ａｍｐｌｉｆｉｅｒ Ｔｉｍｉｎｇ Ｕｓｉｎｇ”Ｃｏｎｆｉｇｕｒａｂｌｅ Ｒｅｐｌｉｃａ Ｂｉｔｌｉｎｅｓ， ＩＥＥＥ ２００８ Ｃｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ (ＣＩＣＣ) ２１−２４ Ｓｅｐｔ， ２００８， ＰＰ．４１５〜４１８．
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者等は本発明に先立って多数の知的財産権(ＩＰ)コアと多数のＩＰコアに対応する多種のメモリとを内蔵するシステムオンチップ(ＳｏＣ)と呼ばれるシステムＬＳＩの研究・開発に従事した。
【０００６】
半導体製造プロセスの微細化によってメモリセルのセルサイズが縮小され、より大容量のメモリをＳｏＣに内蔵することが可能となっている。その一方では、プロセスの微細化によって、半導体製造プロセスでのローカル遅延変動が増加している。このような半導体製造プロセスのローカル遅延変動による内蔵ＳＲＡＭのビット線(ＢＬ)の遅延の追跡のためには、上記非特許文献１に記載されたレプリカ・ビット線(ＲＢＬ)を使用するセンスアンプイネーブル(ＳＡＥ)信号のセルフ・タイミング設定は、有効な技術である。
【０００７】
図１は、本発明に先立って上記非特許文献１に記載の技術に基づいて本発明者等によって検討されたレプリカ・ビット線(ＲＢＬ)を使用するＳＲＡＭの構成を示す図である。
【０００８】
図１に示したＳＲＡＭは、ワードドライバ(ＷＤ)と、デコード制御回路(ＣＴＲＬ)と、レプリカ・ワード線(rplwl)と、複数個(ｊ個、ｊ＞１)のレプリカ・メモリセル(RPLCELL)と、レプリカ・ビット線(rplbt)と、複数個(ｋ個、ｋ＞１)のダミー・メモリセル(DMYCELL)と、プリチャージトランジスタ(PCH)と、インバータ(INV)と、バッファ(BUF)とを含んでいる。更に、図１に示したＳＲＡＭは、複数(ｎ＋１＞１)のワード線(wl[0]〜[n])と、複数(ｍ＋１＞１)のビット線・反転ビット線対(bt[0]、bb[0]〜bt[m]、bb[m])と、複数個((ｎ＋１)×(ｍ＋１))のＳＲＡＭ・メモリセル(MEMCELL)と、複数個(ｍ＋１＞１)のセンスアンプ(ＳＡ)を含んでいる。
【０００９】
デコード制御回路ＣＴＲＬにはクロックCLKとアドレス信号[0]〜[h]とが供給されることによって、デコード制御回路ＣＴＲＬからワードドライバＷＤにデコーダ信号dec[0]〜[i]が供給され、デコード制御回路ＣＴＲＬからプリチャージトランジスタPCHと複数個(ｊ個)のレプリカ・メモリセルRPLCELLにレプリカ・ワード線信号rplwlが供給される。プリチャージトランジスタPCHとしてのＰチャンネルＭＯＳトランジスタＰ0のソースは電源電圧ＶDDに接続される一方、トランジスタＰ0のドレインはレプリカ・ビット線rplbtに接続されている。このレプリカ・ビット線rplbtは、複数個(ｋ個＞１)のダミー・メモリセルDMYCELLと複数個(ｊ個＞１)のレプリカ・メモリセルRPLCELLとインバータINVの入力端子に接続される。インバータINVの出力端子から生成される反転レプリカ・ビット線rplbtnはデコード制御回路ＣＴＲＬとバッファBUFの入力端子とに供給され、バッファBUFの出力端子からセンスアンプイネーブル信号saeが生成され、複数個(ｍ＋１＞１)のセンスアンプＳＡに供給される。複数(ｍ＋１＞１)のビット線・反転ビット線対bt[0]、bb[0]〜bt[m]、bb[m]からのＳＲＡＭセル読み出し信号が複数個のセンスアンプＳＡの差動入力端子に供給されることによって、複数個のセンスアンプＳＡの出力端子から読み出しデータq[0]〜[m]が生成される。
【００１０】
図２は、図１に示すＳＲＡＭの動作を説明するための図１に示すＳＲＡＭの各部の波形図である。
【００１１】
図２に示すように、クロック信号CLKの立ち上がりに同期して変化するアドレス信号[0]〜[h]に応答してデコーダ信号dec[0]〜[i]の選択された１つの信号が立ち下る。wl[0]〜[n]のワードラインのうちでアドレス信号に対応する一本のワードラインが選択されて立ち上がる。立ち上がった選択ワードラインが接続されている複数ビット(ｍ＋１)のメモリセルの記憶保持状態に応答して複数(ｍ＋１＞１)のビット線・反転ビット線対bt[0]、bb[0]〜bt[m]、bb[m]の各ビット線・反転ビット線対の一方のビット線の電荷が引き抜かれ始める。尚、レプリカ・ワード線rplwlがローレベルの間には、レプリカ・ビット線rplbtはプリチャージトランジスタPCHであるＰチャンネルＭＯＳトランジスタＰ0によってハイレベルである電源電圧ＶDDにプリチャージされている。
【００１２】
一方、クロック信号CLKの立ち上がりに応答して、レプリカ・ワード線rplwlの電位がハイレベルに立ち上る。複数個(ｊ個)のレプリカ・メモリセルRPLCELLの内部では、ＰチャンネルＭＯＳトランジスタＰ11とＮチャンネルＭＯＳトランジスタＮ11とによって構成されたＣＭＯＳインバータの入力端子にはハイレベルの電源電圧ＶDDが供給されているので、このＣＭＯＳインバータの出力端子は接地電位ＧＮＤに維持されている。レプリカ・ワード線rplwlの電位がハイレベルに立ち上ることによって、複数個(ｊ個)のレプリカ・メモリセルRPLCELLの内部の転送トランジスタとしてのＮチャンネルＭＯＳトランジスタＮ12がオンとなるので、レプリカ・ビット線rplbtのプリチャージ電荷は複数個(ｊ個)のレプリカ・メモリセルRPLCELLの内部の複数個(ｊ個)の転送トランジスタＮ12を介して接地電位ＧＮＤに放電されるようになる。この放電によってレプリカ・ビット線rplbtの電位がインバータINVの論理しきい値より低いレベルに低下すると、インバータINVの出力はハイレベルとなり反転レプリカ・ビット線rplbtnの電位が立ち上がる。反転レプリカ・ビット線rplbtn の信号はバッファBUFの入力端子に供給され、バッファBUFの出力端子から生成されるセンスアンプイネーブル信号saeが複数個(ｍ＋１＞１)のセンスアンプＳＡに供給される。センスアンプイネーブル信号saeの立ち上がりのタイミングの複数(ｍ＋１＞１)のビット線・反転ビット線対(bt[0]、bb[0]〜bt[m]、bb[m])の電位差ΔVが複数個(ｍ＋１＞１)のセンスアンプＳＡによって増幅されて読み出しデータq[0]〜[m]が出力されるものとなる。このビット線・反転ビット線対の電位差ΔVがセンスアンプＳＡの入力電位差のオフセット分より小さいと、データの読み出しに失敗する。ワードラインwl[0]〜[n]のいずれかの選択ワードラインの電位が立ち上がり複数(ｍ＋１＞１)のビット線・反転ビット線の電位差ΔVがセンスアンプＳＡの入力電位差のオフセット分よりも大きくなるタイミングと、レプリカ・ワード線rplwlが立ち上がりレプリカ・ビット線rplblが立ち下がりセンスアンプイネーブル信号saeが立ち上がるタイミングとが略同時となるようにタイミングの調整が実行される。センスアンプイネーブル信号saeの電位の立ち上がりタイミングの調整は、レプリカ・ビット線rplbtに接続されるレプリカ・メモリセルRPLCELLの個数(ｊ個)の調整により実行可能となる。すなわち、レプリカ・メモリセルRPLCELLの個数(ｊ個)の増減によって、レプリカ・ビット線rplbtのプリチャージ電荷の接地電位ＧＮＤへの放電速度が増減されて、センスアンプイネーブル信号saeの電位の立ち上がりタイミングの調整が可能となる。
【００１３】
以上のようにして、上記非特許文献１に記載されたレプリカ・ビット線(ＲＢＬ)を使用するセンスアンプイネーブル信号のセルフ・タイミングの設定技術を採用することによって、半導体製造プロセスのローカル遅延変動による内蔵ＳＲＡＭのビット線(ＢＬ)の遅延追跡を実現することが可能である。
【００１４】
しかし、図１および図２に説明した上記非特許文献１に記載の技術に基づいて本発明に先立って本発明者等によって検討されたレプリカ・ビット線を使用するＳＲＡＭでのセンスアンプイネーブル信号のセルフ・タイミングの設定技術は、下記のような問題を有することが明らかとなった。
【００１５】
それは、ＳｏＣに内蔵される内蔵メモリの記憶容量の大容量化によるワード数の増加によってレプリカ・ビット線rplbtの遅延が大きくなる場合に、問題が発生するものである。すなわち、記憶容量の大容量化によるワード数の増加によってレプリカ・ビット線rplbtの遅延が大きくなると、レプリカ・ビット線rplbtのプリチャージ電荷を接地電位ＧＮＤへ放電する複数(ｊ個)のレプリカ・メモリセルRPLCELLのローカル変動によるセル電流の変動によってレプリカ・ビット線rplbtの遅延変動が増大する。また更に、記憶容量の大容量化によって、レプリカ・ビット線rplbtの信号が供給されるインバータINVの論理しきい値のローカル変動が増大する。その結果、レプリカ・ビット線rplbtの遅延変動とインバータINVの論理しきい値のローカル変動によって、センスアンプイネーブル信号saeの生成タイミング(立ち上がりタイミング)の変動が増大すると言う問題が明らかとされた。この変動は、センスアンプＳＡの出力端子でのデータの読み出しの失敗の原因となる。
【００１６】
図１７は、図１および図２に説明した本発明に先立って本発明者等によって検討されたレプリカ・ビット線を使用するＳＲＡＭのレプリカ・ビット線rplbtの遅延変動とインバータINVの論理しきい値のローカル変動とによるセンスアンプイネーブル信号saeの生成タイミング(立ち上がりタイミング)の変動の様子を示す図である。
【００１７】
図１７の例では、ＳＲＡＭのワード線(wl[0]〜[n])の本数は１０２４本であり、レプリカ・ビット線rplbtの信号はt_saeの経過時間で略１ボルトの振幅変化を生じる。このレプリカ・ビット線rplbtの振幅変化でも、レプリカ・ビット線rplbtの遅延が小さく高速振幅変化特性rplbt_ftとなる場合と、レプリカ・ビット線rplbtの遅延が大きく低速振幅変化特性rplbt_slとなる場合とがある。一方、レプリカ・ビット線rplbtの信号が供給されるインバータINVの論理しきい値が高論理しきい値電圧ＶLth_highとなる場合と、低論理しきい値電圧ＶLth_lowとなる場合とがある。従って、高速振幅変化特性rplbt_ftと高論理しきい値電圧ＶLth_highとのクロスオーバーによって、センスアンプイネーブル信号saeの小さな遅延sae_ftの生成タイミングが決定される。また、低速振幅変化特性rplbt_slと低速振幅変化特性rplbt_slとのクロスオーバーによって、センスアンプイネーブル信号saeの大きな遅延sae_slの生成タイミングが決定される。その結果、センスアンプイネーブル信号saeの生成タイミングの変動幅Δt_saeは、全体の８％と大きなものとなることが判明した。
【００１８】
本発明は、以上のような本発明に先立った本発明者等の検討の結果、なされたものである。
【００１９】
従って、本発明の目的とするところは、半導体集積回路装置に内蔵されてレプリカ・ビット線(ＲＢＬ)を使用した半導体メモリの記憶容量が大容量化しても、センスアンプイネーブル信号の生成タイミングの変動を軽減することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００２２】
すなわち、本発明の代表的な発明の代表的な実施の形態による半導体集積回路装置は、複数のワード線(wl[0]〜wl[n])と、複数のビット線(bt[0]、bb[0]〜bt[m]、bb[m])と、複数の通常・メモリセル(MEMCELL)と、アクセス制御回路(ＷＤ、ＣＴＲＬ)と、複数のセンスアンプ(ＳＡ)と、第１のレプリカ・ビット線(rplbt[0])と、第２のレプリカ・ビット線(rplbt[1])と、第１のレプリカ・メモリセル(RPLCELL])と、第２のレプリカ・メモリセル(RPLCELL)と、第１の論理回路(INV0)と、第２の論理回路(INV1)とを具備する。
【００２３】
前記第１のレプリカ・ビット線に前記第１レプリカ・メモリセルが接続され、前記第２のレプリカ・ビット線に前記第２のレプリカ・メモリセルが接続されている。前記第１のレプリカ・ビット線に前記第１の論理回路の入力端子が接続され、前記第１の論理回路の出力端子は前記第２のレプリカ・ビット線に接続されている。前記第２のレプリカ・ビット線に前記第２の論理回路の入力端子が接続され、前記第２の論理回路の出力端子からセンスアンプイネーブル信号(sae)が生成される(図３参照)。
【００２４】
前記センスアンプイネーブル信号(sae)が前記複数のセンスアンプ(ＳＡ)に供給されることによって、前記複数のビット線の複数の読み出し信号が前記複数のセンスアンプにより増幅され、前記複数のセンスアンプの複数の出力端子から複数の読み出しデータ(q[0]〜q[m])が生成されることを特徴とする(図４参照)。
【発明の効果】
【００２５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、レプリカ・ビット線(ＲＢＬ)を使用した半導体メモリの記憶容量が大容量化しても、センスアンプイネーブル信号の生成タイミングの変動を軽減することができる。
【発明を実施するための最良の形態】
【００２６】
《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００２７】
〔１〕本発明の代表的な実施の形態は、
行方向に略平行に配置された複数のワード線(wl[0]〜wl[n])と、
列方向に略平行に配置された複数のビット線(bt[0]、bb[0]〜bt[m]、bb[m])と、
前記複数のワード線と前記複数のビット線とに接続された複数の通常・メモリセル(MEMCELL)と、
アドレス信号(a[0]〜a[h])に応答して前記複数のワード線の任意の１つのワード線を選択することが可能なアクセス制御回路(ＷＤ、ＣＴＲＬ)と、
前記複数のビット線に接続された複数のセンスアンプ(ＳＡ)とを具備する半導体集積回路装置である。
【００２８】
前記半導体集積回路装置は、第１のレプリカ・ビット線(rplbt[0])と、第２のレプリカ・ビット線(rplbt[1])と、第１のレプリカ・メモリセル(RPLCELL])と、第２のレプリカ・メモリセル(RPLCELL)と、第１の論理回路(INV0)と、第２の論理回路(INV1)とを更に具備する。
【００２９】
前記第１のレプリカ・ビット線に前記第１レプリカ・メモリセルが接続されており、前記第２のレプリカ・ビット線に前記第２のレプリカ・メモリセルが接続されている。
【００３０】
前記第１のレプリカ・ビット線に前記第１の論理回路の入力端子が接続されており、前記第１の論理回路の出力端子は前記第２のレプリカ・ビット線に接続されている。
【００３１】
前記第２のレプリカ・ビット線に前記第２の論理回路の入力端子が接続されており、前記第２の論理回路の出力端子からセンスアンプイネーブル信号(sae)が生成される(図３参照)。
【００３２】
前記センスアンプイネーブル信号(sae)が前記複数のセンスアンプ(ＳＡ)に供給されることによって、前記複数のビット線の複数の読み出し信号が前記複数のセンスアンプにより増幅され、前記複数のセンスアンプの複数の出力端子から複数の読み出しデータ(q[0]〜q[m])が生成されることを特徴とする(図４参照)。
【００３３】
前記実施の形態によれば、レプリカ・ビット線は複数のレプリカ・ビット線に分割されているので、分割された各レプリカ・ビット線の遅延量が軽減される。分割された各レプリカ・ビット線の遅延量が軽減されることによって、分割された各レプリカ・ビット線の遅延変動が軽減される。従って、各レプリカ・ビット線の軽減された遅延変動と第１および第２の論理回路(INV0、INV1)の論理しきい値のローカル変動によるセンスアンプイネーブル信号(sae)の生成タイミングの変動が軽減されることができる(図１８参照)。
【００３４】
好適な実施の形態による半導体集積回路装置は、第１のプリチャージトランジスタ(PCH0)と第２のプリチャージトランジスタ(PCH1)とを更に具備する。
【００３５】
前記第１のプリチャージトランジスタは前記第１のレプリカ・ビット線(rplbt[0])に接続されており、前記第２のプリチャージトランジスタは前記第２のレプリカ・ビット線(rplbt[1])に接続されている。
【００３６】
前記センスアンプイネーブル信号に応答して前記複数のセンスアンプの前記複数の出力端子から複数の読み出しデータが生成される以前に、前記第１のプリチャージトランジスタと前記第２のプリチャージトランジスタとは前記第１のレプリカ・ビット線と前記第２のレプリカ・ビット線をそれぞれ所定のプリチャージ電位(ＶDD)に設定することを特徴とする(図４参照)。
【００３７】
他の好適な実施の形態による半導体集積回路装置は、第１のダミー・メモリセル(DMYCELL)と第２のダミー・メモリセル(DMYCELL)とを更に具備する。
【００３８】
前記第１のダミー・メモリセルは前記第１のレプリカ・ビット線(rplbt[0])に接続されており、前記第２のダミー・メモリセルは前記第２のレプリカ・ビット線(rplbt[1])に接続されていることを特徴とする(図３参照)。
【００３９】
更に他の好適な実施の形態による半導体集積回路装置は、前記アクセス制御回路に含まれるワードドライバ(ＷＤ)は複数のＣＭＯＳワードドライバ…、(K−1、CMOS_Drv)、(K、CMOS_Drv)、(K＋1、CMOS_Drv)、(K＋2、CMOS_Drv)、…を含む。
【００４０】
前記複数のＣＭＯＳワードドライバは前記列方向に配置され、前記複数のＣＭＯＳワードドライバのうちの互いに近接した２個のＣＭＯＳワードドライバ((K、CMOS_Drv)、(K＋1、CMOS_Drv))はその間に中間領域(611、612、613、621、622)を含む。前記第１のプリチャージトランジスタ(PCH0)と前記第１の論理回路(INV0)とは、前記中間領域の内部に形成されていることを特徴とする(図５、図６参照)。
【００４１】
より好適な実施の形態による半導体集積回路装置では、前記第１の論理回路(701)は第１のＣＭＯＳ・メモリセル(INVCELL)によって形成されており、前記第１のプリチャージトランジスタ(702)は第２のＣＭＯＳ・メモリセル(PCHCELL)によって形成されていることを特徴とする(図７、図８、図９参照)。
【００４２】
更により好適な実施の形態による半導体集積回路装置では、前記第１の論理回路を形成する前記第１のＣＭＯＳ・メモリセルと前記第１のプリチャージトランジスタを形成する前記第２のＣＭＯＳ・メモリセルとは前記第１のレプリカ・ビット線(rplbt[0])に接続された前記第１のダミー・メモリセル(DMYCELL)と前記第２のレプリカ・ビット線(rplbt[1])に接続された前記第２のレプリカ・メモリセル(RPLCELL)との中間に形成されていることを特徴とする(図７参照)。
【００４３】
具体的な一つの実施の形態による半導体集積回路(１)では、前記第１のレプリカ・ビット線(rplbt[0])に接続された前記第１のダミー・メモリセル(703)は第３のＣＭＯＳ・メモリセル(DMYCELL)によって形成されており、前記第２のレプリカ・ビット線(rplbt[1])に接続された前記第２のダミー・メモリセル(703)は第４のＣＭＯＳ・メモリセル(DMYCELL)によって形成されていることを特徴とする(図７、図１０〜図１４参照)。
【００４４】
より具体的な一つの実施の形態は、前記複数の通常・メモリセル(MEMCELL)は、ＳＲＡＭ・メモリセルであることを特徴とする(図３照)。
【００４５】
〔２〕本発明の別の観点の代表的な実施の形態による本発明の代表的な実施の形態は、
行方向に略平行に配置された複数のワード線(wl[0]〜wl[n])と、
列方向に略平行に配置された複数のビット線(bt[0]、bb[0]〜bt[m]、bb[m])と、
前記複数のワード線と前記複数のビット線とに接続された複数の通常・メモリセル(MEMCELL)と、
アドレス信号(a[0]〜a[h])に応答して前記複数のワード線の任意の１つのワード線を選択することが可能なアクセス制御回路(ＷＤ、ＣＴＲＬ)と、
前記複数のビット線に接続された複数のセンスアンプ(ＳＡ)とを具備する半導体集積回路装置の動作方法である。
【００４６】
前記半導体集積回路装置は、第１のレプリカ・ビット線(rplbt[0])と、第２のレプリカ・ビット線(rplbt[1])と、第１のレプリカ・メモリセル(RPLCELL])と、第２のレプリカ・メモリセル(RPLCELL)と、第１の論理回路(INV0)と、第２の論理回路(INV1)とを更に具備する。
【００４７】
前記第１のレプリカ・ビット線に前記第１レプリカ・メモリセルが接続されており、前記第２のレプリカ・ビット線に前記第２のレプリカ・メモリセルが接続されている。
【００４８】
前記第１のレプリカ・ビット線に前記第１の論理回路の入力端子が接続されており、前記第１の論理回路の出力端子は前記第２のレプリカ・ビット線に接続されている。
【００４９】
前記第２のレプリカ・ビット線に前記第２の論理回路の入力端子が接続されており、前記第２の論理回路の出力端子からセンスアンプイネーブル信号(sae)が生成される(図３参照)。
【００５０】
前記センスアンプイネーブル信号(sae)が前記複数のセンスアンプ(ＳＡ)に供給されることによって、前記複数のビット線の複数の読み出し信号が前記複数のセンスアンプにより増幅され、前記複数のセンスアンプの複数の出力端子から複数の読み出しデータ(q[0]〜q[m])が生成されることを特徴とする(図４参照)。
【００５１】
《実施の形態の説明》
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００５２】
［実施の形態１］
《ＳＲＡＭの構成》
図３は、本発明の実施の形態１によるレプリカ・ビット線(ＲＢＬ)を使用するＳＲＡＭの構成を示す図である。
【００５３】
図３に示すＳＲＡＭが図１に示すＳＲＡＭと基本的に相違するのは、図１に示したＳＲＡＭの１本のレプリカ・ビット線rplbtが図３に示すＳＲＡＭでは複数のレプリカ・ビット線rplbt[0]、rplbt[1]に分割されることによって、レプリカ・ビット線での遅延量が軽減されていることである。
【００５４】
図３に示すＳＲＡＭも、図１に示したＳＲＡＭと同様に、ワードドライバ(ＷＤ)と、デコード制御回路(ＣＴＲＬ)と、複数(ｎ＋１＞１)のワード線(wl[0]〜[n])と、複数(ｍ＋１＞１)のビット線・反転ビット線対(bt[0]、bb[0]〜bt[m]、bb[m])と、複数個((ｎ＋１)×(ｍ＋１))のＳＲＡＭ・メモリセル(MEMCELL)と、複数個(ｍ＋１＞１)のセンスアンプ(ＳＡ)とを含んでいる。
【００５５】
図３に示すＳＲＡＭが、図１に示したＳＲＡＭと相違するのは、第１のレプリカ・ワード線(rplwl[0])および第２のレプリカ・ワード線(rplwl[1])と、第１のレプリカ・ビット線(rplbt[0])および第２のレプリカ・ビット線(rplbt[1])と、第１のプリチャージトランジスタPCH0(ＰチャンネルＭＯＳトランジスタＰ0)および第２のプリチャージトランジスタPCH1(ＰチャンネルＭＯＳトランジスタＰ1)と、第１のインバータ(INV0)および第２のインバータ(INV1)と、第１のレプリカ・メモリセル(RPLCELL)および第２のレプリカ・メモリセル(RPLCELL)と、第１のダミー・メモリセル(DMYCELL)および第２のダミー・メモリセル(DMYCELL)を含んでいる。
【００５６】
デコード制御回路ＣＴＲＬにはクロックCLKとアドレス信号[0]〜[h]とが供給されることによって、デコード制御回路ＣＴＲＬからワードドライバＷＤにデコーダ信号dec[0]〜[i]が供給され、デコード制御回路ＣＴＲＬから第１のプリチャージトランジスタPCH0と複数個(ｐ個、ｐ＞１)の第１のレプリカ・メモリセルRPLCELLに第１のレプリカ・ワード線信号rplwl[0]が供給される。第１のプリチャージトランジスタPCH0としてのＰチャンネルＭＯＳトランジスタＰ0のソースは電源電圧ＶDDに接続される一方、トランジスタＰ0のドレインは第１のレプリカ・ビット線rplbt[0]に接続されている。この第１のレプリカ・ビット線rplbt[0]は、複数個(ｐ個＞１)の第１のレプリカ・メモリセルRPLCELLと複数個(ｑ個＞１)の第１のダミー・メモリセルDMYCELLと第１のインバータINV0の入力端子とに接続される。この第１のインバータINV0の出力端子から生成される第２のレプリカ・ワード線信号rplwl[1]は第２のプリチャージトランジスタPCH1と複数個(ｒ個、ｒ＞１)の第２のレプリカ・メモリセルRPLCELLに供給される。第２のプリチャージトランジスタPCH1としてのＰチャンネルＭＯＳトランジスタＰ1のソースは電源電圧ＶDDに接続される一方、トランジスタＰ1のドレインは第２のレプリカ・ビット線rplbt[1]に接続されている。この第２のレプリカ・ビット線rplbt[1]は、複数個(ｒ個、ｒ＞１)の第２のレプリカ・メモリセルRPLCELLと複数個(ｓ個＞１)の第２のダミー・メモリセルDMYCELLと第２のインバータINV1の入力端子とに接続される。この第２のインバータINV1の出力端子から生成される反転レプリカ・ビット線rplbtnはデコード制御回路ＣＴＲＬとバッファBUFの入力端子とに供給され、バッファBUFの出力端子からセンスアンプイネーブル信号saeが生成され、複数個(ｍ＋１＞１)のセンスアンプＳＡに供給される。複数(ｍ＋１＞１)のビット線・反転ビット線対bt[0]、bb[0]〜bt[m]、bb[m]からのＳＲＡＭセル読み出し信号が複数個のセンスアンプＳＡの差動入力端子に供給されることによって、複数個のセンスアンプＳＡの出力端子から読み出しデータq[0]〜[m]が生成される。
【００５７】
《ＳＲＡＭの動作》
図４は、図３に示す本発明の実施の形態１によるＳＲＡＭの動作を説明するための図３に示すＳＲＡＭの各部の波形図である。
【００５８】
図４に示すように、クロック信号CLKの立ち上がりに同期して変化するアドレス信号[0]〜[h]に応答してデコーダ信号dec[0]〜[i]の選択された１つの信号が立ち下る。wl[0]〜[n]のワードラインのうちでアドレス信号に対応する一本のワードラインが選択されて立ち上がる。立ち上がった選択ワードラインが接続されている複数ビット(ｍ＋１)のメモリセルの記憶保持状態に応答して複数(ｍ＋１＞１)のビット線・反転ビット線対bt[0]、bb[0]〜bt[m]、bb[m]の各ビット線・反転ビット線対の一方のビット線の電荷が引き抜かれ始める。尚、第１のレプリカ・ワード線rplwl[0]がローレベルの間には、第１のレプリカ・ビット線rplbt[0]は第１のプリチャージトランジスタPCH0であるＰチャンネルＭＯＳトランジスタＰ0によってハイレベルである電源電圧ＶDDにプリチャージされている。従って、第１のレプリカ・ビット線rplbt[0]のハイレベルに応答して、第１のインバータ(INV0)の出力端子の第２のレプリカ・ワード線(rplwl[1])はローレベルとなる。その結果、第２のレプリカ・ワード線(rplwl[1])のローレベルに応答して、第２のプリチャージトランジスタPCH1(ＰチャンネルＭＯＳトランジスタＰ1)のドレインの第２のレプリカ・ビット線(rplbt[1])はハイレベルである。従って、第２のレプリカ・ビット線(rplbt[1])のハイレベルに応答して、第２のインバータ(INV1)の出力端子の反転レプリカ・ビット線rplbtnとバッファBUFの出力端子のセンスアンプイネーブル信号saeとはそれぞれローレベルとなっている。
【００５９】
一方、クロック信号CLKの立ち上がりに応答して、第１のレプリカ・ワード線rplwl[0]の電位がハイレベルに立ち上る。複数個(ｐ個＞１)の第１のレプリカ・メモリセルRPLCELLの内部では、ＰチャンネルＭＯＳトランジスタＰ11とＮチャンネルＭＯＳトランジスタＮ11とによって構成されたＣＭＯＳインバータの入力端子にはハイレベルの電源電圧ＶDDが供給されているので、このＣＭＯＳインバータの出力端子は接地電位ＧＮＤに維持されている。第１のレプリカ・ワード線rplwl[0]の電位がハイレベルに立ち上ることによって、複数個(ｐ個＞１)の第１のレプリカ・メモリセルRPLCELLの内部の転送トランジスタとしてのＮチャンネルＭＯＳトランジスタＮ12がオンとなるので、第１のレプリカ・ビット線rplbt[0]のプリチャージ電荷は複数個(ｐ個＞１)の第１のレプリカ・メモリセルRPLCELL内部の複数個(ｐ個)の転送トランジスタＮ12を介して接地電位ＧＮＤに放電されるようになる。この放電によって第１のレプリカ・ビット線rplbt[0]の電位が第１のインバータINV0の論理しきい値より低いレベルに低下すると、第１のインバータINV0の出力の第２のレプリカ・ワード線rplwl[1]はハイレベルとなる。そうすると複数個(ｒ個＞１)の第２のレプリカ・メモリセルRPLCELLの内部の転送トランジスタとしてのＮチャンネルＭＯＳトランジスタＮ12がオンとなるので、第２のレプリカ・ビット線rplbt[1]のプリチャージ電荷は複数個(ｒ個＞１)の第２のレプリカ・メモリセルRPLCELL内部の複数個(ｒ個)の転送トランジスタＮ12を介して接地電位ＧＮＤに放電されるようになる。この放電によって第２のレプリカ・ビット線rplbt[1]の電位が第２のインバータINV1の論理しきい値より低いレベルに低下すると、第２のインバータINV1の出力の反転レプリカ・ビット線rplbtnの電位が立ち上がる。反転レプリカ・ビット線rplbtn の信号はバッファBUFの入力端子に供給され、バッファBUFの出力端子から生成されるセンスアンプイネーブル信号saeが複数個(ｍ＋１＞１)のセンスアンプＳＡに供給される。センスアンプイネーブル信号saeの立ち上がりのタイミングの複数(ｍ＋１＞１)のビット線・反転ビット線対(bt[0]、bb[0]〜bt[m]、bb[m])の電位差ΔVが複数個(ｍ＋１＞１)のセンスアンプＳＡによって増幅されて読み出しデータq[0]〜[m]が出力されるものとなる。このビット線・反転ビット線対の電位差ΔVがセンスアンプＳＡの入力電位差のオフセット分より小さいと、データの読み出しに失敗する。ワードラインwl[0]〜[n]のいずれかの選択ワードラインの電位が立ち上がり複数(ｍ＋１＞１)のビット線・反転ビット線の電位差ΔVがセンスアンプＳＡの入力電位差のオフセット分よりも大きくなるタイミングと、第１および第２のレプリカ・ワード線rplwl[0]、rplwl[1]が立ち上がり第１および第２のレプリカ・ビット線rplbt[0]、rplbt[1])が立ち下がりセンスアンプイネーブル信号saeが立ち上がるタイミングとが略同時となるようにタイミングの調整が実行される。センスアンプイネーブル信号saeの電位の立ち上がりタイミングの調整は、第１のレプリカ・ビット線rplbt[0]に接続される第１のレプリカ・メモリセルRPLCELLの個数(ｐ個)および第２のレプリカ・ビット線rplbt[1]に接続される第２のレプリカ・メモリセルRPLCELLの個数(ｒ個)の調整により実行可能となる。
【００６０】
図３に示した本発明の実施の形態１によるＳＲＡＭでは、レプリカ・ビット線は複数のレプリカ・ビット線rplbt[0]、rplbt[1]に分割されているので、分割された各レプリカ・ビット線rplbt[0]、[1]の遅延量が軽減される。分割された各レプリカ・ビット線rplbt[0]、[1]の遅延量が軽減されることによって、分割された各レプリカ・ビット線rplbt[0]、[1]の遅延変動が軽減される。その結果、各レプリカ・ビット線rplbt[0]、[1]の軽減された遅延変動と第１および第２のインバータINV0、INV1の論理しきい値のローカル変動によるセンスアンプイネーブル信号saeの生成タイミングの変動が軽減されることができる。
【００６１】
図１８は、図３および図４に説明した本発明の実施の形態１によるＳＲＡＭのレプリカ・ビット線の遅延変動とインバータの論理しきい値のローカル変動とによるセンスアンプイネーブル信号saeの生成タイミング(立ち上がりタイミング)の変動の様子を示す図である。
【００６２】
図１８の例で、ＳＲＡＭのワード線(wl[0]〜[n])の本数は１０２４本であり、具体的にはレプリカ・ビット線は８本のレプリカ・ビット線rplbtに分割されている。従って、分割された各レプリカ・ビット線rplbtの負荷容量と遅延量は著しく軽減されている。すなわち、図１７と比較すると、８分割の場合には図１８の左に示すように８分割された各レプリカ・ビット線rplbtの遅延量は略１／８に軽減される。その際に、図１７と同様に、図１８の左に示すように８分割された場合でも、レプリカ・ビット線rplbtの遅延が小さく高速振幅変化特性rplbt_ftとなる場合とレプリカ・ビット線rplbtの遅延が大きく低速振幅変化特性rplbt_slとなる場合とがある。一方、８分割された各レプリカ・ビット線rplbtの信号が供給されるインバータINVの論理しきい値が、高論理しきい値電圧ＶLth_highとなる場合と低論理しきい値電圧ＶLth_lowとなる場合とがある。高速振幅変化特性rplbt_ftと高論理しきい値電圧ＶLth_highとのクロスオーバーによってセンスアンプイネーブル信号saeの小さな遅延sae_ftの生成タイミングが決定され、低速振幅変化特性rplbt_slと低速振幅変化特性rplbt_slのクロスオーバーによってセンスアンプイネーブル信号saeの大きな遅延sae_slの生成タイミングが決定される。しかし、図１８の左に示すように８分割された場合の８分割された各レプリカ・ビット線の遅延変動とインバータINVの論理しきい値電圧の変動によるセンスアンプイネーブル信号saeの生成タイミングの変動幅Δt_saeは、図１７と比較すると、略１／８に軽減される。具体的には、図１８の左に示すように８分割された場合ではセンスアンプイネーブル信号saeの生成タイミングの変動幅Δt_sae＝t_sae×１／８×８％≒t_sae×１％と極めて小さな値に低減されるものとなる。
【００６３】
具体的には、８分割された各レプリカ・ビット線rplbtと各インバータINVとの直列接続によって図３に示した本発明の実施の形態１のＳＲＡＭのセンスアンプイネーブル信号saeのトータルの生成タイミングの変動幅ΣΔt_saeが決定される。１個目のレプリカ・ビット線rplbtと１個目のインバータINVとの１個目の直列接続による１個目の生成タイミングの変動幅Δt_saeから８個目のレプリカ・ビット線rplbtと８個目のインバータINVとの８個目の直列接続による８個目の生成タイミングの変動幅Δt_saeまでにおいて、各変動幅Δt_saeは正の変動値から負の変動値の値に略正規分布するものとなる。すなわち、８分割の場合のトータルの生成タイミングの変動幅ΣΔt_saeは、ΣΔt_sae＝Δt_sae×√８≒t_sae×３％となる。図３に示した本発明の実施の形態１のレプリカ・ビット線(ＲＢＬ)が８分割の場合のＳＲＡＭにおける図１８の左に示したセンスアンプイネーブル信号saeのトータルの生成タイミングの変動幅ΣΔt_saeのt_sae×３％は、図１の本発明に先立って本発明者等によって検討されたＳＲＡＭにおける図１７に示した生成タイミングの変動幅Δt_saeのt_sae×８％の半分以下に低減することが可能となる。
【００６４】
［実施の形態２］
本発明の実施の形態２は、本発明の実施の形態１による図３に示したＳＲＡＭのインバータINV0、INV1およびレプリカ・ビット線プリチャージトランジスタPCH0、PCH1のレイアウトに関するものである。
【００６５】
図５は、本発明の実施の形態２によるＳＲＡＭの構成を示す図である。
【００６６】
図５では、図３に示した本発明の実施の形態１によるＳＲＡＭのワードドライバ(ＷＤ)の内部構成が詳細に示されている。ワードドライバ(ＷＤ)は複数個のＣＭＯＳワードドライバ…、(K−1、CMOS_Drv)、(K、CMOS_Drv)、(K＋1、CMOS_Drv)、(K＋2、CMOS_Drv)、…を含み、ＣＭＯＳワードドライバ(K−1、CMOS_Drv)の出力端子はワード線wl[K−1]に接続され、ＣＭＯＳワードドライバ(K、CMOS_Drv)の出力端子はワード線wl[K]に接続され、ＣＭＯＳワードドライバ(K＋１、CMOS_Drv)の出力端子はワード線wl[K＋1]に接続され、ＣＭＯＳワードドライバ(K＋2、CMOS_Drv)の出力端子はワード線wl[K＋2]に接続されている。複数のワード線wl[K−1]、wl[K]、wl[K＋1]、wl[K＋1]には、複数のＳＲＡＭ・メモリセル(MEMCELL)が接続されている。第１のダミー・メモリセル(DMYCELL)が接続された第１のレプリカ・ビット線(rplbt[0])は第１のインバータINV0の入力端子に接続されており、この第１のインバータINV0の出力端子は第２のプリチャージトランジスタPCH1と第２のレプリカ・メモリセル(RPLCELL)が接続された第２のレプリカ・ワード線(rplbt[0])が接続されている。
【００６７】
図６は、図５に示した本発明の実施の形態１によるＳＲＡＭを半導体集積回路のチップに形成する際のデバイスの平面レイアウトを示す図である。
【００６８】
図６には、ＣＭＯＳデバイスのためのＮ型ウェル領域６１とＰ型ウェル領域６２とが示されている。
【００６９】
Ｎ型ウェル領域６１には、４個のＣＭＯＳワードドライバ…、(K−1、CMOS_Drv)、(K、CMOS_Drv)、(K＋1、CMOS_Drv)、(K＋2、CMOS_Drv)、…の４個のＰチャンネルＭＯＳトランジスタが形成されている。この４個のＰチャンネルＭＯＳトランジスタはチャンネル長Ｌのゲート電極とチャンネル幅Ｗpのソース・ドレイン不純物領域(Ｓ、Ｄ)を含み、Ｎ型ウェル領域６１内部に形成された２個目と３個目のＰチャンネルＭＯＳトランジスタの間にはＮ型ウェル基板給電コンタクト領域６１１が形成されている。このＮ型ウェル基板給電コンタクト領域６１１には、金属配線を介して例えば電源電圧ＶDD等の高レベル電圧が供給される。Ｎ型ウェル基板給電コンタクト領域６１１の右に、２個のＰチャンネルＭＯＳトランジスタ６１２、６１３が形成され、一方のトランジスタ６１２は第２のプリチャージトランジスタPCH1として使用され、他方のトランジスタは第１のインバータINV0を構成するＰチャンネルＭＯＳトランジスタとして使用される。尚、Ｎ型ウェル基板給電コンタクト領域６１１のレイアウト高さは、２個のＰチャンネルＭＯＳトランジスタ６１２、６１３のレイアウト高さと略同一に設定されている。また、Ｎ型ウェル基板給電コンタクト領域６１１と２個のＰチャンネルＭＯＳトランジスタ６１２、６１３のレイアウト幅の合計は、ＰチャンネルＭＯＳトランジスタのチャンネル幅Ｗpと略等しく設定されている。
【００７０】
Ｐ型ウェル領域６２には、４個のＣＭＯＳワードドライバ…、(K−1、CMOS_Drv)、(K、CMOS_Drv)、(K＋1、CMOS_Drv)、(K＋2、CMOS_Drv)、…の４個のＮチャンネルＭＯＳトランジスタが形成されている。この４個のＮチャンネルＭＯＳトランジスタはチャンネル長Ｌのゲート電極とチャンネル幅Ｗｎのソース・ドレイン不純物領域(Ｓ、Ｄ)を含み、Ｐ型ウェル領域６２内部に形成された２個目と３個目のＮチャンネルＭＯＳトランジスタの間にはＰ型ウェル基板給電コンタクト領域６２１が形成されている。このＰ型ウェル基板給電コンタクト領域６２１には、金属配線を介して接地電位ＧＮＤ等の低レベル電圧が供給される。Ｐ型ウェル基板給電コンタクト領域６２１の左に１個のＮチャンネルＭＯＳトランジスタ６２２が形成され、このトランジスタ６２２は第１のインバータINV0を構成するＮチャンネルＭＯＳトランジスタとして使用される。尚、Ｐ型ウェル基板給電コンタクト領域６２１のレイアウト高さは、１個のＮチャンネルＭＯＳトランジスタ６２２のレイアウト高さと略同一に設定されている。また、Ｐ型ウェル基板給電コンタクト領域６２１と１個のＮチャンネルＭＯＳトランジスタ６２２のレイアウト幅の合計は、ＮチャンネルＭＯＳトランジスタのチャンネル幅Ｗｎと略等しく設定されている。
【００７１】
［実施の形態３］
本発明の実施の形態３は、本発明の実施の形態1のＳＲＡＭに含まれたインバータINV0、INV1およびレプリカ・ビット線rplbt[0]、[1]のプリチャージトランジスタPCH0、PCH1を、ＳＲＡＭメモリセルMEMCELL、レプリカ・メモリセルRPLCELL、ダミー・メモリセルDMYCELLを使用して形成するものである。
【００７２】
図７は、本発明の実施の形態３によるＳＲＡＭの構成を示す図である。
【００７３】
図３に示す本発明の実施の形態1のＳＲＡＭに含まれたインバータINV0、INV1は図７に示す本発明の実施の形態３のＳＲＡＭのインバータセル(INVCELL)７０１に置換され、図３に示す本発明の実施の形態1のＳＲＡＭに含まれたプリチャージトランジスタPCH0、PCH1は図７に示す本発明の実施の形態３のＳＲＡＭのプリチャージセル(PCHCELL)７０２に置換されている。尚、図７に示して本発明の実施の形態３のＳＲＡＭは、図３に示す本発明の実施の形態1のＳＲＡＭと同様にダミー・メモリセル(DMYCELL)７０３とレプリカ・メモリセル(RPLCELL)７０４とを含んでいる。
【００７４】
図８は、図７に示した本発明の実施の形態３によるＳＲＡＭのインバータセル(INVCELL)７０１の構成を示す図である。
【００７５】
図８に示すインバータセル(INVCELL)７０１は、図３に示す本発明の実施の形態1のＳＲＡＭに含まれるＳＲＡＭメモリセル(MEMCELL)、レプリカ・メモリセル(RPLCELL)、ダミー・メモリセル(DMYCELL)と同様に、２個のＰチャンネルＭＯＳトランジスタpll80、plr80と４個のＮチャンネルＭＯＳトランジスタnpl80、ndl80、ndr80、npr80を含んでいる。図８に示すインバータセル(INVCELL)７０１では、レプリカ・ビット線rplbt[0]の入力信号はＰチャンネルＭＯＳトランジスタnpr80とＮチャンネルＭＯＳトランジスタndr80とによって構成されるＣＭＯＳインバータによって反転されて、レプリカ・ワード線信号rplwl[1]が生成される。尚、図８に示すインバータセル(INVCELL)７０１の駆動能力は、並列接続されるメモリセルの個数によって調整されることも可能である。
【００７６】
図９は、図７に示した本発明の実施の形態３によるＳＲＡＭのプリチャージセル(PCHCELL)７０２の構成を示す図である。
【００７７】
図９に示すプリチャージセル(PCHCELL)７０２は、図３に示した本発明の実施の形態1のＳＲＡＭに含まれるＳＲＡＭメモリセル(MEMCELL)、レプリカ・メモリセル(RPLCELL)、ダミー・メモリセル(DMYCELL)と同様に、２個のＰチャンネルＭＯＳトランジスタpll90、plr90と４個のＮチャンネルＭＯＳトランジスタnpl90、ndl90、ndr90、npr90とを含んでいる。図９に示すプリチャージセル(PCHCELL)７０２では、入力信号としてのレプリカ・ワード線信号rplwl[0]がＰチャンネルＭＯＳトランジスタpll90のゲートに供給されることによって、トランジスタpll90のドレインからレプリカ・ビット線rplbt[0]の出力信号が生成される。レプリカ・ワード線信号rplwl[0]がローレベルの場合には、ＰチャンネルＭＯＳトランジスタpll90がオンとなって、レプリカ・ビット線rplbt[0]の電位は電源電圧ＶDDのハイレベルにプリチャージされる。レプリカ・ワード線信号rplwl[0]がハイレベルの場合には、ＰチャンネルＭＯＳトランジスタpll90がオフとなって、レプリカ・ビット線rplbt[0]はレプリカ・メモリセル(RPLCELL)によって接地電位ＧＮＤへ放電される。また、図９に示すプリチャージセル(PCHCELL)７０２のプリチャージ駆動能力は、並列接続されるメモリセルの個数によって調整されることも可能である。
【００７８】
［実施の形態４］
本発明の実施の形態4は、図７に示した本発明の実施の形態３のＳＲＡＭに含まれるダミー・メモリセル(DMYCELL)７０３のトランジスタノードの接続状態を変更することによってレプリカ・ビット線rplbt[0]、[1]の負荷容量を調整するものである。
【００７９】
図１０は、本発明の実施の形態４によるＳＲＡＭに含まれるダミー・メモリセル(DMYCELL)７０３の構成を示す図である。
【００８０】
図１０に示すダミー・メモリセル(DMYCELL)７０３は、２個のＰチャンネルＭＯＳトランジスタpll100、plr100と４個のＮチャンネルＭＯＳトランジスタnpl100、ndl100、ndr100、npr100とを含んでいる。図１０に示すダミー・メモリセル(DMYCELL)７０３では、ＮチャンネルＭＯＳトランジスタnpll100のドレインに追加して、ＮチャンネルＭＯＳトランジスタnprl100のドレインがレプリカ・ビット線rplbt[0]に接続されることで、レプリカ・ビット線rplbt[0]の負荷容量が増加されることが可能となる。
【００８１】
図１１も、本発明の実施の形態４によるＳＲＡＭに含まれるダミー・メモリセル(DMYCELL)７０３の構成を示す図である。
【００８２】
図１１に示すダミー・メモリセル(DMYCELL)７０３は、２個のＰチャンネルＭＯＳトランジスタpll110、plr110と４個のＮチャンネルＭＯＳトランジスタnpl110、ndl110、ndr110、npr110とを含んでいる。図１１に示すダミー・メモリセル(DMYCELL)７０３では、セルの内部配線Ｌ703によってＮチャンネルＭＯＳトランジスタ npl110のドレインとソースが共通にレプリカ・ビット線rplbt[0]に接続されることで、レプリカ・ビット線rplbt[0]の負荷容量が増加されることが可能となる。
【００８３】
図１２も、本発明の実施の形態４によるＳＲＡＭに含まれるダミー・メモリセル(DMYCELL)７０３の構成を示す図である。
【００８４】
図１２に示すダミー・メモリセル(DMYCELL)７０３は、２個のＰチャンネルＭＯＳトランジスタpll120、plr120と４個のＮチャンネルＭＯＳトランジスタnpl120、ndl120、ndr120、npr120とを含んでいる。図１２に示すダミー・メモリセル(DMYCELL)７０３では、２個のＮチャンネルＭＯＳトランジスタnpl120、npr120のゲート容量がレプリカ・ビット線rplbt[0]に接続されることで、レプリカ・ビット線rplbt[0]での負荷容量が増加されることが可能となる。
【００８５】
図１３も、本発明の実施の形態４によるＳＲＡＭに含まれるダミー・メモリセル(DMYCELL)７０３の構成を示す図である。
【００８６】
図１３に示すダミー・メモリセル(DMYCELL)７０３は、２個のＰチャンネルＭＯＳトランジスタpll１５０、plr１５０と４個のＮチャンネルＭＯＳトランジスタnpl１５０、ndl１５０、ndr１５０、npr１５０とを含んでいる。図１３に示すダミー・メモリセル(DMYCELL)７０３で、レプリカ・ビット線rplbt[0]にＰチャンネルＭＯＳトランジスタpll１５０のゲート容量とＮチャンネルＭＯＳトランジスタndl１５０のゲート容量とＰチャンネルＭＯＳトランジスタplr１５０のソース・ドレイン容量とが接続されることで、レプリカ・ビット線rplbt[0]の負荷容量が増加されることが可能となる。
【００８７】
以上、説明した図１０〜図１３のダミー・メモリセル(DMYCELL)７０３の構成は、状況に応じて、相互に組み合わせて使用されることも可能である。
【００８８】
［実施の形態５］
本発明の実施の形態５は、ダミー・メモリセルのリーク電流の影響をレプリカ・ビット線の引き抜き遅延に反映させるものである。
【００８９】
図１４は、本発明の実施の形態５によるＳＲＡＭに含まれる一部のダミー・メモリセル(DMYCELL)７０３の構成を示す図である。
【００９０】
図３に示した本発明の実施の形態１によるＳＲＡＭに含まれる複数のダミー・メモリセル(DMYCELL)の全ての内部では、ＰチャンネルＭＯＳトランジスタＰ11とＮチャンネルＭＯＳトランジスタＮ11によって構成されたＣＭＯＳインバータの入力端子にはハイレベルの電源電圧ＶDDが供給され、このＣＭＯＳインバータの出力端子は接地電位ＧＮＤに維持されている。接地電位ＧＮＤによって複数のダミー・メモリセル(DMYCELL)の全ての転送トランジスタとしてのＮチャンネルＭＯＳトランジスタＮ12がオフとなるので、レプリカ・ビット線rplbt[0]、rplbt[1]のプリチャージ電荷は複数のダミー・メモリセル(DMYCELL)の全ての内部の複数個の転送トランジスタＮ12を介して接地電位ＧＮＤに放電される。
【００９１】
それに対して、図１４に示す本発明の実施の形態５によるＳＲＡＭに含まれる一部のダミー・メモリセル(DMYCELL)７０３の内部では、他方のＰチャンネルＭＯＳトランジスタplr140と他方のＮチャンネルＭＯＳトランジスタndr140とによって構成された他方のＣＭＯＳインバータの入力端子にはハイレベルの電源電圧ＶDDが供給され、他方のＣＭＯＳインバータの出力端子は接地電位ＧＮＤに維持されている。従って、一方のＰチャンネルＭＯＳトランジスタpll140と一方のＮチャンネルＭＯＳトランジスタndl140によって構成された一方のＣＭＯＳインバータの入力端子には接地電位ＧＮＤが供給され、このＣＭＯＳインバータの出力端子はハイレベルの電源電圧ＶDDに維持されている。その結果、図１４に示した一部のダミー・メモリセル(DMYCELL)７０３の内部では、オフ状態の転送ＮチャンネルＭＯＳトランジスタＮ12のリーク電流によってレプリカ・ビット線rplbt[0]、rplbt[1]はハイレベルの電源電圧ＶDDに向かって充電される。従って、他のダミー・メモリセル(DMYCELL)によるレプリカ・ビット線rplbt[0]、rplbt[1]の放電と一部のダミー・メモリセル(DMYCELL)７０３のレプリカ・ビット線rplbt[0]、rplbt[1]の充電の能力差によって、レプリカ・ビット線rplbt[0]、rplbt[1]の引き抜き遅延量を調整することが可能となる。
【００９２】
［実施の形態６］
本発明の実施の形態６は、図３乃至図１４に示した本発明の実施の形態１乃至実施の形態５のＳＲＡＭを内蔵メモリとして含むシステムオンチップ(ＳｏＣ)のシステムＬＳＩに関するものである。
【００９３】
図１５は、本発明の実施の形態６によるシステムＬＳＩの構成を示す図である。
【００９４】
図１５に示すシステムオンチップ(ＳｏＣ)のシステムＬＳＩの半導体チップ１５０には、知的財産権(ＩＰ)コアとして中央処理ニユット(ＣＰＵ)１５１、１５２、１５３、２次元画像信号処理エンジン１５４、３次元画像信号処理エンジン１５５、動画処理エンジン１５６、音声信号処理ユニット１５７、液晶表示コントローラ１５８、インターフェースコントローラ１５９を含んでいる。
【００９５】
図１５に示す半導体チップ１５０に集積化された各ＩＰコア１５１〜１５９は、その内部に内蔵ＳＲＡＭを含んでいる。各ＩＰコア１５１〜１５９は、その機能と性能とに応じてその内蔵ＳＲＡＭの記憶容量は様々なものとなる。その際に、記憶容量の極めて大きな内蔵ＳＲＡＭに、上述の図３乃至図１４に示した本発明の実施の形態１乃至実施の形態５のＳＲＡＭを採用することができる。更に、図１５に示す半導体チップ１５０には、複数のＩＰコア１５１〜１５９が共有して使用する大容量の共有内蔵ＳＲＡＭを含むこともことが可能である。これらの大容量の内蔵ＳＲＡＭと種々の記憶容量の内蔵ＳＲＡＭとの設計に、コンパイルドＲＡＭ(ＣＲＡＭ)の設計手法が利用されることができる。
【００９６】
図１６は、本発明の実施の形態６によるシステムＬＳＩの半導体チップ１５０に内蔵される内蔵ＳＲＡＭの設計に利用されるコンパイルドＲＡＭ(ＣＲＡＭ)の設計手法を説明する図である。
【００９７】
メモリコンパイラー１６０はエンジニアリングワークステーション等の電子計算機上の設計ツールであり、内蔵ＳＲＡＭの基本的なメモリデバイス構造の電子データ１６１と種々の記憶容量の内蔵ＳＲＡＭのための入力データ１６２とがメモリコンパイラー１６０に供給される。入力データ１６２は、種々の内蔵ＳＲＡＭの配置部品データ、回路部品データ、ライブラリデータ、配置接続データを含んでいる。
【００９８】
メモリコンパイラー１６０は、供給されたメモリデバイス構造の電子データ１６１と内蔵ＳＲＡＭのための入力データ１６２とから、自動設計された内蔵ＳＲＡＭの出力データ１６３を生成する。この出力データ１６３は、配置データ、回路データ、メモリライブラリデータ、ネットリストデータを含んでいる。
【００９９】
特に、図１６に示す本発明の実施の形態６のコンパイルドＲＡＭの設計手法のメモリコンパイラー１６０は、自動設計される種々の記憶容量の内蔵ＳＲＡＭのそれぞれで適切なセンスアンプイネーブル信号の生成タイミングを出力するように構成されている。
【０１００】
すなわち、メモリコンパイラー１６０から自動生成される出力データ１６３には、レプリカ・ビット線の分割数、各分割されたレプリカ・ビット線に接続されるレプリカ・メモリセルの個数とダミー・メモリセルの個数等のセンスアンプイネーブル信号の生成タイミングに関する節制情報が含まれるものである。
【０１０１】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１０２】
例えば、本発明の実施の形態による半導体集積回路装置に内蔵される内蔵メモリとしてはＳＲＡＭに限定されるものではなく、ＤＲＡＭ(ダイナミックランダムアクセスメモリ)やＥＥＰＲＯＭ(電気的に消去・書き込み可能なリードオンリメモリ)または一括消去型のフラッシュメモリ等の不揮発性メモリに適用することができる。
【０１０３】
また、本発明は、システムオンチップ(ＳｏＣ)と呼ばれるシステムＬＳＩ以外にも、ＤＲＡＭやＥＥＰＲＯＭやフラッシュメモリ等の不揮発性メモリの半導体メモリのみの専用機能を有する半導体メモリ集積回路装置に適用することが可能である。
【図面の簡単な説明】
【０１０４】
【図１】図１は、本発明に先立って非特許文献１に記載の技術に基づいて本発明者等によって検討されたレプリカ・ビット線を使用するＳＲＡＭの構成を示す図である。
【図２】図２は、図１に示すＳＲＡＭの動作を説明するための図１に示すＳＲＡＭの各部の波形図である。()
【図３】図３は、本発明の実施の形態１によるレプリカ・ビット線を使用するＳＲＡＭの構成を示す図である。
【図４】図４は、図３に示す本発明の実施の形態１によるＳＲＡＭの動作を説明するための図３に示すＳＲＡＭの各部の波形図である。
【図５】図５は、本発明の実施の形態２によるＳＲＡＭの構成を示す図である。
【図６】図６は、図５に示した本発明の実施の形態２によるＳＲＡＭを半導体集積回路のチップに形成する際のデバイスの平面レイアウトを示す図である。
【図７】図７は、本発明の実施の形態３によるＳＲＡＭの構成を示す図である。
【図８】図８は、図７に示した本発明の実施の形態３によるＳＲＡＭのインバータセルの構成を示す図である。
【図９】図９は、図７に示した本発明の実施の形態３によるＳＲＡＭのプリチャージセルの構成を示す図である。
【図１０】図１０は、本発明の実施の形態４によるＳＲＡＭに含まれるダミー・メモリセルの構成を示す図である。
【図１１】図１１も、本発明の実施の形態４によるＳＲＡＭに含まれるダミー・メモリセルの構成を示す図である。
【図１２】図１２も、本発明の実施の形態４によるＳＲＡＭに含まれる一部のダミー・メモリセルの構成を示す図である。
【図１３】図１３は、図１２に示した本発明の１つの実施の形態による半導体集積回路を構成する種々のデバイスのレイアウトを示すシリコンチップの平面図である。
【図１４】図１４は、本発明の実施の形態５によるＳＲＡＭに含まれるダミー・メモリセルの構成を示す図である。
【図１５】図１５は、本発明の実施の形態６によるシステムＬＳＩの構成を示す図である。
【図１６】図１６は、本発明の実施の形態６によるシステムＬＳＩの半導体チップ１５０に内蔵される内蔵ＳＲＡＭの設計に利用されるコンパイルドＲＡＭの設計手法を説明する図である。
【図１７】図１７は、図１および図２に説明した本発明に先立って本発明者等によって検討されたレプリカ・ビット線を使用するＳＲＡＭのレプリカ・ビット線の遅延変動とインバータの論理しきい値のローカル変動とによるセンスアンプイネーブル信号の生成タイミングの変動の様子を示す図である。
【図１８】図１８は、図３および図４に説明した本発明の実施の形態１によるＳＲＡＭのレプリカ・ビット線の遅延変動とインバータの論理しきい値のローカル変動とによるセンスアンプイネーブル信号の生成タイミングの変動の様子を示す図である。
【符号の説明】
【０１０５】
ＷＤ ワードドライバ
ＣＮＴＬ デコード制御回路
wl[0]〜wl[n] ワード線
bt[0]、bb[0]〜bt[m]、bb[m] ビット線
rplwl[0]、rplwl[1] レプリカ・ワード線
rplbt[0]、rplbt[1] レプリカ・ビット線
MEMCELL ＳＲＡＭ・メモリセル
RPLCELL レプリカ・メモリセル
DMYCELL ダミー・メモリセル
PCH0、PCH1 プリチャージトランジスタ
INV0、INV1 インバータ
BUF バッファ
ＳＡ センスアンプ
CLK クロック
a[0]〜a[h] アドレス信号
dec[0]〜dec[j] デコーダ信号
sae センスアンプイネーブル信号
q[0]〜q[m] 読み出しデータ
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその動作方法に関するもので、特にレプリカ・ビット線(ＲＢＬ)を使用した内蔵半導体メモリの記憶容量が大容量化しても、センスアンプイネーブル信号の生成タイミングの変動を軽減するのに有益な技術に関する。
【背景技術】
【０００２】
半導体集積回路装置に内蔵されるＳＲＡＭ(スティック・ランダム・アクセスメモリ)を高速、低消費電力の読み出しとするために、微小振幅ビット線(ＢＬ)とクロックドセンスアンプが使用される。しかしながら、高速で確実な動作とするために、センスアンプイネーブル(ＳＡＥ)信号は微小振幅ビット線(ＢＬ)でのグローバルかつローカルなプロセス、電圧および温度(ＰＶＴ)の遅延変動を追跡しなければならない。もしも差動ビット線信号がセンスアンプオフセットを超過する以前にセンスアンプイネーブル(ＳＡＥ)信号が活性化されると、センスアンプ出力で読み出し誤りが生じてしまう。逆に、センスアンプイネーブル(ＳＡＥ)信号の活性化が遅れすぎると、アクセス時間と消費電力とが不必要に増加する。
【０００３】
下記非特許文献１には、グローバル(ＰＶＴ)スキューに関してレプリカ・ビット線(ＲＢＬ)は単純なバッファチェインよりもビット線(ＢＬ)の遅延を良好に追跡するので、ＳＲＡＭにおいてレプリカ・ビット線(ＲＢＬ)を使用してセンスアンプイネーブル(ＳＡＥ)信号のセルフ・タイミングを設定することが記載されている。このＳＲＡＭは、ワードデコーダーとセンスアンプとの間にレプリカ・ワード線(ＲＷＬ)とレプリカ・メモリセルとレプリカ・ビット線(ＲＢＬ)とダミー・メモリセルとインバータとが配置されている。読み出し動作でクロック信号に応答してワードデコーダーから生成されるレプリカ・ワード線(ＲＷＬ)がアサートされ、複数のレプリカ・メモリセルがオンとなって負荷のダミー・メモリセルが接続されたレプリカ・ビット線(ＲＢＬ)を放電する。フル振幅レプリカ・ビット線(ＲＢＬ)信号がインバータによって反転されてバッファされることによって生成されるセンスアンプイネーブル(ＳＡＥ)信号が、センスアンプに供給される。ビット線振幅の制限と電力節約のためのワード線の非活性化に、レプリカ・ビット線(ＲＢＬ)信号が同様に使用される。グローバルなＰＶＴ変動によって同一の半導体ダイのメモリセルの読み出し電流の変動が相関するものとなり、レプリカ・ビット線(ＲＢＬ)の遅延とビット線(ＢＬ)の遅延との良好な追跡が可能となるものである。
【０００４】
【非特許文献１】Ｕｍｕｔ Ａｒｓｌａｎ ｅｔ ａｌ， “Ｖａｒｉａｔｉｏｎ−Ｔｏｌｅｒａｎｔ ＳＲＡＭ Ｓｅｎｓｅ−Ａｍｐｌｉｆｉｅｒ Ｔｉｍｉｎｇ Ｕｓｉｎｇ”Ｃｏｎｆｉｇｕｒａｂｌｅ Ｒｅｐｌｉｃａ Ｂｉｔｌｉｎｅｓ， ＩＥＥＥ ２００８ Ｃｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ (ＣＩＣＣ) ２１−２４ Ｓｅｐｔ， ２００８， ＰＰ．４１５〜４１８．
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者等は本発明に先立って多数の知的財産権(ＩＰ)コアと多数のＩＰコアに対応する多種のメモリとを内蔵するシステムオンチップ(ＳｏＣ)と呼ばれるシステムＬＳＩの研究・開発に従事した。
【０００６】
半導体製造プロセスの微細化によってメモリセルのセルサイズが縮小され、より大容量のメモリをＳｏＣに内蔵することが可能となっている。その一方では、プロセスの微細化によって、半導体製造プロセスでのローカル遅延変動が増加している。このような半導体製造プロセスのローカル遅延変動による内蔵ＳＲＡＭのビット線(ＢＬ)の遅延の追跡のためには、上記非特許文献１に記載されたレプリカ・ビット線(ＲＢＬ)を使用するセンスアンプイネーブル(ＳＡＥ)信号のセルフ・タイミング設定は、有効な技術である。
【０００７】
図１は、本発明に先立って上記非特許文献１に記載の技術に基づいて本発明者等によって検討されたレプリカ・ビット線(ＲＢＬ)を使用するＳＲＡＭの構成を示す図である。
【０００８】
図１に示したＳＲＡＭは、ワードドライバ(ＷＤ)と、デコード制御回路(ＣＴＲＬ)と、レプリカ・ワード線(rplwl)と、複数個(ｊ個、ｊ＞１)のレプリカ・メモリセル(RPLCELL)と、レプリカ・ビット線(rplbt)と、複数個(ｋ個、ｋ＞１)のダミー・メモリセル(DMYCELL)と、プリチャージトランジスタ(PCH)と、インバータ(INV)と、バッファ(BUF)とを含んでいる。更に、図１に示したＳＲＡＭは、複数(ｎ＋１＞１)のワード線(wl[0]〜[n])と、複数(ｍ＋１＞１)のビット線・反転ビット線対(bt[0]、bb[0]〜bt[m]、bb[m])と、複数個((ｎ＋１)×(ｍ＋１))のＳＲＡＭ・メモリセル(MEMCELL)と、複数個(ｍ＋１＞１)のセンスアンプ(ＳＡ)を含んでいる。
【０００９】
デコード制御回路ＣＴＲＬにはクロックCLKとアドレス信号[0]〜[h]とが供給されることによって、デコード制御回路ＣＴＲＬからワードドライバＷＤにデコーダ信号dec[0]〜[i]が供給され、デコード制御回路ＣＴＲＬからプリチャージトランジスタPCHと複数個(ｊ個)のレプリカ・メモリセルRPLCELLにレプリカ・ワード線信号rplwlが供給される。プリチャージトランジスタPCHとしてのＰチャンネルＭＯＳトランジスタＰ0のソースは電源電圧ＶDDに接続される一方、トランジスタＰ0のドレインはレプリカ・ビット線rplbtに接続されている。このレプリカ・ビット線rplbtは、複数個(ｋ個＞１)のダミー・メモリセルDMYCELLと複数個(ｊ個＞１)のレプリカ・メモリセルRPLCELLとインバータINVの入力端子に接続される。インバータINVの出力端子から生成される反転レプリカ・ビット線rplbtnはデコード制御回路ＣＴＲＬとバッファBUFの入力端子とに供給され、バッファBUFの出力端子からセンスアンプイネーブル信号saeが生成され、複数個(ｍ＋１＞１)のセンスアンプＳＡに供給される。複数(ｍ＋１＞１)のビット線・反転ビット線対bt[0]、bb[0]〜bt[m]、bb[m]からのＳＲＡＭセル読み出し信号が複数個のセンスアンプＳＡの差動入力端子に供給されることによって、複数個のセンスアンプＳＡの出力端子から読み出しデータq[0]〜[m]が生成される。
【００１０】
図２は、図１に示すＳＲＡＭの動作を説明するための図１に示すＳＲＡＭの各部の波形図である。
【００１１】
図２に示すように、クロック信号CLKの立ち上がりに同期して変化するアドレス信号[0]〜[h]に応答してデコーダ信号dec[0]〜[i]の選択された１つの信号が立ち下る。wl[0]〜[n]のワードラインのうちでアドレス信号に対応する一本のワードラインが選択されて立ち上がる。立ち上がった選択ワードラインが接続されている複数ビット(ｍ＋１)のメモリセルの記憶保持状態に応答して複数(ｍ＋１＞１)のビット線・反転ビット線対bt[0]、bb[0]〜bt[m]、bb[m]の各ビット線・反転ビット線対の一方のビット線の電荷が引き抜かれ始める。尚、レプリカ・ワード線rplwlがローレベルの間には、レプリカ・ビット線rplbtはプリチャージトランジスタPCHであるＰチャンネルＭＯＳトランジスタＰ0によってハイレベルである電源電圧ＶDDにプリチャージされている。
【００１２】
一方、クロック信号CLKの立ち上がりに応答して、レプリカ・ワード線rplwlの電位がハイレベルに立ち上る。複数個(ｊ個)のレプリカ・メモリセルRPLCELLの内部では、ＰチャンネルＭＯＳトランジスタＰ11とＮチャンネルＭＯＳトランジスタＮ11とによって構成されたＣＭＯＳインバータの入力端子にはハイレベルの電源電圧ＶDDが供給されているので、このＣＭＯＳインバータの出力端子は接地電位ＧＮＤに維持されている。レプリカ・ワード線rplwlの電位がハイレベルに立ち上ることによって、複数個(ｊ個)のレプリカ・メモリセルRPLCELLの内部の転送トランジスタとしてのＮチャンネルＭＯＳトランジスタＮ12がオンとなるので、レプリカ・ビット線rplbtのプリチャージ電荷は複数個(ｊ個)のレプリカ・メモリセルRPLCELLの内部の複数個(ｊ個)の転送トランジスタＮ12を介して接地電位ＧＮＤに放電されるようになる。この放電によってレプリカ・ビット線rplbtの電位がインバータINVの論理しきい値より低いレベルに低下すると、インバータINVの出力はハイレベルとなり反転レプリカ・ビット線rplbtnの電位が立ち上がる。反転レプリカ・ビット線rplbtn の信号はバッファBUFの入力端子に供給され、バッファBUFの出力端子から生成されるセンスアンプイネーブル信号saeが複数個(ｍ＋１＞１)のセンスアンプＳＡに供給される。センスアンプイネーブル信号saeの立ち上がりのタイミングの複数(ｍ＋１＞１)のビット線・反転ビット線対(bt[0]、bb[0]〜bt[m]、bb[m])の電位差ΔVが複数個(ｍ＋１＞１)のセンスアンプＳＡによって増幅されて読み出しデータq[0]〜[m]が出力されるものとなる。このビット線・反転ビット線対の電位差ΔVがセンスアンプＳＡの入力電位差のオフセット分より小さいと、データの読み出しに失敗する。ワードラインwl[0]〜[n]のいずれかの選択ワードラインの電位が立ち上がり複数(ｍ＋１＞１)のビット線・反転ビット線の電位差ΔVがセンスアンプＳＡの入力電位差のオフセット分よりも大きくなるタイミングと、レプリカ・ワード線rplwlが立ち上がりレプリカ・ビット線rplblが立ち下がりセンスアンプイネーブル信号saeが立ち上がるタイミングとが略同時となるようにタイミングの調整が実行される。センスアンプイネーブル信号saeの電位の立ち上がりタイミングの調整は、レプリカ・ビット線rplbtに接続されるレプリカ・メモリセルRPLCELLの個数(ｊ個)の調整により実行可能となる。すなわち、レプリカ・メモリセルRPLCELLの個数(ｊ個)の増減によって、レプリカ・ビット線rplbtのプリチャージ電荷の接地電位ＧＮＤへの放電速度が増減されて、センスアンプイネーブル信号saeの電位の立ち上がりタイミングの調整が可能となる。
【００１３】
以上のようにして、上記非特許文献１に記載されたレプリカ・ビット線(ＲＢＬ)を使用するセンスアンプイネーブル信号のセルフ・タイミングの設定技術を採用することによって、半導体製造プロセスのローカル遅延変動による内蔵ＳＲＡＭのビット線(ＢＬ)の遅延追跡を実現することが可能である。
【００１４】
しかし、図１および図２に説明した上記非特許文献１に記載の技術に基づいて本発明に先立って本発明者等によって検討されたレプリカ・ビット線を使用するＳＲＡＭでのセンスアンプイネーブル信号のセルフ・タイミングの設定技術は、下記のような問題を有することが明らかとなった。
【００１５】
それは、ＳｏＣに内蔵される内蔵メモリの記憶容量の大容量化によるワード数の増加によってレプリカ・ビット線rplbtの遅延が大きくなる場合に、問題が発生するものである。すなわち、記憶容量の大容量化によるワード数の増加によってレプリカ・ビット線rplbtの遅延が大きくなると、レプリカ・ビット線rplbtのプリチャージ電荷を接地電位ＧＮＤへ放電する複数(ｊ個)のレプリカ・メモリセルRPLCELLのローカル変動によるセル電流の変動によってレプリカ・ビット線rplbtの遅延変動が増大する。また更に、記憶容量の大容量化によって、レプリカ・ビット線rplbtの信号が供給されるインバータINVの論理しきい値のローカル変動が増大する。その結果、レプリカ・ビット線rplbtの遅延変動とインバータINVの論理しきい値のローカル変動によって、センスアンプイネーブル信号saeの生成タイミング(立ち上がりタイミング)の変動が増大すると言う問題が明らかとされた。この変動は、センスアンプＳＡの出力端子でのデータの読み出しの失敗の原因となる。
【００１６】
図１７は、図１および図２に説明した本発明に先立って本発明者等によって検討されたレプリカ・ビット線を使用するＳＲＡＭのレプリカ・ビット線rplbtの遅延変動とインバータINVの論理しきい値のローカル変動とによるセンスアンプイネーブル信号saeの生成タイミング(立ち上がりタイミング)の変動の様子を示す図である。
【００１７】
図１７の例では、ＳＲＡＭのワード線(wl[0]〜[n])の本数は１０２４本であり、レプリカ・ビット線rplbtの信号はt_saeの経過時間で略１ボルトの振幅変化を生じる。このレプリカ・ビット線rplbtの振幅変化でも、レプリカ・ビット線rplbtの遅延が小さく高速振幅変化特性rplbt_ftとなる場合と、レプリカ・ビット線rplbtの遅延が大きく低速振幅変化特性rplbt_slとなる場合とがある。一方、レプリカ・ビット線rplbtの信号が供給されるインバータINVの論理しきい値が高論理しきい値電圧ＶLth_highとなる場合と、低論理しきい値電圧ＶLth_lowとなる場合とがある。従って、高速振幅変化特性rplbt_ftと高論理しきい値電圧ＶLth_highとのクロスオーバーによって、センスアンプイネーブル信号saeの小さな遅延sae_ftの生成タイミングが決定される。また、低速振幅変化特性rplbt_slと低速振幅変化特性rplbt_slとのクロスオーバーによって、センスアンプイネーブル信号saeの大きな遅延sae_slの生成タイミングが決定される。その結果、センスアンプイネーブル信号saeの生成タイミングの変動幅Δt_saeは、全体の８％と大きなものとなることが判明した。
【００１８】
本発明は、以上のような本発明に先立った本発明者等の検討の結果、なされたものである。
【００１９】
従って、本発明の目的とするところは、半導体集積回路装置に内蔵されてレプリカ・ビット線(ＲＢＬ)を使用した半導体メモリの記憶容量が大容量化しても、センスアンプイネーブル信号の生成タイミングの変動を軽減することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００２２】
すなわち、本発明の代表的な発明の代表的な実施の形態による半導体集積回路装置は、複数のワード線(wl[0]〜wl[n])と、複数のビット線(bt[0]、bb[0]〜bt[m]、bb[m])と、複数の通常・メモリセル(MEMCELL)と、アクセス制御回路(ＷＤ、ＣＴＲＬ)と、複数のセンスアンプ(ＳＡ)と、第１のレプリカ・ビット線(rplbt[0])と、第２のレプリカ・ビット線(rplbt[1])と、第１のレプリカ・メモリセル(RPLCELL])と、第２のレプリカ・メモリセル(RPLCELL)と、第１の論理回路(INV0)と、第２の論理回路(INV1)とを具備する。
【００２３】
前記第１のレプリカ・ビット線に前記第１レプリカ・メモリセルが接続され、前記第２のレプリカ・ビット線に前記第２のレプリカ・メモリセルが接続されている。前記第１のレプリカ・ビット線に前記第１の論理回路の入力端子が接続され、前記第１の論理回路の出力端子は前記第２のレプリカ・ビット線に接続されている。前記第２のレプリカ・ビット線に前記第２の論理回路の入力端子が接続され、前記第２の論理回路の出力端子からセンスアンプイネーブル信号(sae)が生成される(図３参照)。
【００２４】
前記センスアンプイネーブル信号(sae)が前記複数のセンスアンプ(ＳＡ)に供給されることによって、前記複数のビット線の複数の読み出し信号が前記複数のセンスアンプにより増幅され、前記複数のセンスアンプの複数の出力端子から複数の読み出しデータ(q[0]〜q[m])が生成されることを特徴とする(図４参照)。
【発明の効果】
【００２５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、レプリカ・ビット線(ＲＢＬ)を使用した半導体メモリの記憶容量が大容量化しても、センスアンプイネーブル信号の生成タイミングの変動を軽減することができる。
【発明を実施するための最良の形態】
【００２６】
《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００２７】
〔１〕本発明の代表的な実施の形態は、
行方向に略平行に配置された複数のワード線(wl[0]〜wl[n])と、
列方向に略平行に配置された複数のビット線(bt[0]、bb[0]〜bt[m]、bb[m])と、
前記複数のワード線と前記複数のビット線とに接続された複数の通常・メモリセル(MEMCELL)と、
アドレス信号(a[0]〜a[h])に応答して前記複数のワード線の任意の１つのワード線を選択することが可能なアクセス制御回路(ＷＤ、ＣＴＲＬ)と、
前記複数のビット線に接続された複数のセンスアンプ(ＳＡ)とを具備する半導体集積回路装置である。
【００２８】
前記半導体集積回路装置は、第１のレプリカ・ビット線(rplbt[0])と、第２のレプリカ・ビット線(rplbt[1])と、第１のレプリカ・メモリセル(RPLCELL])と、第２のレプリカ・メモリセル(RPLCELL)と、第１の論理回路(INV0)と、第２の論理回路(INV1)とを更に具備する。
【００２９】
前記第１のレプリカ・ビット線に前記第１レプリカ・メモリセルが接続されており、前記第２のレプリカ・ビット線に前記第２のレプリカ・メモリセルが接続されている。
【００３０】
前記第１のレプリカ・ビット線に前記第１の論理回路の入力端子が接続されており、前記第１の論理回路の出力端子は前記第２のレプリカ・ビット線に接続されている。
【００３１】
前記第２のレプリカ・ビット線に前記第２の論理回路の入力端子が接続されており、前記第２の論理回路の出力端子からセンスアンプイネーブル信号(sae)が生成される(図３参照)。
【００３２】
前記センスアンプイネーブル信号(sae)が前記複数のセンスアンプ(ＳＡ)に供給されることによって、前記複数のビット線の複数の読み出し信号が前記複数のセンスアンプにより増幅され、前記複数のセンスアンプの複数の出力端子から複数の読み出しデータ(q[0]〜q[m])が生成されることを特徴とする(図４参照)。
【００３３】
前記実施の形態によれば、レプリカ・ビット線は複数のレプリカ・ビット線に分割されているので、分割された各レプリカ・ビット線の遅延量が軽減される。分割された各レプリカ・ビット線の遅延量が軽減されることによって、分割された各レプリカ・ビット線の遅延変動が軽減される。従って、各レプリカ・ビット線の軽減された遅延変動と第１および第２の論理回路(INV0、INV1)の論理しきい値のローカル変動によるセンスアンプイネーブル信号(sae)の生成タイミングの変動が軽減されることができる(図１８参照)。
【００３４】
好適な実施の形態による半導体集積回路装置は、第１のプリチャージトランジスタ(PCH0)と第２のプリチャージトランジスタ(PCH1)とを更に具備する。
【００３５】
前記第１のプリチャージトランジスタは前記第１のレプリカ・ビット線(rplbt[0])に接続されており、前記第２のプリチャージトランジスタは前記第２のレプリカ・ビット線(rplbt[1])に接続されている。
【００３６】
前記センスアンプイネーブル信号に応答して前記複数のセンスアンプの前記複数の出力端子から複数の読み出しデータが生成される以前に、前記第１のプリチャージトランジスタと前記第２のプリチャージトランジスタとは前記第１のレプリカ・ビット線と前記第２のレプリカ・ビット線をそれぞれ所定のプリチャージ電位(ＶDD)に設定することを特徴とする(図４参照)。
【００３７】
他の好適な実施の形態による半導体集積回路装置は、第１のダミー・メモリセル(DMYCELL)と第２のダミー・メモリセル(DMYCELL)とを更に具備する。
【００３８】
前記第１のダミー・メモリセルは前記第１のレプリカ・ビット線(rplbt[0])に接続されており、前記第２のダミー・メモリセルは前記第２のレプリカ・ビット線(rplbt[1])に接続されていることを特徴とする(図３参照)。
【００３９】
更に他の好適な実施の形態による半導体集積回路装置は、前記アクセス制御回路に含まれるワードドライバ(ＷＤ)は複数のＣＭＯＳワードドライバ…、(K−1、CMOS_Drv)、(K、CMOS_Drv)、(K＋1、CMOS_Drv)、(K＋2、CMOS_Drv)、…を含む。
【００４０】
前記複数のＣＭＯＳワードドライバは前記列方向に配置され、前記複数のＣＭＯＳワードドライバのうちの互いに近接した２個のＣＭＯＳワードドライバ((K、CMOS_Drv)、(K＋1、CMOS_Drv))はその間に中間領域(611、612、613、621、622)を含む。前記第１のプリチャージトランジスタ(PCH0)と前記第１の論理回路(INV0)とは、前記中間領域の内部に形成されていることを特徴とする(図５、図６参照)。
【００４１】
より好適な実施の形態による半導体集積回路装置では、前記第１の論理回路(701)は第１のＣＭＯＳ・メモリセル(INVCELL)によって形成されており、前記第１のプリチャージトランジスタ(702)は第２のＣＭＯＳ・メモリセル(PCHCELL)によって形成されていることを特徴とする(図７、図８、図９参照)。
【００４２】
更により好適な実施の形態による半導体集積回路装置では、前記第１の論理回路を形成する前記第１のＣＭＯＳ・メモリセルと前記第１のプリチャージトランジスタを形成する前記第２のＣＭＯＳ・メモリセルとは前記第１のレプリカ・ビット線(rplbt[0])に接続された前記第１のダミー・メモリセル(DMYCELL)と前記第２のレプリカ・ビット線(rplbt[1])に接続された前記第２のレプリカ・メモリセル(RPLCELL)との中間に形成されていることを特徴とする(図７参照)。
【００４３】
具体的な一つの実施の形態による半導体集積回路(１)では、前記第１のレプリカ・ビット線(rplbt[0])に接続された前記第１のダミー・メモリセル(703)は第３のＣＭＯＳ・メモリセル(DMYCELL)によって形成されており、前記第２のレプリカ・ビット線(rplbt[1])に接続された前記第２のダミー・メモリセル(703)は第４のＣＭＯＳ・メモリセル(DMYCELL)によって形成されていることを特徴とする(図７、図１０〜図１４参照)。
【００４４】
より具体的な一つの実施の形態は、前記複数の通常・メモリセル(MEMCELL)は、ＳＲＡＭ・メモリセルであることを特徴とする(図３照)。
【００４５】
〔２〕本発明の別の観点の代表的な実施の形態による本発明の代表的な実施の形態は、
行方向に略平行に配置された複数のワード線(wl[0]〜wl[n])と、
列方向に略平行に配置された複数のビット線(bt[0]、bb[0]〜bt[m]、bb[m])と、
前記複数のワード線と前記複数のビット線とに接続された複数の通常・メモリセル(MEMCELL)と、
アドレス信号(a[0]〜a[h])に応答して前記複数のワード線の任意の１つのワード線を選択することが可能なアクセス制御回路(ＷＤ、ＣＴＲＬ)と、
前記複数のビット線に接続された複数のセンスアンプ(ＳＡ)とを具備する半導体集積回路装置の動作方法である。
【００４６】
前記半導体集積回路装置は、第１のレプリカ・ビット線(rplbt[0])と、第２のレプリカ・ビット線(rplbt[1])と、第１のレプリカ・メモリセル(RPLCELL])と、第２のレプリカ・メモリセル(RPLCELL)と、第１の論理回路(INV0)と、第２の論理回路(INV1)とを更に具備する。
【００４７】
前記第１のレプリカ・ビット線に前記第１レプリカ・メモリセルが接続されており、前記第２のレプリカ・ビット線に前記第２のレプリカ・メモリセルが接続されている。
【００４８】
前記第１のレプリカ・ビット線に前記第１の論理回路の入力端子が接続されており、前記第１の論理回路の出力端子は前記第２のレプリカ・ビット線に接続されている。
【００４９】
前記第２のレプリカ・ビット線に前記第２の論理回路の入力端子が接続されており、前記第２の論理回路の出力端子からセンスアンプイネーブル信号(sae)が生成される(図３参照)。
【００５０】
前記センスアンプイネーブル信号(sae)が前記複数のセンスアンプ(ＳＡ)に供給されることによって、前記複数のビット線の複数の読み出し信号が前記複数のセンスアンプにより増幅され、前記複数のセンスアンプの複数の出力端子から複数の読み出しデータ(q[0]〜q[m])が生成されることを特徴とする(図４参照)。
【００５１】
《実施の形態の説明》
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００５２】
［実施の形態１］
《ＳＲＡＭの構成》
図３は、本発明の実施の形態１によるレプリカ・ビット線(ＲＢＬ)を使用するＳＲＡＭの構成を示す図である。
【００５３】
図３に示すＳＲＡＭが図１に示すＳＲＡＭと基本的に相違するのは、図１に示したＳＲＡＭの１本のレプリカ・ビット線rplbtが図３に示すＳＲＡＭでは複数のレプリカ・ビット線rplbt[0]、rplbt[1]に分割されることによって、レプリカ・ビット線での遅延量が軽減されていることである。
【００５４】
図３に示すＳＲＡＭも、図１に示したＳＲＡＭと同様に、ワードドライバ(ＷＤ)と、デコード制御回路(ＣＴＲＬ)と、複数(ｎ＋１＞１)のワード線(wl[0]〜[n])と、複数(ｍ＋１＞１)のビット線・反転ビット線対(bt[0]、bb[0]〜bt[m]、bb[m])と、複数個((ｎ＋１)×(ｍ＋１))のＳＲＡＭ・メモリセル(MEMCELL)と、複数個(ｍ＋１＞１)のセンスアンプ(ＳＡ)とを含んでいる。
【００５５】
図３に示すＳＲＡＭが、図１に示したＳＲＡＭと相違するのは、第１のレプリカ・ワード線(rplwl[0])および第２のレプリカ・ワード線(rplwl[1])と、第１のレプリカ・ビット線(rplbt[0])および第２のレプリカ・ビット線(rplbt[1])と、第１のプリチャージトランジスタPCH0(ＰチャンネルＭＯＳトランジスタＰ0)および第２のプリチャージトランジスタPCH1(ＰチャンネルＭＯＳトランジスタＰ1)と、第１のインバータ(INV0)および第２のインバータ(INV1)と、第１のレプリカ・メモリセル(RPLCELL)および第２のレプリカ・メモリセル(RPLCELL)と、第１のダミー・メモリセル(DMYCELL)および第２のダミー・メモリセル(DMYCELL)を含んでいる。
【００５６】
デコード制御回路ＣＴＲＬにはクロックCLKとアドレス信号[0]〜[h]とが供給されることによって、デコード制御回路ＣＴＲＬからワードドライバＷＤにデコーダ信号dec[0]〜[i]が供給され、デコード制御回路ＣＴＲＬから第１のプリチャージトランジスタPCH0と複数個(ｐ個、ｐ＞１)の第１のレプリカ・メモリセルRPLCELLに第１のレプリカ・ワード線信号rplwl[0]が供給される。第１のプリチャージトランジスタPCH0としてのＰチャンネルＭＯＳトランジスタＰ0のソースは電源電圧ＶDDに接続される一方、トランジスタＰ0のドレインは第１のレプリカ・ビット線rplbt[0]に接続されている。この第１のレプリカ・ビット線rplbt[0]は、複数個(ｐ個＞１)の第１のレプリカ・メモリセルRPLCELLと複数個(ｑ個＞１)の第１のダミー・メモリセルDMYCELLと第１のインバータINV0の入力端子とに接続される。この第１のインバータINV0の出力端子から生成される第２のレプリカ・ワード線信号rplwl[1]は第２のプリチャージトランジスタPCH1と複数個(ｒ個、ｒ＞１)の第２のレプリカ・メモリセルRPLCELLに供給される。第２のプリチャージトランジスタPCH1としてのＰチャンネルＭＯＳトランジスタＰ1のソースは電源電圧ＶDDに接続される一方、トランジスタＰ1のドレインは第２のレプリカ・ビット線rplbt[1]に接続されている。この第２のレプリカ・ビット線rplbt[1]は、複数個(ｒ個、ｒ＞１)の第２のレプリカ・メモリセルRPLCELLと複数個(ｓ個＞１)の第２のダミー・メモリセルDMYCELLと第２のインバータINV1の入力端子とに接続される。この第２のインバータINV1の出力端子から生成される反転レプリカ・ビット線rplbtnはデコード制御回路ＣＴＲＬとバッファBUFの入力端子とに供給され、バッファBUFの出力端子からセンスアンプイネーブル信号saeが生成され、複数個(ｍ＋１＞１)のセンスアンプＳＡに供給される。複数(ｍ＋１＞１)のビット線・反転ビット線対bt[0]、bb[0]〜bt[m]、bb[m]からのＳＲＡＭセル読み出し信号が複数個のセンスアンプＳＡの差動入力端子に供給されることによって、複数個のセンスアンプＳＡの出力端子から読み出しデータq[0]〜[m]が生成される。
【００５７】
《ＳＲＡＭの動作》
図４は、図３に示す本発明の実施の形態１によるＳＲＡＭの動作を説明するための図３に示すＳＲＡＭの各部の波形図である。
【００５８】
図４に示すように、クロック信号CLKの立ち上がりに同期して変化するアドレス信号[0]〜[h]に応答してデコーダ信号dec[0]〜[i]の選択された１つの信号が立ち下る。wl[0]〜[n]のワードラインのうちでアドレス信号に対応する一本のワードラインが選択されて立ち上がる。立ち上がった選択ワードラインが接続されている複数ビット(ｍ＋１)のメモリセルの記憶保持状態に応答して複数(ｍ＋１＞１)のビット線・反転ビット線対bt[0]、bb[0]〜bt[m]、bb[m]の各ビット線・反転ビット線対の一方のビット線の電荷が引き抜かれ始める。尚、第１のレプリカ・ワード線rplwl[0]がローレベルの間には、第１のレプリカ・ビット線rplbt[0]は第１のプリチャージトランジスタPCH0であるＰチャンネルＭＯＳトランジスタＰ0によってハイレベルである電源電圧ＶDDにプリチャージされている。従って、第１のレプリカ・ビット線rplbt[0]のハイレベルに応答して、第１のインバータ(INV0)の出力端子の第２のレプリカ・ワード線(rplwl[1])はローレベルとなる。その結果、第２のレプリカ・ワード線(rplwl[1])のローレベルに応答して、第２のプリチャージトランジスタPCH1(ＰチャンネルＭＯＳトランジスタＰ1)のドレインの第２のレプリカ・ビット線(rplbt[1])はハイレベルである。従って、第２のレプリカ・ビット線(rplbt[1])のハイレベルに応答して、第２のインバータ(INV1)の出力端子の反転レプリカ・ビット線rplbtnとバッファBUFの出力端子のセンスアンプイネーブル信号saeとはそれぞれローレベルとなっている。
【００５９】
一方、クロック信号CLKの立ち上がりに応答して、第１のレプリカ・ワード線rplwl[0]の電位がハイレベルに立ち上る。複数個(ｐ個＞１)の第１のレプリカ・メモリセルRPLCELLの内部では、ＰチャンネルＭＯＳトランジスタＰ11とＮチャンネルＭＯＳトランジスタＮ11とによって構成されたＣＭＯＳインバータの入力端子にはハイレベルの電源電圧ＶDDが供給されているので、このＣＭＯＳインバータの出力端子は接地電位ＧＮＤに維持されている。第１のレプリカ・ワード線rplwl[0]の電位がハイレベルに立ち上ることによって、複数個(ｐ個＞１)の第１のレプリカ・メモリセルRPLCELLの内部の転送トランジスタとしてのＮチャンネルＭＯＳトランジスタＮ12がオンとなるので、第１のレプリカ・ビット線rplbt[0]のプリチャージ電荷は複数個(ｐ個＞１)の第１のレプリカ・メモリセルRPLCELL内部の複数個(ｐ個)の転送トランジスタＮ12を介して接地電位ＧＮＤに放電されるようになる。この放電によって第１のレプリカ・ビット線rplbt[0]の電位が第１のインバータINV0の論理しきい値より低いレベルに低下すると、第１のインバータINV0の出力の第２のレプリカ・ワード線rplwl[1]はハイレベルとなる。そうすると複数個(ｒ個＞１)の第２のレプリカ・メモリセルRPLCELLの内部の転送トランジスタとしてのＮチャンネルＭＯＳトランジスタＮ12がオンとなるので、第２のレプリカ・ビット線rplbt[1]のプリチャージ電荷は複数個(ｒ個＞１)の第２のレプリカ・メモリセルRPLCELL内部の複数個(ｒ個)の転送トランジスタＮ12を介して接地電位ＧＮＤに放電されるようになる。この放電によって第２のレプリカ・ビット線rplbt[1]の電位が第２のインバータINV1の論理しきい値より低いレベルに低下すると、第２のインバータINV1の出力の反転レプリカ・ビット線rplbtnの電位が立ち上がる。反転レプリカ・ビット線rplbtn の信号はバッファBUFの入力端子に供給され、バッファBUFの出力端子から生成されるセンスアンプイネーブル信号saeが複数個(ｍ＋１＞１)のセンスアンプＳＡに供給される。センスアンプイネーブル信号saeの立ち上がりのタイミングの複数(ｍ＋１＞１)のビット線・反転ビット線対(bt[0]、bb[0]〜bt[m]、bb[m])の電位差ΔVが複数個(ｍ＋１＞１)のセンスアンプＳＡによって増幅されて読み出しデータq[0]〜[m]が出力されるものとなる。このビット線・反転ビット線対の電位差ΔVがセンスアンプＳＡの入力電位差のオフセット分より小さいと、データの読み出しに失敗する。ワードラインwl[0]〜[n]のいずれかの選択ワードラインの電位が立ち上がり複数(ｍ＋１＞１)のビット線・反転ビット線の電位差ΔVがセンスアンプＳＡの入力電位差のオフセット分よりも大きくなるタイミングと、第１および第２のレプリカ・ワード線rplwl[0]、rplwl[1]が立ち上がり第１および第２のレプリカ・ビット線rplbt[0]、rplbt[1])が立ち下がりセンスアンプイネーブル信号saeが立ち上がるタイミングとが略同時となるようにタイミングの調整が実行される。センスアンプイネーブル信号saeの電位の立ち上がりタイミングの調整は、第１のレプリカ・ビット線rplbt[0]に接続される第１のレプリカ・メモリセルRPLCELLの個数(ｐ個)および第２のレプリカ・ビット線rplbt[1]に接続される第２のレプリカ・メモリセルRPLCELLの個数(ｒ個)の調整により実行可能となる。
【００６０】
図３に示した本発明の実施の形態１によるＳＲＡＭでは、レプリカ・ビット線は複数のレプリカ・ビット線rplbt[0]、rplbt[1]に分割されているので、分割された各レプリカ・ビット線rplbt[0]、[1]の遅延量が軽減される。分割された各レプリカ・ビット線rplbt[0]、[1]の遅延量が軽減されることによって、分割された各レプリカ・ビット線rplbt[0]、[1]の遅延変動が軽減される。その結果、各レプリカ・ビット線rplbt[0]、[1]の軽減された遅延変動と第１および第２のインバータINV0、INV1の論理しきい値のローカル変動によるセンスアンプイネーブル信号saeの生成タイミングの変動が軽減されることができる。
【００６１】
図１８は、図３および図４に説明した本発明の実施の形態１によるＳＲＡＭのレプリカ・ビット線の遅延変動とインバータの論理しきい値のローカル変動とによるセンスアンプイネーブル信号saeの生成タイミング(立ち上がりタイミング)の変動の様子を示す図である。
【００６２】
図１８の例で、ＳＲＡＭのワード線(wl[0]〜[n])の本数は１０２４本であり、具体的にはレプリカ・ビット線は８本のレプリカ・ビット線rplbtに分割されている。従って、分割された各レプリカ・ビット線rplbtの負荷容量と遅延量は著しく軽減されている。すなわち、図１７と比較すると、８分割の場合には図１８の左に示すように８分割された各レプリカ・ビット線rplbtの遅延量は略１／８に軽減される。その際に、図１７と同様に、図１８の左に示すように８分割された場合でも、レプリカ・ビット線rplbtの遅延が小さく高速振幅変化特性rplbt_ftとなる場合とレプリカ・ビット線rplbtの遅延が大きく低速振幅変化特性rplbt_slとなる場合とがある。一方、８分割された各レプリカ・ビット線rplbtの信号が供給されるインバータINVの論理しきい値が、高論理しきい値電圧ＶLth_highとなる場合と低論理しきい値電圧ＶLth_lowとなる場合とがある。高速振幅変化特性rplbt_ftと高論理しきい値電圧ＶLth_highとのクロスオーバーによってセンスアンプイネーブル信号saeの小さな遅延sae_ftの生成タイミングが決定され、低速振幅変化特性rplbt_slと低速振幅変化特性rplbt_slのクロスオーバーによってセンスアンプイネーブル信号saeの大きな遅延sae_slの生成タイミングが決定される。しかし、図１８の左に示すように８分割された場合の８分割された各レプリカ・ビット線の遅延変動とインバータINVの論理しきい値電圧の変動によるセンスアンプイネーブル信号saeの生成タイミングの変動幅Δt_saeは、図１７と比較すると、略１／８に軽減される。具体的には、図１８の左に示すように８分割された場合ではセンスアンプイネーブル信号saeの生成タイミングの変動幅Δt_sae＝t_sae×１／８×８％≒t_sae×１％と極めて小さな値に低減されるものとなる。
【００６３】
具体的には、８分割された各レプリカ・ビット線rplbtと各インバータINVとの直列接続によって図３に示した本発明の実施の形態１のＳＲＡＭのセンスアンプイネーブル信号saeのトータルの生成タイミングの変動幅ΣΔt_saeが決定される。１個目のレプリカ・ビット線rplbtと１個目のインバータINVとの１個目の直列接続による１個目の生成タイミングの変動幅Δt_saeから８個目のレプリカ・ビット線rplbtと８個目のインバータINVとの８個目の直列接続による８個目の生成タイミングの変動幅Δt_saeまでにおいて、各変動幅Δt_saeは正の変動値から負の変動値の値に略正規分布するものとなる。すなわち、８分割の場合のトータルの生成タイミングの変動幅ΣΔt_saeは、ΣΔt_sae＝Δt_sae×√８≒t_sae×３％となる。図３に示した本発明の実施の形態１のレプリカ・ビット線(ＲＢＬ)が８分割の場合のＳＲＡＭにおける図１８の左に示したセンスアンプイネーブル信号saeのトータルの生成タイミングの変動幅ΣΔt_saeのt_sae×３％は、図１の本発明に先立って本発明者等によって検討されたＳＲＡＭにおける図１７に示した生成タイミングの変動幅Δt_saeのt_sae×８％の半分以下に低減することが可能となる。
【００６４】
［実施の形態２］
本発明の実施の形態２は、本発明の実施の形態１による図３に示したＳＲＡＭのインバータINV0、INV1およびレプリカ・ビット線プリチャージトランジスタPCH0、PCH1のレイアウトに関するものである。
【００６５】
図５は、本発明の実施の形態２によるＳＲＡＭの構成を示す図である。
【００６６】
図５では、図３に示した本発明の実施の形態１によるＳＲＡＭのワードドライバ(ＷＤ)の内部構成が詳細に示されている。ワードドライバ(ＷＤ)は複数個のＣＭＯＳワードドライバ…、(K−1、CMOS_Drv)、(K、CMOS_Drv)、(K＋1、CMOS_Drv)、(K＋2、CMOS_Drv)、…を含み、ＣＭＯＳワードドライバ(K−1、CMOS_Drv)の出力端子はワード線wl[K−1]に接続され、ＣＭＯＳワードドライバ(K、CMOS_Drv)の出力端子はワード線wl[K]に接続され、ＣＭＯＳワードドライバ(K＋１、CMOS_Drv)の出力端子はワード線wl[K＋1]に接続され、ＣＭＯＳワードドライバ(K＋2、CMOS_Drv)の出力端子はワード線wl[K＋2]に接続されている。複数のワード線wl[K−1]、wl[K]、wl[K＋1]、wl[K＋1]には、複数のＳＲＡＭ・メモリセル(MEMCELL)が接続されている。第１のダミー・メモリセル(DMYCELL)が接続された第１のレプリカ・ビット線(rplbt[0])は第１のインバータINV0の入力端子に接続されており、この第１のインバータINV0の出力端子は第２のプリチャージトランジスタPCH1と第２のレプリカ・メモリセル(RPLCELL)が接続された第２のレプリカ・ワード線(rplbt[0])が接続されている。
【００６７】
図６は、図５に示した本発明の実施の形態１によるＳＲＡＭを半導体集積回路のチップに形成する際のデバイスの平面レイアウトを示す図である。
【００６８】
図６には、ＣＭＯＳデバイスのためのＮ型ウェル領域６１とＰ型ウェル領域６２とが示されている。
【００６９】
Ｎ型ウェル領域６１には、４個のＣＭＯＳワードドライバ…、(K−1、CMOS_Drv)、(K、CMOS_Drv)、(K＋1、CMOS_Drv)、(K＋2、CMOS_Drv)、…の４個のＰチャンネルＭＯＳトランジスタが形成されている。この４個のＰチャンネルＭＯＳトランジスタはチャンネル長Ｌのゲート電極とチャンネル幅Ｗpのソース・ドレイン不純物領域(Ｓ、Ｄ)を含み、Ｎ型ウェル領域６１内部に形成された２個目と３個目のＰチャンネルＭＯＳトランジスタの間にはＮ型ウェル基板給電コンタクト領域６１１が形成されている。このＮ型ウェル基板給電コンタクト領域６１１には、金属配線を介して例えば電源電圧ＶDD等の高レベル電圧が供給される。Ｎ型ウェル基板給電コンタクト領域６１１の右に、２個のＰチャンネルＭＯＳトランジスタ６１２、６１３が形成され、一方のトランジスタ６１２は第２のプリチャージトランジスタPCH1として使用され、他方のトランジスタは第１のインバータINV0を構成するＰチャンネルＭＯＳトランジスタとして使用される。尚、Ｎ型ウェル基板給電コンタクト領域６１１のレイアウト高さは、２個のＰチャンネルＭＯＳトランジスタ６１２、６１３のレイアウト高さと略同一に設定されている。また、Ｎ型ウェル基板給電コンタクト領域６１１と２個のＰチャンネルＭＯＳトランジスタ６１２、６１３のレイアウト幅の合計は、ＰチャンネルＭＯＳトランジスタのチャンネル幅Ｗpと略等しく設定されている。
【００７０】
Ｐ型ウェル領域６２には、４個のＣＭＯＳワードドライバ…、(K−1、CMOS_Drv)、(K、CMOS_Drv)、(K＋1、CMOS_Drv)、(K＋2、CMOS_Drv)、…の４個のＮチャンネルＭＯＳトランジスタが形成されている。この４個のＮチャンネルＭＯＳトランジスタはチャンネル長Ｌのゲート電極とチャンネル幅Ｗｎのソース・ドレイン不純物領域(Ｓ、Ｄ)を含み、Ｐ型ウェル領域６２内部に形成された２個目と３個目のＮチャンネルＭＯＳトランジスタの間にはＰ型ウェル基板給電コンタクト領域６２１が形成されている。このＰ型ウェル基板給電コンタクト領域６２１には、金属配線を介して接地電位ＧＮＤ等の低レベル電圧が供給される。Ｐ型ウェル基板給電コンタクト領域６２１の左に１個のＮチャンネルＭＯＳトランジスタ６２２が形成され、このトランジスタ６２２は第１のインバータINV0を構成するＮチャンネルＭＯＳトランジスタとして使用される。尚、Ｐ型ウェル基板給電コンタクト領域６２１のレイアウト高さは、１個のＮチャンネルＭＯＳトランジスタ６２２のレイアウト高さと略同一に設定されている。また、Ｐ型ウェル基板給電コンタクト領域６２１と１個のＮチャンネルＭＯＳトランジスタ６２２のレイアウト幅の合計は、ＮチャンネルＭＯＳトランジスタのチャンネル幅Ｗｎと略等しく設定されている。
【００７１】
［実施の形態３］
本発明の実施の形態３は、本発明の実施の形態1のＳＲＡＭに含まれたインバータINV0、INV1およびレプリカ・ビット線rplbt[0]、[1]のプリチャージトランジスタPCH0、PCH1を、ＳＲＡＭメモリセルMEMCELL、レプリカ・メモリセルRPLCELL、ダミー・メモリセルDMYCELLを使用して形成するものである。
【００７２】
図７は、本発明の実施の形態３によるＳＲＡＭの構成を示す図である。
【００７３】
図３に示す本発明の実施の形態1のＳＲＡＭに含まれたインバータINV0、INV1は図７に示す本発明の実施の形態３のＳＲＡＭのインバータセル(INVCELL)７０１に置換され、図３に示す本発明の実施の形態1のＳＲＡＭに含まれたプリチャージトランジスタPCH0、PCH1は図７に示す本発明の実施の形態３のＳＲＡＭのプリチャージセル(PCHCELL)７０２に置換されている。尚、図７に示して本発明の実施の形態３のＳＲＡＭは、図３に示す本発明の実施の形態1のＳＲＡＭと同様にダミー・メモリセル(DMYCELL)７０３とレプリカ・メモリセル(RPLCELL)７０４とを含んでいる。
【００７４】
図８は、図７に示した本発明の実施の形態３によるＳＲＡＭのインバータセル(INVCELL)７０１の構成を示す図である。
【００７５】
図８に示すインバータセル(INVCELL)７０１は、図３に示す本発明の実施の形態1のＳＲＡＭに含まれるＳＲＡＭメモリセル(MEMCELL)、レプリカ・メモリセル(RPLCELL)、ダミー・メモリセル(DMYCELL)と同様に、２個のＰチャンネルＭＯＳトランジスタpll80、plr80と４個のＮチャンネルＭＯＳトランジスタnpl80、ndl80、ndr80、npr80を含んでいる。図８に示すインバータセル(INVCELL)７０１では、レプリカ・ビット線rplbt[0]の入力信号はＰチャンネルＭＯＳトランジスタnpr80とＮチャンネルＭＯＳトランジスタndr80とによって構成されるＣＭＯＳインバータによって反転されて、レプリカ・ワード線信号rplwl[1]が生成される。尚、図８に示すインバータセル(INVCELL)７０１の駆動能力は、並列接続されるメモリセルの個数によって調整されることも可能である。
【００７６】
図９は、図７に示した本発明の実施の形態３によるＳＲＡＭのプリチャージセル(PCHCELL)７０２の構成を示す図である。
【００７７】
図９に示すプリチャージセル(PCHCELL)７０２は、図３に示した本発明の実施の形態1のＳＲＡＭに含まれるＳＲＡＭメモリセル(MEMCELL)、レプリカ・メモリセル(RPLCELL)、ダミー・メモリセル(DMYCELL)と同様に、２個のＰチャンネルＭＯＳトランジスタpll90、plr90と４個のＮチャンネルＭＯＳトランジスタnpl90、ndl90、ndr90、npr90とを含んでいる。図９に示すプリチャージセル(PCHCELL)７０２では、入力信号としてのレプリカ・ワード線信号rplwl[0]がＰチャンネルＭＯＳトランジスタpll90のゲートに供給されることによって、トランジスタpll90のドレインからレプリカ・ビット線rplbt[0]の出力信号が生成される。レプリカ・ワード線信号rplwl[0]がローレベルの場合には、ＰチャンネルＭＯＳトランジスタpll90がオンとなって、レプリカ・ビット線rplbt[0]の電位は電源電圧ＶDDのハイレベルにプリチャージされる。レプリカ・ワード線信号rplwl[0]がハイレベルの場合には、ＰチャンネルＭＯＳトランジスタpll90がオフとなって、レプリカ・ビット線rplbt[0]はレプリカ・メモリセル(RPLCELL)によって接地電位ＧＮＤへ放電される。また、図９に示すプリチャージセル(PCHCELL)７０２のプリチャージ駆動能力は、並列接続されるメモリセルの個数によって調整されることも可能である。
【００７８】
［実施の形態４］
本発明の実施の形態4は、図７に示した本発明の実施の形態３のＳＲＡＭに含まれるダミー・メモリセル(DMYCELL)７０３のトランジスタノードの接続状態を変更することによってレプリカ・ビット線rplbt[0]、[1]の負荷容量を調整するものである。
【００７９】
図１０は、本発明の実施の形態４によるＳＲＡＭに含まれるダミー・メモリセル(DMYCELL)７０３の構成を示す図である。
【００８０】
図１０に示すダミー・メモリセル(DMYCELL)７０３は、２個のＰチャンネルＭＯＳトランジスタpll100、plr100と４個のＮチャンネルＭＯＳトランジスタnpl100、ndl100、ndr100、npr100とを含んでいる。図１０に示すダミー・メモリセル(DMYCELL)７０３では、ＮチャンネルＭＯＳトランジスタnpll100のドレインに追加して、ＮチャンネルＭＯＳトランジスタnprl100のドレインがレプリカ・ビット線rplbt[0]に接続されることで、レプリカ・ビット線rplbt[0]の負荷容量が増加されることが可能となる。
【００８１】
図１１も、本発明の実施の形態４によるＳＲＡＭに含まれるダミー・メモリセル(DMYCELL)７０３の構成を示す図である。
【００８２】
図１１に示すダミー・メモリセル(DMYCELL)７０３は、２個のＰチャンネルＭＯＳトランジスタpll110、plr110と４個のＮチャンネルＭＯＳトランジスタnpl110、ndl110、ndr110、npr110とを含んでいる。図１１に示すダミー・メモリセル(DMYCELL)７０３では、セルの内部配線Ｌ703によってＮチャンネルＭＯＳトランジスタ npl110のドレインとソースが共通にレプリカ・ビット線rplbt[0]に接続されることで、レプリカ・ビット線rplbt[0]の負荷容量が増加されることが可能となる。
【００８３】
図１２も、本発明の実施の形態４によるＳＲＡＭに含まれるダミー・メモリセル(DMYCELL)７０３の構成を示す図である。
【００８４】
図１２に示すダミー・メモリセル(DMYCELL)７０３は、２個のＰチャンネルＭＯＳトランジスタpll120、plr120と４個のＮチャンネルＭＯＳトランジスタnpl120、ndl120、ndr120、npr120とを含んでいる。図１２に示すダミー・メモリセル(DMYCELL)７０３では、２個のＮチャンネルＭＯＳトランジスタnpl120、npr120のゲート容量がレプリカ・ビット線rplbt[0]に接続されることで、レプリカ・ビット線rplbt[0]での負荷容量が増加されることが可能となる。
【００８５】
図１３も、本発明の実施の形態４によるＳＲＡＭに含まれるダミー・メモリセル(DMYCELL)７０３の構成を示す図である。
【００８６】
図１３に示すダミー・メモリセル(DMYCELL)７０３は、２個のＰチャンネルＭＯＳトランジスタpll１５０、plr１５０と４個のＮチャンネルＭＯＳトランジスタnpl１５０、ndl１５０、ndr１５０、npr１５０とを含んでいる。図１３に示すダミー・メモリセル(DMYCELL)７０３で、レプリカ・ビット線rplbt[0]にＰチャンネルＭＯＳトランジスタpll１５０のゲート容量とＮチャンネルＭＯＳトランジスタndl１５０のゲート容量とＰチャンネルＭＯＳトランジスタplr１５０のソース・ドレイン容量とが接続されることで、レプリカ・ビット線rplbt[0]の負荷容量が増加されることが可能となる。
【００８７】
以上、説明した図１０〜図１３のダミー・メモリセル(DMYCELL)７０３の構成は、状況に応じて、相互に組み合わせて使用されることも可能である。
【００８８】
［実施の形態５］
本発明の実施の形態５は、ダミー・メモリセルのリーク電流の影響をレプリカ・ビット線の引き抜き遅延に反映させるものである。
【００８９】
図１４は、本発明の実施の形態５によるＳＲＡＭに含まれる一部のダミー・メモリセル(DMYCELL)７０３の構成を示す図である。
【００９０】
図３に示した本発明の実施の形態１によるＳＲＡＭに含まれる複数のダミー・メモリセル(DMYCELL)の全ての内部では、ＰチャンネルＭＯＳトランジスタＰ11とＮチャンネルＭＯＳトランジスタＮ11によって構成されたＣＭＯＳインバータの入力端子にはハイレベルの電源電圧ＶDDが供給され、このＣＭＯＳインバータの出力端子は接地電位ＧＮＤに維持されている。接地電位ＧＮＤによって複数のダミー・メモリセル(DMYCELL)の全ての転送トランジスタとしてのＮチャンネルＭＯＳトランジスタＮ12がオフとなるので、レプリカ・ビット線rplbt[0]、rplbt[1]のプリチャージ電荷は複数のダミー・メモリセル(DMYCELL)の全ての内部の複数個の転送トランジスタＮ12を介して接地電位ＧＮＤに放電される。
【００９１】
それに対して、図１４に示す本発明の実施の形態５によるＳＲＡＭに含まれる一部のダミー・メモリセル(DMYCELL)７０３の内部では、他方のＰチャンネルＭＯＳトランジスタplr140と他方のＮチャンネルＭＯＳトランジスタndr140とによって構成された他方のＣＭＯＳインバータの入力端子にはハイレベルの電源電圧ＶDDが供給され、他方のＣＭＯＳインバータの出力端子は接地電位ＧＮＤに維持されている。従って、一方のＰチャンネルＭＯＳトランジスタpll140と一方のＮチャンネルＭＯＳトランジスタndl140によって構成された一方のＣＭＯＳインバータの入力端子には接地電位ＧＮＤが供給され、このＣＭＯＳインバータの出力端子はハイレベルの電源電圧ＶDDに維持されている。その結果、図１４に示した一部のダミー・メモリセル(DMYCELL)７０３の内部では、オフ状態の転送ＮチャンネルＭＯＳトランジスタＮ12のリーク電流によってレプリカ・ビット線rplbt[0]、rplbt[1]はハイレベルの電源電圧ＶDDに向かって充電される。従って、他のダミー・メモリセル(DMYCELL)によるレプリカ・ビット線rplbt[0]、rplbt[1]の放電と一部のダミー・メモリセル(DMYCELL)７０３のレプリカ・ビット線rplbt[0]、rplbt[1]の充電の能力差によって、レプリカ・ビット線rplbt[0]、rplbt[1]の引き抜き遅延量を調整することが可能となる。
【００９２】
［実施の形態６］
本発明の実施の形態６は、図３乃至図１４に示した本発明の実施の形態１乃至実施の形態５のＳＲＡＭを内蔵メモリとして含むシステムオンチップ(ＳｏＣ)のシステムＬＳＩに関するものである。
【００９３】
図１５は、本発明の実施の形態６によるシステムＬＳＩの構成を示す図である。
【００９４】
図１５に示すシステムオンチップ(ＳｏＣ)のシステムＬＳＩの半導体チップ１５０には、知的財産権(ＩＰ)コアとして中央処理ニユット(ＣＰＵ)１５１、１５２、１５３、２次元画像信号処理エンジン１５４、３次元画像信号処理エンジン１５５、動画処理エンジン１５６、音声信号処理ユニット１５７、液晶表示コントローラ１５８、インターフェースコントローラ１５９を含んでいる。
【００９５】
図１５に示す半導体チップ１５０に集積化された各ＩＰコア１５１〜１５９は、その内部に内蔵ＳＲＡＭを含んでいる。各ＩＰコア１５１〜１５９は、その機能と性能とに応じてその内蔵ＳＲＡＭの記憶容量は様々なものとなる。その際に、記憶容量の極めて大きな内蔵ＳＲＡＭに、上述の図３乃至図１４に示した本発明の実施の形態１乃至実施の形態５のＳＲＡＭを採用することができる。更に、図１５に示す半導体チップ１５０には、複数のＩＰコア１５１〜１５９が共有して使用する大容量の共有内蔵ＳＲＡＭを含むこともことが可能である。これらの大容量の内蔵ＳＲＡＭと種々の記憶容量の内蔵ＳＲＡＭとの設計に、コンパイルドＲＡＭ(ＣＲＡＭ)の設計手法が利用されることができる。
【００９６】
図１６は、本発明の実施の形態６によるシステムＬＳＩの半導体チップ１５０に内蔵される内蔵ＳＲＡＭの設計に利用されるコンパイルドＲＡＭ(ＣＲＡＭ)の設計手法を説明する図である。
【００９７】
メモリコンパイラー１６０はエンジニアリングワークステーション等の電子計算機上の設計ツールであり、内蔵ＳＲＡＭの基本的なメモリデバイス構造の電子データ１６１と種々の記憶容量の内蔵ＳＲＡＭのための入力データ１６２とがメモリコンパイラー１６０に供給される。入力データ１６２は、種々の内蔵ＳＲＡＭの配置部品データ、回路部品データ、ライブラリデータ、配置接続データを含んでいる。
【００９８】
メモリコンパイラー１６０は、供給されたメモリデバイス構造の電子データ１６１と内蔵ＳＲＡＭのための入力データ１６２とから、自動設計された内蔵ＳＲＡＭの出力データ１６３を生成する。この出力データ１６３は、配置データ、回路データ、メモリライブラリデータ、ネットリストデータを含んでいる。
【００９９】
特に、図１６に示す本発明の実施の形態６のコンパイルドＲＡＭの設計手法のメモリコンパイラー１６０は、自動設計される種々の記憶容量の内蔵ＳＲＡＭのそれぞれで適切なセンスアンプイネーブル信号の生成タイミングを出力するように構成されている。
【０１００】
すなわち、メモリコンパイラー１６０から自動生成される出力データ１６３には、レプリカ・ビット線の分割数、各分割されたレプリカ・ビット線に接続されるレプリカ・メモリセルの個数とダミー・メモリセルの個数等のセンスアンプイネーブル信号の生成タイミングに関する節制情報が含まれるものである。
【０１０１】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１０２】
例えば、本発明の実施の形態による半導体集積回路装置に内蔵される内蔵メモリとしてはＳＲＡＭに限定されるものではなく、ＤＲＡＭ(ダイナミックランダムアクセスメモリ)やＥＥＰＲＯＭ(電気的に消去・書き込み可能なリードオンリメモリ)または一括消去型のフラッシュメモリ等の不揮発性メモリに適用することができる。
【０１０３】
また、本発明は、システムオンチップ(ＳｏＣ)と呼ばれるシステムＬＳＩ以外にも、ＤＲＡＭやＥＥＰＲＯＭやフラッシュメモリ等の不揮発性メモリの半導体メモリのみの専用機能を有する半導体メモリ集積回路装置に適用することが可能である。
【図面の簡単な説明】
【０１０４】
【図１】図１は、本発明に先立って非特許文献１に記載の技術に基づいて本発明者等によって検討されたレプリカ・ビット線を使用するＳＲＡＭの構成を示す図である。
【図２】図２は、図１に示すＳＲＡＭの動作を説明するための図１に示すＳＲＡＭの各部の波形図である。()
【図３】図３は、本発明の実施の形態１によるレプリカ・ビット線を使用するＳＲＡＭの構成を示す図である。
【図４】図４は、図３に示す本発明の実施の形態１によるＳＲＡＭの動作を説明するための図３に示すＳＲＡＭの各部の波形図である。
【図５】図５は、本発明の実施の形態２によるＳＲＡＭの構成を示す図である。
【図６】図６は、図５に示した本発明の実施の形態２によるＳＲＡＭを半導体集積回路のチップに形成する際のデバイスの平面レイアウトを示す図である。
【図７】図７は、本発明の実施の形態３によるＳＲＡＭの構成を示す図である。
【図８】図８は、図７に示した本発明の実施の形態３によるＳＲＡＭのインバータセルの構成を示す図である。
【図９】図９は、図７に示した本発明の実施の形態３によるＳＲＡＭのプリチャージセルの構成を示す図である。
【図１０】図１０は、本発明の実施の形態４によるＳＲＡＭに含まれるダミー・メモリセルの構成を示す図である。
【図１１】図１１も、本発明の実施の形態４によるＳＲＡＭに含まれるダミー・メモリセルの構成を示す図である。
【図１２】図１２も、本発明の実施の形態４によるＳＲＡＭに含まれる一部のダミー・メモリセルの構成を示す図である。
【図１３】図１３は、図１２に示した本発明の１つの実施の形態による半導体集積回路を構成する種々のデバイスのレイアウトを示すシリコンチップの平面図である。
【図１４】図１４は、本発明の実施の形態５によるＳＲＡＭに含まれるダミー・メモリセルの構成を示す図である。
【図１５】図１５は、本発明の実施の形態６によるシステムＬＳＩの構成を示す図である。
【図１６】図１６は、本発明の実施の形態６によるシステムＬＳＩの半導体チップ１５０に内蔵される内蔵ＳＲＡＭの設計に利用されるコンパイルドＲＡＭの設計手法を説明する図である。
【図１７】図１７は、図１および図２に説明した本発明に先立って本発明者等によって検討されたレプリカ・ビット線を使用するＳＲＡＭのレプリカ・ビット線の遅延変動とインバータの論理しきい値のローカル変動とによるセンスアンプイネーブル信号の生成タイミングの変動の様子を示す図である。
【図１８】図１８は、図３および図４に説明した本発明の実施の形態１によるＳＲＡＭのレプリカ・ビット線の遅延変動とインバータの論理しきい値のローカル変動とによるセンスアンプイネーブル信号の生成タイミングの変動の様子を示す図である。
【符号の説明】
【０１０５】
ＷＤ ワードドライバ
ＣＮＴＬ デコード制御回路
wl[0]〜wl[n] ワード線
bt[0]、bb[0]〜bt[m]、bb[m] ビット線
rplwl[0]、rplwl[1] レプリカ・ワード線
rplbt[0]、rplbt[1] レプリカ・ビット線
MEMCELL ＳＲＡＭ・メモリセル
RPLCELL レプリカ・メモリセル
DMYCELL ダミー・メモリセル
PCH0、PCH1 プリチャージトランジスタ
INV0、INV1 インバータ
BUF バッファ
ＳＡ センスアンプ
CLK クロック
a[0]〜a[h] アドレス信号
dec[0]〜dec[j] デコーダ信号
sae センスアンプイネーブル信号
q[0]〜q[m] 読み出しデータ
【特許請求の範囲】
【請求項１】
行方向に略平行に配置された複数のワード線と、
列方向に略平行に配置された複数のビット線と、
前記複数のワード線と前記複数のビット線とに接続された複数の通常・メモリセルと、
アドレス信号に応答して前記複数のワード線の任意の１つのワード線を選択することが可能なアクセス制御回路と、
前記複数のビット線に接続された複数のセンスアンプとを具備する半導体集積回路装置であって、
前記半導体集積回路装置は、第１のレプリカ・ビット線と、第２のレプリカ・ビット線と、第１のレプリカ・メモリセルと、第２のレプリカ・メモリセルと、第１の論理回路と、第２の論理回路とを更に具備して、
前記第１のレプリカ・ビット線に前記第１レプリカ・メモリセルが接続されており、前記第２のレプリカ・ビット線に前記第２のレプリカ・メモリセルが接続されており、
前記第１のレプリカ・ビット線に前記第１の論理回路の入力端子が接続されており、前記第１の論理回路の出力端子は前記第２のレプリカ・ビット線に接続されており、
前記第２のレプリカ・ビット線に前記第２の論理回路の入力端子が接続されており、前記第２の論理回路の出力端子からセンスアンプイネーブル信号が生成され、
前記センスアンプイネーブル信号が前記複数のセンスアンプに供給されることによって、前記複数のビット線の複数の読み出し信号が前記複数のセンスアンプにより増幅され、前記複数のセンスアンプの複数の出力端子から複数の読み出しデータが生成されることを特徴とする半導体集積回路装置。
【請求項２】
第１のプリチャージトランジスタと第２のプリチャージトランジスタとを更に具備して、
前記第１のプリチャージトランジスタは前記第１のレプリカ・ビット線に接続されており、前記第２のプリチャージトランジスタは前記第２のレプリカ・ビット線に接続されており、
前記センスアンプイネーブル信号に応答して前記複数のセンスアンプの前記複数の出力端子から複数の読み出しデータが生成される以前に、前記第１のプリチャージトランジスタと前記第２のプリチャージトランジスタとは前記第１のレプリカ・ビット線と前記第２のレプリカ・ビット線をそれぞれ所定のプリチャージ電位に設定することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
第１のダミー・メモリセルと第２のダミー・メモリセルとを更に具備して、
前記第１のダミー・メモリセルは前記第１のレプリカ・ビット線に接続されており、前記第２のダミー・メモリセルは前記第２のレプリカ・ビット線に接続されていることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記アクセス制御回路に含まれるワードドライバは複数のＣＭＯＳワードドライバを含み、
前記複数のＣＭＯＳワードドライバは前記列方向に配置され、前記複数のＣＭＯＳワードドライバのうちの互いに近接した２個のＣＭＯＳワードドライバはその間に中間領域を含み、
前記第１のプリチャージトランジスタと前記第１の論理回路とは、前記中間領域の内部に形成されていることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記第１の論理回路は第１のＣＭＯＳ・メモリセルによって形成されており、前記第１のプリチャージトランジスタは第２のＣＭＯＳ・メモリセルによって形成されていることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項６】
前記第１の論理回路を形成する前記第１のＣＭＯＳ・メモリセルと前記第１のプリチャージトランジスタを形成する前記第２のＣＭＯＳ・メモリセルとは前記第１のレプリカ・ビット線に接続された前記第１のダミー・メモリセルと前記第２のレプリカ・ビット線に接続された前記第２のレプリカ・メモリセルとの中間に形成されていることを特徴とする請求項５に記載の半導体集積回路装置。
【請求項７】
前記第１のレプリカ・ビット線に接続された前記第１のダミー・メモリセルは第３のＣＭＯＳ・メモリセルによって形成されており、
前記第２のレプリカ・ビット線に接続された前記第２のダミー・メモリセルは第４のＣＭＯＳ・メモリセルによって形成されていることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
前記複数の通常・メモリセルは、ＳＲＡＭ・メモリセルであることを特徴とする請求項４乃至請求項７のいずれかに記載の半導体集積回路装置。
【請求項９】
行方向に略平行に配置された複数のワード線と、
列方向に略平行に配置された複数のビット線と、
前記複数のワード線と前記複数のビット線とに接続された複数の通常・メモリセルと、
アドレス信号に応答して前記複数のワード線の任意の１つのワード線を選択することが可能なアクセス制御回路と、
前記複数のビット線に接続された複数のセンスアンプとを具備する半導体集積回路装置の動作方法であって、
前記半導体集積回路装置は、第１のレプリカ・ビット線と、第２のレプリカ・ビット線と、第１のレプリカ・メモリセルと、第２のレプリカ・メモリセルと、第１の論理回路と、第２の論理回路とを更に具備して、
前記第１のレプリカ・ビット線に前記第１レプリカ・メモリセルが接続されており、前記第２のレプリカ・ビット線に前記第２のレプリカ・メモリセルが接続されており、
前記第１のレプリカ・ビット線に前記第１の論理回路の入力端子が接続されており、前記第１の論理回路の出力端子は前記第２のレプリカ・ビット線に接続されており、
前記第２のレプリカ・ビット線に前記第２の論理回路の入力端子が接続されており、前記第２の論理回路の出力端子からセンスアンプイネーブル信号が生成され、
前記センスアンプイネーブル信号が前記複数のセンスアンプに供給されることによって、前記複数のビット線の複数の読み出し信号が前記複数のセンスアンプにより増幅され、前記複数のセンスアンプの複数の出力端子から複数の読み出しデータが生成されることを特徴とする半導体集積回路装置の動作方法。
【請求項１０】
第１のプリチャージトランジスタと第２のプリチャージトランジスタとを更に具備して、
前記第１のプリチャージトランジスタは前記第１のレプリカ・ビット線に接続されており、前記第２のプリチャージトランジスタは前記第２のレプリカ・ビット線に接続されており、
前記センスアンプイネーブル信号に応答して前記複数のセンスアンプの前記複数の出力端子から複数の読み出しデータが生成される以前に、前記第１のプリチャージトランジスタと前記第２のプリチャージトランジスタとは前記第１のレプリカ・ビット線と前記第２のレプリカ・ビット線をそれぞれ所定のプリチャージ電位に設定することを特徴とする請求項９に記載の半導体集積回路装置の動作方法。
【請求項１１】
第１のダミー・メモリセルと第２のダミー・メモリセルとを更に具備して、
前記第１のダミー・メモリセルは前記第１のレプリカ・ビット線に接続されており、前記第２のダミー・メモリセルは前記第２のレプリカ・ビット線に接続されていることを特徴とする請求項１０に記載の半導体集積回路装置の動作方法。
【請求項１２】
前記アクセス制御回路に含まれるワードドライバは複数のＣＭＯＳワードドライバを含み、
前記複数のＣＭＯＳワードドライバは前記列方向に配置され、前記複数のＣＭＯＳワードドライバのうちの互いに近接した２個のＣＭＯＳワードドライバはその間に中間領域を含み、
前記第１のプリチャージトランジスタと前記第１の論理回路とは、前記中間領域の内部に形成されていることを特徴とする請求項１１に記載の半導体集積回路装置の動作方法。
【請求項１３】
前記第１の論理回路は第１のＣＭＯＳ・メモリセルによって形成されており、前記第１のプリチャージトランジスタは第２のＣＭＯＳ・メモリセルによって形成されていることを特徴とする請求項１１に記載の半導体集積回路装置の動作方法。
【請求項１４】
前記第１の論理回路を形成する前記第１のＣＭＯＳ・メモリセルと前記第１のプリチャージトランジスタを形成する前記第２のＣＭＯＳ・メモリセルとは前記第１のレプリカ・ビット線に接続された前記第１のダミー・メモリセルと前記第２のレプリカ・ビット線に接続された前記第２のレプリカ・メモリセルとの中間に形成されていることを特徴とする請求項１３に記載の半導体集積回路装置の動作方法。
【請求項１５】
前記第１のレプリカ・ビット線に接続された前記第１のダミー・メモリセルは第３のＣＭＯＳ・メモリセルによって形成されており、
前記第２のレプリカ・ビット線に接続された前記第２のダミー・メモリセルは第４のＣＭＯＳ・メモリセルによって形成されていることを特徴とする請求項１４に記載の半導体集積回路装置の動作方法。
【請求項１６】
前記複数の通常・メモリセルは、ＳＲＡＭ・メモリセルであることを特徴とする請求項１２乃至請求項１５のいずれかに記載の半導体集積回路装置の動作方法。
【請求項１】
行方向に略平行に配置された複数のワード線と、
列方向に略平行に配置された複数のビット線と、
前記複数のワード線と前記複数のビット線とに接続された複数の通常・メモリセルと、
アドレス信号に応答して前記複数のワード線の任意の１つのワード線を選択することが可能なアクセス制御回路と、
前記複数のビット線に接続された複数のセンスアンプとを具備する半導体集積回路装置であって、
前記半導体集積回路装置は、第１のレプリカ・ビット線と、第２のレプリカ・ビット線と、第１のレプリカ・メモリセルと、第２のレプリカ・メモリセルと、第１の論理回路と、第２の論理回路とを更に具備して、
前記第１のレプリカ・ビット線に前記第１レプリカ・メモリセルが接続されており、前記第２のレプリカ・ビット線に前記第２のレプリカ・メモリセルが接続されており、
前記第１のレプリカ・ビット線に前記第１の論理回路の入力端子が接続されており、前記第１の論理回路の出力端子は前記第２のレプリカ・ビット線に接続されており、
前記第２のレプリカ・ビット線に前記第２の論理回路の入力端子が接続されており、前記第２の論理回路の出力端子からセンスアンプイネーブル信号が生成され、
前記センスアンプイネーブル信号が前記複数のセンスアンプに供給されることによって、前記複数のビット線の複数の読み出し信号が前記複数のセンスアンプにより増幅され、前記複数のセンスアンプの複数の出力端子から複数の読み出しデータが生成されることを特徴とする半導体集積回路装置。
【請求項２】
第１のプリチャージトランジスタと第２のプリチャージトランジスタとを更に具備して、
前記第１のプリチャージトランジスタは前記第１のレプリカ・ビット線に接続されており、前記第２のプリチャージトランジスタは前記第２のレプリカ・ビット線に接続されており、
前記センスアンプイネーブル信号に応答して前記複数のセンスアンプの前記複数の出力端子から複数の読み出しデータが生成される以前に、前記第１のプリチャージトランジスタと前記第２のプリチャージトランジスタとは前記第１のレプリカ・ビット線と前記第２のレプリカ・ビット線をそれぞれ所定のプリチャージ電位に設定することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
第１のダミー・メモリセルと第２のダミー・メモリセルとを更に具備して、
前記第１のダミー・メモリセルは前記第１のレプリカ・ビット線に接続されており、前記第２のダミー・メモリセルは前記第２のレプリカ・ビット線に接続されていることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記アクセス制御回路に含まれるワードドライバは複数のＣＭＯＳワードドライバを含み、
前記複数のＣＭＯＳワードドライバは前記列方向に配置され、前記複数のＣＭＯＳワードドライバのうちの互いに近接した２個のＣＭＯＳワードドライバはその間に中間領域を含み、
前記第１のプリチャージトランジスタと前記第１の論理回路とは、前記中間領域の内部に形成されていることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記第１の論理回路は第１のＣＭＯＳ・メモリセルによって形成されており、前記第１のプリチャージトランジスタは第２のＣＭＯＳ・メモリセルによって形成されていることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項６】
前記第１の論理回路を形成する前記第１のＣＭＯＳ・メモリセルと前記第１のプリチャージトランジスタを形成する前記第２のＣＭＯＳ・メモリセルとは前記第１のレプリカ・ビット線に接続された前記第１のダミー・メモリセルと前記第２のレプリカ・ビット線に接続された前記第２のレプリカ・メモリセルとの中間に形成されていることを特徴とする請求項５に記載の半導体集積回路装置。
【請求項７】
前記第１のレプリカ・ビット線に接続された前記第１のダミー・メモリセルは第３のＣＭＯＳ・メモリセルによって形成されており、
前記第２のレプリカ・ビット線に接続された前記第２のダミー・メモリセルは第４のＣＭＯＳ・メモリセルによって形成されていることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
前記複数の通常・メモリセルは、ＳＲＡＭ・メモリセルであることを特徴とする請求項４乃至請求項７のいずれかに記載の半導体集積回路装置。
【請求項９】
行方向に略平行に配置された複数のワード線と、
列方向に略平行に配置された複数のビット線と、
前記複数のワード線と前記複数のビット線とに接続された複数の通常・メモリセルと、
アドレス信号に応答して前記複数のワード線の任意の１つのワード線を選択することが可能なアクセス制御回路と、
前記複数のビット線に接続された複数のセンスアンプとを具備する半導体集積回路装置の動作方法であって、
前記半導体集積回路装置は、第１のレプリカ・ビット線と、第２のレプリカ・ビット線と、第１のレプリカ・メモリセルと、第２のレプリカ・メモリセルと、第１の論理回路と、第２の論理回路とを更に具備して、
前記第１のレプリカ・ビット線に前記第１レプリカ・メモリセルが接続されており、前記第２のレプリカ・ビット線に前記第２のレプリカ・メモリセルが接続されており、
前記第１のレプリカ・ビット線に前記第１の論理回路の入力端子が接続されており、前記第１の論理回路の出力端子は前記第２のレプリカ・ビット線に接続されており、
前記第２のレプリカ・ビット線に前記第２の論理回路の入力端子が接続されており、前記第２の論理回路の出力端子からセンスアンプイネーブル信号が生成され、
前記センスアンプイネーブル信号が前記複数のセンスアンプに供給されることによって、前記複数のビット線の複数の読み出し信号が前記複数のセンスアンプにより増幅され、前記複数のセンスアンプの複数の出力端子から複数の読み出しデータが生成されることを特徴とする半導体集積回路装置の動作方法。
【請求項１０】
第１のプリチャージトランジスタと第２のプリチャージトランジスタとを更に具備して、
前記第１のプリチャージトランジスタは前記第１のレプリカ・ビット線に接続されており、前記第２のプリチャージトランジスタは前記第２のレプリカ・ビット線に接続されており、
前記センスアンプイネーブル信号に応答して前記複数のセンスアンプの前記複数の出力端子から複数の読み出しデータが生成される以前に、前記第１のプリチャージトランジスタと前記第２のプリチャージトランジスタとは前記第１のレプリカ・ビット線と前記第２のレプリカ・ビット線をそれぞれ所定のプリチャージ電位に設定することを特徴とする請求項９に記載の半導体集積回路装置の動作方法。
【請求項１１】
第１のダミー・メモリセルと第２のダミー・メモリセルとを更に具備して、
前記第１のダミー・メモリセルは前記第１のレプリカ・ビット線に接続されており、前記第２のダミー・メモリセルは前記第２のレプリカ・ビット線に接続されていることを特徴とする請求項１０に記載の半導体集積回路装置の動作方法。
【請求項１２】
前記アクセス制御回路に含まれるワードドライバは複数のＣＭＯＳワードドライバを含み、
前記複数のＣＭＯＳワードドライバは前記列方向に配置され、前記複数のＣＭＯＳワードドライバのうちの互いに近接した２個のＣＭＯＳワードドライバはその間に中間領域を含み、
前記第１のプリチャージトランジスタと前記第１の論理回路とは、前記中間領域の内部に形成されていることを特徴とする請求項１１に記載の半導体集積回路装置の動作方法。
【請求項１３】
前記第１の論理回路は第１のＣＭＯＳ・メモリセルによって形成されており、前記第１のプリチャージトランジスタは第２のＣＭＯＳ・メモリセルによって形成されていることを特徴とする請求項１１に記載の半導体集積回路装置の動作方法。
【請求項１４】
前記第１の論理回路を形成する前記第１のＣＭＯＳ・メモリセルと前記第１のプリチャージトランジスタを形成する前記第２のＣＭＯＳ・メモリセルとは前記第１のレプリカ・ビット線に接続された前記第１のダミー・メモリセルと前記第２のレプリカ・ビット線に接続された前記第２のレプリカ・メモリセルとの中間に形成されていることを特徴とする請求項１３に記載の半導体集積回路装置の動作方法。
【請求項１５】
前記第１のレプリカ・ビット線に接続された前記第１のダミー・メモリセルは第３のＣＭＯＳ・メモリセルによって形成されており、
前記第２のレプリカ・ビット線に接続された前記第２のダミー・メモリセルは第４のＣＭＯＳ・メモリセルによって形成されていることを特徴とする請求項１４に記載の半導体集積回路装置の動作方法。
【請求項１６】
前記複数の通常・メモリセルは、ＳＲＡＭ・メモリセルであることを特徴とする請求項１２乃至請求項１５のいずれかに記載の半導体集積回路装置の動作方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１０−１６５４１５（Ｐ２０１０−１６５４１５Ａ）
【公開日】平成２２年７月２９日（２０１０．７．２９）
【国際特許分類】
【出願番号】特願２００９−６８８７（Ｐ２００９−６８８７）
【出願日】平成２１年１月１５日（２００９．１．１５）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２２年７月２９日（２０１０．７．２９）
【国際特許分類】
【出願日】平成２１年１月１５日（２００９．１．１５）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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